JP5484233B2 - フラッシュメモリ劣化判定装置およびフラッシュメモリの劣化判定方法 - Google Patents

Description

本発明は、フラッシュメモリ劣化判定装置およびフラッシュメモリの劣化判定方法に係り、オンボード上で使用しているフラッシュメモリの劣化状況を判断するフラッシュメモリ劣化判定装置およびフラッシュメモリの劣化判定方法に関する。

フラッシュメモリは、不揮発性の半導体メモリである。フラッシュメモリは、現在ではパソコンや携帯電話から交換機や伝送装置、サーバやルータに至るまで様々な情報通信装置に使用されている。フラッシュメモリのメモリセルは、Ｎ−ＭＯＳトランジスタのゲート下部に薄い絶縁酸化膜で覆われたフローティングゲートを有する。フラッシュメモリは、フローティングゲートに電荷をチャージ／ディスチャージすることによってデータを保持する。フローティングゲートは、絶縁されていることから電源を切っても電荷を保持し続けることができる。

フラッシュメモリは、使用前に全メモリセルを消去（論理値として０に）しておく必要があり、全フローティングゲートに電荷がチャージされていない（ディスチャージ）状態としておく。電荷をディスチャージするためには、ゲートを低電位とし、Ｐウェル（シリコン基板側）に高電圧を印加することでフローティングゲートにチャージされている電荷を抜く。

書き込み動作は、論理値が０のデータを書き込む場合には既にフローティングゲートの電荷はディスチャージされているため何も行なわれない。論理値１を書き込む場合にはゲートとドレインに高電圧を印加することでフローティングゲートに電荷をチャージする。

一方、読み出し動作時は、ゲートに電圧（書き込み時に比較し十分低い）を印加した時にドレイン側に流れる電流により、論理値を判断する。フローティングゲートに電荷がチャージされている場合、電流が流れず論理値１と判断できる。逆に電荷がチャージされていない場合、電流が流れるため論理値０と判断できる。

フラッシュメモリの動作において、消去および書き込み時にメモリセルに高電圧が印加されるため、繰り返しの動作により絶縁酸化膜が劣化してしまう。このため、繰り返しの動作により、正しい論理値を保持することができなくなってしまう。そのため、書換え回数に制限が設けられている。

近年では、微細化の技術によって、フラッシュメモリの集積度は向上している。しかし、一方で絶縁酸化膜の薄膜化により書換え回数制限が低下しており、装置の寿命に影響を及ぼしている。

この劣化による寿命低下を事前に予測する方法として特許文献１では、メモリセルの絶縁酸化膜が劣化することによってデータ消去時間が長くなる特性を利用し、セクタの消去時間から劣化を判定している。この判定方法は、特許文献１の第２図のフローチャートによる。測定された消去時間とテーブルデータに保存されている前回までで最も短かった消去時間を比較し、保存されている消去時間より短かった場合、保存している消去時間が更新される。逆にその保存されている消去時間より長く、その差が基準値を越えている場合は劣化と判断される。さらに、テスト時は別セクタの消去時間も測定し、セクタ間の消去時間の差が基準値を越えている場合でも劣化と判断し警告を出す。

また、特許文献２においては、同様にセクタの消去時間から劣化を判定しており、セクタの消去時間が判断基準値より長い場合は他のセクタを使用するように指示する。特許文献２は、最大の劣化状態にある時の消去時間に達した場合アラームを挙げる。

特開２００５−２６７７６１号公報 特開平１１−２９７０７９号公報

フラッシュメモリは、装置の寿命を決定付けてしまう部品の一つである。フラッシュメモリを繰り返し書換えることによるメモリセルの劣化が原因で、装置に不具合を発生させてしまうことがある。そのため、どのフラッシュメモリメーカでも書換え回数を制限している。しかし、書換え回数を超えた使い方をした場合や部品自体に欠陥があり寿命が早まってしまった場合、前もって検出することができない。したがって、書換え回数からだけでは、誤った寿命判定をしてしまう虞がある。高信頼化、長寿命化する装置は、より正確にフラッシュメモリの寿命を判断する必要がある。現実問題として、書換え回数を管理することは装置にとって負担であり、ほとんどの場合、装置毎のフラッシュメモリの使い方をもとに書換え回数を見積もって使っている。装置を延命させた場合やフラッシュメモリの使い方（アクセス頻度など）を途中で変更した場合、当初の見積もりよりも書換え回数が増えてしまうことがある。すなわち、フラッシュメモリ劣化による事故につながりかねない。特許文献１で用いられている寿命を消去時間で判断する方法の場合、消去するために印加する電圧の値によって消去時間が変動してしまう。つまり、電圧値を一定にして測定しない方法では測定バラつきが大きく、その結果から寿命を判断することは危険である。

また、フラッシュメモリは、書換えを行なうにつれて消去時間は長くなっていく。しかし、劣化が進行していない状態であっても、フラッシュメモリの全領域を均一にはアクセスしていないため測定結果はバラついてしまう。消去時間が長くなる方向にバラついた場合、劣化有りと誤判定してしまう可能性がある。逆に劣化が進行している場合においても、消去時間が短くなる方向にバラついた場合、劣化を検出することができない。

図１を参照して、書換え回数と消去時間の関係を説明する。図１において、横軸は書き換え回数、縦軸はセクタ当たりの消去時間（秒）である。左から５番目の測定のように、平均値的には劣化していない領域であっても、測定バラつきにより消去時間が大きく見えてしまう場合がある。

特許文献１は、前回まで測定した中での最小消去時間と今回測定した時間との差分を基準値と比較して劣化を検出する手法である。しかし、消去時間は個体差があるため基準値を決めることは困難である。さらに、前回まで測定した中での最小消去時間が非常に長く、装置で定めている消去時間の限度値に近かった場合、限度値を超えてしまっても差分が小さいため劣化を検出できない可能性がある。

一方、特許文献２では、最大の劣化状態にある時の消去時間に達した場合アラームを挙げる。しかし、この手法は、限度値へ達しなければ劣化と判定しないため、劣化の進行状況を事前に検出することができない。図１に示す通り、劣化が始まると急激に消去時間が増加するため、未然に劣化の兆候を検出する必要がある。

本発明は、上記の課題を解決するためにフラッシュメモリの電源電圧を制御し、複数の電圧ポイントで消去時間を測定することにより、より精度を高く劣化を判定する方法を提供する。

前記の課題を解決するため、本発明では、劣化判定対象である不揮発性の実運用メモリとそのメモリを制御するコントローラ、メモリに電源を供給する電源供給部より構成され、それらを用いて実運用メモリのデータ消去時間を測定し劣化有無を判定する。

まず、劣化テストを実施する前に、予め「劣化判定基準値」と「限度値」の２つの値を設定する（劣化判定基準値と限度値を総称して「基準値」とする）。「劣化判定基準値」では、今回と前回との消去時間の測定値の差分（消去時間増加方向をプラス）について、許容できる最大値として設定する。劣化判定基準値により、劣化の兆候をとらえることができ、劣化しきってしまい装置に障害が発生する前に劣化が始まったことを知ることができるため、未然に障害を防止できる。「限度値」は、メモリを使用する装置として許容できる最大の消去時間を設定する。限度値を設定することで、劣化判定基準値をすり抜けてしまうような緩やかな劣化に対しても、劣化を判定することができる。

測定する際、メモリに印加する電圧をメモリの動作保証範囲内で最小値から最大値まで一定刻みで印加させ、それぞれの電圧値での消去時間を測定する。そして複数回測定した消去時間の平均値を算出し、その値を「測定値」とする。その測定値と前回の劣化テストで得た測定値との差分を算出し、その差分と劣化判定基準値を比較する。比較の結果、測定値の差分が劣化判定基準値より小さい場合は、次に測定値と限度値を比較し、測定値の方が小さい場合は劣化無しと判断し、１回のテストを終了する。その他の場合は劣化有りと判断し、アラームを挙げる。また、初回テスト時は、前回の測定値が存在しないので、限度値を利用した測定方法のみで劣化の有無を判断する。また、この一連の動作を実運用中に自動で定期的に実施する。

上述した課題は、フラッシュメモリの内容を一時的に保持するメモリと、フラッシュメモリの消去時間を測定する測定部と、この測定部の測定結果から前回の測定結果を減算して第１の基準値と比較し、さらに測定結果と第２の基準値とを比較する比較部と、この比較部の比較結果に基づいてフラッシュメモリの劣化を判断する制御部とからなるフラッシュメモリ劣化判定装置により、達成できる。

また、フラッシュメモリの内容を一時的にメモリにコピーするステップと、フラッシュメモリの入力電圧を変えながら、フラッシュメモリの消去時間を測定するステップと、消去時間の平均値を演算するステップと、平均値から前回の平均値を減算して第１の基準値と比較する第１の比較ステップと、平均値と第２の基準値とを比較する第２の比較ステップと、第１の比較ステップと第２の比較ステップの比較結果に基づいてフラッシュメモリの劣化を判断するステップとからなるフラッシュメモリの劣化判定方法により、達成できる。

本発明では、消去時間を測定し「劣化判定基準値」と「限度値」の２段階で比較し判定を行なう。劣化が急速に進んだ場合は、前回のテストとの差分が大きくなることから「劣化判定基準値」で検出でき、緩やかに劣化が進む場合においても消去時間の「限度値」に達した際に劣化を検出できることから、様々な劣化の進行に対応できる。

書き換え回数と消去時間の関係を示すグラフである。 センター側装置のブロック図である。 劣化テストを実施する回路構成である。 コントローラの処理ブロック図である。 実運用メモリの劣化判定のフローチャートである。 電圧を変化させながら測定するフローチャートである。 劣化判定のフローチャートである。 ＰＬＤを用いた劣化テストを実施する回路構成である。

以下、本発明の実施の形態について、実施例を用い図面を参照しながら詳細に説明する。なお、実質同一部位には同じ参照番号を振り、説明は繰り返さない。

図２を参照して、光アクセスシステムのセンター側装置の構成を説明する。図２において、センター側装置２００は、複数のインターフェース盤２０９と、バックボード２１０と、コントロール盤２１１と、スイッチ盤２１２とから構成される。インターフェース盤２０９は、主信号処理部２０１と、電源供給部２０２と、制御部２０４と、外部出力部２０５と、表示部２０６と、ＦＲＯＭ（Flash Read Only Memory）２０７と、光モジュール２０８とから構成される。制御部２０４は、コントローラ２０３を含む。センター側装置２００は、コンソール２１３と接続されている。なお、コントローラ２０３は、制御部２０４と独立であってもよい。

スイッチ盤２１２とコントロール盤２１１および複数枚のインターフェース盤２０９は、バックボード２１０を介して接続されている。コントロール盤２１１は、装置外部のコンソール２１３と繋がっている。コンソール２１３は、情報の入出力を行なう。

光モジュール２０８は、Ｏ／Ｅ変換部およびＥ／Ｏ変換部である。光モジュール２０８は、主信号の入出力を行なう。制御部２０４は、インターフェース盤２０９を制御する。ＦＲＯＭ２０７は、制御部２０４のプログラムおよびデータを格納する。外部入出力部２０５は、インターフェース盤２０９の状態をコントロール盤２１１に通知する。外部入出力部２０５は、コントロール盤２１１より制御信号を受け付ける。表示部２０６は、外部入出力部２０５と接続され、インターフェース盤２０９の状態を表示する。電源供給部２０２は、各部に電源を供給する。コントローラ２０３は、ＦＲＯＭ２０７の劣化テストを制御する。

主信号は、インターフェース盤２０９の光モジュール２０８を通して端末などと送受信される。インターフェース盤２０９からの複数の主信号は、スイッチ盤２１２にて多重／分離され公衆網などと接続されている。制御部２０４は、主信号処理部２０１を制御し、主信号の状態を収集する。不揮発メモリであるＦＲＯＭ２０７は、制御部２０４のプログラムを格納し、状態のデータを格納する。

ＦＲＯＭ２０７は、消去・書換えを繰り返すと特性が劣化しデータを正しく保持できなくなる。このため、本実施例ではＦＲＯＭ２０７の劣化テストを行ない、劣化判定を行なう。通常動作時に装置の動作を停止することなくテストを行なうため、制御部２０４は、劣化テスト中はＦＲＯＭ２０７へのアクセスを行なわない。コントローラ２０３は、またテストシーケンスを制御する。

次に、劣化テストを実施する上で、主に劣化判定テストを行なう回路であるコントローラ２０３を内蔵している制御部２０４、ＦＲＯＭ２０７の電圧を制御するための電源供給部２０２、劣化判定対象であるＦＲＯＭ２０７を図２のインターフェース盤２０９の中から抜き出し、その回路構成について図３を参照して、説明する。図３において、センター側装置２００が通常通り運用されており、ＦＲＯＭ２０７が実運用動作をしている場合、制御部２０４がＦＲＯＭ２０７にアクセスする。制御部２０４は、ＦＲＯＭ２０７に格納されている実運用データの読み出しや書換えを制御されたタイミングで行なっている。

劣化テストが実行されるとき、まずコントローラ２０３は、制御部２０４へ割込み要求を送る。制御部２０４は、受入れ可能な状態であれば、ＦＲＯＭ２０７とのアクセスを停止し、コントローラ２０３へ劣化テスト準備完了の応答をする。コントローラ２０３は、この信号を受けることでＦＲＯＭ２０７とのアクセスを開始し、劣化テストを実行する。また、コントローラ２０３から制御部２０４へ割込みを行なった際にＦＲＯＭ２０７が実稼働中で劣化テスト実行不可だった場合、コントローラ２０３は、ある一定の間隔をおいて再度制御部２０４へ割込み要求を送出する。したがって、制御部２０４とコントローラ２０３とが同時にＦＲＯＭ２０７へアクセスすることは無い。

本実施例では、劣化テストを行なう際ＦＲＯＭ２０７へ印加する電圧の制御も必要としている。そのため、コントローラ２０３は、ＦＲＯＭ２０７への印加電圧を制御している電圧供給部２０２とも接続されている。この回路構成によって、コントローラ２０３は、ＦＲＯＭ２０７とアクセスを開始すると同時に電源供給部２０２の制御も行なう。

図４を参照して、劣化テストの制御を行なうコントローラ２０３の内部構造を説明する。図４において、コントローラ２０３は、電圧制御部４０１と、ＦＲＯＭ制御部４０２と、比較部４０３と、パラメータ格納部４０４と、消去時間測定部４０５と、割込み制御部４０６と、ＦＲＯＭインターフェース部４０７と、経過時間監視部４０８とから構成されている。

ＦＲＯＭ制御部４０２は、劣化判定の制御を行なう。ＦＲＯＭインターフェース部４０７は、ＦＲＯＭ制御部４０２の制御信号とＦＲＯＭ２０７を仲介する。電圧制御部４０１は、電源供給部２０２の電圧を制御する。消去時間測定部４０５は、ＦＲＯＭ２０７の消去時間を測定する。比較部４０３は、消去時間と基準値を比較する。パラメータ格納部４０４は、基準値やテスト毎に測定データを格納する。割込み制御部４０６は、コントローラ２０３内部の劣化テスト開始および終了時に制御部２０４へアクセス切り換えの割込み要求を送る。そして、経過時間監視部４０８は、前回の劣化テストからの経過時間をカウントし定期的に試験を実施する。制御部２０４がＦＲＯＭ２０７とアクセスしている場合、コントローラ２０３は停止している。この経過時間監視部４０８は、劣化テストを実施するためのトリガであるため、前回の劣化テスト終了時からの経過時間をカウントし続けている。

経過時間監視部４０８は割込み制御部４０６と接続されており、前回の劣化テスト終了時から一定時間が経過したら、劣化テストを再び開始するために割込み制御部４０６へ信号を送る。この割込み制御部４０６は、劣化テスト開始および終了の信号を制御部２０４へ割込みで送ることと、制御部２０４からの応答をＦＲＯＭ制御部４０２へ伝える。本実施例は劣化測定を行なう際、ＦＲＯＭ２０７へ印加する電圧を変化させることと、ＦＲＯＭ２０７のデータ消去時間を測定することを必要としており、それらの制御をＦＲＯＭ制御部４０２で行なっている。電源供給部２０２の電圧を制御するために電圧制御部４０１がＦＲＯＭ制御部４０２と接続されている。ＦＲＯＭ２０７の消去時間を測定するために、ＦＲＯＭ制御部４０２とＦＲＯＭインターフェース部４０７の間に消去時間を計測する消去時間測定部４０５が設けられている。

本実施例の劣化判定方法は、この消去時間測定部４０５で測定された値と予め設定している基準値を比較して判断する。この手法を実現させるために、基準値や測定したデータを格納するためのパラメータ格納部４０４がある。パラメータ格納部４０４は、劣化テストに先立ってＦＲＯＭデータをコピーする。このコピーは、ＦＲＯＭデータを復元するために利用する。比較部４０３は、パラメータ格納部４０４に格納している基準値と消去時間測定部４０５で測定された値を比較する。比較部４０３は、あくまで比較のみを行ない、その判定はＦＲＯＭ制御部４０２で行なわれる。

図５を参照して、ＦＲＯＭの劣化判定方法を説明する。本テストは、装置起動時または前回の劣化テストからｎ時間経過した際に実行される。図５において、まず初めにの割込み制御部４０６は、制御部２０４へ割込み要求を送信する（Ｓ１０１）。実運用中のＦＲＯＭ２０７が劣化テスト可能な状態であれば、制御部２０４は、ＦＲＯＭ２０７との通常動作を停止し、テスト許可を送信する。コントローラ２０３は、テスト許可を受信する（Ｓ１０２：ＹＥＳ）。コントローラ２０３は、ＦＲＯＭ２０７の内容をパラメータ格納部４０４にコピーする（Ｓ１０３）。コントローラ２０３は、劣化テストを実施するための準備として判定対象のＦＲＯＭ２０７を初期化（チップ消去）する（Ｓ１０４）。消去時間を測定する際、各メモリセルの状態が１か０かによって時間は変化してしまうことから、テストの条件を同一にするためにチップ消去（オール１）をしている。コントローラ２０３は、ＦＲＯＭ２０７の消去時間を測定し、その測定結果をパラメータ格納部４０４へ格納する（Ｓ１０６）。

次に、コントローラ２０３は、そのパラメータ格納部４０４に格納した測定結果と予め格納している劣化判定を行なうための基準値を取り出し、比較部４０３で差分を算出する。その差分をＦＲＯＭ制御部４０２へ送り、測定値が基準値内であるか判定する（Ｓ１０７）。

判定結果が基準値内だった場合（Ｓ１０７：ＹＥＳ）、異常無しなので、コントローラ２０３は、ＦＲＯＭ２０７のデータを劣化テスト前の状態へ復元する。ＦＲＯＭ制御部４０２は、コントローラ２０３とＦＲＯＭ２０７のアクセスを停止する。完全にＦＲＯＭ２０７とのアクセスが停止したら、割込み制御部４０６は、制御部２０４へ割込み要求を行ない、劣化テスト終了を通知する。ＦＲＯＭ制御部４０２は、テスト結果を制御部２０４に通知する。制御部２０４は、コントローラ２０３から劣化テスト終了の通知を受け、ＦＲＯＭ２０７とのアクセスを再開させる（Ｓ１０８）。

劣化テスト終了後、コントローラ２０３は動作を停止しているが、経過時間監視部４０８は、劣化テスト終了時からの経過時間をカウントしており、ｎ時間が経過したとき（Ｓ１０９：ＹＥＳ）ら割込み制御部４０６へ信号を送り、再度劣化テストを開始させる。この一連の劣化テストを繰り返し実施していくことにより、回路稼働中にオンボード上でＦＲＯＭ２０７の劣化テストを定期的に自律で実施することができる。

判定結果が基準値を超えた場合（Ｓ１０７；ＮＯ）、コントローラ２０３は、基準値内だった場合と同様に、まずＦＲＯＭ２０７のデータを劣化テスト前の状態へ復元する（Ｓ１１１）。ＦＲＯＭ制御部４０２は、ＦＲＯＭインターフェース部４０７を介してコントローラ２０３とＦＲＯＭ２０７のアクセスを停止する。そして、制御部２０４へ割込み要求を行ない、劣化テスト終了を通知する。割込み制御部４０６は、制御部２０４へ劣化発生のアラームを挙げ（Ｓ１１２）、ステップ１０９に遷移する。制御部２０４は、通知を受け入れると、劣化発生の情報を外部へ通知するために外部出力部２０５からバックボードを介してコントロール盤２１１へ劣化の情報を送る。コントロール盤２１１は、劣化発生の通知が出されている各インターフェース盤からの情報を収集し、コンソール２１３を通して装置の管理者へ異常が伝えられる。また、アラームとして、インターフェース盤２０９上でも装置の外側から確認できる表示部２０６が設けられているので、表示部２０６の図示しないＬＥＤを点灯させることで劣化有無を通知できる。

従来の測定方法では、ＦＲＯＭ２０７の消去時間を測定し、劣化すると消去時間が遅くなることを利用した判定方法を用いている。しかし、測定する際にＦＲＯＭ２０７に印加する電圧の値によっても消去時間は変動する。このため、ある一点の電圧値で一度だけ測定した場合、その劣化状態で測定できる消去時間のワースト値を検出することは難しい。

本実施例では、電圧の値を動作範囲内で変化させ、各電圧値で消去時間を測定する。そこで、電圧値によって消去時間が変化する特性を利用した測定方法を図６を参照して、説明する。

図６において、まず、コントローラ２０３内の電圧制御部４０１は、電源供給部３０２の電圧を制御し、ＦＲＯＭ２０７へ印加させる電圧を動作範囲内の最小値に設定する（Ｓ６０１）。そして、その電圧値でＦＲＯＭ２０７の消去時間について、消去時間測定部４０５は、測定し、測定値をパラメータ格納部４０４へ格納する（Ｓ６０２）。次に、コントローラ２０３は、その時の電圧が動作範囲内の最大値であるか判定する（Ｓ６０３）。最大値でなければ印加電圧をａ［Ｖ］上げて（Ｓ６０４）、再度消去時間を測定し、パラメータ格納部４０４へ測定値を格納する。この「ａ［Ｖ］上昇→消去時間の測定→パラメータ格納部４０４へ格納」の動作を電圧が動作範囲内の最大値になるまで繰り返すことにより、パラメータ格納部４０４には異なった電圧値で測定された複数の値が格納されることになる。電圧を最小値から最大値の範囲で変動させ各ポイントで消去時間を測定することにより、動作電圧範囲内で測定した消去時間の平均値を算出することができる。平均値を用いることで測定バラつきによる誤判定を防止する。そして、コントローラ２０３は、パラメータ格納部４０４に格納されている複数の測定値を平均化した値を測定値とする（Ｓ６０５）。

最後に、この時点では印加電圧がまだ最大値に設定されたままであるため、電圧制御部４０１より電源供給部の変化させた電圧を劣化テスト前の状態へ戻し（Ｓ６０６）、図５の劣化判定（Ｓ１０７）へリターンする。

次に、図７を参照して、劣化判定方法の詳細を説明する。本実施例では、「劣化判定基準値」および「限度値」と測定値を比較し劣化を判定する。「劣化判定基準値」は、今回と前回との消去時間の測定値の差分（消去時間増加方向をプラス）について、許容できる最大値を設定する。「限度値」は、メモリを使用する装置として許容できる最大の消去時間を設定する。

この２つの基準値は、予めパラメータ格納部４０４の不揮発性メモリ領域に格納し、劣化判定の際、初回を除いて毎回測定値と比較される。予め格納する基準値は、判定対象であるＦＲＯＭ２０７の部品仕様や装置仕様等を考慮し設定する。

図７において、コントローラ２０３は、パラメータ格納部４０４に前回の測定値があるか判定する（Ｓ７０１）。ＹＥＳのとき、比較部４０３は、前回の測定値と今回の測定値の差分と、予め設定されている「劣化判定基準値」を比較を行なう（Ｓ７０２）。その比較結果について、ＦＲＯＭ制御部４０２は、差分の方が小さいか判定する（Ｓ７０３）。ＹＥＳのときおよびステップ７０１でＮＯのとき、比較部４０３は、今回の測定値と「限度値」とを比較する（Ｓ７０４）。ＦＲＯＭ制御部４０２は、今回の測定値の方が小さいか判定する（Ｓ７０５）。ＹＥＳのとき、ＦＲＯＭ制御部４０２は、劣化なしと判定して、図５のステップ１０８に遷移する。一方、ステップ７０３またはステップ７０５でＮＯのとき、ＦＲＯＭ制御部４０２は、劣化有りと判定して、図５のステップ１１１に遷移する。

「劣化判定基準値」との比較を実施することにより、劣化の兆候をとらえることができ、劣化しきってしまい装置に障害が発生する前に劣化が始まったことを知ることができるため、未然に障害を防止できる。また、緩やかに劣化していき「劣化判定基準値」をすり抜けてしまった場合でも、「限度値」を設けることでその値以上であれば適確に劣化を検出することができる。劣化判定の際、この２段階の基準値を設けることにより、劣化の進行が緩やかな場合、急速な場合どちらにも対応することが可能となる。

図３の回路構成において、制御部２０４へ劣化テストの制御部であるコントローラ２０３を内蔵せず、ＰＬＤ（Programmable Logic Device）を新たに実装し、コントローラ２０３の機能を持たせることも可能である。図８は、図３に示す回路構成から制御部２０４に内蔵しているコントローラ２０３を取り除き、新たにＰＬＤ９０１を設けた回路構成である。図８において、ＰＬＤ９０１は、制御部２０４、電源供給部２０２、ＦＲＯＭ２０７のそれぞれと接続されており、上述したコントローラ２０３が制御部２０４に内蔵されている場合と同様の劣化テストが可能である。

ＰＬＤ９０１を新たに設ける利点として、劣化テストの制御を別デバイスで行なうため、制御部２０４へ負荷を与えずに劣化テストを実施することができる。また、ＦＲＯＭ２０７が動作していない状態であれば、制御部２０４が稼働中であっても実運用動作を停止させることなく、劣化テストを実施することができる。

本実施例では、消去時間を測定し「劣化判定基準値」と「限度値」の２段階で比較し判定を行なう。劣化が急速に進んだ場合は、前回のテストとの差分が大きくなることから「劣化判定基準値」で検出でき、緩やかに劣化が進む場合においても消去時間の「限度値」に達した際に劣化を検出できることから、様々な劣化の進行に対応できる。

また、消去時間は、メモリに印加する電圧値によって変化する。本実施例では、電圧を動作範囲内の最小値から最大値まである間隔で変化させ、各ポイントで消去時間を測定し、複数回測定した消去時間の平均値を算出する。これにより、測定した電圧範囲内での平均値を把握できるため、使用ブロックの偏りや測定誤差等による測定値のバラつきで起こり得る誤判断を防ぐことができる。

さらに、消去時間から部品の劣化を判断できるので部品メーカの書換え回数制限の規定に囚われることなく使用できる。劣化の兆候が見られた場合に部品交換などのための警告を出すこともでき、装置の保守性向上にもつながる。

２０１…主信号処理部、２０２…電源供給部、２０３…コントローラ、２０４…制御部、２０５…外部出力部、２０６…表示部、２０７…ＦＲＯＭ（不揮発性メモリ）、２０８…光モジュール、２０９…インターフェース盤、２１０…バックボード、２１１…コントロール盤、２１２…スイッチ盤、２１３…コンソール、４０１…電圧制御部、４０２…ＦＲＯＭ制御部、４０３…比較部、４０４…パラメータ格納部、４０５…消去時間測定部、４０６…割込み制御部、４０７…ＦＲＯＭインターフェース部、４０８…経過時間監視部、９０１…ＰＬＤ（Programmable Logic Device）。

Claims (4)

1. フラッシュメモリの内容を一時的に保持するメモリと、
   前記フラッシュメモリの消去時間を測定する測定部と、
   この測定部の測定結果から前回の測定結果を減算して第１の基準値と比較し、さらに前記測定結果と第２の基準値とを比較する比較部と、
   前記測定に先立って前記フラッシュメモリにチップ消去を行い、前記比較部の比較結果に基づいて前記フラッシュメモリの劣化を判断する制御部と、を含むことを特徴とするフラッシュメモリ劣化判定装置。
2. 請求項１に記載のフラッシュメモリ劣化判定装置であって、
   さらにフラッシュメモリの入力電圧を制御する電源供給部を備え、
   前記測定部は、複数の入力電圧で前記フラッシュメモリの消去時間を測定し、それらの平均値を前記測定結果とすることを特徴とするフラッシュメモリ劣化判定装置。
3. 請求項１に記載のフラッシュメモリ劣化判定装置であって、
   前記測定部と前記比較部と前記制御部とは、プログラマブルロジックデバイスで構成されていることを特徴とするフラッシュメモリ劣化判定装置。
4. フラッシュメモリの内容を一時的にメモリにコピーするステップと、
   前記フラッシュメモリにチップ消去を行うステップと、
   前記フラッシュメモリの入力電圧を変えながら、前記フラッシュメモリの消去時間を測定するステップと、
   前記消去時間の平均値を演算するステップと、
   前記平均値から前回の平均値を減算して第１の基準値と比較する第１の比較ステップと、
   前記平均値と第２の基準値とを比較する第２の比較ステップと、
   前記第１の比較ステップと前記第２の比較ステップの比較結果に基づいて前記フラッシュメモリの劣化を判断するステップと、を含むことを特徴とするフラッシュメモリの劣化判定方法。

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