JP5446427B2

JP5446427B2 - Image processing device

Info

Publication number: JP5446427B2
Application number: JP2009106283A
Authority: JP
Inventors: 光弘本目
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2009-04-24
Filing date: 2009-04-24
Publication date: 2014-03-19
Anticipated expiration: 2029-04-24
Also published as: JP2010256604A

Description

この発明は、表示装置に供給する映像信号に対する画像処理を行う画像処理装置に関する。 The present invention relates to an image processing apparatus that performs image processing on a video signal supplied to a display device.

映像信号に対して解像度変換等の各種の画像処理を施して表示装置に供給する画像処理装置が各種提供されている。これまでに提供されてきた画像処理装置では、入力映像の垂直同期信号と水平同期信号と画素信号とから出力映像の垂直同期信号と水平同期信号と画素信号とを生成する際、入力映像と出力映像とで垂直同期信号と表示領域内の画素信号との位相関係はほぼ変化がなかった。例えば特許文献１は、解像度変換を行う映像信号処理装置に関するものであるが、同文献に実施形態として開示された映像信号処理装置では、入力映像の垂直走査期間の３番目の水平同期信号の発生タイミングにおいて出力映像の垂直同期信号を発生させている（特許文献１の段落００３７参照）。 Various image processing apparatuses that perform various kinds of image processing such as resolution conversion on video signals and supply them to a display apparatus are provided. In the image processing apparatus provided so far, when generating the vertical synchronization signal, horizontal synchronization signal, and pixel signal of the output video from the vertical synchronization signal, horizontal synchronization signal, and pixel signal of the input video, the input video and output The phase relationship between the vertical synchronizing signal and the pixel signal in the display area was almost unchanged in the video. For example, Patent Document 1 relates to a video signal processing apparatus that performs resolution conversion. In the video signal processing apparatus disclosed as an embodiment in the same document, the generation of the third horizontal synchronization signal in the vertical scanning period of the input video is generated. A vertical synchronization signal of the output video is generated at the timing (see paragraph 0037 of Patent Document 1).

特開２００４−９３８３４号公報JP 2004-93834 A

ところで、１垂直走査期間内の各ラインの画素信号のうちどの範囲内のラインの画素信号を有効表示範囲内に表示させるかは、表示装置間で必ずしも一定ではない。このため、ある映像信号をある表示装置に与えた場合には同映像信号における表示領域内の画素信号が同表示装置の有効表示領域内に表示されるが、同映像信号を他の表示装置に与えた場合には同映像信号における表示領域内の画素信号の表示位置が有効表示領域の上または下にずれ、本来表示されるべき映像の上部または下部が欠けた映像が表示装置に表示されるということがあった。 By the way, it is not always constant between display devices which pixel signal in which range of pixel signals of each line in one vertical scanning period is displayed in the effective display range. For this reason, when a certain video signal is given to a certain display device, the pixel signal in the display area in the same video signal is displayed in the effective display area of the same display device, but the same video signal is displayed on another display device. If given, the display position of the pixel signal in the display area in the same video signal is shifted above or below the effective display area, and an image in which the upper or lower part of the image that should be displayed is missing is displayed on the display device. That happened.

この発明は、以上説明した事情に鑑みてなされたものであり、対象とする表示装置の有効表示領域に表示領域内の画素信号が適切に表示されるように映像信号を調整することが可能な画像処理装置を提供することを目的とする。 The present invention has been made in view of the circumstances described above, and can adjust a video signal so that pixel signals in the display area are appropriately displayed in the effective display area of the target display device. An object is to provide an image processing apparatus.

この発明は、垂直同期信号と水平同期信号と画素信号とを含む映像信号を生成する画像処理装置において、前記映像信号における垂直同期信号と表示領域内の画素信号とが予め入力された位相調整データにより指定された位相関係を持つように、前記垂直同期信号の位相を調整する手段を具備することを特徴とする画像処理装置を提供する。 The present invention relates to an image processing apparatus that generates a video signal including a vertical synchronization signal, a horizontal synchronization signal, and a pixel signal, and the phase adjustment data in which the vertical synchronization signal in the video signal and the pixel signal in the display area are input in advance. An image processing apparatus comprising means for adjusting the phase of the vertical synchronizing signal so as to have a phase relationship designated by

かかる発明によれば、映像信号の供給先である表示装置の仕様に合った適切な位相調整データを画像処理装置に予め入力することにより、映像信号における垂直同期信号と表示領域内の画素信号との位相関係が適切に調整され、表示装置の有効表示領域に表示領域内の画素信号が適切に表示される。 According to this invention, the phase adjustment data suitable for the specification of the display device to which the video signal is supplied is input in advance to the image processing device, so that the vertical synchronization signal in the video signal and the pixel signal in the display area are Are appropriately adjusted, and the pixel signals in the display area are appropriately displayed in the effective display area of the display device.

この発明は、解像度変換を行う画像処理装置に好適である。何故ならば、この種の画像処理装置は、様々な仕様の表示装置に解像度変換のなされた映像信号を供給することが多いからである。 The present invention is suitable for an image processing apparatus that performs resolution conversion. This is because this type of image processing apparatus often supplies a video signal whose resolution has been converted to a display apparatus of various specifications.

このような解像度変換機能を備えた画像処理装置として、最も一般的なものは、一画面分の映像信号をフィールドメモリに一旦格納し、このフィールドメモリ内の映像信号に解像度変換を施して出力する構成のものである。この種の画像処理装置は、複雑な制御が不要であるものの、大容量のフィールドメモリが必要であるため、装置が大規模かつ高価なものとなる。そこで、１ライン分の画素信号の記憶が可能なラインバッファを複数備え、この複数のラインバッファを利用し、解像度変換を行って表示装置に映像を表示させる画像処理装置が各種提案されている。 As an image processing apparatus having such a resolution conversion function, the most general one temporarily stores a video signal for one screen in a field memory, converts the resolution of the video signal in the field memory, and outputs it. It is a thing of composition. Although this type of image processing apparatus does not require complicated control, it requires a large-capacity field memory, which makes the apparatus large and expensive. In view of this, various image processing apparatuses have been proposed that include a plurality of line buffers capable of storing pixel signals for one line and that use the plurality of line buffers to perform resolution conversion and display video on a display device.

この種の画像処理装置では、複数のラインバッファに入力映像における各ラインの画素信号を順次書き込む一方、複数のラインバッファに記憶された複数ラインの画素信号のうちの２ライン分の画素信号を用いた解像度変換を行い、出力映像の画素信号を生成する。 In this type of image processing apparatus, the pixel signals of each line in the input video are sequentially written into a plurality of line buffers, while the pixel signals for two lines among the pixel signals of the plurality of lines stored in the plurality of line buffers are used. The resolution conversion is performed, and a pixel signal of the output video is generated.

好ましい態様において、この発明は、このようなラインバッファを利用して解像度変換を行う画像処理装置として、上述した課題を解決するものを提供する。すなわち、この発明は、各々１ライン分の画素信号を記憶する複数のラインバッファと、入力映像の水平同期信号に同期して前記複数のラインバッファを順次選択し、選択したラインバッファに前記入力映像の１ライン分の画素信号を書き込む書き込み制御回路と、前記入力映像の垂直同期信号に応じて、出力映像のライン数に対応した回数だけ出力映像の水平同期信号を出力するとともに、前記入力映像の垂直同期信号に対して、予め入力された位相調整データにより指定された位相関係を持った出力映像の垂直同期信号を出力する同期信号生成回路と、前記出力映像の水平同期信号に応じ、前記複数のラインバッファに記憶された複数ラインの画素信号を用いて、前記入力映像と異なる解像度の出力映像を構成する１ライン分の画素信号を出力する解像度変換手段とを具備することを特徴とする画像処理装置を提供する。 In a preferred aspect, the present invention provides an image processing apparatus that performs resolution conversion using such a line buffer and solves the above-described problems. That is, according to the present invention, a plurality of line buffers each storing pixel signals for one line and the plurality of line buffers are sequentially selected in synchronization with a horizontal synchronization signal of the input video, and the input video is input to the selected line buffer. A writing control circuit for writing pixel signals for one line of the output video signal, and outputting a horizontal synchronization signal of the output video for the number of times corresponding to the number of lines of the output video in accordance with the vertical synchronization signal of the input video. A synchronization signal generating circuit for outputting a vertical synchronization signal of an output video having a phase relationship designated by phase adjustment data inputted in advance with respect to a vertical synchronization signal; and a plurality of the plurality of signals according to the horizontal synchronization signal of the output video A pixel signal for one line constituting an output video having a resolution different from that of the input video, using pixel signals of a plurality of lines stored in the line buffer To provide an image processing apparatus characterized by comprising a resolution conversion means for outputting.

この態様によれば、解像度変換手段は、入力映像の表示領域内の画素信号が複数のラインバッファに順次書き込まれるのとほぼ同期間に出力映像の表示領域内の画素信号を生成する。一方、同期信号生成回路は、入力映像の垂直同期信号に対して、予め入力された位相調整データにより指定された位相関係を持った出力映像の垂直同期信号を出力する。従って、出力映像の表示を行う表示装置の仕様に合った適切な位相調整データを画像処理装置に予め入力することにより、解像度変換後の表示領域内の画素信号を表示装置の有効表示領域に適切に表示させることができる。 According to this aspect, the resolution conversion means generates the pixel signal in the display area of the output video substantially simultaneously with the pixel signal in the display area of the input video being sequentially written in the plurality of line buffers. On the other hand, the synchronization signal generation circuit outputs a vertical synchronization signal of an output video having a phase relationship designated by previously input phase adjustment data with respect to a vertical synchronization signal of the input video. Therefore, by appropriately inputting phase adjustment data suitable for the specifications of the display device that displays the output video to the image processing device in advance, the pixel signal in the display region after the resolution conversion is appropriately applied to the effective display region of the display device. Can be displayed.

入力映像の垂直同期信号の１周期内に出力映像のライン数に対応した回数だけ出力映像の水平同期信号を出力するための手段に関しては、従来から各種の構成のものが提案されてきた。その１つとして、例えば出力映像の画素の同期信号であるドットクロックの周波数を可変とし、ＰＬＬ（Phase Locked Loop；位相同期ループ）を利用して、出力映像における垂直同期信号と水平同期信号を入力映像の垂直同期信号に位相同期させる構成のものがある。 As means for outputting the horizontal synchronizing signal of the output video for the number of times corresponding to the number of lines of the output video within one cycle of the vertical synchronizing signal of the input video, various configurations have been conventionally proposed. For example, the frequency of the dot clock, which is the pixel sync signal of the output video, is variable, and the vertical sync signal and horizontal sync signal in the output video are input using a PLL (Phase Locked Loop). There is a configuration in which the phase is synchronized with the vertical synchronizing signal of the video.

しかしながら、この構成では、ＰＬＬを用いる分だけ装置が大規模化し、かつ、高価になる問題がある。また、映像信号の垂直同期信号は比較的周波数が低いので、この垂直同期信号に正確に位相同期するＰＬＬを構成するのは難しいという問題がある。 However, with this configuration, there is a problem that the apparatus becomes larger and more expensive as the PLL is used. Further, since the vertical synchronizing signal of the video signal has a relatively low frequency, there is a problem that it is difficult to construct a PLL that is phase-synchronized with the vertical synchronizing signal accurately.

そこで、この発明の好ましい態様において、同期信号生成回路は、出力映像の画素に同期したドットクロックを用いて、前記入力映像の垂直同期信号の１周期内のドットクロック数をカウントするとともに、前記入力映像の垂直同期信号の１周期内のドットクロック数を出力映像のライン数により除算した商と剰余を算出し、前記商および剰余に基づいて、出力映像の各ラインに割り当てるドットクロック数を表示領域が属するラインと非表示領域が属するラインとで変え、かつ、出力映像の各ラインに割り当てるドットクロック数の総和が前記入力映像の垂直同期信号の１周期内のドットクロック数と等しくなるように調整し、出力映像の各ライン毎に定めたドットクロック数相当の間隔を空けて出力映像の水平同期信号を発生し、前記出力映像の水平同期信号の発生回数をカウントすることにより、前記入力映像の垂直同期信号に対して、予め入力された位相調整データにより指定された位相関係を持った出力映像の垂直同期信号を出力する。 Therefore, in a preferred aspect of the present invention, the synchronization signal generation circuit counts the number of dot clocks in one cycle of the vertical synchronization signal of the input video using a dot clock synchronized with the pixel of the output video, and the input A quotient obtained by dividing the number of dot clocks within one period of the vertical synchronizing signal of the video by the number of lines of the output video and the remainder are calculated, and the number of dot clocks assigned to each line of the output video is displayed based on the quotient and the remainder. The number of dot clocks assigned to each line of the output video is adjusted to be equal to the number of dot clocks in one cycle of the vertical sync signal of the input video. The horizontal sync signal of the output video is generated at intervals corresponding to the number of dot clocks determined for each line of the output video, and the output By counting the number of occurrences of the horizontal sync signal of the video, the vertical sync signal of the output video having the phase relationship specified by the phase adjustment data inputted in advance is output with respect to the vertical sync signal of the input video .

この態様によれば、ＰＬＬを用いることなく、入力映像の垂直同期信号の１周期内に出力映像のライン数に対応した回数だけ出力映像の水平同期信号を発生させることができる。また、この態様によれば、非表示領域と表示領域とで１ライン当たりのドットクロック数が異なるが、表示領域内では１ライン当たりのドットクロック数が同じであるので、ライン間のドットクロック数の変化に起因したノイズが表示画面に現れるのを防止することができる。 According to this aspect, the horizontal synchronizing signal of the output video can be generated by the number corresponding to the number of lines of the output video within one cycle of the vertical synchronizing signal of the input video without using the PLL. Also, according to this aspect, the number of dot clocks per line differs between the non-display area and the display area, but since the number of dot clocks per line is the same in the display area, the number of dot clocks between lines It is possible to prevent the noise caused by the change in the number from appearing on the display screen.

この態様では、出力映像における各ラインの１ライン当たりのドットクロック数が画像処理装置内において決定される。従って、画像処理装置の外部において出力映像の垂直同期信号と表示領域内の画素信号との位相関係を調整するのは、極めて困難になる。しかしながら、この態様において、同期信号発生回路は、出力映像の水平同期信号の発生回数をカウントすることにより、入力映像の垂直同期信号に対して、予め入力された位相調整データにより指定された位相関係を持った出力映像の垂直同期信号を出力する。従って、この態様のように、出力映像における各ラインの１ライン当たりのドットクロック数が画像処理装置内において決定される場合においても、出力映像の表示を行う表示装置の仕様に合った適切な位相調整データを画像処理装置に予め入力することにより、解像度変換後の表示領域内の画素信号を表示装置の有効表示領域に適切に表示させることができる。 In this aspect, the number of dot clocks per line of each line in the output video is determined in the image processing apparatus. Therefore, it is extremely difficult to adjust the phase relationship between the vertical synchronization signal of the output video and the pixel signal in the display area outside the image processing apparatus. However, in this aspect, the synchronization signal generation circuit counts the number of times that the horizontal synchronization signal of the output video is generated, so that the phase relationship specified by the phase adjustment data input in advance with respect to the vertical synchronization signal of the input video Outputs the vertical sync signal of the output video. Therefore, even when the number of dot clocks per line of each line in the output video is determined in the image processing apparatus as in this aspect, an appropriate phase that matches the specifications of the display device that displays the output video By inputting the adjustment data to the image processing apparatus in advance, the pixel signal in the display area after resolution conversion can be appropriately displayed in the effective display area of the display apparatus.

他の好ましい態様において、画像処理装置における同期信号生成回路は、前記出力映像の水平同期信号の発生回数をカウントする垂直カウンタと、前記垂直カウンタのカウント値に基づいて前記出力映像の垂直同期信号を発生する垂直同期信号作成回路とを具備し、前記入力映像の垂直同期信号に応じて、前記位相調整データに基づいて前記垂直カウンタに対するカウント値の設定が行われるように構成されている。 In another preferable aspect, the synchronization signal generation circuit in the image processing device includes a vertical counter that counts the number of times the horizontal synchronization signal of the output video is generated, and the vertical synchronization signal of the output video based on the count value of the vertical counter. And a vertical sync signal generating circuit that generates the count value for the vertical counter based on the phase adjustment data according to the vertical sync signal of the input video.

この態様によれば、簡単な構成により、入力映像の垂直同期信号に対して、予め入力された位相調整データにより指定された位相関係を持った出力映像の垂直同期信号を出力することができる。 According to this aspect, with a simple configuration, it is possible to output an output video vertical synchronization signal having a phase relationship designated by phase adjustment data input in advance with respect to an input video vertical synchronization signal.

この発明による画像処理装置の一実施形態である画像表示ＬＳＩ１００の構成を示すブロック図である。1 is a block diagram showing a configuration of an image display LSI 100 which is an embodiment of an image processing apparatus according to the present invention. 同実施形態における同期信号生成回路１０３の構成を示すブロック図である。3 is a block diagram showing a configuration of a synchronization signal generation circuit 103 in the same embodiment. FIG. 同実施形態におけるライン長算出回路３３の構成を示すブロック図である。It is a block diagram which shows the structure of the line length calculation circuit 33 in the embodiment. 同実施形態におけるライン長調整回路３０７の処理内容を説明する図である。It is a figure explaining the processing content of the line length adjustment circuit 307 in the same embodiment. 同実施形態におけるタイミング生成回路３４の構成を示すブロック図である。3 is a block diagram showing a configuration of a timing generation circuit 34 in the same embodiment. FIG. 同実施形態における１垂直走査期間内における書き込みライン番号と読み出しライン番号の時間経過に伴う変遷を例示する図である。It is a figure which illustrates the transition with the passage of time of the writing line number and reading line number in 1 vertical scanning period in the embodiment. 同実施形態の効果を説明する図である。It is a figure explaining the effect of the embodiment. この発明の他の実施形態における出力映像の各ラインへのライン長データの適用方法を説明する図である。It is a figure explaining the application method of the line length data to each line of the output image | video in other embodiment of this invention.

以下、図面を参照し、この発明の実施の形態を説明する。
図１は、この発明による画像処理装置の一実施形態である画像表示ＬＳＩ（Large Scale
Integrated circuit；大規模集積回路）１００の構成を示すブロック図である。図１に示すように、この画像表示ＬＳＩ１００は、Ｎ個（Ｎは２以上の整数）のラインバッファ１０１−ｋ（ｋ＝１〜Ｎ）と、書き込み制御回路１０２と、同期信号生成回路１０３と、読み出し制御回路１０４と、解像度変換回路１０５とを有する。 Embodiments of the present invention will be described below with reference to the drawings.
FIG. 1 shows an image display LSI (Large Scale) which is an embodiment of an image processing apparatus according to the present invention.
1 is a block diagram showing a configuration of an integrated circuit (large scale integrated circuit) 100. FIG. As shown in FIG. 1, the image display LSI 100 includes N (N is an integer of 2 or more) line buffers 101-k (k = 1 to N), a write control circuit 102, a synchronization signal generation circuit 103, and the like. A read control circuit 104 and a resolution conversion circuit 105.

ラインバッファ１０１−ｋ（ｋ＝１〜Ｎ）は、各々入力映像における１ライン分の画素信号を記憶するバッファである。書き込み制御回路１０２には、入力映像における垂直走査期間（１画面の期間）の開始を示す垂直同期信号ＶＳＩＮ＿Ｎと、１画面分の入力映像における各ラインの開始を示す水平同期信号ＨＳＩＮ＿Ｎが与えられる。書き込み制御回路１０２は、垂直同期信号ＶＳＩＮ＿Ｎがアクティブレベル（Ｌレベル）になり、その後、非アクティブレベル（Ｈレベル）になった後、水平同期信号ＨＳＩＮ＿Ｎがアクティブレベルとなる毎に、ラインバッファ１０１−ｋ（ｋ＝１〜Ｎ）を順次かつ巡回的に選択し、入力映像において水平同期信号ＨＳＩＮ＿Ｎに続く１ライン分の画素信号を選択したラインバッファ１０１−ｋに書き込む処理を繰り返す。 The line buffer 101-k (k = 1 to N) is a buffer that stores pixel signals for one line in each input video. The write control circuit 102 is supplied with a vertical synchronization signal VSIN_N indicating the start of a vertical scanning period (one screen period) in the input video and a horizontal synchronization signal HSIN_N indicating the start of each line in the input video for one screen. The write control circuit 102 supplies the line buffer 101-N every time the horizontal synchronization signal HSIN_N becomes active level after the vertical synchronization signal VSIN_N becomes active level (L level) and then becomes inactive level (H level). k (k = 1 to N) are sequentially and cyclically selected, and the process of writing pixel signals for one line following the horizontal synchronization signal HSIN_N in the input video to the selected line buffer 101-k is repeated.

同期信号生成回路１０３は、入力映像の垂直同期信号ＶＳＩＮ＿Ｎと、解像度変換後の出力映像の各画素の周期に同期したドットクロックＤＯＴＣＬＫに基づいて、出力映像の１画面の開始を示す垂直同期信号ＶＳＹＮＣ＿Ｎと出力映像における各ラインの開始を示す水平同期信号ＨＳＹＮＣ＿Ｎを生成する回路である。本実施形態の１つの特徴は、この同期信号生成回路１０３における垂直同期信号ＶＳＹＮＣ＿Ｎの発生タイミングの制御方法にある。なお、この同期信号生成回路１０３の詳細については後述する。 The synchronization signal generation circuit 103 generates a vertical synchronization signal VSYNC_N indicating the start of one screen of the output video based on the vertical synchronization signal VSIN_N of the input video and the dot clock DOTCLK synchronized with the period of each pixel of the output video after resolution conversion. And a horizontal synchronization signal HSYNC_N indicating the start of each line in the output video. One feature of the present embodiment is a method for controlling the generation timing of the vertical synchronization signal VSYNC_N in the synchronization signal generation circuit 103. The details of the synchronization signal generation circuit 103 will be described later.

読み出し制御回路１０４は、垂直同期信号ＶＳＹＮＣ＿Ｎがアクティブレベル（Ｌレベル）になり、その後、非アクティブレベル（Ｈレベル）になった後、水平同期信号ＨＳＹＮＣ＿Ｎがアクティブレベルとなる毎に、出力映像の１ライン分の画素信号を得るために必要な入力映像の２ライン分の画素信号をラインバッファ１０１−ｋ（ｋ＝１〜Ｎ）から読み出す制御を行う回路である。さらに詳述すると、読み出し制御回路１０４は、水平同期信号ＨＳＹＮＣ＿Ｎがアクティブレベルとなる都度、その水平同期信号ＨＳＹＮＣ＿Ｎに同期させて出力すべき出力映像内の１ライン分の画素信号のライン番号を求め、垂直方向の解像度の変換率に基づいて、この出力映像における１ラインの画素信号を求める補間演算に必要な入力映像における２ラインの位置を求め、これら２ラインの画素信号を記憶している２個のラインバッファ１０１−ｋ（ｋ＝ｋｃ−１，ｋｃ）を選択する。そして、これら２個のラインバッファ１０１−ｋ（ｋ＝ｋｃ−１，ｋｃ）から２ライン分の画素信号を解像度変換回路１０５へ出力させるのである。 After the vertical synchronization signal VSYNC_N becomes active level (L level) and then becomes inactive level (H level) after the vertical synchronization signal VSYNC_N becomes inactive level (H level), the readout control circuit 104 outputs 1 This is a circuit for performing control to read out pixel signals for two lines of input video necessary for obtaining pixel signals for lines from the line buffer 101-k (k = 1 to N). More specifically, the readout control circuit 104 obtains the line number of the pixel signal for one line in the output video to be output in synchronization with the horizontal synchronization signal HSYNC_N each time the horizontal synchronization signal HSYNC_N becomes active level. Based on the conversion rate of the resolution in the vertical direction, the positions of the two lines in the input video necessary for the interpolation calculation for obtaining the pixel signal of one line in the output video are obtained, and the two stored pixel signals of these two lines Line buffer 101-k (k = kc-1, kc) is selected. Then, pixel signals for two lines are output from the two line buffers 101-k (k = kc−1, kc) to the resolution conversion circuit 105.

解像度変換回路１０５は、このように読み出し制御回路１０４による制御の下でラインバッファ１０１−ｋ（ｋ＝１〜Ｎ）から供給される２ライン分の画素信号を利用して、水平方向および垂直方向の２次元の補間演算を実行し、出力映像を構成する１ライン分の画素信号を算出し、図示しない表示装置に出力する。その際、水平方向の補間用の係数は、算出対象である画素信号の水平方向における画素位置と水平方向の解像度の変換率に基づいて決定され、垂直方向の補間用の係数は、算出対象である画素信号の垂直方向における画素位置と垂直方向の解像度の変換率に基づいて決定される。 The resolution conversion circuit 105 uses the pixel signals for two lines supplied from the line buffer 101-k (k = 1 to N) under the control of the readout control circuit 104 in this way, thereby using the horizontal direction and the vertical direction. The two-dimensional interpolation operation is executed to calculate a pixel signal for one line constituting the output video, and output it to a display device (not shown). At that time, the horizontal interpolation coefficient is determined based on the conversion ratio between the pixel position in the horizontal direction of the pixel signal to be calculated and the resolution in the horizontal direction, and the vertical interpolation coefficient is determined by the calculation target. It is determined based on the conversion rate between the pixel position in the vertical direction of a certain pixel signal and the resolution in the vertical direction.

図２は同期信号生成回路１０３の構成例を示すブロック図である。図２において、同期化部３１は、入力映像の垂直同期信号ＶＳＩＮ＿Ｎを出力映像のドットクロックＤＯＴＣＬＫによりサンプリングして出力する回路である。立ち下がりエッジ検出部３２は、ドットクロックＤＯＴＣＬＫによりサンプリングされた同期信号ＶＳＩＮ＿ＮがＨレベルからＬレベルに転じたときドットクロックＤＯＴＣＬＫの１周期分のパルス幅の垂直リセットパルスＶＲＥＳＥＴを出力する回路である。ライン長算出回路３３は、ドットクロックＤＯＴＣＬＫと、垂直リセットパルスＶＲＥＳＥＴと、１画面分の出力映像における垂直方向のライン数を示すライン数データＶＴＬとを用いて、出力映像の１ライン分の時間長を示すライン長データＨＴＬを作成する回路である。ここで、ライン数データＶＴＬは、垂直方向における解像度の変換率に基づいて予め決定されるデータである。タイミング生成回路３４は、ライン数データＶＴＬと、ライン長算出回路３３により作成されたライン長データＨＴＬと、ドットクロックＤＯＴＣＬＫとを用いて、出力映像の垂直同期信号ＶＳＹＮＣ＿Ｎおよび水平同期信号ＨＳＹＮＣ＿Ｎを生成する回路である。 FIG. 2 is a block diagram illustrating a configuration example of the synchronization signal generation circuit 103. In FIG. 2, a synchronization unit 31 is a circuit that samples and outputs an input video vertical synchronization signal VSIN_N using an output video dot clock DOTCLK. The falling edge detection unit 32 is a circuit that outputs a vertical reset pulse VRESET having a pulse width corresponding to one period of the dot clock DOTCLK when the synchronization signal VSIN_N sampled by the dot clock DOTCLK changes from the H level to the L level. The line length calculation circuit 33 uses the dot clock DOTCLK, the vertical reset pulse VRESET, and the line number data VTL indicating the number of lines in the vertical direction in the output video for one screen, and the time length for one line of the output video. This is a circuit for generating line length data HTL indicating. Here, the line number data VTL is data determined in advance based on the conversion rate of the resolution in the vertical direction. The timing generation circuit 34 uses the line number data VTL, the line length data HTL created by the line length calculation circuit 33, and the dot clock DOTCLK to generate a vertical synchronization signal VSYNC_N and a horizontal synchronization signal HSYNC_N of the output video. Circuit.

図３はライン長算出回路３３の構成例を示すブロック図である。図３において、ライン長カウンタ３０１およびドットカウンタ３０２は、いずれもドットクロックＤＯＴＣＬＫのカウントを行うカウンタである。ここで、ライン長カウンタ３０１のリセット端子Ｒには垂直リセットパルスＶＲＥＳＥＴが与えられ、ドットカウンタ３０２のリセット端子Ｒには垂直リセットパルスＶＲＥＳＥＴがＯＲゲート３０３を介して与えられる。ドットカウンタ３０２のキャリイン端子ＣＩには固定値“１”が与えられている。一致検出回路３０４は、ドットカウンタ３０２のカウント値がライン数データＶＴＬと一致したときに一致信号ＥＱ（＝“１”）を出力する。この一致信号ＥＱは、ライン長カウンタ３０１のキャリイン端子ＣＩに与えられるとともにＯＲゲート３０３を介してドットカウンタ３０２のリセット端子Ｒに与えられる。 FIG. 3 is a block diagram illustrating a configuration example of the line length calculation circuit 33. In FIG. 3, a line length counter 301 and a dot counter 302 are both counters that count the dot clock DOTCLK. Here, the vertical reset pulse VRESET is applied to the reset terminal R of the line length counter 301, and the vertical reset pulse VRESET is applied to the reset terminal R of the dot counter 302 via the OR gate 303. A fixed value “1” is given to the carry-in terminal CI of the dot counter 302. The coincidence detection circuit 304 outputs a coincidence signal EQ (= “1”) when the count value of the dot counter 302 coincides with the line number data VTL. This coincidence signal EQ is given to the carry-in terminal CI of the line length counter 301 and also to the reset terminal R of the dot counter 302 via the OR gate 303.

ここで、ドットカウンタ３０２、一致検出回路３０４およびＯＲゲート３０３からなる回路では、垂直リセットパルスＶＲＥＳＥＴによるドットカウンタ３０２のリセット後、ドットカウンタ３０２によるドットクロックＤＯＴＣＬＫのカウント値が「０」からＶＴＬまでカウントアップされると、一致検出信号ＥＱ＝“１”がＯＲゲート３０３を介してドットカウンタ３０２のリセット端子Ｒに与えられ、その直後のドットクロックＤＯＴＣＬＫに同期してドットカウンタ３０２のカウント値が「０」になる、という動作が繰り返される。すなわち、一致検出信号ＥＱは、ＶＴＬ＋１個のドットクロックＤＯＴＣＬＫがカウントされる度に“１”とされる。また、ライン長カウンタ３０１は、垂直リセットパルスＶＲＥＳＥＴによるリセット後、一致検出信号ＥＱ＝“１”がキャリイン端子ＣＩに与えられる都度、ドットクロックＤＯＴＣＬＫのカウントを行う。 Here, in the circuit including the dot counter 302, the coincidence detection circuit 304, and the OR gate 303, after the dot counter 302 is reset by the vertical reset pulse VRESET, the count value of the dot clock DOTCLK by the dot counter 302 is counted from “0” to VTL. When the value is increased, the coincidence detection signal EQ = "1" is applied to the reset terminal R of the dot counter 302 via the OR gate 303, and the count value of the dot counter 302 is "0" in synchronization with the dot clock DOTCLK immediately after that. Is repeated. That is, the coincidence detection signal EQ is set to “1” every time VTL + 1 dot clocks DOTCLK are counted. Further, the line length counter 301 counts the dot clock DOTCLK every time the coincidence detection signal EQ = “1” is applied to the carry-in terminal CI after being reset by the vertical reset pulse VRESET.

ラッチ３０５は、垂直リセットパルスＶＲＥＳＥＴが発生する都度、その時点におけるライン長カウンタ３０１のカウント値ＨＴＬ＿ｑｕｏｔを保持する。また、ラッチ３０６は、垂直リセットパルスＶＲＥＳＥＴが発生する都度、その時点におけるドットカウンタ３０２のカウント値ＨＴＬ＿ｒｅｍを保持する。 Each time the vertical reset pulse VRESET is generated, the latch 305 holds the count value HTL_quote of the line length counter 301 at that time. The latch 306 holds the count value HTL_rem of the dot counter 302 at each time when the vertical reset pulse VRESET is generated.

ここで、ライン長カウンタ３０１は、ＶＴＬ＋１個のドットクロックＤＯＴＣＬＫのカウントが行われる都度、１だけカウントアップされる。従って、垂直リセットパルスＶＲＥＳＥＴによりラッチ３０５に保持されるカウント値ＨＴＬ＿ｑｕｏｔは、次式に示すように、当該垂直リセットパルスＶＲＥＳＥＴの１つ前の垂直リセットパルスＶＲＥＳＥＴの発生時点から当該垂直リセットパルスＶＲＥＳＥＴの発生時点までの間、すなわち、１垂直走査期間内に発生したドットクロックＤＯＴＣＬＫの個数ＤＯＴＣＬＫ＿ｔｏｔａｌをＶＴＬ＋１により割り算した結果の商となる。
ＨＴＬ＿ｑｕｏｔ＝ＩＮＴ（ＤＯＴＣＬＫ＿ｔｏｔａｌ／（ＶＴＬ＋１））……（１） Here, the line length counter 301 is incremented by 1 each time VTL + 1 dot clocks DOTCLK are counted. Therefore, the count value HTL_quot held in the latch 305 by the vertical reset pulse VRESET is generated from the generation time of the vertical reset pulse VRESET immediately before the vertical reset pulse VRESET as shown in the following equation. This is a quotient obtained by dividing the number DOTCLK_total of the number of dot clocks DOTCLK generated within one vertical scanning period by VTL + 1.
HTL_quot = INT (DOTCLK_total / (VTL + 1)) (1)

また、ドットカウンタ３０２は、ＶＴＬ＋１個のドットクロックＤＯＴＣＬＫのカウントが行われる都度、「０」にリセットされる。従って、垂直リセットパルスＶＲＥＳＥＴによりラッチ３０６に保持されるカウント値ＨＴＬ＿ｒｅｍは、次式に示すように、１垂直走査期間内に発生したドットクロックＤＯＴＣＬＫの個数ＤＯＴＣＬＫ＿ｔｏｔａｌをＶＴＬ＋１により割り算した結果の剰余となる。
ＨＴＬ＿ｒｅｍ＝ｍｏｄ（ＤＯＴＣＬＫ＿ｔｏｔａｌ、ＶＴＬ＋１） ……（２） The dot counter 302 is reset to “0” every time VTL + 1 dot clocks DOTCLK are counted. Accordingly, the count value HTL_rem held in the latch 306 by the vertical reset pulse VRESET is a remainder as a result of dividing the number DOTCLK_total of dot clocks DOTCLK generated within one vertical scanning period by VTL + 1, as shown in the following equation.
HTL_rem = mod (DOTCLK_total, VTL + 1) (2)

ライン長調整回路３０７は、これらの商ＨＴＬ＿ｑｕｏｔおよび剰余ＨＴＬ＿ｒｅｍに基づいて、出力映像の各ラインに対応したライン長データＨＴＬを算出する回路である。図４はこのライン長調整回路３０７の処理内容を説明する図である。図４に示すように、ライン長調整回路３０７は、ライン長データＨＴＬを表示領域と非表示領域とで異なる値とし、剰余ＨＴＬ＿ｒｅｍを非表示領域が属するラインにおいて調整する。この調整方法は、以下のようにＨＴＬ＿ｒｅｍ＜ＶＴＬ／２の場合とＨＴＬ＿ｒｅｍ≧ＶＴＬ／２の場合とで異なる。 The line length adjustment circuit 307 is a circuit that calculates line length data HTL corresponding to each line of the output video based on these quotients HTL_quot and remainder HTL_rem. FIG. 4 is a diagram for explaining the processing contents of the line length adjustment circuit 307. As shown in FIG. 4, the line length adjustment circuit 307 sets the line length data HTL to different values for the display area and the non-display area, and adjusts the remainder HTL_rem in the line to which the non-display area belongs. This adjustment method is different between HTL_rem <VTL / 2 and HTL_rem ≧ VTL / 2 as described below.

＊＊＊ＨＴＬ＿ｒｅｍ＜ＶＴＬ／２の場合＊＊＊
表示領域のＨＴＬ
＝ＨＴＬｓ
＝ＨＴＬ＿ｑｕｏｔ ……（３）
非表示領域のＨＴＬ
＝ＨＴＬｅ
＝ＨＴＬ＿ｑｕｏｔ＋ＨＴＬ＿ｒｅｍ／非表示ライン数 ……（４） *** In case of HTL_rem <VTL / 2 ***
Display area HTL
= HTLs
= HTL_quot (3)
HTL in non-display area
= HTLe
= HTL_quot + HTL_rem / number of non-display lines (4)

＊＊＊ＨＴＬ＿ｒｅｍ≧ＶＴＬ／２の場合＊＊＊
表示領域のＨＴＬ
＝ＨＴＬｓ
＝ＨＴＬ＿ｑｕｏｔ＋１ ……（５）
非表示領域のＨＴＬ
＝ＨＴＬｅ
＝ＨＴＬ＿ｑｕｏｔ＋１−（ＶＴＬ＋１−ＨＴＬ＿ｒｅｍ）／非表示ライン数……（６） *** In case of HTL_rem ≧ VTL / 2 ***
Display area HTL
= HTLs
= HTL_quot + 1 (5)
HTL in non-display area
= HTLe
= HTL_quot + 1- (VTL + 1-HTL_rem) / number of non-display lines (6)

図２におけるタイミング生成回路３４は、このようにして表示領域、非表示領域の各領域毎に決定されるライン長データＨＴＬとドットクロックＤＯＴＣＬＫに基づき、出力映像の垂直同期信号ＶＳＹＮＣ＿Ｎおよび水平同期信号ＨＳＹＮＣ＿Ｎを生成する。 2 generates the vertical synchronizing signal VSYNC_N and the horizontal synchronizing signal HSYNC_N of the output video based on the line length data HTL and the dot clock DOTCLK thus determined for each of the display area and the non-display area. Is generated.

図５はこのようなタイミング生成回路３４の構成例を示すブロック図である。図５において、水平カウンタ４０１は、ドットクロックＤＯＴＣＬＫのカウントを行うカウンタである。一致検出回路４０２は、水平カウンタ４０１のカウント値がライン長データＨＴＬと一致したときに一致検出信号ＥＱＨ＝“１”を水平カウンタ４０１のリセット端子Ｒに与える。ここで、水平カウンタ４０１は、キャリイン端子ＣＩが“１”に固定されている。従って、水平カウンタ４０１および一致検出回路４０２からなる回路では、水平カウンタ４０１が「０」からＨＴＬまでカウントすると（すなわち、ＨＴＬ＋１個のドットクロックＤＯＴＣＬＫをカウントすると）、一致検出信号ＥＱＨ＝“１”が水平カウンタ４０１のリセット端子Ｒに与えられ、その直後のドットクロックＤＯＴＣＬＫに同期して水平カウンタ４０１のカウント値が「０」とされる、という動作が繰り返される。この間、水平同期信号作成回路４０６は、水平カウンタ４０１のカウント値が所定範囲内にある期間だけアクティブレベル（Ｌレベル）となる水平同期信号ＨＳＹＮＣ＿Ｎを作成して出力する。 FIG. 5 is a block diagram showing a configuration example of such a timing generation circuit 34. In FIG. 5, a horizontal counter 401 is a counter that counts the dot clock DOTCLK. The coincidence detection circuit 402 provides a coincidence detection signal EQH = “1” to the reset terminal R of the horizontal counter 401 when the count value of the horizontal counter 401 coincides with the line length data HTL. Here, in the horizontal counter 401, the carry-in terminal CI is fixed to “1”. Therefore, in the circuit including the horizontal counter 401 and the coincidence detection circuit 402, when the horizontal counter 401 counts from “0” to HTL (that is, when HTL + 1 dot clocks DOTCLK are counted), the coincidence detection signal EQH = “1” is generated. The operation of being given to the reset terminal R of the horizontal counter 401 and setting the count value of the horizontal counter 401 to “0” in synchronization with the dot clock DOTCLK immediately after that is repeated. During this time, the horizontal synchronization signal generation circuit 406 generates and outputs a horizontal synchronization signal HSYNC_N that is active level (L level) only during a period when the count value of the horizontal counter 401 is within a predetermined range.

ここで、ライン長算出回路３３により算出されるライン長データＨＴＬは、上述したように非表示領域のラインと表示領域のラインとで異なっており、非表示領域が属する各ラインでは「０」から非表示領域用のライン長データＨＴＬｅまで水平カウンタ４０１によるドットクロックＤＯＴＣＬＫのカウントが行われ、表示領域が属する各ラインでは「０」から表示領域用のライン長データＨＴＬｓまで水平カウンタ４０１によるドットクロックＤＯＴＣＬＫのカウントが行われる。ここで、ラインが非表示領域の属するラインであるか表示領域の属するラインであるかは、例えば後述する垂直カウンタ４０３のカウント値により定めることが可能である。 Here, the line length data HTL calculated by the line length calculation circuit 33 is different between the line of the non-display area and the line of the display area as described above, and from “0” for each line to which the non-display area belongs. The dot clock DOTCLK is counted by the horizontal counter 401 up to the line length data HTLe for the non-display area, and for each line to which the display area belongs, the dot clock DOTCLK by the horizontal counter 401 from “0” to the line length data HTLs for the display area. Is counted. Here, whether a line belongs to a non-display area or a display area can be determined by, for example, a count value of a vertical counter 403 described later.

垂直カウンタ４０３は、水平カウンタ４０１と同様、ドットクロックＤＯＴＣＬＫのカウントを行うカウンタである。この垂直カウンタ４０３のキャリイン端子ＣＩには、一致検出回路４０２からの一致検出信号ＥＱＨが供給される。従って、垂直カウンタ４０３は、一致検出信号ＥＱＨが“１”であるときにドットクロックＤＯＴＣＬＫのカウントを行う。一致検出回路４０４は、垂直カウンタ４０３のカウント値がライン数データＶＴＬと一致したときに一致検出信号ＥＱＶ＝“１”を出力する。ＡＮＤゲート４０５は、一致検出回路４０２が出力する一致検出信号ＥＱＨと一致検出回路４０４が出力する一致検出信号ＥＱＶの両方が“１”であるときに信号“１”を垂直カウンタ４０３のリセット端子Ｒに供給する。 Similar to the horizontal counter 401, the vertical counter 403 is a counter that counts the dot clock DOTCLK. The coincidence detection signal EQH from the coincidence detection circuit 402 is supplied to the carry-in terminal CI of the vertical counter 403. Accordingly, the vertical counter 403 counts the dot clock DOTCLK when the coincidence detection signal EQH is “1”. The coincidence detection circuit 404 outputs a coincidence detection signal EQV = “1” when the count value of the vertical counter 403 coincides with the line number data VTL. The AND gate 405 outputs a signal “1” to the reset terminal R of the vertical counter 403 when both the match detection signal EQH output from the match detection circuit 402 and the match detection signal EQV output from the match detection circuit 404 are “1”. To supply.

従って、垂直カウンタ４０３、一致検出回路４０４およびＡＮＤゲート４０５からなる回路では、水平カウンタ４０１がＨＴＬ＋１個のドットクロックＤＯＴＣＬＫのカウントを行って一致検出信号ＥＱＨが“１”になる毎に、垂直カウンタ４０３によるドットクロックＤＯＴＣＬＫのカウントが行われ、垂直カウンタ４０３のカウント値がＶＴＬに到達して一致検出信号ＥＱＶが“１”になると、その直後のドットクロックＤＯＴＣＬＫに同期して垂直カウンタ４０３のカウント値が「０」になる、という動作が繰り返される。ここで、上述した水平同期信号作成回路４０６は、水平カウンタ４０１がＨＴＬ＋１個のドットクロックＤＯＴＣＬＫのカウントを行う間に１回だけ水平同期信号ＨＳＹＮＣ＿Ｎをアクティブレベル（Ｌレベル）とする。従って、垂直カウンタ４０３のカウント値は、水平同期信号ＨＳＹＮＣ＿Ｎの発生回数（より正確にはアクティブレベルの発生回数）を示すものとなる。そして、垂直同期信号作成回路４０７は、この垂直カウンタ４０３のカウント値が所定範囲内にある期間だけアクティブレベル（Ｌレベル）となる垂直同期信号ＶＳＹＮＣ＿Ｎを作成して出力する。 Therefore, in the circuit including the vertical counter 403, the coincidence detection circuit 404, and the AND gate 405, the horizontal counter 401 counts HTL + 1 dot clocks DOTCLK and the coincidence detection signal EQH becomes “1” every time the vertical counter 403 is counted. When the dot clock DOTCLK is counted and the count value of the vertical counter 403 reaches VTL and the coincidence detection signal EQV becomes “1”, the count value of the vertical counter 403 is synchronized with the dot clock DOTCLK immediately after that. The operation of “0” is repeated. Here, the horizontal synchronization signal generation circuit 406 described above sets the horizontal synchronization signal HSYNC_N to the active level (L level) only once while the horizontal counter 401 counts HTL + 1 dot clocks DOTCLK. Therefore, the count value of the vertical counter 403 indicates the number of occurrences of the horizontal synchronization signal HSYNC_N (more precisely, the number of occurrences of the active level). Then, the vertical synchronization signal generation circuit 407 generates and outputs a vertical synchronization signal VSYNC_N that becomes an active level (L level) only when the count value of the vertical counter 403 is within a predetermined range.

上述した読み出し制御回路１０４は、このようにしてタイミング生成回路３４によって発生される垂直同期信号ＶＳＹＮＣ＿Ｎおよび水平同期信号ＨＳＹＮＣ＿Ｎに基づき、ラインバッファ１０１−ｋ（ｋ＝１〜Ｎ）から２ライン分の画素信号を読み出し、解像度変換回路１０５へ供給する。 The above-described readout control circuit 104 performs pixels for two lines from the line buffer 101-k (k = 1 to N) based on the vertical synchronization signal VSYNC_N and the horizontal synchronization signal HSYNC_N thus generated by the timing generation circuit 34. The signal is read out and supplied to the resolution conversion circuit 105.

ここで、１垂直走査期間内において、ラインバッファ１０１−ｋ（ｋ＝１〜Ｎ）に順次書き込まれる入力映像の各ラインの画素信号のライン番号（以下、書き込みライン番号という。）と、ラインバッファ１０１−ｋ（ｋ＝１〜Ｎ）から順次読み出される入力映像の各ラインの画素信号のライン番号（補間用の２ラインのうちライン番号の大きい方。以下、読み出しライン番号という。）の時間経過に伴う変遷は図６に例示するものとなる。 Here, within one vertical scanning period, the line number of the pixel signal of each line of the input video sequentially written in the line buffer 101-k (k = 1 to N) (hereinafter referred to as a write line number), and the line buffer 101-k (k = 1 to N) sequentially read out the time of the line number of the pixel signal of each line of the input video (the larger of the two lines for interpolation, hereinafter referred to as the read line number). FIG. 6 illustrates the transition associated with.

この例では、表示領域用のライン長データＨＴＬｓと非表示領域用のライン長データＨＴＬｅとの間にＨＴＬｓ＜ＨＴＬｅなる関係がある場合を図示している。この場合、非表示領域では、ライン長データＨＴＬｅが大きく出力映像の１ライン分の時間長が長くなるので、ラインバッファ１０１−ｋ（ｋ＝１〜Ｎ）から補間のための２ライン分の画素信号の読み出しを行う周期が長くなり、読み出しライン番号の変化の時間勾配は小さくなる。一方、表示領域では、ライン長データＨＴＬｓが小さく出力映像の１ライン分の時間長が短くなるので、ラインバッファ１０１−ｋ（ｋ＝１〜Ｎ）から補間のための２ライン分の画素信号の読み出しを行う周期が短くなり、読み出しライン番号の変化の時間勾配は大きくなる。しかし、１垂直走査期間を通じてみると、読み出しライン番号の時間勾配は書き込みライン番号の時間勾配と等しくなり、１垂直走査期間を要して、１画面分の各ラインの画素信号のうち解像度変換に必要な全てのラインの画素信号がラインバッファ１０１−ｋ（ｋ＝１〜Ｎ）から読み出される。 In this example, the case where there is a relationship of HTLs <HTLe between the line length data HTLs for the display area and the line length data HTLe for the non-display area is illustrated. In this case, in the non-display area, the line length data HTLe is large, and the time length for one line of the output video is long. Therefore, pixels for two lines for interpolation from the line buffer 101-k (k = 1 to N). The period for reading out the signal becomes longer, and the time gradient of the change in the readout line number becomes smaller. On the other hand, in the display area, since the line length data HTLs is small and the time length of one line of the output video is shortened, the pixel signals of two lines for interpolation from the line buffer 101-k (k = 1 to N). The read cycle is shortened, and the time gradient of the change of the read line number is increased. However, when viewed through one vertical scanning period, the time gradient of the readout line number is equal to the time gradient of the writing line number, and one vertical scanning period is required for resolution conversion of the pixel signals of each line for one screen. All necessary line pixel signals are read from the line buffer 101-k (k = 1 to N).

図６に示すように、大きなライン長データＨＴＬｅが採用される非表示領域では、時間経過に伴って書き込みライン番号と読み出しライン番号との差が次第に大きくなる。また、小さなライン長データＨＴＬｓが採用される表示領域では、時間経過に伴って書き込みライン番号と読み出しライン番号との差が次第に小さくなる。従って、ラインバッファ１０１−ｋ（ｋ＝１〜Ｎ）の個数Ｎは、少なくとも書き込みライン番号と読み出しライン番号との差の最大値よりも大きな値にする必要がある。また、ライン長データＨＴＬｓおよびＨＴＬｅの値を決定するに当たっては、書き込みライン番号よりも読み出しライン番号が大きくなることがないように考慮する必要がある。前掲式（３）〜（６）は、この点を考慮したものである。 As shown in FIG. 6, in the non-display area where the large line length data HTLe is adopted, the difference between the write line number and the read line number gradually increases with time. In the display area in which the small line length data HTLs is adopted, the difference between the write line number and the read line number gradually decreases with time. Therefore, the number N of line buffers 101-k (k = 1 to N) needs to be a value larger than at least the maximum value of the difference between the write line number and the read line number. In determining the values of the line length data HTLs and HTLe, it is necessary to consider that the read line number does not become larger than the write line number. The above formulas (3) to (6) take this point into consideration.

特許文献１に実施形態として開示された装置でも、１垂直走査期間内における出力映像の水平同期信号の発生回数を所望の値とするため、出力映像における１ライン分の画素数をラインによって変更するようにしている（特許文献１の段落００５３および図４参照）。 Even in the apparatus disclosed as an embodiment in Patent Document 1, the number of pixels for one line in the output video is changed according to the line in order to set the number of occurrences of the horizontal synchronization signal of the output video within one vertical scanning period to a desired value. (See paragraph 0053 of Patent Document 1 and FIG. 4).

しかしながら、特許文献１の技術は、本実施形態のように、ライン長データＨＴＬを非表示領域と表示領域とで変えるものではない。本実施形態において、ライン長データＨＴＬは、非表示領域が属するラインか表示領域が属するラインかにより異なったものになるが、表示領域が属する各ラインに対応したライン長データＨＴＬは同じ値である。従って、ライン間のドットクロック数の変化に起因したノイズが表示画面に現れるのを防止することができる。 However, the technique of Patent Document 1 does not change the line length data HTL between the non-display area and the display area as in the present embodiment. In this embodiment, the line length data HTL differs depending on whether the line to which the non-display area belongs or the line to which the display area belongs, but the line length data HTL corresponding to each line to which the display area belongs has the same value. . Therefore, it is possible to prevent noise caused by a change in the number of dot clocks between lines from appearing on the display screen.

本実施形態の特徴は、外部からの設定により水平カウンタ４０１および垂直カウンタ４０３の周期的なカウント動作と垂直リセットパルスＶＲＥＳＥＴの発生タイミングとの位相関係を調整可能にした点にある。具体的には、次の通りである。まず、図５に示すように、タイミング生成回路３４の水平カウンタ４０１および垂直カウンタ４０３にはロード端子ＬＤが設けられており、各ロード端子ＬＤには垂直リセットパルスＶＲＥＳＥＴが与えられる。また、水平カウンタ４０１および垂直カウンタ４０３には、予め画像表示ＬＳＩ１００の外部から入力された位相調整データの粗調整部および微調整部が各々与えられる。そして、垂直リセットパルスＶＲＥＳＥＴがアクティブレベル（Ｈレベル）になると、タイミング生成回路３４では、位相調整データの粗調整部および微調整部がドットクロックＤＯＴＣＬＫに同期して垂直カウンタ４０３および水平カウンタ４０１に各々カウント値として設定されるようになっている。従って、本実施形態によれば、垂直リセットパルスＶＲＥＳＥＴの発生時において、垂直カウンタ４０３および水平カウンタ４０１の各カウント値が位相調整データの粗調整部および微調整部となるように、水平カウンタ４０１および垂直カウンタ４０３のカウント動作の位相を制御することができる。 The feature of this embodiment is that the phase relationship between the periodic counting operations of the horizontal counter 401 and the vertical counter 403 and the generation timing of the vertical reset pulse VRESET can be adjusted by setting from the outside. Specifically, it is as follows. First, as shown in FIG. 5, the horizontal counter 401 and the vertical counter 403 of the timing generation circuit 34 are provided with load terminals LD, and a vertical reset pulse VRESET is applied to each load terminal LD. The horizontal counter 401 and the vertical counter 403 are respectively provided with a coarse adjustment unit and a fine adjustment unit for phase adjustment data input from the outside of the image display LSI 100 in advance. When the vertical reset pulse VRESET becomes an active level (H level), in the timing generation circuit 34, the coarse adjustment unit and the fine adjustment unit of the phase adjustment data are respectively sent to the vertical counter 403 and the horizontal counter 401 in synchronization with the dot clock DOTCLK. It is set as a count value. Therefore, according to the present embodiment, when the vertical reset pulse VRESET is generated, the horizontal counter 401 and the horizontal counter 401 and the horizontal counter 401 are adjusted so that the count values of the vertical counter 403 and the horizontal counter 401 become the coarse adjustment unit and the fine adjustment unit of the phase adjustment data. The phase of the count operation of the vertical counter 403 can be controlled.

本実施形態によれば、このように水平カウンタ４０１および垂直カウンタ４０３の周期的なカウント動作と垂直リセットパルスＶＲＥＳＥＴの発生タイミングとの位相関係を調整可能にしたため、出力映像における表示領域と垂直同期信号ＶＳＹＮＣ＿Ｎとの位相関係の調整が可能になるという効果が得られる。以下、図７を参照し、この効果について詳述する。 According to the present embodiment, since the phase relationship between the periodic counting operation of the horizontal counter 401 and the vertical counter 403 and the generation timing of the vertical reset pulse VRESET can be adjusted as described above, the display area and the vertical synchronization signal in the output video can be adjusted. An effect is obtained that the phase relationship with VSYNC_N can be adjusted. Hereinafter, this effect will be described in detail with reference to FIG.

まず、本実施形態では、入力映像の表示領域が属する各ラインの画素信号がラインバッファ１０１−ｋ（ｋ＝１〜Ｎ）に書き込まれる期間、この書き込み動作と並行して、読み出し制御回路１０４によってラインバッファ１０１−ｋ（ｋ＝１〜Ｎ）から画素信号が読み出され、解像度変換回路１０５により出力映像における表示領域が属する各ラインの画素信号が生成され、図示しない表示装置に供給される。従って、出力映像において表示領域が属する各ラインの画素信号の発生期間は、入力映像において表示領域が属する各ラインの画素信号の発生期間とほぼ一致する。 First, in the present embodiment, during the period in which pixel signals of each line to which the display area of the input video belongs is written into the line buffer 101-k (k = 1 to N), the read control circuit 104 performs this write operation in parallel. Pixel signals are read out from the line buffer 101-k (k = 1 to N), and the pixel signal of each line to which the display area in the output video belongs is generated by the resolution conversion circuit 105 and supplied to a display device (not shown). Accordingly, the generation period of the pixel signal of each line to which the display area belongs in the output video substantially coincides with the generation period of the pixel signal of each line to which the display area belongs in the input video.

一方、本実施形態では、入力映像の垂直同期信号ＶＳＩＮ＿Ｎの立ち下がりタイミングに近いタイミングにおいて垂直リセットパルスＶＲＥＳＥＴが発生し、この垂直リセットパルスＶＲＥＳＥＴの発生時に位相調整データの粗調整部および微調整部が垂直カウンタ４０３および水平カウンタ４０１にカウント値として設定される。 On the other hand, in the present embodiment, the vertical reset pulse VRESET is generated at a timing close to the falling timing of the vertical synchronization signal VSIN_N of the input video, and the coarse adjustment unit and the fine adjustment unit of the phase adjustment data are generated when the vertical reset pulse VRESET is generated. The count value is set in the vertical counter 403 and the horizontal counter 401.

ここで、例えば位相調整データの粗調整部がΔＹ、微調整部が「０」であるとすると、垂直リセットパルスＶＲＥＳＥＴが発生する都度、タイミング生成回路３４では、垂直カウンタ４０３のカウント値がΔＹ、水平カウンタ４０１のカウント値が「０」とされ、垂直リセットパルスＶＲＥＳＥＴの発生時から１垂直走査期間の間に、垂直カウンタ４０３のカウント値がΔＹからＶＴＬまで進んだ後、「０」となり、「０」からΔＹまで進む、という動作が繰り返される。 For example, if the phase adjustment data coarse adjustment unit is ΔY and the fine adjustment unit is “0”, the timing generation circuit 34 sets the count value of the vertical counter 403 to ΔY, whenever the vertical reset pulse VRESET occurs. The count value of the horizontal counter 401 is set to “0”, and the count value of the vertical counter 403 advances from ΔY to VTL during one vertical scanning period from the generation of the vertical reset pulse VRESET, and then becomes “0”. The operation of proceeding from “0” to ΔY is repeated.

このように、垂直リセットパルスＶＲＥＳＥＴの発生タイミングにおいて位相調整データに対応したカウント値になるように垂直カウンタ４０３のカウント動作の位相が調整される。そして、垂直同期信号ＶＳＹＮＣ＿Ｎは、このようなカウント動作を行う垂直カウンタ４０３のカウント値が所定範囲にあるときにアクティブレベル（Ｌレベル）とされる。従って、垂直カウンタ４０３にロードするカウント値ΔＹを変化させることにより、出力映像における表示領域の画素信号に対する垂直同期信号ＶＳＹＮＣ＿Ｎの位相を変化させることができるのである。従って、本実施形態によれば、出力映像の表示を行う表示装置の仕様に合った適切な位相調整データを画像処理装置に予め入力することにより、解像度変換後の表示領域内の画素信号を表示装置の有効表示領域に適切に表示させることができる。 Thus, the phase of the count operation of the vertical counter 403 is adjusted so that the count value corresponds to the phase adjustment data at the generation timing of the vertical reset pulse VRESET. The vertical synchronization signal VSYNC_N is set to an active level (L level) when the count value of the vertical counter 403 that performs such a counting operation is within a predetermined range. Therefore, by changing the count value ΔY loaded to the vertical counter 403, the phase of the vertical synchronization signal VSYNC_N with respect to the pixel signal in the display area in the output video can be changed. Therefore, according to the present embodiment, the pixel signal in the display area after the resolution conversion is displayed by inputting the appropriate phase adjustment data suitable for the specification of the display device that displays the output video to the image processing device in advance. It can be appropriately displayed in the effective display area of the apparatus.

なお、以上では、出力映像において表示領域の画素信号に対する垂直同期信号の位相を整数ライン分だけシフトする調整の例を挙げたが、画像表示ＬＳＩ１００の後続の表示装置の仕様によっては、例えば４．５ラインなど非整数ラインの位相シフトが必要になる場合もあり得る。そのような場合には、垂直カウンタ４０３にロードする位相調整データの粗調整部を必要な位相シフト量の整数部「４」に対応した値とし、水平カウンタ４０１にロードする位相調整データの微調整部を必要な位相シフト量の小数部「０．５」に対応した値とすればよい。 In the above, an example of adjustment in which the phase of the vertical synchronization signal with respect to the pixel signal in the display area is shifted by an integer line in the output video has been described, but depending on the specifications of the subsequent display device of the image display LSI 100, for example, 4. It may be necessary to shift the phase of non-integer lines such as 5 lines. In such a case, the coarse adjustment part of the phase adjustment data loaded to the vertical counter 403 is set to a value corresponding to the integer part “4” of the necessary phase shift amount, and the fine adjustment of the phase adjustment data loaded to the horizontal counter 401 is performed. The part may be a value corresponding to the decimal part “0.5” of the required phase shift amount.

＜他の実施形態＞
以上、この発明の実施形態を説明したが、この発明には、他にも各種の実施形態が考えられる。例えば次の通りである。 <Other embodiments>
As mentioned above, although embodiment of this invention was described, various other embodiment can be considered to this invention. For example:

（１）上記実施形態において、「０」以外の値を持った位相調整データの粗調整部を垂直カウンタ４０３にロードする場合には、図７に例示するように、非表示領域用に算出されたライン長データＨＴＬｅが表示領域の属するラインの水平同期信号ＨＳＹＮＣ＿Ｎの生成に用いられ、表示領域内にライン間でドットクロック数の変化する境界が発生し、これがノイズの原因となる。そこで、「０」以外の値を持った位相調整データの粗調整部を垂直カウンタ４０３にロードする場合には、図８に例示するように、非表示領域用に算出されたライン長データＨＴＬｅを適用するライン番号（垂直カウンタ４０３のカウント値）と表示領域用に算出されたライン長データＨＴＬｓを適用するライン番号（垂直カウンタ４０３のカウント値）とを位相調整データの粗調整部ΔＹだけ垂直方向下方にシフトし、非表示領域用に算出されたライン長データＨＴＬｅが非表示領域に、表示領域用に算出されたライン長データＨＴＬｓが表示領域に適用されるようにしてもよい。 (1) In the above embodiment, when the coarse adjustment portion of the phase adjustment data having a value other than “0” is loaded into the vertical counter 403, it is calculated for the non-display area as illustrated in FIG. The line length data HTLe is used to generate the horizontal synchronization signal HSYNC_N of the line to which the display area belongs, and a boundary where the number of dot clocks changes between the lines is generated in the display area, which causes noise. Therefore, when loading the coarse adjustment portion of the phase adjustment data having a value other than “0” into the vertical counter 403, the line length data HTLe calculated for the non-display area is used as illustrated in FIG. The line number to be applied (the count value of the vertical counter 403) and the line number to which the line length data HTLs calculated for the display area is applied (the count value of the vertical counter 403) are vertically adjusted by the coarse adjustment unit ΔY of the phase adjustment data. The line length data HTLe calculated for the non-display area may be shifted to the non-display area, and the line length data HTLs calculated for the display area may be applied to the display area.

（２）垂直同期信号ＶＳＹＮＣ＿Ｎをアクティブレベルとするときの垂直カウンタ４０３のカウント値を位相調整データに応じて増減することにより、出力映像の垂直同期信号ＶＳＹＮＣ＿Ｎと表示領域の画素信号との間に所望の位相関係を持たせてもよい。 (2) By increasing or decreasing the count value of the vertical counter 403 when the vertical synchronization signal VSYNC_N is set to the active level according to the phase adjustment data, a desired value is obtained between the vertical synchronization signal VSYNC_N of the output video and the pixel signal of the display area. The phase relationship may be given.

（３）上記実施形態では、位相調整データにより、垂直カウンタ４０３および水平カウンタ４０１に所望のカウント値をロードしたが、垂直カウンタ４０３のみに所望のカウント値をロードするようにしてもよい。 (3) In the above embodiment, the desired count value is loaded into the vertical counter 403 and the horizontal counter 401 based on the phase adjustment data, but the desired count value may be loaded only into the vertical counter 403.

（４）上記実施形態では、この発明を解像度変換を行う画像処理装置に適用したが、解像度変換以外の画像処理を行う画像処理装置に適用してもよい。また、上記実施形態では、垂直同期信号と水平同期信号と画素信号とを含む入力映像の映像信号を受け取って、垂直同期信号と水平同期信号と画素信号とを含む出力映像の映像信号を出力する画像処理装置にこの発明を適用したが、入力映像の映像信号を受け取らず、例えばアミューズメント機器等において記憶媒体から各種のパターンデータを読み出して描画を行うことにより、垂直同期信号と水平同期信号と画素信号とを含む映像信号を出力する画像処理装置にこの発明を適用してもよい。 (4) In the above embodiment, the present invention is applied to an image processing apparatus that performs resolution conversion. However, the present invention may be applied to an image processing apparatus that performs image processing other than resolution conversion. In the above embodiment, an input video signal including a vertical synchronization signal, a horizontal synchronization signal, and a pixel signal is received, and an output video signal including the vertical synchronization signal, the horizontal synchronization signal, and the pixel signal is output. Although the present invention is applied to an image processing apparatus, a vertical synchronization signal, a horizontal synchronization signal, and a pixel are not received by receiving and drawing various pattern data from a storage medium in an amusement device or the like without receiving a video signal of an input video. The present invention may be applied to an image processing apparatus that outputs a video signal including a signal.

１００……画像表示ＬＳＩ、１０１−ｋ（ｋ＝１〜Ｎ）……ラインバッファ、１０２……書き込み制御回路、１０３……同期信号生成回路、１０４……読み出し制御回路、１０５……解像度変換回路、３１……同期化部、３２……立ち下がりエッジ検出部、３３……ライン長算出回路、３４……タイミング生成回路、３０１……ライン長カウンタ、３０２……ドットカウンタ、３０３……ＯＲゲート、３０４，４０２，４０４……一致検出回路、３０５，３０６……ラッチ、３０７……ライン長調整回路、４０１……水平カウンタ、４０３……垂直カウンタ、４０５……ＡＮＤゲート、４０６……水平同期信号作成回路、４０７……垂直同期信号作成回路。 DESCRIPTION OF SYMBOLS 100 ... Image display LSI, 101-k (k = 1-N) ... Line buffer, 102 ... Write control circuit, 103 ... Synchronous signal generation circuit, 104 ... Read control circuit, 105 ... Resolution conversion circuit , 31... Synchronizer, 32... Falling edge detector, 33... Line length calculation circuit, 34... Timing generation circuit, 301 ... Line length counter, 302 ... Dot counter, 303 ... OR gate , 304, 402, 404 ... coincidence detection circuit, 305, 306 ... latch, 307 ... line length adjustment circuit, 401 ... horizontal counter, 403 ... vertical counter, 405 ... AND gate, 406 ... horizontal synchronization Signal generation circuit, 407... Vertical synchronization signal generation circuit.

Claims

A plurality of line buffers each storing pixel signals for one line;
A write control circuit that sequentially selects the plurality of line buffers in synchronization with a horizontal synchronization signal of an input video, and writes a pixel signal for one line of the input video to the selected line buffer;
Counts the number of dot clocks within one cycle of the vertical sync signal of the input video using a dot clock synchronized with the pixels of the output video, and outputs the number of dot clocks within one cycle of the vertical sync signal of the input video A quotient divided by the number of video lines and a remainder are calculated, and based on the quotient and the remainder, the number of dot clocks assigned to each line of the output video is changed between a line to which a display area belongs and a line to which a non-display area belongs; and The total number of dot clocks assigned to each line of the output video is adjusted so as to be equal to the number of dot clocks in one cycle of the vertical sync signal of the input video, corresponding to the number of dot clocks determined for each line of the output video By generating a horizontal synchronization signal of the output video with an interval of, and counting the number of occurrences of the horizontal synchronization signal of the output video, Image processing, characterized by comprising relative to the force picture in the vertical synchronizing signal and a synchronizing signal generating circuit for outputting a vertical synchronizing signal of the output images with the specified phase relationship in advance by input phase adjusted data apparatus.

A resolution for outputting a pixel signal for one line constituting an output video having a resolution different from that of the input video, using a plurality of lines of pixel signals stored in the plurality of line buffers in accordance with a horizontal synchronization signal of the output video. The image processing apparatus according to claim 1, further comprising a conversion unit.

The synchronization signal generation circuit includes a vertical counter that counts the number of occurrences of a horizontal synchronization signal of the output video, and a vertical synchronization signal generation circuit that generates a vertical synchronization signal of the output video based on a count value of the vertical counter. The image according to claim 1, further comprising: setting a count value for the vertical counter based on the phase adjustment data in accordance with a vertical synchronization signal of the input video. Processing equipment.