JP5443623B2

JP5443623B2 - 適応バルクバイアス電力管理を備える補聴器

Info

Publication number: JP5443623B2
Application number: JP2012552271A
Authority: JP
Inventors: ヘヴェスティーン・ペア・フレミング
Original assignee: ヴェーデクス・アクティーセルスカプ
Priority date: 2010-02-26
Filing date: 2010-02-26
Publication date: 2014-03-19
Anticipated expiration: 2030-02-26
Also published as: AU2010347004B2; CN102696242A; JP2013519326A; KR20120068989A; US8280089B2; WO2011103929A1; CN102696242B; AU2010347004A1; EP2540097B1; KR101359104B1; US8744105B2; CA2791078C; EP2540097A1; CA2791078A1; DK2540097T3; US20130064407A1; SG183237A1; US20110211717A1

Description

本願は補聴器に関する。より詳細には，スイッチモード電力コンバータを備える電池駆動の補聴器に関する。

本願の開示において補聴器とは人の聴覚損失を軽減する電子機器である。補聴器は耳の中または耳の後ろに装着するために十分に小さいものであり，一または複数のマイクロフォンを用いて周囲からの音をピックアップし，この音を補聴器設定にしたがって電気的に増幅する。現代の補聴器はデジタル信号処理にかなり依存しており，補聴器マイクロフォンからの電気信号は補聴器内にあるデジタル信号処理装置によってデジタル信号に変換され，増幅信号のデジタル表現が補聴器の出力トランスデューサの駆動に適する電気信号に変換されて戻され（converted back），上記トランスデューサは上記電気信号を補聴器ユーザが知覚可能な音波に変換する。

補聴器において音信号のデジタル処理を実行する補聴器部分（以下デジタル処理コアと呼ぶ）が，現代の補聴器における全電力のかなりの部分，すなわち利用可能電力合計の最大５０%以上を消費しており，これは主として回路の複雑さ（circuit complexity）の増加に起因している。この複雑さは機能数の増大の結果であって，さらに各世代の補聴器において実行するように設計される，より進化したデジタル処理（more advanced digital processing）の結果である。

複雑さの増大に対する解決策の一部は，これまでは超小型電子チップ（microelectronic chip）技術のスケール減少であった。現在の設計では１３０ナノメートル以下ないしそれもよりも小さいサブミクロン・チップ製造プロセスが利用されている。より小型の技術スケールは電力消費の明白な減少を意味するにとどまらず大規模かつより複雑な回路の実装を可能にするが，そうするとさらに多くの電力を消費する。サブミクロン・プロセスの導入以前ではＭＯＳトランジスタの閾値電圧Ｖ_ｔは上記プロセス・スケールとともに減少していた。しかしながら，サブミクロン・プロセスでは，この技術におけるリーク電流の増加のためにこのことは当てはまらない。すなわちサブミクロン・プロセス技術は比較的高いＶ_ｔを持ちかつ比較的低速である。

近年，特別なlow-Ｖ_ｔ（低Ｖ_ｔ）ＭＯＳ技術（special low-Vt MOS technologies）がチップ設計者に利用可能となった。Low-Ｖ_ｔＭＯＳトランジスタは高速動作が可能であり，high-Ｖ_ｔ（高Ｖ_ｔ）ＭＯＳトランジスタを用いてチップ設計を自由にミックスすることができる。High-Ｖ_ｔＭＯＳトランジスタはlow-Ｖ_ｔトランジスタよりもかなり低速で，その動作にはより高い供給電圧を必要とし，典型的には低電力アプリケーション用に用いられており，他方において上記low-Ｖ_ｔトランジスタは低い供給電圧で動作可能であるが上記high-Ｖ_ｔトランジスタよりも大きな電流リークを持つ。

補聴器に用いられる電池は通常は亜鉛空気のものであり，１．６ボルト(新品のとき)から約１．０ボルト（ほぼ使い切ったとき）の範囲の標準電圧を有しており，公称電圧は１．２ボルトである。Low Ｖ_ｔを持つＭＯＳトランジスタが用いられる場合，このトランジスタは非常に低い電圧たとえば約５００ｍＶで動作させることができるが，トランジスタからの電流リークがかなり高く，利得は低くなる。このような低電圧トランジスタはまた減速性能（a reduced speed capability）を持つ。

５００ｍＶの電圧で回路を動作させることによって実質的な電力量を節約することができ，low-Ｖ_ｔトランジスタは，５００ｍＶにおいて，７００ｍＶで動作するhigh-Ｖ_ｔトランジスタと同じスピードで動作するが，かなりの量の電力を節約すべきである場合には電流リークの問題および利得の問題を解決しなければならない。超小型電子回路の電力消費は供給電圧の２乗に比例する。供給電圧が７００ｍＶから５００ｍＶに低められると，この動作からもたらされる電力消費の低減は約５０％となる。

Low-Ｖ_ｔトランジスタに適切な低供給電圧を提供する実際的な方法は，low-Ｖ_ｔＭＯＳトランジスタが必要とする５００ｍＶに電圧を低めるスイッチトキャパシタ電圧コンバータを使用することである。2:1スイッチトキャパシタ電圧コンバータ（2:1 switched-capacitor voltage converter）は実装が特に簡単で，回路チップ上のスペースをほとんどとらない。スイッチトキャパシタ電圧コンバータそれ自身は大きな電力を消費せず，非常に安定した電圧低減を提供しかつ最適な電力転送構成をもつものであって，2:1電圧コンバータは，電池寿命のほとんどの間，５００ｍＶでデジタル処理コアを駆動することができるように１．２ボルトの電池に必要なヘッドルーム（headroom）（余裕）を提供する。

2:1スイッチトキャパシタ電圧コンバータは出力電圧の２倍の安定した入力電圧を必要とし，したがって電池電圧が安定状態でこの電圧を提供するのに十分に高ければ，スイッチトキャパシタ電圧コンバータは補聴器回路に十分な電力を供給することができる。電池から上記スイッチトキャパシタ電圧コンバータに与えることができる線形電圧レギュレータを，電池電圧が変化する場合であっても安定した基準電圧を供給するために設けることができる。

ＭＯＳトランジスタ回路に低電圧を給電することは，トランジスタがそのＶ_ｔの近くで動作することを意味し，これはある装置から他の装置への様々なトランジスタ・パラメータの統計的拡散の高い増加（a high increase in the statistical spread）という結果をもたらす。本質的に，半導体素子の物理的な大きさの減少によって，サブミクロン・プロセスは広範なパラメータ拡散（a greater parameter spread）をもたらすが，その効果は低電圧での動作時にはさらに大きくなる。

トランジスタ・パラメータの一つは駆動強度ないし利得（the drive strength or gain）であり，すなわち信号を増幅する半導体素子の能力，またはデジタル回路において電圧がＭＯＳトランジスタ・ゲートにかかっている（present）ときに電流引込みをスタートする能力（the ability to start drawing current）である。駆動強度の拡散（spread）が大きすぎると実際上の回路の振舞いが設計詳細から大きく外れることがあり，一の回路から次の回路へのパラメータの大きな変動は，単一ウェハから産出される有用なダイを許容できないほど低い割合に低減させ，大幅に生産コストを増加させることがある。特に，個々のトランジスタのタイミング定数（the timing constants）を決定するパラメータは重要である。したがって，有効かつシンプルなやり方で低電圧ＭＯＳトランジスタ回路中の拡散パラメータを低減できるようにすることが有益である。

高Ｖ_ｔを持つＭＯＳトランジスタが用いられる場合，低電圧におけるそれらのスイッチング周波数に限界がある。これは使用可能なクロック周波数，すなわちこの技術を使用して設計された補聴器によって実行可能な信号処理の複雑さを制限する。拡散および電流リークを低減するために，５００ｍＶでも作動する高Ｖ_ｔトランジスタのバルク電位（the bulk voltage potential）を調整することができるが，安定動作を妥協するというリスクがある。上記バルク電位とソース端子電位の間の差が十分に大きくなると，上記ＭＯＳトランジスタのこれらの２つの半導体層を構成するＰＮ接合が電流の導通を開始して上記ＰＮ接合をＭＯＳトランジスタ内のダイオード短絡に実際上陥らせることがあり，これは不安定な回路の振舞いにつながる。

５００ｍＶの供給電圧が供給されるときに使用可能であるこの種の超小型電子回路であれば，低Ｖ_ｔを持つＭＯＳトランジスタを使用することが特に有益である。すなわち低電圧回路に関する上述した問題は，ＭＯＳトランジスタの上記バルク電位を制御することによって緩和することができる。この技術は，ＰＭＯＳトランジスタの正の供給電圧を超えるように上記バルク電位を増加させ，かつ同一の回路チップ上のＮＭＯＳトランジスタの負の供給電圧未満にバルク電位を減少させることを含む。このバルク電位の調整は適応的なやり方で動的に実行することができ，上記トランジスタの閾値電圧Ｖ_ｔを増加させる効果を有し，したがってスイッチング速度および電流リークを減少させる。上記Ｖ_ｔがすべてのトランジスタにおいて同一のレベルに調整されると，処理および温度によるパラメータ拡散も低減される。

ＭＯＳトランジスタの基板効果（the body effect）を示すＮＭＯＳトランジスタの閾値電圧Ｖ_ｔは，次のように表される。

ここでＶ_ｔｏは０ボルトにおける閾値電圧であり，Ｖ_SBはソース端子およびバルク間の電位であり，φ_ｆはソース電位であり，γはバルク閾値電位である。φ_ｆ，Ｖ_ｔｏおよびγがゼロよりも大きい場合，ＮＭＯＳトランジスタにおいてＶ_SB が増加するとＶ_ｔが増加することが示される。同様に，ＰＭＯＳトランジスタにおいてＶ_SB が減少すると，Ｖ_ｔが減少することが示される。

国際特許公開ＷＯ−Ａ１−０１／５０８１２は，デジタル補聴器回路のある部分に通常の電池電圧よりも低い電圧を提供するスイッチトキャパシタ・ステップダウン電圧コンバータを持つ補聴器を開示している。このステップダウン電圧コンバータそれ自身がある種の電力セービングを提供するが，電池がかなり消耗しているときに電池からかなりの量の電流がいまだ引き出される。補聴器中のいくつかの重要な部分，たとえば補聴器出力トランスデューサの出力コンバータは低電圧において給電することはできない。したがって広範囲の電池電圧にわたって補聴器に電力供給する実際的なやり方が求められている。

米国特許第７３０７８５８号は電池駆動の頭部装着通信装置に用いる適応電源供給回路を開示している。上記電源供給回路は2:3 スイッチトキャパシタ電圧コンバータおよび線形電圧レギュレータを備えている。上記電池電圧が１．２−１．２５Ｖを下回ると，上記線形電圧レギュレータおよび2:3 スイッチトキャパシタ電圧コンバータの両方が出力電圧Ｖ_Ｏを提供する。上記2:3 スイッチトキャパシタ電圧コンバータは，負荷電流に依存する適応クロック周波数においてキャパシタのネットワークをスイッチングすることによって上記電池電圧から低電圧をもたらす。上記電池電圧が１．２Ｖを下回ると，上記2:3 スイッチトキャパシタ電圧コンバータは負荷に対してますます少ない電流（less and less current）を供給することができる。Ｖ_Ｏの３／２の電池電圧において，上記スイッチトキャパシタ電圧コンバータは必要な電流を負荷に供給することができず，それ自体上記線形電圧レギュレータへの負荷よりも多くなり，その結果，電池電圧が減少するにつれて上記負荷にますます電力を提供しなければならなくなる。

この従来技術の回路中の電池電圧が作動閾値を超える場合，負荷電流が増加するので，上記スイッチトキャパシタ電圧コンバータはそのスイッチング周波数を減少する。これは，第１の面において，電池から引出される全電流がほぼ次式の電池電圧であれば最適値を持つことを意味する。

また，第２の面において，上記スイッチング周波数は出力電圧を制御するためにかなり変動しなければならないことを意味する。したがって最適点はマイマルクロック周波数（maimal clock frequency）にある。

第１の複雑さは，上記電池から引き出される電流が，上記作動閾値の近くにかなり狭い最小値範囲（a very narrow minimum value range around the operative threshold）を持っているということである。第２の複雑さは，上記スイッチトキャパシタ電圧コンバータを制御する可変周波数である。スイッチトキャパシタ電圧コンバータを作動するこの方法は非常に広い出力電圧範囲を可能にするが，回路中に間違いなく干渉周波数を導入する。この周波数は上記回路の異なる部分に任意に発生し，スイッチング周波数に依存し，回路の負荷電流にも再依存するので，排除するのは非常に難しい。

米国特許第７５０４８７６号は，超小型電子回路において用いられる基板バイアスフィードバック制御回路を開示している。このバイアスフィードバック制御回路は，上記超小型電子回路のウェル（well）または基板上のバイアス電位を制御することによって，低電圧たとえば０．５−１Ｖにおいて動作する超小型電子回路における電流リークを低減することを目的とする。上記バイアスフィードバック制御回路は２つの部分回路を備えており，その一の回路は一セットのＮＭＯＳトランジスタの負のバイアス電圧を制御するもので，他の一の回路は一セットのＰＭＯＳトランジスタの正のバイアス電圧を制御するものである。

補聴器回路がもっぱら補聴器回路中のＭＯＳトランジスタのバルクバイアス電位を制御する手段を有するものとして提案される場合には，大きな電力はセーブされないであろう。ＭＯＳトランジスタのリーク電流が低減されるが，上記回路は供給電圧をエネルギー効率よく低減する手段をいまだ欠いている。

上記問題を緩和するために補聴器が案出され，上記補聴器は電池および超小型電子回路を有するもので，上記回路はＰＭＯＳトランジスタ（複数）およびＮＭＯＳトランジスタ（複数）を含むデジタル処理コア，上記電池によって駆動されかつ上記デジタル処理コアに供給電圧を提供する電源装置（a power supply），Ｐ（positive）バルクバイアス電圧発生器およびＮ（negative）バルクバイアス電圧発生器を備え，上記電源装置が，上記供給電圧を制御するコントローラ，第１の線形電圧レギュレータを有する第１の出力分岐，2:1スイッチトキャパシタ電圧コンバータと直列の第２の線形電圧レギュレータを有する第２の出力分岐，上記デジタル処理コアの上記ＰＭＯＳトランジスタのＰバルクにバイアス電圧を提供する上記Ｐバルクバイアス電圧発生器，および上記デジタル処理コアの上記ＮＭＯＳトランジスタのＮバルクにバイアス電圧を提供するＮバルクバイアス電圧発生器を有しており，上記トランジスタ（複数）のパラメータの最適化に適するものであり，上記コントローラが上記電池電圧を第１および第２の所定リミット（境界）と比較するように構成されており，かつ上記電源装置に，上記電池電圧が第１の所定リミット未満のときに上記第１の出力分岐によって供給電圧を提供させ，上記電池電圧が第１の所定リミットを超えかつ第２の所定リミット未満であるときに上記第１の出力分岐と第２の出力分岐の組合せによって供給電圧を提供させ，上記電池電圧が第２の所定リミットを超える場合に上記第２の出力分岐によって供給電圧を提供させるものである。

この構成から得られる恩恵（利点）の一つが，約５００ｍＶの公称供給電圧において動作可能であって，現在の補聴器に求められる信号処理を実行するのに十分に高速な最大１０ＭＨｚのクロック周波数で動作可能なデジタルコアを備える補聴器である。他の恩恵（利点）は，上記供給電圧を提供するために2:1スイッチトキャパシタ電圧コンバータを利用することの簡潔性および効率性（the simplicity and efficiency）にある。

この発明はまたデジタル補聴器回路に供給電圧を提供する方法を提供し，上記方法は，電池を用意し，第１の調整電圧（first regulated voltage）を生成し，第２の調整電圧を生成し，上記第２の調整電圧の半電圧（half of the second regulated voltage）を生成し，第１のバルクバイアス電圧を生成し，第２のバルクバイアス電圧を生成し，上記補聴器回路の第１のバルク端子に上記第１のバルクバイアス電圧を与え，上記補聴器回路の第２のバルク端子に上記第２のバルクバイアス電圧を与え，上記デジタル補聴器回路のための上記供給電圧を導出するステップを含み，上記供給電圧が上記第１の調整電圧および上記第２の調整電圧の半電圧の少なくとも一つから導出され，上記供給電圧の導出のステップが上記電池の電圧を決定するステップを包含する（incorporates）。

さらなる特徴および利点は従属請求項から明らかであろう。

この発明による補聴器用の電源管理システムを模式的に示す。図１に示す電源管理システムのための電圧レギュレータの詳細な模式図である。 2:1スイッチトキャパシタＤＣ−ＤＣコンバータにおける第１のフェーズを模式的に示す。図３に示すコンバータにおける第２のフェーズを模式的に示す。電源管理システムにおける負荷電流および電池電圧間の関係を示すグラフである。図１に示す電源管理システムのＰバルクバイアス電圧レギュレータの模式図である。図１に示す電源管理システムのＮバルクバイアス電圧レギュレータの模式図である。この発明による電源管理システムを有する補聴器のブロック図である。

以下，図面を参照してこの発明をより詳細に説明する。

図１はこの発明による補聴器用電力管理システム（パワー・マネージメント・システム）の概略図である。上記電力管理システムは，電池２，電池デカップリング・キャパシタ３，電池電圧ノード４，マスタークロック源５，基準電圧源６，供給電圧レギュレータ７，供給電圧ノード８，負荷デカップリング・キャパシタ９，Ｐ（Ｐ型）バルクバイアス電圧レギュレータ10，およびＮ（Ｎ型）バルクバイアス電圧レギュレータ11を備えている。図１にはＰＭＯＳトランジスタ13およびＮＭＯＳトランジスタ14を備えるデジタル処理装置コア12も示されている。

上記電力管理システム１は，上記デジタル処理装置コア12に安定供給電圧を提供することによって，上記ＭＯＳトランジスタ13および14のタイミング拡散および電流リーク（the timing spread and current leakage）をできる限り小さく維持しつつ，補聴器回路における電力消費を最小化することを目的とする。補聴器内の実際のデジタル処理装置コア回路において個々のＭＯＳトランジスタの数は数十万ないし数百万超を数えるが，分かりやすくするために，図１に示すデジタル処理装置12には単一のＰＭＯＳトランジスタ13および単一のＮＭＯＳトランジスタ14のみが示されている。

上記電池２は上記電池電圧ノード４を通じて電力管理システム１のための電力を提供する。上記電池デカップリング・キャパシタ３は上記電池２から電位を切離しかつ安定化させるものであり，上記電池２は，上記電池電圧ノード４において，上記供給電圧レギュレータ７，Ｐバルクバイアス電圧レギュレータ10およびＮバルクバイアス電圧レギュレータ11に電位Ｖ_ｂａｔを提供する。上記供給電圧レギュレータ７は上記デジタル処理装置コア12に供給電位Ｖ_ＤＤを提供し，これは上記Ｐバルクバイアス・レギュレータ10および上記Ｎバルクバイアス・レギュレータ11によって基準電圧としても用いられる。上記Ｐバルクバイアス・レギュレータ10および上記Ｎバルクバイアス・レギュレータ11は供給電圧としてＶ_ｂａｔを用いる。上記供給電圧は，上記負荷デカップリング・キャパシタ９によって切離され，安定化されかつ調整される。好ましい実施態様では電池電位Ｖ_ｂａｔは０．９ボルトから１．６ボルトの範囲が好ましく，上記電位Ｖ_ＤＤは上記電池電位Ｖ_ｂａｔよりもかなり小さい値であり，通常は約０．５ボルトである。

上記供給電圧レギュレータ７は，上記電池電位Ｖ_ｂａｔ，上記マスタークロック源５および上記基準電圧源６を利用して，上記デジタル処理装置コア12のための安定供給電圧Ｖ_ＤＤを生成する。上記Ｐバルクバイアス電圧レギュレータ10およびＮバルクバイアス電圧レギュレータ11は，上記給電電位（the power supply voltage potential）Ｖ_ＤＤ，上記電池電位Ｖ_ｂａｔおよび上記マスタークロック源５を利用して，上記ＮＭＯＳトランジスタ14のための電位Ｎ_ｂｕｌｋおよび上記ＰＭＯＳトランジスタ13のための電位Ｐ_ｂｕｌｋをそれぞれ生成する。

上記Ｐバルクバイアス電圧レギュレータ10からの電位Ｐ_ｂｕｌｋは，上記ＰＭＯＳトランジスタ13のトランジスタ・パラメータ閾値電圧Ｖ_ｔおよび電流リークＩ_{Ｐｌｅａｋ}を制御するために用いられる。上記供給電位Ｖ_ＤＤを超える値に上記Ｐバルクバイアス電位Ｐ_ｂｕｌｋが増加すると，Ｖ_ｔが増加しかつＳ_ＰおよびＩ_{Ｐｌｅａｋ}が減少する。パラメータ拡散（parameter spread）が最小化される値に上記ＰＭＯＳトランジスタ13のＶ_ｔおよび利得が到達するように，上記Ｐバルクバイアス電圧レギュレータ10からの電位Ｐ_ｂｕｌｋは調整される。

すなわち，上記ＰＭＯＳトランジスタ13の上記Ｐバルクバイアス電位Ｐ_ｂｕｌｋを上記供給電位Ｖ_ＤＤを超える値に引上げることによってリーク電流を減らすことができ，これによってＶ_ｔは，上記ＰＭＯＳトランジスタ13の利得を高めすぎることなく十分とするレベル（a level where the gain of the PMOS transistor 13 is sufficient without being too high）に増加する。

同様に，ゼロ電位Ｖ_ＳＳ未満の値に上記ＮＭＯＳトランジスタ14の上記Ｎバルクバイアス電位Ｎ_ｂｕｌｋを低めることによってリーク電流を減らすことができ，これによってＶ_ｔは，上記ＮＭＯＳトランジスタ14の利得を高すぎることなく十分とするレベルに増加する。上記Ｎバルクバイアス電圧レギュレータ11からの上記電位Ｎ_ｂｕｌｋは，上記ＮＭＯＳトランジスタ14のトランジスタ・パラメータ閾値電圧Ｖ_ｔおよび電流リークＩ_{Ｐｌｅａｋ}を制御するために用いられる。Ｎバルクバイアス電位Ｐ_ｂｕｌｋが上記ゼロ電位Ｖ_ＳＳ未満に減少すると，Ｖ_ｔが増加しかつＩ_{Ｐｌｅａｋ}が減少する。すなわち，上記ＮＭＯＳトランジスタ14の上記Ｎバルクバイアス電位Ｎ_ｂｕｌｋを上記ゼロ電位Ｖ_ＳＳ未満の値に低めることで，リーク電流を低減させかつ上記ＮＭＯＳトランジスタ14の利得を増加させることができる。

図２は図１に示す上記供給電圧レギュレータ７のより詳細な模式図を示している。上記供給電圧レギュレータ７は，第１の抵抗22および第２の抵抗23を含む分圧器，電圧比較器24，線形電圧レギュレータ20，および2:1スイッチトキャパシタ電圧コンバータ（2:1 switched-capacitor voltage converter）21を備えている。上記線形電圧レギュレータ20は，オペアンプ（演算増幅器）25，電圧差源（voltage difference source）26，第１のＰＭＯＳトランジスタ27，および第２のＰＭＯＳトランジスタ28を備えている。上記2:1ＳＣ電圧コンバータ21は，２フェーズ・スイッチ・コントローラ・ブロック（two-phase switch controller block）29，第１のスイッチ30，第２のスイッチ31，第３のスイッチ32，第４のスイッチ33，およびスイッチング・キャパシタ34を備えている。図２には，電池２，内部電池抵抗15，デカップリング・キャパシタ３，電池電圧ノード４，基準電圧源６，マスタークロック源５，供給電圧ノード８，負荷デカップリング・キャパシタ35および負荷抵抗36も示されている。

上記電池２は，上記内部電池抵抗15および上記電池電圧ノード４を通して上記供給電圧レギュレータ７に必要な電力を提供する。上記デカップリング・キャパシタ３は上記電池２からの電圧を安定化する。上記電池電圧ノード４は電位Ｖ_ｂａｔを有し，電位Ｖ_ｂａｔは上記分圧器によって基準電圧として用いられる。上記分圧器の２つの抵抗22，23はそれぞれ，上記比較器24の正入力に電位Ｖ_ｂａｔ／２を提供し，上記基準電圧源６は上記比較器24の負入力に基準電位Ｖ_ｒｅｆを提供する。上記比較器24の出力は，2:1ＳＣ電圧コンバータ21の２フェーズ・スイッチ・コントローラ・ブロック29のイネーブル入力（ENABLE input）に接続されている。上記比較器24および上記分圧器は，上記電池電圧が２*Ｖ_ＤＤ未満に低下しているときに上記2:1ＳＣ電圧コンバータ21を無効にすることを目的とする。

図２に示すように，上記供給電圧レギュレータ７は等価負荷抵抗（equivalent load resistance）36によって電位Ｖ_ＤＤの形態で上記補聴器の上記デジタル処理装置コアに電力を供給する。上記電池２の電位Ｖ_ｂａｔが２*Ｖ_ｒｅｆに等しい基準電圧を超えていると，2:1ＳＣ電圧コンバータ21を通じて上記電位Ｖ_ＤＤが単独で第１のＰＭＯＳトランジスタ27によって提供される。上記電位Ｖ_ｂａｔが２*Ｖ_ｒｅｆと２・Ｖ_ｒｅｆ＋Ｉ_Ｌ／２ｆＣの間にある場合（ここで，Ｉ_Ｌは負荷電流，ｆはマスタークロック周波数，Ｃは回路キャパシタンスである），上記第２のＰＭＯＳトランジスタ28および第１のＰＭＯＳトランジスタ27は上記2:1ＳＣ電圧コンバータ21を通じて上記供給電圧ノード８に伝達される電源をシェア（share）する。上記電池電位Ｖ_ｂａｔが２*Ｖ_ｒｅｆ未満に降下すると，たとえば上記電池２が電池切れに近づくと，上記2:1ＳＣ電圧コンバータ21は上記比較器24によって完全にシャットオフされ，上記第２のＰＭＯＳトランジスタ28が上記補聴器への必要な電源供給を引き継ぐ。この対策は，上記2:1ＳＣ電圧コンバータ21が上記線形電圧レギュレータ20に対する余分負荷（extra load）として動作してしまうことを防止するために行われる。

上記線形電圧レギュレータ20および上記2:1スイッチトキャパシタ21は，Ｖ_ｒｅｆに等しい定電圧Ｖ_ＤＤが常に（at all times）上記出力ノード８を通して上記負荷36に利用可能であることを保証することを目的とする。上記線形電圧レギュレータ20は，オペアンプ25，電圧発生器26および第２のＰＭＯＳトランジスタ28を含む第１の分岐と，オペアンプ25，第１のＰＭＯＳトランジスタ27および2:1スイッチトキャパシタ電圧コンバータ21を含む第２の分岐の２つの出力分岐を備えているように見ることができる。上記出力ノード８は上記オペアンプ25の一端子に戻る接続を備えており，以下に詳述するように，上記出力電圧Ｖ_ＤＤを調整（レギュレート）するためのフィードバック・ループを効果的に形成する。

Ｖ_ｂａｔが２・Ｖ_ＤＤ＋Ｉ_Ｌ／（２・ｆ・Ｃ）よりも大きい場合，上記フィードバック・ループは第１のＰＭＯＳトランジスタ27および2:1スイッチトキャパシタ電圧コンバータ21を通して上記出力ノード８に進む。上記電池電圧Ｖ_ｂａｔは第１のＰＭＯＳ27の両端の電圧Ｖ_ｂａｔ−２・Ｖ_ＤＤ＋Ｉ_Ｌ／（２・ｆ・Ｃ）に変換され，この電圧が次に上記2:1スイッチトキャパシタ電圧コンバータ21の両端の電圧Ｖ_ＤＤにダウン・コンバートされる。ここで上記電圧Ｉ_Ｌ／（２・ｆ・Ｃ）は上記2:1スイッチトキャパシタ電圧コンバータ21の出力インピーダンスによる抵抗損失とみなすことができる。

Ｖ_ｂａｔが２・Ｖ_ＤＤよりも大きいが２・Ｖ_ＤＤ＋Ｉ_Ｌ／（２・ｆ・Ｃ）よりも小さい場合，上記フィードバック・ループは，上記第１のＰＭＯＳトランジスタ27および2:1スイッチトキャパシタ電圧コンバータ21と上記第２のＰＭＯＳトランジスタ28の両方を通して上記出力ノードに進む。上記2:1スイッチトキャパシタ電圧コンバータ21は上記出力ノード8にできるだけ多くの電流を伝達するが，その有限の出力インピーダンスによって制限される。すなわち，上記第２のＰＭＯＳ28を通して残余電流（the remaining current）が伝達されてＶ_ＤＤが一定値に保持される（ to keep Ｖ_ＤＤ constant）。上記第２のＰＭＯＳ28を通して伝達される電流量は，上記第１のＰＭＯＳ27の入力と上記第２のＰＭＯＳ28の入力の間の電圧差Ｖ_ｄｉｆを保つように上記電圧源26によって制御される。Ｖ_ｂａｔが２・Ｖ_ＤＤ＋Ｉ_Ｌ／（２・ｆ・Ｃ）よりも大きい状態からの遷移は，およそＶ_ｂａｔ＝２・Ｖ_ＤＤ＋Ｉ_Ｌ／（２・ｆ・Ｃ）となったときから次第に生じる。

Ｖ_ｂａｔが２・Ｖ_ＤＤに満たないとき，上記2:1スイッチトキャパシタ電圧コンバータ21は上記比較器24によってシャットダウンされる。これは上記比較器24の正端子上の電位がＶ_ｒｅｆ未満であるからである。この場合に上記2:1スイッチトキャパシタ電圧コンバータ21が有効に保たれるとすると，それはＶ_ｂａｔ上の余分負荷として作用し，Ｖ_ＤＤは許容できないほど降下することになろう。この場合には上記フィードバック・ループは第２のＰＭＯＳ28を通るだけとなり，したがって全電流が上記出力ノード８に伝達される。

上記比較器24の正入力上の電位Ｖ_ｂａｔ／２が上記比較器24の負入力上の電位Ｖ_ｒｅｆよりも大きいと上記比較器24の出力はハイ（high）となり，上記２フェーズ・スイッチ・コントローラ・ブロック29を通して上記2:1ＳＣ電圧コンバータ21は作動する。作動されると上記２フェーズ・スイッチ・コントローラ・ブロック29は，上記マスタークロック源５によって同期される４つのスイッチ30，31，32，33をそれぞれ制御して，上記４つのスイッチ30，31，32，33のそれぞれに非重複クロック信号（a non-overlapping clock signal）を提供する。

上記マスタークロック源５から第１のクロックパルスがあると，上記２フェーズ・スイッチ・コントローラ・ブロック29は上記制御信号φ_１を有効にし，これは第２のスイッチ31および第３のスイッチ32をそれぞれ開放し，かつ第１のスイッチ30および第４のスイッチ33をそれぞれ閉鎖（短絡）して，上記スイッチング・キャパシタ34の第１の端子が上記第１のＰＯＭＳトランジスタ27を通してＶ_ｂａｔに接続され，上記スイッチング・キャパシタ34の第２の端子が上記供給電圧ノード８を通して上記負荷抵抗36に接続される。上記スイッチング・キャパシタ34は，上記負荷デカップリング・キャパシタ35と直列のキャパシタンスを形成し，上記負荷抵抗36に電流Ｉ_Ｌが提供される。

上記マスタークロック源５から第２のクロックパルスがあると，上記２フェーズ・スイッチ・コントローラ・ブロック29は制御信号φ_２を有効にし，これは第１のスイッチ30および第４のスイッチ33をそれぞれ開放し，かつ第２のスイッチ31および第３のスイッチ32をそれぞれ閉鎖し，上記スイッチング・キャパシタ34の第１の端子が上記供給電圧ノード８を通して上記負荷抵抗36に接続され，かつ上記スイッチング・キャパシタ34の第２の端子がグランドに接続される。ここでは上記スイッチング・キャパシタ34は上記負荷デカップリング・キャパシタ34と並列のキャパシタンスを形成し，上記負荷抵抗36に電流Ｉ_Ｌが提供される。

上記制御信号φ_１およびφ_２のそれぞれを交代的に（alternating fashion）有効にすることによって，上記2:1ＳＣ電圧コンバータ21によって上記電位Ｖ_ＤＤが上記供給電圧ノード８にもたらされ，上記電流Ｉ_Ｌが上記負荷抵抗36にもたらされる。上記比較器24が上記2:1電圧コンバータ21を有効とする限り，上記電流Ｉ_Ｌを上記負荷抵抗36を通して上記2:1ＳＣ電圧コンバータ21の出力から流すことができる。上記電池２の電位Ｖ_ｂａｔが２・Ｖ_ｒｅｆ＋Ｉ_Ｌ／２ｆＣ未満に降下すればするほど，総電力消費に対して上記線形電圧レギュレータ20がより大きく寄与する。上記電池２の電位Ｖ_ｂａｔが２*Ｖ_ｒｅｆ未満に降下すると，上記2:1ＳＣ電圧コンバータは上記比較器24によって使用不可とされ，そこから何らかの負荷電流が引出されることが阻止される。これは，実際には，上記線形レギュレータ20に上記負荷抵抗36への使用可能な電力のすべてを供給させるものとなる。

図２における上記2:1スイッチトキャパシタ電圧コンバータ21は，入力電圧の2:1電圧変換，さらに上記コンバータ出力インピーダンスＶ_ＳＣ＝Ｉ_Ｌ／（２・ｆ・Ｃ）による電圧差，さらに上記第１のＰＭＯＳトランジスタ27からの電圧差を提供し，補聴器のデジタル処理装置コアの動作に必要な供給電圧Ｖ_ＤＤを生成する。この動作の原理が図３および図４に示されており，以下詳細に説明する。

図３は2:1スイッチトキャパシタにおける第１フェーズを示しており，2:1ＳＣ電圧コンバータ回路は電池Ｂ，第１のキャパシタＣ_ＳＣ，第２のキャパシタＣ_Ｌおよび独立電流源Ｉ_Ｌを備えている。上記電池Ｂは第１のキャパシタＣ_ＳＣに電荷を蓄積し，他方第２のキャパシタＣ_Ｌは独立電流源Ｉ_Ｌを通して放電される。

図４は，図３に示す2:1ＳＣ電圧コンバータ回路の上記2:1スイッチトキャパシタにおける第２フェーズを示すものである。上記電池Ｂは第１のキャパシタＣ_ＳＣから切断され，上記キャパシタＣ_ＳＣはグランドに接続される。第１のキャパシタＣ_ＳＣはここでは実際上第２のキャパシタＣ_Ｌと並列に接続され，その電荷を第２のキャパシタＣ_Ｌに伝達する。上記スイッチトキャパシタ2:1ＳＣ電圧コンバータの出力インピーダンスＺ_ＳＣは以下のように規定される。

したがって，上記2:1電圧コンバータ21が上記負荷抵抗36に必要な負荷電流Ｉ_Ｌを供給することができるようにするためには，次の供給電圧が必要である。

図５は，図２における供給電圧レギュレータ回路において電池電圧Ｖ_ｂａｔの関数として上記電池から引出される電流Ｉ_ｂａｔを示す図である。この図は３つの部分に分けられる。第１の部分は，図２に示す第２のＰＭＯＳ28を通して上記電池から引出される電流Ｉ_ｂａｔが，上記電池電圧Ｖ_ｂａｔが１ボルトを下回ると５００μＡの値を持つことを示している。これは，図２における上記線形電圧レギュレータ20が補聴器回路への唯一の電力供給元（the sole provider of power）となる結果である。

第２の部分は，上記電池電圧が１ボルトから約１．０８ボルトの間にあるときに，電圧の増加にしたがって電池電流Ｉ_ｂａｔが約２５０μＡに次第に降下し，より多くの電流が図２に示す第１のＰＭＯＳトランジスタ27および2:1スイッチトキャパシタ電圧コンバータ21を通して引出されることを示している。上記電池から引出される電流の降下の理由は，上記電池電圧が１ボルトを超えて上昇すると，図２の第１のＰＭＯＳトランジスタ27および2:1スイッチトキャパシタ電圧コンバータ21が次第により多くの利用可能電力をデジタル処理装置コアに提供するからである。

線形レギュレータを利用する従来技術の電力管理システムは，上記デジタル処理装置コアに電力を安定的に供給可能なものであったが，ほぼ５００μＡの高定電流でのみ可能であった。約１．０８ボルトの電池電圧およびこれを超える約１．６ボルトまでの電圧において，この発明の補聴器中の上記2:1ＳＣ電圧コンバータ21は上記デジタル処理装置コアに利用可能電力の１００％を提供し，わずか２５０μＡの全電池電流負荷において５００ｍＶの必要コア電圧Ｖ_ＤＤを供給することができる。これが図５の第３の部分によって示されており，上記負荷電流消費が２５０μＡにおいて少なくとも１．６ボルトまで安定していることを示している。上昇した電池電圧であっても，この比較的低い電池電流Ｉ_ｂａｔが電池寿命の長寿命化を保証し，これはこの発明の補聴器中の上記ＤＣ−ＤＣ電圧レギュレータ21の効率性のおかげである。

図６は，図１に示すＰバルクバイアス電圧レギュレータ10の詳細図を示している。上記Ｐバルクバイアス電圧レギュレータ10は，バルク基準回路60，オペアンプ64，Ｐ基準電圧源63，およびＰ電圧ポンプ65を備えている。上記バルク基準回路60は，基準負荷61および基準ＰＭＯＳトランジスタ62を含む。上記Ｐ電圧ポンプ65は第１のＰＭＯＳトランジスタＱ_１，第２のＰＭＯＳトランジスタＱ_３，第１のＮＭＯＳトランジスタＱ_２，第２のＮＭＯＳトランジスタＱ_４，バルク・キャパシタ68，およびホールド・キャパシタ69を含む。図６にはさらに，供給電圧レギュレータ７，ならびに上記ＰＭＯＳトランジスタ13およびＮＭＯＳトランジスタ14を含むデジタル処理装置コア12が示されている。上記Ｐバルクバイアス電圧レギュレータ10は，上記デジタル処理装置コア12中のすべてのＰＭＯＳトランジスタ（複数）へのバック・バイアス電圧（the back bias voltage）Ｖ_{ＢｕｌｋＰ}を調整（レギュレート）して，上記デジタル処理装置コア12の上記ＰＭＯＳトランジスタ（複数）における十分な利得レベルを維持しつつ上記ＰＭＯＳトランジスタ（複数）からの拡散および電流リーク（spread and current leak）を低減することを目的にする。

上記バルク基準回路60中の基準ＰＭＯＳトランジスタ62は，上記基準負荷61に負荷電流を提供する電流発生器（current generator）として作動する。差動増幅器ステージ（a differential amplifier stage）として構成されるオペアンプ64は，上記参照負荷61の両端の電位と上記Ｐ基準電圧源63の電位Ｖ_ｒｅｆＰを連続的に比較し，上記Ｐ電圧ポンプ65の入力に電位Ｖ_ｉＰを生成する。上記Ｐ電圧ポンプ65からの出力電位Ｖ_{ｂｕｌｋＰ}が上記基準ＰＭＯＳトランジスタ62のウェル（well）端子にフィードバックされる。上記マスタークロック源５は上記Ｐ電圧ポンプ65を駆動し，これによってＰ電圧ポンプ65は上記供給電位Ｖ_ＤＤのレベルを超えるまたは供給電位Ｖ_ＤＤのレベル未満の電位Ｖ_{ＢｕｌｋＰ}を供給することができる。上記電位Ｖ_{ＢｕｌｋＰ}は入力電位Ｖ_ｉＰによって調整される。

上記基準負荷61の両端の電位がＶ_ｒｅｆＰ未満になると上記オペアンプ64の出力の電位Ｖ_ｉＰも降下し，上記Ｐ電圧ポンプ65の出力に低バルクバイアス電位（a lower bulk bias voltage potential）Ｖ_{ＢｕｉｌＰ}が生成される。上記低バルクバイアス電位は上記基準ＰＭＯＳトランジスタ62の利得およびＶ_ｔの増加を生じさせ，これによって上記基準負荷61の両端の電位が上昇する。

上記基準負荷抵抗61の両端の電位がＶ_ｒｅｆＰを超えて上昇すると，上記オペアンプ64の出力の電位Ｖ_ｉＰも上昇し，上記Ｐ電圧ポンプ65の出力に高バルクバイアス電位（a higher bulk bias voltage potential）Ｖ_{ＢｕｌｋＰ}が生成される。上記高バルクバイアス電位は，上記基準ＰＭＯＳトランジスタ62の利得およびＶ_ｔの減少を生じさせ，これによって上記基準負荷抵抗61の両端の電位が降下する。このようにして，上記Ｐバルクバイアス電圧レギュレータ10は，狭リミット内（within a narrow limit）に入るように上記バルクバイアス電位Ｖ_{ＢｕｌｋＰ}を自動的に調整し（レギュレートし），これによって良好に定義された（well-defined）利得値，良好に定義されたＶ_ｔ，低タイミング拡散（a lower spread in timing）および限定的ＰＭＯＳ電流リーク（a limited PMOS current leak）を持つＰＭＯＳ電流源となる。より高いまたはより低いバルクバイアス電位が必要な場合には上記基準負荷61を容易に調整することができる。

上記電圧ポンプ65は，上記デジタル処理装置コア12および上記バルク基準回路60に高（上昇）バルクバイアス電位（the elevated bulk bias voltage potential）Ｖ_{ｂｕｌｋＰ}を生成することを目的とする。上記マスタークロック発生器５からのクロック信号の第１のフェーズの期間中，上記第１および第２のＰＭＯＳトランジスタＱ_１およびＱ_３は開放され，上記第１および第２のＮＭＯＳトランジスタＱ_２およびＱ_４は閉鎖される。これは，上記オペアンプ64の出力からの電位Ｖ_ｉＰが上記バルク・キャパシタ68にかかり（on），上記バルクバイアス電圧Ｖ_{ｂｕｌｋＰ}が上記ホールド・キャパシタ69にかかることを意味する。上記マスタークロック発生器５からのクロック信号の第２のフェーズの期間中，上記第１および第２のＰＭＯＳトランジスタＱ_１およびＱ_３は閉鎖され，第１および第２のＮＭＯＳトランジスタＱ_２およびＱ_４は開放される。これは，上記電位Ｖ_{ｂｕｌｋＰ}が上記バルク・キャパシタ68と上記ホールド・キャパシタ69の両方にかかることを意味している。倍電圧（a voltage doubler）として構成されることによって，上記電圧ポンプ65は上記電位Ｖ_{ｂｕｌｋＰ}として２*Ｖ_ｉＰの電圧を有効に出力する。

図７は図１に示すＮバルクバイアス電圧レギュレータ11の詳細図を示している。上記Ｎバルクバイアス電圧レギュレータ11は，バルク基準回路70，オペアンプ74，Ｎ基準電圧源73，およびＮ電圧ポンプ75を備えている。上記バルク基準回路70は基準負荷71および基準ＮＭＯＳトランジスタ72を備えている。上記Ｎ電圧ポンプ75は第１のＰＭＯＳトランジスタＱ_１，第２のＰＭＯＳトランジスタＱ_３，第１のＮＭＯＳトランジスタＱ_２，第２のＮＭＯＳトランジスタＱ_４，バルク・キャパシタ78およびホールド・キャパシタ79を備えている。さらに図７には，供給電圧レギュレータ７，ならびにＰＭＯＳトランジスタ13およびＮＭＯＳトランジスタ14を含むデジタル処理装置コア12が示されている。上記Ｎバルクバイアス電圧レギュレータ11は，上記デジタル処理装置コア12中のすべてのＮＭＯＳトランジスタ（複数）へのバック・バイアス電圧Ｖ_{ＢｕｌｋＮ}を調整して，上記デジタル処理装置コア12の上記ＮＭＯＳトランジスタ（複数）の十分な利得レベルを維持しつつ，上記ＮＭＯＳトランジスタからの拡散および電流リークを低減することを目的とする。上記バック・バイアス電圧Ｖ_{ＢｕｌｋＮ}はＶ_ＳＳよりも小さくなれければならない，すなわち負でなければならないので，上記バルク基準回路70の構成は図６に示す上記バルク基準回路60とやや異なっている。

上記バルク基準回路70中の上記基準ＮＭＯＳトランジスタ72は，上記基準負荷71に負荷電流を供給する電流発生器として作動する。作動増幅ステージとして構成されるオペアンプ74は，上記基準負荷71の両端の電位とＮ基準電圧源73の電位Ｖ_ｒｅｆＮを連続的に比較し，上記Ｎ電圧ポンプ75の入力に電位Ｖ_ｉＮを生成する。上記Ｎ電圧ポンプ75からの出力電位Ｖ_{ｂｕｌｋＮ}が上記基準ＮＭＯＳトランジスタ72のウェル（well）端子にフィードバックされる。上記マスタークロック源５は上記Ｐ電圧ポンプ65を駆動し，これによってグランド電位Ｖ_ＳＳのレベルを超えるまたはグランド電位Ｖ_ＳＳのレベル未満の電位Ｖ_{ＢｕｌｋＮ}の生成が可能になる。上記電位Ｖ_{ＢｕｌｋＮ}は入力電位Ｖ_ｉＮによって調整される。

上記基準負荷抵抗71の両端の電位がＶ_ｒｅｆＮを超えると上記オペアンプ74の出力の電位Ｖ_ｉＮも上昇し，上記Ｎ電圧ポンプ75の出力に高バルクバイアス電位Ｖ_{ＢｕｌｋＮ}が生成される。上記高バルクバイアス電位は上記基準ＮＭＯＳトランジスタ72の利得およびＶ_ｔの低下を生じさせ，これによって上記基準負荷抵抗71の両端の電位が降下する。

上記基準負荷71の両端の電位がＶ_ｒｅｆＮ未満に降下すると，上記オペアンプ74の出力の偏差電位（error voltage potential）Ｖ_ｉＮも降下し，上記Ｎ電圧ポンプ75の出力に低バルクバイアス電位Ｖ_{ＢｕｌｋＮ}が生成される。上記低バルクバイアス電位は，上記基準ＮＭＯＳトランジスタ72からの利得およびＶ_ｔの増加を生じさせ，これによって上記基準負荷抵抗71の両端の電位が上昇する。このようにして，上記Ｎバルクバイアス電圧レギュレータ11は，狭リミット内に入るように上記バルクバイアス電位Ｖ_{ＢｕｌｋＮ}を自動的に調整し，これによって良好に定義された利得値，良好に定義されたＶ_ｔ，低タイミング拡散および限定的ＮＭＯＳ電流リークを持つＮＭＯＳ電流源となる。より高いまたはより低いバルクバイアス電位が必要な場合には，上記基準負荷71を，図６におけるＰバルク基準回路60における基準負荷抵抗61と同様に，調整することができる。

上記電圧ポンプ75は，上記デジタル処理装置コア12および上記バルク基準回路70のために低バルクバイアス電位（the lowered bulk bias voltage potential）Ｖ_{ｂｕｌｋＮ}を生成することを目的とする。上記マスタークロック発生器５からのクロック信号の第１のフェーズの期間中，第１および第２のＰＭＯＳトランジスタＱ_１およびＱ_３は開放され，かつ上記第１および第２のＮＭＯＳトランジスタＱ_２およびＱ_４は閉鎖される。これは，上記オペアンプ74の出力からの電位Ｖ_ｉＮが上記バルク・キャパシタ78にかかり，かつ上記バルクバイアス電圧Ｖ_{ｂｕｌｋＮ}が上記ホールド・キャパシタ79にかかることを意味する。上記マスタークロック発生器５からのクロック信号の第２のフェーズの期間中，第１および第２のＰＭＯＳトランジスタＱ_１およびＱ_３は閉鎖され，かつ第１および第２のＮＭＯＳトランジスタＱ_２およびＱ_４は開放される。これは，電位Ｖ_ｂａｔ−Ｖ_ｉＮ＝Ｖ_{ｂｕｌｋＮ}が上記バルク・キャパシタ78と上記ホールド・キャパシタ79の両方にかかることを意味する。図６における電圧ポンプ65において用いられる電圧の倍化（voltage doubling）と同じ原理が使用されて，上記入力電圧Ｖ_ｉＮは上記電圧ポンプ75によって有効に倍にされかつ反転される（effectively doubled and negated）。

図８はこの発明による電圧管理システムを有する補聴器80の機能を示すブロック図である。上記補聴器80は電池２，マイクロフォン81，電力供給コントローラ82，線形電圧レギュレータ20，スイッチトキャパシタ2:1ＳＣ電圧コンバータ21，Ｐ（ポジティブ）バルクバイアス電圧供給部（the positive bulk bias voltage supply）10，Ｎ（ネガティブ）バルクバイアス電圧供給部11，デジタル信号処理装置83を含むデジタル処理装置コア12，出力コンバータ84，および音響出力トランスデューサ85を備えている。

上記電池２は上記線形電圧レギュレータ20および出力コンバータ84に電気エネルギーを供給する。上記電力供給コントローラ82は上記線形電圧レギュレータ20および上記2:1ＳＣ電圧コンバータ21をそれぞれ制御する。上記電力供給コントローラ82は上記電池電圧が十分であるときに上記2:1ＳＣ電圧コンバータ21が電力を上記デジタル処理コア12に提供することを可能にする。所定の電池電圧の範囲では，上記線形電圧レギュレータ20と上記2:1ＳＣ電圧コンバータ21の両方が上記処理コア12に電力を供給する。上記電池電圧が低すぎるようになると（becomes too low），上記電力供給コントローラ82は上記2:1ＳＣ電圧コンバータ21を無効とし，上記2:1ＳＣコンバータ21によって上記電池２が弱められることが防止される。上記線形電圧レギュレータ20および上記2:1ＳＣ電圧コンバータ21のそれぞれからの供給電圧は，上記Ｐバルクバイアス電圧供給部10および上記Ｎバルクバイアス電圧供給部11のための必要な基準電圧も提供する。

上記Ｐバルクバイアス電圧供給部10は，上記ＰＭＯＳトランジスタ（複数）に必要なバルクバイアス電圧を提供し，かつ上記Ｎバルクバイアス電圧供給部11は上記ＮＭＯＳトランジスタ（複数）に必要なバルクバイアス電圧を提供し，上記デジタル処理コア12からの電流リークを少なく維持し，タイミング制約を保つために（to keep timing constraints）上記ＭＯＳトランジスタ（複数）の利得を十分に高く維持する。

上記デジタル信号処理装置83はデジタル処理コア12の統合部を形成し，上述したように，上記補聴器が聴覚障害を補償することを可能にするために，上記マイクロフォンからの信号の処理を提供する。上記デジタル信号処理装置83からの出力信号は上記出力コンバータ84によって増幅されかつ音響再生のために上記音響出力トランスデューサ85によって音響信号に変換される。上記デジタル信号処理装置83の一部を構成しないデジタル処理コア12の部分は，たとえばスタートアップ時のブートストラップ動作，プログラム記憶，外部プログラミング装置（図示略）との通信，および音信号の直接処理に関連しない他のタスクを担う。

長期にわたって１．２ボルトの平均電圧を持つ電池によって給電され，線形電圧レギュレータを有し，０．７ボルトのデジタル処理コア電圧で動作する補聴器のための典型的な従来技術の電力供給では，全電力の約６０％が上記デジタル処理コアによって消費され，他方全電力の残りの４０％が上記線形電圧レギュレータによって消費される。

この発明の電力管理回路の好ましい実施例では，０．５ボルトの電圧においてデジタル処理コアが給電され，従来技術の電力供給の全電力消費と比較して上記線形電圧レギュレータだけによって給電されるときに約７０％に全電力消費を低減することができ，かつ上記スイッチトキャパシタ2:1電圧コンバータによって給電されるときには約３５％から３７％に低減することができる。この対比において，０．５ボルトにおいて作動するときに上記デジタルコアは上記補聴器中の全電力のわずか３０％しか消費せず，上記電池電圧が１．０８ボルト未満となるときだけ上記線形レギュレータが次第に引継ぐので，有用電池寿命のほとんど全体にわたって低消費電力が達成される。

Claims

電池および超小型電子回路を有する補聴器であって，上記回路はＰＭＯＳトランジスタ（複数）およびＮＭＯＳトランジスタ（複数）を含むデジタル処理コア，上記電池によって駆動されかつ上記デジタル処理コアのための供給電圧を提供する電源装置，Ｐバルクバイアス電圧発生器，およびＮバルクバイアス電圧発生器を含み，上記電源装置が，上記供給電圧を制御するコントローラ，第１の線形電圧レギュレータを有する第１の出力分岐，2:1スイッチトキャパシタ電圧コンバータと直列の第２の線形電圧レギュレータを有する第２の出力分岐，上記デジタル処理コアの上記ＰＭＯＳトランジスタ（複数）のＰバルクにバイアス電圧を提供する上記Ｐバルクバイアス電圧発生器，および上記デジタル処理コアの上記ＮＭＯＳトランジスタ（複数）のＮバルクにバイアス電圧を提供する上記Ｎバルクバイアス電圧発生器を有しており，上記トランジスタ（複数）のパラメータの最適化に適するものであり，上記コントローラが上記電池電圧を第１および第２の所定リミットと比較するように構成され，かつ上記電源装置に，上記電池電圧が第１の所定リミット未満であるときに上記第１の出力分岐によって上記供給電圧を提供させ，上記電池電圧が第１の所定リミットを超えかつ第２の所定リミット未満であるとき上記第１の出力分岐と上記第２の出力分岐を併用することによって上記供給電圧を提供させ，上記電池電圧が上記第２の所定リミットを超えているときに上記２の出力分岐によって上記供給電圧を提供させるものである，補聴器。
上記Ｐバルクバイアス電圧発生器が，上記デジタル処理コアの上記ＰＭＯＳトランジスタ（複数）のための上記供給電圧よりも高い出力バイアス電位の供給を可能にする第１の電圧ポンプを備えていることを特徴とする，請求項１に記載の補聴器。
上記Ｎバルクバイアス電圧発生器が，上記デジタル処理コアの上記ＮＭＯＳトランジスタ（複数）のためのゼロ基準電位よりも低い出力バイアス電位の供給を可能にする第２の電圧ポンプを備えていることを特徴とする，請求項１に記載の補聴器。
上記デジタル処理コアの上記ＰＭＯＳトランジスタ（複数）および上記ＮＭＯＳトランジスタ（複数）が０．５ボルトの公称供給電圧において動作するように構成されていることを特徴とする，請求項１に記載の補聴器。
上記超小型電子回路が，上記2:1ＳＣ電圧コンバータ，上記第１の電圧ポンプおよび上記第２の電圧ポンプをそれぞれ駆動するクロック信号を提供するように構成されたマスタークロック発生器を備えていることを特徴とする，請求項１に記載の補聴器。
デジタル補聴器回路に供給電圧を提供する方法であって，電池を用意し，第１の調整電圧を生成し，第２の調整電圧を生成し，上記第２の調整電圧の半電圧を生成し，第１のバルクバイアス電圧を生成し，第２のバルクバイアス電圧を生成し，上記補聴器回路の第１のバルク端子に上記第１のバルクバイアス電圧を与え，上記補聴器回路の第２のバルク端子に上記第２のバルクバイアス電圧を与え，かつ上記デジタル補聴器回路のための供給電圧を導出するステップを含み，上記供給電圧が第１の調整電圧および上記第２の調整電圧の半電圧の少なくとも一つから導出され，上記供給電圧を導出するステップが上記電池の電圧を決定するステップを包含する，方法。
上記供給電圧を導出するステップが，上記電池電圧が第１の所定リミット未満である場合に上記第１の調整電圧を用いることを含む，請求項６に記載の方法。
上記供給電圧を導出するステップが，上記電池電圧が上記第１の所定リミットを超えかつ第２の所定リミット未満である場合に上記第１の調整電圧および上記第２の調整電圧の半電圧の組合せを用いることを含む，請求項６に記載の方法。
上記供給電圧を導出するステップが，上記電池電圧が上記第２の所定リミットを超える場合に上記第２の調整電圧の半電圧を用いることを含む，請求項６に記載の方法。
上記第２の調整電圧の半電圧が，上記第２の調整電圧の2:1スイッチトキャパシタ電圧変換から導出される，請求項６に記載の方法。
上記電圧変換が上記補聴器内のマスタークロック発生器によって制御される，請求項１０に記載の方法。
上記第１のバルクバイアス電圧は上記電池電圧を超えた調整が可能である，請求項６に記載の方法。
上記第２のバルクバイアス電圧は上記電池電圧を超えた調整が可能である，請求項６に記載の方法。