KR101473602B1

KR101473602B1 - 전하 펌프 회로

Info

Publication number: KR101473602B1
Application number: KR1020137019448A
Authority: KR
Inventors: 존 폴 레소; 존 로렌스 펜녹; 피터 존 프리스
Original assignee: 울프손 마이크로일렉트로닉스 피엘씨
Priority date: 2010-12-23
Filing date: 2011-12-23
Publication date: 2014-12-16
Also published as: US11652406B2; EP3343743B1; KR20130105896A; WO2012085599A1; US9735672B2; US11146171B2; US20170288534A1; US20220029533A1; US10312802B2; CN103460578B; US20220029532A1; GB2486698B; EP2469694B1; US11722057B2; CN103460578A; EP3343743A1; GB201021801D0; GB2486698A; US20120170770A1; US9136755B2

Abstract

입력 전압으로의 접속을 위한 입력 노드(VV)와 기준 노드(VG), 제1 출력 노드쌍(VP, VN), 2쌍의 플라잉 커패시터 노드(CF1A, CF1B; CF2A, CF2B)를 선택적으로 접속하기 위한 스위칭 경로망(110), 및 스위칭 경로망의 스위칭을 제어하기 위한 제어기를 갖는 쌍극성 출력 전하 펌프 회로(100)가 제공된다. 제어기는 2개의 플라잉 커패시터(CF1, CF2)가 2쌍의 플라잉 커패시터 노드들에 접속되어 사용될 때, 2개의 플라잉 커패시터가 플라잉 커패시터 노드들에 접속되어 사용될 때 제1 모드 및 제2 모드를 제공하게끔 스위칭 경로망을 제어하도록 동작할 수 있고, 여기서 적어도 상기 제1 모드는 +/-3VV, +/-VV/5 또는 +/-VV/6의 쌍극성 출력 전압에 대응한다.

Description

전하 펌프 회로{CHARGE PUMP CIRCUIT}

본 발명의 양태는 쌍극성 출력 전압 전하 펌프 회로(bipolar output voltage charge pump circuit), 즉, 한 쌍의 상반되는 극성의 출력 전압을 제공하는 단일 전하 펌프 회로에 관한 것이다.

쌍극성, 즉, 2중 레일의, 출력 전압 전하 펌프 회로는 일종의 DC-DC 변환기로서, 변환기가 단극성, 즉, 단일 레일의, 입력 전압원으로부터, 단극성 입력 전압과는 값이 상이할 수 있는 쌍극성 출력 전압을 제공할 수 있도록, 각기 에너지를 전달 및 저장하는 장치로서 전달 및 저장 커패시터들을 이용하는 DC-DC 변환기이다.

사용시, 쌍극성 출력 전압 전하 펌프 회로는, 통상 "비축 커패시터(reservoir capacitor)"라고 알려진 출력 저장 커패시터와, 통상 "플라잉 커패시터(flying capacitor)"라고 알려진 하나 이상의 에너지 전달 커패시터를 포함할 수 있다. "비축 커패시터"의 단자 또는 커넥터는 각각의 출력 전압 단자나 노드에 영구적으로 접속된다. 대조적으로, "플라잉 커패시터"의 단자 또는 커넥터는, 제어된 시퀀스로, 입력 또는 출력 전압 단자나 노드로 또는 다른 플라잉 커패시터 단자나 노드로 스위칭될 수 있다.

예를 들어, 본 출원인의 동시-계류중인 UK 특허출원 GB 2444985호에 개시된 공지된 쌍극성 출력 전압 전하 펌프 회로는, 각각이 전하 펌프 회로의 단극성 입력 전압의 절반 크기와 같은 정극성 및 부극성의 쌍극성 출력 전압(+/-VDD/2)을 제공할 수 있다.

또한, 적절한 제어에 의해, 상기 동시-계류중인 UK 특허출원은, 각각이 전하 펌프 회로의 단극성 입력 전압의 크기와 같은 정극성 및 부극성의 쌍극성 출력 전압(+/-VDD)도 역시 제공할 수 있다.

이러한 공지된 쌍극성 출력 전압 전하 펌프 회로는, 2개의 비축 커패시터의 단자들, 즉 2개의 출력 전압 단자들, 및 플라잉 커패시터의 단자들의 접속을 제어하기 위해, 배열, 즉, 스위치망, 즉, 스위치 매트릭스를 이용한다. 플라잉 커패시터 단자는 쌍극성 출력 전압 +/-VDD/2 또는 +/-VDD를 얻기 위하여 이들 스위치들에 의해: 입력 전압 단자, 즉, 단극성 입력 전압; 출력 전압 단자, 즉, 쌍극성 출력 전압; 기준 단자, 예를 들어, 접지 전위; 및 서로간에 접속될 수 있다.

도 1은 전하 펌프(12)를 이용하는 공지된 오디오 출력 체인(10)을 개략적으로 도시하고 있다. 오디오 출력 체인(10)은 입력 오디오 신호 데이터(14)를 수신하여, 오디오 신호 데이터를 처리(미도시) 및 증폭기(16)에 의해 증폭한 후에, 오디오 신호(18)를 출력한다. 오디오 신호(18)는, 아마도 모노 또는 스테레오 잭과 같은 커넥터(미도시)를 통해, 헤드폰, 스피커 또는 라인 부하와 같은 부하(20)에 출력될 수 있다.

도 1로부터 알 수 있는 바와 같이, 전하 펌프 회로(12)는 입력 공급 전압(VV)과 기준 전압(VG), 예컨대 접지, 즉 0V를 수신하고, 클록 신호(CK)에 의해 클록킹된다. 전하 펌프 회로는 또한 플라잉 커패시터(22)를 가진다. 전하 펌프(12)의 출력 전압 VP, VN은 +/-α.VV일 수 있고, 여기서 α는 1 또는 0.5일 수 있다. 이런 방식으로, 증폭기(16)로부터 출력된 출력 신호 데이터(18)는 기준 VG, 이 경우에는 접지 근방에서 밸런싱될 수 있다.

도 1에 도시된 전하 펌프 회로(12)와 같은 전하 펌프 회로는, 배터리 방전 시간을 연장시키기 위해 전력 소비를 감소시키는 것이 늘 중요하게 되는 휴대형 전자 장치에서 널리 이용된다. 예를 들어 16 옴 헤드폰을 구동하는 오디오 체인의 경우, 정숙한 환경에서의 전형적인 청취 레벨은 겨우 100μW(16 옴 헤드폰의 경우 40 mV rms 또는 2.5 mA rms)만을 요구할 수 있다. 그러나, 이 전류가 +/-1.5V 공급원으로부터 공급된다면(더 시끄러운 환경에서 가청도를 위해 50 mW 피크를 구동할 것이 요구된다면), 1.5V 공급원으로부터 나오는 2.5 mA rms는 3.3 mW를 소비한다, 즉, 효율 100μW/3.3mW=3.3%이다. 전술된 공지된 전하 펌프를 이용하여 공급 전압(VP, VN)이 절반으로 될 수 있더라도, 효율은 여전히 좋지 않고, 전력 공급을 줄이는 것은 또한, 증폭기(16)의 출력 트랜지스터를 적절히 구동하기 위해 (도시되지 않은) 전치-구동기(pre-driver)로부터 충분한 전압 스윙을 얻는 것을 현실적으로 어렵게 한다.

또한, 특히 낮은 신호 레벨에서, 전하 펌프의 스위칭 소자들을 스위칭하는데 요구되는 전력은 효율을 열화시킬 정도로 클 수 있다.

또한, 예를 들어 압전 트랜스듀서, 촉각 트랜스듀서 또는 백라이트와 같은 트랜스듀서들을 구동하기 위하여, VV보다 큰 쌍극성 출력 전압이 요구될 수도 있다. 몇몇 사용 사례에서는 이러한 부하를 구동하기 위해 동일한 출력 체인이 요구될 수도 있고, 결과적으로 VV보다 큰 쌍극성 출력단 공급 전압을 갖는 동작 모드에 대한 요구로 이어진다.

상이한 공급 전압들을 이용할 수 있는 다양한 애플리케이션들에서, 특히 집적 회로로 구현된 특정 전하 펌프 회로를 동작시킬 수 있는 것이 바람직하다. 상이한 입력 공급 전압들에서 유사한 성능을 유지하기 위해서는, 다양한 스텝-다운 및 스텝-업 비율을 이용할 수 있는 것이 바람직하다.

다양한 출력 전압을 생성하는 전하 펌프는 복수의 플라잉 커패시터를 가질 수 있다. 이들 플라잉 커패시터는 일반적으로 온칩으로 수용되기에는 너무 커서, 패키지 상에서 전용 핀들뿐만 아니라 PCB 상에서의 점유 면적을 요구한다. 비용과 패키지 크기와 보드 면적을 줄이기 위해 플라잉 커패시터의 개수를 최소화하는 것이 바람직하다.

따라서, 낮은 비용과 작은 물리적 크기를 제공하면서, 광범위한 출력 신호 레벨과 입력 공급에 걸쳐 전력 소비를 줄이거나 최소화하기 위해 광범위한 출력단 쌍극성 공급 전압을 공급할 수 있는 적절한 전하 펌프와 오디오 출력 체인을 제공하는 것이 바람직하다.

본 발명의 양태에 따르면, 쌍극성 출력 전압을 출력하도록 동작가능한 전하 펌프 회로가 제공되며, 이 전하 펌프 회로는: 입력 전압으로의 접속을 위한 입력 노드와 기준 노드; 쌍극성 출력 전압을 출력하도록 배열된 출력 노드 쌍; 2쌍의 플라잉 커패시터 노드; 상기 노드들을 상호접속하기 위한 스위칭 경로망; 및 2개의 플라잉 커패시터가 플라잉 커패시터 노드들에 접속되어 사용될 때 제1 모드와 제2 모드를 선택적으로 제공하게끔 스위칭 경로망을 제어하도록 동작가능한 제어기를 포함하고, 여기서, 적어도 제1 모드는 +/-3VV, +/-VV/4, +/-VV/5 또는 +/-VV/6의 쌍극성 출력 전압에 대응하고, VV는 입력 전압이다.

적어도 제1 모드는 +/-VV/5 또는 +/-VV/6의 쌍극성 출력 전압에 대응할 수 있다.

제2 모드는 +/-3VV, +/-2VV, +/-VV, +/-VV/2, +/-VV/3, +/-VV/4, +/-VV/5 또는 +/-VV/6로 구성된 그룹으로부터의 쌍극성 출력 전압에 대응할 수 있다.

제2 모드는 +/-VV, +/-VV/2, +/-VV/3, +/-VV/4, +/-VV/5 또는 +/-VV/6의 쌍극성 출력 전압에 대응할 수 있다.

본 발명의 또 다른 양태에 따르면, 쌍극성 출력 전압을 출력하도록 동작가능한 전하 펌프 회로가 제공되고, 이 전하 펌프 회로는: 입력 전압으로의 접속을 위한 입력 노드와 기준 노드; 쌍극성 출력 전압을 출력하도록 배열된 제1 출력 노드 및 제2 출력 노드; 2쌍의 플라잉 커패시터 노드; 상기 노드들을 상호접속하기 위한 스위칭 경로망; 및 제1 플라잉 커패시터 및 제2 플라잉 커패시터가 플라잉 커패시터 노드들에 접속되고, 제1 비축 커패시터가 제1 출력 노드와 기준 노드 사이에 접속되고, 제2 비축 커패시터가 기준 노드와 제2 출력 노드 사이에 접속되어 사용될 때 +/-VV/4의 쌍극성 출력 전압을 제공하게끔 스위칭 경로망을 제어하도록 동작가능한 제어기를 포함하고, 상기 제어기는, 제1 스위칭 상태에서는, 제2 플라잉 커패시터와 제1 비축 커패시터가 직렬로 접속되고 직렬 접속된 제2 플라잉 커패시터와 제1 비축 커패시터가 제1 플라잉 커패시터와 병렬로 접속되며 제1 플라잉 커패시터의 한 노드는 접지에 접속되고, 제2 스위칭 상태에서는, 제2 플라잉 커패시터가 비축 커패시터들 중 하나와 병렬로 접속되게끔, 스위칭 경로망을 제어하도록 동작가능하다.

본 발명의 또 다른 양태에 따르면, 쌍극성 출력 전압을 출력하도록 동작가능한 전하 펌프 회로가 제공되며, 이 전하 펌프 회로는: 입력 전압으로의 접속을 위한 입력 노드와 기준 노드; 쌍극성 출력 전압을 출력하도록 배열된 제1 출력 노드와 제2 출력 노드; 2쌍의 플라잉 커패시터 노드; 상기 노드들을 상호접속하기 위한 스위칭 경로망; 및 2개의 플라잉 커패시터가 플라잉 커패시터 노드들에 접속되어 사용될 때 +/-VV/6의 쌍극성 출력 전압을 선택적으로 제공하게끔 스위칭 경로망을 제어하도록 동작가능한 제어기를 포함하고, 여기서, VV는 입력 공급 전압이다.

제1 플라잉 커패시터 및 제2 플라잉 커패시터가 플라잉 커패시터 노드들에 접속되고, 제1 비축 커패시터가 제1 출력 노드와 기준 노드 사이에 접속되고, 제2 비축 커패시터가 기준 노드와 제2 출력 노드 사이에 접속되어 사용될 때, 제어기는, 제1 스위칭 상태에서는, 제2 플라잉 커패시터와 제1 비축 커패시터가 직렬로 접속되고 직렬 접속된 제2 플라잉 커패시터와 제1 비축 커패시터가 제1 플라잉 커패시터와 병렬 접속되며, 제1 플라잉 커패시터의 한 노드가 접지에 접속되게끔 스위칭 경로망을 제어하도록 동작할 수 있다.

제1 플라잉 커패시터 상의 정상 상태 전압(steady state voltage)은 VV/2일 수 있고 제2 플라잉 커패시터 상의 정상 상태 전압은 VV/3일 수 있다.

본 발명의 또 다른 양태에 따르면, 쌍극성 출력 전압을 출력하도록 동작가능한 전하 펌프 회로가 제공되며, 이 전하 펌프 회로는: 입력 전압으로의 접속을 위한 입력 노드와 기준 노드; 쌍극성 출력 전압을 출력하도록 배열된 제1 출력 노드와 제2 출력 노드(VN); 2쌍의 플라잉 커패시터 노드; 상기 노드들을 상호접속하기 위한 스위칭 경로망; 및 2개의 플라잉 커패시터가 플라잉 커패시터 노드들에 접속되어 사용될 때 +/-VV/5의 쌍극성 출력 전압을 선택적으로 제공하게끔 스위칭 경로망을 제어하도록 동작가능한 제어기를 포함하고, 여기서, VV는 입력 공급 전압이다.

제1 플라잉 커패시터 및 제2 플라잉 커패시터가 플라잉 커패시터 노드들에 접속되고, 제1 비축 커패시터가 제1 출력 노드와 기준 노드 사이에 접속되고, 제2 비축 커패시터가 기준 노드와 제2 출력 노드 사이에 접속되어 사용될 때, 제어기는, 제1 스위칭 상태에서는, 제2 플라잉 커패시터, 제1 비축 커패시터, 및 제2 비축 커패시터가 직렬로 접속되고 직렬 접속된 제2 플라잉 커패시터, 제1 비축 커패시터 및 제2 비축 커패시터가 제1 플라잉 커패시터와 병렬 접속되게끔, 스위칭 경로망을 제어하도록 동작가능할 수 있다.

제1 플라잉 커패시터의 정상 상태 전압은 3VV/5일 수 있고 제2 플라잉 커패시터의 정상 상태 전압은 VV/5일 수 있다.

본 발명의 또 다른 양태에 따르면, 쌍극성 출력 전압을 출력하도록 동작가능한 전하 펌프 회로가 제공되며, 이 전하 펌프 회로는: 입력 전압으로의 접속을 위한 입력 노드와 기준 노드; 쌍극성 출력 전압을 출력하도록 배열된 제1 출력 노드와 제2 출력 노드; 2쌍의 플라잉 커패시터 노드; 상기 노드들을 상호접속하기 위한 스위칭 경로망; 및 2개의 플라잉 커패시터가 플라잉 커패시터 노드들에 접속되어 사용될 때 +/-3*VV의 쌍극성 출력 전압을 선택적으로 제공하게끔 스위칭 경로망을 제어하도록 동작가능한 제어기를 포함하고, 여기서, VV는 입력 공급 전압이다.

제1 및 제2 플라잉 커패시터 노드에 접속된 제1 플라잉 커패시터 및 제3 및 제4 플라잉 커패시터 노드에 접속된 제2 플라잉 커패시터, 제1 출력 노드와 기준 노드 사이에 접속된 제1 비축 커패시터, 및 기준 노드와 제2 출력 노드 사이에 접속된 제2 비축 커패시터와 함께 사용될 때, 제어기는, 제1 스위칭 상태에서는, 제1 플라잉 커패시터 노드(CF1A)는 입력 노드(VV)에 접속되고 제2 플라잉 커패시터 노드(CF1B)는 기준 노드(VG)에 접속되며, 제2 상태에서는, 제2 플라잉 커패시터 노드는 입력 노드에 접속되고, 제1 플라잉 커패시터 노드는 제3 플라잉 커패시터 노드에 접속되고, 제4 플라잉 커패시터 노드는 기준 노드에 접속되게끔 스위칭 경로망을 제어하도록 동작할 수 있다.

제어기는 또한, +/-3VV, +/-2VV, +/-VV, +/-VV/2, +/-VV/3, +/-VV/4, +/-VV/5 또는 +/-VV/6로 구성된 그룹 중 하나에 대응하는 제2 출력 전압을 선택적으로 제공하게끔 스위칭 경로망을 제어하도록 동작할 수 있다.

적어도 제1 출력 전압이 임계치 레벨과 비교되거나, 2개의 출력 노드들 사이의 차이 전압이 임계치 레벨과 비교된다. 임계치는 입력 전압 VV와는 무관할 수 있다.

제1 비축 커패시터가 제1 출력 노드와 기준 노드 사이에 접속되고, 제2 비축 커패시터가 기준 노드와 제2 출력 노드 사이에 접속되어 사용될 때, 제어기는, 제1 출력이 제1 임계치보다 크기가 작을 때에는 제1 비축 커패시터가 충전되고, 제2 출력이 제2 임계치보다 크기가 작을 때에는 제2 비축 커패시터가 충전되게끔, 스위칭 경로망을 제어하도록 동작할 수 있다.

제어기는 제어 신호에 응답하여 한 사이클로부터 또 다른 사이클로 스위칭 상태의 시퀀스를 수정하도록 동작할 수 있다. 제어기는, 사이클에서 스위칭 상태의 순서 및/또는 개수를 변경함으로써, 또는 사이클에서 하나 이상의 스위칭 상태를 생략 및/또는 대체함으로써 스위칭 상태의 시퀀스를 수정할 수 있다. 제어 신호는, 부하 전류 수요의 표시 또는 출력 전압 레벨의 표시 중 적어도 하나를 포함할 수 있고, 출력 노드들 중 적어도 하나로부터 피드백된 신호일 수 있다. 차이 전압을 생성하기 위한 수단과 상기 차이 전압을 필터링하기 위한 필터가 존재할 수 있다. 제어 신호는 출력 노드들 중 적어도 하나에서의 전압 드룹(voltage droop)의 표시를 포함할 수 있고 어느 출력 노드가 충전이 필요한지를 나타낼 수 있다. 제어기는, 충전이 필요한 출력 노드를 충전할 스위칭 상태에 우선권을 주도록 스위칭 상태들의 시퀀스를 수정하도록 구성될 수 있다.

입력 오디오 신호를 수신하고 오디오 신호를 처리하여 부하를 구동하도록 배열된 오디오 출력 체인이 제공되며, 상기 부하는, 헤드폰, 스피커, 라인 부하, 촉각 트랜스듀서, 압전 트랜스듀서, 초음파 트랜스듀서 중 적어도 하나를 포함하고, 오디오 출력 체인은 임의의 선행하는 청구항에 따른 전하 펌프 회로를 포함한다.

제어기는 전하 펌프의 출력들 중 적어도 하나와 임계치와의 비교에 의존하여 스위치망의 스위칭 시퀀스를 제어하도록 동작할 수 있다. 임계치 레벨은 입력 전압과는 무관할 수 있다.

오디오 출력 체인은 전하 펌프 제어기를 더 포함할 수 있고, 전하 펌프 제어기는 제어 신호를 수신하도록 동작가능하며, 임계치 레벨은 제어 신호에 의존한다. 제어 신호는 이득 또는 볼륨 신호일 수 있다.

제1 플라잉 커패시터 및 제2 플라잉 커패시터가 플라잉 커패시터 노드들에 접속되고, 제1 비축 커패시터가 제1 출력 노드와 기준 노드 사이에 접속되고, 제2 비축 커패시터가 기준 노드와 제2 출력 노드 사이에 접속되어 사용될 때, 제어기는, 제1 출력이 제1 임계치보다 크기가 작을 때에는 제1 비축 커패시터가 충전되고, 제2 출력이 제2 임계치보다 크기가 작을 때에는 제2 비축 커패시터가 충전되게끔, 스위칭 경로망을 제어하도록 동작할 수 있다.

전하 펌프 제어기는 입력 오디오 신호를 수신하도록 동작할 수 있고, 임계치 레벨은 입력 신호에 의존한다.

제어기가 제어 신호에 응답하여 스위칭 상태들의 시퀀스를 수정하도록 배열될 경우, 제어 신호는 이득 또는 볼륨 신호이고 및/또는 입력 신호에 의존한다. 제어 신호는 임의의 이득의 적용 이전에, 입력 오디오 신호로부터 유도될 수 있고, 이득 제어 신호에 따라 조정된다.

상기 전하 펌프 회로 또는 상기 오디오 출력 체인을 포함하는 집적 회로가 역시 제공된다.

상기 전하 펌프 회로를 포함하는 오디오 장치가 역시 제공된다. 상기 장치는, 배터리 동력형 장치, 휴대형 장치, 개인용 오디오 장치, 개인용 비디오 장치, 모바일 전화, 휴대 정보 단말(personal data assistant), 게임 장치, 휴대형 컴퓨팅 장치, 랩톱 및 위성 항법 시스템 중 적어도 하나일 수 있다.

본 발명의 또 다른 양태에 따르면, 쌍극성 출력 전압을 생성하도록 전하 펌프 회로를 제어하는 방법이 제공되며, 전하 펌프 회로는: 입력 전압으로의 접속을 위한 입력 노드; 쌍극성 출력 전압을 출력하도록 배열된 출력 노드 쌍; 2쌍의 플라잉 커패시터 노드; 및 상기 노드들을 상호접속하기 위한 스위칭 경로망을 포함하고, 상기 방법은: 2개의 플라잉 커패시터가 플라잉 커패시터 노드들에 접속되어 사용될 때 제1 모드 및 제2 모드를 선택적으로 제공하도록 스위칭망의 스위칭을 제어하는 단계를 포함하고, 적어도 제1 모드는 +/-3VV, +/-VV/5 또는 +/-VV/6의 쌍극성 출력 전압에 대응하며, 여기서 VV는 입력 전압이다.

본 발명의 실시예들이 이제 첨부된 도면들을 참조하여 설명될 것이다.
도 1은 종래 기술의 오디오 출력 체인을 개략적으로 도시한다;
도 2는 본 발명의 실시예에 따른 전하 펌프 회로를 개략적으로 도시한다;
도 3a는 본 발명의 실시예에 따른 스위치 매트릭스의 회로도를 도시한다;
도 3b는 도 3a의 스위치 매트릭스 내의 스위칭 경로의 네트워크 플랜을 도시한다;
도 4a는 제1 동작 모드의 스위칭 상태를 도시한다;
도 4b는 도 3a의 스위칭 경로들 중 어느 것이 제1 동작 모드에서 닫히는지를 나타내는 표이다;
도 4c는 제1 동작 모드의 페이즈들의 시퀀싱을 도시한다;
도 5a는 제2 동작 모드의 스위칭 상태를 도시한다;
도 5b는 도 3a의 스위칭 경로들 중 어느 것이 제2 동작 모드에서 닫히는지를 나타내는 표이다;
도 5c는 제2 동작 모드의 페이즈들의 시퀀싱을 도시한다;
도 6a는 제3 동작 모드의 스위칭 상태를 도시한다;
도 6b는 도 3a의 스위칭 경로들 중 어느 것이 제3 동작 모드에서 닫히는지를 나타내는 표이다;
도 6c는 제3 동작 모드의 페이즈들의 시퀀싱을 도시한다;
도 7a는 제4 동작 모드의 스위칭 상태를 도시한다;
도 7b는 도 3a의 스위칭 경로들 중 어느 것이 제4 동작 모드에서 닫히는지를 나타내는 표이다;
도 8a는 본 발명의 또 다른 실시예에 따른 스위치 매트릭스의 회로도를 도시한다;
도 8b는 도 8a의 스위치 매트릭스 내의 스위칭 경로의 네트워크 플랜을 도시한다;
도 9a는 제5 동작 모드의 스위칭 상태를 도시한다;
도 9b는 도 8a의 스위칭 경로들 중 어느 것이 제5 동작 모드에서 닫히는지를 나타내는 표이다;
도 10a는 제6 동작 모드의 스위칭 상태를 도시한다;
도 10b는 도 8a의 스위칭 경로들 중 어느 것이 제6 동작 모드에서 닫히는지를 나타내는 표이다;
도 11a는 제7 동작 모드의 스위칭 상태를 도시한다;
도 11b는 도 8a의 스위칭 경로들 중 어느 것이 제7 동작 모드에서 닫히는지를 나타내는 표이다;
도 11c는 제7 동작 모드의 페이즈들의 시퀀싱을 도시한다;
도 12a는 제8 동작 모드의 스위칭 상태를 도시한다;
도 12b는 도 8a의 스위칭 경로들 중 어느 것이 제8 동작 모드에서 닫히는지를 나타내는 표이다;
도 12c는 제8 동작 모드의 페이즈들의 시퀀싱을 도시한다;
도 13a는 제9 동작 모드의 스위칭 상태를 도시한다;
도 13b는 도 8a의 스위칭 경로들 중 어느 것이 제9 동작 모드에서 닫히는지를 나타내는 표이다;
도 14a는 제10 동작 모드의 스위칭 상태를 도시한다;
도 14b는 도 8a의 스위칭 경로들 중 어느 것이 제10 동작 모드에서 닫히는지를 나타내는 표이다;
도 14c는 제10 동작 모드의 페이즈들의 시퀀싱을 도시한다;
도 15a는 제11 동작 모드의 스위칭 상태를 도시한다;
도 15b는 도 8a의 스위칭 경로들 중 어느 것이 제11 동작 모드에서 닫히는지를 나타내는 표이다;
도 16a는 본 발명의 또 다른 실시예에 따른 스위치 매트릭스의 회로도를 도시한다;
도 16b는 도 16a의 스위치 매트릭스 내의 스위칭 경로의 네트워크 플랜을 도시한다;
도 17a는 제12 동작 모드의 스위칭 상태를 도시한다;
도 17b는 도 16a의 스위칭 경로들 중 어느 것이 제12 동작 모드에서 닫히는지를 나타내는 표이다;
도 18은 대안적 입력 공급 전압을 갖는 도 16a의 스위치 매트릭스의 회로도를 도시한다;
도 19a는 본 발명의 또 다른 실시예에 따른 스위치 매트릭스의 회로도를 도시하며, 스트레스를 줄이기 위해 추가의 스위칭 경로가 제공되어 있다;
도 19b는 도 19a의 스위치 매트릭스 내의 스위칭 경로의 네트워크 플랜을 도시한다;
도 20a는 본 발명의 실시예들에 따른 전하 펌프 회로를 포함하는 출력 체인을 개략적으로 도시한다;
도 20b는 전하 펌프 제어를 인에이블하는 피드백 회로를 개략적으로 도시한다;
도 20c는 입력 신호 파형 및 대응하는 포락선(envelope)과 전하 펌프 출력 전압 파형을 도시한다;
도 21은 도 20a의 출력 체인의 스테레오 구현을 도시한다;
도 22a는 NMOS 스위치의 단면도를 도시한다;
도 22b는 각각의 몸체 접속을 이용하여 구성된 VN 스위치를 도시한다;
도 22c는 NMOS 출력단을 도시한다; 및
도 22d는 CMOS 출력단을 도시한다.

도 2는, 복수의 노드, 및 복수의 노드의 선택적 접속을 위한 스위칭 경로망, 즉, 스위치 매트릭스 또는 스위칭망 또는 스위치망(110), 및 스위칭 경로망을 제어하기 위한 제어기(120)를 포함하는 전하 펌프 회로(100)를 개략적으로 도시한다. 전하 펌프 회로(100)는, 입력 전압을 수신하기 위한 입력 노드(VV), 기준 전압을 수신하기 위한 기준 노드(VG), 제1 플라잉 커패시터(CF1)와의 접속을 위한 제1 플라잉 커패시터 노드(CF1A) 및 제2 플라잉 커패시터 노드(CF1B), 제2 플라잉 커패시터(CF1)와의 접속을 위한 제3 플라잉 커패시터 노드(CF2A) 및 제4 플라잉 커패시터 노드(CF2B), 그리고 제1 출력 노드(VP) 및 제2 출력 노드(VN)를 포함하는 출력 노드 쌍을 포함한다.

도 2에 도시된 바와 같이, 그리고 도면들을 통틀어, 입력 노드(VV)는 검정색 X를 갖는 흰색 박스로 도시되어 있다. 마찬가지로, 기준 노드(VG)는 흰색 X를 갖는 검정색 박스로 도시되어 있다. 입력 노드(VV), 기준 노드(VG), 제1 및 제2 출력 노드(VP, VN), 및 제1 내지 제4 플라잉 커패시터 노드(CF1A, CF1B, CF2A, CF2B)는 전하 펌프 외부의 컴포넌트/입력으로의 접속을 위한 전하 펌프 회로 상의 노드들이라는 점을 이해하여야 한다.

도 2는, 사용시의, 즉 제1 플라잉 커패시터(CF1) 및 제2 플라잉 커패시터(CF2)가 각각 제1 및 제2 플라잉 커패시터 노드(CF1A, CF1B)와 제3 및 제4 플라잉 커패시터 노드(CF2A, CF2B)에 접속되어 있는 상태의 전하 펌프 회로(100)를 도시한다. 제1 비축 커패시터(CRP)가 제1 출력 노드(VP)에 접속되고, 제2 비축 커패시터(CRN)가 제2 출력 노드(VN)에 접속된다. 비축 커패시터들은, 사용시에, 제1 비축 커패시터(CRP)의 부극성 단자와 제2 비축 커패시터(CRN)의 정극성 단자가 기준 전압(VG)에 접속되도록 배열된다.

이들 커패시터들 상의 정극성 및 부극성 단자들, 즉, 정상 동작시에 서로에 관하여 정극성 및 부극성이 되는 단자들이 이와 같이 식별되지만, 이들 커패시터들은 보통의 설계 선택에 따라 분극성(예를 들어, 전해) 또는 비-분극성(예를 들어, 세라믹) 커패시터일 수도 있다.

도 2에 도시된 예에서, 기준 전압(VG)은 접지, 즉, 제로 볼트이지만, 당업자라면 이해하는 바와 같이, 기준 전압은 접지 이외의 전압일 수도 있다.

제어기(120)는 전하 펌프 회로(100)가 출력 노드 쌍에서 쌍극성 출력 전압을 제공하도록 동작하게끔 스위칭 경로망(110)을 제어할 수 있다. 용어 쌍극성 전압이란, 어떤 기준 전압, 대개는 접지 전압에 관해 상반되는 극성의 2개 전압을 의미하는 것으로 이해할 수 있다. 쌍극성 전압은, 대칭적, 즉, 접지를 중심으로 하여 등가의 상반되는 전압쌍이거나, 비대칭적, 즉, 비등가의 상반되는 극성 전압쌍일 수 있다. 그러나, 이해하겠지만, 접지 이외의 기준 전압이 이용된다면, 대칭적 쌍극성 출력 전압은 그 기준 전압을 중심으로 할 수도 있다.

이하에서 기술되는 전하 펌프 실시예들 대부분은 대칭적 쌍극성 전압, 즉, 동일한 공칭 크기의, 제1 출력 노드(VP)에서의 정극성 출력 전압, 제2 출력 노드(VN)에서의 부극성 출력 전압을 생성하도록 동작할 수 있다.

제어기(120)에 의한 스위칭 경로망(110)의 제어에 의해, 전하 펌프 회로(100)는, 제1 및 제2 출력 노드(VP, VN)에서, +/-3VV, +/-2VV, +/-VV, +/-VV/2, +/-VV/3, +/-VV/4, +/-VV/5, 또는 +/-VV/6 중 하나의 쌍극성 출력 전압을 제공하도록 동작할 수 있고, 여기서, VV는 입력 전압이다.

또한, 제어기(120)는 출력 노드 쌍(VP, VN)에서 선택가능한 또는 가변적인 쌍극성 출력 전압을 제공하도록 스위칭망(110)을 선택적으로 제어할 수 있다. 스위칭망(110)은, 쌍극성 출력이 +/-3VV, +/-2VV, +/-VV, +/-VV/2, +/-VV/3, +/-VV/4, +/-VV/5 또는 +/-VV/6 중 하나 이상이 되게끔 선택될 수 있도록 제어될 수 있다.

상기 전압들은 도시된 바와 같은 제어 신호(CP_Control)에 의해 직접 또는 간접으로 선택 가능할 수 있다. 제어 신호 CP_Control은 전하 펌프(100)를 포함하는 오디오 출력 체인 내에서 생성되거나, 외부적으로 생성될 수 있다. 전하 펌프는 또한 외부적으로 공급된 클록(CK)을 수신하거나, 내부적으로 클록을 생성할 수 있다.

상기 전압들은 공칭 전압이라는 것을 이해하여야 한다. 각 공칭 전압은, 이상적인 조건에서 공칭 출력 전압이 달성되도록, 스위치 매트릭스의 특정 제어와 연관된다. 그러나, 실제로는, 실제의 출력 전압은 스위치 저항 및 부하 전류와 같은 효과에 의해 감소될 수도 있다. 일부 실시예들에서, 전하 펌프(100)는, 아마도 VV와는 무관한 기준 전압(예를 들어, 밴드갭 전압)과 관련된 다소 감소된 전압을 공급하도록 조절(regulate)될 수 있고, 기준 전압은, 예를 들어, 일부 오디오 신호의 포락선에 따라 시간적으로 변할 수도 있지만, 이러한 조절에 의한 감소가 없는 경우에도 전하 펌프는 상기 공칭 전압들을 생성할 수 있을 것이다, 즉, 공칭 전압들 중 하나에 대응하는 모드에서 여전히 동작할 것이다. 일부 실시예들에서, 전하 펌프의 조절은 출력 전압을 비대칭이 되게 할 수 있지만, 전하 펌프 출력은 통상은 대칭적 쌍극성 출력 전압일 것이다.

도 3a는, 스위칭 경로망의 실시예가 명확하게 도시되어 있는 스위치 매트릭스의 회로도를 도시한다. 도 3a는, 도 2와 마찬가지로, 입력 공급 전압을 수신하기 위한 입력 노드(VV), 접지 기준 노드(VG), 제1 출력 노드(VP), 및 제2 출력 노드(VN)를 갖는 스위치 매트릭스를 도시한다. 도 2와 같이, 도 3a는, 2개의 플라잉 커패시터(CF1 및 CF2)가 제1, 제2, 제3 및 제4 플라잉 커패시터 노드(CF1A, CF1B, CF2A, CF2B)에 접속되어 사용될 때의 스위치 매트릭스를 도시한다. 플라잉 커패시터와 비축 커패시터 자체는 정의된 바와 같이 스위치 매트릭스의 일부도 아니고 일반적으로 동일한 집적 회로 상에 집적되지도 않지만, 이들은 사용시에 스위치 매트릭스에 접속된다. 그러나, 특정 구현에서, 특히 매우 빠른 스위칭 빈도를 갖는 매우 가벼운 부하의 경우, 커패시터들은 전하 펌프 회로의 스위치 매트릭스 및 기타의 요소들과 동일한 집적 회로 내에 집적되는 것도 생각해 볼 수 있다.

명료성을 위해, 제1 및 제2 비축 커패시터(CRP, CRN)는 도 3a에서 생략되어 있지만, 당업자라면 이해하는 바와 같이, 사용시 제1 비축 커패시터(CRP)가 제1 출력 노드(VP)와 기준 노드(VG) 사이에 접속되고, 제2 비축 커패시터(CRN)가 기준 노드(VG)와 제2 출력 노드(VN) 사이에 접속될 것이다.

도 3a의 스위칭 경로망은 다양한 노드들을 함께 접속하기 위한 10개의 스위칭 경로를 포함한다. 도 3a에서 각 스위칭 경로는 하나의 요소를 포함하는 것으로 도시되어 있지만, 당업자라면 이해하는 바와 같이, 각 스위칭 경로는, 다수의 개별 스위치들, 예를 들어, 단일 MOS 스위치들, 또는 MOS 전송 게이트들을 포함할 수 있거나, 예를 들어, 이러한 개별 스위치들을 포함하는 T-스위치 등일 수 있다. 도 3a에 제공된 스위칭 경로들은:

제1 플라잉 커패시터 노드(CF1A)를 입력 노드(VV)에 접속하기 위한 제1 스위칭 경로(S1AVV);

제2 플라잉 커패시터 노드(CF1B)를 기준 노드(VG)에 접속하기 위한 제2 스위칭 경로(S1BVG);

제1 플라잉 커패시터 노드(CF1A)를 제3 플라잉 커패시터 노드(CF2A)에 접속하기 위한 제3 스위칭 경로(S1A2A);

제2 플라잉 커패시터 노드(CF1B)를 제3 플라잉 커패시터 노드(CF2A)에 접속하기 위한 제4 스위칭 경로(S1B2A);

제3 플라잉 커패시터 노드(CF2A)를 제1 출력 노드(VP)에 접속하기 위한 제5 스위칭 경로(S2AVP);

제3 플라잉 커패시터 노드(CF2A)를 입력 노드(VV)에 접속하기 위한 제6 스위칭 경로(S2AVV);

제3 플라잉 커패시터 노드(CF2A)를 기준 노드(VG)에 접속하기 위한 제7 스위칭 경로(S2AVG);

제4 플라잉 커패시터 노드(CF2B)를 제2 출력 노드(VN)에 접속하기 위한 제8 스위칭 경로(S2BVN);

제4 플라잉 커패시터 노드(CF2B)를 제1 출력 노드(VP)에 접속하기 위한 제9 스위칭 경로(S2BVP);

제4 플라잉 커패시터 노드(CF2B)를 기준 노드(VG)에 접속하기 위한 제10 스위칭 경로(S2BVG);

선택사항으로서, 입력 노드(VV)를 제1 출력 노드(VP)에 접속하기 위한 제11 스위칭 경로(SVVVP)가 제공될 수도 있다.

도 3a에는 상기 10개의 열거된 스위칭 경로가 도시되어 있지만, 원하는 기능을 제공하기 위해 요구되는 것이 아니라면, 즉, 특정 구현에서 예상되는 임의의 동작 모드에서 요구되는 것이 아니라면, 상기 회로로부터 하나 이상의 스위칭 경로가 제거될 수 있다. 특히, 후술되는 바와 같이, SVVVP 스위칭 경로(SVVVP) 경로는 선택사항이고, 쌍극성 출력 전압 +/-VV이 요구될 때 출력 노드(VP)에서 +VV를 도출하기 위한 더욱 직접적인 경로를 제공한다.

도 3b는 도 3a의 스위치 매트릭스 내의 스위칭 경로의 네트워크 플랜을 도시한다. 본질적으로, 도 3b는, 사이에 각각의 스위칭 경로들이 제공되어 있는 노드쌍들을 더욱 명료하게 도시한다.

다양한 모드에서의 전하 펌프 회로(100)의 다양한 실시예들의 동작이 이하에서 설명된다. 동작 모드는, 특정한 세트의 스위칭 경로를 이용하여 소정 쌍극성 전압을 생성하는 한 부류의 실시예들을 나타낸다.

각 동작 모드는, Ph1, Ph2 등이라 불리는, 동작의 다양한 페이즈들을 통한 시퀀싱을 포함하고, 여기서, 각 페이즈는 가용 스위칭 경로들의 일부 또는 모두를 이용한다.

각 페이즈에서 이용된 스위칭 경로 세트는, 예를 들어, P1, P2a, 또는 P37c로 표기된 스위칭 상태, 또는 아마도 예를 들어 P1 + P2a, P3x + P37c로 표기된 스위칭 상태들의 조합으로 기술된다. 스위칭 상태는, 각 모드에서 이용되는 스위칭 상태 세트에 따라 하나보다 많은 모드에서 이용될 수 있고, 각각의 이러한 모드에서 컴포넌트 양단의 정상 상태 전압은 상이할 수 있다.

모드에서 이용되는 페이즈들은 복수의 가능한 반복된 시퀀스들 중 선택된 하나로 시퀀싱될 수 있거나, 다양한 부하 전류 수요와 같은 요인들에 따라 사이클마다 수정될 수도 있다.

이하의 설명에서, 각 모드에 관여하는 스위칭 상태들이 도 4a와 같은 도면들에서 개략적으로 도시된다. 모드의 스위칭 상태들 각각에 대해 어느 스위칭 경로가 이용되고("1"로 표기) 어느 스위칭 경로가 이용되지 않는지("0"으로 표기)를 나타내기 위해, 도 4b와 같은 표가 또한 제공된다. 그 다음, 도 4c와 같은 표는 페이즈들의 가능한 시퀀스들, 즉, 다양한 순서의 스위칭 상태들의 조합을 보여준다. 도 3a와 같은 도면들에는, 다양한 세트의 모드들에서의 동작에 적합한 다양한 스위칭 경로망이 도시되어 있다. 일부 가능한 모드들이 사용에 바람직하지 않은 것으로 예상되면, 결코 이용되지 않는 스위칭 경로들이 존재할 수 있다: 이들은 항상 턴오프되거나, 구현으로부터 물리적으로 제거되어 더 작은 세트의 스위칭 경로만 남겨두어 공간과 비용을 절감할 수 있다.

각 모드에서, 출력 전압들은 대수적으로 유도된다. CF1의 정극성 플레이트와 부극성 플레이트 사이의 전압에 대해서는 용어 V(CF1)가 사용되고, 이와 유사하게 V(CF2)가 사용된다. 입력 공급 노드 전압은 간소화를 위해 간단히 VV라고 언급되며, 기준 전압 노드(VG)는 접지, 즉, 제로 볼트인 것으로 가정된다. 출력 공급 노드 전압들은 간소화를 위해 간단히 VP, VN 등이라 언급되지만, V(CRP), -V(CRN)으로 간주될 수도 있다.

제1 동작 모드에서, 도 3a의 스위치 매트릭스는 제1 및 제2 출력 노드들(VP, VN)에서 +/-VV/4의 쌍극성 출력 전압을 제공하도록 동작할 수 있다.

도 4a는, 출력 노드 쌍에서 상기 쌍극성 전압을 제공하기 위해 이용될 수 있는 도 3a의 스위치 매트릭스의 복수의 스위칭 상태들의 한 실시예를 나타낸다. 도 4a는 각 상태에서 활성화된 스위칭 경로들과 결과적인 각각의 회로 토폴로지를 도시한다.

도 4a에서 PA로 라벨링된 제1 상태에서, 제1 플라잉 커패시터(CF1), 제2 플라잉 커패시터(CF2) 및 제1 비축 커패시터(CRP)가 입력 노드(VV)와 기준 노드(VG) 사이에서 직렬로 접속되어 있다. 이것은 S1AVV 스위칭 경로, S1B2A 스위칭 경로, 및 S2BVP 스위칭 경로를 닫음으로써 달성된다.

PB로 라벨링된 제2 상태에서, 제1 플라잉 커패시터(CF1)는 기준 노드(VG)와 제2 플라잉 커패시터 노드(CF2)의 한 노드(CF2A) 사이에 접속되고, 제2 플라잉 커패시터(CF2)의 다른 노드(CF2B)는 제1 출력 노드(VP), 즉, 비축 커패시터(CRP)의 비-접지 단자에 접속된다. 즉, 제2 상태에서, 제2 플라잉 커패시터(CF2)와 제1 비축 커패시터(CRP)는 직렬로 접속되고, 제1 플라잉 커패시터(CF1)는 직렬 접속된 제2 플라잉 커패시터(CF2) 및 제1 비축 커패시터(CRP)와 병렬 접속된다; 제2 플라잉 커패시터 단자(CF1B)는 접지에 접속된다. 이것은, S1A2A 스위칭 경로, S1BVG 스위칭 경로, 및 S2BVP 스위칭 경로를 닫음으로써 달성된다.

제3 상태 PP에서, 제2 플라잉 커패시터(CF2)와 제1 비축 커패시터(CRP)는 제1 출력 노드(VP)와 기준 노드(VG) 사이에서 병렬로 접속된다. 이것은, S2BVG 스위칭 경로와 S2AVP 스위칭 경로를 닫음으로써 달성된다.

제4 상태 PN에서, 제2 플라잉 커패시터(CF2)와 제2 비축 커패시터(CRN)는 제2 출력 노드(VN)와 기준 노드(VG) 사이에서 병렬로 접속된다. 이것은, S2BVN 스위칭 경로와 S2AVG 스위칭 경로를 닫음으로써 달성된다.

도 4a의 검토로부터, 정상-상태 출력 전압은, 각 커패시터 상에는 무시할 만한 드룹(droop)이 있어서, 각 커패시터 양단의 전압은 다양한 페이즈들 내내 일정하게 머무른다고 가정함으로써, 다음과 같이 유도될 수 있다.

상태 PB로부터, V(CF1) = V(CF2) + VP, 그러나 상태 PP로부터, V(CF2) = VP, 따라서 V(CF1) = 2*VP.

상태 PA로부터, VP + V(CF2) + V(CF1) = VV;

V(CF1) 및 V(CF2)를 대체하면, VP + VP + 2*VP = VV, 따라서 VP =VV/4.

마지막으로 상태 PN으로부터, VN = -V(CF2), 따라서 VN = -VV/4.

도 4b는, 이 모드의 상기 각 상태에서 도 3a의 스위치 매트릭스의 어느 스위칭 경로가 이용되는지를 도시하는 표이다.

다른 동작 모드들과 마찬가지로, 다양한 상태들이 다양한 방식으로 시퀀싱될 수 있고, 도 4c는 이들 페이즈들의 가능한 시퀀스 a, b, c, ...을 도시하는 표이다.

예를 들어, 각 상태는 순차적으로, 시퀀스 a에서와 같이 사이클마다 각 스위칭 페이즈에서 하나의 상태 PA, PB, PP, PN, 또는 사실상 이들 4개 상태들의 기타 임의의 순서로 시퀀싱될 수 있다. PA는 입력 공급으로부터 에너지가 취해지는 유일한 상태이므로, PA는 각 사이클의 하나보다 많은 페이즈에 포함되어 입력 공급 VV로부터의 더욱 빈번한 충전을 허용하여, 예를 들어, 6-페이즈 시퀀스 b에 도시된 바와 같이, 매번 공급으로부터 취해진 전류 스파이크를 줄일 수 있다.

또한, 상태들 중 일부는 부하 수요 및 드룹에 따라 특정 사이클에서 생략되거나 대체될 수 있다. 예를 들어, 시퀀스 c에 따라, PA 및 PB는 3-페이즈 사이클의 처음 2개 페이즈에서 시퀀싱될 수 있고, VP 또는 VN 중 어느 것이 그 공칭 전압 아래로 가장 많이 드룹되었는지에 따라 제3 페이즈에 대해 PP 또는 PN이 선택된다. 사실상 예를 들어 VP와 VN 양쪽 모두에 드룹이 거의 없다면, 수반된 스위칭 에너지를 소비할 가치가 있게 할 정도로 충분히 드룹이 누적될 때까지 PP이든 PN이든 선택될 필요가 없다.

제2 동작 모드에서, 도 3a의 스위치 매트릭스는 출력 노드 쌍(VP, VN)에서 +/-VV/3의 쌍극성 출력 전압을 제공하도록 동작할 수 있다.

도 5a는, 출력 노드 쌍에서 상기 쌍극성 전압을 제공하기 위해 이용될 수 있는 도 5a의 스위치 매트릭스의 복수의 스위칭 상태들의 한 실시예를 나타낸다. 도 5a는 각 상태에서 활성화된 스위칭 경로들과 결과적인 각각의 회로 토폴로지를 도시한다.

도 5a에서 PA 및 PN으로 라벨링된 제1 및 제3 상태는 도 4a의 유사하게 라벨링된 제1 및 제4 상태와 같다는 점에 주목한다.

도 5a에서 PP1A로 라벨링된 제2 상태에서, 제1 플라잉 커패시터(CF1), 제2 플라잉 커패시터(CF2) 및 제1 비축 커패시터(CRP)가 제1 출력 노드(VP)와 기준 노드(VG) 사이에서 병렬로 접속되어 있다.

정상-상태 출력 전압은 제1 모드에 적용된 것과 유사한 분석에 의해 유도될 수 있다.

상태 PP1A로부터, V(CF1) = V(CF2) = VP, 그러나 상태 PA로부터, VP + V(CF2) + V(CF1) = VV, 따라서 V(CF1) 및 V(CF2)를 대체하면, VP + VP + VP = VV, 따라서 VP = VV/3.

마지막으로 상태 PN으로부터, VN = -V(CF2), 따라서 VN = -VV/3.

도 5b는, 이 모드의 상기 각 상태에서 도 3a의 스위치 매트릭스의 어느 스위칭 경로가 이용되는지를 도시하는 표이다.

상기 제1 동작 모드와 마찬가지로, 다양한 상태들이 다양한 방식으로 시퀀싱될 수 있고, 도 5c는 이들 페이즈들의 가능한 시퀀스 a, b, c, ...을 도시하는 표이다.

예를 들어, 각 상태는 순차적으로, 사이클마다 각 스위칭 페이즈에서 하나의 상태 PA, PP1A, PN, 또는 사실상 이들 4개 상태들의 다른 임의의 순서로 시퀀싱될 수도 있다. PA는 입력 공급으로부터 에너지가 취해지는 유일한 상태이므로, PA는, 4-페이즈 시퀀스 b에 도시된 바와 같이, 각 사이클의 하나보다 많은 페이즈에 포함되어, 입력 공급 VV로부터의 더욱 빈번한 충전을 허용하여, 예를 들어, 매번 공급으로부터 취해진 전류 스파이크를 줄일 수 있다.

또한 상기 다른 동작 모드에서와 같이, 상태들 중 일부는 부하 수요 및 드룹에 따라 특정 사이클에서 생략되거나 대체될 수 있다. 예를 들어, 시퀀스 c에 따라, PA는 2-페이즈 사이클의 처음 2개 페이즈에서 시퀀싱될 수 있고, VP 또는 VN 중 어느 것이 그 공칭 전압 아래로 가장 많이 드룹되었는지에 따라 제2 페이즈에 대해 PP1A 또는 PN이 선택된다. 사실상 예를 들어 VP와 VN 양쪽 모두에 드룹이 거의 없다면, 수반된 스위칭 에너지를 소비할 가치가 있게 할 정도로 충분히 드룹이 누적될 때까지 PP이든 PP1A이든 선택될 필요가 없어서, 스위치 매트릭스는 그 동안 상태 PA에 머무를 수 있다.

제3 동작 모드에서, 도 3a의 스위치 매트릭스는 출력 노드 쌍(VP, VN)에서 +/-VV/2의 쌍극성 출력 전압을 제공하도록 동작할 수 있다.

도 6a는, 출력 노드 쌍에서 상기 쌍극성 전압을 제공하기 위해 이용될 수 있는 도 5a의 스위치 매트릭스의 복수의 스위칭 상태들의 한 실시예를 나타낸다. 도 6a는 각 상태에서 활성화된 스위칭 경로들과 결과적인 각각의 회로 토폴로지를 도시한다.

도 6a에서 PP 및 PN으로 라벨링된 제2 및 제3 상태는 상기 설명된 모드들에서 유사하게 라벨링된 상태들 PP 및 PN과 같다는 점에 주목한다.

도 6a에서 PD로 라벨링된 제1 상태에서, 제2 플라잉 커패시터(CF2) 및 제1 비축 커패시터(CRP)가 입력 노드(VV)와 기준 노드(VG) 사이에서 직렬로 접속되어 있다. 이것은, S2AVV와 S2BVP 스위칭 경로를 닫음으로써 달성된다.

상태 PP로부터, V(CF2) = VP, 그러나 상태 PA로부터, VP + V(CF2) = VV, 따라서 V(CF2)를 대체하면, VP + VP = VV, 따라서 VP = VV/2. 마지막으로 상태 PN으로부터, VN = -V(CF2), 따라서 VN = -VV/2.

도 6b는, 이 모드의 상기 각 상태에서 도 3a의 스위치 매트릭스의 어느 스위칭 경로가 이용되는지를 도시하는 표이다.

다른 동작 모드들과 마찬가지로, 다양한 상태들이 다양한 방식으로 시퀀싱될 수 있다. 도 6c는 이들 페이즈들의 가능한 시퀀스 a, b, c, ...을 도시하는 표로서, 제2 모드에 관해 설명한 것들과 유사한 3-페이즈, 4-페이즈, 및 적응성 2-페이즈 시퀀스들을 나타내고 있다.

제4 동작 모드에서, 도 3a의 스위치 매트릭스는 출력 노드 쌍(VP, VN)에서 +/-VV의 쌍극성 출력 전압을 제공하도록 동작할 수 있다.

도 7a는, 출력 노드 쌍에서 상기 쌍극성 전압을 제공하기 위해 이용될 수 있는 도 3a의 스위치 매트릭스의 복수의 스위칭 상태들의 한 실시예를 나타낸다. 도 7a는 각 상태에서 활성화된 스위칭 경로들과 결과적인 각각의 회로 토폴로지를 도시한다.

도 7a에서 PN으로 라벨링된 제2 상태는, 상기 동작 모드들의 유사하게 라벨링된 스위칭 상태들과 동일하다.

도 7a에서 PE로 라벨링된 제1 상태에서, 제2 플라잉 커패시터(CF2) 및 제1 비축 커패시터가 입력 노드(VV)와 기준 노드(VG) 사이에서 병렬로 접속되어 있다. 이것은, S2AVV, S2AVP 및 S2BVG 스위칭 경로를 닫음으로써 달성된다. 대안으로서, 이것은, S2AVV 및 S2AVP 스위칭 경로 중 하나 또는 양쪽 모두, 및 S2BVG 스위칭 경로와 함께 선택사항의 SVVVP 스위칭 경로를 닫음으로써 달성될 수 있다.

동작시에, 제2 플라잉 커패시터(CF2)는 상태 PE에서 VV로 충전된 다음, 상태 PN에서 제2 비축 커패시터(CRN) 양단에 인가되어, VN = -V(CF2) = -VV가 된다.

도 7b는, 이 모드의 상기 각 상태에서 도 3a의 스위치 매트릭스의 어느 스위칭 경로가 이용되는지를 도시하는 표이다.

이 동작 모드에서는 단 2개의 상태만이 있으므로, 상태들 PE와 PN 사이에서 교대하는 것외엔 선택의 여지가 없지만, CRN의 상당한 충전을 요구할 정도로 충분히 VN이 드룹할 때까지 어느 한 상태에서 시퀀싱이 중단될 수 있다. 사실상, 특히 CF2가 CRN과 커패시턴스가 유사하거나 그보다 더 크다면, 상태 CN에서 머물러 양쪽 커패시터가 비축 커패시터로서 동작하여 전압 드룹 속도를 낮추는 것이 바람직할 수 있다.

선택사항의 여분 스위칭 경로(SVVP)가 상태 PE에 도시되어 있다. 존재한다면, 이것은, S2AVV 및 S2AVP를 통한 간접 경로 외에도, 입력 공급(VV)으로부터 제1 출력 노드(VP)로의 직접적인 경로를 제공하여, VP 상의 임의의 부하에 대해 더 낮은 출력 임피던스를 제공한다. VP=VV인 경우 이 모드에서 VP 상에서 높은 전류 부하가 예상된다면, 이것은, 여분 스위치의 비용으로, 스위치 매트릭스를 통한 더 작은 전압 손실을 줄 것이다. 그러나, 일부 응용에서, 예를 들어, 제3 모드(VP = VV/2)가 헤드폰 부하에 충분한 정도 이상의 드라이브를 공급하여 최대 출력 음향 전력(sound power)을 제공할 수 있고, 라인 입력과 같은 고-임피던스 부하를 구동하는 데에만 더 높은-전압 구동이 요구되는 경우(이 경우 이들 여분 스위칭 경로들을 구현하는 데 요구되는 여분의 물리적 스위치들은 가치가 없어질 것이다), 스위칭 경로 S2AVV 및 S2AVP의 출력 임피던스는 허용할 수 있는 정도일 수 있다.

도 7a에는 도시되어 있지 않지만, 이 제4 모드에서 SVVVP는 지속적으로 접속, 즉, 상태 PN이 활성화된 동안에도 접속될 수 있다는 점에도 주목한다.

상기 제1, 제2, 제3, 및 제4 모드에서 설명된 바와 같이, 도 3a의 스위치 매트릭스는 출력 노드 쌍(VP, VN)에서 -VV, +/-VV/2, +/-VV/3, 또는 +/-VV/4 중 하나의 쌍극성 전압을 제공하도록 동작할 수 있다.

상기에서 도 3a에 도시된 망의 특정 스위칭 경로가 이용될 때 단일의 출력 전압을 제공하는 상황을 설명하였지만, 도 3a의 스위칭 경로들 모두가 제공될 때 스위치 매트릭스는 출력 노드 쌍(VP, VN)에서 +/-VV, +/-VV/2, +/-VV/3, 또는 +/-VV/4로 이루어진 그룹으로부터 제어기에 의해 선택가능한 쌍극성 전압을 제공하도록 동작할 수 있다는 것은 명백하다. 이 범위의 선택가능한 전압은 단 2개의 플라잉 커패시터와 10개의 메인 스위칭 경로를 이용하여 달성된다.

+/-VV/3 또는 +/-VV/4를 제공하기 위해 제1 및 제2 모드에서 이용될 때, 제1 및 제2 플라잉 커패시터 양쪽 모두가 이용된다. 동일한 스위치 매트릭스가 도 3a의 스위치 매트릭스를 이용하여 +/-VV 또는 +/-VV/2를 생성하는데 이용될 때, 단 하나의 플라잉 커패시터가 이용된다.

도 8a는, 스위칭 경로망이 명확하게 도시되어 있는, 도 3a와 유사한, 또 다른 스위치 매트릭스의 회로도를 도시한다. 이 스위치 매트릭스는 도 3a의 스위치 매트릭스의 모든 스위칭 경로를 포함하지만, 3개의 추가 스위칭 경로가 있다: 제1 플라잉 커패시터 단자(CF1A)와 기준 입력 노드(VG) 사이에 제공된 S1AVG; 제2 플라잉 커패시터 단자(CF1B)와 제2 출력 노드(VN) 사이에 제공된 S1BVN; 및 제1 플라잉 커패시터 단자(CF1A)와 제1 출력 노드(VP) 사이에 제공된 S1AVP.

도 8b는 도 8a의 스위치 매트릭스 내의 스위칭 경로의 네트워크 플랜을 도시한다. 본질적으로, 도 8b는, 사이에 각각의 스위칭 경로들이 제공되어 있는 노드쌍들을 더욱 명료하게 도시한다.

이해하겠지만, 도 8a의 스위치 매트릭스는 도 3a의 스위치 매트릭스의 스위칭 경로들 모두를 포함하므로, 전술된 바와 같이 제1, 제2, 제3, 및 제4 모드를 제공하도록 도 8a의 스위치 매트릭스를 제어하는 것이 가능하다.

그러나, 추가의 스위칭 경로 S1A2B, S1BVN, 및 S1AVP를 제공함으로써, 도 8a의 스위치 매트릭스는 또한, 제1 및 제2 출력 노드(VP, VN)에서 +/-VV/5 또는 +/-2*VV의 쌍극성 출력 전압을 제공하도록 제5 및 제6 모드에서 동작할 수 있다.

여분의 스위칭 경로들도 역시 +/-VV, +/-VV/2, +/-VV/3, +/-VV/4를 생성하기 위한 대안적 모드들을 허용한다. 이들은 출력 임피던스 또는 효율의 면에서 유익할 수 있다.

도 9a는, 제5 동작 모드에서, 출력 노드 쌍(VP, VN)에서 쌍극성 전압 +/-VV/5를 제공하기 위해 이용될 수 있는 도 8a의 스위치 매트릭스의 복수의 스위칭 상태들의 한 실시예를 나타낸다. 도 9a는 각 상태에서 활성화된 스위칭 경로들과 결과적인 각각의 회로 토폴로지를 도시한다.

먼저, 각각 PA, PP 및 PN으로 라벨링된 제1, 제3 및 제4 상태는 이전 모드들에서 유사하게 라벨링된 상태들과 동일하다.

도 9a에서 PF로 라벨링된 제2 상태에서, 제2 플라잉 커패시터(CF2), 제1 비축 커패시터(CRP), 및 제2 비축 커패시터(CRN)는 서로 직렬로 접속되고, 제1 플라잉 커패시터(CF1)는 직렬 접속된 제2 플라잉 커패시터(CF2), 제1 비축 커패시터(CRP), 및 제2 비축 커패시터(CRN)와 병렬로 접속된다.

상태 PF의 이용은 단 2개의 플라잉 커패시터와 9개의 스위칭 경로만을 이용하여 +/-VV/5가 생성되는 것을 허용하다. 이것은 또한, +/-VV/5가 도 3a의 스위치 매트릭스에서보다 겨우 1개 더 많은 스위치(S1BVN)를 이용하여 생성되는 것을 허용한다.

이전 모드들과 유사한 분석에 의해, 상태 PF에서, V(CF1) = V(CF2) + VP - VN. 그러나 상태 PP로부터, V(CF2) = VP이고, 상태 PN로부터, -VN = V(VF2). 따라서 VP 및 VN을 대체하면, V(CF1) = V(CF2) + V(CF2) + V(CF2) = 3*V(CF2).

또한, 상태 PA로부터, V(CF1) + V(CF2) + VP = VV. 상기로부터 VP 및 V(CF1)를 대체하면, 3*V(CF2) + v(CF2) + V(CF2) = VV, 따라서 V(CF2) = VV/5.

따라서 VP = V(CF2) = VV/5 및 VN = -V(CF2) = -VV/5.

상태 PF에서, 제1 플라잉 커패시터(CF1), 제2 플라잉 커패시터(CF2), 제1 비축 커패시터(CRP) 및 제2 비축 커패시터(CRN)는, 제1 플라잉 커패시터(CF1) 상의 전압이 3*VV/5이고, 제2 플라잉 커패시터 상의 전압이 VV/5이 되도록 서로 접속된다.

도 9b는, 이 모드의 상기 각 상태에서 도 8a의 스위치 매트릭스의 어느 스위칭 경로가 이용되는지를 도시하는 표이다. 이들 상태들은, 임의의 순서, 예를 들어, PA, PF, PP, PN, ... 또는 PA, PP, PA, PN, PA, PF로 시퀀싱될 수 있다: 또는 일부 사이클에서는, 예를 들어, 잠시 동안 VN 상에 부하가 거의 없다면, 상태들이 생략될 수도 있다.

도 10a는, 제6 모드에서, 출력 노드 쌍에서 쌍극성 전압 +/-2*VV를 제공하기 위해 이용될 수 있는 도 8a의 스위치 매트릭스의 복수의 스위칭 상태들의 한 실시예를 나타낸다. 도 10a는 각 상태에서 활성화된 스위칭 경로들과 결과적인 각각의 회로 토폴로지를 도시한다.

PG로 라벨링된 제1 상태에서, 양쪽 플라잉 커패시터(CF1, CF2)는 입력 공급 전압(VV)과 접지(VG) 사이에서 병렬로 접속된다.

PH로 라벨링된 제2 상태에서, 양쪽 플라잉 커패시터들은 직렬로 접속되고, 이 직렬 조합은 제1 비축 커패시터(CRP) 양단에 병렬로 접속된다.

PJ로 라벨링된 제3 상태에서, 직렬 조합은 제2 비축 커패시터(CRN) 양단에 병렬로 접속된다.

이전 모드와 유사한 분석에 의해, 상태 PG에서, 제1 및 제2 플라잉 커패시터(CF1 및 CF2) 양쪽 모두는 VV로 충전된다. 상태 PH에서, VP = V(CF1) + V(CF2) = 2*VDD이다. 상태 PJ에서, VN = -(V(CF1) + V(CF2)) = -2*VV.

도 10b는, 이 모드의 상기 각 상태에서 도 10a의 스위치 매트릭스의 어느 스위칭 경로가 이용되는지를 도시하는 표이다. 이들 상태들은, 임의의 순서, 예를 들어, PA, PF, PP, PN, ... 또는 PA, PP, PA, PN, PA, PF로 시퀀싱될 수 있다: 또는 일부 사이클에서는, 예를 들어, 잠시 동안 VN 상에 부하가 거의 없다면, 상태들이 생략될 수도 있다.

도 11a는, 제7 동작 모드에서, 출력 노드 쌍(VP, VN)에서 쌍극성 전압 +/-VV/4를 제공하기 위해 이용될 수 있는 도 8a의 스위치 매트릭스의 복수의 스위칭 상태들의 한 실시예를 나타낸다. 도 11a는 각 상태에서 활성화된 스위칭 경로들과 결과적인 각각의 회로 토폴로지를 도시한다.

+/-VV/4를 생성하는 상기 설명된 제1 동작 모드에서, CF1은 상태들 PN 또는 PP가 활성인 동안 이용되지 않는다. 도 8a의 스위치 매트릭스에 추가된 추가 스위칭 경로 S1AVP 및 S1BVN은, CF1이 유용하게 이용되는 것을 허용하는, 도 11a에서 PK로 라벨링된, 여분의 스위치 상태를 제7 모드에서 허용한다. 도 11a는 이전 모드들과 관련하여 상기 설명된 상태들 PA, PB, PP, 및 PN을 반복한다.

상태 PK에서, 제1 플라잉 커패시터(CF1)의 2개 단자들은 각각의 출력 노드(VP 및 VN)에 접속된다.

제1 모드의 분석에서 도시된 바와 같이, PA, PB, PP, 및 PN의 조합은 VP=VV/4, VN = -VV/4, 및 V(CF1) = VDD/2를 제공한다. 상태 PK는 이들 정상-상태 전압들과 일치한다.

도 11b는, 이 제7 모드의 상기 각 상태에서 도 8a의 스위치 매트릭스의 어느 스위칭 경로가 이용되는지를 도시하는 표이다.

상태들 PA, PB, PP, PN은 요구되는 출력 전압들을 생성하기에 충분하지만, 상태 PK는 CF1이 CRP뿐만 아니라 CRN의 충전에 참여하는 것을 허용하여, 효율을 위해 스위칭 시퀀스를 최적화하는데 있어서 더 많은 융통성을 제공한다. 도 11c는 이들 상태들의 가능한 시퀀스들 중 일부를 나타낸다. 5개 모두의 상태들은 연속하여, 시퀀스 a에서와 같이 또는 상이한 순서로, 또는 시퀀스 b에서와 같이 추가의 PA 페이즈와 함께 시퀀싱될 수 있다. 그러나, 바람직하게는, 상태 PK는, 시퀀스 c에 도시된 바와 같이, 상태들 PP 또는 PN과 동시에 활성화된다. 또한 출력 전압 드룹이 모니터링된다면, 시퀀스 d 및 e에 도시된 바와 같이, 진행 중인 특정 사이클에서, 상태들 PP 또는 PN이 교환 또는 생략되거나, 상태 PK가 생략될 수 있다.

도 12a는, 제8 동작 모드에서, 출력 노드 쌍에서 쌍극성 전압 +/-VV/2를 제공하기 위해 이용될 수 있는 도 8a의 스위치 매트릭스의 복수의 스위칭 상태들의 한 실시예를 나타낸다. 도 12a는 각 상태에서 활성화된 스위칭 경로들과 결과적인 각각의 회로 토폴로지를 도시한다.

+/-VV/2를 생성하는 상기 설명된 제3 모드에서, CF1은 적절한 스위칭 경로의 부재로 인해 이용되지 않는다. 도 8a의 스위치 매트릭스에 포함된 추가 스위칭 경로 S1AVP 및 S1BVN은, 제8 모드에서 CF1이 유용하게 이용되는 것을 허용하는, 도 12a에서 PK로 라벨링된 여분의 스위치 상태를 제8 모드에서 허용한다. 도 14a는 또한, CF1이 VV로부터 충전되는 것을 허용하는, PL로 라벨링된 추가의 스위칭 상태를 도시한다. 도 12a는 또한, 제3 모드의 상태들 PA, PB, PP, 및 PN을 반복한다.

상태 PK에서, 제1 플라잉 커패시터(CF1)의 2개 단자들은 각각의 출력 노드(VP 및 VN)에 접속된다. 이것은 스위칭 경로들 S1AVP 및 S1BVN에 의해 달성된다.

상태 PL에서, 제1 플라잉 커패시터(CF1)의 2개 단자들은 각각 입력 공급 노드(VV)와 기준 노드(VG)에 접속된다. 이것은 스위칭 경로들 S1AVV 및 S1BVG에 의해 달성된다.

제3 모드의 분석에서 도시된 바와 같이, 상태들 PD, PP, 및 PN에서 CF2에 의해 이루어지는 접속은 정상 상태 출력 전압 VP = VV/2 및 VN = -VV/2를 제공한다. 상태 PL은 CF1을 전압 VV로 충전하고, 상태 PK에서 V(CF1) = VP - VN이고, 이것은 VV/2 + VV/2, 즉, VV와 같아서, 상태 PK는 이들 정상-상태 전압과 일치한다. 상태 PK는 VP와 VN 사이에서 총 전압 VV를 제공하도록 CRP와 CRN을 충전하는 것을 돕는 역할을 한다.

도 12b는, 이 모드의 상기 각 상태에서 도 8a의 스위치 매트릭스의 어느 스위칭 경로가 이용되는지를 도시하는 표이다.

상태들 PD, PP 및 PN은 요구되는 출력 전압들을 생성하기에 충분하지만, 상태 PK는 CF1이 CRP뿐만 아니라 CRN의 충전에 참여하는 것을 허용한다. 도 12c는 이들 상태들의 가능한 시퀀스들 중 일부를 나타낸다. 5개 모두의 상태들은 연속하여, 시퀀스 a에서와 같이 또는 상이한 순서로, 또는 시퀀스 b에서와 같이 추가의 PD 페이즈와 함께 시퀀싱될 수 있다. 그러나, 바람직하게는, 상태 PK는, 시퀀스 c에 도시된 바와 같이, 상태들 PP 또는 PN과 동시에 활성화된다. 아마도 시퀀스 d에 도시된 바와 같이 여분의 충전 페이즈 PD + PL와 함께. PD는 시퀀스 e에 도시된 같이 PL이 아니라 PK와 결합될 수 있다. 또한 출력 전압 드룹(droop)이 모니터링된다면 충전 상태 PD+PL 이후에는 시퀀스 f에서와 같이 상태 PD+PL에 이어서 상태 PK+PP 또는 PK+PN이 교환되거나 생략될 수 있고, 또는 상태 PD+PK에 이어서, 상태들 PL+PN, PL+PP, 또는 단지 PL만이 선택될 수 있다. 다른 조합들도 가능하다.

제9 동작 모드에서, 도 8a의 스위치 매트릭스는 출력 노드 쌍(VP, VN)에서 +/-VV/3의 쌍극성 출력 전압을 제공하도록 동작할 수 있다.

도 13a는, 출력 노드 쌍에서 상기 쌍극성 전압을 제공하기 위해 이용될 수 있는 도 8a의 스위치 매트릭스의 복수의 스위칭 상태들의 한 실시예를 나타낸다. 도 13a는 각 상태에서 활성화된 스위칭 경로들과 결과적인 각각의 회로 토폴로지를 도시한다.

도 13a에서 PA로 라벨링된 제1 상태는, 상기 설명된 유사하게 라벨링된 상태들과 동일하다.

도 13a에서 PP1로 라벨링된 제2 상태는, CF1 및 CF2 양쪽 모두가 VP와 VG 사이에서 병렬로 접속되어 있다는 점에서 도 5a의 상태 PP1a와 접속에 있어서 유사하고 동작에 있어서 등가적이다. 그러나, 도 13a의 상태 PP1에서, CF1A와 VP 사이의 접속은 직렬의 S1A2A 및 S2AVP를 통해 간접적이 아니라 스위칭 경로 S1AVP를 통해 직접적으로 달성된다.

도 13a에서 PN1로 라벨링된 제3 상태에서, 제1 플라잉 커패시터(CF1), 제2 플라잉 커패시터(CF2) 및 제2 비축 커패시터(CRN)가 기준 노드(VG)와 제2 출력 노드(VN) 사이에서 병렬로 접속되어 있다. 이것은, S1AVG, S1BVN, S2AVG 및 S2BVN 스위칭 경로를 닫음으로써 달성된다.

스위칭 경로 S1A2A는 도시된 바와 같이 상태 PP1 또는 PN1에서도 활성화되어 이들 상태들의 추가의 변종을 생성할 수 있다는 점에 주목한다. 또한, 각각의 상태의 등가의 변종에서 (S1AVP, S2AVP, S1A2A) 또는 (S1AVG, S2AVG, S1A2A)의 3개 중 단 2개만이 요구된다. 이것은 스위칭 경로들의 상이한 조합들이 어떻게 동일한 상태의 등가적 변종들을 생성할 수 있는지의 예이다.

정상-상태 출력 전압은 제2 모드에 적용된 것과 유사한 분석에 의해 유도될 수 있으므로 반복하지 않을 것이다.

도 13b는 이 모드의 상기 각 상태에서 도 8a의 스위치 매트릭스의 어느 스위칭 경로가 이용되는지를 도시하는 표이다.

상태들 PA, PP1 및 PN1은, 제2 모드의 각각 상태들 PA, PP1a 및 PN에 관하여 설명된 시퀀스와 유사하게, 다양한 방식으로 시퀀싱될 수 있다.

제10 동작 모드에서, 도 8a의 스위치 매트릭스는 출력 노드 쌍(VP, VN)에서 +/-VV의 쌍극성 출력 전압을 제공하도록 동작할 수 있다.

도 14a는, 출력 노드 쌍에서 상기 쌍극성 전압을 제공하기 위해 이용될 수 있는 도 8a의 스위치 매트릭스의 복수의 스위칭 상태들의 한 실시예를 나타낸다. 도 14a는 각 상태에서 활성화된 스위칭 경로들과 결과적인 각각의 회로 토폴로지를 도시한다.

도 14a에서 PE 및 PN으로 라벨링된 제1 상태 및 제2 상태는, 상기 설명된 유사하게 라벨링된 상태들과 동일하다.

도 14a에서 P1E로 라벨링된 제3 상태에서, 제1 플라잉 커패시터(CF1)와 제1 비축 커패시터(CRP)는 제1 출력 노드(VP)와 기준 노드(VG) 사이에서 병렬로 접속된다. 이것은, S1AVV, S1AVP 및 S1BVG 스위칭 경로를 닫음으로써 달성된다.

도 14a에서 P1N으로 라벨링된 제4 상태에서, 제1 플라잉 커패시터(CF1) 및 제2 비축 커패시터(CRN)는 기준 노드(VG)와 제2 출력 노드(VN) 사이에서 병렬로 접속되어 있다. 이것은, S1AVG 및 S1BVN 스위칭 경로를 닫음으로써 달성된다.

도 14b는, 이 제10 모드의 상기 각 상태에서 도 8a의 스위치 매트릭스의 어느 스위칭 경로가 이용되는지를 도시하는 표이다.

동작시에, 제2 플라잉 커패시터(CF2)는 상태 PE에서 VV로 충전된 다음, 상태 PN에서 제2 비축 커패시터(CRN) 양단에 인가되어, VN = -V(CF2) = -VV가 될 수 있다. 또한, 제1 플라잉 커패시터(CF1)는 상태 P1E에서 VV로 충전된 다음, 상태 P1N에서 제2 비축 커패시터(CRN) 양단에 인가되어, VN = -V(CF1) = -VV가 될 수 있다.

상태들 PE, PN, PE1, P1N은 다양한 방식으로 시퀀싱될 수 있다. 상태들 PE 및 PN만이 이용된다면, 동작은 제4 모드에 관하여 설명된 바와 같다; 상태들 PE1 및 P1N만이 이용된다면, 동작은, CF2 및 연관된 스위치들 대신에 CF1 및 연관된 스위칭 경로들이 이용된다는 점을 제외하고는 제4 모드와 유사하다. 낮은 부하 전류 수요의 경우, 단 하나의 그러한 상태 세트가 이용되거나, 도 14c에서 시퀀스 a로 도시된 바와 같이 4개의 상태들이 연속하여 사이클링된다. 그러나, 더 낮은 출력 임피던스의 경우, 동시적인 플라잉 커패시터 충전 페이즈 PE 및 PE1와, 그에 후속한 동시적인 비축 커패시터(CRN) 충전 페이즈 PN 및 P1N(시퀀스 b)으로, 또는 대안으로서 이들 페이즈들이 섞여 2개의 플라잉 커패시터들이 앤티-페이즈(anti-phase)로 동작(시퀀스 c)하는 식으로, 양쪽 플라잉 커패시터를 동시에 이용하는 것이 바람직하다.

다른 모드들에서와 같이, 시퀀싱은 검출된 전압 드룹 또는 기타의 예상된 부하 정보에 따라 중단될 수도 있다.

상기 제4 모드에서와 같이, 입력 공급 노드(VV)와 제1 출력 노드(VP) 사이에 여분의 스위칭 경로 SVVP가 접속되어 이들 노드들 사이에 직접적인 경로를 제공할 수 있다.

전술된 모드들 중 어느 것도, 제2 플라잉 커패시터 단자(CF1B)와 입력 공급 노드(VV) 사이에 스위칭 경로 S1BVV의 포함을 요구하지 않는다. 그러나, 이 스위칭 경로가 포함되거나 인에이블된다면, 도 8a의 스위치 매트릭스는 또한, 제11 모드에서 동작하여 출력 노드 쌍(VP, VN)에서 +/-3*VV의 쌍극성 출력 전압을 제공할 수 있다.

도 15a는, 출력 노드 쌍에서 상기 쌍극성 전압을 제공하기 위해 이용될 수 있는 경로 S1BVV를 포함할 때의 도 8a의 스위치 매트릭스의 복수의 스위칭 상태들의 한 실시예를 나타낸다. 도 15a는 각 상태에서 활성화된 스위칭 경로들과 결과적인 각각의 회로 토폴로지를 도시한다.

PW로 라벨링된 제1 상태에서, 제1 플라잉 커패시터 노드(CF1A)는 입력 공급 노드(VV)에 접속되고, 제2 플라잉 커패시터 노드(CF1B)는 기준 노드(VG)에 접속되어, (VG에 관하여 입력 노드(VV)에서의 정극성 전압에 대해) 제1 플라잉 커패시터 노드(CF1A)에 접속된 제1 플라잉 커패시터의 플레이트는 제2 플라잉 커패시터 노드(CF1B)에 접속된 제1 플라잉 커패시터의 다른 플레이트보다 더 정극성이 된다.

PV로 라벨링된 제2 상태에서, 제2 플라잉 커패시터 노드(CF1B)는 입력 공급 노드(VV)에 접속되고, 제1의, 더 정극성인, 플라잉 커패시터 노드(CF1A)는 제3 플라잉 커패시터 노드(CF2A)에 접속되고, 제4 플라잉 커패시터 노드(CF2B)는 기준 노드(VG)에 접속된다.

제3 상태(PJ) 및 제4 상태(PH)는 도 10a에 관하여 앞서 논의된 바와 같은 제6 모드의 유사하게 라벨링된 상태와 유사하다.

도 15a의 검토로부터, 정상-상태 출력 전압은 상기 분석과 유사하게 유도될 수 있다.

상태 PW에서, V(CF1)는 VV로 충전된다. 상태 PV에서, CF2는 VV + V(CF1) = 2*VV로 충전된다.

상태 PH에서, CRP는 V(CF1) + V(CF2) = VV + 2*VV로 충전되어, VP = 3*VV이다.

상태 PJ에서, CRN은 - V(CF1) - V(CF2) = -VV - 2*VV로 충전되어, VN = -3*VV이다.

상태 PV는 CF2가 2*VV로 충전되도록 하고, 따라서 CF2가 (상태 PW에서 VV로 충전된) CF1과 직렬로 인가되어 상태 PJ에서 -3*VV을 생성할 수 있도록 하는 데 중요하다.

도 15a는, 이 제11 모드의 상기 각 상태에서 도 8a의 스위치 매트릭스의 어느 스위칭 경로가 이용되는지를 도시하는 표이다.

다른 동작 모드와 마찬가지로, 다양한 상태들이 임의의 순서로 시퀀싱될 수 있고, 일부 상태들은 부하 전류 수요 및 드룹에 따라 일부 사이클에서 생략될 수 있다.

도 8a의 스위치 매트릭스는, 선택사항의 SVVVP 및 S1BVV 스위칭 경로를 포함하지 않더라도, 도 3a의 스위치 매트릭스의 모든 스위칭 경로를 포함하여, 제1 내지 제4 모드에서 출력 노드 쌍(VP, VN)에서 +/-VV, +/-VV/2, +/-VV/3, 또는 +/-VV/4 중 하나의 쌍극성 전압을 생성하도록 동작할 수 있다. 도 8a의 스위치 매트릭스는 또한, 선택사항의 SVVVP 및 S1BVV 스위칭 경로를 포함하지 않더라도, 추가 스위칭 경로 S1A2B, S1BVN, 및 S1AVP를 제공하여, 제5 및 제6 모드에서 제1 및 제2 출력 노드(VP, VN)에서 +/-VV/5 또는 +/-2*VV의 쌍극성 출력 전압을 제공하도록 동작할 수 있다. 여분의 스위칭 경로들, 즉, 여분의 스위치들도 역시, +/-VV, +/-VV/2, +/-VV/3, +/-VV/4를 생성하기 위한 대안적 모드들(제7 내지 제10 모드)을 허용한다.

S1BVV 스위칭 경로가 포함된다면, 도 8a의 스위치 매트릭스도 역시 제1 및 제2 출력 노드(VP, VN)에서 +/-3*VV를 생성하기 위한 제11 모드를 제공하도록 동작할 수 있다.

상기에서는 도 8a에 도시된 망의 특정 스위칭 경로가 이용될 때 상이한 고정된 쌍극성 출력 전압을 제공하는 상황을 설명하였지만, 도 8a의 스위칭 경로들이 제공될 때, 선택사항의 SVVVP 및 S1BVV 스위칭 경로 없이도, 스위치 매트릭스는 출력 노드 쌍(VP, VN)에서 +/-2*VV, +/-VV, +/-VV/2, +/-VV/3, +/-VV/4, 또는 +/-VV/5로 이루어진 그룹으로부터 제어기에 의해 선택가능한 쌍극성 전압을 제공하도록 동작할 수 있다는 것은 명백하다. 이 범위의 선택가능한 출력 전압은 단 2개의 플라잉 커패시터와 13개의 스위칭 경로를 이용하여 달성가능하다.

스위칭 경로 S1BVV가 포함된다면, 도 8a의 스위치 매트릭스도 역시, 총 14개의 스위칭 경로를 이용하여, 출력 노드들에서 +/-3*VV를 생성하기 위해 선택가능한 제11 모드를 제공하도록 동작할 수 있다.

도 16a는 스위치 매트릭스의 또 다른 실시예의 회로도를 도시하며, 이것은 도 8a의 스위치 매트릭스의 모든 스위칭 경로를 포함하지만 2개의 추가적인 스위칭 경로가 제공되어 있다: 제3 플라잉 커패시터 노드(CF2A)와 제2 출력 노드(VN) 사이에 제공된 S2AVN; 및 제2 플라잉 커패시터 노드(CF1B)와 제4 플라잉 커패시터 노드(CF2B) 사이에 제공된 S1B2B.

도 16b는 도 16a의 스위치 매트릭스 내의 스위칭 경로의 네트워크 플랜을 도시한다. 본질적으로, 도 16b는, 사이에 각각의 스위칭 경로들이 제공되어 있는 노드쌍들을 더욱 명료하게 도시한다.

추가적인 스위칭 경로 S1B2B 및 S2AVN를 제공함으로써, 도 16a의 스위치 매트릭스는 제12 모드에서 동작하여 출력 노드 쌍(VP, VN)에서 +/-VV/6의 쌍극성 출력 전압을 제공할 수 있다.

이해하겠지만, 도 16a의 스위치 매트릭스는 도 8a의 스위치 매트릭스의 스위칭 경로들 모두를 포함하므로, 전술된 바와 같이 처음 10개 모드를 제공하도록 도 16a의 스위치 매트릭스를 제어하는 것도 가능하다.

상기와 같이, S1BVV 스위칭 경로는 +/-3*VV의 쌍극성 출력 전압이 희망될 때에만 요구되며, 제11 모드를 이용하여 생성되며, SVVVP 스위칭 경로는 VP 출력 노드에서 전압 VV를 생성할 때 선택사항으로서 이용된다.

제12 동작 모드에서, 도 16a의 스위치 매트릭스는 출력 노드 쌍(VP, VN)에서 +/-VV/6의 쌍극성 출력 전압을 제공하도록 동작할 수 있다.

도 17a는, 출력 노드 쌍에서 상기 쌍극성 전압을 제공하기 위해 이용될 수 있는 도 16a의 스위치 매트릭스의 복수의 스위칭 상태들의 한 실시예를 나타낸다. 도 17a는 각 상태에서 활성화된 스위칭 경로들과 결과적인 각각의 회로 토폴로지를 도시한다.

제1 상태 PA, 및 제2 상태 PB는 이미 설명된 이들 명칭들의 상태들과 동일하다.

PT로 라벨링된 제3 상태에서, 제1 플라잉 커패시터 노드(CF1A)는 기준 노드(VG)에 접속되고, 제2 플라잉 커패시터 노드(CF1B)는 제4 플라잉 커패시터 노드(CF2B)에 접속되며, 제3 플라잉 커패시터 노드(CF2A)는 제2 출력 노드(VN), 즉 비축 커패시터(CRN)의 비-접지 노드에 접속된다.

PS로 라벨링된 제4 상태에서, 제2 플라잉 커패시터(CF2)는 출력 노드들(VP 및 VN) 양단에, 즉, 기준 노드(VG)에 접속되지 않은 양쪽 비축 커패시터(CRP 및 CRN)의 노드들 사이에 접속된다.

상기 모드들과 유사한 분석에 의해,

상태 PB에서, VP = V(CF1) - V(CF2), 상태 PT에 있는 동안, VN = -(V(CF1) -V(CF2)), 따라서 VN = -VP.

그러나 상태 PS에서, V(CF2) = VP - VN, 따라서 V(CF2) = VP - (-VP) = 2*VP.

상태 PB로 되돌아 가면, V(CF1) = V(CF2) + VP, 따라서 V(CF2) = 2*VP + VP = 3*VP.

그러나 상태 PA에서, VV = VP + V(CF2) + V(CF1) = VP + 2*VP + 3*VP = 6*VP, 따라서 VP = VV/6 그에 따라 VN = -VP = -VV/6.

도 17b는, 이 모드의 상기 각 상태에서 도 4a의 스위치 매트릭스의 어느 스위칭 경로가 이용되는지를 도시하는 표이다.

다양한 상태들이 다양한 방식으로 시퀀싱될 수 있다. 또한 상태 PA는 시퀀스에서 한 번보다 많이 인터리빙될 수 있다. 또한 상기 다른 동작 모드들에서와 같이, 상태들 중 일부는 부하 수요 및 드룹에 따라 특정 사이클에서 생략될 수 있다.

상기 제12 모드에서 설명된 바와 같이, 도 16a의 스위치 매트릭스는, 선택사항의 SVVVP 및 S1BVV 스위칭 경로를 포함하지 않더라도, 도 8a의 스위치 매트릭스의 모든 스위칭 경로를 포함하여, 제1 내지 제10 모드에서 출력 노드 쌍(VP, VN)에서 +/-2*VV, +/-VV, +/-VV/2, +/-VV/3, +/-VV/4, +/-VV/5 중 하나의 쌍극성 전압을 생성하도록 동작할 수 있다. 도 16a의 스위치 매트릭스는 또한, 선택사항의 SVVVP 및 S1BVV 스위칭 경로를 포함하지 않더라도, 추가 스위칭 경로 S1B2B 및 S2AVN를 제공하여, 제12 모드에서 동작하여 제1 및 제2 출력 노드(VP, VN)에서 +/-VV/6의 쌍극성 출력 전압을 제공할 수 있다. S1BVV 스위칭 경로가 포함된다면, 도 16a의 스위치 매트릭스도 역시 출력 노드들에서 +/-3*VV를 생성하기 위한 제11 모드를 제공하도록 동작할 수 있다.

상기에서는 도 16a에 도시된 망의 특정 스위칭 경로가 이용될 때 상이한 고정된 쌍극성 출력 전압을 제공하는 상황을 설명하였지만, 적어도 도 10a의 스위칭 경로들이 제공될 때, 선택사항의 SVVVP 및 S1BVV 스위칭 경로들을 포함하지 않더라도, 스위치 매트릭스는 출력 노드 쌍(VP, VN)에서 +/-2*VV, +/-VV, +/-VV/2, +/-VV/3, +/-VV/4, +/-VV/5, 또는 +/-VV/6로 이루어진 그룹으로부터 제어기에 의해 선택가능한 쌍극성 전압을 제공하도록 동작할 수 있다는 것은 명백하다. 이 범위의 선택가능한 출력 전압은 단 2개의 플라잉 커패시터와 15개의 스위칭 경로를 이용하여 달성가능하다.

S1BVV 스위칭 경로가 제공된다면, 스위치 매트릭스는 출력 노드 쌍(VP, VN)에서 +/-3*VV, +/-2*VV, +/-VV, +/-VV/2, +/-VV/3, +/-VV/4, +/-VV/5, 또는 +/-VV/6로 이루어진 그룹으로부터 제어기에 의해 선택가능한 쌍극성 전압을 제공하도록 동작할 수 있다. 이 범위의 선택가능한 출력 전압은 단 2개의 플라잉 커패시터와 16개의 스위칭 경로를 이용하여 달성가능하다.

도 18은, 스위칭 경로망이 명확하게 도시되어 있는, 도 16a와 유사한, 또 다른 스위치 매트릭스의 회로도를 도시한다. 이 스위치 매트릭스는 도 16a의 스위치 매트릭스를 포함하지만, 추가의 전압 입력 노드(VW) 및 스위칭 경로들(S1AVW 및 S2AVW)과 선택사항으로서 S1BVW 또는 SVWVP를 포함한다.

제어기가 입력 전압(VV) 대신에 추가 입력 전압(VW)을 선택하는 경우에, 스위칭 경로(S1AVV 및 S2AVV)(및 적용가능한 경우 S1BVV 또는 SVVVP)는 전술된 제1 내지 제12 스위칭 모드들의 스위칭 페이즈들 모두에서 개방된 채로 있고, 스위칭 경로들(S1AVW 및 S2AVW)(및 적용가능한 경우 S1BVW 또는 SVWVP)는 그들 대신에 이용된다.

이들 추가 스위칭 경로들은 스위치 매트릭스가 VV 또는 VW로부터 공급되는 것을 허용한다. VV와 VW가 동시에 이용가능하지만 상이한 전압이라면, 이것은 더 넓은 범위의 출력 전압, 즉, VV로부터 유도가능한 것들과 VW로부터 유도가능한 것들의 조합을 허용한다. 일부 경우에, 예를 들어 호스트 장치가 5V USB 포트로부터 또는 USB 접속이 없을 시에 3V 배터리-유도형 공급으로부터 전력을 공급받는 경우 한 번에 단 하나만 선택될 수 있다.

어느 경우든, 스위치들의 직렬 접속으로부터 생기는 옴 손실을 피하기 위해, VV와 VW 사이에서 업스트림 선택기 스위치를 이용하는 것이 아니라, 이들 병렬 스위치들을 이용하는 것이 바람직하다.

단 하나의 추가 입력 전압(VW)이 도시되어 있지만, 당업자라면 이해하는 바와 같이, S1AVW 및 S2AVW(및 필요하다면 S1BVW)와 유사한 적절한 추가 스위칭 경로를 제공함으로써 임의 개수의 추가 입력 전압이 이용될 수 있다.

도 16a의 스위치 매트릭스에 기초한 스위치 매트릭스만이 도 18에 도시되어 있지만, 도 3a 및 도 8a의 스위치 매트릭스는 추가의 입력 전압(들)을 제공하기 위해 유사한 방식으로 수정될 수 있다는 것이 명백할 것이다.

앞서 언급한 바와 같이, 스위칭 경로는 하나의 스위치를 포함하거나, 아마도 복수의 스위치를 포함하는 등가의 네트(nets)를 포함할 수 있다. 도 19a는, 스위칭 경로망이 명확하게 도시되어 있는, 이러한 네트를 포함하는 스위치 매트릭스의 회로도를 도시한다. 도 19b는 도 19a의 스위치 매트릭스 내의 스위칭 경로의 네트워크 플랜을 도시한다.

여분의 경로들은 도 19b를 도 16b와 비교함으로써 가장 명확하게 식별될 수 있다. 도시된 네트워크는 유사하지만, 도 19b는, VN으로의 스위칭 경로들에 접속된 플라잉 커패시터 단자들(CF1B, CF2B 및 CF2A)을 접속하는 것들로의 여분의 스위칭 경로들과 함께, 추가 노드들 XX, YY, ZZ을 도시하고 있고, 이 노드들에서는 이들 단자들에 이전에 접속된 스위칭 경로들이 이제 종단하고 있다. 예를 들어, 도 19b에서, CF2의 정극성 플레이트(노드 CF2A)는 스위칭 경로를 통해 VN에 직접 접속되지만, 추가의 스위칭 경로와 노드 ZZ를 통해 다른 스위칭 경로들에도 접속되는데, 노드 ZZ에서는 CF2A에 이전에 접속된 다른 스위칭 경로들이 이제 종단하고 있다.

추가의 스위칭 경로들은 제2 출력 노드(VN)에 접속된 스위칭 경로들에 대한 스트레스를 줄이는 작용을 한다. 특히, 각각의 커패시터 단자들(예를 들어, CF2A)이 VN으로 스위칭된 상태들 동안에 이들 여분의 스위칭 경로들이 비활성화된다면, 고 전압 노드 VV 또는 VP로의 다른 개방된 스위칭 경로들(예를 들어, S2AVP, S2AVV)의 근처 단자들은 부극성 전압 VN에 더 이상이 접속되지 않아서, 최대 전압 스트레스(예를 들어, VV - VN)를 받지 않는다. 이러한 상태에서, 노드 ZZ는 (예를 들어, S2AVG에 의해) 접지에 접속되어, 스트레스를 VN - VG로 감소시킬 것이다. 즉, 추가의 스위칭 경로들은 임의의 하나의 스위칭 경로와 그 컴포넌트 물리적 스위치들 양단의 최대 전압을 감소시키는 작용을 하여, 이들 스위칭 경로들을 구현하기 위해 더 작거나 더 간단한 구조가 이용되는 것을 허용하므로 유익하다.

소정 노드들에서의 접속에 관여하는 이들 스위칭 경로들은, 각 스위칭 상태에서 전압 노드들(VP, VN, VQ, VM, VV, 및 VG)로의 플라잉 커패시터 노드들의 접속에 영향을 주지 않는다. 설명된 T-스위치 배열은 이들 노드들의 요구되는 상호접속을 구현하기 위한 변종 방법으로서만 역할한다.

부하를 줄이기 위해 단 3개의 추가 스위칭 경로가 제공되지만, 상이한 실시예에서는 스위치 매트릭스의 스위칭 요소들 양단의 스트레스를 줄이기 위해 3개보다 적거나 더 많은 추가 스위칭 경로가 제공될 수 있다는 것은 명백하다.

도 20a는, 전술된 제1 내지 제12 모드들 중 임의의 하나 또는 그 이상에서 동작가능한 전하 펌프 회로(202)를 포함하는, 오디오 출력 체인(200)을 개략적으로 도시한다.

도 20a로부터 알 수 있는 바와 같이, 전하 펌프 회로(202)는, 스위치 매트릭스 또는 스위칭 경로망(204) 및 원하는 출력 전압들을 제공하도록 스위치 매트릭스(204)의 다양한 스위칭 경로들의 개방, 즉, 인에이블링, 및 폐쇄, 즉, 디스에이블링을 제어하기 위한 스위치 제어기(206)를 포함한다. 스위치 매트릭스(204)는 다양한 노드들을 선택적으로 함께 접속하도록 동작할 수 있다. 이들 노드들은, 전하 펌프 회로가 사용 중에 있을 때, 입력 공급 전압(VV), 기준 또는 접지 전압(VG), 제1 및 제2 플라잉 커패시터(CF2, CF1), 및 출력 노드 쌍(VP, VN)과의 접속을 위한 전하 펌프 회로 상의 단자들일 수 있다. 제1 및 제2 비축 커패시터(CRP, CRN)는, 전술된 바와 같이, 출력 노드 쌍들로의 하드-와이어드 접속용으로 배열된다.

제어 데이터(208)가 전하 펌프 회로(202)의 스위치 제어기(206)를 제어하도록 동작할 수 있는 전하 펌프 제어 블록(210)에 제공된다. 제어 데이터(208)는 볼륨 제어 신호, 즉, 이득 신호일 수 있다. 제어 데이터는 또한 셧-다운/스타트-업 신호를 포함할 수도 있다.

신호 데이터(212)가 신호 경로 블록(214)에 제공된다. 신호 데이터는 디지털 또는 아날로그 데이터일 수 있고, 소정의 업스트림(아날로그 또는 디지털) 이득을 이미 겪었을 수 있다. 또한, 신호 데이터(212)는 오디오 데이터일 수 있다.

신호 경로 블록(214)은 입력(213)에서 신호 데이터(212)를 수신하고 이 신호 데이터를 출력 구동기(218)에 결합한다. 출력 구동기(218)는, 전하 펌프(202)의 공급(VP, VN)으로부터 전력을 공급받는 출력단(222)을 적어도 포함한다. 이 예시된 예에서, 공급(VV, VG)으로부터 전력을 공급받을 수 있는 선행 증폭단(220)도 역시 포함된다.

기타의 회로(216), 예를 들어, DAC 또는 전치 증폭기 이득단이 입력(213)으로부터 출력 구동기(218)로의 경로에 제공될 수 있다. 이 선행 회로(216)의 일부와 (218)의 일부 또는 모든 선행단이 VV, VG로부터 공급받을 수 있다.

도 20a에는 도시되지 않았지만, 전하 펌프 회로 또는 VV 및 VG로부터 전력을 공급받거나 받지 않을 수 있는 기타의 회로가 제공될 수 있다. 예를 들어, 이 기타의 회로는, 디지털 공급 DVDD 및 DVSS로부터 전력을 공급받을 수 있는 디지털 필터링 또는 디지털 지연단을 포함할 수 있다.

또한, 신호 경로 블록(214)에는, 제어 데이터(208)에 의해 제어되는, 이득/볼륨 조절이 포함될 수 있다. 이득/볼륨 조절은, 디지털적으로, 즉, DAC(미도시) 이전에, 또는 아날로그 비-최종단에서 아날로그 방식으로, 또는 출력 구동기(218)에서/부근에서 수행될 수 있다.

신호 경로 블록(214)의 출력은, 모노 또는 스테레오 잭과 같은 커넥터(미도시)를 통해, 헤드폰, 스피커, 라인 부하, 또는 촉각이나 압전 트랜스듀서 또는 초음파 트랜스듀서와 같은 또 다른 타입의 트랜스듀서일 수 있는 부하(미도시)에 제공된다. 따라서, 오디오 신호는, 음악이나 말 등과 같은 가청 음향으로/으로부터 변환된 데이터를 포함할 수 있지만, 오디오 신호는 추가로 또는 대안으로서 촉각 트랜스듀서 등을 구동하기 위한 초음파 데이터 및/또는 파형을 포함할 수 있다는 것을 이해할 것이며, 용어 "오디오", "오디오 신호", 및 "오디오 출력 체인"은 그에 따라 이해되어야 한다.

제1 내지 제12 모드에서 앞서 설명된 바와 같이, 공칭 전하 펌프 쌍극성 출력 전압은 다음 중 하나가 되도록 선택될 수 있다: +/-3*VV, +/-2*VV; +/-VV; +/-VV/2; +/-VV/3, +/-VV/4; +/-VV/5 또는 +/-VV/6. 즉, 스위치 제어기는 이들 전압들에 대응하는 모드들을 선택적으로 제공하게끔 스위치 매트릭스를 구동하도록 동작할 수 있다.

전하 펌프 회로(202)로부터의 출력 전압(VP, VN)은 입력 제어 데이터(208)에 기초하여 전하 펌프 제어 블록(210)을 통해 선택될 수 있다. 입력 제어 데이터(208)는, 예를 들어, 신호 데이터(212)와는 무관할 수 있는 볼륨 제어 신호일 수 있다. 전하 펌프 출력 전압은, 지정된 이득에서 최대 입력 신호(212)에 대해서도 클립핑을 피하도록 충분한 헤드룸(headroom)을 허용하게끔 설정될 수 있다. 그러나, 입력 신호가 지속적으로 최대 예상 진폭보다 작다면, 전하 펌프 출력 전압은 불필요하게 클 것이므로 전력을 낭비하게 된다. 따라서, 전하 펌프 출력 전압 및 아마도 기타의 동작 파라미터들을, 아마도 제어 데이터(208) 외에도, 입력 신호(212)에 의존하게 하는 것이 유익하다.

따라서 전하 펌프 제어(210)는 입력 신호(212)의 크기를 나타내는 신호 Venv를 유도하는 포락선 검출 회로를 포함할 수 있다. 포락선 검출 회로는, 예를 들어, 입력 신호의 피크를 검출할 수 있고, 신호 크기에서의 증가에 대해 비교적 짧은 공격 시간으로 신속하게 응답하지만, 입력 신호에서의 감소에 대해 더 긴 감쇠 시간으로 더 느리게 반응한다. 신호 Venv로부터, 전하 펌프 제어기(210)는 전하 펌프 제어 신호(CPC)를 유도하여 전하 펌프 회로(202)의 스위치 제어기(206)에 출력할 수 있다.

따라서 제어 신호(CPC)는 신호 데이터(212)의 포락선의 크기를 나타날 수 있다. 전하 펌프 회로(202)는 대응하는 출력 전압(VP, VN)을 공급하도록 제어 신호(CPC)에 기초하여 제어될 수 있다. 따라서 전하 펌프 회로(202)의 출력 전압들은 제어 신호(CPC)에 따라 변동할 것이고, 이에 따라 비교적 큰 포락선은 전하 펌프 회로에 의해 비교적 높은 전압이 공급되게 하고, 역으로, 작은 포락선은 전하 펌프 회로에 의해 비교적 작은 전압이 공급되게 한다. 포락선 검출기 회로가 비교적 짧은 공격 시간을 이용한다면, 이것은, 신호 데이터(212)에서의 급속한 스파이크가 포락선 검출 회로에 의한 급속한 반응을 야기하여 공급 전압을 증가시키도록 급속한 응답이 이루어질 수 있는 반면, 하나의 고-진폭 신호 피크 뒤에는 곧 또 다른 것이 뒤따를 가능성이 높기 때문에, 긴 감쇠 시간은 제어 신호(CPC)의 불필요한 스위칭을 피할 것임을 보장할 것이다.

포락선 검출 회로의 또 다른 예는, 입력 신호의 포락선 Venv를 검출하여 이것을 어떤 임계치와 비교하는 검출기를 포함할 수 있다. 검출된 포락선이 임계치 아래이면, 전하 펌프 회로(202)는 비교적 낮은 전압을 제공하도록 제어될 수 있고, 검출된 포락선이 임계치 위이면, 전하 펌프 회로(202)는 비교적 높은 전압을 제공할 것이다. 절약하는 것보다 더 많은 에너지를 낭비할 수도 있는 전하 펌프 전압 레벨들 사이의 비생산적인 스위칭을 피하기 위해, 비교에 적용되는 소정 히스테리시가 있거나, 전하 펌프(202)가 제어 신호(CPC)를 통해 그 출력 전압(들)을 줄이도록 명령받는 것이 허용되기 이전에 부과되는 최소 타임아웃이 있을 수 있다.

더 일반적으로는, 포락선 검출 회로는 명시적인 피크 검출기 또는 실제 신호 Venv를 포함하지 않지만, 전하 펌프 제어 신호(CPC)는, 다른 수단, 예를 들어, 피크 검출 없이 입력 신호 데이터(212)에 결합된 비교기에 의해 생성될 수 있고, 비교기는 일종의 포락선 검출을 효과적으로 제공하고 전하 펌프 제어 신호(CPC)를 생성하기 위해 히스테리시스 및/또는 타임아웃을 가진다.

공격 및 감쇠 시간 제약, 또는 히스테리시스 또는 타임아웃에 따라, 포락선 검출기로부터 출력된 신호 Venv는 순시적 입력 신호(212)를 더 근접하게 또는 덜 근접하게 따를 수 있다. 이것은 본질적으로 순시적 입력 신호를 추적할 수 있다.

앞서 언급된 바와 같이, 출력 구동기(218) 및/또는 블록(216)의 요소들은 출력 신호가 되는 것에 이득을 적용하기 위한 수단을 포함할 수 있다. 포락선 검출기는 바람직하게는 이들 이득 블록들 이전의 신호 데이터를 취하며, 따라서 출력 구동기(218) 또는 그에 선행하는 임의의 회로(216)에서 겪게 되는 임의의 처리 지연 이전에 입력 신호가 샘플링된다. 특히 회로(216)는, 신호에 처리 지연을 도입할 수 있는 오버-샘플링 DAC(미도시)에 선행하는 디지털 보간 필터(미도시)를 포함할 수 있다. 임의의 이러한 지연은 임의의 피크 검출기의 공격 시간에 관한 요건을 완화시키고, 갑작스런 신호 스파이크에 기인한 과부하를 피하기 위해 전하 펌프(202)에게 제 시간에 그의 출력 전압(들)을 램프 업(ramp up)할 더 많은 시간을 줄 것이다. 포락선 검출기는 비대칭 지연을 포함하여, 신호 레벨에서의 임의의 증가에 대해서는 신속한 응답을 허용하지만, 그 출력이 감쇠를 시작하는 것이 허용되기 이전에 지연을 도입하여, 신호가 상기 처리 지연을 통해 전파하기 이전에 전하 펌프 출력이 감쇠하는 것을 피한다.

그러나, 구동기(218)로부터의 출력 신호의 스윙은 이 가변 이득을 겪고, 신호 샘플링된 업스트림은 출력 신호를 직접 나타내지 않는다. 포락선 검출기로의 인가를 위해 신호가 탭 오프되는 지점으로부터 하류에 적용된 이 이득의 효과에 대해 보정하기 위한 몇 가지 방법이 있다: 인가된 입력 신호(212)와 전하 펌프 제어 블록(210) 내의 포락선 검출기 사이의 경로에 등가 이득이 삽입될 수 있다; 포락선 검출기 출력 신호는 신호 경로에 적용된 이득을 고려하여 진폭이 조절될 수 있다; 포락선 검출기 출력 신호에 적용되는 임계치 레벨은 프로그램된 이득을 보상하도록 조절될 수 있다.

즉, 전하 펌프(202)는, 이득 제어, 또는 볼륨, 신호에 의해 제어되는 이득의 소정 인가 이전에 입력 오디오 신호로부터 유도된 전하 펌프 제어 신호에 의해 제어될 수 있고, 전하 펌프 제어 신호는 이득 제어, 볼륨, 신호에 따라 조절된다.

전하 펌프 제어 블록(210)은 증폭기 블록(218)의 단(stage)들의 바이어스 전류를 제어하기 위한 출력을 가질 수도 있다. 예를 들어, 가령 입력 신호 크기 또는 볼륨 설정에 기초하여, 구동기단(218)으로부터 출력되는 신호가 작을 것으로 예측될 수 있다면, 너무 많은 왜곡이나, 또는 사실상 어떠한 왜곡도 야기하지 않고 적어도 출력단의 바이어스를 줄이는 것이 가능할 것이다. 출력 구동기가 낮은 이득으로 설정된다면, 총 출력 노이즈에 대한 선행단들의 기여는 감소될 수 있어서, 이들 단들의 입력단 바이어스는 이 출력 노이즈에 중요한 영향을 미치지 않고 감소될 수 있다. 이들 바이어스는 편리하게도 전하 펌프 제어 블록(210)을 통해 제어될 수 있다.

전하 펌프 제어 블록(210)으로부터의 제어 신호는 스위치 제어기(206)에 제공된다. 스위치 제어기(206)는 전하 펌프(202)의 스위치 매트릭스(204) 내의 스위치들에 대한 구동 신호를 출력한다.

스위치 제어기(206)는 전하 펌프 제어(210)로부터의 제어 신호에 기초하여 스위치 매트릭스(204)를 제어하여 (VP, VN)에서 쌍극성 출력 전압의 선택된 값을 생성하도록 필요한 스위치 선택 및 페이징(phasing)을 제공할 수 있다. 전술된 바와 같이, 공칭 쌍극성 출력 전압은, +/-3VV, +/-2VV, +/-VV, +/-VV/2, +/-VV/3, +/-VV/4 +/-VV/5 또는 +/-VV/6이 되도록 선택될 수 있다.

또한, 스위치 제어기(206)는, 가벼운 부하가 예상될 때에는 스위칭 활동을 줄이지만 무거운 부하가 예상될 때에는 과도한 리플(ripple)을 생성하지 않기 위하여, 제어 데이터(208), 예를 들어, 볼륨 제어 신호, 또는 포락선 검출기 출력 신호에 기초하여, 스위치 매트릭스(204)를 제어하여 전하 펌프의 다른 동작 파라미터들, 예를 들어, 스위치 매트릭스(204)의 스위칭의 빈도 또는 시퀀싱을 변동시킬 수 있다.

따라서, 스위치들의 스위칭 빈도 또는 상태들의 시퀀서 또는 선택 또는 전하 펌프(202)의 기타의 동작 파라미터들은, 스위치 제어기로부터의 피드 포워딩된 제어 신호에 따라 조절될 수 있다. 그러나, 일부 실시예들에서 스위치들의 스위칭 또는 기타의 동작 파라미터들은 전하 펌프 출력 노드들로부터 피드백된 신호들에 의해 영향을 받을 수 있다.

도 20b를 참조하면, 적절한 전하 펌프 쌍극성 출력 전압(VP, VN)을 생성하도록 스위치 제어 블록(206)에 의해 제어되는 스위치 매트릭스(204), 즉, 스위치망을 포함하는 전하 펌프(202)를 제어하는 전하 펌프 제어 블록(210)이 도시되어 있다. 도 20b에서, 스위치 제어 블록(206)의 실시예의 더 상세사항이 명료하게 도시되어 있다. 스위치 제어 블록(206)은 제어 로직 블록(252)의 제어하에 스위치 매트릭스의 스위치들을 구동하는 시퀀서(250)를 포함하는 것으로 도시되어 있고, 제어 로직 블록(252)은, 시퀀서(250)에 인가하기 전에 인입 클록 CK의 주파수를 분할하는 클록 분할기(254)에 대한 분할 비율 N을 선택할 수 있고, 시퀀서(250)가 시퀀싱할 다양한 저장된 시퀀스들 중 하나를 선택할 수 있다. 제어 로직(252)은 또한, 다양한 다른 출력들에 의해 그리고 후술될 다양한 다른 입력들에 따라 시퀀서 출력을 제어한다.

앞서 언급한 바와 같이, 스위치들을 스위칭하는데 있어서 전하 펌프(202)에 의해 소비되는 전력은, 스위칭 시퀀스를 중단하고, 필요한 스위치들을 스위칭하는데 관여된 에너지를 소비할 가치가 있을 정도로 충분히 비축 커패시터(CRP, CRN) 상의 전압이 드룹했을 때에만 스위치들을 활성화함으로써 줄어들 수 있다. 전압 드룹은, 실제의 출력 전압을, 예컨대 용인가능한 전압 드룹과 동일한 양만큼 타겟 전압보다 작은 전압과 동등한 비교 전압과 비교하고, 시퀀싱을 중단하기 위해 이러한 비교의 결과를 비교 제어 신호로서 스위치 제어기(206) 내의 제어 로직(252)에 전달함으로써 검출될 수 있다.

도 20b에서, 전하 펌프 출력 전압(VP)은 비교기(256)에 입력되는 것으로 도시되어 있고, 그것은 비교기(256)에서 다중입력 다중출력 멀티플렉서(258)에 입력되는 복수의 비교 전압(VenvP, VenvN, Vref1, Vref2, VV/2-50mV, VV/4.2) 중 하나로부터 선택된 비교 전압 Vcomp와 비교된다. 비교기 출력 신호 Vco는 제어 로직 블록(252) 내의 로직에 입력된다. 이 제어 로직 블록은 시퀀서에게 "Stop"이라 라벨링된 입력을 통해 시퀀싱을 중단할 것을 명령할 수 있다.

비교는 등가 수단에 의해 수행될 수 있다. 예를 들어, 차이 증폭기단(미도시)에 의해 차이 전압이 생성될 수 있고, 이 차이 전압은 공칭 전압과 실제 출력 전압 사이의 차이를 나타내며, 이 차이 전압은 비교기(256)와 유사한 비교기에 의해 허용가능한 드룹을 나타내는 기준과 비교될 수 있다.

유사하게, 차이 출력 전압 VP - VN은 차이 증폭기단(미도시)에 의해 생성될 수 있고, 이 차이 전압은 임계치 전압과 비교된다.

어느 경우든, 이 차이 전압의 생성은, 스위칭 스파이크를 평활화하는 소정의 저역 통과 필터링, 또는 부하의 증가를 시도 및 예상하기 위해 상기 비교를 드룹의 경사 증가에 민감하게 하는 소정의 고역 통과 필터링을 포함할 수 있다.

전술된 전하 펌프 회로의 공칭 출력 전압은, 입력 공급 전압의 유리 분수, 아마도 가분수 또는 배수이므로, 비교 전압 Vcomp는 공급 전압의 이러한 분수의 약간 아래로, 예를 들어, "VV/2 - 50mV" 또는 "VV/4.2"로 라벨링된 자명한 멀티플렉서의 입력보다 약간 아래로 설정될 수 있다. 대안으로서, 비교 전압 Vcomp는, 특히 최대 증폭기 출력 신호가 공급 전압의 분수가 되는 것이 아니라 절대 전압의 관점에서 명료하게 정의되어 있다면, 아마도 밴드갭 전압 기준과 같은 공급-독립적 전압 기준으로부터 유도되는, 예를 들어, Vref1 및 Vref2로 라벨링된 멀티플렉서 입력과 같은 절대값에 설정될 수 있다.

따라서, 특정한 공칭 쌍극성 출력 전압, 예컨대 +/-VV/2에 대응하는 모드에서 동작할 때의 출력 전압은 더 낮은 전압에 정착할 것이고, 아마도, 기준이 공급-독립적 값에 설정되고 인가된 공급 전압이 그 최소 또는 그 공칭 값 위로 증가한다면 상당히 더 낮은 전압에 정착할 것이다. 그러나, 전하 펌프는 그 모드와 연관된 공칭 출력 전압에 대응하는 모드에서 동작하는 것으로 여전히 간주될 수 있다.

비교 전압 Vcomp는 고정될 수 있거나, 예를 들어 제어 로직이 멀티플렉서 접속을 변경하거나 수신된 기준 전압의 어떤 다른 변경에 의해 예를 들어 전하 펌프의 선택된 출력 전압에 따라, 사용 동안에 변경될 수 있다.

비교 전압 Vcomp는, 예를 들어, 도 20b에 도시된 포락선 검출기의 출력 Venv에 기초하여 가변적일 수 있다. 입력 오디오 신호(212)가 작아지면, 비축 커패시터들은 재충전되기 이전에 유사하게 작은 값 또는 어떤 최소 헤드룸 전압으로까지 방전하는 것이 허용되어, 스위칭 에너지를 절감할 것이다.

각각의 비축 커패시터 전압(VP, VN)은, 각각의 비교 전압에 관하여, 독립적으로 모니터링될 수 있다. 전하 펌프 출력 전압(VN)은 제2 비교기(260)에 입력되어 제어 로직 블록(252)에 의한 이용을 위한 제2 비교기 출력 신호(Vco2)를 생성하는 것으로 도시되어 있다. 편의를 위해 VN은 도시된 바와 같이 비교기(260)로의 입력 전에 반전될 수 있고, 이것은 편리하게도 대칭 응답이 요구되는 경우 공통의 비교 전압이 양쪽 비교기에 이용되는 것을 허용한다.

스위치 제어기(206) 내의 적절한 로직은 Vco 및 Vco2로부터 비축 커패시터 또는 커패시터들이 충전할 필요가 있는지를 결정할 수 있고, 그에 따라 비대칭 부하에 효율적으로 대처하도록 스위칭 시퀀스를 조절할 수 있다. 제어 로직(252)은, 각각 비축 커패시터(CRP 또는 CRN)를 충전할 스위칭 상태들에 우선권을 줄 것을 시퀀서에게 명령하는 제어 신호 PP 및 PN을 입력한다. 어떤 비축 커패시터도 충전이 필요하지 않다면, 비축 커패시터(CRP, CRN) 중 하나 상의 전압이 충전에 요구되는 스위칭 에너지를 소비할 가치가 있을 정도로 충분히 드룹할 때까지, 스위칭 시퀀스는 중단, 즉, 정지될 수 있다.

전하 펌프 제어(210) 내의 포락선 검출기가 입력 신호(212)의 크기의 표시를 제공한다면, 이 공통의 크기 신호 Venv는 정극성 VP 및 부극성 VN 전하 펌프 출력 전압 양쪽 모두에 이용될 수 있다. 포락선 검출기가, VenvP 및 VenvN으로 도시된, 입력 신호의 정극성 및 부극성 포락선의 별개의 표시를 제공한다면, 정극성 및 부극성 전하 펌프 출력 전압에 이용되는 비교 전압은 독립적으로 제어될 수 있거나, 특히 입력 신호(212)가 비대칭이라면 접지를 중심으로 더 이상 밸런싱되지 않을 수 있다. 즉, 전하 펌프 동작 모드의 공칭 쌍극성 전압이 대칭이더라도, 적어도 소정 기간 동안, 실제 쌍극성 출력 전압은 비대칭일 수 있다.

도 20c는 이러한 경우에 대한 입력 신호 파형 및 대응하는 포락선과 전하 펌프 출력 전압 파형을 나타낸다. 정극성 포락선 VenvP는 신호의 신속한 정극성 램프(ramp)를 따르지만, 피크 이후에 다음 번 더 작은 피크가 도달할 때까지 단지 천천히 감쇠한다. 부극성 포락선 VenvN은 신호가 눈에 띄게 부극성으로 갈 때까지 프리셋 최소값으로 감쇠한다. 이들 포락선들은 또한 프리셋 헤드룸 허용량만큼 입력 신호로부터 변위된다. 전하 펌프 출력 전압(VP)는, 신호 크기, 즉, 부하 전류에 의존하는 속도로 포락선 VenvP로 다시 감쇠하기 전에, VP가 포락선 VenvP로 감쇠될 때마다 비축 커패시터(CRP)가 충전됨에 따라 도약한다.

비축 커패시터의 방전으로 인한 출력 전압의 이러한 감쇠는 출력 전압의 "드룹"이라 불리는 것으로, 이 용어는 또한, 스위치들의 온 저항 및 유사한 효과에 의해 야기되는 공칭으로부터의 임의의 전압 차이를 포함하기 위해 사용된다.

따라서, VP가 정극성으로 램핑할 때 충전 이벤트는 빈번하지만, 부극성으로 램핑 또는 드룹할 때, 특히 신호가 제로 부근 또는 부극성으로 감소할 때는 충전 이벤트는 비교적 적다. (부극성 신호에서도, 일부 전류가 여전히 CRP로부터 취해져 증폭기 출력단의 요소들에 전력을 공급할 수 있다). 마찬가지로, CRN은, 대응하는 신호 및 포락선 VenvN이 부극성으로 램핑 또는 드룹핑하고 있는 동안에만 빈번하게 충전된다.

충전의 최대 속도에서, 출력 전압은, 이용되고 있는 상태들의 세트, 즉, 모드에 대한 공칭 출력 전압에 가깝게 상승할 수 있다. 예를 들어, 이 최대 전하 펌프 출력 전압은 +/-VV/2일 수도 있다. 더 큰 신호의 가끔식의 버스트를 허용하거나, 신호가 소정 기간 동안 작아질 경우 효율을 증가시키기 위해, 이용가능한 상태 세트, 즉, 전하 펌프의 동작의 기본 모드가, 예컨대 검출된 포락선에 기초한 제어 신호(CPC)에 따라 변경될 수 있다. 예를 들어 큰 포락선이 +/-VV를 생성할 수 있는 모드로의 모드 변경을 야기하거나, 또는 작은 포락선이 최대 +/-VV/4만을 생성할 수 있는 모드로의 모드 변경을 야기할 수 있다. 이 경우 전하 펌프의 동작은 피드포워드 또는 피드백된 제어 신호 양쪽 모두에 의해 영향받을 것이다.

따라서 스위치 제어기(206)는, 전하 펌프 출력 전압으로부터 유도된 비교 제어 신호 또는 신호들을 통한 피드백에 기초하여, 전하 펌프(202)의 동작 파라미터들을 조절하도록, 스위치 매트릭스(204)를 제어할 수 있다. 따라서 스위치 제어기(206)는, 전하 펌프 제어기(210)를 통해 피드포워드된 제어 신호 또는 전하 펌프 출력 전압으로부터 비교를 통해 피드백된 제어 신호에 기초하여, 스위치 매트릭스(204)를 제어할 수 있다. 스위치 제어기(206)는, 피드백 또는 피드포워드된 제어 신호(양쪽의 조합을 이용할 가능성도 포함)에 기초하여, 전하 펌프(202)의 동작 파라미터들을 조절하도록, 스위치 매트릭스(204)를 제어할 수 있다.

스위치 제어기(206)는, 피드백 또는 피드포워드된 제어 신호에 기초하여, 가벼운 부하에서는 각 스위치 천이에 요구되는 에너지를 감소시키면서 무거운 부하에서는 이용되는 일부 또는 모든 스위치들의 크기를 공급 드룹을 최소화하게끔 변경하도록 스위치 매트릭스(204)를 제어할 수 있다. (MOS 트랜지스터 스위치의 경우 총 트랜지스터 폭에 비례하는) 유효 스위치 크기는, 스위치의 병렬 요소들, 예를 들어, MOS 스위치의 병렬 요소들을 활성화 또는 비활성화함으로써 변경될 수 있다. 도 20b는, 큰 스위치 또는 작은 스위치가 요구되는지를 나타내는 논리 입력 "As"와, 각각의 스위치, 예를 들어, MOS 스위치(S1)의 각 부분을 제어하는, 예를 들어, S1A 및 S1B와 같은 2개의 제어선을 갖는 시퀀서를 도시함으로써 이러한 가능성을 나타내고 있다. 통상 S1A 및 S1B는 양쪽 모두 동일한 신호로 구동되어, 요구시에 S1의 양쪽 부분을 활성화할 것이다. 그러나 제어 로직(252)이 시퀀스의 입력 "As"를 어써팅하면, S1B에 대응하는 스위치 요소는 비활성화되므로, S1의 유효 크기를 감소시킨다. 다른 스위치들, 예를 들어, Sn의 유효 크기도 유사한 제어선쌍 SnA 및 SnB를 통해 유사하게 제어될 수 있다. 모든 스위치들의 크기는 동일한 입력 "As"에 의해 영향을 받거나, 유사한 입력을 통해 별개로 제어되거나, 일부 스위치들의 크기는 일정하게 유지될 수 있다.

스위치 제어기(206)는 또한, 피드백 또는 피드포워드된 제어 신호에 기초하여, 스위칭 페이즈들의 클록킹을 제어하는 입력 클록의 에지들에 적용되는 디더(dither)의 크기를 변경하도록 스위치 매트릭스(204)를 제어할 수도 있다. 디더 신호는, 가벼운 부하에서는 출력 내의 가짜 톤(spurious tone)을 줄이지만 무거운 부하에서는 듀티 사이클과 출력 임피던스를 보존하도록 포함될 수 있고, 여기서, 이러한 임의의 톤은 인가된 신호에 의해 무작위화되는 경향이 있다. 디더링은, 제어 로직으로부터, 시퀀스에 의해 이용되는 클록(CLK)을 생성하는 클록 체인 내의 소정 회로에 출력되는 제어 신호에 의해 제어될 수 있다. 제어 로직은 클록 분할기(254)로 입력 클록(CK)을 분할하는 계수 N을 조절할 수 있거나, 디더는 예를 들어 공지된 기술에 의해 디더 스펙트럼을 노이즈 성형하기 위해 어떤 더 복잡한 업스트림 회로(미도시)에 의해 생성될 수 있다.

예를 들어, 부하에 따라 전하 펌프(202)의 스위칭 주파수를 변경하기 위해, 전하 펌프의 동작 파라미터들을 조절하기 위하여 전하 펌프(202)의 출력 전류가 또한 모니터링될 수 있다.

한 실시예에서, 높은 전류가 검출되어, 낮은 임피던스가 접속되어 있다는 것을 나타낸다면, 헤드폰 부하가 추정될 수 있고, 이 경우 볼륨은 헤드폰 또는 사용자 과부하를 피하도록 제한되어야 하고, 그에 따라 전하 펌프(202)로부터의 출력단 공급 전압(VP, VN)은 감소될 수 있고, 또는 소정 기간 동안 낮은 전류만이 검출되어 높은 임피던스 부하의 접속을 나타낸다면, 라인 부하가 가정될 수 있고, 이 경우 신호-대-노이즈를 최대화하기 위해 최대 출력 스윙이 요구되고 결과적으로 비교적 높은 공급 전압이 전하 펌프(202)에 의해 출력될 것이 요구되는 한편 출력 부하 전류는 비교적 낮고, 또는 장치는 라인 출력이 접속되는 외주 주변기기나 부속물, 예를 들어, 도킹 스테이션로부터 전력을 공급받는 것으로 추정할 수 있으므로, 전력 효율은 덜 중요하다.

전류 감지 블록은 하나 이상의 스위치 양단의 전압 강하, 예를 들어, 스위치 매트릭스(204) 내의 MOS 스위치의 드레인-소스 전압을 모니터링할 수 있다. 도 20b의 실시예에서, 신호 VsnsP 및 VsnsP는 스위치 매트릭스로부터 나오는 것으로 도시되어 있으며, 매트릭스의 MOS 스위치의 각 단자에서의 전압을 나타낸다. 그 다음, 그들의 차이를 비교기(262)에 의해 임계치 신호와 비교하어 제어 로직(252)에 의해 이용되는 대응하는 논리 신호를 생성하여 전하 펌프 출력 전압이나 기타의 동작 파라미터들을 조절한다.

전류는 또한 출력 구동기 증폭기 내의 회로에 의해 감지될 수 있다. 이것은 또한 아마도 구동기 증폭기 출력 상에서의 접지로의 단락 검출과 같은 기능을 위해 이용될 수 있다. 이 경우, 감지된 전류, 또는 이로부터 유도된 과도 전류를 나타내는 논리 신호는 제어 로직(252) 대신에 또는 이에 추가하여 전하 펌프 제어(210)에 전송될 수 있다. 이것이 도 20b에서 전하 펌프 제어에 입력되는 출력 상태 검출 신호(Output Condition Detect Signal)로 도시되어 있다. 이러한 출력 상태 검출 신호는 또한 기타의 소스로부터, 예를 들어, 구동기 증폭기를 부하에 접속하는데 이용되는 출력 잭 소켓 상의 잭-검출 콘택트로부터 수신될 수도 있다.

도 20a에 나타낸 시스템은 신호 경로 블록(214)으로부터의 단일의 출력 경로만을 나타내지만, 도 20a의 시스템은 적절한 제어에 의해 도 21에 도시된 바와 같은 추가 신호 경로 블록(214')을 제공함으로써 스테레오 출력을 위해 개조될 수도 있다는 것을 이해해야 한다. 사실상, 좌측 채널과 우측 채널 사이에 유사한 상관관계를 상정하면, 2개의 전하 펌프에 독립된 출력들을 공급하는 비용의 가치가 없어서, 가장 과중한 수요에 대응하는 공통 제어가 공유된 전하 펌프에 인가될 것이다. 일반적으로 예를 들어 2.1, 5.1 또는 7.1과 같은 서라운드 음향 포맷을 위한 복수의 채널은 전하 펌프 제어 신호들의 적절한 조합에 의해 공통의 전하 펌프를 공유할 수 있다.

앞서 언급한 바와 같이, 전하 펌프 제어 블록(210)에 공급되는 제어 데이터는 스타트-업/셧-다운 명령을 포함할 수 있다. 이들은 스위치 제어기(206)를 통해 인가되어 스위칭 페이즈의 시퀀싱이나 지속기간 또는 (예를 들어, MOS 스위치에 인가되는 게이트 구동 전압을 조절함으로써) 이용되는 스위치들의 유효 크기 또는 저항을 변경할 수 있다.

제어 데이터는 또한 포락선 검출이나 볼륨 제어 데이터를 무시하고 스위치 제어기(206)의 설정을 직접 제어하기 위한, 예를 들어, 아마도 시스템 기동시에 고정된 전하 펌프 스텝-다운을 설정하거나, 출력 신호가 그와 다르게 알려진 경우, 예를 들어 고정된 진폭 톤인 경우, 포락선 검출기가 파워 다운되는 것을 허용하는 명령을 포함할 수 있다. 제어 데이터는, 어떤 센서들, 아마도 모바일 장치가 도킹 스테이션에 접속되는 때를 검출하는 기계적 스위치 또는 어떤 근접 검출기로부터 유도될 수 있다. 부하가 라인 부하인 것으로 알려져 바람직하게는 출력 신호가 신호-대-노이즈를 최대화하도록 증가될 것이고, 어쨌든 장치는 도킹 스테이션으로부터 전력을 공급받을 수 있으므로 출력단 효율은 더 이상 그렇게 중요하지 않다. 따라서 제어 데이터는 하드웨어 또는 소프트웨어에 의해 임의의 포락선 검출 회로를 디스에이블 또는 무시하도록 설정될 수 있다.

도 32b는 피드백된 신호에 대한 모든 다양한 응답을 인에이블하는 회로를 도시하지만, 특정 실시예는 아마도 이들의 부분집합만을 요구할 것이므로, 멀티플렉서와 그 기준 전압 입력들을 간단한 하드-와이어드 기준 전압 접속으로 대체함으로써 회로가 단순화될 수 있다.

스위치 매트릭스(204) 내의 스위칭 경로들은 MOS 스위치로서 구현될 수 있다. 특히, S2AVN 및 S2BVN과 같은 스위칭 경로들은 NMOS 스위치로서 구현될 수 있다. 도 22a는 NMOS 스위치의 단면도를 도시한다.

동작시, NMOS 소스, 드레인은 부극성 전압 VN을 받을 것이다. 이들 전압들 중 어느 하나가 p 기판보다 더 부극성이면, 접합은 순방향 바이어싱되고, 노드를 기판 전압으로부터 다이오드 강하로 클램프할 것이다. 아마도 래치업과, 예를 들어, 기생 npn 작용을 통한 예기지 않은 노드로의 전하의 주입이 있을 수 있다. 이를 피하기 위해, 기판은 칩 상의 가장 부극성의 전압, 아마도 VN에 접속될 수 있다. 그러나, 이것은 칩 상의 모든 NMOS의 임계 전압을 변경하여, VN이 변함에 따라 변하고, 칩에 걸쳐 VN 상의 노이즈를 결합시킬 것이다. 또한 일부 스위칭 상태에서(예를 들어, 제12 모드, 상태 PT, 도 17a) CF2B와 같은 노드는 실제로 VN보다 더 부극성일 수 있어서, 이 노드는 이 페이즈에서 전체 기판을 펌핑하여 부극성으로 할 필요가 있을 것이다.

이것을 피하기 위해, 및 회로의 나머지 부분에 대해 기판이 접지에 있도록 허용하기 위해, VN 스위치 아래의 기판은 현대의 IC 제조 프로세스 상에서 이용가능한 깊은-웰(또는 "트리플-웰") 옵션을 이용하여 격리될 수 있다. 도 22b는 각각의 몸체 접속을 이용하여 구성된 VN 스위치를 도시한다. 측면 n-웰 및 기저의 깊은 n-웰 주입(implant)은 이들 영역들을 분리한다. Vwell이 칩 상에서 가장 정극성의 전위라면, 이들 n-웰로의 접합은 순방향 바이어싱으로 끝날 수 없다.

S2AVN의 경우, NMOS 몸체는 VN에 하드-와이어드될 수 있는데, 이것은 2A가 결코 VN 아래로 가지 않기 때문이다. 그러나 S2BVN은 더 많은 어려움을 제기한다. 예를 들어 제12 모드에서의 동작을 고려해 보면, 상태 PT에서, 노드 2B는 VN보다 2*VV/6만큼 더 부극성이고, 다른 페이즈에서는 VN보다 더 정극성이다: S2BVN의 몸체를, 어느 쪽이 더 부극성인지에 따라 소스 또는 드레인으로 스위칭하기 위해 추가의 스위치들이 추가될 필요가 있다. 이들은 페이즈마다 스위치 제어기로부터의 여분의 라인에 의해 제어될 수 있지만, 2개의 노드 전압을 비교하여 몸체를 더 자율적으로 스위칭하는 회로를 구현하는 것이 가능하다.

마찬가지로, 유사한 NMOS 몸체 접속을 필요로 할 VN으로부터 전력 공급되는 증폭기들 내부에 NMOS가 존재할 수도 있다. 도 22c는 NMOS 출력단을 도시한다. VB가 일정하다면 이것은 Class A 소스 팔로워이다; 또는 MN2 게이트 전압은 Class AB 출력단을 구현하기 위해 A 상의 입력 신호에 의해 조정될 수 있다. 이 경우, MN2의 p-몸체는 VN에서 바이어싱되어, 주변 n-웰은 순방향 바이어싱의 위험 없이 접지에서 바이어싱될 수 있다. 그러나, MN1의 p-몸체는 VP 부근으로 풀업될 수 있는 Vout에 접속되어, 이 p-몸체를 둘러싼 n-웰은 VP(또는 그 이상)로 바이어싱될 필요가 있다.

도 22d는, 다시 한번 아마도 Class AB 출력단을 주는 A와 B 사이의 연결을 갖춘 CMOS 출력단을 도시한다. 양쪽 모두가 VP에 접속된다면 PMOS 웰은 격리 n-웰(A로 라벨링된 도면 참조)과 병합되거나, MN2 격리 웰이 예를 들어 VG에 접속된다면 분리될 수 있다(B로 라벨링된 도면 참조).

상기 설명은 일반적으로 스위칭 경로를 참조하고 있지만, 각 스위칭 경로는 하나의 스위치를 포함할 수도 있다는 점을 이해하여야 한다. 대안으로서, 각 스위칭 경로에 걸쳐 효율적으로 전압 스트레스를 관리하는 것이 바람직하므로 각 스위칭 경로는 임의 개수의 스위치를 포함할 수 있다.

전하 펌프의 회로는 하드-와이어드 로직에 의해 제어될 수 있다. 더 싸고 더 빠른 처리가 이용가능해짐에 따라, 일부 기능, 예를 들어 포락선 검출을 적절한 소프트웨어 알고리즘을 탑재한 범용 DSP 하드웨어로 구현하는 것이 바람직하다.

스위칭 경로는, 예를 들어 MEMS 릴레이와 같은 대안적 스위칭 구조를 이용할 수도 있다.

물리적 레이아웃 이유로 또는 공급 노이즈 관리 이유로 입력 공급 및 접지, 또는 아마도 전하 펌프 출력 노드에 대해 하나보다 많은 물리적 단자(예를 들어, 패키지 핀, 리드, 또는 솔더 볼)를 제공하는 것이 편리할 수 있고, 여기서, 사용시에 해당 단자는 기저 기판 또는 인쇄 회로 보드 상에서 함께 접속된다. 그러면 이들 단자들은 단일 노드를 구성할 것이다. 일부 경우에, 접속은 집적 회로로부터 소정 거리만큼 떨어져 인쇄 회로 보드에 대한 스타 접지 접속점을 제공하지만, 여전히 단일 노드를 구성할 것이다.

상기 설명된 실시예들은 2개의 플라잉 커패시터 및 연관된 스위치 매트릭스 또는 스위치망을 이용한다. 추가 실시예들에서, 설명된 바와 같은 전하 펌프는 더 큰 스위치망의 일부를 구성하거나 2개보다 많은 플라잉 커패시터를 이용하여, 예를 들어 더 추가의 전압을 생성할 수 있다. 그러나 이들 추가 스위칭 경로 또는 플라잉 커패시터가 제거된다면, 남은 회로는 여전히 상기 실시예에서 설명된 바와 같이 동작할 수 있다.

상기 설명된 실시예들에서의 커패시터와 출력의 전압 극성은, 정극성 입력 공급 전압(VV)(또는 VW)이 전하 펌프에 인가되는 것으로 가정하였다. 부극성 입력 공급 전압과 결과적인 전압 극성에 대한 조정에 의해 등가의 회로 및 동작이 가능하다.

요약하면, 본 발명의 실시예들은 전하 펌프로부터 한 쌍의 쌍극성 출력 전압을 제공하고, 전하 펌프는 특히 배터리-동력형 장치에 적합한 저전력 저비용의 전하 펌프이다. 설명된 실시예들은 또한, 소비보다는 구동기 상의 감소된 전력 소산이 문제가 되고 오디오 아티팩트의 제거 또는 적어도 최소화가 중요한 고전력 증폭기에도 적용가능하다.

상기에서 오디오 증폭기에 관련하여 본 발명을 설명하였지만, 당업자에게는, 본 발명은 기타의 시스템, 특히 유사한 주파수의 신호로 상당한 부하를 구동하는 시스템들, 예를 들어, 촉각 트랜스듀서 구동 및 초음파 구동기에도 적용가능하다는 것은 명백할 것이다.

Claims

쌍극성 출력 전압을 출력하도록 동작가능한 전하 펌프 회로(charge pump circuit)로서,
입력 전압으로의 접속을 위한 입력 노드(VV)와 기준 노드(VG);
상기 쌍극성 출력 전압을 출력하도록 배열된 출력 노드들(VP, VN)의 쌍;
2쌍의 플라잉 커패시터 노드들(CF1A, CF1B; CF2A, CF2B);
상기 입력 노드, 상기 기준 노드, 상기 출력 노드들 및 상기 플라잉 커패시터 노드들을 상호접속하기 위한 스위칭 경로망; 및
2개의 플라잉 커패시터가 상기 플라잉 커패시터 노드들에 접속되어 사용될 때 제1 모드 및 제2 모드를 선택적으로 제공하게끔 상기 스위칭 경로망을 제어하도록 동작가능한 제어기
를 포함하고,
적어도 상기 제1 모드는 +/-3VV, +/-VV/4, +/-VV/5 또는 +/-VV/6의 쌍극성 출력 전압에 대응하며, 여기서 VV는 상기 입력 전압인, 전하 펌프 회로.
제1항에 있어서, 적어도 상기 제1 모드는 +/-VV/5 또는 +/-VV/6의 쌍극성 출력 전압에 대응하는, 전하 펌프 회로.
제1항에 있어서, 상기 제2 모드는 +/-3VV, +/-2VV, +/-VV, +/-VV/2, +/-VV/3, +/-VV/4, +/-VV/5 또는 +/-VV/6으로 구성된 그룹으로부터의 쌍극성 출력 전압에 대응하는, 전하 펌프 회로.
제2항에 있어서, 상기 제2 모드는 +/-VV, +/-VV/2, +/-VV/3, +/-VV/4, +/-VV/5 또는 +/-VV/6의 쌍극성 출력 전압에 대응하는, 전하 펌프 회로.
제1항 또는 제2항에 있어서, 적어도 하나의 출력 전압(VP, VN)이 임계치 레벨과 비교되거나, 또는 상기 출력 노드들의 쌍 사이의 차이 전압(differential voltage)이 임계치 레벨과 비교되는, 전하 펌프 회로.
제5항에 있어서, 상기 임계치는 상기 입력 전압(VV)과는 무관한, 전하 펌프 회로.
제5항에 있어서, 제1 비축 커패시터(CRP)가 제1 출력 노드(VP)와 상기 기준 노드(VG) 사이에 접속되고, 제2 비축 커패시터가 상기 기준 노드(VG)와 제2 출력 노드(VN) 사이에 접속되어 사용될 때,
상기 제어기는, 제1 출력(VP)이 제1 임계치보다 크기가 작을 때에는 상기 제1 비축 커패시터(CRP)가 충전되고, 제2 출력(VN)이 제2 임계치보다 크기가 작을 때에는 상기 제2 비축 커패시터(CRN)가 충전되게끔 상기 스위칭 경로망을 제어하도록 동작할 수 있는, 전하 펌프 회로.
제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제어기는 제어 신호에 응답하여 한 사이클에서 다른 사이클로 스위칭 상태들의 시퀀스를 수정하도록 동작할 수 있는, 전하 펌프 회로.
제8항에 있어서, 상기 제어기는 사이클에서 스위칭 상태들의 순서 또는 개수를 변경함으로써 스위칭 상태들의 시퀀스를 수정하도록 동작할 수 있는, 전하 펌프 회로.
제8항에 있어서, 상기 제어기는 사이클에서 하나 이상의 스위칭 상태를 생략 또는 대체함으로써 스위칭 상태들의 시퀀스를 수정하도록 동작할 수 있는, 전하 펌프 회로.
제8항에 있어서, 상기 제어 신호는 부하 전류 수요의 표시 또는 출력 전압 레벨의 표시 중 적어도 하나를 포함하는, 전하 펌프 회로.
제8항에 있어서, 상기 제어 신호는 상기 출력 노드들(VP, VN) 중 적어도 하나로부터 피드백된 신호를 포함하는, 전하 펌프 회로.
제12항에 있어서, 차이 전압을 생성하기 위한 수단과 상기 차이 전압을 필터링하기 위한 필터를 포함하는, 전하 펌프 회로.
제12항에 있어서, 상기 제어 신호는 상기 출력 노드들 중 적어도 하나에서의 전압 드룹(voltage droop)의 표시를 포함하는, 전하 펌프 회로.
제12항에 있어서, 상기 제어 신호는 어느 출력 노드가 충전이 필요한지를 나타내는, 전하 펌프 회로.
제15항에 있어서, 상기 제어기는 충전이 필요한 출력 노드를 충전할 스위칭 상태들에 우선권을 주도록 상기 스위칭 상태들의 시퀀스를 수정하도록 구성된, 전하 펌프 회로.
입력 오디오 신호를 수신하고 상기 오디오 신호를 처리하여 부하를 구동하도록 배열된 오디오 출력 체인으로서, 상기 부하는, 헤드폰, 스피커, 라인 부하, 촉각 트랜스듀서, 압전 트랜스듀서, 및 초음파 트랜스듀서 중 적어도 하나를 포함하고, 상기 오디오 출력 체인은 제1항 내지 제4항 중 어느 한 항에 따른 전하 펌프 회로를 포함하는, 오디오 출력 체인.
제17항에 있어서, 상기 제어기는 상기 전하 펌프의 출력들 중 적어도 하나와 임계치 레벨과의 비교에 의존하여 상기 스위칭 경로망의 스위칭 시퀀스를 제어하도록 동작할 수 있는, 오디오 출력 체인.
제18항에 있어서, 상기 임계치 레벨은 상기 입력 전압(VV)과는 무관한, 오디오 출력 체인.
제18항에 있어서, 전하 펌프 제어기(210)를 더 포함하고, 상기 전하 펌프 제어기(210)는 제어 신호(208)를 수신하도록 동작가능하며, 상기 임계치 레벨은 상기 제어 신호(208)에 의존하는, 오디오 출력 체인.
제20항에 있어서, 상기 제어 신호(208)는 이득 또는 볼륨 신호인, 오디오 출력 체인.
제17항에 있어서,
제1 플라잉 커패시터(CF1) 및 제2 플라잉 커패시터(CF2)가 상기 플라잉 커패시터 노드들에 접속되고, 제1 비축 커패시터(CRP)가 제1 출력 노드(VP)와 상기 기준 노드(VG) 사이에 접속되고, 제2 비축 커패시터가 상기 기준 노드(VG)와 제2 출력 노드(VN) 사이에 접속되어 사용될 때,
상기 제어기는, 제1 출력(VP)이 제1 임계치보다 크기가 작을 때에는 상기 제1 비축 커패시터(CRP)가 충전되고, 제2 출력(VN)이 제2 임계치보다 크기가 작을 때에는 상기 제2 비축 커패시터(CRN)가 충전되게끔 상기 스위칭 경로망을 제어하도록 동작할 수 있는, 오디오 출력 체인.
제20항에 있어서, 상기 전하 펌프 제어기(210)는 상기 입력 오디오 신호(212)를 수신하도록 동작할 수 있고, 상기 임계치 레벨은 상기 입력 오디오 신호(212)에 의존하는, 오디오 출력 체인.
제17항에 있어서, 상기 제어기는 제어 신호에 응답하여 한 사이클에서 다른 사이클로 스위칭 상태들의 시퀀스를 수정하도록 동작할 수 있고, 상기 제어 신호는 이득 또는 볼륨 신호이거나, 또는 상기 입력 오디오 신호에 의존하는, 오디오 출력 체인.
제24항에 있어서, 상기 제어 신호는, 임의의 이득의 적용 이전에, 상기 입력 오디오 신호로부터 유도되고, 이득 제어 신호에 따라 조정되는, 오디오 출력 체인.
제1항 내지 제4항 중 어느 한 항에 따른 전하 펌프 회로를 포함하는 집적 회로.
제1항 내지 제4항 중 어느 한 항에 따른 전하 펌프 회로를 포함하는 오디오 장치.
제27항에 있어서, 상기 장치는 배터리 동력형 장치, 휴대형 장치, 개인용 오디오 장치, 개인용 비디오 장치, 모바일 전화, 휴대 정보 단말(personal data assistant), 게임 장치, 휴대형 컴퓨팅 장치, 랩톱 및 위성 항법 시스템 중 적어도 하나인, 오디오 장치.
쌍극성 출력 전압을 생성하도록 전하 펌프 회로를 제어하는 방법으로서, 상기 전하 펌프 회로는, 입력 전압으로의 접속을 위한 입력 노드(VV); 상기 쌍극성 출력 전압을 출력하도록 배열된 출력 노드들(VP, VN)의 쌍; 2쌍의 플라잉 커패시터 노드들(CF1A, CF1B; CF2A, CF2B); 및 상기 입력 노드, 상기 출력 노드들 및 상기 플라잉 커패시터 노드들을 상호접속하기 위한 스위칭 경로망을 포함하고, 상기 방법은,
2개의 플라잉 커패시터가 상기 플라잉 커패시터 노드들에 접속되어 사용될 때 제1 모드 및 제2 모드를 선택적으로 제공하게끔 상기 스위칭 경로망의 스위칭을 제어하는 단계
를 포함하고,
적어도 상기 제1 모드는 +/-3VV, +/-VV/5 또는 +/-VV/6의 쌍극성 출력 전압에 대응하며, 여기서 VV는 상기 입력 전압인, 방법.
쌍극성 출력 전압을 출력하도록 동작가능한 전하 펌프 회로로서,
입력 전압으로의 접속을 위한 입력 노드(VV)와 기준 노드(VG);
상기 쌍극성 출력 전압을 출력하도록 배열된 제1 출력 노드(VP)와 제2 출력 노드(VN);
2쌍의 플라잉 커패시터 노드들(CF1A, CF1B; CF2A, CF2B);
상기 입력 노드, 상기 기준 노드, 상기 제1 출력 노드, 상기 제2 출력 노드 및 상기 플라잉 커패시터 노드들을 상호접속하기 위한 스위칭 경로망; 및
제1 플라잉 커패시터(CF1) 및 제2 플라잉 커패시터(CF2)가 상기 플라잉 커패시터 노드들에 접속되고, 제1 비축 커패시터(CRP)가 상기 제1 출력 노드(VP)와 상기 기준 노드(VG) 사이에 접속되고, 제2 비축 커패시터가 상기 기준 노드(VG)와 상기 제2 출력 노드(VN) 사이에 접속되어 사용될 때 +/-VV/4의 쌍극성 출력 전압을 제공하게끔 상기 스위칭 경로망을 제어하도록 동작가능한 제어기
를 포함하고,
상기 제어기는, 제1 스위칭 상태에서는, 상기 제2 플라잉 커패시터(CF2)와 상기 제1 비축 커패시터(CRP)가 직렬로 접속되고 상기 직렬 접속된 제2 플라잉 커패시터(CF2)와 상기 제1 비축 커패시터(CRP)가 상기 제1 플라잉 커패시터(CF1)와 병렬로 접속되며 상기 제1 플라잉 커패시터의 한 노드가 접지에 접속되고,
제2 상태에서는, 상기 제2 플라잉 커패시터(CF2)가 상기 비축 커패시터들(CRP, CRN) 중 하나와 병렬로 접속되게끔 상기 스위칭 경로망을 제어하도록 동작할 수 있는, 전하 펌프 회로.
쌍극성 출력 전압을 출력하도록 동작가능한 전하 펌프 회로로서,
입력 전압으로의 접속을 위한 입력 노드(VV)와 기준 노드(VG);
상기 쌍극성 출력 전압을 출력하도록 배열된 제1 출력 노드(VP)와 제2 출력 노드(VN);
2쌍의 플라잉 커패시터 노드들(CF1A, CF1B; CF2A, CF2B);
상기 입력 노드, 상기 기준 노드, 상기 제1 출력 노드, 상기 제2 출력 노드 및 상기 플라잉 커패시터 노드들을 상호접속하기 위한 스위칭 경로망; 및
2개의 플라잉 커패시터가 상기 플라잉 커패시터 노드들에 접속되어 사용될 때 +/-VV/6의 쌍극성 출력 전압을 선택적으로 제공하게끔 상기 스위칭 경로망을 제어하도록 동작가능한 제어기
를 포함하고,
여기서, VV는 입력 공급 전압인, 전하 펌프 회로.
제31항에 있어서,
제1 플라잉 커패시터(CF1) 및 제2 플라잉 커패시터(CF2)가 상기 플라잉 커패시터 노드들에 접속되고, 제1 비축 커패시터(CRP)가 상기 제1 출력 노드(VP)와 상기 기준 노드(VG) 사이에 접속되고, 제2 비축 커패시터가 상기 기준 노드(VG)와 상기 제2 출력 노드(VN) 사이에 접속되어 사용될 때,
상기 제어기는, 제1 스위칭 상태에서는, 상기 제2 플라잉 커패시터(CF2)와 상기 제1 비축 커패시터(CRP)가 직렬로 접속되고 상기 직렬 접속된 제2 플라잉 커패시터(CF2)와 상기 제1 비축 커패시터(CRP)가 상기 제1 플라잉 커패시터(CF1)와 병렬로 접속되며 상기 제1 플라잉 커패시터의 한 노드가 접지에 접속되게끔 상기 스위칭 경로망을 제어하도록 동작할 수 있는, 전하 펌프 회로.
제32항에 있어서, 상기 제1 플라잉 커패시터(CF1) 상의 정상 상태 전압은 VV/2이고 상기 제2 플라잉 커패시터(CF2) 상의 정상 상태 전압은 VV/3인, 전하 펌프 회로.
쌍극성 출력 전압을 출력하도록 동작가능한 전하 펌프 회로로서,
입력 전압으로의 접속을 위한 입력 노드(VV)와 기준 노드(VG);
상기 쌍극성 출력 전압을 출력하도록 배열된 제1 출력 노드(VP)와 제2 출력 노드(VN);
2쌍의 플라잉 커패시터 노드들(CF1A, CF1B; CF2A, CF2B);
상기 입력 노드, 상기 기준 노드, 상기 제1 출력 노드, 상기 제2 출력 노드 및 상기 플라잉 커패시터 노드들을 상호접속하기 위한 스위칭 경로망; 및
2개의 플라잉 커패시터가 상기 플라잉 커패시터 노드들에 접속되어 사용될 때 +/-VV/5의 쌍극성 출력 전압을 선택적으로 제공하게끔 상기 스위칭 경로망을 제어하도록 동작가능한 제어기
를 포함하고,
여기서, VV는 입력 공급 전압인, 전하 펌프 회로.
제34항에 있어서,
제1 플라잉 커패시터(CF1) 및 제2 플라잉 커패시터(CF2)가 상기 플라잉 커패시터 노드들에 접속되고, 제1 비축 커패시터(CRP)가 상기 제1 출력 노드(VP)와 상기 기준 노드(VG) 사이에 접속되고, 제2 비축 커패시터가 상기 기준 노드(VG)와 상기 제2 출력 노드(VN) 사이에 접속되어 사용될 때,
상기 제어기는, 제1 스위칭 상태에서는, 상기 제2 플라잉 커패시터(CF2), 상기 제1 비축 커패시터(CRP) 및 상기 제2 비축 커패시터(CRN)가 직렬로 접속되고 상기 직렬 접속된 상기 제2 플라잉 커패시터(CF2), 상기 제1 비축 커패시터(CRP) 및 상기 제2 비축 커패시터(CRN)가 상기 제1 플라잉 커패시터(CF1)와 병렬로 접속되게끔 상기 스위칭 경로망을 제어하도록 동작할 수 있는, 전하 펌프 회로.
제35항에 있어서, 상기 제1 플라잉 커패시터(CF1)의 정상 상태 전압은 3VV/5이고, 상기 제2 플라잉 커패시터(CF2)의 정상 상태 전압은 VV/5인, 전하 펌프 회로.
쌍극성 출력 전압을 출력하도록 동작가능한 전하 펌프 회로로서,
입력 전압으로의 접속을 위한 입력 노드(VV)와 기준 노드(VG);
상기 쌍극성 출력 전압을 출력하도록 배열된 제1 출력 노드(VP)와 제2 출력 노드(VN);
2쌍의 플라잉 커패시터 노드들(CF1A, CF1B; CF2A, CF2B);
상기 입력 노드, 상기 기준 노드, 상기 제1 출력 노드, 상기 제2 출력 노드 및 상기 플라잉 커패시터 노드들을 상호접속하기 위한 스위칭 경로망; 및
2개의 플라잉 커패시터가 상기 플라잉 커패시터 노드들에 접속되어 사용될 때 +/-3*VV의 쌍극성 출력 전압을 선택적으로 제공하게끔 상기 스위칭 경로망을 제어하도록 동작가능한 제어기
를 포함하고,
여기서, VV는 입력 공급 전압인, 전하 펌프 회로.
제37항에 있어서,
제1 플라잉 커패시터(CF1)가 제1 및 제2 플라잉 커패시터 노드들(CF1A, CF1B)에 접속되고, 제2 플라잉 커패시터(CF2)가 제3 및 제4 플라잉 커패시터 노드들(CF2A, CF2B)에 접속되고, 제1 비축 커패시터(CRP)가 상기 제1 출력 노드(VP)와 상기 기준 노드(VG) 사이에 접속되고, 제2 비축 커패시터가 상기 기준 노드(VG)와 상기 제2 출력 노드(VN) 사이에 접속되어 사용될 때,
상기 제어기는, 제1 스위칭 상태에서는, 상기 제1 플라잉 커패시터 노드(CF1A)가 상기 입력 노드(VV)에 접속되고 상기 제2 플라잉 커패시터 노드(CF1B)가 상기 기준 노드(VG)에 접속되고,
제2 상태에서는, 상기 제2 플라잉 커패시터 노드(CF1B)가 상기 입력 노드(VV)에 접속되고, 상기 제1 플라잉 커패시터 노드(CF1A)가 상기 제3 플라잉 커패시터 노드(CF2A)에 접속되며, 상기 제4 플라잉 커패시터 노드(CF2B)가 상기 기준 노드(VG)에 접속되게끔 상기 스위칭 경로망을 제어하도록 동작할 수 있는, 전하 펌프 회로.
제30항 내지 제38항 중 어느 한 항에 있어서, 상기 제어기는, +/-3VV, +/-2VV, +/-VV, +/-VV/2, +/-VV/3, +/-VV/4, +/-VV/5 또는 +/-VV/6으로 구성된 그룹 중 하나에 대응하는 제2 출력 전압을 선택적으로 제공하게끔 상기 스위칭 경로망을 제어하도록 또한 동작할 수 있는, 전하 펌프 회로.
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