JP5440013B2 - 半導体集積回路 - Google Patents

Description

本発明は半導体集積回路に係り、内蔵する中央処理装置が低消費電力モードとなって動作を停止又は遅くする半導体集積回路に関する。

図５は従来の半導体集積回路の一例の構成図を示す。同図中、半導体集積回路１はＡＤ変換器２，ＣＰＵ（中央処理装置）３，クロック発生器４の他に、図示しないメモリや通信回路等を内蔵しており、電池５から電源を供給されて動作する。

センサ回路９は、例えば温度センサであり、例えば検出温度に比例した電圧の検出信号を出力すると共に、検出信号が変化したときに例えばハイレベルとなる割込み信号を出力する。

半導体集積回路１のＣＰＵ３は端子７にセンサ回路９からの割込み信号を供給されると、ＡＤ変換器２に端子６の信号電圧をＡＤ変換させる。ＡＤ変換器２は逐次比較型であり、ＣＰＵ３からサンプリングパルスを供給されると端子６の信号電圧をサンプルホールド部２ａに保持してコンパレータ部２ｂに供給する。ＡＤ変換器２のＤＡ部２ｃはＣＰＵ３から供給される電圧データをアナログ電圧に変換し基準電圧としてコンパレータ部２ｂに供給する。

コンパレータ部２ｂはサンプルホールド部２ａに保持されている信号電圧を基準電圧と比較して比較結果をＣＰＵ３に供給し、ＣＰＵ３が比較結果に応じて電圧データを可変することで信号電圧のデジタル化を行う。なお、ＣＰＵ３は取り込んだデジタルデータを内蔵するメモリに格納し各種演算に用いる。

なお、特許文献１には、データ処理手段の制御モード中に電池残量の測定モードを設け、測定モード中は電池からの供給電流を最小限に抑制する制御を行って省電力化を図ることが記載されている。
特開２００５−１２９６０号公報

半導体集積回路１は、電池５から動作電源を供給しているため、できる限り電池５の消費電流を低減する必要がある。このため、センサ回路９から割込み信号が長時間供給されない等の状況では、クロック発生器４がクロックを停止するスタンバイモード、又は通常のクロックに比して１／１０から１／１０００程度の低速クロックを発生するサブアクティブモードとしてＣＰＵ３の動作を停止又は遅くすることで省電力化を図っている。

このような半導体集積回路１のＣＰＵ３がスタンバイモード（又はサブアクティブモード）において、センサ回路９から割込み信号が供給される場合がある。このような場合、図６に示すように、半導体集積回路１のＣＰＵ３がスタンバイモード（又はサブアクティブモード）で動作を停止又は遅くしている時点ｔ１に割込み信号が立ち上がると、ＣＰＵ３は通常の高速動作を行うアクティブモードに戻るためにスタックポインタアクセスを行い、更に、時点ｔ２〜ｔ３の間で割込みに対応するためベクタアドレスリード等の処理を実行する。

そして、時点ｔ３において、ＣＰＵ３はＡＤ変換器２にサンプリングパルス及び電圧データを供給して、ＡＤ変換器２にセンサ回路９から供給される信号電圧のＡＤ変換を行わせ、ＡＤ変換器２からのデジタルデータを取り込む。

すなわち、割込み信号が立ち上がる時点ｔ１から検出信号のＡＤ変換を行う時点ｔ３までに時間が掛かり、時点ｔ１から時点ｔ３までの間の時点ｔ３においてセンサ回路９の出力する検出信号の電圧が変化した場合には、ＣＰＵ３は時点ｔ１における検出信号の値を正しくＡＤ変換することができないという問題があった。

本発明は上記の点に鑑みてなされたもので、中央処理装置の低消費電力モード時に外部から供給されるアナログ信号の正確なＡＤ変換を行うことができる半導体集積回路を提供することを目的とする。

本発明の一実施態様による半導体集積回路は、内蔵する中央処理装置（１３）がクロックを低速又は停止する低消費電力モードと、前記クロックを高速とする通常モードを有する半導体集積回路（１０）であって、
割込み信号のエッジ検出を行ってエッジ検出信号を生成するエッジ検出手段（１１）と、
前記低消費電力モードにおいて外部から供給されるアナログ信号を前記エッジ検出信号により保持し、前記通常モードにおいて前記中央処理装置（１３）からの制御により、保持しているアナログ信号をＡＤ変換して前記中央処理装置に供給するＡＤ変換手段（１２）と、
を有し、前記割込み信号又は前記エッジ検出信号によって前記中央処理装置が前記低消費電力モードから前記通常モードとなった後に前記ＡＤ変換手段（１２）に保持しているアナログ信号をＡＤ変換したデジタルデータを前記中央処理装置（１３）に取り込む。

好ましくは、前記アナログ信号の変動幅が閾値を超えると前記割込み信号を生成する変化検出手段（５１）を有する。

好ましくは、前記割込み信号とアナログ信号は、センサ回路（２０）から供給されることを特徴とする半導体集積回路。

好ましくは、前記割込み信号とアナログ信号それぞれは、上位装置（４０）とセンサ回路（３０）それぞれから供給される。

なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例にすぎず、図示の態様に限定されるものではない。

本発明によれば、中央処理装置の低消費電力モード時に外部から供給されるアナログ信号の正確なＡＤ変換を行うことができる。

＜半導体集積回路の一実施形態＞
図１は、本発明の半導体集積回路の一実施形態の構成図を示す。同図中、半導体集積回路１０は、エッジ検出回路１１，ＡＤ変換器１２，ＣＰＵ（中央処理装置）１３，クロック発生器１４の他に、図示しないメモリや通信回路等を内蔵しており、電池１５から電源を供給されて動作する。

センサ回路２０は例えば温度センサであり、例えば検出温度に比例した電圧の検出信号を出力すると共に、検出信号が変化したときに例えばハイレベルとなる割込み信号を出力する。センサ回路２０の出力する検出信号は半導体集積回路１０の端子１６からＡＤ変換器１２に供給され、割込み信号は端子１７からエッジ検出回路１１に供給される。

エッジ検出回路１１は、端子１７の割込み信号電圧が所定の閾値を超えたときに一定パルス幅のハイレベルのパルスを出力する単安定マルチバイブレータ（ＭＭ）で構成されている。すなわち、エッジ検出回路１１は割込み信号が閾値を超えると一定パルス幅の立ち上がりエッジ検出信号を生成し、この立ち上がりエッジ検出信号をサンプリングパルスとしてＡＤ変換器１２に供給し、また、立ち上がりエッジ検出信号を割込み信号としてＣＰＵ１３に供給する。

ＡＤ変換器１２は逐次比較型であり、サンプルホールド部１２ａとコンパレータ１２ｂとＤＡ部１２ｃを有している。ＡＤ変換器１２はエッジ検出回路１１からサンプリングパルスを供給されると、サンプリングパルスのハイレベル期間にサンプルホールド部１２ａのｎチャネルＭＯＳトランジスタＭ１が導通し、端子１６から入力される信号電圧をキャパシタＣ１に保持する。

また、ＤＡ部１２ｃはＣＰＵ１３から供給される電圧データをアナログ電圧に変換し基準電圧としてコンパレータ部１２ｂに供給する。コンパレータ部１２ｂはサンプルホールド部２ａに保持されている信号電圧を、ＤＡ部１２ｃからの基準電圧と比較して比較結果をＣＰＵ１３に供給する。ＣＰＵ１３は比較結果に応じてＤＡ部１２ｃに供給する電圧データを可変して逐次比較することで端子１６のアナログ信号電圧をデジタルデータに変換するデジタル化を行う。なお、ＣＰＵ１３は取り込んだデータを内蔵するメモリに格納し各種演算に用いる。

ところで、センサ回路２０から割込み信号が長時間供給されない等の状況では、クロック発生器１４がクロックを停止するスタンバイモード、又は通常の高速クロックに比して１／１０から１／１０００程度の低速クロックを発生するサブアクティブモードとしてＣＰＵ１３の動作を停止又は遅くすることで電池１５の長寿命化を図っている。

ここで、ＣＰＵ１３が低消費電力モードであるスタンバイモード（又はサブアクティブモード）となっている状況について考える。このような場合、図２に示すように、ＣＰＵ１３がスタンバイモードで停止中の時点ｔ１１にセンサ回路２０からの割込み信号が立ち上がると、時点ｔ１１から僅かに遅れる時点ｔ１２でエッジ検出回路１１は一定パルス幅の立ち上がりエッジ検出信号を生成し、この立ち上がりエッジ検出信号をサンプリングパルスとしてＡＤ変換器１２に供給すると共に割込み信号としてＣＰＵ１３に供給する。

これにより、ＣＰＵ１３は時点ｔ１２でクロック発生器１４が通常の高速クロックを発生する通常モードであるアクティブモードとして、通常の動作状態に戻るためにスタックポインタアクセスを行い、更に、時点ｔ１３〜ｔ１４の間で割込みに対応するためベクタアドレスリード等の処理を実行する。また、時点ｔ１２でサンプルホールド部１２ａのｎチャネルＭＯＳトランジスタが導通し、端子１６から入力される信号電圧（Ｖ１）がキャパシタＣ１に保持される。

ＣＰＵ１３は、時点ｔ１４からＤＡ部１２ｃに電圧データを供給し、比較結果に応じて電圧データを可変するＡＤ変換動作を開始する。これによって、ＣＰＵ１３は時点ｔ１２でキャパシタＣ１に保持されたアナログ信号電圧のデジタルデータ（Ｖ１）を取り込むことができる。

＜半導体集積回路の他の実施形態＞
図３は、本発明の半導体集積回路の他の実施形態の構成図を示す。同図中、半導体集積回路１０は、エッジ検出回路１１，ＡＤ変換器１２，ＣＰＵ１３，クロック発生器１４の他に、図示しないメモリや通信回路等を内蔵しており、電池１５から電源を供給されて動作する。

センサ回路３０は例えば温度センサであり、上位装置４０から動作指示信号（チップイネーブル信号）を供給されているときにセンシング動作を行い、例えば検出温度に比例した電圧の検出信号を出力する。センサ回路３０の出力する検出信号は半導体集積回路１０の端子１６からＡＤ変換器１２に供給される。

上位装置４０は、半導体集積回路１０及びセンサ回路３０を含むシステム全体を制御するものであり、センサ回路３０に動作指示信号を供給すると共に半導体集積回路１０に対して例えばハイレベルとなる割込み信号を供給する。

上位装置４０からの割込み信号は半導体集積回路１０の端子１７からエッジ検出回路１１に供給される。エッジ検出回路１１は、端子１７の割込み信号電圧が所定の閾値を超えたときに一定パルス幅のハイレベルのパルスを出力する単安定マルチバイブレータ（ＭＭ）で構成されている。すなわち、エッジ検出回路１１は割込み信号が閾値を超えると一定パルス幅の立ち上がりエッジ検出信号を生成し、この立ち上がりエッジ検出信号をサンプリングパルスとしてＡＤ変換器１２に供給し、また、立ち上がりエッジ検出信号を割込み信号としてＣＰＵ１３に供給する。

ＡＤ変換器１２は逐次比較型であり、サンプルホールド部１２ａとコンパレータ１２ｂとＤＡ部１２ｃを有している。ＡＤ変換器１２はエッジ検出回路１１からサンプリングパルスを供給されると、サンプリングパルスのハイレベル期間にサンプルホールド部１２ａのｎチャネルＭＯＳトランジスタＭ１が導通し、端子１６から入力される信号電圧をキャパシタＣ１に保持する。

また、ＤＡ部１２ｃはＣＰＵ１３から供給される電圧データをアナログ電圧に変換し基準電圧としてコンパレータ部１２ｂに供給する。コンパレータ部１２ｂはサンプルホールド部２ａに保持されている信号電圧を、ＤＡ部１２ｃからの基準電圧と比較して比較結果をＣＰＵ１３に供給する。ＣＰＵ１３は比較結果に応じてＤＡ部１２ｃに供給する電圧データを可変して逐次比較することで端子１６のアナログ信号電圧をデジタルデータに変換するデジタル化を行う。なお、ＣＰＵ１３は取り込んだデータを内蔵するメモリに格納し各種演算に用いる。

この実施形態においても、図２に示すように、ＣＰＵ１３がスタンバイモードで停止中の時点ｔ１１に上位装置４０からの割込み信号が立ち上がると、時点ｔ１１から僅かに遅れる時点ｔ１２でエッジ検出回路１１は一定パルス幅の立ち上がりエッジ検出信号を生成し、この立ち上がりエッジ検出信号をサンプリングパルスとしてＡＤ変換器１２に供給すると共に割込み信号としてＣＰＵ１３に供給する。

これにより、ＣＰＵ１３は時点ｔ１２でアクティブモードとして、通常の動作状態に戻るためにスタックポインタアクセスを行い、更に、時点ｔ１３〜ｔ１４の間で割込みに対応するためベクタアドレスリード等の処理を実行する。また、時点ｔ１２でサンプルホールド部１２ａのｎチャネルＭＯＳトランジスタが導通し、端子１６から入力される信号電圧（Ｖ１）がキャパシタＣ１に保持される。

ＣＰＵ１３は、時点ｔ１４からＤＡ部１２ｃに電圧データを供給し、比較結果に応じて電圧データを可変するＡＤ変換動作を開始する。これによって、ＣＰＵ１３は時点ｔ１２でキャパシタＣ１に保持されたアナログ信号電圧のデジタルデータ（Ｖ１）を取り込むことができる。

＜半導体集積回路の更に他の実施形態＞
図４は、本発明の半導体集積回路の更に他の一実施形態の構成図を示す。同図中、半導体集積回路５０は、エッジ検出回路１１，ＡＤ変換器１２，ＣＰＵ１３，クロック発生器１４，変化検出回路５１の他に、図示しないメモリや通信回路等を内蔵しており、電池１５から電源を供給されて動作する。

センサ回路２０は例えば温度センサであり、例えば検出温度に比例した電圧の検出信号を出力する。センサ回路２０の出力する検出信号は半導体集積回路１０の端子１６からＡＤ変換器１２及び変化検出回路５１に供給される。

変化検出回路５１は、端子１６から供給される信号電圧の変動幅の絶対値が所定の閾値を超えた場合に例えばハイレベルとなる割込み信号を生成してエッジ検出回路１１に供給する。

エッジ検出回路１１は、変化検出回路５１から供給される割込み信号の電圧が所定の閾値を超えたときに一定パルス幅のハイレベルのパルスを出力する単安定マルチバイブレータ（ＭＭ）で構成されている。すなわち、エッジ検出回路１１は割込み信号が閾値を超えると一定パルス幅の立ち上がりエッジ検出信号を生成し、この立ち上がりエッジ検出信号をサンプリングパルスとしてＡＤ変換器１２に供給し、また、立ち上がりエッジ検出信号を割込み信号としてＣＰＵ１３に供給する。

ＡＤ変換器１２は逐次比較型であり、サンプルホールド部１２ａとコンパレータ１２ｂとＤＡ部１２ｃを有している。ＡＤ変換器１２はエッジ検出回路１１からサンプリングパルスを供給されると、サンプリングパルスのハイレベル期間にサンプルホールド部１２ａのｎチャネルＭＯＳトランジスタＭ１が導通し、端子１６から入力される信号電圧をキャパシタＣ１に保持する。

また、ＤＡ部１２ｃはＣＰＵ１３から供給される電圧データをアナログ電圧に変換し基準電圧としてコンパレータ部１２ｂに供給する。コンパレータ部１２ｂはサンプルホールド部２ａに保持されている信号電圧を、ＤＡ部１２ｃからの基準電圧と比較して比較結果をＣＰＵ１３に供給する。ＣＰＵ１３は比較結果に応じてＤＡ部１２ｃに供給する電圧データを可変して逐次比較することで端子１６のアナログ信号電圧をデジタルデータに変換するデジタル化を行う。なお、ＣＰＵ１３は取り込んだデータを内蔵するメモリに格納し各種演算に用いる。

この実施形態においても、図２に示すように、ＣＰＵ１３がスタンバイモードで停止中の時点ｔ１１に変化検出回路５１からの割込み信号が立ち上がると、時点ｔ１１から僅かに遅れる時点ｔ１２でエッジ検出回路１１は一定パルス幅の立ち上がりエッジ検出信号を生成し、この立ち上がりエッジ検出信号をサンプリングパルスとしてＡＤ変換器１２に供給すると共に割込み信号としてＣＰＵ１３に供給する。

これにより、ＣＰＵ１３は時点ｔ１２でアクティブモードとして、通常の動作状態に戻るためにスタックポインタアクセスを行い、更に、時点ｔ１３〜ｔ１４の間で割込みに対応するためベクタアドレスリード等の処理を実行する。また、時点ｔ１２でサンプルホールド部１２ａのｎチャネルＭＯＳトランジスタが導通し、端子１６から入力される信号電圧（Ｖ１）がキャパシタＣ１に保持される。

ＣＰＵ１３は、時点ｔ１４からＤＡ部１２ｃに電圧データを供給し、比較結果に応じて電圧データを可変するＡＤ変換動作を開始する。これによって、ＣＰＵ１３は時点ｔ１２でキャパシタＣ１に保持されたアナログ信号電圧のデジタルデータ（Ｖ１）を取り込むことができる。

なお、エッジ検出回路１１で生成した立ち上がりエッジ検出信号を割込み信号としてＣＰＵ１３に供給する代りに、エッジ検出回路１１に供給される割込み信号を直接ＣＰＵ１３に供給する構成としても良い。

なお、半導体集積回路１０の端子１６に供給されるアナログ信号としてはセンサ回路からの信号に拘わらず、どのような信号であっても良い。更に、割込み信号のエッジ検出は、割込みがハイアクティブの場合の立ち上がりエッジ検出に限らず、割込みがローアクティブの場合の立ち下がりエッジ検出であっても良い。

本発明の半導体集積回路の一実施形態の構成図である。 本発明の半導体集積回路の動作を説明するための図である。 本発明の半導体集積回路の他の実施形態の構成図である。 本発明の半導体集積回路の更に他の一実施形態の構成図である。 従来の半導体集積回路の一例の構成図である。 従来の半導体集積回路の動作を説明するための図である。

１０，５０ 半導体集積回路
１１ エッジ検出回路
１２ ＡＤ変換器
１３ ＣＰＵ
１４ 電池
１６，１７ 端子
２０，３０ センサ回路
４０ 上位装置
５１ 変化検出回路

Claims (5)

1. 内蔵する中央処理装置がクロックを低速又は停止する低消費電力モードと、前記クロックを高速とする通常モードを有する半導体集積回路であって、
   割込み信号のエッジ検出を行ってエッジ検出信号を生成するエッジ検出手段と、
   前記低消費電力モードにおいて外部から供給されるアナログ信号を前記エッジ検出信号により保持し、前記通常モードにおいて前記中央処理装置からの制御により、保持しているアナログ信号をＡＤ変換して前記中央処理装置に供給するＡＤ変換手段と、
   を有し、
   前記割込み信号又は前記エッジ検出信号によって前記中央処理装置が前記低消費電力モードから前記通常モードとなった後に前記ＡＤ変換手段に保持しているアナログ信号をＡＤ変換したデジタルデータを前記中央処理装置に取り込むことを特徴とする半導体集積回路。
2. 請求項１記載の半導体集積回路において、
   前記アナログ信号の変動幅が閾値を超えると前記割込み信号を生成する変化検出手段を
   有することを特徴とする半導体集積回路。
3. 請求項１記載の半導体集積回路において、
   前記割込み信号とアナログ信号は、センサ回路から供給されることを特徴とする半導体集積回路。
4. 請求項１記載の半導体集積回路において、
   前記割込み信号とアナログ信号それぞれは、上位装置とセンサ回路それぞれから供給されることを特徴とする半導体集積回路。
5. 請求項１記載の半導体集積回路において、
   前記ＡＤ変換手段は、前記エッジ検出信号により外部から供給されるアナログ信号をサンプリングするＭＯＳトランジスタと、サンプリングした値を保持するキャパシタを有することを特徴とする半導体集積回路。

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