JP5434501B2 - MOS transistor, semiconductor integrated circuit device, semiconductor device - Google Patents
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Description
本発明は一般に半導体装置に係り、特に高耐圧トランジスタおよびその製造方法に関する。 The present invention generally relates to semiconductor devices, and more particularly to a high voltage transistor and a method for manufacturing the same.
高耐圧トランジスタは様々な出力用途に使われる。従来高耐圧トランジスタは単体のディスクリート素子の形で使われることが多かったが、最近では携帯電話やWiMAXなどの携帯情報機器用途において、RF回路の最終段にパワーアンプとして使われている。RF回路の最終段に使われる高耐圧トランジスタでは、特に高いドレイン耐圧が要求される。 High voltage transistors are used for various output applications. Conventionally, a high breakdown voltage transistor has been often used in the form of a single discrete element, but recently, it has been used as a power amplifier in the final stage of an RF circuit in portable information equipment applications such as a mobile phone and WiMAX. A high breakdown voltage transistor used in the final stage of the RF circuit requires a particularly high drain breakdown voltage.
一方、このような携帯情報機器では、高耐圧トランジスタを、典型的にはCMOS素子よりなる他の論理素子と集積化する要求が強くなっている。 On the other hand, in such portable information devices, there is a strong demand for integrating a high voltage transistor with other logic elements typically made of CMOS elements.
高耐圧トランジスタをCMOSなど他の半導体素子とともに同一半導体基板上に集積化する場合、費用を低減するため、高耐圧トランジスタは例えば入出力用のCMOS素子の製造プロセスを大きく変更せずに、例えば入出力用のCMOS素子などと同時に製造できることが望ましい。一方、高耐圧トランジスタは従来6〜7Vのドレイン耐圧を有しているが、この従来のドレイン耐圧を超え、好ましくは10Vに達するドレイン耐圧を確保したいとの要望がある。 When a high voltage transistor is integrated on the same semiconductor substrate together with another semiconductor element such as a CMOS, the high voltage transistor is, for example, input without significantly changing the manufacturing process of the input / output CMOS element, for example, in order to reduce the cost. It is desirable to be able to manufacture simultaneously with an output CMOS element or the like. On the other hand, a high breakdown voltage transistor has a drain breakdown voltage of 6 to 7 V, but there is a demand to secure a drain breakdown voltage that exceeds the conventional drain breakdown voltage and preferably reaches 10 V.
このような高耐圧トランジスタでは、特にオフ動作時にドレイン領域に高電圧が印加されるため、オフ耐圧特性が重要である。 In such a high breakdown voltage transistor, a high voltage is applied to the drain region particularly during an off operation, and thus the off breakdown voltage characteristics are important.
高耐圧トランジスタを、CMOS素子と共に同一の半導体基板上に集積化する場合、CMOS素子のp型ウェルを形成するイオン注入の際に、同一のマスクを使って高耐圧トランジスタの下にもp型ウェルを形成するのが望ましいが、この場合には高耐圧トランジスタのオフ耐圧特性は、実質的にCMOS素子のものと同程度になってしまい、それ以上の向上は困難である。 When a high breakdown voltage transistor is integrated with a CMOS element on the same semiconductor substrate, a p-type well is also formed under the high breakdown voltage transistor using the same mask during ion implantation for forming a p-type well of the CMOS element. However, in this case, the off-breakdown voltage characteristic of the high breakdown voltage transistor is substantially the same as that of the CMOS element, and further improvement is difficult.
図1は、従来の高耐圧nチャネルMOSトランジスタ10の構成を示す断面図である。
FIG. 1 is a cross-sectional view showing a configuration of a conventional high breakdown voltage n-
図1を参照するに前記高耐圧nチャネルMOSトランジスタ10は、シリコン基板11上に素子分離領域11Iにより画成された素子領域11Aに形成されており、前記素子領域11Aにはp型ウェル11PWが形成されている。
Referring to FIG. 1, the high breakdown voltage n-
前記素子領域11A上には、前記シリコン基板11の表面にゲート絶縁膜12を介してゲート電極13が形成されており、前記ゲート電極13直下のチャネル領域11CHにはp型不純物により閾値制御ドープ領域11NVTが形成されている。
On the
前記p型ウェル11PW中、前記チャネル領域11CHの第1の側にはn型不純物元素のドープによりn−型のソースエクステンション領域11aが形成され、また前記第1の側とは反対の第2の側には、同じn型不純物元素のドープにより、n−型のドレインエクステンション領域11bが形成されている。
In the p-type well 11PW, an n − -type
前記ゲート電極13には前記第1の側に第1の側壁絶縁膜13W1が形成され、前記p型ウェル11PW中、前記第1の側壁絶縁膜13W1のさらに第1の側、すなわち前記第1の側壁絶縁膜13W1に対し前記チャネル領域11CHとは反対の側に、n+型のソース領域11Sが形成される。
It said first sidewall insulation films 13W 1 is formed on the first side of the
また前記ゲート電極13には前記第1の側とは反対の第2の側に第2の側壁絶縁膜13W2が形成され、前記p型ウェル11PW中、前記第2の側壁絶縁膜13W2のさらに第2の側、すなわち前記第2の側壁絶縁膜13W2に対し前記チャネル領域11CHとは反対の側に、n+型のドレイン領域11Dが形成される。
The
図1の高耐圧トランジスタ10では高電界が発生するゲート電極ドレイン端における耐圧を確保するため、前記ゲート電極13のドレイン端とドレイン領域11Dとが離間されており、前記側壁絶縁膜13W2は、前記ゲート電極13のドレイン端から前記ドレイン領域11Dまでの間、前記ドレインエクステンション領域11bを、前記ゲート絶縁膜12を介して覆っている。
Since the high-
前記ゲート電極13上にはシリサイド層14Gが、また前記ソース領域11S上にはシリサイド層14Sが、さらに前記ドレイン領域11D上にはシリサイド層14Dが形成されている。その際前記シリサイド層14Gは、前記側壁絶縁膜13W2をパターニングして形成した開口部に形成されるが、パターニングがずれた場合でもゲート電極13のドレイン端側に形成されることがないよう、前記ゲート電極13Gの第1の側、すなわちソース領域11Sに寄せて形成されている。
A
ところでこのような高耐圧nチャネルMOSトランジスタ10を他の、例えば入出力回路を構成するCMOS素子などと共に同一のシリコン基板11上に低いコストで形成しようとすると、前記p型ウェル11PWはCMOS素子を構成するnチャネルMOSトランジスタのp型ウェルと同時に、同じマスクを使って形成するのが望ましい。しかし、この場合、形成されるp型ウェル11PWは、このような他のCMOS素子を構成するnチャネルMOSトランジスタのp型ウェルと同じ不純物濃度および深さに形成されることになるが、このような構造では、図1に囲んで示すn−型LDD領域11bとp型ウェル11PWとの間のpn接合において降伏が生じやすい問題がある。
By the way, when such a high breakdown voltage n-
図2は、図1中、線A−A’に沿った、前記シリコン基板11中におけるn型不純物元素(P:リン)とp型不純物元素(B:ボロン)の深さ分布を示すSIMSプロファイルである。
FIG. 2 is a SIMS profile showing the depth distribution of the n-type impurity element (P: phosphorus) and the p-type impurity element (B: boron) in the
図2を参照するに、前記n−型LDD領域を構成するPは約100keVの加速エネルギで、また前記p型ウェルを構成するBは約150keVの加速エネルギでイオン注入され、基板11の表面から約250nm深さにおいて4×1017cm-3程度の不純物濃度で比較的急峻なpn接合が、前記図1に囲んで示した部分に対応して形成されている。 Referring to FIG. 2, P constituting the n-type LDD region is ion-implanted with an acceleration energy of about 100 keV, and B constituting the p-type well is ion-implanted with an acceleration energy of about 150 keV. A relatively steep pn junction with an impurity concentration of about 4 × 10 17 cm −3 at a depth of about 250 nm is formed corresponding to the portion surrounded by FIG.
このような急峻なpn接合は、前記p型ウェル11PWが比較的高い不純物濃度を有するために生じるものであるが、前記ドレイン電圧が6〜7Vを超えて増大した場合、かかるpn接合は容易に降伏し、高耐圧MOSトランジスタのオフ耐圧を増大できない原因となっていた。 Such a steep pn junction is generated because the p-type well 11PW has a relatively high impurity concentration. However, when the drain voltage increases beyond 6 to 7 V, the pn junction is easily formed. The breakdown caused the off breakdown voltage of the high breakdown voltage MOS transistor.
これに対し従来、図3に示すように前記p型ウェル11PWを形成する際のマスクを変形し、高耐圧MOSトランジスタの下では、前記p型ウェル11PWがソース領域11Sの下を除き、形成されないようにする構造が提案されている。ただし図3中、先に説明した部分には対応する参照符号を付し、説明を省略する。 In contrast, conventionally, as shown in FIG. 3, the mask for forming the p-type well 11PW is deformed, and the p-type well 11PW is not formed under the high breakdown voltage MOS transistor except under the source region 11S. A structure to do so has been proposed. However, in FIG. 3, the parts described above are denoted by corresponding reference numerals, and the description thereof is omitted.
しかしこのような構造の高耐圧MOSトランジスタでは、耐圧は向上するものの、高耐圧MOSトランジスタの動作に伴う電圧変動が、図3中に矢印で示すように素子分離構造11Iの下を通過してノイズとなって素子領域11Aの外に伝搬し、基板11上に形成されている他のトランジスタの動作に干渉する恐れがある。
However, in the high breakdown voltage MOS transistor having such a structure, although the breakdown voltage is improved, the voltage fluctuation accompanying the operation of the high breakdown voltage MOS transistor passes under the element isolation structure 11I as indicated by an arrow in FIG. May propagate outside the
一の側面によれば高耐圧MOSトランジスタは、素子分離領域により第1の素子領域を画成され第1の導電型を有する半導体基板と、前記第1の素子領域中、前記半導体基板の表面上にゲート絶縁膜を介して形成され、第1の側がソース側端を、前記第1の側に対向する第2の側がドレイン側端を形成するゲート電極と、前記半導体基板中、前記第1の素子領域において前記ゲート電極の前記ソース側端と、前記素子分離領域のうち前記ゲート電極の前記ソース側端に対向する第1の素子分離領域部分との間に、前記ゲート電極の前記ソース側端から第1の距離だけ離間して形成され、前記第1の素子分離領域部分まで延在する、前記第1の導電型とは逆導電型の第2の導電型のソース領域と、前記半導体基板中、前記第1の素子領域において前記ゲート電極の前記ドレイン側端と、前記素子分離領域のうち前記ゲート電極の前記ドレイン側端に対向する第2の素子分離領域部分との間に、前記ゲート電極の前記ドレイン側端から、前記第1の距離よりも大きい第2の距離だけ離間して形成され、前記第2の素子分離領域部分まで延在する前記第2の導電型のドレイン領域と、前記半導体基板中、前記第1の素子領域において、前記ソース領域のうち前記第1の素子分離領域部分に接する側に対向するソース領域先端部から前記ドレイン領域に向かって、前記ゲ―ト電極の前記ソース側端を第3の距離だけ超えて延在し、前記第2の導電型で、かつ前記ソース領域よりも低い不純物濃度を有するソースエクステンション領域と、前記半導体基板中、前記第1の素子領域において、前記ドレイン領域を包み、前記第2の素子分離領域部分から前記ソース領域に向かって、前記ゲ―ト電極のドレイン側端を、前記第3の距離よりも大きい第4の距離だけ超えて延在し、前記第2の導電型で、かつ前記ドレイン領域よりも低い不純物濃度を有するドレインエクステンション領域と、を含み、前記半導体基板中、前記ソースエクステンション領域と前記ドレインエクステンション領域との間にはチャネル領域が形成され、前記半導体基板中、前記ソース領域および前記ソースエクステンション領域の下方には第1のウェルが、前記第1の導電型で、前記ソース領域および前記ソースエクステンション領域に対し第1のpn接合を形成して、かつ前記素子分離領域の下端部を超える深さで形成され、前記第1のウェルの下方には第2のウェルが前記第2の導電型で、かつ前記第1のウェルとの間で第2のpn接合を形成して形成され、前記第1のウェルおよび前記第2のウェルは、前記ドレインエクステンション領域およびドレイン領域の下には形成されない。 According to one aspect, a high breakdown voltage MOS transistor includes a semiconductor substrate having a first conductivity type defined by a device isolation region and a surface of the semiconductor substrate in the first device region. A gate electrode having a first side forming a source side end and a second side opposite to the first side forming a drain side end; and in the semiconductor substrate, the first side The source side end of the gate electrode between the source side end of the gate electrode in the element region and a first element isolation region portion of the element isolation region facing the source side end of the gate electrode. A source region of a second conductivity type opposite to the first conductivity type, formed to be separated from the first element by a first distance and extending to the first element isolation region portion, and the semiconductor substrate In the first element region From the drain side end of the gate electrode between the drain side end of the gate electrode and a second element isolation region portion of the element isolation region facing the drain side end of the gate electrode, A drain region of the second conductivity type formed to be spaced apart by a second distance larger than the first distance and extending to the second element isolation region portion; and In the element region, the source side end of the gate electrode is moved to a third distance from the tip of the source region facing the side in contact with the first element isolation region portion of the source region toward the drain region. A source extension region extending beyond the first conductivity type and having an impurity concentration lower than that of the source region, and in the first element region in the semiconductor substrate, Encloses the drain region and extends from the second element isolation region portion toward the source region beyond the drain side end of the gate electrode by a fourth distance greater than the third distance. A drain extension region having an impurity concentration lower than that of the drain region, and a channel region is provided between the source extension region and the drain extension region in the semiconductor substrate. A first well is formed below the source region and the source extension region in the semiconductor substrate, and a first pn junction is formed with respect to the source region and the source extension region with the first conductivity type. Formed at a depth exceeding the lower end of the element isolation region, and a second region is formed below the first well. A well having the second conductivity type and a second pn junction formed with the first well, wherein the first well and the second well include the drain extension region and It is not formed under the drain region.
他の側面によれば半導体集積回路装置は、上記のMOSトランジスタと、前記半導体基板上に形成されたCMOS素子と、を含む半導体集積回路装置であって、前記CMOS素子は、前記半導体基板上、前記素子分離領域により画成された第2および第3の素子領域にそれぞれ形成されたnチャネルMOSトランジスタとpチャネルMOSトランジスタを含み、前記nチャネルMOSトランジスタは、前記第2の素子領域に形成され前記第1の導電型を有する第5のウェルを含み、前記第5のウェルは、前記第1のウェルと同一の不純物元素を実質的に同一の濃度および深さで含み、前記pチャネルMOSトランジスタは、前記第3の素子領域に形成され前記第2の導電型を有する第6のウェルを含み、前記第6のウェルは、前記第3のウェルと同一の不純物元素を実質的に同一の濃度および深さで含む。 According to another aspect, a semiconductor integrated circuit device is a semiconductor integrated circuit device including the MOS transistor and a CMOS element formed on the semiconductor substrate, wherein the CMOS element is on the semiconductor substrate, An n-channel MOS transistor and a p-channel MOS transistor respectively formed in the second and third element regions defined by the element isolation region, wherein the n-channel MOS transistor is formed in the second element region; A p-channel MOS transistor including a fifth well having the first conductivity type, wherein the fifth well contains the same impurity element as the first well at substantially the same concentration and depth; Includes a sixth well formed in the third element region and having the second conductivity type, and the sixth well includes the third well. It contains substantially the same concentration and depth of the same impurity element as.
本発明によれば、高耐圧MOSトランジスタのドレイン領域およびドレインエクステンション領域直下に逆導電型のウェルが形成されないため、急峻なpn接合が形成されることがなく、pn接合の降伏を抑制でき、高耐圧MOSトランジスタのオフ耐圧が向上する一方、ソース領域およびソースエクステンション領域の直下には逆導電型のウェルを形成するため、ソース領域への半導体基板からのノイズの侵入が遮断される。 According to the present invention, since the reverse conductivity type well is not formed immediately below the drain region and the drain extension region of the high voltage MOS transistor, a steep pn junction is not formed, and the breakdown of the pn junction can be suppressed. While the off-breakdown voltage of the withstand voltage MOS transistor is improved, a reverse conductivity type well is formed immediately below the source region and the source extension region, so that intrusion of noise from the semiconductor substrate to the source region is blocked.
また本発明によれば、前記第1の浅いウェルを囲んで外側に、第2の浅いウェルおよびその下の深いウェルが形成されているため、前記高耐圧MOSトランジスタから前記半導体基板を伝って同一半導体基板上の他の素子、例えばCMOS素子へ漏れるノイズ、あるいは逆に入来するノイズを、前記第1の浅いウェルと第2の浅いウェルのpn接合により、遮断することが可能となる。かかる構成では、ドレイン領域およびドレインエクステンション領域から下方に放出されるノイズは遮断されないが、半導体集積回路中の他の素子に干渉するノイズは、主に半導体基板表面に沿って伝搬するノイズであるので、かかる構成により、高耐圧MOSトランジスタの動作が同一半導体基板上の他の素子におよぼすノイズ、あるいは他の素子が当該高耐圧MOSトランジスタに及ぼすノイズを、効果的に遮断することができる。 According to the present invention, since the second shallow well and the deep well therebelow are formed outside the first shallow well so as to surround the same, the high breakdown voltage MOS transistor travels the same through the semiconductor substrate. Noise leaking to other elements on the semiconductor substrate, for example, a CMOS element, or conversely, noise can be blocked by the pn junction between the first shallow well and the second shallow well. In such a configuration, noise emitted downward from the drain region and the drain extension region is not blocked, but noise that interferes with other elements in the semiconductor integrated circuit is mainly noise that propagates along the surface of the semiconductor substrate. With such a configuration, it is possible to effectively block noise that the operation of the high voltage MOS transistor has on other elements on the same semiconductor substrate or noise that other elements have on the high voltage MOS transistor.
[第1の実施形態]
図4は、第1の実施形態による高耐圧MOSトランジスタ20の構成を示す。
[First Embodiment]
FIG. 4 shows a configuration of the high
図4を参照するに、前記高耐圧MOSトランジスタ20はnチャネルMOSトランジスタであり、B(ボロン)を7×1014cm-3〜3×1015cm-3の濃度で含み比抵抗が5Ωcm〜20Ωcmのp型シリコン基板21上に形成されている。ただし、以下の説明において導電型を反転させることによりpチャネル型の高耐圧MOSトランジスタを構成することも可能である。
Referring to FIG. 4, the high breakdown
前記シリコン基板21には深さが例えば0.25μm〜0.4μmのSTI型素子分離構造21Iにより素子領域21Aが画成されており、さらに前記素子分離領域21Iは前記シリコン基板21上に、前記素子領域21Aから離間して、前記p型シリコン基板21の電位制御のためのコンタクト領域21Cを画成する。
An
前記素子領域21Aでは前記シリコン基板21上に、膜厚が例えば6nmのシリコン酸化膜よりなるゲート絶縁膜22を介して、例えば幅Wが440nmのn+型ポリシリコンシリコンパタ―ンによりゲート電極23Gが形成されており、前記ゲート電極は、第1の側に側壁絶縁膜23WAが形成されたソース側端を、また前記第1の側に対向する第2の側に側壁絶縁膜23WBが形成されたドレイン側端を有する。
In the
前記シリコン基板21中、前記素子領域21Aにおいて、前記ゲート電極23Gの前記ソース側端と前記素子分離領域21Iのうち前記ゲート電極のソース側端に対向する第1の素子分離領域部分21I1との間には、前記ゲート電極23Gのソース側端から前記側壁絶縁膜23WAの厚さに対応する第1の距離d1だけ離間してn+型のソース拡散領域が、前記第1の素子分離領域部分21I1まで延在して形成される。
Wherein in the
さらに前記素子領域21Aでは前記シリコン基板21中、前記素子領域21Aにおいて前記ゲート電極23Gの前記ドレイン側端と、前記素子分離領域21Iのうち前記ゲート電極23Gのドレイン側端に対向する第2の素子分離領域部分21I2との間に、前記ゲート電極23のドレイン側端から、前記シリコン基板21表面のうち前記側壁絶縁膜23WBに覆われた部分に対応する第2の距離d2だけ離間してn+型ドレイン拡散領域が、前記第2の素子分離領域部分21I2まで延在して形成されている。ここで前記第2の距離d2は例えば180nmなど、前記第1の距離d1よりも大きく設定されている。
Further, in the
さらに前記シリコン基板21中、前記素子領域21Aにおいて、前記ソース領域21Sのうち前記第1の素子分離領域部分21I1に接する側に対向するソース領域先端部21sから前記ドレイン領域21Dに向かって、前記ゲ―ト電極23Gのソース側端を第3の、わずかな距離d3だけ超えて延在し、かつ前記ソース領域21Sよりも低い不純物濃度を有するn−型のソースエクステンション領域21aが形成されている。
Further, in the
さらに前記p型シリコン基板中、前記素子領域21Aには、前記ドレイン領域21Dを包み、前記第2の素子分離領域部分21I2から前記ソース領域21Sに向かって、前記ゲ―ト電極23Gのドレイン側端を、前記第3の距離d3よりも大きい、例えば120nmに設定される第4の距離d4だけ超えて延在し、かつ前記ドレイン領域21Dよりも低い不純物濃度を有するn−型のドレインエクステンション領域21bが形成される。
During addition the p-type silicon substrate, in the
前記p型シリコン基板21中、前記ソースエクステンション領域21aと前記ドレインエクステンション領域21bとの間にはチャネル領域21CHが、例えば320nmのチャネル長Lgで形成されている。前記チャネル領域21CHには、例えばBなどのp型不純物元素により、閾値制御のためチャネルドープがなされている。
In the p-
前記p型シリコン基板21中、前記ソース領域21Sおよび前記ソースエクステンション領域21aの下方にはp型の第1の浅いウェル21PWが、前記ソース領域21Sおよび前記ソースエクステンション領域21aに対し第1のpn接合を形成して、かつ前記素子分離構造21Iの下端部を超える深さで形成され、前記第1の浅いウェル21PWの下方にはn型の深いウェル21DNWが、n型の前記第1の浅いウェル21PWとの間で第2のpn接合を形成して形成される。一方、前記第1の浅いウェル21PWおよび前記深いn型ウェル21DNWは、前記素子領域21Aのうち、前記ドレインエクステンション領域21bおよびドレイン領域21Dの下の、ドレインエクステンション領域21bおよびチャネル領域21CHの一部を含む領域/21PWには形成されないことに注意すべきである。
In the p-
前記第1の浅いウェル21PWは、Bなどのp型不純物により、前記p型シリコン基板21よりも高い不純物濃度でドープされている。
The first shallow well 21PW is doped with a p-type impurity such as B at a higher impurity concentration than the p-
さらに図4の構成では、前記深いn型ウェル21DNWは前記第1の素子分離領域部分21I1の下を通って前記コンタクト領域21Cを超えて延在し、前記コンタクト領域21Cでは前記深いn型ウェル21DNWの上部に、前記p型の浅いウェル21PWが連続して形成されている。さらに前記コンタクト領域21Cでは、前記浅いウェル21PWの上部に、p+型の拡散領域よりなるオーミックコンタクト領域21SSが形成されている。
Further, with the construction of FIG. 4, the deep n-type well 21DNW is the first pass under the element isolation region portion 21I 1 extends beyond the
さらに前記ゲート電極23Gの表面には低抵抗シリサイド層24Sが、前記ソース領域21Sの表面には低抵抗シリサイド層24Sが、前記ドレイン領域21Dの表面には低抵抗シリサイド層24Dが、さらに前記オーミックコンタクト領域21SSの表面には低抵抗シリサイド層24SSが、例えばサリサイドプロセスにより形成されている。本実施形態でも前記シリサイド層24Gは前記ゲート電極23Gのドレイン側端に寄せて形成されている。
Further, a low-
図4の構成によれば、高濃度ドレイン領域21Dがゲート電極23Gのドレイン側端から離間して形成されるため、高耐圧MOSトランジスタ20のオフ耐圧が向上する一方、前記ソース領域21Sは前記ゲート電極23Gのソース側端に近接して形成されており、低いソース抵抗が実現されている。また前記オーミックコンタクト領域21SSに電源電圧、例えば接地電圧を供給することにより、前記浅いウェル21PWおよび前記深いn型ウェル21DNWを介して前記シリコン基板21の電位を接地電位など所定値に固定することができ、外部の電圧変動が前記シリコン基板21を伝ってソース領域21Sに伝搬するのを遮断することができる。
According to the configuration of FIG. 4, since the high
その際、図4の実施形態では、前記第1の浅いウェル21PWおよび深いウェル21DNWが前記領域/21PWに形成されないため、前記n−型ドレインエクステンション領域21bは、前記領域/21PWにおいてp−型のシリコン基板21とpn接合を生じる。前記シリコン基板21中におけるp型不純物元素の濃度は、先にも記載したように7×1014cm-3〜3×1015cm-3程度であるため、pn接合におけるキャリア濃度勾配は低く抑制され、そのため前記図1の構成におけるような急峻なpn接合および狭い空乏層に伴う局所的な電界集中が回避され、高耐圧トランジスタ20のオフ耐圧特性がさらに向上する。すなわち図4の高耐圧MOSトランジスタ20ではドレインリーク電流が抑制され、RF信号増幅効率を改善することができる。
At this time, in the embodiment of FIG. 4, the first shallow well 21PW and the deep well 21DNW are not formed in the region / 21PW, so that the n − type
図5は、前記図4の高耐圧MOSトランジスタ20のオフ耐圧特性を示す図である。
FIG. 5 is a diagram showing the off breakdown voltage characteristics of the high breakdown
図5を参照するに、Id,Is,Isub,Igは、それぞれゲート電圧Vgを0Vとした場合のドレイン電流、ソース電流、基板電流およびゲート電流であるが、ドレイン電圧Vdsが11V近傍に達するまで、降伏に伴うドレイン電流Idの急増は生じないことがわかる。 Referring to FIG. 5, Id, Is, Isub, and Ig are a drain current, a source current, a substrate current, and a gate current when the gate voltage Vg is 0 V, respectively, but until the drain voltage Vds reaches around 11 V. It can be seen that there is no rapid increase in the drain current Id due to breakdown.
再び図4を参照するに、前記高耐圧MOSトランジスタ20では、前記第1の浅いウェル21PWが前記第1の素子分離領域部分21I1の直下にまで、また第2の素子分離領域部分21I2の直下にも形成されており、前記深いn型ウェル21DNWが前記第1の浅いウェル21PWの下を、前記第1の素子分離領域部分21I1の下を超えて前記コンタクト領域21Cを超えて延在しており、また前記第2の素子領域部分21I2の下を、前記第1の浅いウェル21PWの外側まで延在していることに注意すべきである。
Referring again to FIG. 4, in the high
前記深いn型ウェル21DNWの上には、前記素子分離領域部分21I1の外側(図4中左端)の素子分離領域21Iおよび素子分離領域部分21I2の直下において、n型の前記第2の浅いウェル21NWが形成されており、前記第2の浅いウェル21NWは前記第1の浅いウェル21PWを、水平面内で外側から囲む。 On the deep n-type well 21DNW is immediately below the device isolation region 21I and the element isolation region portion 21I 2 outside of the isolation region portion 21I 1 (left end in FIG. 4), shallow n-type of the second A well 21NW is formed, and the second shallow well 21NW surrounds the first shallow well 21PW from the outside in a horizontal plane.
図6は、このような第2の浅いウェル21NWが第1の浅いウェル21PWを、前記素子分離領域部分21I1,21I2直下の深さ位置において外側から囲む様子を示す平面図である。ただし図6では前記ゲート電極23G,ソース領域21S,ドレイン領域21Dおよびコンタクト領域21SSの位置を、参考のため破線で重ねて示している。図面が複雑になるのを避けるため、前記素子分離領域21Iや素子分離領域部分21I1,21I2は図示していない。
FIG. 6 is a plan view showing a state in which the second shallow well 21NW surrounds the first shallow well 21PW from the outside at a depth position immediately below the element isolation region portions 21I 1 and 21I 2 . However, in FIG. 6, the positions of the
図6を参照するに、前記第2の浅いウェル21NWは前記第1の浅いウェル21PWを水平面、すなわち基板主面に平行な面内において外側から連続的に囲んでおり、間にはpn接合が形成される。また前記浅いウェル21PWは前記コンタクト領域21SSに電気的に接続されており、所定の、例えば接地電位に固定されているため、前記高耐圧MOSトランジスタ20が動作して大きな電圧変動が前記ドレイン領域21Dやドレインエクステンション領域21bに生じても、これがノイズとなって基板表面に沿って伝搬し、前記シリコン基板21上に形成された他の半導体装置やその他の素子の動作に干渉する問題が回避される。
Referring to FIG. 6, the second shallow well 21NW continuously surrounds the first shallow well 21PW from the outside in a horizontal plane, that is, a plane parallel to the main surface of the substrate, and a pn junction is interposed therebetween. It is formed. Further, since the shallow well 21PW is electrically connected to the contact region 21SS and is fixed to a predetermined, for example, ground potential, the high
次に、前記高耐圧MOSトランジスタ20の製造方法を、前記シリコン基板21上に同時にCMOS素子を構成するnチャネルMOSトランジスタとpチャネルMOSトランジスタを形成する場合について、図7A〜図7Oを参照しながら説明する。ただし以下の説明では、コンタクト領域21Cについては省略する。
Next, the manufacturing method of the high breakdown
図7Aを参照するに、前記シリコン基板21上には前記素子分離領域21Iにより、前記高耐圧MOSトランジスタ20の素子領域20Aの他に、前記nチャネルMOSトランジスタの素子領域21NMOSおよび前記pチャネルMOSトランジスタの素子領域21PMOSが画成されている。ここでは前記nチャネルMOSトランジスタおよびpチャネルMOSトランジスタは入出力トランジスタであり、CMOS素子を形成しているものとする。
Referring to FIG. 7A, in addition to the element region 20A of the high
次に図7Bの工程において前記素子領域21PMOSおよび前記素子領域21Aのうち、前記領域/21PW、さらに前記第2の素子分離領域部分21I2の一部を第1のレジストパターンR1により覆い、この状態でBを100keV〜200keVの加速電圧下、2×1013cm-2〜5×1013cm-2のドーズ量でイオン注入し、前記素子領域21Aに前記第1の浅いウェル21PWを、下端が前記素子分離領域21Iの下端を超える深さに達するように形成する。同時に前記素子領域21NMOSにおいて、同様なp型ウェル21pwが同じくBにより、同じ不純物濃度で、同じ深さに形成される。また図7Bの工程では、前記浅いウェル21PWは、前記第2の素子分離領域21I2の下にも部分的に形成される。
Then part of the device region 21PMOS and the
次に図7Cの工程において前記素子領域21NMOSおよび前記素子領域21Aを第2のレジストパターンR2により覆い、この状態でP(リン)を300keV〜400keVの加速電圧下、2×1013cm-2〜5×1013cm-2のドーズ量でイオン注入し、前記素子領域21PMOSにn型の前記第2の浅いウェル21nwを、前記第1の浅いウェル21PWと同様に下端が前記素子分離領域21Iの下端を超える深さに達するように形成する。その際、前記第2のレジストパターンR2は前記素子領域21Aから前記第1および2の素子分離領域部分21I1および21I2のうち、前記第1の浅いウェル21PWが形成されている部分までしか覆っていないため、図7Cの工程では前記第第1および2の素子分離領域部分21I1および21I2の直下において、前記第2の浅いウェル21NWが前記n型ウェル21nwに連続して、前記第1の浅いウェル21PWを外側から囲むように形成される。
Next, in the step of FIG. 7C, the element region 21NMOS and the
さらに図7Dの工程において前記素子領域21PMOSを第3のレジストパターンR3により覆い、この状態で例えばBを30keV〜40keVの加速電圧下、3×1012cm-2〜6×1012cm-2のドーズ量でイオン注入し、前記素子領域21Aに前記高耐圧MOSトランジスタ20のチャネルドープ領域21CHを、また前記素子領域21NMOSに前記nチャネルMOSトランジスタのチャネルドープ領域21Ntを形成する。
Further covered with a resist pattern R 3 the device region 21PMOS third in steps FIG. 7D, under the acceleration voltage of in this state for example B 30keV~40keV, 3 × 10 12 cm -2 ~6 × 10 12 cm -2 Then, the channel dope region 21CH of the high
次に図7Eの工程において前記素子領域21NMOSおよび前記素子領域21Aを第4のレジストパターンR4により覆い、この状態で例えばAs(ヒ素)を100keV〜150keVの加速電圧下、1×1012cm-2〜3×1012cm-2のドーズ量でイオン注入し、前記素子領域21PMOSの表面部分に前記pチャネルMOSトランジスタのチャネルドープ領域21Ptを形成する。
Then the device region 21NMOS and the
次に図7Fの工程において前記シリコン基板21上に、前記高耐圧MOSトランジスタ20のドレインエクステンション領域21bの形成予定領域を除き前記素子領域21A,21NMOS,21PMOSを覆う第5のレジストパタ―ンR5を形成し、この状態で例えばPを50keV〜200keVの加速電圧下、1×1013cm-2〜3×1013cm-2のドーズ量でイオン注入し、前記n−型のドレインエクステンション領域21bを形成する。なおこのようにして形成されたn−型ドレインエクステンション領域21bと前記第2の素子分離領域部分21I2直下においてn型を有している第2の浅いウェル21NWとの間には、p型を有する前記第1の浅いウェル21PWが介在するため、前記ドレインエクステンション領域21bと前記第2の浅いウェル21NWとの間に短絡が生じることはない。
Next, in the step of FIG. 7F, a fifth resist pattern R5 is formed on the
次に図7Gの工程において、前記シリコン基板21上に前記素子領域21NMOSおよび21PMOS、さらに前記素子領域21Aのうち前記領域/21PWを覆う第6のレジストパターンR6を形成し、この状態でPを例えば600keV〜700keVの加速電圧下、1×1013cm-2〜3×1013cm-2のドーズ量でイオン注入し、前記第1および第2の浅いウェル21PWおよび21NWの下に、前記深いn型ウェル21DNWを形成する。その際、前記レジストパターンR6は、前記深いn型ウェル21DNWが前記高耐圧MOSトランジスタ20のドレインエクステンション領域21bから0.2μm程度離れるように形成するのが好ましい。
Next, in the step of FIG. 7G, a sixth resist pattern R 6 is formed on the
次に図7Gの構造を、導入した不純物元素を活性化するため例えば1000℃の温度で10秒間熱処理を行った後、図7Hの工程において、前記シリコン基板21の表面に熱酸化膜を例えば7nmの膜厚で形成し、さらにその上にポリシリコン膜を例えば100nmの膜厚で堆積する。
Next, the structure of FIG. 7G is heat-treated at a temperature of, eg, 1000 ° C. for 10 seconds to activate the introduced impurity element, and then in the step of FIG. 7H, a thermal oxide film is formed on the surface of the
さらに、このようにして形成されたポリシリコン膜をその下の熱酸化膜共々パターニングすることにより、前記素子領域21A上に前記ゲート電極23Gを、前記素子領域21NMOS上に前記nチャネルMOSトランジスタのゲート電極23Nを、前記素子領域21PMOS上に前記pチャネルMOSトランジスタのゲート電極23Pを、それぞれゲート絶縁膜22を介して形成する。
Further, by patterning the polysilicon film thus formed together with the thermal oxide film therebelow, the
次に図7Iの工程において前記シリコン基板21上に、前記素子領域21PMOS、および前記素子領域21Aのうち前記ドレインエクステンション領域21bを覆うレジストパターンR7を形成し、この状態でPを例えば30keVの加速電圧下、1×1013cm-2のドーズ量でイオン注入し、前記素子領域21Aにおいて前記ソースエクステンション領域21aを、また前記素子領域21NMOSにおいて前記ポリシリコンゲート電極23GNの両側に、前記nチャネルMOSトランジスタのソースエクステンション領域21cおよびドレインエクステンション領域21dを形成する。
Then on the
さらに図7Jの工程において前記シリコン基板21上に、前記素子領域21Aおよび21NMOSを覆う第8のレジストパターンR8を形成し、この状態でBを例えば1keV〜2keVの加速電圧下、6×1013cm-2〜6×1013cm-2のドーズ量でイオン注入し、前記ポリシリコンゲート電極23GPの両側に前記pチャネルMOSトランジスタのソースエクステンション領域21eおよびドレインエクステンション領域21fを形成する。
Further, in the step of FIG. 7J, an eighth resist pattern R 8 covering the
さらに図7Kの工程において前記シリコン基板21上に前記シリコン基板21の露出表面および前記ゲート電極23G,23GNおよび23GPの上面および側壁面を覆うように、厚さが10nmのシリコン酸化膜と厚さが30nmのシリコン窒化膜を積層した構造の絶縁膜をCVD法により形成し、さらにこれをエッチバックすることにより、前記ゲート電極23Gに前記側壁絶縁膜23WAおよび23WBを、前記ゲート電極23GNに側壁絶縁膜23WNを、前記ゲート電極23GPに側壁絶縁膜23WPを形成する。
Further, in the step of FIG. 7K, a silicon oxide film having a thickness of 10 nm and a thickness are formed on the
さらに図7Kの工程では、前記素子領域21PMOSを第9のレジストパターンR9により覆い、この状態で前記素子領域21Aおよび21NMOSにPを例えば8keV〜10keVの加速電圧下、5×1015cm-2〜8×1015cm-2のドーズ量でイオン注入し、前記素子領域21Aにおいて前記n+型ソース領域21Sおおよびn+型ドレイン領域21Dを、また前記素子領域21NMOSにおいて前記nチャネルMOSトランジスタのn+型ソース領域21gおよびn+型ドレイン領域21hを、前記側壁絶縁膜23WNのそれぞれ外側に形成する。なお図7Kの工程において前記側壁絶縁膜23WBは前記ゲート電極23Gから第2の素子分離領域部分21I2に向かって延在するシリサイドブロック領域23wbを含み、その結果、前記ドレイン領域21Dは前記ゲート電極23Gのドレイン側端から0.2μm程度離間した位置に形成される。
Further, in the step of FIG. 7K, the device region 21PMOS is covered with a ninth resist pattern R9, and in this state, P is applied to the
次に図7Lの工程において前記シリコン基板21上に前記素子領域21Aおよび21NMOSを覆う第10のレジストパターンR10を形成し、この状態でBを例えば4keV〜10keVの加速電圧下、4×1015cm-2〜6×1015cm-2のドーズ量でイオン注入し、前記側壁絶縁膜23WPの外側に前記pチャネルMOSトランジスタのp+型ソース領域21iおよびp+型ドレイン領域21jを形成する。
Next, a resist pattern R 10 of the 10 covering the
次に図7Mの工程において前記ゲート電極23Gおよびソース拡散領域21S,ドレイン拡散領域21D上にシリサイド領域24G,24Sおよび24Dをそれぞれサリサイド法で形成し、同時に前記ゲート電極23GN,23GP,ソース領域21g,21i,ドレイン領域21h,21j上にもシリサイド層24をそれぞれ形成する。
Next, in the step of FIG. 7M,
さらに図7Nの工程において前駆図7Mの構造上に層間絶縁膜25を形成し、図7Oの工程において前記層間絶縁膜25上に配線パタ―ン26を、前記ゲート電極23Gにビアプラグ261により、前記ソース領域21Sにビアプラグ262により、前記ドレイン領域21Dにビアプラグ263により接続されるように、また前記ゲート電極23GNにビアプラグ264により、前記ソース領域21gにビアプラグ265により、前記ドレイン領域21hにビアプラグ266により接続されるように、さらに前記ゲート電極23GPにビアプラグ267により、前記ソース領域21iにビアプラグ268により、前記ドレイン領域21jにビアプラグ269により接続されるように、前記ビアプラグ261〜269を形成することにより、同一のシリコン基板21上に前記高耐圧MOSトランジスタ20とCMOS素子を構成するnチャネルMOSトランジスタとpチャネルMOSトランジスタとを、同時に、マスク工程の追加を最小限に抑制して集積化することができる。
Further, in the step of FIG. 7N, an
前記図10A〜10O〜のプロセスでは、図10Fおよび図10Gの工程以外は、前記高耐圧MOSトランジスタ20の製造工程と前記入出力用pチャネルMOSトランジスタおよびnチャネルMOSトランジスタの製造工程とが共用されているのがわかる。また共用されていない工程のうち、前記図7Gの工程、すなわち前記深いn型ウェル21DNWを形成することでいわゆるトリプルウェル構造を形成する工程は、混載素子の種類によっては、他の素子の製造工程と共用できる場合がある。
In the processes of FIGS. 10A to 10O, the manufacturing process of the high
また図7Kのシリサイドブロック構造部23wbの形成は、他の例えば抵抗素子などの形成工程と兼用できれば、マスク工程の増加をもたらすことなく行うことができる。 The formation of the silicide block structure 23wb in FIG. 7K can be performed without increasing the number of mask processes if it can be combined with another process for forming a resistance element, for example.
[第2の実施形態]
図8は、本発明の第2の実施形態による高耐圧MOS素子40の構成を示す。
[Second Embodiment]
FIG. 8 shows a configuration of a high
図8を参照するに、前記高耐圧MOS素子40は前記高耐圧MOSトランジスタ20を前記シリコン基板21上に2つ、対称的に配置した構成を有し、前記高耐圧MOSトランジスタ20の右側には、前記ゲート電極23Gおよびソース領域21Sに対応してそれぞれゲート電極23G1およびソース領域21S1を有し、ドレイン領域21Dおよびドレインエクステンション領域21bを共有する別の高耐圧MOSトランジスタ201が、前記高耐圧MOSトランジスタ20に対して対称的に形成されている。
Referring to FIG. 8, the high breakdown
従って前記右側の高耐圧MOSトランジスタ201は、前記高耐圧MOSトランジスタ20のチャネル領域21CHに対応したチャネル領域21CH1と、前記高耐圧MOSトランジスタ20のソース領域21Sに対応したソース領域21S1と、前記高耐圧MOSトランジスタ20のソースエクステンション領域21aに対応したソースエクステンション領域21a1と、前記p型の第1の浅いウェル21PWに対応した第1の浅いウェル21PW1と、前記n型の第2の浅いウェル21NWに対応した第2の浅いウェル21NW1と、を有しており、また前記高耐圧MOSトランジスタ201のゲート電極23G1は、前記高耐圧MOSトランジスタ20のゲート電極23Gと同様に前記シリコン基板21との間にゲート絶縁膜22を有している。さらに前記ゲート電極23G1には、前記ゲート電極23の側壁絶縁膜23WAおよび23WBにそれぞれ対応して側壁絶縁膜23WA1および23WB1が、またシリサイド層24Gに対応してシリサイド層24G1が形成されている。
High
さらに前記高耐圧MOSトランジスタ201では、前記ソース領域21S1上に、前記高耐圧MOSトランジスタ20のソース領域21S上に形成されたシリサイド層24Sと同様なシリサイド層24S1が形成されている。
In addition the high
前記第1および第2のウェル21DWおよび21NW、さらに前記n型の深いウェル21DNWの形成がされない領域/21PWは前記高耐圧MOSトランジスタ20と高耐圧MOSトランジスタ201で共用され、前記領域/21PWに前記共用されるドレインエクステンション領域21bが形成され、前記ドレインエクステンション領域21bに包まれるように、やはり共用されるドレイン領域21Dが形成されている。前記ドレイン領域21Dの表面には前記シリサイド層24Dが形成されている。
It said first and second well 21DW and 21NW, more space / 21PW the formation is not a deep well 21DNW of the n-type is shared with the high
図9は、前記図8の高耐圧MOS素子を、前記図6と同様な、前記素子分離領域部分21I直下の深さ位置で切った平面図である。 FIG. 9 is a plan view of the high voltage MOS device of FIG. 8 cut at a depth position just below the element isolation region portion 21I, similar to FIG.
図9を参照するに、本実施形態においても前記領域/21PWを連続して囲んで、前記第1の浅いウェル21PWと第2の浅いウェル21NWによるpn接合が形成されており、かつ前記浅いウェル21PWの電位はコンタクト領域21SSにおいて固定されるため、前記高耐圧MOSトランジスタ20および201が動作することにより生じるノイズが前記シリコン基板21中を側方へと伝搬し、他の素子の動作に干渉する問題が解消される。
Referring to FIG. 9, also in this embodiment, the region / 21PW is continuously surrounded, and a pn junction is formed by the first shallow well 21PW and the second shallow well 21NW, and the shallow well since the potentials of 21PW is fixed in a contact region 21SS, the high voltage MOS transistor noise caused by 20 and 20 1 are operated is propagated to the side of the middle of the
なお本実施形態による高耐圧MOS素子では、前記高耐圧MOSトランジスタ20と高耐圧MOSトランジスタ201が対称的に形成されているため、仮にゲート電極23Gおよび23G1が前記シリコン基板21中のパタ―ンに対して図中で左右にずれた場合でも、前記ゲート電極23とドレインエクステンション領域21bとのオーバーラップ長OWLおよびゲート電極231とドレインエクステンション領域21bとのオーバーラップ上OWL1が相補的に変化し、全体の出力電流が不変に維持される好ましい特徴が得られる。
Note a high breakdown voltage MOS device according to the present embodiment, the high voltage MOS for
図10は、前記図8の高耐圧半導体素子40の一変形例による素子40Aを示す平面図である。ただし図10中、側壁絶縁膜23WA,23WBおよびシリサイド層24G,24S,24Dの図示は省略している。
FIG. 10 is a plan view showing an
図10を参照するに、本実施形態では前記図8のゲート電極23Gおよび23G1を、前記ドレイン領域21Dを回転対称中心とる対称形状の単一のゲート電極43Gにより形成しており、前記ゲート電極43Gと前記ドレイン領域21Dの間には単一のドレインエクステンション領域21bが、前記ドレイン領域21Dを囲んで形成されているのがわかる。前記ドレインエクステンション領域21bは、前記図8の断面図に対応して、破線21beで示した位置までゲート電極43Gの下を延在している。
Referring to FIG. 10, a
また図10の変形例では、前記図8のソース領域21Sおよび21S1,さらに図示はしていないがソースエクステンション領域21aおよび21a1が、それぞれ単一の拡散領域を構成し、前記ゲート電極43Gの回りを連続的に囲んでいる。
Further, in the modification of FIG. 10, the
本実施形態でも前記素子領域21Aの外側にp型ウェル21PWおよびn型ウェル21NWが形成されており、前記素子領域21Aの内部において発生した電圧変動がノイズとなってシリコン基板21中を基板表面に沿って伝搬し、集積化されている他の半導体装置に干渉を生じる問題が回避される。
Also in this embodiment, the p-type well 21PW and the n-type well 21NW are formed outside the
なお、前記p型シリコン基板21の不純物濃度が先に説明したものよりもさらに低い場合には、前記図4の高耐圧MOSトランジスタ20を変形して、図11に示すように前記素子領域21Aの下部に、前記領域/21PWを含めて、前記第1の浅いウェル21PWよりもp型不純物濃度が低く、前記シリコン基板21よりはp型不純物濃度の高いウェル21P−を形成することも可能である。
When the impurity concentration of the p-
なお以上の説明において各半導体層およびウェルの導電型を反転させることによりpチャネル高耐圧MOSトランジスタを構成することも可能である。 In the above description, a p-channel high voltage MOS transistor can be configured by inverting the conductivity type of each semiconductor layer and well.
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
(付記1)
素子分離領域により第1の素子領域を画成され第1の導電型を有する半導体基板と、
前記第1の素子領域中、前記半導体基板の表面上にゲート絶縁膜を介して形成され、第1の側がソース側端を、前記第1の側に対向する第2の側がドレイン側端を形成するゲート電極と、
前記半導体基板中、前記第1の素子領域において前記ゲート電極の前記ソース側端と、前記素子分離領域のうち前記ゲート電極の前記ソース側端に対向する第1の素子分離領域部分との間に、前記ゲート電極の前記ソース側端から第1の距離だけ離間して形成され、前記第1の素子分離領域部分まで延在する、前記第1の導電型とは逆導電型の第2の導電型のソース領域と、
前記半導体基板中、前記第1の素子領域において前記ゲート電極の前記ドレイン側端と、前記素子分離領域のうち前記ゲート電極の前記ドレイン側端に対向する第2の素子分離領域部分との間に、前記ゲート電極の前記ドレイン側端から、前記第1の距離よりも大きい第2の距離だけ離間して形成され、前記第2の素子分離領域部分まで延在する前記第2の導電型のドレイン領域と、
前記半導体基板中、前記第1の素子領域において、前記ソース領域のうち前記第1の素子分離領域部分に接する側に対向するソース領域先端部から前記ドレイン領域に向かって、前記ゲ―ト電極の前記ソース側端を第3の距離だけ超えて延在し、前記第2の導電型で、かつ前記ソース領域よりも低い不純物濃度を有するソースエクステンション領域と、
前記半導体基板中、前記第1の素子領域において、前記ドレイン領域を包み、前記第2の素子分離領域部分から前記ソース領域に向かって、前記ゲ―ト電極のドレイン側端を、前記第3の距離よりも大きい第4の距離だけ超えて延在し、前記第2の導電型で、かつ前記ドレイン領域よりも低い不純物濃度を有するドレインエクステンション領域と、を含み、
前記半導体基板中、前記ソースエクステンション領域と前記ドレインエクステンション領域との間にはチャネル領域が形成され、
前記半導体基板中、前記ソース領域および前記ソースエクステンション領域の下方には第1のウェルが、前記第1の導電型で、前記ソース領域および前記ソースエクステンション領域に対し第1のpn接合を形成して、かつ前記素子分離領域の下端部を超える深さで形成され、
前記第1のウェルの下方には第2のウェルが前記第2の導電型で、かつ前記第1のウェルとの間で第2のpn接合を形成して形成され、
前記第1のウェルおよび前記第2のウェルは、前記ドレインエクステンション領域およびドレイン領域の下には形成されないことを特徴とするMOSトランジスタ。
(付記2)
前記第1の素子領域を画成する素子分離領域の直下には、前記第1の素子領域の外側において、前記第2のウェルの上部に連続して、前記第1のウェルを外側から包む第3のウェルが、前記第2の導電型で形成されていることを特徴とする付記1記載のMOSトランジスタ。
(付記3)
前記第3のウェルは、前記半導体基板の表面に対し垂直方向から見た場合、前記第1のウェルを囲んで連続的に延在することを特徴とする付記2記載のMOSトランジスタ。
(付記4)
前記第3のウェルの下端部は、前記第1のウェルの下端部と実質的に同一の深さに形成されていることを特徴とする付記2または3記載のMOSトランジスタ。
(付記5)
前記第2のウェルは前記第1のウェルの下に、連続的に形成されていることを特徴とする付記1〜4のうち、いずれか一項記載のMOSトランジスタ。
(付記6)
前記ドレインエクステンション領域および前記ドレイン領域は、前記第1の素子領域中、前記第1の導電型を有し、前記の第1のウェルよりも不純物濃度の低い第4のウェル中に形成され、前記ドレインエクステンション領域および前記ドレイン領域は、前記第4のウェルとの間で第3のpn接合を形成することを特徴とする付記1〜5のうち、いずれか一項記載のMOSトランジスタ。
(付記7)
前記ドレインエクステンション領域および前記ドレイン領域は、前記半導体基板との間で第3のpn接合を形成することを特徴とすることを特徴とする付記1〜5のうち、いずれか一項記載のMOSトランジスタ。
(付記8)
付記1〜7のいずれか一項記載のMOSトランジスタと、
前記半導体基板上に形成されたCMOS素子と、を含む半導体集積回路装置であって、
前記CMOS素子は、前記半導体基板上、前記素子分離領域により画成された第2および第3の素子領域にそれぞれ形成されたnチャネルMOSトランジスタとpチャネルMOSトランジスタを含み、
前記nチャネルMOSトランジスタは、前記第2の素子領域に形成され前記第1の導電型を有する第5のウェルを含み、前記第5のウェルは、前記第1のウェルと同一の不純物元素を実質的に同一の濃度および深さで含み、
前記pチャネルMOSトランジスタは、前記第3の素子領域に形成され前記第2の導電型を有する第6のウェルを含み、前記第6のウェルは、前記第3のウェルと同一の不純物元素を実質的に同一の濃度および深さで含むことを特徴とする半導体集積回路装置。
(付記9)
前記nチャネルMOSトランジスタおよびpチャネルMOSトランジスタは、それぞれのゲート絶縁膜を有し、前記nチャネルMOSトランジスタのゲート絶縁膜および前記pチャネルMOSトランジスタのゲート絶縁膜は、前記MOSトランジスタのゲート絶縁膜と同一の組成および同一の厚さを有することを特徴とする付記8記載の半導体集積回路装置。
(付記10)
各々付記1〜7のうちいずれか一項記載のMOSトランジスタよりなる第1および第2のMOSトランジスタを、前記半導体基板上に前記ドレイン領域および前記ドレインエクステンション領域を共用して、対称的に配置したことを特徴とする半導体装置。
As mentioned above, although this invention was described about preferable embodiment, this invention is not limited to this specific embodiment, A various deformation | transformation and change are possible within the summary described in the claim.
(Appendix 1)
A first substrate region defined by a device isolation region and having a first conductivity type;
In the first element region, formed on the surface of the semiconductor substrate via a gate insulating film, the first side forms a source side end, and the second side opposite to the first side forms a drain side end. A gate electrode,
In the semiconductor substrate, between the source side end of the gate electrode in the first element region and a first element isolation region portion of the element isolation region facing the source side end of the gate electrode. A second conductivity of a conductivity type opposite to the first conductivity type, formed to be separated from the source side end of the gate electrode by a first distance and extending to the first element isolation region portion. The source area of the type;
In the semiconductor substrate, between the drain side end of the gate electrode in the first element region and a second element isolation region portion of the element isolation region facing the drain side end of the gate electrode. The drain of the second conductivity type formed by being separated from the drain side end of the gate electrode by a second distance larger than the first distance and extending to the second element isolation region portion. Area,
In the semiconductor substrate, in the first element region, from the source region tip facing the side of the source region in contact with the first element isolation region portion toward the drain region, the gate electrode A source extension region extending beyond the source side edge by a third distance, having the second conductivity type, and having an impurity concentration lower than that of the source region;
In the semiconductor substrate, the first element region encloses the drain region, and the drain side end of the gate electrode extends from the second element isolation region portion toward the source region. A drain extension region extending beyond a fourth distance greater than the distance, having a second conductivity type and having an impurity concentration lower than that of the drain region,
In the semiconductor substrate, a channel region is formed between the source extension region and the drain extension region,
In the semiconductor substrate, a first well is formed below the source region and the source extension region to form a first pn junction with the first conductivity type and to the source region and the source extension region. And formed at a depth exceeding the lower end of the element isolation region,
A second well is formed below the first well by forming a second pn junction with the first conductivity type and the first well,
The MOS transistor according to
(Appendix 2)
Immediately below the element isolation region that defines the first element region, outside the first element region, the first well that wraps around the first well from the outside is continuous with the upper part of the second well. 3. The MOS transistor according to
(Appendix 3)
3. The MOS transistor according to
(Appendix 4)
4. The MOS transistor according to
(Appendix 5)
5. The MOS transistor according to
(Appendix 6)
The drain extension region and the drain region are formed in a fourth well having the first conductivity type in the first element region and having an impurity concentration lower than that of the first well. 6. The MOS transistor according to any one of
(Appendix 7)
6. The MOS transistor according to any one of
(Appendix 8)
The MOS transistor according to any one of
A semiconductor integrated circuit device comprising: a CMOS element formed on the semiconductor substrate;
The CMOS device includes an n-channel MOS transistor and a p-channel MOS transistor formed on the semiconductor substrate in the second and third device regions defined by the device isolation region,
The n-channel MOS transistor includes a fifth well formed in the second element region and having the first conductivity type, and the fifth well substantially contains the same impurity element as the first well. At the same concentration and depth,
The p-channel MOS transistor includes a sixth well formed in the third element region and having the second conductivity type, and the sixth well substantially contains the same impurity element as the third well. A semiconductor integrated circuit device comprising the same concentration and depth.
(Appendix 9)
The n-channel MOS transistor and the p-channel MOS transistor have respective gate insulating films, and the gate insulating film of the n-channel MOS transistor and the gate insulating film of the p-channel MOS transistor are the same as the gate insulating film of the MOS transistor. 9. The semiconductor integrated circuit device according to appendix 8, wherein the semiconductor integrated circuit device has the same composition and the same thickness.
(Appendix 10)
The first and second MOS transistors each comprising the MOS transistor according to any one of
20,201 高耐圧MOSトランジスタ
21 シリコン基板
21A 素子領域
21CH チャネル領域
21S,21S1,41S ソース領域
21D ドレイン領域
21SS コンタクト領域
21I 素子分離領域
21PW p型の第1の浅いウェル
21NW n型の第2の浅いウェル
/21PW 第1の浅いウェルを形成しない領域
21DNW n型の深いウェル
21a ソースエクステンション領域
21b ドレインエクステンション領域
22 ゲート絶縁膜
23G、23G1,43G ゲート電極
23WA,23WB,23WA1,23WB1 ゲート側壁絶縁膜
24G,24S,24D シリサイド層
25 層間絶縁膜
26 配線パタ―ン
261〜269 ビアプラグ
40,40A 高耐圧半導体素子
20, 20 1 high
Claims (5)
前記第1の素子領域の前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、第1の側端及び前記第1の側端に対向する第2の側端を有するゲート電極と、
前記半導体基板中、前記第1の素子領域において前記ゲート電極の前記第1の側端と、前記素子分離領域のうち前記ゲート電極の前記第1の側端に対向する第1の素子分離領域部分との間に、前記ゲート電極の前記第1の側端から第1の距離だけ離間して形成され、前記第1の素子分離領域部分まで延在する、前記第1の導電型とは逆導電型の第2の導電型のソース領域と、
前記半導体基板中、前記第1の素子領域において前記ゲート電極の前記第2の側端と、前記素子分離領域のうち前記ゲート電極の前記第2の側端に対向する第2の素子分離領域部分との間に、前記ゲート電極の前記第2の側端から、前記第1の距離よりも大きい第2の距離だけ離間して形成され、前記第2の素子分離領域部分まで延在する前記第2の導電型のドレイン領域と、
前記半導体基板中、前記第1の素子領域において、前記ソース領域のうち前記第1の素子分離領域部分に接する側に対向するソース領域先端部から前記ドレイン領域に向かって、前記ゲ―ト電極の前記第1の側端を第3の距離だけ超えて延在し、前記第2の導電型で、かつ前記ソース領域よりも低い不純物濃度を有するソースエクステンション領域と、
前記半導体基板中、前記第1の素子領域において、前記ドレイン領域を包み、前記第2の素子分離領域部分から前記ソース領域に向かって、前記ゲ―ト電極の前記第2の側端を、前記第3の距離よりも大きい第4の距離だけ超えて延在し、前記第2の導電型で、かつ前記ドレイン領域よりも低い不純物濃度を有するドレインエクステンション領域と、
前記半導体基板中、前記ソースエクステンション領域と前記ドレインエクステンション領域との間に位置するチャネル領域と、
前記半導体基板中、前記ソース領域および前記ソースエクステンション領域の下方に位置し、前記第1の導電型で、前記ソース領域および前記ソースエクステンション領域に対し第1のpn接合を形成して、かつ前記素子分離領域の下端部を超える深さで形成され、前記ドレインエクステンション領域及び前記ドレイン領域と平面視で離間して位置する第1のウェルと、
前記第1のウェルの下方に形成され、前記第2の導電型で、かつ前記第1のウェルとの間で第2のpn接合を形成し、前記ドレインエクステンション領域及び前記ドレイン領域と平面視で離間して位置する第2のウェルと、
を含むことを特徴とするMOSトランジスタ。 A first substrate region defined by a device isolation region and having a first conductivity type;
Said first element and the semiconductor substrate on the gate insulating film formed on the region, is formed on the gate insulating film, a second side edge opposite the first side edge and the first side edge A gate electrode having
Wherein in the semiconductor substrate, the said first side edge of the gate electrode in the first element region, a first isolation region portion opposed to said first side edge of said gate electrode of said device isolation region Between the first side of the gate electrode and a first distance from the first side end, and extending to the first element isolation region portion. A source region of a second conductivity type of the mold;
Wherein in the semiconductor substrate, the said second side edge of the gate electrode in the first element region, said second element isolation region portion facing the second side edge of said gate electrode of said device isolation region Between the second side end of the gate electrode and a second distance larger than the first distance, and extending to the second element isolation region portion. A drain region of two conductivity types;
In the semiconductor substrate, in the first element region, from the source region tip facing the side of the source region in contact with the first element isolation region portion toward the drain region, the gate electrode A source extension region extending beyond the first side edge by a third distance, having the second conductivity type, and having an impurity concentration lower than that of the source region;
In the semiconductor substrate, in the first element region, the second side edge of the gate electrode is wrapped around the drain region and from the second element isolation region portion toward the source region, A drain extension region extending beyond a fourth distance greater than a third distance, having a second conductivity type and having a lower impurity concentration than the drain region ;
In said semiconductor substrate, a channel region located between said source extension region and said drain extension region,
Forming a first pn junction with the first conductivity type with respect to the source region and the source extension region, located under the source region and the source extension region in the semiconductor substrate; and A first well formed at a depth exceeding a lower end portion of the isolation region, and being spaced apart from the drain extension region and the drain region in plan view ;
A second pn junction is formed between the first well and the second conductivity type, and is formed below the first well, and in plan view with the drain extension region and the drain region. A second well located at a distance ;
MOS transistor characterized by including .
前記半導体基板上に形成されたCMOS素子と、を含む半導体集積回路装置であって、
前記CMOS素子は、前記半導体基板上、前記素子分離領域により画成された第2および第3の素子領域にそれぞれ形成されたnチャネルMOSトランジスタとpチャネルMOSトランジスタを含み、
前記nチャネルMOSトランジスタは、前記第2の素子領域に形成され前記第1の導電型を有する第5のウェルを含み、前記第5のウェルは、前記第1のウェルと同一の不純物元素を同一の濃度および深さで含み、
前記pチャネルMOSトランジスタは、前記第3の素子領域に形成され前記第2の導電型を有する第6のウェルを含み、前記第6のウェルは、前記第3のウェルと同一の不純物元素を同一の濃度および深さで含むことを特徴とする半導体集積回路装置。 A MOS transistor according to claim 2 ;
A semiconductor integrated circuit device comprising: a CMOS element formed on the semiconductor substrate;
The CMOS device includes an n-channel MOS transistor and a p-channel MOS transistor formed on the semiconductor substrate in the second and third device regions defined by the device isolation region,
The n-channel MOS transistor includes a fifth well formed in the second element region and having the first conductivity type, and the fifth well contains the same impurity element as the first well. Including at one concentration and depth,
The p-channel MOS transistor includes a sixth well formed in the third element region and having the second conductivity type, and the sixth well contains the same impurity element as the third well. A semiconductor integrated circuit device comprising a single concentration and depth.
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