JP5430151B2

JP5430151B2 - ダイナミックレンジの広いアナログ−ディジタル変換システムを使用した超音波故障検出システム

Info

Publication number: JP5430151B2
Application number: JP2008535544A
Authority: JP
Inventors: アンドリュー・トーマス
Original assignee: オリンパス・エヌ・ディー・ティー
Priority date: 2005-10-14
Filing date: 2006-09-22
Publication date: 2014-02-26
Anticipated expiration: 2026-09-22
Also published as: US20100147081A1; EP1946095A2; US8001842B2; WO2007047018A3; ES2688195T3; JP2009511904A; US20090178485A1; CN102706958B; CN102706958A; US20070084288A1; US20090223294A1; EP1946095B1; WO2007047018A2; US7963166B2; US8001841B2; EP1946095A4; US8490491B2

Description

本出願は、いずれも参照によりその開示全体が本明細書に組み込まれている、2005年10月14日に出願した、「ULTRASONIC FAULT DETECTION SYSTEM USING A HIGH DYNAMIC RANGE ANALOG TO DIGITAL CONVERSION SYSTEM」という名称の米国仮特許出願第60/726,798号、2005年10月14日に出願した、「ULTRASONIC DETECTION MEASUREMENT SYSTEM USING A TUNABLE DIGITAL FILTER WITH 4X INTERPOLATOR」という名称の米国仮特許出願第60/726,776号、および2005年10月14日に出願した、「DIGITAL TIME VARIABLE AMPLIFIER FOR NON-DETRUCTIVE TEST INSTRUMENT」という名称の米国仮特許出願第60/726,575号の利益および優先権を主張したものである。

本発明は、一般に、たとえばエアラインウィングなどの極めて重要な構造の内部構造故障、たとえば物体または材料中のひび割れ、不連続性、腐食変化または厚さ変化を検出するために利用される超音波検査システムに関する。この内部構造故障の検出は、ターゲット物体に超音波パルスを送信し、ターゲット物体から検出されるエコー信号を解析することによって実施される。より詳細には、本発明は、このような超音波検査システムに使用することができるダイナミックレンジの広いアナログ-ディジタル変換システムおよび方法に関し、詳細にはこれらのアナログ-ディジタル変換システムおよび方法により、超音波プローブまたは変換器を使用して物体が走査される。また、本発明は、内部構造故障を検出するために利用される渦電流検査システムに関する。

超音波探傷器の従来技術は、本発明の譲受人のEpoch 4 Plus製品などの製品によって実証されている。General Electricから入手することができる競合製品は、USM 35X探傷システム、USN 58L探傷システムおよびUSN 60探傷システムとして知られている。従来技術による超音波探傷器には、通常、極めて複雑なアナログフロントエンドが利用されているが、これらのアナログフロントエンドには多くの部品が含まれており、特定の用途および設定のための較正、信頼性、セットアップ時間、結果の無矛盾性および最適化の点で、とりわけ困難な問題を提起している。

従来技術による典型的な超音波探傷器には、試験すべき物体に対向して配置される、多くの異なる周波数帯域で動作し、かつ、慎重な較正および維持を必要とする利得較正器、前置増幅器および減衰器、可変利得増幅器、高域通過アナログフィルタおよび低域通過アナログフィルタなどの多くのアナログ回路と共に動作する変換器が含まれている。

したがって、現在の探傷器は、このような機器の設計者および使用者に多くの問題をもたらしており、それらの複雑性のためにそれらの障害追跡および修理に強い影響を及ぼしている。これらの問題には、変換器から見た、信号経路の内外でスイッチされる異なる利得増幅器によって変化する整合入力インピーダンスなどの問題が含まれている。これは、周波数応答に悪影響を及ぼし、様々な利得非線形性の原因になっている。アナログ回路は信号経路の内外でスイッチされるため、それは較正の問題を提起している。

既存の探傷器が抱えている他の問題は、それらの背面壁減衰性能に起因する問題であり、試験中の物体の背面壁に極めて近い位置に存在している傷を検出する能力に強い影響を及ぼしている。この問題は、とりわけ時間変化利得関数の問題を提起しており、従来技術によるデバイスの利得範囲および利得変化率を制限している。

従来技術のもう1つの欠点は、利用されているアナログ-ディジタル変換器を最大フル振幅スケールで利用するために、このようなアナログ-ディジタル変換器の中間点に入力信号を維持するためにはヌルにしなければならない異なる直流オフセット誤差を有する信号経路に個々の演算増幅器が配置されるアナログ回路結合方法に起因している。また、直流オフセット誤差は、ディスプレイ上に現われる波形が画面の波形部分上で垂直方向に中心から外れる原因になり、そのために、検査結果を決定するためにオペレータが解析する波形に望ましく異常がもたらされることがある。したがって、従来技術における誤差ヌル化プロセスは、雑音に起因する直流基線の測定精度が悪いため、とりわけ大きい利得での信頼性が低い。

既存の探傷器のフロントエンドの情熱的なアナログ実施態様は、機器のダイナミックレンジ全体を利用しなければならない必要性に起因する問題をさらに提起しており、様々な利得線形性較正の問題をもたらしている。

米国特許第5,671,154号に、本発明による装置および方法のための背景情報を提供している従来技術による超音波検査装置が記載されている。
米国仮特許出願第60/726,798号米国仮特許出願第60/726,776号米国仮特許出願第60/726,575号米国特許第5,671,154号米国特許第4,497,210号米国特許第6,789,427号

本発明の目的は、一般に、物体を超音波検査するための装置および方法であって、上で言及した従来技術の欠点が回避され、あるいは改善された装置および方法を提供することである。

本発明の他の目的は、より単純な回路で実施された超音波検査装置および方法を提供することである。

本発明の他の目的は、使用に先立って必要な較正プロセスおよび調整プロセスがより短く、かつ、より単純な超音波検査装置および方法を提供することである。

発明のさらに他の目的は、より正確で、かつ、より容易に読み取ることができる無矛盾検査結果を引き渡す電子検査装置および方法を提供する超音波検査装置および方法を提供することである。

本発明の以上の目的および他の目的は、A/D変換器回路のダイナミックレンジが拡張され、かつ、可変利得増幅器(VGA)回路の必要性およびそれに関連する複雑性ならびに性能限界が除去された方法および装置によって実現される。

本発明の一態様によれば、本発明による装置および方法は、単一のアナログ入力信号を受け取るように結合された複数のチャネルであって、アナログ入力信号をディジタル信号に変換するための手段を個々に有する複数のチャネルを備えた多重A/D回路として具体化されている。

本発明の他の態様は、個々の前置増幅器の伝搬遅延を始めとするあらゆるタイミングスキュー源を補償し、かつ、A/D変換器出力データの調査によって明らかになった他のあらゆるスキュー源を補償するべく個々のサンプル時間を調整するための手段と、信号のひずみが他のチャネルへの入力に影響するのを防止するために、個々のチャネルの前置増幅器の入力段の飽和を防止するための手段と、実質的に整合するように個々のチャネルの周波数応答を調整し、かつ、装置の総合周波数応答を調整するための手段と、より大きい利得を有する複数のチャネルのうちの1つまたは複数のチャネルオーバフロー状態を検出するための手段と、複数のチャネルを連続出力流の中に組み合わせるための手段とを備えている。

本発明の他の態様によれば、本発明による多重チャネル変換器回路は、オフセット誤差を無効にするために、アナログ信号経路の様々なポイントでD/A変換器から直流信号を注入することによって個々のチャネルの信号オフセット誤差を除去するための手段を備えている。

本発明の他の態様によれば、複数のチャネルを組み合わせるための手段は、チャネルオーバフロー状態検出手段によって生成される結果の関数として動作させることができる。また、複数のチャネルを組み合わせるための手段は、より大きい利得を有するチャネルのうちの何らかのチャネルに対するチャネルオーバフロー状態が検出された場合、より小さい利得を有するチャネルの結果を出力するように動作させることができる。

本発明の他の態様によれば、個々のアナログチャネルの周波数応答を実質的に整合させるための手段は、チャネル間、詳細には高い周波数における振幅整合誤差を最小化するために提供されている。

本発明の他の態様によれば、A/D変換器回路の各々は、D/A変換器を使用してフルスケール範囲を調整するために基準電圧を変化させるための手段を備えている。これは、信号振幅整合を最適化するために使用される。

本発明の他の態様によれば、本発明による多重A/D変換器回路は、異なる利得を有する個々のチャネルの結果を整合させるための手段を備えている。

本発明の他の態様によれば、本発明による多重A/D回路は、さらに、他のチャネルのクロック回路部分に対する1つのチャネルのサンプルクロックの立上り縁の配置を時間調整するための手段を備えており、したがって個々のチャネルのサンプル時間を調整することにより、個々の前置増幅器チャネルの伝搬遅延が補償され、また、A/D変換器出力データの調査によって明らかになった他のあらゆるスキュー源が補償される。

本発明の他の態様によれば、チャネルオーバフロー状態検出手段は、第1の増幅器からA/D変換器の内部の増幅器までの信号経路内のすべての増幅器がそれらの線形動作領域に復帰するための適切な時間を有することを保障するために、さらに、A/D変換器から出力されるオーバフロー信号の時間継続期間を延長するための手段を備えている。

本発明のさらに他の態様によれば、複数のチャネルを組み合わせるための手段は、さらに、より大きい利得を有する1つまたは複数のチャネルの結果に整合させるために、より小さい利得を有する1つまたは複数のチャネルの結果のデータビット位置を調整するための手段、たとえばスケーリングするための手段を備えている。これは、たとえばシフトレジスタ、マルチプレクサなどを使用してビットをシフトさせることによって達成することができ、あるいは任意の手段によって達成することができる。

本発明のさらに他の態様によれば、たとえば、入力アナログ信号をより大きい信号チャネルおよびより小さい信号チャネルに分割するステップと、より小さい信号チャネルがより大きい信号チャネルより高い分解能を有するよう、入力信号をより大きい信号チャネル上およびより小さい信号チャネル上でスケーリングするステップと、個別のA/D変換器を使用してより大きい信号チャネルおよびより小さい信号チャネルをサンプリングするステップと、より大きい信号チャネルが有効であるかどうかを決定するための要因として、より大きい信号チャネルおよびより小さい信号チャネルのうちの一方の結果を出力するステップとを含む、アナログ信号をディジタル信号に変換するための方法が提供される。

本発明による方法には、さらに、より大きい信号チャネルの結果とより小さい信号チャネルの結果を組み合わせて組合せ結果にするステップと、組合せ結果を出力するステップが含まれている。

本発明の他の特徴および利点は、添付の図面を参照して行う本発明についての以下の説明から明らかになるであろう。

最初に図1および2を参照して、本発明の一般的な環境および本発明によって解決される様々な問題に対する背景情報について説明する。

図1では、超音波送受信ユニット10は、所定の周期でプローブまたは変換器12に電気パルス信号10aを送信している。プローブまたは変換器12は、鋼材料などのターゲット物体14に、直接または水あるいは水晶などの遅延材料を介して結合されている。図2に示すように、プローブ12は、トリガパルス信号12aを超音波パルス10aに変換し、ターゲット物体14を介して送信している。ターゲット物体14に印加された超音波パルス10aは、引き続いてターゲット物体14の底部表面14aで反射し、プローブ12によって受信される。プローブ12は、反射波を電気信号に変換している。この電気信号は、電気エコー信号10bとして超音波送受信ユニット10に供給される。超音波送受信ユニット10は、電気信号10bを増幅し、増幅した信号11をエコー信号11として信号処理デバイス16に送信している。本明細書において使用されているように、プローブまたは変換器という用語には、全く異なる1つまたは複数の送信器および1つまたは複数の受信器を使用して変換器を実施した実施形態が含まれている。

エコー信号11には、底部表面14aで反射した波に対応する底部表面エコー11a、および物体14中の傷14bに起因する傷エコー11bが含まれている。また、超音波エコーパルス11の周波数は、主としてプローブ12に組み込まれている超音波バイブレータの厚さまたは他の特性で決まる。検査に使用される超音波パルス10aの周波数は、数十kHzないし数十MHzに設定されている。したがって、エコー信号11に含まれている底部表面エコー11aおよび傷エコー11bの信号波形の周波数範囲は、約50KHzから数十MHzまでの広い範囲をカバーしている。

信号処理デバイス16は、超音波送受信ユニット10から受け取ったエコー信号11の様々な信号処理を実行しており、また、信号処理デバイス16は、1つまたは複数の傷の有/無を表す出力結果および場合によってはターゲット物体14の厚さをディスプレイユニット18に表示している。エコー信号11を信号処理し、かつ、エコー信号を表示するために、パルス信号10aと同期したトリガ信号Sが超音波送受信ユニット10から信号処理デバイス16に供給されている。

上で説明した構造の傷検査装置の場合、超音波送受信ユニット10から出力されるエコー信号11には、底部表面エコー11aおよび傷エコー11bの他に一定の量の雑音が含まれている。超音波パルス11に含まれている雑音の量が多い場合、検査結果の信頼性が著しく低下する。雑音は、大まかに電気雑音および材料雑音に分類される。

電気雑音には、電磁波または静電波をプローブ12、超音波送受信ユニット10、接続ケーブルたとえばケーブル13などの中に混合することによって生じる外部雑音と、1つまたは複数の増幅器および超音波送受信ユニット10に組み込まれている1つまたは複数の増幅器によって生成される内部雑音が含まれている。

エコー信号11に含まれている雑音の低減は、超音波検査を高い精度で実行するためには極めて重要である。従来、エコー信号11に含まれている雑音成分の抑制にはアナログフィルタが使用されている。たとえば、広範囲にわたる周波数成分を有する電気雑音に対して、超音波エコーの周波数成分を通過させるためにBPF(帯域通過フィルタ)が使用されている。また、材料雑音にはLPF(低域通過フィルタ)またはBPFが使用されており、傷エコー11b(図2)の周波数分布は、信号散乱によって生成されるエコーの周波数分布より低いことが分かる。アナログフィルタが使用されるこの方法によれば、エコー信号11bに含まれている雑音成分を所定のレベルに等しいかあるいはそれより低いレベルまで抑制することができる。

傷エコー信号の周波数分布は、ターゲット物体14の超音波減衰特性に基づいて変化することは広く知られている。したがって、散乱したエコーなどによって示される材料雑音のためにBPFを使用する場合、ターゲット物体14に応じた最適特性を有するフィルタが使用されることが望ましい。しかしながら、アナログフィルタの通過周波数特性は容易に変更することができないため、ターゲット物体14に関連する様々な材料の異なる超音波減衰特性に対応する異なる通過周波数特性を有するより多くのフィルタを準備しなければならない。ターゲット物体14の材料特性に応じて異なるフィルタが使用されるこの方法には、動作性上の利点または経済性上の利点対総合システムのコストおよび複雑性を考慮すると、実際的な困難が伴っている。

傷エコー11bは、場合によっては、ターゲット物体14の前面表面14cの極めて近くに存在していることがあり、その場合、傷エコー11bは、送信パルス10aの後縁の近傍に位置することになる。そのため、戻ってくる傷エコー11bを妨害しないためには、送信パルス10aの後縁(図3に後縁10atとして拡大されている)の末端は、可能な限り速やかにゼロ基線10abに設定することが望ましい。ゼロ基線までの整定時間7aは、探傷器の近表面分解能の決定要因である。

超音波送受信ユニット10の利得は、最大110dBまで調整することができる(欧州規格EN 12668-1の要求による)ことを考慮すると、超音波送受信ユニット10内の利得増幅段の前段の基線誤差が微小量であっても、利得レベルが過度に高く設定されると、利得増幅段の出力部における大きな誤差の原因になる。

結果として生じる信号処理デバイス16への入力の基線誤差は、
(a) 画面上の信号の最大垂直変位が基線のオフセットの量によって小さくなり、そのために傷エコーを検出する機器の感度が鈍くなるため、ダイナミックレンジが狭くなる原因になるか、あるいは、
(b) 振幅が十分に大きい場合、1つまたは複数の利得増幅段が飽和し、そのためにエコー信号の検出が完全に妨害される原因になるかのいずれかである。

従来、上で説明した基線誤差の問題は、2つの方法のうちのいずれかによって対処されている。第1の手法によれば、送信パルス10aの後縁10atの低周波部分をフィルタ除去するために、超音波送受信ユニット10の入力の信号経路にHPFが使用されている。送信パルス10aの後縁10atは、近似点線7cで示されているように、HPFによって改善することができる。

しかしながら、HPF解決法の有効性は、いくつかの点で限定されている。第1に、送信パルス10aの後縁10atの低周波部分を最小化するためには、HPFの遮断周波数(f HPF-3dB)を可能な限り高くしなければならない。たとえば、プローブ12の励起周波数が10MHzで、f HPF-3dBが5MHzの場合、受信器基線に対する望ましくない影響が著しく抑制される。

残念なことには、プローブ12の励起周波数に500kHzという低い周波数を使用することは、そのためにf HPF-3dBを500kHz未満にする必要があるため、一般的ではない。このHPF解決法は、送信パルス10aの後縁10atの望ましくない量の低周波部分がHPFの通過を許容され、基線誤差の原因になるため、この周波数範囲ではその有効性が著しく損なわれる。

第2に、増幅器回路の損傷を防止するために、超音波送受信ユニット10の第1の増幅器段(図示せず)に印加される送信パルスの最大振幅が数ボルトに制限されている(クランプされている)。パルスが印加される毎に増幅器が飽和することになる利得レベルで超音波送受信ユニット10を動作させることはごく一般的である。フィルタが臨界制動されない場合、飽和した後のフィルタの応答は、送信パルス10aの後縁が、フィルタが適用されない場合よりいっそう悪くなる原因になる。臨界制動を保障するべく調整された多数のフィルタを製造済みの個々の機器に持たせることは可能であるが、フィルタ成分の製造可能性および温度変動を考慮すると、実際的な困難が伴う。

また、増幅器は、一度飽和すると、線形動作領域に増幅器が復帰するまで相当の時間を要することに留意されたい。これは、送信パルス10aの後縁がゼロ基線に復帰するまでの間に要する時間が、増幅器入力信号が飽和レベル未満(すなわち線形動作範囲内)に維持されている場合より長くなる原因になっている。

基線誤差の問題に対処するために使用されている代替方法は、クランプされた送信パルス10aを超音波送受信ユニット10の入力に直接結合することである。この方法によれば、HPFフィルタまたはBPFフィルタが使用されていないため、上で説明した複数の問題のうちの1つが回避される。

直接結合解決法の有効性は、2つの点で制限されている。第1に、この直接結合解決法は、送信パルス10aの後縁10atの低周波部分を小さくするために何もしていない。第2に、超音波送受信ユニット10の増幅器の基線誤差およびオフセット誤差の直流成分が信号経路を通過して増幅される。これは、場合によっては、以下でさらに説明する様々なダイナミックレンジおよび飽和の問題の原因になっている。

従来、探傷器は、傷測定シナリオのための最適設定を選択するために、フィルタを使用して、あるいは直接結合を介して使用者が機器を操作することができる準備を有している。

次に図4を参照して、物体14の背面表面の近傍の傷の検出について説明する。傷14dは、場合によっては、ターゲット物体14の背面表面14aの極めて近くに存在していることがあり、その場合、傷エコー11bは、背面壁エコー11aの近傍に位置することになる。適切な検査を実施する(多くの正式な検査手順に従って)ためには、背面壁エコー11aのピークは、波形ディスプレイ18上で常に観察できる状態を維持しなければならない。それは、1)多孔性汚染物質または材料汚染物質によって生じるターゲット物体14中の微小傷2dによって、波形ディスプレイ18上で観察することができるほどには大きくないが、場合によっては背面壁14aに向かって移動するエコーの振幅を小さくする傷エコーが生成され、そのために傷エコー11bおよび背面壁エコー11aの振幅が小さくなる可能性があること、および2)プローブ12がターゲット物体14の表面14cに断続的に不適切に結合され、そのために背面壁エコー11aの振幅が小さくなる可能性があることによるものである。これらの2つの条件は、場合によっては、波形ディスプレイ18上で傷14dのエコーを観察することができない原因になっている。しかしながら、背面壁エコー11aの減少は、ターゲット物体14の材料またはプローブ12の結合に関連する問題を示している場合がある。背面壁エコー11aのピークが波形ディスプレイ18の一番上の観察可能部分を超えることが許容されている場合、ピーク振幅の減少を波形ディスプレイ18上で観察することができなくなる可能性がある。検査実行者は、背面壁エコーゲート6d(図4参照)を調整して、背面壁エコー11aが許容される水平時間軸上の領域を設定することによって背面壁エコー11aの検出パラメータをセットアップしている。また、垂直振幅軸に対する閾値は、最小許容可能エコー振幅に対して設定される。通常、背面壁エコー11aがこれらのパラメータから外れると、警報が発せられる。

この測定方法は、特定の問題をもたらしている。

傷エコー11bと背面壁エコー11aの間のエコー振幅の差は、限りなく大きくすることができる(最大数桁)。しかしながら、以下で説明するいくつかの方法(a、b、cおよびd)を使用して、傷エコー11bと背面壁エコー11aのピークの両方を波形ディスプレイ18上で確実に観察することができる状態を維持することができる。

(a) プローブ12を2並列受信器およびA/D変換器チャネル(AおよびB)に接続する。チャネルAの利得は、傷14dのエコーの振幅を波形ディスプレイ18上で明確に観察することができるよう、その振幅を最適化するべく検査実行者によって調整される。チャネルBの利得は、上で説明した理由により、背面壁エコー11aのピークを波形ディスプレイ18上で確実に観察することができる状態が維持されるように調整される。

チャネルAおよびBのA/D変換器のディジタル出力は、波形ディスプレイ18の水平時間スケール全体が、その背面壁エコーゲート6dの領域を除き、チャネルAのすべての出力を示す方法で結合される。背面壁エコーゲート6dの一番左側は、チャネルAからチャネルBに切り換わることになる時間点を表している。

残念なことには、この2チャネル方式には欠点がある。ターゲット物体中の傷の存在または傷の位置は、傷が検出されるまでは未知であるため、検査は、通常、走査運動中のターゲット物体14の表面に沿ってプローブ12を移動させることによって実行される。走査領域におけるターゲット物体の前面表面14cと背面表面14aの間の厚さが一定ではない場合、背面壁エコー11aの検出を仕損じることがないようにするためには、この厚さの変化を含むだけの十分な広さに背面壁エコーゲート6dを調整する必要が生じることになる。

したがって、背面壁傷エコー11bは、背面壁エコーゲート6dの領域に生じることになるため、近背面壁傷エコー11bの位置が背面表面14aに極めて近い場合、近背面壁傷エコー11bを検出することはできないことになる。これは、背面表面14aによる近表面分解能に対する望ましくない影響の原因になっている。また、受信器ハードウェアの量は、単一チャネル解決法の場合に必要な量の約2倍である。

(b) 2連続パルス受信測定サイクル方式の概念は、必要なチャネルが1チャネルのみである点を除き、2並列受信器およびA/D変換器チャネル方式の概念と同様である。上記セクション(a)における説明は、この2連続パルス受信測定サイクル方式にも適用される。また、異なる利得に設定された2つの並列チャネル内で傷エコー11bおよび背面壁エコー11aを処理する代わりに、パルス受信サイクル毎に、異なる利得で同じチャネル内でエコーが処理される。

この連続パルス受信測定サイクル方式に固有の欠点は、追加パルス間隔To(図2に示されている)によって傷エコー11bが背面壁エコー11aから時間分離されることである。したがって、プローブ12が移動する際に、傷エコー11bが測定される時間と背面壁エコー11aが測定される時間の間でプローブ12の位置が変化することがあるため、測定誤差が生じる可能性がより高い。

(c) 時間変化利得(TVG)は、傷エコー11bおよび背面壁エコー11aの振幅を最適化するために(既に説明した理由により)、超音波送受信ユニット10の増幅器の利得が動的に変化する単一チャネル解決法である。

このTVG方式も、2並列受信器およびA/D変換器チャネル方式の場合と同様、背面表面14aによる近表面分解能に対する欠点と同じ欠点を有している。

しかしながら、このTVG方式には他の欠点が存在している。したがって、図5は、利得6fから利得6hまで瞬時に変化し、そのためにアナログTVG増幅器からの追加近表面分解能誤差が導入されない理想TVG曲線6eを示したものである。上記の方法で説明したように、厚さが一定ではないターゲット物体の背面壁の近傍の傷の測定に関連する誤差は、依然として残っている。

残念なことには、アナログTVG増幅器の場合、理想曲線6eを達成することは不可能である(とりわけ瞬時勾配6gを達成することは不可能である)。アナログTVG増幅器およびそれらを制御する外部信号は、利得変化率6gを制限する応答時間を有しており、そのために背面表面14aによる近表面分解能に対する望ましくない影響の原因になっている。利得が変化するための時間間隔6mを提供するためには、傷14dは、ターゲット物体14の背面表面14cからさらに離れていなければならないため、近表面分解能が悪くなる。重要なエコーの形で言及されている傷エコー11bは、時間間隔6mの開始に先立って生じなければならず、また、背面壁エコー11aは、時間間隔6mが終了する前に生じてはならない。

TVG方式が抱えている他の問題は、超音波送受信ユニット10の受信器セクションの様々な直流オフセット誤差源に起因している。誤差源には、増幅器ICの入力直流オフセット誤差および基線誤差の直流成分が含まれている。

本発明の譲受人による既存の特定の探傷器に存在している直流オフセット誤差は、利得があるレベルから次のレベルへ調整される毎に、個々の利得設定値で補償される。直流オフセット誤差は、温度の影響、長期間にわたる安定性、直流オフセット誤差の変動などを考慮するためにこの方法で補償される。この補償方法には、基線をA/D変換器のフルスケール範囲の中心に確実に維持し、かつ、波形ディスプレイ18上の最適位置に確実に維持する直流ヌル信号を注入するために、受信器の信号経路に沿って複数のD/A変換器が使用されている。機器がターンオンされる毎に、あるいは利得設定値が変更される毎に、基線誤差の読値を獲得し、必要な直流誤差修正値を計算し、かつ、DACをその値に設定するアルゴリズムがマイクロプロセッサ内を走る。

上で説明した直流オフセット補償方法を、利得設定毎に、TVGを動作させるために必要な速度で実行することは実際的ではない。その代わりに、中間利得に対する直流オフセット修正値が設定され、それにより誤差が端点と端点の間で分割される。たとえば、20dBと60dBの間で動作するようにTVG範囲が設定されると、直流オフセット修正値は、誤差を補償するために40dBに設定される。この技法が抱えている問題は、傷を正確に検出し、かつ、サイズ化するためには望ましくない誤差がエコー振幅に導入されることである。

(d) 対数増幅器を使用して、必要な無限のダイナミックレンジがカバーされ、波形ディスプレイ18上に対数スケールでエコーが表示される。この対数スケールにより、極めて広いダイナミックレンジが提供され、それにより振幅の小さい傷エコーと、振幅がはるかに大きい背面壁エコーのピークの両方を波形ディスプレイ上で観察することができる。

残念なことには、この対数方式の使用には特定の望ましくない結果が伴っている。したがって、所与の背面壁エコーの振幅および振幅変化に対して、線形増幅器を使用した受信器の場合と比較すると、エコー波形のピークの垂直方向の変化は、波形ディスプレイ上ではほとんど観察することができない。これは、場合によっては、既に説明した、背面壁エコーのピーク振幅変化の観察による傷の検出をより困難にしている。

さらに、対数増幅器の出力は、整流された波形しか提供することができない。したがって、半波整流によって除去されるか、あるいは全波整流によって正のローブに変換されるため、負のエコーローブの位置を識別することはできない。1つのローブは他のローブより容易に観察することができるため、ターゲット物体14の厚さを正確に測定するためには、正および負のエコーローブの両方の正確な位置が極めて重要である。また、エコーの位相が反転したことを決定するためには、エコーローブの極性が必要である。音波が音響インピーダンスが小さい材料から音響インピーダンスが大きい材料へ通過すると、超音波エコーの位相反転が生じる。

さらに、フィルタを適切に動作させるためには線形信号が必要であるため(対数増幅器は非線形デバイスである)、対数増幅器セクションの前段にすべてのフィルタを配置しなければならない。利得が大きい対数増幅器セクションの前段にフィルタ回路が配置されると、フィルタ成分を一体に接続するために必要なPCBトレースは、電磁雑音の影響およびフィルタによって生成される内部雑音の影響を受け易いため、受信器ははるかに高い雑音感受性を有することになり、増幅器は、最大極限まで増幅されることになる。本発明によれば、サンプルクロックサイクル毎にフルダイナミックレンジのサンプルデータが提供され、したがって線形スケールまたは対数スケールで表すことができるため、対数増幅器が抱えているこれらの問題が改善される。したがって、本発明によれば、ディスプレイ18に表示するために線形系出力または対数系出力のいずれかを選択し、かつ、展開するよう、あるいは後の解析のためにこのような出力を保存するよう、オペレータがシステム、たとえば以下でさらに説明するFPGAに命令することができる。

本発明の目的は、従来技術の欠点を改善し、あるいは回避することであり、本発明は、事実上、大きい入力電圧で動作する、直流オフセット、基線誤差および従来技術の他の欠点のない100MHz24ビットA/D変換器と本質的に等価である。本発明は、上で説明したように100MHz24ビットA/D変換器と本質的に等価の性能で実施されているが、本発明は、それぞれ100MHzおよび24ビット以外のサンプリング周波数および分解能で実施することも可能であることに留意することは重要である。本発明には、対応する数のチャネルで動作する3つ(あるいはそれ以上)のA/D変換器が利用されている。本発明者は、いつかは開発されることになる多機能動作A/D変換器により、使用するA/D変換器の数がより少なくなることを認識している。

図6は、超音波検査システムを実施するために利用されている従来技術回路のより詳細なバージョンをブロック図で示したものである。この情熱的なアナログ回路には、1つの選択可能入力として、スイッチ24を介して、それぞれ利得14dB、0dB、-8dB、-14dBおよび-20dBを有する一連の並列提供増幅器/減衰器28、30、32、34および36に供給するための変換器12からの信号が利用されている。スイッチ24は、さらに、利得較正器20の入力を受け取り、受け取った信号を減衰器32、34および36に直接提供し、また、スイッチ26を介して増幅器28および30に提供している。

可変利得増幅器(VGA)40、42および44は、それぞれ、増幅器28および30から、また、スイッチ29からそれらの入力を受け取っている。スイッチ29は、減衰器32、34および36の出力のうちの選択された1つからなる出力31を提供している。VGAの出力はスイッチ46に提供されている。スイッチ46は、さらに、そのもう1つの入力として、利得較正器22からの信号を受け取っており、これらの信号を母線48を介して一連の高域通過フィルタ50、52、54、56、58、60、62および64に選択的に提供している。これらの高域通過フィルタの出力は、スイッチング回路網66を介して低域通過フィルタ70、72、74、76、78、80、82および84にスイッチされる。したがって、スイッチ66および67を介して所望の信号の選択を制御することにより、VGA40、42および44からの信号または利得較正器22からの信号を供給することができ、それにより選択された信号を下流側の別のVGA86に提供することができる。VGA86の出力は、さらに、スイッチ92を介して増幅器90に提供されている。

次に、最後に、増幅器90の出力または利得較正器94の出力が100MHz10ビットアナログ-ディジタル(A/D)変換器100に供給される。

書替え可能ゲートアレイ(FPGA)106には、ディジタル信号プロセッサおよび制御110に出力を提供するための、実時間サンプルデータ制御および記憶回路102ならびに測定利得検出および補償回路104が組み込まれている。ディジタル信号プロセッサおよび制御110は、さらに、アナログ-ディジタル変換器100の適切に処理された出力を獲得し、時間変化利得制御を提供し、かつ、ディスプレイ18上に表示することができる信号を生成するべくFPGA106の設定値を制御している。

前置きした説明の観点から、多くの高域通過フィルタおよび低域通過フィルタの異なる周波数応答に帰し得る矛盾性および変化を防止し、また、アナログデバイスの直流オフセットおよび変動ならびに温度の影響を回避するために様々なアナログ回路を較正するタスクは、従来技術回路の設計者および使用者の両方に厳しい課題を課していることは容易に明らかであろう。

図7に示されている本発明のブロック図の大まかな比較は、従来技術の欠点および複雑性の多くが回避される三重A/Dチャネルを利用している本発明の場合、問題の多いアナログ回路の使用がはるかに少ないことを示している。

図7に示されているブロック図では、スイッチ114aが閉じると、変換器12の出力13aが2つの前置増幅器110および112のみに直接提供される。前置増幅器112は、第3の増幅器122に供給している。これらの増幅器の信号は、それぞれ周波数応答トリムおよびフィルタブロック116、118および120で処理され、引き続いて3つのチャネルA、B、Cに沿って差動増幅器ドライバ126、128および130に提供される。次に、3つのチャネルに沿ったアナログ信号がそれぞれA/D変換器132、134および136に直接提供される。これらのA/D変換器のディジタル出力は、次に、制御および記憶ブロック142、時間変化利得146および測定ゲート検出および複合A-走査圧縮回路152を組み込んだ書替え可能ゲートアレイ140に供給される。このFPGA140は、ディスプレイ18に信号を提供しているDSP160と共に動作している。

図7に示す実施態様(この実施態様の機能および特徴については、図8aおよび8bの説明に関連して以下でより詳細に説明する)は、アナログ高域通過フィルタおよび低域通過フィルタ、追加増幅器および較正器ならびに様々なVGA回路の情熱的な使用を始めとする従来技術のアナログ回路および欠点のほとんどを除去しており、図7、8aおよび8bに示す回路によれば、これらのすべてが不要になる。

したがって、図8aおよび8bにさらに示すように、本発明は、探傷器、厚さ測定機器または腐食測定機器に使用されるA/D変換器回路のダイナミックレンジを拡張するための装置および方法であって、可変利得増幅器(VGA)回路の必要性およびそれに関連する複雑性ならびに性能限界が除去された装置および方法である。本発明による装置および方法には、異なるチャネル上で、別様にスケール化された3つのバージョンの同じ入力信号をサンプルする3つのA/D変換器が利用されている。個々の増幅器チャネルの伝搬遅延を補償し、それにより個々のA/D変換器のサンプルデータ出力間の信号スキュー誤差を最小化するために、個々のチャネルのサンプル時間が調整される。スケーリングは、最大利得チャネル(C)の分解能が中間利得チャネル(B)の分解能より32倍高くなり、かつ、最小利得チャネル(A)の分解能より1024倍高くなるように実施される。分解能がより高いチャネルのデータオーバフローがモニタされ、オーバフローしていない最も高い分解能データを有するチャネルが出力として選択される。選択された出力を組み合わせることにより、切れ目のない出力データの流れが生成される。得られる出力は、大きい信号に対して量子化ステップサイズがより大きくなり、また、小さい信号に対して量子化ステップサイズが32倍または1024倍小さくなるデータの流れである。したがって、本発明によって提供されるダイナミックレンジのレベルは、アナログ入力信号のレベルを制御し、それによりアナログ入力信号のピーク電圧レベルを、A/D変換器のフルスケール値またはそれに近い値の入力に維持している従来のVGAの実施を除去している。

図8aおよび8bに示す回路を使用してサンプルされると、変換器12からの入力信号は、それぞれ専用のバッファを備えた2つのチャネル19aおよび19bに分割される。したがって、それぞれの緩衝増幅器110および112は、それぞれのチャネル上の入力信号13aをそれぞれ利得0.1(-20dB)および利得3.2(10.1dB)で増幅する。緩衝増幅器112の出力は、緩衝増幅器122の入力に接続されており、利得が102.4(40.2dB)の第3のチャネルを生成している。チャネルの各々は、3つの実質的に全く同じA/D変換器132、134、136のうちの1つによってサンプルされる。3つのチャネルA、B、Cは、アナログ信号経路内のすべての増幅器の伝搬遅延によって生じる入力信号タイミングスキュー誤差を補償するために、それらの間の時間遅延でサンプルされる。この時間遅延は、A/D変換器をドライブしているクロックCLKA、CLKB、CLKCの立上り縁によって制御されており、また、このクロックは、較正アルゴリズムによって調整されている。

実践された実施形態では、サンプルタイミングの調整は、2つの部分に分割されている。

A) 粗調整: 1つのFIFOおよびA/Dチャネル毎の制御回路を使用して、選択可能な整数のクロックサイクル数だけデータが遅延される。

B) 微調整: クロックに対して0位相角、90位相角、180位相角および270位相角を追従する4つの位相固定ループ(PLL)が存在している。A/D毎にPLL出力を独立して選択することにより、個々のA/Dのクロックタイミングをクロックサイクルの1/4のステップで調整することができる。

最大利得チャネル(C)の変換データが有効である場合、その結果は、3チャネルA/D変換器回路の出力132OUTとして未修正で通過する(図8b)。最大利得チャネル(C)の変換データがオーバフローしている場合、その結果は破棄され、中間利得チャネル(B)の変換データの結果が通過し(オーバフローしていない場合)、緩衝増幅器112の利得を修正するべくスケール化され、かつ、出力134OUTとして使用される。中間利得チャネル(B)の変換データの結果がオーバフローしている場合は、同じくその結果は破棄され、最小利得チャネルの変換データの結果がスケール化され、信号経路利得が修正される。このスケール化利得は、

利得=緩衝増幅器112+緩衝増幅器122-緩衝増幅器110
として計算され、次に、出力136OUTとして使用される。

図8aおよび8bに示す実施形態では、本発明による3チャネルA/D変換器回路は、3つのすべての個別チャネルの信号オフセット誤差を除去することができ、それぞれ異なる利得に設定された3つの独立した緩衝増幅器チャネルを使用して入力信号をスケーリングすることができ、3つの個別チャネルの各々に対するアナログ信号入力を、入力信号タイミングスキュー誤差を補償するために調整することができる個々のサンプル時間でディジタル信号に変換することができ、少なくともより大きい利得を有するチャネルのチャネルオーバフロー状態を検出することができ、かつ、3つのチャネルのA/D変換器出力を実時間で組み合わせることができる。

上で指摘したように、変換器12からのアナログ入力信号13aは、2つの信号クランピング増幅器チャネルに導かれており、2つの増幅器チャネルのうちの第2の増幅器112は、第1のチャネル110の利得より所定の係数だけ大きい利得を有している。チャネルBの増幅器112の出力は、下流側のフィルタ118に接続されており、また、同じく下流側の利得が32の増幅器122に接続されており、チャネルCを生成している。たとえば、チャネルAの利得は0.1であり、一方、チャネルBの利得は3.2、また、チャネルCの利得は102.4である。したがって、互いに比較すると、チャネルAとBは、利得係数が32だけ異なっており、チャネルCとBも利得係数が32だけ異なっている。また、チャネルAとCは、利得係数が1024だけ異なっている。

増幅器110および112のクランピング電圧閾値は、得られる出力が個々のチャネルA、BおよびCのA/D変換器132、134および136の有効入力範囲を若干超過するレベルに設定されている。クランプ回路111a、111bおよび113も、利得チャネル増幅器に対する入力電圧を制限し、利得チャネル増幅器が飽和するのを防止している。

増幅器は、一度飽和すると、線形動作領域に増幅器が復帰するまで相当の時間を要するため、増幅器の飽和の防止は重要である。利得チャネルの増幅器が飽和するのを防止することにより、利得がより大きいA/D変換器がオーバフロー状態にある時間の長さが最短化され、したがって分解能がより高い出力データをより速やかに使用することができる。また、前置増幅器112内のクランプ回路は、チャネルAの前置増幅器110に対する最大入力より高い信号レベルまでの入力信号レベルに無関係に、入力信号19aに対する一定の入力インピーダンスを維持するように機能している。一定の入力インピーダンスが維持されない場合、入力信号がひずむことになるであろう。

本発明者は、増幅器122は、増幅器112によって変換器12から分離されているため、増幅器122には、変換器12に対する一定の入力インピーダンスをその信号振幅動作範囲にわたって維持するためのクランプ113は不要であることを認識している。そのため、電力がより小さい、あるいは回路がより単純である、などの他の利点を提供する必要がある場合、増幅器122には他の増幅器回路構成を使用することができる。

実践された実施形態では、チャネルCの増幅器122は飽和してもよく、また、高速回復演算増幅器が使用されている。雑音の発生を少なくするために、クランピングを追加することができることが好ましい。

利得チャネル増幅器110、112、122の各々の出力は、それぞれ周波数応答トリムおよびフィルタ回路116、118、120に接続されている。それぞれ周波数応答調整制御信号116a、118a、120aを使用して、チャネルA、BおよびCの周波数応答が可能な限り緊密に整合されている。これは、重要なすべての信号周波数が可能な限り同じ利得に近い利得を有することを保障するためには必要である。周波数応答は、上で説明したように、較正アルゴリズムを使用して調整される。この周波数トリム方式は、複数のアナログ-ディジタル変換器チャネルに使用することができる。

チャネルA、BおよびCのエイリアス除去フィルタ機能は、それぞれ周波数応答トリムおよびフィルタ116、118、120および差動増幅器126、128、130に分散されている。

個々のチャネルの増幅器に固有の直流オフセットは、直流信号112a、122a、126aおよび128aを注入し、アナログ信号経路全体に存在している直流オフセット誤差を平衡させることによって補償される。この補償は、較正アルゴリズムを使用して実行される。この直流オフセット補償方式には、次の2つの限界があることに留意されたい。

1) 極めて速いパルス発生器/受信器繰返し率(図2のTo)では、ToサイクルとToサイクルの間に利用することができる、時間による直流オフセット変動を補償するために必要な直流オフセット修正プロセスを実行するための十分な時間がない。これは、直流オフセット較正の実行を制限しており、機器が測定を実行していないときにしか較正することができない。

2) 極めて大きい利得設定値では、平衡した後に存在する微小直流オフセット誤差により、記憶されるサンプルデータ、延いてはディスプレイに現われる波形に大きなオフセットが生成されることになる。

上記1項および2項で説明した影響を含み、アナログ信号経路全体に存在する直流オフセット誤差の影響をさらに改善するために、この実施形態は、図8cにそのブロック図を示すディジタル直流オフセット補償方式のみを備えている。

さらに図8cを参照すると、A/D変換器136の出力は、図3に示す期間10cの間、基線捕獲ブロック146に提供されている。期間10cからのサンプルポイントは、時間的に比較的「静か」な領域、つまりパルス発生器がパルスを放出する前および実質的な振幅の超音波応答信号が存在することになる後に生じる領域に存在しているため、これらのサンプルポイントを使用して基線がモニタされる。この実施形態では、基線捕獲ブロック146は、256個の符号付き整数サンプルポイントを使用して平均を計算しているが、異なる数のサンプルポイントを使用することも可能である。マルチプレクサ147が制御信号149によってイネーブルされ、基線捕獲ブロック146の符号付き整数出力が基線修正ブロック148に向かって通過すると、符号付き整数信号145aから信号147aが控除され、それにより基線誤差が除去される。レジスタ150には、図には示されていないが、ソフトウェアアルゴリズムまたはハードウェアデバイスによって生成された代替基線補償値の使用を可能にすることが意図されている。

3つのチャネルのA/D変換器132、134および136は、FPGA回路に含まれている遅延制御要素をそれぞれ使用して100MHz発振器ブロック131から引き出されるサンプルクロックCLKA、CLKB、CLKCによってそのサンプルタイミングが提供される14ビット高速変換器である。この遅延制御要素により、他のチャネルのクロック回路部分に対する1つのチャネルのサンプルクロックの立上り縁の配置を時間調整することができ、したがって個々のチャネルのサンプル時間を調整することにより、個々の前置増幅器チャネルの伝搬遅延が補償され、また、A/D変換器出力データの調査によって明らかになった他のあらゆるタイミングスキュー源が補償される。この補償は、較正アルゴリズムを使用して実行される。

既に指摘したように、実践された実施形態では、サンプルタイミングの調整は、2つの部分に分割されている。

1) 粗調整: 1つのFIFOおよびA/Dチャネル毎の制御回路を使用して、選択可能な整数のクロックサイクル数だけデータが遅延される。

2) 微調整: クロックに対して0位相角、90位相角、180位相角および270位相角を実行する4つの位相固定ループ(PLL)が存在している。A/D毎にPLL出力を独立して選択することにより、個々のA/Dのクロックタイミングをクロックサイクルの1/4のステップで調整することができる。

本発明者は、微細なアナログ調整を上で説明した大まかなディジタル調整と共に使用してサンプルデータタイミングを調整する代替方法を企図している。上で説明したディジタルクロックタイミング調整方式に代わって、調整可能な信号遅延要素を使用してアナログ信号のタイミングが調整されることになる。このアナログ信号遅延は、以下に示す方法のうちの任意の1つを使用して達成することができる。

1) 複数のタップを備えた遅延線路であって、遅延を制御するために1つのタップがスイッチによって選択される。

2) 必要に応じて信号経路の中または外側でスイッチされる遅延フィルタ要素。

3) 電圧制御コンポーネントを使用した全域通過遅延フィルタなどの可変要素を使用して構築された調整可能遅延。DACによって遅延を制御することが可能であり、極めて微細な制御が提供される。本発明者は、この方法によって最も良好な調整分解能が提供されることを認識している。

また、A/D変換器132、134および136のフルスケール範囲を調整することによってシステムの利得を較正する方法が提供される。これは、D/A変換器(図示せず)を使用して個々のA/D変換器の基準電圧(図示せず)を調整することによって達成される。この機能は、較正アルゴリズムを使用して実行される。

A/D変換器132、134および136のディジタル出力は、ディジタル多重化回路135に接続されている。利得がより大きい2つのA/D変換器134および136のオーバフロー信号は、チャネル選択論理回路137に接続されている。また、チャネル選択論理回路137は、A/D変換器134および136の入力の前段のすべての増幅器回路に飽和から抜け出るための時間を提供するために、A/D変換器134および136からのオーバフロー信号の時間継続期間を拡張している。この回路137は、オーバフローしていない最大利得チャネルのA/D変換器からの出力データバスを選択している。3つのA/D変換器チャネルのすべてがオーバフローしている場合、最初にオーバフロー状態から抜け出すチャネルは、利得が最も小さいチャネルであるため、最小利得チャネルのA/D変換器の出力データバスが選択される。チャネル選択論理回路137およびA/D変換器132からのオーバフロー信号は、指数発生器回路139に接続されている。この回路139は、RAM141内の選択されたA/D変換器データに付随する指数を計算している。浮動小数点変換回路143は、事実上、大きい信号のための範囲容量を維持しつつ、小さい信号のA/D変換に正確なビットを追加している。また、浮動小数点変換器143は、サンプルデータRAMに必要なビット数を少なくしている。サンプルデータRAMは18ビットを有しており、そのうちの14ビットが仮数に使用され、4ビットが指数に使用されている。サンプル値が記憶されると、データのスケールを示すために、選択されたA/D変換器の値が仮数に記憶され、かつ、指数値0、5または10が指数に記憶される。また、指数を15に設定し、すべてのチャネルがオーバフロー状態であることを示すことも可能である。さらに、サンプルRAM141からデータが読み出されると、指数を使用して仮数の中にデータが配置され、浮動小数点-整数変換器143の24ビット整数出力が構築される。これは、本発明の最終出力145である。この出力は、次の式で表すことができる。
出力145=2^指数x仮数=24ビット整数

本発明について、そのそれぞれのアナログ-ディジタル変換器を個々に組み込んだ3つの信号処理チャネルを利用した実施形態に関連して説明されているが、本発明者は、同じく、より少ない数のアナログ-ディジタル変換器の使用、さらには単一のアナログ-ディジタル変換器の使用を企図している。したがって、たとえば200MHzで動作するアナログ-ディジタル変換器の利用が可能になると、同じ信号ポイントの2つの連続する高速サンプルを生成する単一のアナログ-ディジタル変換器を使用して、これらのチャネルのうちの2つを処理することができる。そのためには、同じ信号の増幅バージョンが200MHzアナログ-ディジタル変換器のクロック周期にほぼ等しい時間遅延にわたって遅延している(アナログ遅延時間だけ)間に、信号の第1のサンプルを得ることができる。次に、遅延増幅信号が同じA/D変換器によってサンプルされる。また、アナログ比較器を利用して前置増幅器の出力部分の信号の大きさを比較し、それによりそれらの大きさの範囲を決定し、複数のアナログ-ディジタル変換器のうちのその信号の大きさに対してオーバフローすることのないアナログ-ディジタル変換器への信号のチャネリングを制御することも可能である。

また、3つのチャネルが利用されているが、試験システムの総ダイナミックレンジを拡張するために、および/または飽和して一時的にオーバフローした複数のアナログ-ディジタル変換器のうちの任意の1つに対する一時的な代用として所与のアナログ-ディジタル変換器を使用するために、4つ以上のチャネルを利用することも本発明の概念の範疇である。

本発明の上記拡張をさらに詳細に説明すると、一実施態様は、クロック速度が本発明のアプリケーションには十分である一対の16ビット超高速アナログ-ディジタル変換器を使用した2チャネルシステムの形態にすることができる。また、特定の使用者は、フルダイナミックレンジ未満を必要とする場合もあり、したがって複数のアナログ-ディジタル変換器チャネルのうちの1つのみを使用することができるため、必ずしもすべてのアプリケーションにフルダイナミックレンジが必要であるとは限らないことに留意されたい。一方のチャネルが小さい利得と大きい利得の間でスイッチされる2チャネルシステムの場合、2つのチャネルのみを利用して、3チャネルシステムの利点のうちの良好な部分を提供することが可能である。

ターゲット物体の背面壁に極めて近い傷エコーを検出する上記の問題に関して、本発明者は、両方のチャネルが記憶され、かつ、チャネル変更が後処理の中で実行される場合、この問題を解決することができることを認識している。これは、「追跡背面壁減衰器」解決法であろう。また、一方が傷を示し、もう一方が背面壁を示す二重すなわち分割表示窓を使用することも可能である。この分割表示窓を使用することにより、場合によっては背面壁を追跡し、また、ディスプレイを調整する必要性が除去される。受け取った信号の微小セクションは2回表示され、最初に大きい利得で傷セクションに表示され、次に小さい利得で背面壁セクションにもう一度表示されることになる。この方法によってサポートすることができるのは、後処理でゲート位置が計算される場合、背面壁に極めて近い傷を検出する傷警報ゲートのみである。

アセンブルされたデータストリームをステップまたはジャンプすることなくぴったりと合わせるためにチャネルの周波数応答を個別に調整する上記概念に関して、この調整は、工場調整または実行時調整を使用して実施することができることに留意されたい。また、3チャネルシステムの場合、場合によってはこれらのチャネルのうちの2つのチャネルのみに対する周波数応答トリムを提供するだけで十分であることに留意されたい。

また、本発明は、アナログ-ディジタル変換器の出力データが、そのアナログ-ディジタル変換器の信号チャネルが飽和状態から完全に回復する前に選択されることを防止するために、オーバレンジ指示信号の持続期間を延長することによって実施することも可能である。この延長は、次の形態のうちの1つまたは複数の形態を取ることができる。

1. この実施形態では、アナログ-ディジタル変換器からのオーバレンジインジケータビットの終わりに時間が追加される。この機能は、図8bに示すチャネル選択論理137内で実施される。チャネル選択論理137は、一方の入力としてオーバフロー信号を受け取り、また、もう一方の入力としてそのシフトバージョンを受け取るORゲートからなっていてもよい。

2. アナログ-ディジタル変換器が依然としてオーバレンジであることを示している場合であっても、アナログ-ディジタル変換器が厳しい飽和から抜け出たことを検出するために、次に利得が小さいチャネルにディジタル比較器が使用される。この「厳しい飽和」検出器に遅延を追加することは、オーバレンジインジケータに遅延を提供することに匹敵している。

3. データの妥当性を確認するために、アナログ-ディジタル変換器の出力データと次に利得が小さいチャネルの値が比較される。この値は、次のチャネルからの値の規定範囲内でなければならない。

4. オーバレンジから抜け出たことを示すために低速のアナログ-ディジタル変換器が使用される。

また、アナログ-ディジタル変換器は、オーバレンジ電圧より高い入力電圧で飽和することがあることに留意されたい。飽和からの脱出を遅延させることが有利であり、一方、オーバレンジからの脱出を遅延させる必要がないのはそのためである。オーバレンジと飽和の間の電圧範囲では、アナログ-ディジタル変換器は、正規に機能することができ、回復時間は不要である。実践された実施形態では、アナログ-ディジタルオーバレンジインジケータは、飽和インジケータとして使用されており、必要のない遅延が導入されることがある。この不要な遅延が生じることはめったになく、技術的に何ら重要な遅延ではない。

また、本発明者は、利得のトリミングを実施するべく、アナログ-ディジタル変換器の基準電圧をトリムするためのディジタル-アナログ変換器の使用を企図している。この方法は、使用者利得制御の範囲を拡張するために使用され、チャネル整合とは異なっている。

また、本発明者は、中間利得チャネルおよび利得が大きいチャネルのための、原始信号をひずませることのない前置増幅器の使用を企図している。この手法は、雑音性能が極めて低い、少なくとも20ボルトピーク出力範囲の増幅器を構築し、あるいは利用するためには好ましい手法である。また、上で説明した手法は、入力に減衰器ステップを使用しているハイブリッド設計には好ましいが、この手法のダイナミックレンジはそれほど広くはない。しかしながら、低コスト市場の点では、場合によってはハイブリッド設計であることが好ましい。

以上、飽和する回路デバイス、すなわちオーバレンジを示すアナログ-ディジタル変換器に関連する様々な技術上の問題について説明した。基本的な問題についての冒頭の説明に引き続いて、本発明の他の実施形態であるいくつかの代替解決法について説明する。

正規の動作状態では、以下の括弧内に識別されている回路に対するチャネル利得を適用することができる。
チャネルA利得^*32≒チャネルB利得 [図7]
チャネルB利得^*32≒チャネルC利得 [図7]

チャネルが飽和すると、それは、そのチャネルのアナログ-ディジタル変換器のオーバフロー出力信号によって示され、それによりチャネル選択論理137は、信号を受け取るための最良のチャネルを選択することができる。既に説明したように、最良のチャネルは、利得が最も大きく、かつ、オーバフローしていないチャネルである。最も小さい利得から最も大きい利得の順に、それぞれチャネルA、チャネルBおよびチャネルCである。図8b、8c、8dおよび8eを参照されたい。

パルス発生器のパルスの前縁などの極めて高速のスルーレート信号に対しては、3つのすべてのチャネルの増幅器が実質的に同時に飽和するには前縁が速すぎるため、上記状態の一部またはすべては必ずしも真ではない。

アナログ-ディジタル変換器は、増幅器およびフィルタのスルーレート限界のため、直ちに飽和することはなく、3つのすべてのチャネルは、実質的に同じ速度で飽和に向かって移動する。A/Dの出力がそれらの最終値に向かってスルーイングしている間にそのA/Dからサンプルが取得されると、誤った読値が記録されることになる。たとえば、3つのすべてのチャネルがフルスケールの約1/2((HEX)で2FFFCのA/D出力値に対応する)の状態にある場合、それらは正しい入力振幅に対応していない。いずれもオーバフローを示していないチャネルの読値は次のようになる。
チャネルA=2FFF、-5Vの入力を示す
チャネルB=2FFF、-0.15Vの入力を示す
チャネルC=2FFF、-0.005Vの入力を示す

したがって、チャネルCは最も利得が大きく、かつ、(未だ)オーバフローしていないチャネルであるため、図8bおよび8cに示す実施形態は、チャネルCを選択することになる。上記チャネル読値は、チャネルAが-5V以下であることを示しており、したがって-0.005Vの信号(チャネルCの入力であることが仮定されている)がディスプレイ上に示されることになり、これは正確ではない。

図8dおよび8eに示すように、代替実施形態は、アナログ-ディジタル変換器132、134および136のいずれかからのオーバフロー出力信号を使用する必要はない。その代わりに、個々のアナログ-ディジタル変換器のディジタル出力データと所定の数が整合したことを示すために、それぞれ絶対値比較器801、802および803が使用されている。絶対値比較器801、802および803は、個々の所定の数が整合すると、チャネル選択論理137に出力信号を提供する。また、絶対値比較器801は、その出力信号を指数発生器139に提供している。この実施形態の性能は、チャネルAおよびBにそれぞれ絶対値比較器801および802のみを使用することによっても達成することができることに留意されたい。

チャネルのアナログ-ディジタル変換器のディジタル出力信号は、入力信号経路に沿った任意のポイントにおける信号のレベルと相関させることができるため、この「絶対値比較器」方法の主な利点は、この方法を使用してアナログ-ディジタル変換器のフルスケール内およびその変換器の測定分解能の範囲内の重要なあらゆる信号レベルを検出することができることである。入力信号経路内の増幅器の飽和状態は、重要な信号レベルの一例である。

図10を参照すると、極めて高速の信号縁(すなわち高スルーレート)を処理する場合、次の論理は真である。以下に示す値は、14ビット符号付き整数であることを理解されたい。

a) [チャネルA>=100]または[チャネルA<=3EFF]の場合、チャネルBおよびチャネルCの増幅器は、恐らくオーバドライブされることになる。

b) [チャネルB>=100]または[チャネルB<=3EFF]の場合、チャネルCの増幅器は、恐らくオーバドライブされることになる。

上記a)およびb)の論理を使用し、以下の規則を以下に示す優先順位でチャネル選択論理137に組み込むことにより、誤ったチャネルを選択する問題を防止することができる。

a) [チャネルA>=100]または[チャネルA<=3EFF]の場合、チャネルAからのデータを使用する。つまりチャネルAはチャネルBに優る優先権を有している。

b) [チャネルB>=100]または[チャネルB<=3EFF]の場合、チャネルBからのデータを使用する。つまりチャネルBはチャネルAに優る優先権を有している。

c) [チャネルA<100かつ>3EFF]および[チャネルB<100かつ>3EFF]の場合、チャネルCからのデータを使用する。つまりチャネルCはチャネルAおよびBに優る優先権を有している。

上で使用されている16進値、また、図10に使用されている16進値は、例として選択されたものであり、必ずしも実際の実施形態に使用されている値ではないことに留意されたい。

図8dには、さらに、チャネル混合器135'がダッシュ線で示されており、MUX135の代替として使用されている。チャネル混合器135'は、チャネル間の不要な信号の影響を最小化するために、利得が最も大きく、かつ、飽和していない3つのA/D変換器のうちの2つの出力を混合するように機能している。

図11は、チャネル混合器135'内に含まれている回路および信号とほぼ等価であるが、チャネルAおよびBの一部のみが示されており、RAM141に必要な入力と両立させるためには、場合によってはもっと多くの出力回路を追加しなければならない。

本明細書において使用されているように、「混合」は、結合または関連付けを意味しており、したがって個々の構成要素または境界線は容易に区別されない。したがって、チャネル混合器135'は、隣接する2つのA/D変換器チャネルから出力値を獲得し、かつ、その出力として妥協値を計算するデバイスである。使用される2つの入力の比率を制御するためには比率制御が必要である。

図11は、比率制御回路の詳細を示したものである。

この実施例の場合、比率制御の値は、0ないし1の範囲に制限されている。
(入力A)^*比率+(入力B)^*(1-比率)=出力

回路を単純にするためには、場合によっては0および/または1を含まない離散値の微小セットまで比率制御をさらに制限することができる。数0および1によって、1つまたは他の入力と全く同じ出力が生成される。いくつかの他の回路もこの条件を処理することができる。

2つの加算器および3つのマルチプレクサからアセンブルされた極めて単純な混合器は、次の比率値、0、0.25、0.5、0.75および1をサポートすることができる。これは、チャネル選択特異性を大きさがそれぞれ1/4である4つの個別特異性に分割することになる。

したがって、図8dに示すチャネル選択論理137は、図7に示す入力信号19aの振幅に応じて能動チャネルを選択している。システムがチャネルをスイッチさせることになる閾値に極めて近い入力信号振幅を生成するアプリケーションにこのシステムを使用する場合、システムがチャネルを変更し、そのために2つのチャネルの利得、周波数応答および/または位相が正確に整合しなくなるため、場合によっては小さいジャンプすなわちグリッチが出力に現われることが観察されることがある。これは、出力信号振幅の突発的な上昇または降下として出現することになる。

図8dを参照すると、利得が小さいチャネルはチャネルAであり、利得が大きいチャネルはチャネルBである。混合器1111(図11)は、チャネル混合器135'(図8d)内に含まれている絶対値比較器1102および1108(図11)の出力に応じて、チャネルBがどれだけ飽和に近づいているかを測定している。入力信号19a(図7)が大きくなると、チャネルBは、飽和および絶対値比較器1108のプリセット値に接近する。絶対値比較器1108のプリセット値に到達すると、A/D変換器134からのデータとA/D変換器132からのデータとを混合しているチャネル混合器135'内で混合機能が開始される。混合機能は、可変であるか、あるいは個々のA/D変換器からの2つのデータ源を重み付けするステップを有している。チャネルBが飽和に近づくと、混合-重み付け比率が変更され、それによりチャネルAがより重く重み付けされ、また、チャネルBがより軽く重み付けされる。一例として、混合比率が、チャネルBが100%、チャネルAが0%である小さい入力信号19a(図7)振幅で始まり、チャネルBが飽和に近づくと、混合は、チャネルBが50%、チャネルAが50%に変化する。チャネルBが飽和すると、混合は、チャネルAが100%、チャネルBが0%になる。混合比率は、チャネルAまたはBあるいはそれらの組合せから引き出すことができる。混合比率は、いくつかのステップで変更することも、あるいはチャネル信号振幅に比例して滑らかに調整することも可能である。

チャネル混合器135'の使用は、チャネルAの動作とチャネルBの動作を分離している入力信号19a(図7)電圧閾値をオペレータが観察する可能性を小さくしている。この混合機能は、すべてのチャネル移行点に対して使用することができる。この方法は、チャネルの選択を制御する他の任意の方法と組み合わせて使用することができる。

図8hは、追加クロックサイクルにオーバフロー信号を提供し、それによりMUX135に出力サンプルデータが提供される前に応答するために、アナログ-ディジタル変換器132、134および136の出力サンプルデータおよびオーバフロー(OF)信号に遅延要素を追加する他の解決法を提供している。図には示されていないが、複数の追加クロックサイクルを使用することも可能である。この遅延により、応答するための十分な時間をオーバフロー信号が有するまでの間、チャネル選択論理137がチャネルを選択することが防止され、それにより既に説明した高速スルーレート入力信号に起因する問題が防止される。

個々のチャネルでは、以下の理由でORゲートにオーバフロー信号および遅延オーバフロー信号が提供されている。

a) MUX135にアナログ-ディジタル変換器出力サンプルデータが提供される前にオーバフロー信号が生じるよう、遅延することなくオーバフロー信号をターンオンさせるため、および、

b) オーバフロー状態から復帰した時点でMUX135の入力に提供される遅延サンプルデータと同期させるために、オーバフロー信号のターンオフを遅延させるため。

この代替実施形態の場合、1クロックサイクル以外の遅延を使用することも可能であることに留意されたい。

この方法は、アナログ-ディジタル変換器132、134および136のディジタル信号出力の各々とMUX135への入力との間に、1サンプルクロックサイクルのデータ遅延を挿入することによって実施される。1サンプルクロックのデータ遅延は、個々のアナログ-ディジタル変換器のオーバフロー信号とORゲートへの入力との間にも挿入される。チャネルAのORゲート809の出力は、指数発生器139の入力に提供されている。チャネルBおよびCのORゲート812および815の出力は、それぞれチャネル選択論理137に提供されている。

この代替実施形態の性能は、チャネルBおよびCのみに遅延を使用することによっても達成することができることに留意されたい。

また、本発明者は、可変利得増幅器などの可変利得機構のみを個々のチャネルのアナログ信号経路内に使用して、個々のチャネルの利得を所定のレベルに実質的に合致させる方法を企図している。利得レベルは、較正手順によって所定のレベルに設定されることになる。この実施形態に企図されている所定のレベルは、チャネルA、BおよびCの間の利得スケーリングが可能な限り正確であることを保障するレベルである。この代替実施形態に関連する図は示されていない。

以上の説明には、図8cに示す基線修正器148が参照されている。以下で説明するように、ディジタル直流オフセット調整は、図8cに示す組合せ出力での調整の代わりに、アナログ-ディジタル変換器の任意の出力で実行することができる。したがって、次に図8e、8fおよび8gを参照して以下について説明する。

a) 図8fに示す基線修正システム(BLCS)804は、図8eに示すアイテム146ないし150と同じである。

b) チャネルA、BおよびCの基線修正システム(BLCS)805、806および807の各々の構成は、BLCS804の構成と同じ構成である。BLCS805、806および807は、BLCS804の再描写バージョンであり、図8gの外観の改善が意図されている。

c) 図8gに示すように、BLCS805、806および807は、アナログ-ディジタル変換器132、134および136のディジタル信号出力とMUX135への入力との間に挿入されている。

図8gをさらに参照すると、A/D変換器132、134および136の出力は、図3に示す期間10cの間、BLCS805、806および807に提供されている。期間10cからのサンプルポイントは、時間的に比較的「静か」な領域、つまりパルス発生器がパルスを放出する前および実質的な振幅の超音波応答信号が存在することになる後に生じる領域に存在しているため、これらのサンプルポイントを使用して基線がモニタされる。この実施形態では、BLCS805、806および807の各々は、256個のサンプルポイントを使用して平均を計算しているが、異なる数のサンプルポイントを使用することも可能である。BLCS805、806または807内のマルチプレクサは、それらのそれぞれの制御信号(ME)によってイネーブルすることができ、それにより、図8fに示すように、個々のBLCSの出力を基線修正器ブロック入力Bに提供することができる。入力Bは、次に、A/D変換器132、134および136の出力から控除され、それにより基線誤差が除去される。BLCS805、806および807に含まれているレジスタには、図には示されていないが、ソフトウェアアルゴリズムまたはハードウェアデバイスによって生成された代替基線補償値の使用を可能にすることが意図されている。

また、本発明者は、図9に示し、かつ、以下で説明する、本発明の利点を達成し、とりわけ、1つの信号経路A/D変換器を1つまたは複数の利得読値A/D変換器および自動利得制御(AGC)回路と共同して利用し、それによりシステムの利得を決定し、かつ、制御することによって広いダイナミックレンジを達成することができる代替実施形態を企図している。図9には示されていないが、図1に示す入力信号10bは、図9に示す入力200に接続されている。

この代替実施形態の一態様によれば、収集論理ブロック210内のデータ復元デバイスを使用してシステム利得が計算され、それにより適切な信号振幅がディスプレイ上に表示され、あるいは入力として他のデバイスに提供される。収集論理ブロック210は、図7に示すFPGA140の中に配置することができ、その左側の回路は、実質的に図9全体に置き換えることができる。FPGA140内のいくつかの回路は、代替実施形態毎の必要に応じて修正または除去することができる。

この代替実施形態の他の態様によれば、サンプルポイント毎に、信号A/D変換器209の出力値を利得読値A/D変換器225および226の出力値と共に使用してシステム利得が計算される。サンプルレートは実質的に同じであり、A/D変換器209、225および226と同期している。システム利得計算の精度は、利得較正システムの精度、掛算器の伝達特性および上記3つのA/D変換器の精度で実質的に決まる。本発明者は、ゼロ掛算(追って説明する)および直流オフセットヌル化のための較正は、場合によってはチャネル毎に必要であることを企図している。

図9からさらに分かるように、この代替実施形態の回路は、4つの並列入力利得チャネル201、205、207および211からなっており、その各々の出力は、4つの利得制御掛算器202、206、208および212のうちの1つにそれぞれ提供されている。これらの利得制御掛算器の出力は、後段に増幅器204、A/D変換器209および最後に収集論理210を備えた加算器203に提供されている。AGC回路227は、モニタ信号213、214、215および216から入力を受け取り、それぞれ掛算器202、206、208および212に出力利得制御信号217、218、219および220を提供している。本発明者は、チャネルの数は、この代替実施形態が適用されるアプリケーションに必要なダイナミックレンジに応じて、5つ以上にすることもあるいは3つ以下にすることも可能であることを認識している。

信号経路に沿った異なる位置で生じ得る信号飽和の望ましくない影響の防止は、この代替実施形態の極めて重要な態様である。信号経路は入力200で始まり、A/D変換器209への入力で終わっている。この実施形態では、前置増幅器201、205、207および211の出力で始まる信号経路内の、絶対値が1ボルトより大きい振幅を有する信号はすべて飽和信号とみなされる。次の3つの条件は、信号経路に飽和信号が存在する原因になり得る。

1. 入力信号200の振幅の絶対値が10Vピークより大きい。

2. 入力信号200の振幅の絶対値は10ボルトピーク以下であるが、前置増幅器205、207または211の出力が1ボルトより高くなるには十分な振幅である。

3. 入力信号200の振幅の絶対値は10Vピーク以下であるが、掛算器202、206、208および212の出力の合計が、加算器203の出力において、A/D変換器209の入力で信号が飽和するには十分な大きさである。

条件1に関して、多くの探傷器検査手順には、10Vよりはるかに大きいピーク振幅絶対値を有するパルス発生器信号をディスプレイ上に表示する必要があり、したがってパルス発生器信号に信号経路を飽和させることを許容しなければならないため、信号経路に沿った信号飽和を防止することは、この代替実施形態の目的ではない。

条件2に関しては、この代替実施形態には、AGC回路227の使用により、利得制御信号218、219および220を実質的にゼロに設定することによって前置増幅器205、207および211の飽和出力信号が利得掛算器206、208および212を通過することを実質的に防止する手段が提供されている。本発明者は、商用的に入手可能な掛算器コンポーネントは、完全な性能特性を有していないことを認識している。したがって、掛算器206、208および212は、理論ゼロ掛算に関連する無限減衰を提供する必要はない。掛算器206、208および212に必要なことは、A/D変換器209に対する入力信号に望ましくない影響を及ぼすことになるレベル未満に飽和信号の最大ピーク振幅を維持するだけの十分な減衰を提供することだけである。最大許容可能飽和信号レベルは、たとえば、探傷器機器のためのEN12668-1:2000などの認知されている工業規格から確立することができる。掛算器206、208および212の出力が合計されており、したがって最大許容可能飽和信号レベルの計算は、そのことを考慮しなければならないことに言及しておくことは価値がある。

条件3に関しては、この代替実施形態には、AGC回路227の使用により、掛算器202、206、208および212の出力が、加算器203によってその出力が合計され、かつ、+15dB増幅器204によって増幅された後のA/D変換器209への入力に1Vを超える信号が生じることを防止する十分に小さい振幅の出力であることを保障する手段が提供されている。

この代替実施形態の他の態様によれば、チャネルA、B、CおよびDは、合計された出力のひずみを防止するためには、実質的に同じ伝搬遅延を有していなければならず、また、最大で加算器203の入力までのおよび加算器203の入力を含む周波数応答を有していなければならない。

この代替実施形態の他の態様によれば、個々のチャネルの利得は、図9にそれぞれアイテム217、218、219および220として示されている掛算器被乗数信号利得A、利得B、利得Cおよび利得Dによって制御されている。自動利得制御回路227は、モニタ信号216、215、214および213によって個々の利得増幅器の出力をモニタし、それに応じて利得を調整している。掛算器202、206、208および212の利得は、1つの掛算器から他の掛算器へ利得が滑らかに移行する方法で制御されており、それにより信号ひずみまたはグリッチの原因になり得る突発的な利得変化を防止している。

この代替実施形態の他の態様によれば、前置増幅器205、207または211は、図7に示す本発明で既に説明したクランピング回路が使用されているため、飽和しても入力信号200をひずませることはない。クランピング回路の各々は、前置増幅器205、207および211に対する一定の入力インピーダンスを維持することによって入力信号200のひずみを防止している。

この代替実施形態の他の態様によれば、A/D変換器225および226は、それぞれ加算器223および224によって提供される合計された利得信号をサンプリングしている。利得信号217および219は、それらをスケール化して利得信号218および220の感度に整合させるために、それぞれ1/10に割算される。

この代替実施形態の他の態様によれば、入力200の信号振幅がほぼゼロの場合、利得モニタ信号213、214、215および216の振幅もほぼゼロになり、それにより自動利得制御回路227は、利得信号217、218、219および220をそれらの最大利得値である1ボルトまで大きくする。入力200の信号振幅が大きくなると、利得被乗数が非ゼロの掛算器は、飽和状態へ到達する前に、チャネル間の利得が滑らかに移行するよう徐々に変化する。入力200の振幅によってD_Monitor信号213が飽和直前の所定の振幅に到達すると、自動利得制御回路227は、利得D220をゼロにして信号が飽和するのを防止し、信号が飽和すると、チャネルDの掛算器212を通過するの防止し、実質的に信号を飽和させる。利得Dがゼロに設定されると、入力200は、C_Monitor信号214が飽和直前の所定の振幅に到達するまでの間、チャネルA、BおよびCを通過することになり、それにより上で説明したチャネルDの自動利得制御プロセスがチャネルCに対して開始される。入力200の信号振幅が引き続いて大きくなると、このプロセスは、今度はチャネルBに対して実施され、次にチャネルAに対して実施され、最終的に、飽和信号のチャネルB、CおよびDの通過が実質的に防止される。

利得調整は、入力信号200が許容不可能な信号が生じることになる振幅に到達する前に実施しなければならないため、AGC回路227の応答時間は、入力信号200の最大許容可能時間変化率を確立している。AGC回路227の応答時間より速い時間変化率を有する信号でこの代替実施形態を動作させなければならない場合、前置増幅器201、205、207および211の出力と、掛算器202、206、208および212への入力との間に遅延回路が導入される。モニタ信号216、215、214および213は、それぞれ遅延回路の各々の入力に接続される。この遅延回路によって、AGC回路227の応答時間より長い時間遅延が提供される。許容不可能になるほどの信号ひずみの原因にならないためには、個々のチャネルの遅延回路間の相対伝搬遅延誤差および周波数応答誤差を最小にしなければならない。

本発明者は、この代替実施形態の目的は、上記実施形態で説明した方法以外の方法で実施される自動利得制御回路227の制御パラメータおよびシーケンスを使用して達成することができることを認識している。また、本発明者は、利得制御に関して、これらの他の実施形態を使用して、実質的に同じ最終結果を達成することができることを認識している。

本明細書および特許請求の範囲を通して、「エコー」信号が参照されている。当業者には理解されるように、特定の環境またはアプリケーションでは、変換器12の送信器コンポーネントおよび受信器コンポーネントは物理的に分離されており、受信器は、試験中の物体の反対側に配置される。したがって、本明細書において使用されている「エコー」という用語は、いわゆるエコー信号が試験中の物体を通過する実施形態にも関係しており、また、これらの実施形態を包含している。

以上、本発明について、エコー原理に基づいて排他的に動作する単一の変換器要素を使用して探傷が実行される実施形態に関連して、および/または物質を通過する超音波を処理する送信器/受信器対を参照して排他的に説明した。しかしながら、本発明は、超音波整相列プローブなどの複数の変換器要素のアレイを使用した探傷機器にも等しく適用することができることに留意されたい。単一要素超音波変換器の場合、受信に使用される整相列超音波プローブの個々の変換器要素の応答信号は、条件付けおよびそれに引き続くアナログ-ディジタル変換器によるディジタル化のために、受信器チャネルの入力に提供される。つまり、特許請求項中の「変換器」(単数の)の参照は、超音波整相列タイプのプローブにも関係しているとみなされる。複数の変換器のこのようなアレイは、全く同じであるか、あるいは単一要素変換器と少なくとも等価であるとみなされる。参照によりその特許の内容が本明細書に組み込まれている米国特許第4,497,210号および第6,789,427号に、このような超音波整相列デバイスの構造が記載または参照されている。

本発明について、本発明の特定の実施形態に関連して説明したが、当業者には他の多くの変形形態および改変ならびに他の使用法が明らかになるものと思われる。したがって、本発明は、本明細書における特定の開示によって制限されるのではなく、特許請求の範囲によってのみ制限されることが好ましい。

超音波検査装置の基本構造を示すブロック図である。図1に示すデバイスの基本波形線図である。超音波パルスの後縁特性を示す波形線図である。波形ディスプレイとターゲット物体中の故障位置を並べて比較したブロック図である。図4の続きを示す図である。超音波検査装置の従来技術による実施態様の回路ブロック図である。本発明による超音波検査装置の徹底的にディジタル化された実施態様の回路図である。本発明による他の実施態様の他のブロック図である。本発明による他の実施態様の他のブロック図である。単にディジタル直流オフセット補償を備えた、図8ｂに対応する図である。オーバフローインジケータの代わりに絶対値比較器を利用した、図8bに対応する図である。オーバフローインジケータの代わりに絶対値比較器を利用し、さらにディジタル基線修正が追加された、図8ｂに対応する図である。個々のチャネルに基線修正が追加された、図8ｂに対応する図である。個々のチャネルに基線修正が追加された、図8ｂに対応する図である。高速スルーイング入力信号を処理するための遅延回路を備えた、図8ｂに対応する図である。図7にその輪郭を示すフロントエンドセクションの代替実施形態の回路ブロック図である。図8ｄ、8ｅおよび8ｈに示す回路の動作に適用することができる特定の概念を説明するために利用される信号線図である。図8ｄに関連する混合回路のブロック図である。

符号の説明

2d、14b、14d 傷
6d 背面壁エコーゲート
6e 理想TVG曲線
6f、6h 利得
6g 瞬時勾配(利得変化率)
6m 利得が変化するための時間間隔
7a 整定時間
7c HPFによる送信パルスの後縁の改善を示す近似点線
10 超音波送受信ユニット
10a 電気パルス信号(超音波パルス)
10b 電気エコー信号(傷エコー)
10ab ゼロ基線
10at 送信パルスの後縁
11 増幅信号(エコー信号、超音波エコーパルス)
11a 底部表面エコー(背面壁エコー)
11b 傷エコー
12 プローブまたは変換器
12a トリガパルス
13 信号ケーブル
13a、19a、19b 変換器の出力(入力信号)
14 ターゲット物体
14a ターゲット物体の底部表面(背面表面、背面壁)
14c ターゲット物体の前面表面
16 信号処理デバイス
18 ディスプレイユニット(波形ディスプレイ)
20、22、94 利得較正器
24、26、29、46、67、92、114a スイッチ
28、30、90、122、204 増幅器
31 スイッチ29の出力
32、34、36 減衰器
40、42、44、86 可変利得増幅器(VGA)
48 母線
50、52、54、56、58、60、62、64 高域通過フィルタ
66 スイッチング回路網
70、72、74、76、78、80、82、84 低域通過フィルタ
100 100MHz10ビットアナログ-ディジタル(A/D)変換器
102 実時間サンプルデータ制御および記憶回路
104 測定ゲート検出および補償回路
106、140 書替え可能ゲートアレイ(FPGA)
110 ディジタル信号プロセッサおよび制御
110、112、122 前置増幅器(緩衝増幅器)
111a、111b、113 クランプ回路
112a、122a、126a、128a 直流信号
116、118、120 周波数応答トリムおよびフィルタブロック(フィルタ、周波数応答トリムおよびフィルタ回路)
116a、118a、120a 周波数応答調整制御信号
126、128、130 差動増幅器ドライバ
131 100MHz発振器ブロック
132、134、136 A/D変換器
132OUT、134OUT、136OUT 3チャネルA/D変換器回路の出力
135 ディジタル多重化回路
137 チャネル選択論理回路
139 指数発生器回路
141 RAM
142 制御および記憶ブロック
143 浮動小数点変換回路(浮動小数点変換器)
145 本発明の最終出力
145a 符号付き整数信号
146 時間変化利得
146 基線捕獲ブロック
147 マルチプレクサ
147a マルチプレクサを通過した信号
148 基線修正ブロック
149 マルチプレクサを制御する信号
150 レジスタ
152 測定ゲート検出および複合A-走査圧縮回路
160 DSP
200 入力
201、205、207、211 利得チャネル(前置増幅器)
202、206、208、212 利得制御掛算器
203、223、224 加算器
209 信号A/D変換器
210 収集論理ブロック
213 モニタ信号(D_Monitor信号)
214 モニタ信号(C_Monitor信号)
215、216 モニタ信号
217、218、219 出力利得制御信号
220 出力利得制御信号(利得D)
225、226 利得読値A/D変換器
227 AGC回路(自動利得制御回路)
801、802、803、1102、1108 絶対値比較器
804、805、806、807 基線修正システム(BLCS)
809、812、815 ORゲート
1111 混合器
A チャネル(最小利得チャネル)
B チャネル(中間利得チャネル)
C チャネル(最大利得チャネル)
S トリガ信号 To 追加パルス間隔

Claims

物体検査システムであって、
試験信号を生成し、かつ、応答エコー信号を受信する送信および受信セクションと、
前記試験信号を超音波信号に変換し、前記超音波信号を試験すべきターゲット物体に印加し、超音波エコー信号を受信し、かつ、前記送信および受信セクションのための前記エコー信号を生成する変換器と、
前記送信および受信セクションに結合された、前記エコー信号を受け取り、かつ、処理するための信号処理回路であって、それぞれ前記エコー信号を異なる度合でスケーリングし、かつ、それぞれのアナログ-ディジタル変換器を個々に有する少なくとも第１、第２および第３の信号処理チャネルを備えた信号処理回路と、
前記エコー信号に直接結合され、第１の前置増幅器および第１のクランピング回路を含んで、前記第１の前置増幅器の飽和を防止する、前記信号処理チャネルの第１の信号処理チャネル、および前記エコー信号に直接結合され、第２の前置増幅器および第２のクランピング回路を含んで、前記信号処理チャネルの第２の信号処理チャネルの第２の前置増幅器の飽和を防止する、前記信号処理チャネルの第２の信号処理チャネルを備え、前記第２の信号処理チャネルのクランピング回路は、少なくとも前記信号処理チャネルの第１の信号処理チャネルの前置増幅器に対する最大入力範囲に等しい前記エコー信号の信号レベルまで、前記エコー信号上で一定の入力インピーダンスを維持するように構成され、
オーバフローすることなく前記エコー信号の最大増幅を提供するアナログ-ディジタル変換器の出力を選択する選択回路と、
前記信号処理回路によって生成される、前記エコー信号を表す走査信号を表示するためのディスプレイと、
前記第１、第２または第３の信号チャネルのうちの少なくとも1つのチャネル内のそれぞれの周波数フィルタと、
前記エコー信号の第3のスケール化出力を提供する第3の前置増幅器と、
前記第１、第２または第３の信号処理チャネルのうちの少なくとも1つのためのそれぞれの周波数トリム回路であって、前記それぞれの周波数トリム回路によってフィルタの周波数応答が互いに整合する周波数トリム回路とを備え、
前記第2の前置増幅器の前記出力が前記第3の前置増幅器への入力として提供され、
前記複数の信号処理チャネルのうちの少なくとも1つにそれぞれの直流オフセット調整回路が存在し、
個々のチャネルがそれぞれの差動増幅器ドライバを備え、
前記第1、第2および第3の前置増幅器の前記出力が、前記第2の出力が前記第1の出力より大きく、かつ、前記第3の出力が前記第2の出力より大きくなるようになされた、物体検査システム。
前記第1、第2および第3の前置増幅器からの前記出力を同期させることができる方法で、前記第1、第2および第3の前置増幅器のうちの1つまたは複数からの遅延出力の引出しを実行するアナログ信号遅延モジュールを備え、前記アナログ信号遅延モジュールが、複数のタップを備えた遅延線路であって、所望の遅延を得るためにスイッチによって所望のタップが選択される遅延線路と、
必要に応じて前記信号経路の内外で切換え可能な遅延フィルタ要素と、
ディジタル-アナログ変換器に応答する電圧制御コンポーネントによって制御される調整可能可変要素と
を備えた、請求項１に記載のシステム。
前記選択回路の後段に位置している信号位置でディジタル直流オフセット修正を適用する直流オフセット回路を備え、
前記直流オフセット回路が、前記第1、第2および第3のアナログ-ディジタル変換器のうちの少なくとも1つに結合された、修正信号を生成するための基線捕獲回路を備え、かつ、前記第1、第2および第3のアナログ-ディジタル変換器のうちの1つから引き出される出力信号から前記修正信号を控除することができる基線修正器を備えた、請求項１に記載のシステム。
前記選択回路を前記アナログ-ディジタル変換器の各々によって提供されるそれぞれのオーバフロー信号に結合する結合器と、
前記複数のアナログ-ディジタル変換器の個々の変換器にそれぞれ結合された複数の絶対値比較器であって、前記絶対値比較器の各々が、そのそれぞれのアナログ-ディジタル変換器の出力と、それぞれの所定の基準とを比較するように構築され、前記選択回路が前記絶対値比較器に応答して、前記アナログ-ディジタル変換器のうちの1つまたは複数が誤った読値に向かう傾向にあるかどうかを予め決定する絶対値比較器と、
前記複数のアナログ-ディジタル変換器のうちの1つまたは複数の個々の変換器に結合されたそれぞれの基線修正システムであって、前記基線修正システムがそれぞれマルチプレクサに結合され、前記マルチプレクサによって選択されたチャネルが処理される基線修正システムと
を備えた、請求項1に記載のシステム。
前記選択回路に応答する、前記アナログ-ディジタル変換器の出力を混合し、それにより混合アナログ-ディジタル出力を生成するように動作させることができるチャネル混合器と、
前記複数のアナログ-ディジタル変換器の個々の変換器にそれぞれ結合された複数の絶対値比較器であって、前記絶対値比較器の各々が、そのそれぞれのアナログ-ディジタル変換器の出力と、それぞれの所定の基準とを比較するように構築され、前記選択回路が前記絶対値比較器に応答して、前記アナログ-ディジタル変換器のうちの1つまたは複数が誤った読値に向かう傾向にあるかどうかを予め決定する絶対値比較器と
を備えた、請求項1に記載の物体検査システム。
前記アナログ-ディジタル変換器の各々が、それぞれのオーバフロー出力を有し、前記選択回路が、前記それぞれのオーバフロー出力を受け取り、かつ、オーバフローすることなく最大増幅を提供するアナログ-ディジタル変換器の出力を選択するチャネル選択論理回路を備えた、請求項５に記載のシステム。
前記複数の信号処理チャネルのうちの少なくとも1つのためのそれぞれの周波数トリム回路であって、前記それぞれの周波数トリム回路によってフィルタの周波数応答が互いに整合する周波数トリム回路と、
それぞれのクロック入力を個々に有する第1および第2のアナログ-ディジタル変換器であって、前記クロック入力が、個々のチャネルの信号経路遅延を補償するために、前記クロック入力の立上りクロック縁と立上りクロック縁の間の位相調整によって互いに同期している、第1および第2のアナログ-ディジタル変換器と、
選択されたアナログ-ディジタル変換器出力の前記出力をスケーリングし、かつ、スケーリングされた前記出力をランダムアクセスメモリに記憶するための指数発生器と、
前記選択回路の後段に位置している信号位置でディジタル直流オフセット修正を適用する直流オフセット回路であって、前記直流オフセット回路が、前記第1または第2のアナログ-ディジタル変換器のうちの少なくとも1つに結合された、修正信号を生成するための基線捕獲回路を備え、かつ、前記第1または第2のアナログ-ディジタル変換器のうちの1つから引き出される出力信号から前記修正信号を控除することができる基線修正器を備えた直流オフセット回路と、
それぞれ前記エコー信号の第1および第2のスケール化出力を提供する第1および第2の前置増幅器を個々に備えた少なくとも第1および第2の信号チャネルであって、前記アナログ信号遅延モジュールが、複数のタップを備えた遅延線路を備え、所望の遅延を得るためにスイッチによって所望のタップが選択される少なくとも第1および第2の信号チャネルと
をさらに備えた、請求項５に記載のシステム。
前記複数のアナログ-ディジタル変換器のうちの少なくとも1つの出力を遅延させ、それにより前記選択回路での前記出力の処理に先だって、前記アナログ-ディジタル変換器が高速スルーイング入力信号の前縁に応答することができる遅延回路と、
前記複数のアナログ-ディジタル変換器のうちの少なくとも1つの出力を遅延させ、それにより前記選択回路での前記出力の処理に先だって、前記アナログ-ディジタル変換器が高速スルーイング入力信号の前縁に応答することができる遅延回路であって、前記システムに結合されたクロック周期の倍数である遅延を提供する遅延回路と、
前記複数のアナログ-ディジタル変換器のうちの少なくとも1つの出力を遅延させ、それにより前記選択回路での前記出力の処理に先だって、前記アナログ-ディジタル変換器が高速スルーイング入力信号の前縁に応答することができる遅延回路であって、前記システムに結合されたクロック周期の倍数である遅延を提供し、かつ、前記アナログ-ディジタル変換器のそれぞれのオーバフロー出力をさらに遅延させる遅延回路と、
オーバフローしたアナログ-ディジタル変換器の出力の選択を、前記オーバフローしたアナログ-ディジタル変換器が飽和状態から回復するまでの間、前記選択回路に凍結させる遅延回路と、
前記複数の信号処理チャネルのうちの少なくとも1つのためのそれぞれの周波数トリム回路であって、前記それぞれの周波数トリム回路によって前記チャネルの周波数応答が互いに整合する周波数トリム回路と、
個々のチャネルに結合された前置増幅器と、
個々の前置増幅器に結合された、個々の前置増幅器のそれぞれの入力段の飽和を防止し、それにより信号のひずみが他のチャネルへの入力に影響を及ぼすことを防止する飽和防止回路と、
前記アナログ-ディジタル変換器のフルスケール範囲を調整するために、個々の信号チャネル内の前記アナログ-ディジタル変換器の各々にそれぞれ印加することができる基準電圧回路と、
前記アナログ-ディジタル変換器のフルスケール範囲を調整するために、個々の信号チャネル内の前記アナログ-ディジタル変換器の各々にそれぞれ印加することができる基準電圧回路であって、個々のそれぞれのアナログ-ディジタル変換器に結合されたそれぞれのディジタル-アナログ変換器を備えた基準電圧回路と
を備えた、請求項1に記載のシステム。