JP5426992B2

JP5426992B2 - A / D converter

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Publication number: JP5426992B2
Application number: JP2009239974A
Authority: JP
Inventors: 宏昌田中
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2009-10-19
Filing date: 2009-10-19
Publication date: 2014-02-26
Anticipated expiration: 2029-10-19
Also published as: JP2011087206A

Description

本発明は、入力するアナログ信号をデジタル信号に変換して出力する二重積分型のＡ／Ｄ変換器に関する。 The present invention relates to a double integration type A / D converter that converts an input analog signal into a digital signal and outputs the digital signal.

図６に従来の二重積分型のＡ／Ｄ変換器の構成を示す（例えば、特許文献１参照）。２１は正のアナログ電圧Ｖｉが入力する入力端子、２２は負の基準電圧−Ｖrefが入力する入力端子、２３は入力端子２１，２２の一方を選択するスイッチ回路、２４はスイッチ回路２３の出力電圧を積分する積分回路、２５は積分回路２４の出力電圧をグランド端子２６のグランド電位と比較する比較器、２７は比較器２５の出力信号に応じてスイッチ回路２３の切り替えを制御するとともに入力電圧Ｖｉに応じたデジタルデータを出力する制御回路、２８は出力端子である。 FIG. 6 shows a configuration of a conventional double integration type A / D converter (for example, see Patent Document 1). 21 is an input terminal to which a positive analog voltage Vi is input, 22 is an input terminal to which a negative reference voltage −Vref is input, 23 is a switch circuit for selecting one of the input terminals 21 and 22, and 24 is an output voltage of the switch circuit 23. , 25 is a comparator that compares the output voltage of the integration circuit 24 with the ground potential of the ground terminal 26, and 27 controls the switching of the switch circuit 23 according to the output signal of the comparator 25 and the input voltage Vi. A control circuit 28 for outputting digital data according to the reference numeral 28 is an output terminal.

さて、開始時刻をｔ＝０とし、このとき積分回路２４の出力電圧は０Ｖであるとする。まず、制御回路２７は、スイッチ回路２３の入力側を入力端子２１の側に一定時間Ｔ１だけ接続する。これにより、積分回路２４の出力側には、入力電圧Ｖｉを時間積分した電圧が現れる。積分の比例係数をａとすると、時刻ｔが０≦ｔ＜Ｔ１において、積分回路２４の出力電圧Ｖint(t)は、

となる。ｔ＝Ｔ１における積分回路２４の出力電圧Ｖint(t)は、

となる。 Now, it is assumed that the start time is t = 0, and the output voltage of the integrating circuit 24 is 0V at this time. First, the control circuit 27 connects the input side of the switch circuit 23 to the input terminal 21 side for a predetermined time T1. As a result, a voltage obtained by time-integrating the input voltage Vi appears on the output side of the integrating circuit 24. Assuming that the integral proportional coefficient is a, when the time t is 0 ≦ t <T1, the output voltage Vint (t) of the integration circuit 24 is

It becomes. The output voltage Vint (t) of the integrating circuit 24 at t = T1 is

It becomes.

次に、制御回路２７によって、スイッチ回路２３の入力側を、入力端子２２の側に接続する。これにより、積分回路２４は、入力端子２２に入力する負の基準電圧−Ｖrefを積分する。つまり、前回の積分と逆方向の積分を行う。Ｔ１≦ｔにおいて、積分回路２４の出力電圧Ｖint(t)は、

となる。 Next, the control circuit 27 connects the input side of the switch circuit 23 to the input terminal 22 side. Thereby, the integrating circuit 24 integrates the negative reference voltage −Vref input to the input terminal 22. That is, the integration in the direction opposite to the previous integration is performed. At T1 ≦ t, the output voltage Vint (t) of the integrating circuit 24 is

It becomes.

積分回路２４の入力電圧と出力電圧の波形を図７に示す。スイッチ回路２３の接点を入力端子２２の側に接続してから、積分回路２４の出力電圧Ｖint(t)が０になるまでの時間をＴ２とすると、

となる。 The waveforms of the input voltage and output voltage of the integrating circuit 24 are shown in FIG. Let T2 be the time from when the contact of the switch circuit 23 is connected to the input terminal 22 side until the output voltage Vint (t) of the integrating circuit 24 becomes zero.

It becomes.

以上から、入力端子２１に入力する電圧Ｖｉは、

で与えられる。 From the above, the voltage Vi input to the input terminal 21 is

Given in.

よって、制御回路２７において、時間Ｔ１，Ｔ２を計測することにより、入力電圧Ｖｉを求めることができ、その値をデジタル値にエンコードすることで、Ａ／Ｄ変換が完了する。なお、通常では、制御回路２７はデジタル回路で構成され、時間Ｔ１，Ｔ２はカウンタで計測される。 Therefore, the input voltage Vi can be obtained by measuring the times T1 and T2 in the control circuit 27, and the A / D conversion is completed by encoding the value into a digital value. Normally, the control circuit 27 is constituted by a digital circuit, and the times T1 and T2 are measured by a counter.

特開平０１−１７５４１８号公報Japanese Patent Laid-Open No. 01-175418

ところが、上記のＡ／Ｄ変換器では、第１に、変換レートが低いという問題がある。すなわち、１つのＡ／Ｄ変換結果を得るために「Ｔ１＋Ｔ２」という長い時間を必要とするので、通常、デジタル回路のクロック周波数の約１／１００以下の変換レートしか得られない。第２に、入力電圧Ｖｉが大きい場合や時間Ｔ１が不適切な場合には、積分回路２４の出力電圧が飽和し、変換結果に誤差が生じる可能性がある。第３に、変換時間と変換精度のトレードオフを動的に制御することが困難である。すなわち、二重積分型Ａ／Ｄ変換の変換時間と変換精度は、積分時間Ｔ１，Ｔ２と関係があるので、上記のように時間Ｔ１を変更すると、積分回路２４の出力電圧が飽和する可能性があるため、変換精度を動的に制御することが困難となる。第４に、積分回路２４の出力電圧が入力電圧Ｖｉや負の基準電圧−Ｖrefの積分に伴って変化するため、積分回路２４のキャパシタに加わる電圧も変化し、このため、そのキャパシタの電圧依存性（キャパシタの容量値が印加電圧によって変化する）の影響を受けやすい。第５に、積分回路２４を一次遅れ回路に置き換えると、例えば抵抗とキャパシタだけの受動部品で構成することができ、小型化を図ることができるが、上記のＡ／Ｄ変換器では積分結果に誤差が生じ、変換誤差が生じるので、一次遅れ回路に置き換えることができない。 However, the A / D converter has a problem that the conversion rate is low. That is, since a long time of “T1 + T2” is required to obtain one A / D conversion result, normally, only a conversion rate of about 1/100 or less of the clock frequency of the digital circuit can be obtained. Second, when the input voltage Vi is large or the time T1 is inappropriate, the output voltage of the integrating circuit 24 is saturated, and an error may occur in the conversion result. Third, it is difficult to dynamically control the trade-off between conversion time and conversion accuracy. That is, since the conversion time and conversion accuracy of the double integration type A / D conversion are related to the integration times T1 and T2, the output voltage of the integration circuit 24 may be saturated when the time T1 is changed as described above. Therefore, it becomes difficult to dynamically control the conversion accuracy. Fourth, since the output voltage of the integration circuit 24 changes with the integration of the input voltage Vi and the negative reference voltage −Vref, the voltage applied to the capacitor of the integration circuit 24 also changes. It is easy to be influenced by the property (capacitance value of the capacitor varies depending on the applied voltage). Fifth, if the integration circuit 24 is replaced with a first-order lag circuit, for example, the integration circuit 24 can be configured with passive components including only resistors and capacitors, and downsizing can be achieved. Since an error occurs and a conversion error occurs, it cannot be replaced with a first-order lag circuit.

本発明の目的は、高い変換レートが実現でき、積分回路の出力電圧の飽和を防止でき、変換時間と変換精度のトレードオフを動的に制御でき、積分回路のキャパシタの電圧依存性の影響を少なくし、さらに積分回路を一次遅れ回路に置き換え可能とし、以って上記した問題点を解決したＡ／Ｄ変換器を提供することである。 The object of the present invention is to realize a high conversion rate, to prevent saturation of the output voltage of the integration circuit, to dynamically control the trade-off between conversion time and conversion accuracy, and to influence the voltage dependence of the capacitor of the integration circuit. The present invention provides an A / D converter in which the integration circuit can be replaced with a first-order lag circuit, thereby solving the above-described problems.

上記目的を達成するために、請求項１にかかる発明は、入力アナログ電圧および該入力アナログ電圧と逆極性の基準電圧の一方を選択するスイッチ回路と、該スイッチ回路から出力する電圧を時間積分する積分回路と、該積分回路の出力電圧をグランド電位と比較して第１の値又は第２の値のデータを出力する比較器と、該比較器の出力データをクロック毎に更新して保持するＤＦＦ回路と、該ＤＦＦ回路から出力する時間的に連続する現在から過去にさかのぼった合計Ｎ個のデータのうちの前記第１の値の数と前記第２の値の数の割合に応じた出力データを前記クロック毎に出力する処理回路とを備え、前記スイッチ回路は、前記ＤＦＦ回路の出力データに応じて前記積分回路での積分方向が、前記積分回路の出力電圧がグランド電位に近づく方向になるように、前記入力アナログ電圧および前記基準電圧の一方を選択することを特徴とする。 To achieve the above object, the invention according to claim 1 time-integrates a switch circuit that selects one of an input analog voltage and a reference voltage having a polarity opposite to that of the input analog voltage, and a voltage output from the switch circuit. An integration circuit, a comparator that compares the output voltage of the integration circuit with the ground potential and outputs data of the first value or the second value, and updates and holds the output data of the comparator for each clock. A DFF circuit and an output corresponding to a ratio of the number of the first value and the number of the second value of the total N pieces of data going back in time from the present time output from the DFF circuit and a processing circuit for outputting data for each of the clock, the switch circuit integration direction at the integrator circuit in response to output data of the DFF circuit, close to the output voltage ground potential of the integrating circuit Ku so that the direction, and selects one of the input analog voltage and the reference voltage.

請求項２にかかる発明は、請求項１に記載のＡ／Ｄ変換器において、前記積分回路を、一次遅れ回路に置き換えたことを特徴とする。 According to a second aspect of the present invention, in the A / D converter according to the first aspect, the integrating circuit is replaced with a first-order lag circuit.

請求項３にかかる発明は、請求項１又は２に記載のＡ／Ｄ変換器において、前記処理回路は、前記Ｎ個のデータのうちの前記第１の値の数を演算する移動平均フィルタと、１の値から前記移動平均フィルタの出力値を減算して前記Ｎ個のデータのうちの前記第２の値の数を演算する減算器と、前記移動フィルタの出力値と前記減算器の出力値の割合を演算する除算器と、を含むことを特徴とする。 According to a third aspect of the present invention, in the A / D converter according to the first or second aspect, the processing circuit includes a moving average filter that calculates the number of the first values of the N pieces of data. A subtractor that subtracts an output value of the moving average filter from a value of 1 to calculate the number of the second values of the N data, an output value of the moving filter, and an output of the subtractor And a divider for calculating a ratio of values.

請求項１にかかる発明によれば、Ａ／Ｄ変換後のデジタルデータをクロック周期毎に出力できるので、デジタル回路のクロック周波数と同じ変換レートを実現できる。また、積分回路の出力電圧が０に近づくようにクロック時間単位でフィードバック制御がかかるので、積分回路の出力電圧が飽和する可能性が小さくなる。また、移動平均フィルタの次数を変化させることによって、変換時間と変換精度のトレードオフを動的に制御できる。通常、移動平均フィルタはデジタル回路で構成するため、実装は容易である。また、積分回路の出力電圧が０に近づくようにクロック時間単位でフィードバック制御がかかるので、積分回路の出力電圧は０近傍で推移するため、キャパシタの電圧依存性の影響を受けにくくなる。さらに、積分回路を一次遅れ回路に置き換えた場合に、従来の二重積分型Ａ／Ｄ変換器では誤差の大きさが出力電圧に比例するが、請求項２にかかる発明によれば、積分回路の出力電圧が０近傍で推移するので、その誤差が小さくなり、変換誤差も小さくなる。 According to the first aspect of the invention, the digital data after A / D conversion can be output every clock cycle, so that the same conversion rate as the clock frequency of the digital circuit can be realized. Further, since feedback control is applied in units of clock time so that the output voltage of the integration circuit approaches 0, the possibility that the output voltage of the integration circuit will be saturated is reduced. Further, by changing the order of the moving average filter, the trade-off between conversion time and conversion accuracy can be dynamically controlled. Usually, since the moving average filter is composed of a digital circuit, mounting is easy. Further, since feedback control is applied in units of clock time so that the output voltage of the integration circuit approaches 0, the output voltage of the integration circuit changes in the vicinity of 0, so that it is less susceptible to the voltage dependency of the capacitor. Further, when the integrating circuit is replaced with a first-order lag circuit, the error magnitude is proportional to the output voltage in the conventional double integrating A / D converter. According to the invention of claim 2, the integrating circuit Since the output voltage of the output voltage shifts in the vicinity of 0, the error is reduced and the conversion error is also reduced.

本発明の第１の実施例のＡ／Ｄ変換器のブロック図である。It is a block diagram of the A / D converter of the 1st example of the present invention. 図１の積分回路の回路図である。FIG. 2 is a circuit diagram of the integrating circuit of FIG. 1. 本発明の第２の実施例のＡ／Ｄ変換器のブロック図である。It is a block diagram of the A / D converter of the 2nd example of the present invention. 図３の一次遅れ回路の回路図である。FIG. 4 is a circuit diagram of a first-order lag circuit in FIG. 3. 図１のＡ／Ｄ変換器の動作のシミュレーション結果を示す特性図である。It is a characteristic view which shows the simulation result of operation | movement of the A / D converter of FIG. 従来の二重積分型Ａ／Ｄ変換器のブロック図である。It is a block diagram of the conventional double integration type A / D converter. 図５のＡ／Ｄ変換器の動作波形図である。FIG. 6 is an operation waveform diagram of the A / D converter of FIG. 5.

＜第１の実施例＞
図１に本発明の第１の実施例のＡ／Ｄ変換器の構成を示す。１は正のアナログ電圧Ｖｉが入力する入力端子、２は負の基準電圧−Ｖrefが入力する入力端子、３は入力端子１，２の一方を選択するスイッチ回路、４はスイッチ回路３の出力電圧を積分する積分回路である。５は比較器であり、積分回路４の出力電圧Ｖintをグランド端子６で与えられる基準値（＝０Ｖ）と比較して、０＜Ｖintであれば“１”のデータを出力し、Ｖint≦０であれば“０”のデータを出力する。７はＤＦＦ回路であり、周期ΔＴのクロックＣＫで動作して、１クロック毎に比較器５の出力データを更新して保持する。上記のスイッチ回路３は、このＤＦＦ回路７の出力データが“０”のとき入力端子１を選択して入力電圧Ｖｉを取り込み、“１”のとき入力端子２を選択して基準電圧−Ｖrefを取り込む。つまり、スイッチ回路３は、積分回路４における積分方向が前回の積分方向と逆方向となるように、ＤＦＦ回路７の出力データに応じて入力側を切り替える。８はタップ数がＮの移動平均フィルタであり、ＤＦＦ回路７から出力した現在から過去にさかのぼった合計Ｎ個の出力データの平均を演算する。つまり、「（ＤＦＦ回路７のＮ個の出力データの内の“１”の数）／Ｎ」を演算する。９は減算器であり、１から移動平均フィルタ８の出力データを減算する。つまり、「（ＤＦＦ回路７のＮ個の出力データの内の“０”の数）／Ｎ」を演算する。１０は除算器であり、移動平均フィルタ８の出力データを被除数とし減算器９の出力データを除数とする除算を行う。つまり、「（ＤＦＦ回路７のＮ個の出力データの内の“１”の数）/（ＤＦＦ回路７のＮ個の出力データの内の“０”の数）」を演算する。１１は出力端子である。移動平均フィルタ８、減算器９および除算器１０は、処理回路を構成する。 <First embodiment>
FIG. 1 shows the configuration of the A / D converter of the first embodiment of the present invention. 1 is an input terminal to which a positive analog voltage Vi is input, 2 is an input terminal to which a negative reference voltage −Vref is input, 3 is a switch circuit for selecting one of the input terminals 1 and 2, and 4 is an output voltage of the switch circuit 3 Is an integration circuit for integrating. Reference numeral 5 denotes a comparator which compares the output voltage Vint of the integrating circuit 4 with a reference value (= 0V) given by the ground terminal 6 and outputs data of “1” if 0 <Vint, and Vint ≦ 0 If so, data “0” is output. Reference numeral 7 denotes a DFF circuit which operates with a clock CK having a period ΔT and updates and holds the output data of the comparator 5 every clock. When the output data of the DFF circuit 7 is “0”, the switch circuit 3 selects the input terminal 1 to take in the input voltage Vi, and when it is “1”, selects the input terminal 2 to set the reference voltage −Vref. take in. That is, the switch circuit 3 switches the input side according to the output data of the DFF circuit 7 so that the integration direction in the integration circuit 4 is opposite to the previous integration direction. Reference numeral 8 denotes a moving average filter having N taps, which calculates an average of a total of N output data output from the DFF circuit 7 from the present to the past. That is, “(the number of“ 1 ”in N output data of the DFF circuit 7) / N” is calculated. A subtractor 9 subtracts the output data of the moving average filter 8 from 1. That is, “(the number of“ 0 ”in N output data of the DFF circuit 7) / N” is calculated. Reference numeral 10 denotes a divider which performs division using the output data of the moving average filter 8 as a dividend and the output data of the subtracter 9 as a divisor. That is, “(number of“ 1 ”in N output data of DFF circuit 7) / (number of“ 0 ”in N output data of DFF circuit 7)” is calculated. Reference numeral 11 denotes an output terminal. The moving average filter 8, the subtractor 9, and the divider 10 constitute a processing circuit.

いま、クロックＣＫの周期に比べて十分長い積分時間Ｔをｔ１〜ｔ２までとし、その間のスイッチ回路３の制御信号（ＤＦＦ回路７が“１”のデータを出力する割合）をｓ（τ）とすると、

と表すことができる。ここで、入力信号Ｖｉが積分時間Ｔの間で変化しないと仮定すると、上記の式（6）は、

となる。よって、入力電圧Ｖｉは、

で表される。 Now, the integration time T that is sufficiently longer than the cycle of the clock CK is set to t1 to t2, and the control signal of the switch circuit 3 (ratio at which the DFF circuit 7 outputs “1” data) between them is s (τ). Then

It can be expressed as. Assuming that the input signal Vi does not change during the integration time T, the above equation (6) is

It becomes. Therefore, the input voltage Vi is

It is represented by

ここで、ｋ，Ｎをクロック数とし、ｔ１＝ｋΔＴ、ｔ２＝（Ｎ+ｋ）ΔＴとすると、式（8）の分子は、Ｎクロックの内でＤＦＦ回路７の出力データが“１”になったクロック数に比例し、分母はＮクロックの内でＤＦＦ回路７の出力データが“０”になったクロック数に比例する。ｋΔＴから（Ｎ+ｋ）ΔＴまでのＤＦＦ回路７の出力データが“１”であるクロック数を、

で表し、“０”であるクロック数を、

で表すと、上記の式(8)は、

となる。このように、現在から過去にさかのぼったＮクロック内におけるＤＦＦ回路７の出力データの“１”と“０”の数の割合から、現在の入力電圧Ｖｉの値を求めることができることがわかる。 Here, if k and N are clock numbers, and t1 = kΔT and t2 = (N + k) ΔT, the numerator of equation (8) indicates that the output data of the DFF circuit 7 is “1” within N clocks. The denominator is proportional to the number of clocks in which the output data of the DFF circuit 7 becomes “0” in N clocks. The number of clocks in which the output data of the DFF circuit 7 from kΔT to (N + k) ΔT is “1”,

And the number of clocks that are "0"

When the above equation (8) is expressed as

It becomes. Thus, it can be seen that the current value of the input voltage Vi can be obtained from the ratio of the numbers of “1” and “0” of the output data of the DFF circuit 7 within N clocks going back from the present to the past.

次に、ＤＦＦ回路７の出力データからＮクロック内の“０”と“１”の比率を求めるには、まず、ＤＦＦ回路７の出力データを移動平均フィルタ８に入力させる。移動平均フィルタ８の出力データＹfiltは、

となる。減算器９によって、１からデータＹfiltを減じてデータＹsubを求めると、

となる。そして、データＹfiltを被除数、データＹsubを除数として、除算器１０に入力すると、除算器１０の出力データＹdivは、

となる。 Next, in order to obtain the ratio of “0” and “1” in N clocks from the output data of the DFF circuit 7, first, the output data of the DFF circuit 7 is input to the moving average filter 8. The output data Yfilt of the moving average filter 8 is

It becomes. When subtracter 9 subtracts data Yfilt from 1 to obtain data Ysub,

It becomes. Then, when the data Yfilt is used as a dividend and the data Ysub is used as a divisor to be input to the divider 10, the output data Ydiv of the divider 10 is

It becomes.

これにより、アナログ入力電圧Ｖｉに比例するデータＹdivが求まる。このデータＹdivはＤＦＦ回路７のデータを更新するクロックＣＫ毎に出力されるため、本発明によれば、二重積分型Ａ／Ｄ変換器でクロックＣＫの周波数と等しい変換レートが得られる。 Thereby, data Ydiv proportional to the analog input voltage Vi is obtained. Since the data Ydiv is output for each clock CK for updating the data of the DFF circuit 7, according to the present invention, a conversion rate equal to the frequency of the clock CK can be obtained by the double integration type A / D converter.

図２は図１の積分回路４の内部回路を示し、４１は演算増幅器、４２はキャパシタ、４３は抵抗である。出力電圧Ｖoutは、キャパシタ４２の値をＣ、抵抗４３の値をＲとすれば、

で表される。ただし、この図２に示した積分回路は、入力電圧Ｖinに対して出力電圧Ｖoutの極性が反転しているので、その出力電圧Ｖoutの極性をさらに反転した電圧Ｖintにしてから、比較器５の非反転入力端子に入力させる必要がある。 2 shows an internal circuit of the integrating circuit 4 of FIG. 1, wherein 41 is an operational amplifier, 42 is a capacitor, and 43 is a resistor. If the value of the capacitor 42 is C and the value of the resistor 43 is R, the output voltage Vout is

It is represented by However, since the polarity of the output voltage Vout is inverted with respect to the input voltage Vin in the integrating circuit shown in FIG. 2, the polarity of the output voltage Vout is further inverted to the voltage Vint before the comparator 5 It is necessary to input to the non-inverting input terminal.

＜第２の実施例＞
図３に本発明の第２の実施例のＡ／Ｄ変換器の構成を示す。図３のＡ／Ｄ変換器が図１のＡ／Ｄ変換器と異なる点は、積分回路４を一次遅れ回路４Ａに置き換えた点である。 <Second embodiment>
FIG. 3 shows the configuration of the A / D converter according to the second embodiment of the present invention. The A / D converter in FIG. 3 differs from the A / D converter in FIG. 1 in that the integration circuit 4 is replaced with a first-order lag circuit 4A.

図１における積分回路４の入出力特性は、入力電圧をＶin、出力電圧をＶint、時定数をτａとすると、次の微分方程式

で表すことができる。 The input / output characteristics of the integrating circuit 4 in FIG. 1 are as follows, where the input voltage is Vin, the output voltage is Vint, and the time constant is τa:

It can be expressed as

一方、一次遅れ回路４Ａの入出力特性は、図４に示すように、抵抗４４とキャパシタ４５で構成され、その一次遅れ回路４Ａの入力電圧をＶin、出力電圧をＶint、時定数をτａとおくと、次の微分方程式

で表すことができ、式(16)とは右辺の第２項が異なる。 On the other hand, as shown in FIG. 4, the input / output characteristics of the primary delay circuit 4A are composed of a resistor 44 and a capacitor 45. The input voltage of the primary delay circuit 4A is Vin, the output voltage is Vint, and the time constant is τa. And the differential equation

The second term on the right side is different from the equation (16).

一次遅れ回路４Ａを積分回路４に置き換えた場合、式(17)の右辺の第２項は誤差の原因となる。この誤差項の大きさは出力電圧Ｖintに比例している。しかし、本発明では、積分回路４の出力電圧Ｖintが０に近づくようにフィードバック制御がかかっているので、図１の積分回路４を一次遅れ回路４Ａに置き換えても、その一次遅れ回路４Ａの誤差成分は小さく抑えられる。この結果、第２の実施例によれば、積分回路４の代わりにコストの小さい一次遅れ回路４Ａを利用することができる。 When the primary delay circuit 4A is replaced with the integration circuit 4, the second term on the right side of the equation (17) causes an error. The magnitude of this error term is proportional to the output voltage Vint. However, in the present invention, feedback control is applied so that the output voltage Vint of the integrating circuit 4 approaches 0. Therefore, even if the integrating circuit 4 in FIG. Ingredients are kept small. As a result, according to the second embodiment, the first-order lag circuit 4A having a low cost can be used instead of the integration circuit 4.

＜その他の実施例＞
なお、図１および図３のＡ／Ｄ変換器において、入力端子１の入力電圧Ｖｉを正、入力端子２の基準電圧を負の−Ｖrefとしたが、逆に、入力端子１の入力電圧Ｖｉを負、入力端子２の基準電圧を正の＋Ｖrefとしてもよい。この場合は、積分回路４の出力側を比較器５の反転入力端子に接続し、グランド端子６は比較器５の非反転入力端子に接続する。このとき、スイッチ回路３は、積分回路４における積分方向が前回の積分方向と逆方向となるように、ＤＦＦ回路７の出力データに応じて入力側を切り替えるので、図１および図３と同様に、ＤＦＦ回路７の出力が“１”のとき入力端子２を選択し、“０”のとき入力端子１が選択する。 <Other examples>
1 and 3, the input voltage Vi of the input terminal 1 is positive and the reference voltage of the input terminal 2 is negative -Vref. Conversely, the input voltage Vi of the input terminal 1 is May be negative, and the reference voltage of the input terminal 2 may be positive + Vref. In this case, the output side of the integrating circuit 4 is connected to the inverting input terminal of the comparator 5, and the ground terminal 6 is connected to the non-inverting input terminal of the comparator 5. At this time, the switch circuit 3 switches the input side according to the output data of the DFF circuit 7 so that the integration direction in the integration circuit 4 is opposite to the previous integration direction. The input terminal 2 is selected when the output of the DFF circuit 7 is “1”, and the input terminal 1 is selected when it is “0”.

また、移動平均フィルタ８のタップ数Ｎの値は、特に制約はないが、要求される変換時間と変換精度によって決まる。Ｎの値を大きくすると変換精度は上がるが、変換速度が低下する。図１のＡ／Ｄ変換器のシミュレーション結果を図５に示した。(ａ)がＮ＝５０のとき、(ｂ)がＮ＝２００のときの結果である。Ａ／Ｄ変換出力はここではアナログ値換算値を示す。Ｎ＝５０のときの方がＮ＝２００のときよりも変換時間は早いが、リプルが大きくなって変換精度が低下している。 The value of the tap number N of the moving average filter 8 is not particularly limited, but is determined by the required conversion time and conversion accuracy. Increasing the value of N increases the conversion accuracy but decreases the conversion speed. A simulation result of the A / D converter of FIG. 1 is shown in FIG. This is the result when (a) is N = 50 and (b) is N = 200. Here, the A / D conversion output indicates an analog value converted value. When N = 50, the conversion time is faster than when N = 200, but the ripple becomes large and the conversion accuracy decreases.

１：正のアナログ入力信号Ｖｉの入力端子、２：負の基準電圧−Ｖrefの入力端子、３：スイッチ回路、４：積分回路、４Ａ：一次遅れ回路、５：比較器、６：グランド端子、７：ＤＦＦ回路、８：移動平均フィルタ、９：減算器、１０：除算器、１１：出力端子
２１：正のアナログ入力信号Ｖｉの入力端子、２２：負の基準電圧−Ｖrefの入力端子、２３：スイッチ回路、２４：積分回路、２５：比較器、２６：グランド端子、２７：制御回路、２８：出力端子
1: input terminal of positive analog input signal Vi, 2: input terminal of negative reference voltage −Vref, 3: switch circuit, 4: integration circuit, 4A: primary delay circuit, 5: comparator, 6: ground terminal, 7: DFF circuit, 8: Moving average filter, 9: Subtractor, 10: Divider, 11: Output terminal 21: Input terminal for positive analog input signal Vi, 22: Input terminal for negative reference voltage -Vref, 23 : Switch circuit, 24: integration circuit, 25: comparator, 26: ground terminal, 27: control circuit, 28: output terminal

Claims

A switch circuit that selects one of the input analog voltage and a reference voltage having a polarity opposite to that of the input analog voltage, an integration circuit that time-integrates the voltage output from the switch circuit, and the output voltage of the integration circuit is compared with a ground potential. A comparator that outputs data of the first value or the second value, a DFF circuit that updates and holds the output data of the comparator for each clock, and a temporally continuous current output from the DFF circuit And a processing circuit for outputting output data corresponding to the ratio of the number of the first value and the number of the second value among the total N pieces of data dating back to the past, and the switch In accordance with output data of the DFF circuit, the circuit integrates the input analog voltage and the previous voltage so that the integration direction in the integration circuit is a direction in which the output voltage of the integration circuit approaches a ground potential. A / D converter and selects one of the reference voltage.

The A / D converter according to claim 1,
An A / D converter, wherein the integrating circuit is replaced with a first-order lag circuit.

The A / D converter according to claim 1 or 2,
The processing circuit includes a moving average filter that calculates the number of the first values of the N pieces of data, and subtracts an output value of the moving average filter from a value of one of the N pieces of data. An A / D converter, comprising: a subtractor for calculating the number of the second values of the first subtractor; and a divider for calculating a ratio of the output value of the moving filter and the output value of the subtractor.