JP5426891B2 - 撮像センサ及び撮像装置 - Google Patents

Description

本発明は、撮像センサ及び撮像装置に関する。

デジタルカメラ等の撮像装置においては、ＸＹアドレス型のＣＭＯＳイメージセンサなどの撮像センサを利用したものが広く普及している。ＣＭＯＳイメージセンサの電子シャッタ動作には、いわゆるローリングシャッタ動作（スリットローリングシャッタ動作とも言う）がある。ＣＭＯＳイメージセンサにおけるローリングシャッタ動作では、複数の画素が２次元状に配列された画素配列における各行の画素の電荷蓄積動作の開始がリセット動作の完了（電子先幕）により順次に行われる。また、各行の画素の電荷蓄積動作の終了が信号線への信号の読み出し動作（電子後幕）により順次に行われる。ＣＭＯＳイメージセンサでは、その構造上、各行の画素の信号を同時に信号線へ読み出すことができないので、全行の画素において同時に電荷蓄積動作を終了させることができない。

ここで、各行の画素の信号は、各行の画素の増幅トランジスタが信号線に接続された電流源負荷とともにソースフォロワ動作を行って信号線を充電することにより、信号線へ読み出される。このため、ＣＭＯＳイメージセンサにおけるローリングシャッタ動作では、各行の画素ごとに信号の読み出し動作のための時間を所定時間以上確保する必要がある。これにより、画素配列における最初に信号の読み出し動作が行われる画素の行と最後に信号の読み出し動作が行われる画素の行とで電荷蓄積動作のタイミングが１フレーム期間近くずれる。すなわち、画素配列における各画素の電荷蓄積動作の同時性が低いので、このローリングシャッタ動作は、動く被写体を静止画として撮像する用途に適していないと考えられる。

一方、ＣＭＯＳイメージセンサを用いた、動く被写体を静止画として撮像する用途に適したシャッタ動作として、電子先幕とメカニカルシャッタ（メカ後幕）とを組み合わせたハイブリッドシャッタ動作が提案されている。このハイブリッドシャッタ動作では、画素配列における各画素の電荷蓄積動作の終了がメカ後幕による遮光で行われるので、上記の電子後幕に比べて高速に画素配列の各行を走査することができる。これに応じて、各行の画素の電荷蓄積時間が一定になるように、電子先幕も高速に画素配列の各行を走査させれば、画素配列における各画素の電荷蓄積動作の同時性を高めることができる。

特許文献１には、１つの行の画素のリセット動作が完了してから別の行の画素のリセット動作が開始される場合、画素配列の各行に対して電子先幕を高速に走査させると、各行のリセット動作の開始から完了までの期間が短くなることが記載されている。これにより、画素に蓄積された電荷を十分にリセットできないことがあるので、撮像された画像に残像が発生することがある。

これに対して、特許文献１には、画素配列の少なくとも隣接する２行の画素のリセット動作を並行して行うとともに、画素配列の少なくとも隣接する２行の画素のリセット動作を順次に完了させることが記載されている。これにより、特許文献１によれば、メカニカルシャッタの走行パターンに応じて電子先幕シャッタを高速に走査させても、各画素を十分にリセットすることができるため、撮像された画像に残像が発生することを低減できるとされている。

特許文献２には、固体撮像装置において、複数の光電変換素子が複数の転送スイッチを介して１つのフローティングディフュージョン（ＦＤ）に接続され、ＦＤが増幅トランジスタのゲートに接続された画素構成を二次元状に配置することが記載されている。これにより、特許文献２によれば、画素配列におけるトランジスタ数を抑制し、光電変換素子の受光面積を相対的に広く確保することが可能となり、画素のサイズが微細な場合でも、高ダイナミックレンジ、高Ｓ／Ｎを達成することができるとされている。

特許第４０６５９７９号公報 特開２００５−１９８００１号公報

図９に示すように、画素ユニット配列ＰＵＡと垂直走査回路８０５とを備えた撮像センサ８００について考える。画素ユニット配列ＰＵＡでは、複数の画素ユニットＰＵ１１〜ＰＵｎｍ（ｎ：行を示す２以上の整数、ｍ：列を示す２以上の整数）が２次元状に配列されている。画素ユニットＰＵ１１は、列方向に隣接した複数の光電変換部ＰＤ１，ＰＤ２と複数の転送部ＴＸ１，ＴＸ２とが、電荷電圧変換部ＦＤ、リセット部ＲＥＳ、出力部ＳＦ、及び選択部ＳＥＬを共有する構成となっている。

例えば、垂直走査回路８０５が図１０に示す電子先幕の動作を行うように画素ユニット配列ＰＵＡを駆動する場合における画素ユニットＰＵ１１の動作について考える。

タイミングｔ１〜タイミングｔ２の期間では、画素ユニットＰＵ１１において、転送制御信号ＰＴＸ１，ＰＴＸ２がともにアクティブレベルであるので、転送部ＴＸ１，ＴＸ２がともにオンしている。これにより、光電変換部ＰＤ１，ＰＤ２及び電荷電圧変換部ＦＤが、リセットしている。

タイミングｔ２では、転送制御信号ＰＴＸ１がノンアクティブレベルになるので、転送部ＴＸ１がオフする。これにより、光電変換部ＰＤ１のリセット動作が完了し、光電変換部ＰＤ１の電荷蓄積動作が開始される。

タイミングｔ２からメカニカルシャッタの１行分の走行時間の後のタイミングｔ３では、転送制御信号ＰＴＸ２がノンアクティブレベルになるので、転送部ＴＸ２がオフする。これにより、光電変換部ＰＤ２のリセット動作が完了し、光電変換部ＰＤ２の電荷蓄積動作が開始される。

ここで、タイミングｔ２〜タイミングｔ３の期間では、画素ユニットＰＵにおいて、転送部ＴＸ１がオフする動作に伴って電荷電圧変換部ＦＤに電位変動が発生する。転送部ＴＸ１がオフしてから転送部ＴＸ２がＯＦＦするまでの時間間隔が短くこの電荷電圧変換部ＦＤの電位変動が収まらない場合、転送部ＴＸ１がオフする際と転送部ＴＸ２がオフする際とで電荷電圧変換部ＦＤの電位が異なることになる。これにより、光電変換部ＰＤ１と光電変換部ＰＤ２とで、リセット解除時の状態に差が生じ、電荷蓄積動作を開始する際の電位レベルの差が生じることがある。

また、転送部ＴＸ１をオフする直前では、リセット部ＲＥＳにより光電変換部ＰＤ１及び光電変換部ＰＤ２の両方から電荷が電荷電圧変換部ＦＤを経由して電源ＶＤＤへ掃出される。それに対し、転送部ＴＸ２をオフする直前では、リセット部ＲＥＳにより光電変換部ＰＤ２のみの電荷が電荷電圧変換部ＦＤを経由して電源ＶＤＤへ掃出される。このような転送部ＴＸ１及び転送部ＴＸ２によるリセット動作の違いも、光電変換部ＰＤ１と光電変換部ＰＤ２との間で、電荷蓄積動作を開始する際の電位レベルの差を生じさせる原因となる。

このように、各画素ユニットにおける複数の光電変換部の間で、リセット解除時の状態に差が発生すると、電荷蓄積動作によって蓄積される信号の基準レベルに差が発生する。これにより、得られた画像の画質が劣化する可能性がある。

本発明の目的は、第１の光電変換手段と第２の光電変換手段とに対して電荷電圧変換手段が共通化された画素ユニットにおける第１の光電変換手段と第２の光電変換手段との間でリセット解除時の状態に差が生じるのを低減することにある。

本発明の第１側面に係る撮像センサは、列方向に隣接して配された複数の光電変換手段と、前記複数の光電変換手段で共有され、前記複数の光電変換手段の各々で発生する電荷を電圧に変換する電荷電圧変換手段と、前記電荷電圧変換手段の電圧に応じた信号を出力する出力手段と、前記複数の光電変換手段をリセットするリセット手段とを各々が有する複数の画素ユニットが２次元状に配列された画素ユニット配列と、前記画素ユニット配列を行単位で走査する走査手段と、を備え、前記複数の画素ユニットの各々において、前記電荷電圧変換手段、前記出力手段、及び前記リセット手段が、列方向に隣接して配された前記複数の光電変換手段で共有されるように構成され、前記走査手段は、前記複数の画素ユニットの前記リセット手段によるリセット動作を列方向において順次に完了させるとともに、同じ画素ユニット内の列方向に隣接して配された前記複数の光電変換手段に対する前記リセット手段によるリセット動作を同時に完了させることを特徴とする。

本発明の第２側面に係る撮像装置は、本発明の第１側面に係る撮像センサと、前記撮像センサの露光の終了を制御するメカニカルシャッタと、を備え、前記複数の光電変換手段の電荷蓄積動作は、前記メカニカルシャッタにより遮光されることで終了することを特徴とする。

本発明によれば、第１の光電変換手段と第２の光電変換手段とに対して電荷電圧変換手段が共通化された画素ユニットにおける第１の光電変換手段と第２の光電変換手段との間でリセット解除時の状態に差が生じるのを低減することができる。

本発明の第１実施形態に係る撮像装置１００の構成を示す図。 撮像装置１００における撮像センサ１０１及びメカニカルシャッタ１１５の概略動作を示す図。 本発明の第１実施形態における撮像センサ１０１の構成を示す図。 本発明の第１実施形態における撮像センサ１０１の動作を示すタイミングチャート。 本発明の第１実施形態に係る撮像装置１００の動作におけるメイン処理を示すフローチャート。 本発明の第１実施形態に係る撮像装置１００の動作における撮影処理を示すフローチャート。 本発明の第２実施形態に係る撮像装置１００の動作における現像処理を示すフローチャート。 本発明の課題を説明するための図。 本発明の課題を説明するための図。

本発明の第１実施形態に係る撮像装置１００を、図１を用いて説明する。図１は、本発明の第１実施形態に係る撮像装置１００の構成を示す図である。

撮像装置１００は、次の構成要素を備える。

撮影レンズ（図示せず）は、入射した光を屈折させて、撮像センサ１０１の撮像面（画素ユニット配列ＰＵＡ）へ被写体の像を形成する。

ミラー部材１１３は、撮影レンズと撮像センサ１０１との間に配されている。ミラー部材１１３は、撮像装置１００が非撮影状態（図１に実線で示す状態）にある場合、撮影光路に交差するように位置し、レンズを通過した被写体光束のうちの一部の光束を反射してファインダ光学系１１４へ導く。

ファインダ光学系１１４には、ミラー部材１１３により反射された光束が導かれる。これにより、撮影者は、ファインダ光学系１１４を介して被写体像を観察することができる。

また、ミラー部材１１３は、撮像装置１００が撮影状態（図１に破線で示す状態）にある場合、撮影光路から退避する。これにより、撮影レンズからの被写体光束は、撮像センサ１０１側に向かう。ここで、撮像センサ１０１に対して物体側（レンズ側）にはフォーカルプレンシャッタ（以下、メカニカルシャッタ）１１５が配置されている。

メカニカルシャッタ１１５は、撮影光路上において撮影レンズと撮像センサ１０１との間に設けられ、撮影レンズを通過後に撮像センサ１０１へ導かれる光の量を調節する。メカニカルシャッタ１１５は、複数の遮光羽をそれぞれ含むメカ先幕（シャッタ幕）及びメカ後幕（別のシャッタ幕）を有している。メカニカルシャッタ１１５は、メカ先幕及びメカ後幕がそれぞれ所定のタイミングでＣＰＵ１０５により駆動されて、開状態と閉状態とが切り替わる。

撮像センサ１０１は、画素ユニット配列ＰＵＡに形成された被写体の像を画像信号に変換する。画素ユニット配列ＰＵＡは、複数の画素ユニットが２次元状に配列されている。撮像センサ１０１は、その画像信号を画素ユニット配列ＰＵＡから読み出して出力する。撮像センサ１０１は、例えば、ＣＭＯＳイメージセンサである。

アナログ・フロント・エンド（ＡＦＥ）１０２は、撮像センサ１０１からの信号に対し、アナログ−デジタル変換、ＯＢクランプ、ゲイン可変アンプなどのアナログ信号処理を行う。ＯＢクランプ処理とは、撮像センサ１０１の画素ユニット配列ＰＵＡにおいて光電変換部が遮光された画素ユニットが設けられている場合に、その画素ユニットから出力された信号を用いて黒レベルのオフセット調整を行なう処理である。

ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｓｅｃｃｅｒ）１０３は、ＡＦＥ１０２からのデータに対して各種補正処理及び現像処理を行なう。またＤＳＰ１０３は、ＲＯＭ１０６、ＲＡＭ１０７等各種メモリの制御、記録媒体１０８への画像データの書き込み処理等を行う。

駆動信号発生器１０４は、撮像センサ１０１、ＡＦＥ１０２、ＤＳＰ１０３にクロック信号や制御信号を供給する。駆動信号発生器１０４は、ＣＰＵ１０５により制御される。

ＣＰＵ１０５は、撮像装置１００の各部を制御する。例えば、ＣＰＵ１０５は、ＤＳＰ１０３、駆動信号発生器１０４の制御、及び測光・焦点調節など不図示の各部を使ったカメラ機能の制御を行なう。

電源スイッチ１０９は、ユーザから電源オン／オフの指示を受け付けてＣＰＵ１０５へ供給する。これにより、ＣＰＵ１０５は、電源オン／オフに応じた各部の動作を制御する。

シャッタスイッチ（ＳＷ１）１１０は、レリーズボタン（図示せず）の半押しでＯＮするスイッチである。シャッタスイッチ（ＳＷ１）１１０は、ユーザから第１の指示を受け付けてＣＰＵ１０５へ供給する。これにより、ＣＰＵ１０５は、焦点調節制御、測光制御、ホワイトバランス制御などの制御動作を行う。

シャッタスイッチ（ＳＷ２）１１１は、レリーズボタンの全押しでＯＮするスイッチである。シャッタスイッチ（ＳＷ２）１１１は、ユーザから第２の指示を受け付けてＣＰＵ１０５へ供給する。これにより、ＣＰＵ１０５は、ミラー部材１１３を撮影光路から退避させる制御を行うとともに、露光処理、現像処理、及び記録処理を含む撮影処理を行う。

モードダイアル１１２は、ユーザから撮影モードを選択するための指示を受け付けてＣＰＵ１０５へ供給する。これにより、ＣＰＵ１０５は、それぞれの撮影モードに応じた処理を実行する。

ＲＯＭ１０６は、撮像装置１００の制御プログラムや各種補正データを記憶している。

ＲＡＭ１０７は、ＤＳＰ１０３で処理される画像データや補正データを一時的に記憶する。ＲＡＭ１０７は、ＲＯＭ１０６より高速のアクセスが可能である。

記録媒体１０８には、撮影された画像が記録される。記録媒体１０８は、例えば、コンパクトフラッシュ（登録商標）カード等である。記録媒体１０８は、不図示のコネクタを介してＣＰＵ１０５と接続される。

シャッタ駆動回路１１６は、ＣＰＵ１０５による制御に応じて、メカニカルシャッタ１１５を駆動する。

本実施形態の撮像装置１００は、一般的なメカ先幕に代えて、電荷蓄積開始となるリセット完了動作をメカ後幕の走行に沿う速度で順次に行う電子シャッタ（電子先幕）を採用し、電子先幕とメカ後幕とを用いて撮影を行う構成となっている。

次に、撮像装置１００における撮像センサ１０１及びメカニカルシャッタ１１５の概略動作を、図２を用いて説明する。図２は、撮像装置１００における撮像センサ１０１及びメカニカルシャッタ１１５の概略動作を示す図である。

ＣＰＵ１０５は、ユーザから受けた第２の指示に応じて、撮影処理を行うように、撮像センサ１０１及びメカニカルシャッタ１１５を制御する。図２（ａ）には、撮影処理が開始されて、撮像センサ１０１の画素ユニット配列ＰＵＡにおける一部の露光領域２０７が露光されている状態が示されている。すなわち、画素ユニット配列ＰＵＡにおいて、画素ユニット配列ＰＵＡのリセット動作の完了が行われている行が電子先幕行２０３として示され、メカ後幕２０２による遮光が開始されている行がメカ後幕行２０６として示されている。画素ユニット配列ＰＵＡにおいて、電子先幕行２０３とメカ後幕行２０６との間の領域が露光されている露光領域２０７となっている。電子先幕行２０３とメカ後幕行２０６とは、矢印２０５で示す方向へほぼ等速度で走査又は走行されている。

具体的には、図２（ｂ）に破線で示す曲線２０９のように、電子先幕行２０３の走査が行われ、図２（ｂ）に実線で示す曲線２１０のように、メカ後幕行２０６の走行が行われる。曲線２０９は、曲線２１０を横軸方向に平行移動したものとほぼ等しくなっている。これにより、複数の画素ユニットＰＵＡの間で電荷蓄積時間がほぼ同じにされる。ただし、後述のように、各画素ユニットＰＵＡにおける複数の光電変換部の間で電荷蓄積時間が完全には同じにならない。

なお、図２（ａ）では、撮像装置１００がユーザにより使用される際における通常の姿勢（図３）に対して、上下が反転した配置が示されている。撮影レンズを介して撮像センサ１０１に結像した被写体像は上下が反転するため、電子先幕動作は画素ユニット配列における上部から下部へ行われることになる。図２（ｂ）では、縦軸が図３に対して上下が反転した画素ユニット配列における画素ユニットの行位置を示し、横軸がタイミングを示している。

次に、撮像センサ１０１の構成を図３を用いて説明する。図３は、本発明の第１実施形態における撮像センサ１０１の構成を示す図である。

撮像センサ１０１は、画素ユニット配列ＰＵＡ、垂直走査回路（垂直走査手段）３０５、複数の列信号保持回路３０２、水平走査回路３０６、及び出力回路３０４を備える。

画素ユニット配列ＰＵＡでは、複数の画素ユニットＰＵ１１〜ＰＵｎｍが２次元状に配列されている。ｍ、ｎは、２以上の整数である。

画素ユニットＰＵ１１は、第１の光電変換部ＰＤ１（第１の光電変換手段）、第２の光電変換部ＰＤ２（第２の光電変換手段）、第１の転送部ＴＸ１（リセット手段）、及び第２の転送部ＴＸ２（リセット手段）を含む。画素ユニットＰＵ１１は、電荷電圧変換部ＦＤ（電荷電圧変換手段）、リセット部ＲＥＳ、出力部ＳＦ（出力手段）、及び選択部ＳＥＬを含む。

第１の光電変換部ＰＤ１は、第２の光電変換部ＰＤ２に対して列方向に隣接して配されている。第１の光電変換部ＰＤ１は、光に応じた電荷を発生させて蓄積する電荷蓄積動作を行う。第１の光電変換部ＰＤ１の電荷蓄積動作は、第１の転送部ＴＸ１がオフされてＰＤ１のリセット動作が完了することで開始する。また、第１の光電変換部ＰＤ１の電荷蓄積動作は、メカニカルシャッタ１１５により第１の光電変換部ＰＤ１が遮光されることで終了する。第１の光電変換部ＰＤ１は、例えば、フォトダイオードである。

第２の光電変換部ＰＤ２は、第１の光電変換部ＰＤ１に対して列方向に隣接して配されている。第２の光電変換部ＰＤ２は、光に応じた電荷を発生させて蓄積する電荷蓄積動作を行う。第２の光電変換部ＰＤ２の電荷蓄積動作は、第２の転送部ＴＸ２がオフされてＰＤ２のリセット動作が完了することで開始する。また、第２の光電変換部ＰＤ２の電荷蓄積動作は、メカニカルシャッタ１１５により第２の光電変換部ＰＤ２が遮光されることで終了する。第２の光電変換部ＰＤ２は、例えば、フォトダイオードである。

第１の転送部ＴＸ１は、第１の光電変換部ＰＤ１の電荷を電荷電圧変換部ＦＤへ転送する。第１の転送部ＴＸ１は、例えば転送トランジスタであり、垂直走査回路３０５からアクティブレベルの転送制御信号ＰＴＸ１がゲートに供給された際にオンする。第１の転送部ＴＸ１は、リセット部（リセットトランジスタ）ＲＥＳがオフした状態でオンすることにより、ＰＤ１の電荷をＦＤへ転送する。第１の転送部ＴＸ１は、リセット部（リセットトランジスタ）ＲＥＳがオンした状態でオンすることにより、第１の光電変換部ＰＤ１のリセット動作を開始する。第１の転送部ＴＸ１は、リセット部（リセットトランジスタ）ＲＥＳがオンした状態でオフすることにより、第１の光電変換部ＰＤ１のリセット動作を完了させる。

第２の転送部ＴＸ２は、第２の光電変換部ＰＤ２の電荷を電荷電圧変換部ＦＤへ転送する。第２の転送部ＴＸ２は、例えば転送トランジスタであり、垂直走査回路３０５からアクティブレベルの転送制御信号ＰＴＸ２がゲートに供給された際にオンする。第１の転送部ＴＸ１は、リセット部（リセットトランジスタ）ＲＥＳがオフした状態でオンすることにより、ＰＤ２の電荷をＦＤへ転送する。第２の転送部ＴＸ２は、リセット部（リセットトランジスタ）ＲＥＳがオンした状態でオンすることにより、第２の光電変換部ＰＤ２のリセット動作を開始する。第１の転送部ＴＸ２は、リセット部（リセットトランジスタ）ＲＥＳがオンした状態でオフすることにより、第２の光電変換部ＰＤ２のリセット動作を完了させる。

電荷電圧変換部ＦＤには、第１の光電変換部ＰＤ１及び第２の光電変換部ＰＤ２の少なくとも一方の電荷が転送され、転送された電荷を電圧に変換する。電荷電圧変換部ＦＤは、例えば、フローティングディフュージョンである。

リセット部ＲＥＳは、電荷電圧変換部ＦＤをリセットする。リセット部ＲＥＳは、例えばリセットトランジスタであり、垂直走査回路３０５からアクティブレベルのリセット制御信号ＰＲＥＳがゲートに供給された際にオンすることにより、電荷電圧変換部ＦＤをリセットする。また、リセット部ＲＥＳは、第１の光電変換部ＰＤ１及び第２の光電変換部ＰＤ２のリセット動作を行うべき期間において、オンした状態になっている。

出力部ＳＦは、電荷電圧変換部ＦＤの電圧に応じた信号を信号線ＳＬへ出力する。出力部ＳＦは、例えば増幅トランジスタであり、信号線ＳＬに接続された電流源負荷（図示せず）とともにソースフォロワ動作を行うことにより、電荷電圧変換部ＦＤの電圧に応じた信号を信号線ＳＬへ出力する。すなわち、出力部ＳＦは、リセット部ＲＥＳにより電荷電圧変換部ＦＤがリセットされた状態で電荷電圧変換部ＦＤの電圧に応じたノイズ信号を信号線ＳＬへ出力する。出力部ＳＦは、第１の転送部ＴＸ１により第１の光電変換部ＰＤ１の電荷が電荷電圧変換部ＦＤへ転送された状態で電荷電圧変換部ＦＤの電圧に応じた第１の光信号（第１の信号）を信号線ＳＬへ出力する。出力部ＳＦは、第２の転送部ＴＸ２により第２の光電変換部ＰＤ２の電荷が電荷電圧変換部ＦＤへ転送された状態で電荷電圧変換部ＦＤの電圧に応じた第２の光信号（第２の信号）を信号線ＳＬへ出力する。

選択部ＳＥＬは、画素ユニットＰＵ１１を選択状態／非選択状態にする。選択部ＳＥＬは、例えば選択トランジスタであり、垂直走査回路３０５からアクティブレベルの選択制御信号ＰＳＥＬがゲートに供給された際にオンすることにより、画素ユニットＰＵ１１を選択状態にする。選択部ＳＥＬは、垂直走査回路３０５からノンアクティブレベルの選択制御信号ＰＳＥＬがゲートに供給された際にオフすることにより、画素ユニットＰＵ１１を非選択状態にする。

このように、各画素ユニットＰＵ１１〜ＰＵｎｍでは、第１の光電変換部ＰＤ１と第２の光電変換部ＰＤ２とに対して、電荷電圧変換部ＦＤ、リセット部ＲＥＳ、出力部ＳＦ、及び選択部ＳＥＬが共通化された構成となっている。これにより、画素ユニット配列ＰＵＡにおける画素ユニットの１行は、複数の光電変換部の配列における２行に相当するものとなっている。

垂直走査回路３０５は、画素ユニット配列ＰＵＡを垂直方向に行単位で走査することにより、各行の画素ユニットにリセット動作、電荷蓄積動作、信号の読み出し動作をそれぞれ行わせる。

また、垂直走査回路３０５は、画素ユニット配列ＰＵＡにおける少なくとも隣接する２行の画素ユニットで第１及び第２の転送部ＴＸ１，ＴＸ２によるリセット動作の少なくとも一部を並行して行わせる（図４参照）。これにより、メカ後幕の走行パターンに合わせて電子先幕を高速に走査させた場合でも、リセット動作を開始してから完了するまでの時間を十分確保することができる。

さらに、垂直走査回路３０５は、各行の画素ユニットに対して第１の転送部ＴＸ１による第１の光電変換部ＰＤ１のリセット動作と第２の転送部ＴＸ２による第２の光電変換部ＰＤ２のリセット動作とを同時に完了させる（図４参照）。第１の光電変換部ＰＤ１及び第２の光電変換部ＰＤ２の電荷蓄積動作は、それぞれ、第１及び第２の転送部ＴＸ１、ＴＸ２によるリセット動作が完了することで開始する。これにより、第１の光電変換部ＰＤ１と第２の光電変換部ＰＤ２との間でリセット解除時の状態がほぼ同じになり、電荷蓄積動作を開始する際の電位レベルに差が発生することなどを防止できる。

ここで、垂直走査回路３０５は、各行の画素ユニットに対して第１の光電変換部ＰＤ１の読み出し動作と第２の光電変換部ＰＤ２の読み出し動作とを順次に行わせる。

複数の列信号保持回路３０２は、画素ユニット配列ＰＵＡにおける複数の列に対応している。各列の列信号保持回路３０２は、第１の光電変換部ＰＤ１の読み出し動作に応じて、信号線ＳＬへ異なるタイミングに読み出されたノイズ信号及び第１の光信号をそれぞれ保持する。各列の列信号保持回路３０２は、ノイズ信号及び第１の光信号をそれぞれ出力回路３０４へ転送した後に、第２の光電変換部ＰＤ２の読み出し動作に応じて、信号線ＳＬへ異なるタイミングに読み出されたノイズ信号及び第２の光信号をそれぞれ保持する。

水平走査回路３０６は、複数の列信号保持回路３０２を水平方向に走査することにより、各列の列信号保持回路３０２に保持されたノイズ信号及び第１の光信号を順次に出力回路３０４へ転送する。その後、水平走査回路３０６は、複数の列信号保持回路３０２を水平方向に走査することにより、各列の列信号保持回路３０２に保持されたノイズ信号及び第２の光信号を順次に出力回路３０４へ転送する。

出力回路３０４は、転送されたノイズ信号と第１の光信号との差分をとることにより、第１の光電変換部に対応した第１の画像信号を生成して出力する。その後、出力回路３０４は、転送されたノイズ信号と第２の光信号との差分をとることにより、第２の光電変換部に対応した第２の画像信号を生成して出力する。

次に、撮像センサ１０１の動作を図４を用いて説明する。図４は、本発明の第１実施形態における撮像センサ１０１の動作を示すタイミングチャートである。なお、図４には、図２（ｂ）の曲線２０９に対応した電子先幕の動作を示す曲線を破線で示している。

タイミングｔ１１において、垂直走査回路３０５は、アクティブレベルの転送制御信号ＰＴＸ１〜ＰＴＸ２ｎを画素ユニットＰＵ１１〜ＰＵｎｍへ供給する。各画素ユニットＰＵ１１〜ＰＵｎｍにおいて、第１の転送部ＴＸ１及び第２の転送部ＴＸ２がオンする。これにより、各画素ユニットＰＵ１１〜ＰＵｎｍにおいて、第１の光電変換部ＰＤ１、第２の光電変換部ＰＤ２のリセット動作を開始する。また、リセット部ＲＥＳが、電荷電圧変換部ＦＤのリセット動作を開始する。すなわち、全行の画素ユニットＰＵ１１〜ＰＵｎｍにおける第１の光電変換部ＰＤ１及び第２の光電変換部ＰＤ２のリセット動作が一括で開始される。

タイミングｔ１２において、垂直走査回路３０５は、ノンアクティブレベルの転送制御信号ＰＴＸ１，ＰＴＸ２を１行目の画素ユニットＰＵ１１〜ＰＵ１ｍへ供給する。１行目の各画素ユニットＰＵ１１〜ＰＵ１ｍにおいて、第１の転送部ＴＸ１及び第２の転送部ＴＸ２が同時にオフする。これにより、１行目の各画素ユニットＰＵ１１〜ＰＵ１ｍにおいて、第１の光電変換部ＰＤ１及び第２の光電変換部ＰＤ２のリセット動作を同時に完了させる。これにより、第１の光電変換部ＰＤ１及び第２の光電変換部ＰＤ２の電荷蓄積動作が同時に開始される。

以下、２行目以降の画素ユニットについても同様の動作を順次に行っていく。

このように、各画素ユニットにおける第１の転送部ＴＸ１及び第２の転送部ＴＸ２が同時にオフするので、第１の光電変換部ＰＤ１及び第２の光電変換部ＰＤ２に対する電荷電圧変換部ＦＤの電位変動の影響が低減されている。また、各画素ユニットにおける第１の光電変換部ＰＤ１及び第２の光電変換部ＰＤ２の電荷蓄積動作が同時に開始されるので、第１の光電変換部ＰＤ１と第２の光電変換部ＰＤ２との間で、リセット解除時の状態がほぼ同じになる。これにより、第１の光電変換部ＰＤ１と第２の光電変換部ＰＤ２との間で、電荷蓄積動作によって蓄積される信号の基準レベルも同じになる。すなわち、第１の光電変換部と第２の光電変換部とに対して電荷電圧変換部が共通化された画素ユニットを設けた場合に、画素ユニットにおける第１の光電変換部と第２の光電変換部との信号の基準レベルに差が生じるのを低減することができる。

尚、電子先幕において電荷電圧変換部ＦＤを共有する２つの光電変換部のリセット動作を同時に完了させ電荷蓄積動作を開始するのに対し、メカ後幕が２つの光電変換部を順次遮光するため、この２つの光電変換部に電荷蓄積時間の差が生じることになる。例えば、画素ユニットＰＵ１１では、第１の光電変換部ＰＤ１の電荷蓄積動作がタイミングｔ１２〜ｔ１３に行われ、第１の光電変換部ＰＤ１の電荷蓄積時間がΔｔ１３になる。画素ユニットＰＵ１１では、第２の光電変換部ＰＤ２の電荷蓄積動作がタイミングｔ１２〜ｔ１４に行われ、第２の光電変換部ＰＤ２の電荷蓄積時間がΔｔ１４になる。第２の光電変換部ＰＤ２の電荷蓄積時間Δｔ１４は、第１の光電変換部ＰＤ１の電荷蓄積時間Δｔ１３より長くなる。この電荷蓄積時間の差（Δｔ３４）が電荷蓄積時間の全体に対して充分小さければ（Δｔ３４＜＜Δｔ１３）、これによる画質劣化は微小である。

また、この電荷蓄積時間の差による２つの光電変換部の間における信号レベルの差が露光量に応じた量となるため、画質への影響は微小である。それに対し、電荷電圧変換部ＦＤを共有する２つの光電変換部のリセット動作を順次に完了した際に発生する信号の基準レベルの差は露光量と無関係であるため、特に輝度の低い被写体に対して顕著となり、画質への影響が大きい。

次に、撮像装置１００の動作におけるメイン処理を、図５を用いて説明する。図５は、本発明の第１実施形態に係る撮像装置１００の動作におけるメイン処理を示すフローチャートである。

ステップＳ３０１では、ＣＰＵ１０５が、撮像装置１００を起動する電源スイッチ１０９がＯＮされているか否か判定する。ＣＰＵ１０５は、電源スイッチ１０９がＯＦＦなら処理をステップＳ３０１へ進め、電源スイッチ１０９がＯＮされていれば、処理をステップＳ３０２へ進める。

ステップＳ３０２では、ＣＰＵ１０５が、モードダイアル１１２が撮影モードに設定されているか否かを判別する。ＣＰＵ１０５は、モードダイアル１１２が撮影モードに設定されていれば、処理をステップＳ３０４へ進め、モードダイアル１１２がその他のモードに設定されていれば、処理をステップＳ３０３へ進める。

ステップＳ３０３では、ＣＰＵ１０５が、モードダイアル１１２により選択されているモードに応じた処理を行なう。その後、ＣＰＵ１０５は、処理をステップＳ３０１へ戻す。

ステップＳ３０４では、ＣＰＵ１０５が、シャッタスイッチ（ＳＷ１）１１０がＯＮしているか否か判定する。ＣＰＵ１０５は、ＳＷ１がＯＦＦしている場合、処理をステップＳ３０４へ進め、ＳＷ１がＯＮしている場合、処理をステップＳ３０５に進める。

ステップＳ３０５では、ＣＰＵ１０５が、不図示の測光制御部を用いて、絞り値およびシャッタ速度を決定する測光処理を行なうことにより、測光データを生成する。ＣＰＵ１０５は、不図示の焦点調節制御部を用いて、撮影レンズの焦点を被写体に合わせる焦点調節処理を行なうことにより、焦点調節データを生成する。

ステップＳ３０６では、ＣＰＵ１０５が、シャッタスイッチ（ＳＷ２）１１１がＯＮしているか否か判定する。ＣＰＵ１０５は、ＳＷ２がＯＦＦしている場合、処理をステップＳ３０６へ進め、ＳＷ２がＯＮしている場合、処理をステップＳ３０７に進める。

ステップＳ３０７では、ＣＰＵ１０５が、撮影処理を行う。この撮影処理の詳細については後述する。撮影処理終了後、ステップＳ３０１へ戻り次の撮影処理に備える。

次に、ステップＳ３０７の撮影処理の詳細を、図６を用いて説明する。図６は、本発明の第１実施形態に係る撮像装置１００の動作における撮影処理を示すフローチャートである。

ステップＳ４０１では、ＣＰＵ１０５が、ミラー部材１１３をミラーアップ位置（図１に破線で示す位置）に移動させる。

ステップＳ４０２では、ＣＰＵ１０５が、前述の測光処理（ステップＳ３０５）で得られた測光データに基づいて、所定の絞り値まで絞りを駆動する。また、ＣＰＵ１０５は、前述の焦点調節処理（ステップＳ３０５）で得られた焦点調節データに基づいて、合焦位置まで撮影レンズを駆動する。

ステップＳ４０３では、ＣＰＵ１０５が、画素ユニット配列ＰＵＡにおける全ての光電変換部のリセット動作を一括で開始するように、駆動信号発生器１０４を介して撮像センサ１０１を制御する。このタイミングが図４におけるタイミングｔ１１に相当する。

ステップＳ４０４では、ＣＰＵ１０５が、所定時間（図４におけるΔｔ１２）が経過したか否かを判定する。ＣＰＵ１０５は、所定時間が経過していない場合、処理をステップＳ４０４へ進め、所定時間が経過した場合、処理をステップＳ４０５へ進める。

ステップＳ４０５では、ＣＰＵ１０５が、電子先幕の走査を開始するように、駆動信号発生器１０４を介して撮像センサ１０１を制御する。このタイミングが図４におけるタイミングｔ１２に相当する。

この電子先幕の走行によって、画素ユニット内における２つの光電変換部のリセット動作が同時に完了されながら、各行の画素ユニットのリセット動作が順次に完了される。各光電変換部の電荷蓄積動作は、リセット動作が完了されることにより開始する。

ステップＳ４０６では、ＣＰＵ１０５が、前述の測光処理（ステップＳ３０５）で得られた測光データに基づいて、所定のシャッタ速度となるような電荷蓄積時間を決定する。ＣＰＵ１０５は、電子先幕の走査開始から電荷蓄積時間が経過したか否かを判定する。ここで、ＣＰＵ１０５は、画素ユニット内における２つの光電変換部の一方の光電変換部の電荷蓄積時間が経過したタイミングでその画素ユニットに対して電荷蓄積時間が経過したと判定しても良い。あるいは、ＣＰＵ１０５は、画素ユニット内における２つの光電変換部の両方の光電変換部の電荷蓄積時間が経過したタイミングでその画素ユニットに対して電荷蓄積時間が経過したと判定しても良い。ＣＰＵ１０５は、電荷蓄積時間が経過していない場合、処理をステップＳ４０６へ進め、電荷蓄積時間が経過した場合、処理をステップＳ４０７へ進める。

ステップＳ４０７では、ＣＰＵ１０５が、メカ後幕の走行を開始させる。これにより、複数の光電変換部の配列における各行の光電変換部が順次に遮光されていく。各光電変換部の電荷蓄積動作は、メカニカルシャッタ１１５により光電変換部が遮光されることで終了する。このタイミングが図４におけるタイミングｔ１３，ｔ１４に相当する。

ステップＳ４０８では、ＣＰＵ１０５が、メカ後幕の走行が完了した後に、開放の絞り値まで絞りを駆動する。

ステップＳ４０９では、ＣＰＵ１０５が、ミラー部材１１３をミラーダウン位置（図１に実線で示す位置）に移動させる。

ステップＳ４１０では、ＣＰＵ１０５が、メカ後幕の走行が行われてから設定時間が経過したか否かを判定する。ＣＰＵ１０５は、設定時間が経過していない場合、処理をステップＳ４１０へ進め、設定時間が経過した場合、処理をステップＳ４１２へ進める。

ステップＳ４１２では、ＣＰＵ１０５が、光電変換部からの信号の読み出し動作を開始するように、駆動信号発生器１０４を介して撮像センサ１０１を制御する。このタイミングが図４におけるタイミングｔ１５，ｔ１６に相当する。

なお、ステップＳ４１０における設定時間は、複数の光電変換部の配列における各行の光電変換部ごとに設定された値である。ステップＳ４１０及びステップＳ４１２の処理は複数の光電変換部の配列における各行の光電変換部ごとに行われる。

ステップＳ４１３では、ＤＳＰ１０３が、撮像センサ１０１から出力された画像信号をＡＦＥ１０２経由で受けて、受けた画像信号に対して現像処理（画像処理）を行うことにより、画像データを生成する。

ステップＳ４１４では、ＤＳＰ１０３が、現像処理の終了した画像データに対し圧縮処理を行ない、圧縮画像データを生成する。ＤＳＰ１０３は、圧縮画像データをＲＡＭ１０７の空き領域に格納させる。

ステップＳ４１５では、ＤＳＰ１０３が、ＲＡＭ１０７に格納されている圧縮画像データを読み出して、読み出した圧縮画像データを記録媒体１０８へ記録する記録処理を行う。

一連の処理を終了してメインの処理へ復帰する。

以上より、複数の光電変換部で電荷電圧変換部ＦＤを共有する画素ユニットを有する撮像センサを使用した場合でも、電子先幕を使用した撮影で電荷電圧変換部ＦＤを共有する複数の光電変換部間で発生する信号の基準レベルの差を抑制することができる。

ここでは、２つの光電変換部で１つの電荷電圧変換部ＦＤを共有した画素ユニットを用いて説明したが、勿論それに限られるものではなく、３以上の光電変換部で１つの電荷電圧変換部ＦＤを共有する画素ユニットにおいても本実施形態を適用できる。すなわち、電荷電圧変換部ＦＤを共有する複数の光電変換部のリセット動作を同時に完了させるようにすればよい。

また、複数の光電変換部の配列において、同時にリセット動作を完了させるのは電荷電圧変換部ＦＤを共有する光電変換部の行数単位に限られるものではない。例えば、各行の光電変換部の電荷蓄積時間が十分長く確保できる範囲で、同時にリセット動作を完了させる光電変換部の行数が、電荷電圧変換部ＦＤを共有する光電変換部の行数の整数倍であってもよい。例えば、上記のように２つの光電変換部で電荷電圧変換部ＦＤを共有する画素ユニットを設けた場合、４行の光電変換部毎にリセット動作を同時に完了させるようにしても構わない。

複数の光電変換部の配列において、リセット動作の開始は図４に示すように全行で同時に行われる代わりに、順次に行われても良い。複数の光電変換部の配列における少なくとも隣接する２行の光電変換部でリセット動作の少なくとも一部を並行して行い、かつ、各行のリセット動作が開始されてから完了するまでの長さが一定になるように、リセット動作の開始が２行ずつ順次に行われても良い。

また、複数の光電変換部で電荷電圧変換部ＦＤを共有する画素ユニットの配列に対して電子先幕を使用した撮影を行った際に発生する光電変換部間の信号の基準レベルの差は、信号を大きく増幅すると顕著となるため、ＩＳＯ感度設定が高い場合に顕在化する。従って、ＩＳＯ感度設定の高い場合のみ、本実施形態のような電荷電圧変換部ＦＤを共有する光電変換部単位でリセット動作を完了させるようにし、それ以外の条件では従来のように１行の光電変換部毎にリセット動作を完了させても構わない。

次に、本発明の第２実施形態に係る撮像装置について説明する。以下では、第１実施形態と異なる部分を中心に説明する。

第１実施形態では、図４に示すように、電荷電圧変換部ＦＤを共有する複数の光電変換部ＰＤ１，ＰＤ２単位でリセット動作を完了させるので、その複数の光電変換部ＰＤ１，ＰＤ２の間で電荷蓄積時間Δｔ１３，Δｔ１４の長さが異なっている。複数の光電変換部ＰＤ１，ＰＤ２の間における電荷蓄積時間の差Δｔ３４が電荷蓄積時間の全体に対して充分小さければ（Δｔ３４＜＜Δｔ１３）、これによる画質劣化は微小である。しかし、複数の光電変換部ＰＤ１，ＰＤ２の間における電荷蓄積時間の差Δｔ３４が電荷蓄積時間の全体に対してある程度大きくなると、これによる画質劣化が無視できないレベルになる可能性がある。

それに対して、第２実施形態では、撮像装置１００におけるＤＳＰ１０３（補正手段）が、複数の画素ユニットのそれぞれに対して、第１の光電変換部の電荷蓄積時間と第２の光電変換部の電荷蓄積時間との差に応じて、ゲイン補正を行う。具体的には、図７に示すように、ＤＳＰ１０３による現像処理の詳細が第１実施形態と異なる。図７は、本発明の第２実施形態に係る撮像装置１００の動作における現像処理を示すフローチャートである。

ステップＳ７１１では、ＤＳＰ１０３が、複数の画素ユニットのそれぞれにおける複数の光電変換部について、（電荷蓄積時間の差）／（（例えば短い方の）電荷蓄積時間）が閾値以上であるか否かを判定する。ＤＳＰ１０３は、（電荷蓄積時間の差）／（電荷蓄積時間）が閾値未満である場合、電荷蓄積時間の差による画質劣化が微小であると判断して、処理をステップＳ７１３へ進める。ＤＳＰ１０３は、（電荷蓄積時間の差）／（電荷蓄積時間）が閾値以上である場合、電荷蓄積時間の差による画質劣化が無視できないレベルであると判断して、処理をステップＳ７１２へ進める。

ステップＳ７１２では、ＤＳＰ１０３が、ゲイン補正を行う。例えば、第ｋ行目の画素ユニットＰＵｋ，ｘにおける第１の光電変換部の電荷蓄積時間の長さをｅ（２ｋ−１）とし、第２の光電変換部の電荷蓄積時間の長さをｅ（２ｋ）とする。第１の光電変換部に対応した第１の画像信号のレベルをＳ（２ｋ−１）とし、第２の光電変換部に対応した第２の画像信号のレベルをＳ（２ｋ）とする。このとき、ＤＳＰ１０３は、補正に用いるゲインを、
ｇ（ｋ）＝ｅ（２ｋ）／ｅ（２ｋ−１）・・・数式１
により求める。そして、ＤＳＰ１０３は、第１の画像信号Ｓ（２ｋ−１）を、
ＣＳ（２ｋ−１）＝Ｓ（２ｋ−１）＊ｇ（ｋ）・・・数式２
に従って補正することにより、補正された第１の画像信号ＣＳ（２ｋ−１）を得る。第２の画像信号Ｓ（２ｋ）と補正された第１の画像信号ＣＳ（２ｋ−１）とは、実質的に同じ電荷蓄積時間に対するものとなり、信号のレベルが揃っている。

なお、ここでは、第２の画像信号Ｓ（２ｋ）を基準として第１の画像信号Ｓ（２ｋ−１）を補正するため、第２の画像信号Ｓ（２ｋ）に対しては補正は行わない。

また、ｇ（ｋ）は、図５のステップＳ３０５で行われる測光処理において決定されるシャッタ速度によって異なるため、シャッタ速度に応じた値を予めＲＯＭ１０６に記憶しておく。

ステップＳ７１３では、ＤＳＰ１０３が、各光電変換部に対応した画像信号を用いて画像データを生成する。画像データは、画像信号に応じた信号レベルが光電変換部の位置に対応付けられたデータである。

１００ 撮像装置
１０１ 撮像センサ

Claims (4)

1. 列方向に隣接して配された複数の光電変換手段と、前記複数の光電変換手段で共有され、前記複数の光電変換手段の各々で発生する電荷を電圧に変換する電荷電圧変換手段と、前記電荷電圧変換手段の電圧に応じた信号を出力する出力手段と、前記複数の光電変換手段をリセットするリセット手段とを各々が有する複数の画素ユニットが２次元状に配列された画素ユニット配列と、
   前記画素ユニット配列を行単位で走査する走査手段と、を備え、
   前記複数の画素ユニットの各々において、前記電荷電圧変換手段、前記出力手段、及び前記リセット手段が、列方向に隣接して配された前記複数の光電変換手段で共有されるように構成され、
   前記走査手段は、前記複数の画素ユニットの前記リセット手段によるリセット動作を列方向において順次に完了させるとともに、同じ画素ユニット内の列方向に隣接して配された前記複数の光電変換手段に対する前記リセット手段によるリセット動作を同時に完了させることを特徴とする撮像センサ。
2. 請求項１に記載の撮像センサと、
   前記撮像センサの露光の終了を制御するメカニカルシャッタと、
   を備え、
   前記複数の光電変換手段の電荷蓄積動作は、前記メカニカルシャッタにより遮光されることで終了することを特徴とする撮像装置。
3. 同じ画素ユニット内の列方向に隣接して配された複数の光電変換手段の各々に対応する出力信号のレベルが揃うようにゲイン補正を行う補正手段をさらに備えたことを特徴とする請求項２に記載の撮像装置。
4. 請求項１に記載の撮像センサと、
   同じ画素ユニット内の列方向に隣接して配された複数の光電変換手段の各々に対応する出力信号のレベルが揃うようにゲイン補正を行う補正手段と、
   を備えたことを特徴とする撮像装置。

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