〔実施の形態1〕
本発明の一実施形態について図1〜図3に基づいて説明すれば、以下の通りである。
図1(a)は、本発明の実施形態1に係る過電圧保護素子1の回路図であり、図1(b)は、本発明の実施形態1に係る過電圧保護素子1の平面図であり、図1(c)は、図1(b)の過電圧保護素子1のA−A線における横断面図である。
図1(a)の回路図において、過電圧保護素子1は、NPNトランジスタTr1,Tr2、及びダイオードD1を備えている。ダイオードD1のカソード、トランジスタTr1のコレクタ、トランジスタTr2のコレクタ及びトランジスタTr2のエミッタは互いに接続され、端子VDDに接続されている。
トランジスタTr1のベースは、トランジスタTr2のベースに接続されている。ダイオードD1のアノード及びトランジスタTr1のエミッタは、接地端子GNDに接続されている。
図1(a)の回路では、端子VDDと接地端子GNDとが、過電圧保護を目的とする回路の出力端子となる。
図1(b)の平面図及び図1(c)の横断面図において、過電圧保護素子1は、半導体基板2、素子分離領域(不活性化サブコレクタ領域)14、サブコレクタ領域13、Tr1とTr2のコレクタ電極とD1のカソード電極を兼ねた電極3、Tr1,Tr2共通のコレクタメサ領域12、D1のカソード領域11、Tr1,Tr2共通のベースメサ領域5、D1のアノード領域4、ベース電極6、D1のアノード電極18、Tr1のエミッタメサ領域7、Tr2のエミッタメサ領域8、Tr1のエミッタ電極9、Tr2のエミッタ電極10、絶縁膜15、及び、配線16,17を備えている。
上記構成において、サブコレクタ領域13、およびコレクタメサ領域12、カソード領域11が第1導電性の第1半導体層を構成し、電極3が、第1電極を構成し、アノード領域4が、第1導電性に対して反対の導電性である第2導電性の第2半導体層を構成し、アノード電極18が、第2電極を構成し、ベースメサ領域5が第2導電性の第3半導体層を構成し、ベース電極6が第8電極を構成し、Tr1のエミッタメサ領域7が、第1導電性の第4半導体層を構成し、Tr2のエミッタメサ領域8が第1導電性の第5半導体層を構成し、Tr2のエミッタ電極10が、第3電極を構成し、Tr1のエミッタ電極9が、第4電極を構成し、配線16が第1配線を構成し、配線17が第2配線を構成している。
図1(b)の長方形で示したTr1のエミッタメサ領域7のベース電極6に対面している一辺L1を、前記第4半導体層の長辺の1辺とし、図1(b)の長方形で示したTr2のエミッタメサ領域8のベース電極6に対面している一辺L2を、前記第5半導体層の長辺の1辺とし、上記ベース電極6である第8電極が、その両方に、沿って形成されている第8電極として構成されている。
図1(b)の平面図及び図1(c)の横断面図の過電圧保護素子1は、以下のように製造することができる。
先ず、半導体基板2の上に、不純物濃度の比較的高いN型GaAsのサブコレクタ層をエピタキシャル成長により形成する。半導体基板2としては、例えば半絶縁性GaAs(カリウムヒ素)基板が用いられる。
次に、上記サブコレクタ層上に、不純物濃度の比較的低いN型GaAsのコレクタ層兼カソード層をエピタキシャル成長により形成する。上記コレクタ層兼カソード層の上にP型GaAsのベース層兼アノード層をエピタキシャル成長により形成する。
上記ベース層兼アノード層の上にN型AlGaAsのエミッタ層をエピタキシャル成長により形成する。その後以下のようにエッチングを行い、半導体層を分離して各素子を作製する。
先ず、上記エミッタ層をエッチングにより分離し、エミッタメサ領域7,8を形成する。
次に、上記ベース層兼アノード層と、コレクタ層兼カソード層とをエッチングにより分離し、ベースメサ領域5、D1のアノード領域4、コレクタメサ領域12、カソード領域11を形成する。通常、Tr1及びTr2に用いるトランジスタのベース層は薄く形成するため、下層のコレクタ層兼カソード層のエッチングと同じ工程でエッチング加工し、平面的にほぼ同形状のベースメサ領域とコレクタメサ領域を形成する。ダイオード素子では平面的にほぼ同形状のアノード領域とカソード領域を形成されることになる。
次に、サブコレクタ層にイオン注入を行い、導電性をなくした素子分離領域14を形成し、過電圧保護素子1のサブコレクタ領域13と外部の回路を分離する。
また、トランジスタ、ダイオードの各電極を以下のように形成する。
先ず、エミッタメサ領域7,8にオーミックコンタクトを行うために、エミッタメサ領域上に、エミッタ電極9,10をそれぞれ形成する。
次に、ベースメサ領域5にオーミックコンタクトを行うために、ベースメサ領域上にベース電極6を形成する。この工程は、D1のアノード領域4にオーミックコンタクトを行うためのアノード層上へのアノード電極18の形成を兼ねる。
次に、サブコレクタ領域13にオーミックコンタクトを行うためにサブコレクタ領域上に、電極3を形成する。
さらに、絶縁膜15を上記半導体及び電極の表面に形成する。絶縁膜15は窒化珪素である。通常、上記オーミックコンタクトを活性化させるため、上記絶縁膜15を形成後、熱処理を行う。その後、電極3の上、エミッタ電極9,10の上及びアノード電極18の上に形成されている絶縁膜15の一部をエッチングにより除去する。これにより、電極3の一部、エミッタ電極9,10の一部及びアノード電極18の一部を露出させる。
そして、電極3の露出した部分と、エミッタ電極10の露出した部分とを配線16で電気的に接続する。同様に、エミッタ電極9の露出した部分と、アノード電極18の露出した部分とを配線17で電気的に接続する。
このように、過電圧保護素子1では、サブコレクタ領域13に接続されている素子、即ちダイオードD1とトランジスタTr1,Tr2とは、サブコレクタ領域13を分離せず、同じサブコレクタ領域13の中に作成することが出来る。よって素子同士の間隔を狭く出来るので、過電圧保護素子1の占有面積を縮小することが出来、小型化が可能となる。
さらに過電圧保護素子1では、トランジスタTr1及びTr2の、コレクタメサ領域12及びベースメサ領域5も分離する必要がなく共有化できることも回路の小型化に寄与している。
これらの特徴は、サブコレクタ層から順番にエピタキシャル成長し、あらかじめ必要な導電性・濃度組成の半導体を層状に配置し、メサ構造や、イオン注入によりそれらの半導体層を分離していく製造方法において、図1(a)の回路接続と図1(b)(c)の素子の平面構造、断面構造をとることで、回路図上での配線の接続と、物理的な構造の配置が矛盾しないように組み合わせ得たことによるものである。
特に、ダイオードD1として、トランジスタを形成するベース層、コレクタ層のPN接合を用いたダイオードを用いることで上記構成を可能にしているのである。
また、上記工程におけるエミッタメサ領域7,8の分離の工程では、場合によってはエミッタ層の一部がベース層上に薄く残される場合もあり、エミッタメサ領域7,8をエミッタ層の一部でつながった構造としてもよい。これは、トランジスタTr1,Tr2の経時的な特性劣化を防止するためにしばしば用いられる構造である。
但しこの場合、上記のベース層状に薄く残されたエミッタ層の一部は“完全に空乏化する厚み”以下の厚みに設定されるため、電気的にはエミッタメサ領域7,8は分離している。
また、上記工程における、コレクタメサ領域とカソード領域との間には、場合によっては上記のコレクタ層兼カソード層の一部がサブコレクタ層上に薄く残されていてもよい。通常はサブコレクタ領域13に電極3が低いコンタクト抵抗で接続できるよう、比較的濃度の低い上記コレクタ層兼カソード層をできるだけ除去することが望ましいが、もともとトランジスタTr1,Tr2のコレクタと、ダイオードD1のカソードとはサブコレクタ領域で接続されている。よってコレクタ層の一部がTr1、Tr2とD1と間のサブコレクタ領域上に存在し、導電性を有していても過電圧保護素子1の動作には影響しない。
また、上記半導体層の分離のために、上記工程では、エッチングによるメサ分離構造を用いたが、可能であればイオン注入による分離構造を用いることも可能である。
あるいは、サブコレクタ領域13を周辺回路と分離するために、イオン注入による導電性をなくした素子分離領域14を形成したが、エッチングによるメサ分離構造によりサブコレクタ領域13と周辺回路を分離する構成とすることもできる。
また、上記エミッタ領域の上層部にInGaAsなどの“ノンアロイオーミック構造”としてしばしば使用される構造を持つ場合には、上記エミッタ電極9,10の作成を省略し、配線16、17が直接接触することで、接触部がエミッタ電極9,10として作用する構成としてもよい。
また、過電圧保護素子1内の各素子の位置として、Tr1、Tr2の共通のベースメサ領域5を中央に配置し、D1及び電極3をその両側に配置し、D1に近い側にTr1を配置し、電極3に近い側にTr2を配置した、図1に示す構成にすることにより、過電圧保護素子1内での配線層が交差しない。そのため、1層の金属配線層で各素子を図1(a)のごとくに接続可能となる。この構成により、製造工程の簡素化が可能である。
また、過電圧保護素子1の半導体基板2が、GaAs半導体のように、溶液によるエッチングによるメサ分離構造で、過電圧保護素子1の構造を作製する場合、メサ構造の斜面がテーパ構造となる方位と、上記斜面が逆テーパ構造となる方位とがある。
通常、逆テーパ構造となる方位の斜面を配線が横切る場合、配線が断線しないように、段差を超えるエアブリッジ構造や、段差を埋めて平坦化するポリイミド等の層間絶縁膜を使用した構造を用いることになる。
本実施の形態においても、逆テーパ構造となる方位の斜面を配線が横切る場合、同様にエアブリッジ構造や、ポリイミド等の層間絶縁膜を使用した構造を用いるべきだが、本発明の構成では接続する配線が少ない(配線16,17)ので、逆テーパ構造となる方位の斜面を避けて配線をおこなうことが容易となる別の効果も有している。
例えば、上記に説明した図1の構造の場合、断面A−Aに平行な斜面が逆テーパ構造となるように配置を選び、テーパ構造となる断面A−Aに直行する斜面を配線が通過するように素子の配置を選べば、エアブリッジ構造、ポリイミド等の層間絶縁膜などを用いることなく配線16,17を形成することが可能であり、図1の過電圧保護素子1を作製できる。
このため、多層配線が可能であるプロセスでは過電圧保護素子1を最下層の配線で接続し、過電圧保護素子1の上を別の金属配線層によってなる配線が通過することが出来る。よって、レイアウトの自由度が大幅に向上する。
過電圧保護素子1は小型であるという利点を有するものの、各ワイヤボンディングパッドからの信号経路等にそれぞれに配置されるので、上記の構成は、過電圧保護素子を配線の下等に配置でき、回路全体の小型化につながり、より好ましい。
また、上記ベース電極6は、外部への接続がないので省略することができる。但し、過電圧保護素子1は、トランジスタTr2のエミッタからトランジスタTr2のベースへ流れるリーク電流(漏れ電流、具体的にはアバランシェ電流、あるいは、ツェナー効果電流)を利用している。
そのため、できるだけリーク電流が少ないうちに過電圧保護機能が作用してそれ以上のリーク電流が流れないようにしないと、リーク電流を流すトランジスタTr2自身が、劣化、あるいは破壊してしまう場合もある。
このことから、トランジスタTr2のエミッタ領域に沿ってベース電極6を配置し、ベース電極6を延長してトランジスタTr1のエミッタ領域に沿って配置することが好ましい。
上記構成により、上記リーク電流の流れる経路の抵抗を小さく出来るので、過電圧保護機能が早く働き、過電圧保護素子1自身の信頼性向上を図ることが出来る。
過電圧保護素子1に用いるエピタキシャル構成では、特にベース層のシート抵抗が高い場合があるので、Tr1とTr2とのベース間の抵抗を小さくするという目的から、少なくともトランジスタTr1,Tr2のエミッタ領域の長手方向の一辺に沿った位置にベース電極6を配置することがより好ましい。
図2は、従来の保護構造物を示す図である(特許文献2)。図2(a)は従来の保護構造物を示す横断面図であり、図2(b)は従来の他の保護構造物を示す横断面図であり、図2(c)は、図2(a)の保護構造物及び図2(b)の保護構造物の回路図である。
図2の保護構造物は、回路構成が図1の過電圧保護素子1と類似しているが、イオン注入で半導体層の導電性を決定して作製されており、過電圧保護素子1とは構造が全く異なっている。これは製造方法に由来する素子作製上の制限が全く異なるためである。
本実施の形態1の過電圧保護素子1と図2の保護構造物とでは、素子作製上の制限が全く異なる。このため、同一の素子構成をとることは不可能であり、素子の小型化、端子の共有の仕方等の技術的発想は全く異なったものとなる。
図3は、図1(a)の回路のシミュレーション結果を示すグラフである。シミュレーションは以下の要領で行った。
負荷インピーダンスが50Ωの負荷回路に、50Ωの入力インピーダンスを有する信号源から、実線で示されるように徐々に最大値Vin_maxが高くなる入力電圧信号Vinを入力されるよう回路を構成し、上記負荷回路に並列に、端子VDDを正電圧側となるように図1(a)の回路を接続した。
上記回路の信号配線に対し、相対的に負電圧となる接地配線側には、図1(a)のGNDを接続した。また、入力電圧信号Vin及び出力電圧信号Voutの周波数は2.5GHz(ギガヘルツ)とした。
図3は、入力電圧信号Vinの最大値Vin_maxを横軸に、端子VDDに発生する出力電圧信号Voutの最大値Vout_maxを左の縦軸(縦軸Y1)に、入力電圧信号Vinの最大値Vin_maxに対する出力電圧信号Voutの最大値Vout_maxの比Rを右の縦軸(縦軸Y2)に示したグラフである。
また、横軸の負側には、上記と同じ接続において、図1(a)のVinの極性を逆にした信号、つまり、徐々に最小値Vin_minが低くなる入力電圧信号Vinを入力した場合のシミュレーション結果を示した。この場合、グラフ横軸は、最大値Vin_maxに変わって、最小値Vin_minとし、同様に、グラフ縦軸の最大値Vout_maxは、最小値Vout_minとして、グラフに記入している。また、この場合、Rは、最小値Vin_minに対する最小値Vout_minの比として計算した。
図3のグラフでは、過電圧保護素子1が動作し始める10.7V(ボルト)まで(シミュレーション結果では11.5V付近まで)、最大値Vout_maxは最大値Vin_maxに応じて増加しており、出力電圧信号Voutが歪んでいないことが分かる。
本発明の実施形態に係る過電圧保護素子1は、高い線形増幅特性が要求されるワイヤレスLAN等のOFDM変調を増幅する増幅アンプの入出力回路に接続すると好適である。
上述した10.7Vという数値は、シミュレーションにおいてトランジスタTr2として用いたGaAsバイポーラトランジスタの逆方向耐圧(エミッタからベースへ印加する電圧の最大値)を9.5V、トランジスタTr1のコレクタ電流が導通する時のベース−エミッタ間電圧を1.2Vとした場合の数値である。
即ち、高周波信号が伝送される配線に過電圧保護素子1を接続しても、想定した過電圧保護電圧10.7V以下の出力電圧信号Voutにおいて、歪が非常に少ないこととなる。なお、過電圧保護素子1は、通常の回路動作では、逆方向へ電圧が印加される、即ち、端子VDDに対してGNDに相対的に正電圧が印加されることを想定しておらず、最大値がダイオードD1の順方向耐圧以上である電圧の信号が入力されると、過電圧保護機能が働き、出力される信号の波形が歪むこととなる。ダイオードD1がGaAsダイオードの場合、ダイオードD1の順方向耐圧はおおよそ1.2Vとなる。
図3を、従来技術の構成のシミュレーション結果である図13と比べると、従来技術の構成では、8V付近から比Rが低下し幾分線形成が劣化してきていることが読み取れる。一方、図3ではそのような線形性の劣化は見られない。この線形性が良好な特性が何に起因するのかは現在わかっていないが、本実施の形態の構成は、上記のように小型化が可能であると同時に、少なくとも従来技術の構成と同等以上に線形性に優れた構成であることがわかった。
〔実施の形態2〕
本発明の他の実施形態について図4及び図5に基づいて説明すれば、以下の通りである。なお、本実施形態において説明すること以外の構成は、前記実施の形態1と同じである。また、説明の便宜上、前記実施の形態1の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
図4(a)は、本発明の実施形態2に係る過電圧保護素子21の回路図であり、図2(b)は、本発明の実施形態2に係る過電圧保護素子21の平面図であり、図4(c)は、図4(b)の過電圧保護素子1のA−A線における横断面図である。
図4(a)の回路図において、過電圧保護素子21は、NPNトランジスタTr3,Tr4、及びダイオードD2をさらに備えている。ダイオードD1のカソード、トランジスタTr1のコレクタ、トランジスタTr2のコレクタ及びトランジスタTr2のエミッタ、並びにダイオードD2のカソード、トランジスタTr4のコレクタ、トランジスタTr3のコレクタ及びトランジスタTr3のエミッタは、互いに接続されている。
トランジスタTr3のベースは、トランジスタTr4のベースに接続されている。ダイオードD2のアノード及びトランジスタTr4のエミッタは、端子VDDに接続されている。
図4(b)の平面図及び図4(c)の横断面図において、過電圧保護素子21は、半導体基板2、素子分離領域(不活性化サブコレクタ領域)14、サブコレクタ領域13、Tr1とTr2とTr3とTr4のコレクタ電極とD1とD2のカソード電極、を兼ねた電極3、Tr3,Tr4共通のコレクタメサ領域32、D2のカソード領域31、Tr3,Tr4共通のベースメサ領域25、D2のアノード領域24、第2のベース電極26、D2のアノード電極38、Tr4のエミッタメサ領域27、Tr3のエミッタメサ領域28、Tr4のエミッタ電極29、Tr3のエミッタ電極30、配線36,37を更に備えている。
上記構成において、サブコレクタ領域13が第1導電性の第1半導体層を構成し、電極3が、第1電極を構成し、アノード領域24が、第6半導体層を構成し、アノード電極38が、第5電極を構成し、ベースメサ領域25が第7半導体層を構成し、第2のベース電極26が第9電極を構成し、Tr4のエミッタメサ領域27が、第8半導体層を構成し、Tr3のエミッタメサ領域28が、第9半導体層を構成し、Tr3のエミッタ電極30が、第6電極を構成し、Tr4のエミッタ電極29が、第7電極を構成し、配線36が第3配線を構成し、配線37が第4配線を構成している。
また、図4(b)の長方形で示したTr4のエミッタメサ領域27の第2のベース電極26に対面している一辺L3を、前記第8半導体層の長辺の1辺とし、図4(b)の長方形で示したTr3のエミッタメサ領域28のベース電極6に対面している一辺L4を、前記第9半導体層の長辺の1辺とし、上記第2のベース電極26である第9電極が、その両方に、沿って形成されている第9電極として構成されている。
図4(b)の平面図及び図4(c)の横断面図の過電圧保護素子21は、以下のように製造することができる。
先ず、半導体基板2の上に、不純物濃度の比較的高いN型GaAsのサブコレクタ層をエピタキシャル成長により形成する。
次に、上記サブコレクタ層上に、不純物濃度の比較的低いN型GaAsのコレクタ層兼カソード層をエピタキシャル成長により形成する。上記コレクタ層兼カソード層の上にP型GaAsのベース層兼アノード層をエピタキシャル成長により形成する。
上記ベース層兼アノード層の上にN型AlGaAsのエミッタ層をエピタキシャル成長により形成する。その後以下のようにエッチングを行い、半導体層を分離して各素子を作製する。
先ず、上記エミッタ層をエッチングにより分離し、エミッタメサ領域7,8,27,28を形成する。
次に、上記ベース層兼アノード層と、コレクタ層兼カソード層とをエッチングにより分離し、ベースメサ領域5,25、D1のアノード領域4、D2のアノード領域24、コレクタメサ領域12,32、及びカソード領域11,31を形成する。通常、Tr1及びTr2に用いるトランジスタのベース層は薄く形成するため、下層のコレクタ層兼カソード層のエッチングと同じ工程でエッチング加工し、平面的にほぼ同形状のベースメサ領域とコレクタメサ領域を形成する。ダイオード素子では平面的にほぼ同形状のアノード領域とカソード領域を形成されることになる。
次に、サブコレクタ層にイオン注入を行い、導電性をなくした素子分離領域14を形成し、過電圧保護素子21のサブコレクタ領域13と外部の回路を分離する。
また、トランジスタ、ダイオードの各電極を以下のように形成する。
先ず、エミッタメサ領域7,8,27,28にオーミックコンタクトを行うために、エミッタメサ領域上に、エミッタ電極9,10,29,30をそれぞれ形成する。
次に、ベースメサ領域5,25にオーミックコンタクトを行うために、ベースメサ領域上にベース電極6,26を形成する。この工程は、D1のアノード領域4にオーミックコンタクトを行うためのアノード層上へのアノード電極18の形成、及びD2のアノード領域24にオーミックコンタクトを行うためのアノード層上へのアノード電極38の形成を兼ねる。
次に、サブコレクタ領域13にオーミックコンタクトを行うためにサブコレクタ領域上に、電極3を形成する。
さらに、絶縁膜15を上記半導体及び電極の表面に形成する。絶縁膜15は窒化珪素である。通常、上記オーミックコンタクトを活性化させるため、上記絶縁膜15を形成後、熱処理を行う。その後、電極3の上、エミッタ電極9,10,29,30の上及びアノード電極18,38の上に形成されている絶縁膜15の一部をエッチングにより除去する。これにより、電極3の一部、エミッタ電極9,10,29,30の一部及びアノード電極18,38の一部を露出させる。
そして、電極3の露出した部分と、エミッタ電極10,30の露出した部分とを配線36で電気的に接続する。同様に、エミッタ電極9の露出した部分と、アノード電極18の露出した部分とを配線17で電気的に接続し、エミッタ電極29の露出した部分と、アノード電極38の露出した部分とを配線37で電気的に接続する。
過電圧保護素子21は、電極3とサブコレクタ領域13とを共有した形で、実施の形態1で示した過電圧保護回路を、2個逆方向に直列に接続された構成となっている。そして、本実施の形態に示す構成では、その場合においても、全ての半導体素子でサブコレクタ領域13と電極3とを共有した構成となっているので、素子間隔を最小限として構成でき、小型化が可能となる。
図5は、図4(a)の回路のシミュレーション結果を示すグラフである。シミュレーションは以下の要領で行った。
負荷インピーダンスが50Ωの負荷回路に、50Ωの入力インピーダンスを有する信号源から、実線で示されるように徐々に最大値Vin_maxが高くなる入力電圧信号Vinを入力されるよう回路を構成し、上記負荷回路に並列に、端子VDDを正電圧側となるように図4(a)の回路を接続した。上記回路の信号配線に対し、相対的に負電圧となる接地配線側には、図4(a)のGNDを接続した。また、入力電圧信号Vin及び出力電圧信号Voutの周波数は2.5GHz(ギガヘルツ)とした。
この場合、トランジスタTr2の逆方向耐圧(エミッタからベースへ印加する電圧の最大値)と、トランジスタTr1のコレクタ電流が導通する時のベース−エミッタ間電圧と、ダイオードD2の順方向耐圧の和の電圧である第1の和の電圧以上の電圧が、配線37に印加された場合、過電圧保護作用が働く。
さらに、トランジスタTr3の逆方向耐圧(エミッタからベースへ印加する電圧の最大値)と、トランジスタTr4のコレクタ電流が導通する時のベース−エミッタ間電圧と、ダイオードD1の順方向耐圧の和の電圧である第2の和の極性を反転した極性反転電圧以下の電圧が、配線37に印加された場合、過電圧保護作用が働く。
図5は、入力電圧信号Vinの最大値Vin_maxを横軸に、端子VDDに発生する出力電圧信号Voutの最大値Vout_maxを左の縦軸(縦軸Y1)に、入力電圧信号Vinの最大値Vin_maxに対する出力電圧信号Voutの最大値Vout_maxの比Rを右の縦軸(縦軸Y2)に示したグラフである。
また、横軸の負側には、上記と同じ接続において、図4(a)のVinの極性を逆にした信号、つまり、徐々に最小値Vin_minが低くなる入力電圧信号Vinを入力した場合のシミュレーション結果を示した。この場合、グラフ横軸は、最大値Vin_maxに変わって、最小値Vin_minとし、同様に、グラフ縦軸の最大値Vout_maxは、最小値Vout_minとして、グラフに記入している。また、この場合、Rは、最小値Vin_minに対する最小値Vout_minの比として計算した。
図3及び図13と異なり、逆方向、即ち最小値Vin_min<0においても−11.5V付近まで信号が歪んでいないことが分かる。
つまり、前記第2の和の電圧以上前記第1の和の電圧以下の電圧が配線37に入力された場合には、前記系の出力電圧信号はほとんど歪まない。
このように、過電圧保護素子21は、単一のサブコレクタ領域13に非常に小型に形成しているにもかかわらず、入力電圧信号Vinの正逆両方向において高い耐圧を有する過電圧保護素子である。
NPNトランジスタで構成した増幅回路の場合、増幅トランジスタのコレクタ端子から、電圧信号を直接出力する場合、出力信号は、基本的には正の電圧信号となるが、出力整合回路を経由して出力する場合は、負の電圧信号が出力される場合もある。過電圧保護素子21は、入力電圧信号Vinの正逆両方向において高い耐圧を有するため、上述したような増幅回路の出力整合回路に接続する過電圧保護素子に特に適している。
また、実施の形態1で示した構成で、配線16,17の2系統の配線を用いていたこと比べ実施の形態2では、配線17,36,37の3系統を用いているが、素子構造が単純であり、図4(b)に示すように配線17,36,37が交差しないように配置することが可能な特徴は同じである。また、そのため、配線層を1層で行うことが可能な特徴も同じである。また、逆テーパの素子段差斜面を回避して配線を行うことができる。たとえば、図4(b)の構成であれば、実施の形態1と同様に、断面A−Aに平行な斜面が逆テーパとなるように配置を選び、テーパ構造となる断面A−Aに直行する斜面を配線が通過するように素子の配置を選べばよい。
特に、整合回路は、整合回路自身による高周波信号の減衰を避けるために、多層配線のうち通常配線厚みを厚く設定する上層配線で配線を行うことが多い。そのため、本実施の形態に示す構成は、一層の下層配線のみで構成することができ、出力整合回路の配線の下部に形成しやすい特徴を有している。出力整合回路の配線の下部に形成することで回路全体の更なる小型化が可能となる。
〔実施の形態3〕
本発明の他の実施形態について図1、図6、図8及び図9に基づいて説明すれば、以下の通りである。なお、本実施形態において説明すること以外の構成は、前記実施の形態1と同じである。また、説明の便宜上、前記実施の形態1の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
本実施の形態の過電圧保護素子は、図1(a)の過電圧保護素子1において破線で表示されたキャパシタC1をさらに備えている。トランジスタTr1のベースは、トランジスタTr2のベース及びキャパシタC1の一端に接続されており、ダイオードD1のアノード、トランジスタTr1のエミッタ及びキャパシタC1の他端は、接地端子GNDに接続されている。
ここで、図1(a)のキャパシタC1が第1の容量素子を構成している。
図6は、キャパシタC1を備えている図1(a)の回路のシミュレーション結果を示すグラフである。キャパシタC1の容量は0.5pF(ピコファラド)とした。
シミュレーションは、キャパシタC1があること以外は、実施の形態1と同様の要領で行い、同様にグラフ化した。ただし、実施の形態1の過電圧保護素子1は、キャパシタC1を備えない場合でも歪が比較的少ないため、特性の差がわかりにくい。このため、図6では、比Rをデシベルで示し、電力通過損失としている。比Rは電圧の比であるため、10を底とする常用対数をとり、log10Rとし、20を掛けて20log10R〔dB〕としている。
また、図6では、キャパシタを除いている時(実施の形態2)の特性を破線で示し、キャパシタを追加しているときの特性を実線で示している。
図6では、キャパシタを追加している時の特性は、キャパシタを除いている時の特性よりも0.05dB〜0.1dB程度電力通過損失が低減していると共に、Vin_maxの増加に伴う電力通過損失の変化が少ない。WLAN(Wireless Local Area Network)等の線形性増幅器では、回路全体の歪が0.2dB〜0.3dB程度変化することにより特性の劣化が生じ始める。このため、本来増幅を行わない過電圧保護素子が有する0.1dBの歪は無視できない。
そのため、キャパシタC1を備える実施の形態3の過電圧保護素子は、特に上記のような線形性増幅器により適した過電圧保護素子として利用することが出来る。
以下、キャパシタC1を追加した場合の線形性が向上する理由に関して説明する。
図1(a)の回路であれば、トランジスタTr1のコレクタ−ベース間容量、トランジスタTr2のコレクタ−ベース間容量、及びトランジスタTr2のエミッタ−ベース間容量により、端子VDDとトランジスタTr1のベース端子との間に寄生容量が存在している。
この寄生容量は、端子VDDに電圧が印加されると、トランジスタTr2のベース−エミッタ間の電圧が逆方向リーク電圧に到達する前に、トランジスタTr1のベース端子に過渡的な電流を供給し、NPNトランジスタTr1のベース電位を引き上げる作用を有する。このため、トランジスタTr1のコレクタ−エミッタ間がわずかに導通する。この導通により損失が生じていると考えられる。
キャパシタC1を追加することにより、上記寄生容量による電流を端子GNDへ流すことが可能となる。このため、キャパシタC1の容量値は、上記寄生容量と略同一の値以上、好ましくは上記寄生容量の約2倍の容量値に設定することが好ましい。実施の形態1,2では、上記寄生容量が約0.25pFであったため、キャパシタC1の容量値を0.5pFとした。
なお、キャパシタC1の容量値があまりに大きいと、過電圧パルスに対する応答が遅くなるが、想定される過電圧パルスの幅は、時間にして数十nsec(ナノ秒)程度である。このため、入出力される信号の周波数が数GHz以上であれば、過電圧保護素子1は問題なく使用できる。
図1(a)のキャパシタC1は、図8の過電圧保護素子41に示されるように、トランジスタの外の領域またはダイオードの外の領域に作製することが出来る。
過電圧保護素子41は、図1の過電圧保護素子1から配線17を配線47に変更し、配線47は、エミッタ電極9の露出した部分と、アノード電極18の露出した部分とを電気的に接続すると共に、ベース電極6に接続されたキャパシタ電極50との間に絶縁膜51を設けて、配線47、キャパシタ電極50及び絶縁膜51によりキャパシタC1が形成している。なお、配線47とキャパシタ電極50が、絶縁膜51以外の部分で重なっている部分は、図示しない絶縁構造(たとえばエアブリッジ構造)で絶縁分離されているものとする。
または、図1(a)のキャパシタC1は、図9の過電圧保護素子61に示されるように、トランジスタ領域内に配線間容量として作製することが出来る。
過電圧保護素子61は、図1の過電圧保護素子1から、配線17を配線67に変更し、配線67は、エミッタ電極9の露出した部分と、アノード電極18の露出した部分とを電気的に接続すると共に、ベース電極6と配線67との間の領域71に絶縁膜15を挟み、ベース電極6、絶縁膜15、配線67をこの順番で重ねて配置することにより、配線間容量を作製している。同様に、ベースメサ領域5と配線67との間の領域72に絶縁膜15を挟み、ベースメサ領域5、絶縁膜15、配線67をこの順番で重ねて配置することにより、配線間容量を作製している。
つまり、図8の配線47、キャパシタ電極50及び絶縁膜51により形成される外部容量が第1の容量素子を構成し、図9のベース電極6、配線67により上下に挟まれた部分の絶縁膜15が、窒化珪素または酸化珪素よりなる第1絶縁膜を構成し、図9のベースメサ領域5、配線67により上下に挟まれた部分の絶縁膜15が、窒化珪素または酸化珪素よりなる第3絶縁膜を構成している。
本発明の各実施形態に係るエピタキシャル層では、一般的にベースメサ領域5,25が比較的シート抵抗が高い。このため、ベースメサ領域5と配線17との間に配線容量を作製するよりも、ベース電極6と配線17との間に配線容量を作製する構成の方が、構成した配線容量に直列に接続する形で含まれる寄生抵抗は小さくなる。よって、より小さい容量値で線形性を向上することが可能となる。
なお、上述した各容量、即ち図8の配線47、キャパシタ電極50及び絶縁膜51により形成される外部容量、図9のベース電極6、絶縁膜15、配線67により形成される配線間容量、及び図9のベースメサ領域5、絶縁膜15、配線67により形成される配線間容量は、単独で用いても良く、組み合わせて用いてもよい。過電圧保護素子全体の占有面積を縮小するためには、出来るだけ配線間容量を使用し、不足分を外部容量で補うことが好ましい。
上記記載において、絶縁膜15が窒化珪素または酸化珪素よりなることを述べたが、絶縁膜51も同様に、窒化珪素または酸化珪素を用いてもよい。特に絶縁膜51として窒化珪素または酸化珪素を用いることにより、各素子の保護膜として機能すると同時に比較的薄く形成されるため、各容量(配線間容量または外部容量)の耐圧及び前記各容量の容量値を大きくすることが出来る。
〔実施の形態4〕
本発明の他の実施形態について図4、図7に基づいて説明すれば、以下の通りである。なお、本実施形態において説明すること以外の構成は、前記実施の形態2、及び前記実施の形態3と同じである。また、説明の便宜上、前記実施の形態1、前記実施の形態2、及び前記実施の形態3の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
本実施の形態の過電圧保護素子は、図4(a)の過電圧保護素子21において破線で表示されたキャパシタC1,C2をさらに備えている。トランジスタTr3のベースは、トランジスタTr4のベース及びキャパシタC2の一端に接続されている。ダイオードD2のアノード、トランジスタTr4のエミッタ及びキャパシタC2の他端は、端子VDDに接続されている。
ここで、図4(a)のキャパシタC1が第1の容量素子を構成し、図4(a)のキャパシタC2が第2の容量素子を構成している。
図4(a)のキャパシタC1,C2は、図8に示される過電圧保護素子41と同様に、トランジスタの外の領域またはダイオードの外の領域に作製することが出来る。図示しないが、例えば、図8の過電圧保護素子41を、サブコレクタ領域13と電極3とを共有化させて2個形成し、2個の過電圧保護素子を逆方向に直列に接続することで構成する。
または、図4(a)のキャパシタC1、C2は、図9に示される過電圧保護素子61と同様に、トランジスタ領域内に配線間容量として作製することが出来る。同様に図9に示す過電圧保護素子61を、サブコレクタ領域13と電極3とを共有化させて2個形成し、2個の過電圧保護素子を逆方向に直列に接続することで構成することができる。
このとき、図8の配線47、キャパシタ電極50及び絶縁膜51により形成される外部容量が第1の容量素子を構成し、逆方向に直列に接続されたもう一つの過電圧保護素子において、第1の容量素子と同様に配線47、キャパシタ電極50及び絶縁膜51により形成される外部容量が第2の容量素子を構成する。
図9のベース電極6、配線67により上下に挟まれた部分の絶縁膜15が、窒化珪素または酸化珪素よりなる第1絶縁膜を構成し、上記ベース電極6、配線67及び第1絶縁膜によって第1の容量素子が構成される。また、逆方向に直列に接続されたもう一つの過電圧保護素子におけるベース電極6、配線67により上下に挟まれた部分の絶縁膜が、窒化珪素または酸化珪素よりなる第2絶縁膜を構成し、同様に第3の容量素子を構成する。
あるいはまた、図9のベースメサ領域5、配線67により上下に挟まれた部分の絶縁膜15が、窒化珪素または酸化珪素よりなる第3絶縁膜を構成し、上記ベースメサ領域5、配線67及び第3絶縁膜によって第2の容量素子が構成される。また、逆方向に直列に接続されたもうひとつの過電圧保護素子におけるベースメサ領域5、配線67により上下に挟まれた部分の絶縁膜15が、窒化珪素または酸化珪素よりなる第4絶縁膜を構成し、同様に第4の容量素子を構成する。
図7は、キャパシタC1,C2を備えている図4(a)の回路のシミュレーション結果を示すグラフである。キャパシタC1,C2の容量はそれぞれ0.5pF(ピコファラド)とした。
シミュレーションは、キャパシタC1,C2があること以外は、実施の形態2と同様の要領で行い、同様にグラフ化した。ただし、実施の形態3の場合と同様に、特性の差をわかりやすくするために比Rをデシベル(20log10R〔dB〕)で示し、電力通過損失としている。
また、図7では、キャパシタを除いている時(実施の形態2)の特性を破線で示し、キャパシタを追加しているときの特性を実線で示している。
図7では、キャパシタを追加している時の特性は、キャパシタを除いている時の特性よりも0.05dB〜0.1dB程度電力通過損失が低減すると共に、Vin_Maxの増加に伴う、電力通過損失の変化が減少しており、キャパシタC1,C2を備える実施の形態4の過電圧保護素子は、線形性増幅器により適した過電圧保護素子として利用することが出来る。
なお、本発明は、上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。