JP5417688B2 - Semiconductor integrated circuit - Google Patents
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Description
本発明は、一般に半導体集積回路に関し、詳しくは電源電圧が可変制御され異なる電源電圧で動作する複数の回路ブロックを含んだ半導体集積回路に関する。 The present invention generally relates to semiconductor integrated circuits, and more particularly to a semiconductor integrated circuit including a plurality of circuit blocks that are variably controlled in power supply voltage and operate at different power supply voltages.
近年、携帯機器で音声や動画を再生するシステムが普及してきている。このような携帯機器では、電池の寿命を長くするために、搭載される半導体回路の消費電力を低減させることが必要となる。一般に半導体回路の消費電力は、その動作周波数に比例するとともに、電源電圧の2乗に比例する。そこで、音声や動画の再生等のアプリケーションで要求される処理量を実行するために必要な最低限の動作周波数にクロックを設定し、要求される動作周波数を実現するために必要な最低源の電源電圧を各々の回路ブロックに供給する方法がある。この方法は、ダイナミック・ボルテージ・アンド・フリークエンシー・スケーリング(以降DVFS)と呼ばれる。 In recent years, systems for reproducing audio and moving images on portable devices have become widespread. In such a portable device, it is necessary to reduce the power consumption of the mounted semiconductor circuit in order to extend the life of the battery. In general, the power consumption of a semiconductor circuit is proportional to the operating frequency and proportional to the square of the power supply voltage. Therefore, set the clock to the minimum operating frequency required to execute the amount of processing required for applications such as audio and video playback, and the minimum power source required to achieve the required operating frequency. There is a method of supplying a voltage to each circuit block. This method is referred to as dynamic voltage and frequency scaling (hereinafter DVFS).
携帯電話機に用いられるアプリケーションプロセッサを例にすると、動画再生時にはプロセッサコアに最高周波数のクロックと最高電圧の電源とを供給し、音声のみの再生時にはプロセッサコアのクロック周波数や電源電圧を低くして消費電力を減少させる。アプリケーションプロセッサチップには、プロセッサコアに加えチップ外部との信号入出力のための回路も搭載されているが、この入出力回路に供給する電源電圧は固定であることが多い。この場合には、1つのアプリケーションプロセッサチップ上に、電源電圧が可変制御されるプロセッサコアと、電源電圧が固定の入出力回路の2種類の回路が搭載されることになる。 Taking an application processor used in a mobile phone as an example, the highest frequency clock and highest voltage power are supplied to the processor core during video playback, and the processor core clock frequency and power supply voltage are reduced during audio playback. Reduce power. In addition to the processor core, the application processor chip is also equipped with a circuit for signal input / output with the outside of the chip, but the power supply voltage supplied to the input / output circuit is often fixed. In this case, two types of circuits, that is, a processor core whose power supply voltage is variably controlled and an input / output circuit whose power supply voltage is fixed, are mounted on one application processor chip.
以下に、異なる2種類の電源電圧で動作する回路が搭載されているチップにおける回路間のデータ転送について説明する。図12Aは、異なる2種類の電源電圧で動作する回路が搭載されているチップを示す図である。 Hereinafter, data transfer between circuits in a chip on which a circuit operating with two different types of power supply voltages is mounted will be described. FIG. 12A is a diagram illustrating a chip on which circuits that operate with two different types of power supply voltages are mounted.
集積回路チップ10は、回路ブロック11と回路ブロック12を含む。回路ブロック11及び12は、異なる電源が供給される2つの電源ドメインPD1及びPD2に一致する。電源ドメインとは、同じ電源が供給される回路のまとまりのことを意味している。ここでは、ドメインPD1の回路ブロック11に対しては、電源電圧が可変制御される。ドメインPD2の回路ブロック12に対しては、電源電圧が固定である。PD1の回路ブロック11にあるフリップフロップ15の入力クロックは、集積回路チップ10に搭載されているPLL回路13から供給される。具体的には、PLL回路13が出力するクロック信号CK0が、電圧固定のPD2内にある1/m分周器14により分周され、クロック信号CK1としてPD1ドメインのフリップフロップ15に供給される。この場合の伝搬時間をtCK1とする。なおmは1以上の整数である場合が多い。
The
PD2の回路ブロック12にあるフリップフロップ17の入力クロックも同様に、PLL回路13から供給される。具体的には、PLL回路13が出力するクロック信号CK0が、電圧固定のPD2内にある1/n分周器16により分周され、クロック信号CK2としてPD2ドメインのフリップフロップ17に供給される。この場合の伝搬時間をtCK2とする。
Similarly, the input clock of the flip-
例えば回路ブロック11をプロセッサコア、回路ブロック12を周辺回路と考えることができる。回路ブロック12のクロック周波数が低いため、図12Aのように1/n分周器16が設けられる。
For example, the
図12Bは、クロック周波数、電源電圧、及びクロック伝播時間の変化を示す図である。分周率mが1と4との間で切り替わり分周率nが2に固定の場合について、(a)クロック周波数、(b)電源電圧、及び(c)クロック伝播時間を示している。 FIG. 12B is a diagram illustrating changes in clock frequency, power supply voltage, and clock propagation time. When the division ratio m is switched between 1 and 4, and the division ratio n is fixed to 2, (a) clock frequency, (b) power supply voltage, and (c) clock propagation time are shown.
時刻t1までは、プロセッサコア(回路ブロック11)で高い処理能力が必要なためPD1のクロックはm=1として高い周波数で動作させている。周辺回路(回路ブロック12)のクロックにはそれほど高い周波数を必要としないのでn=2としている。この期間は、PD1とPD2とをそれぞれ所定の電源電圧に設定した状態で(同一の電源電圧であってよい)、クロック伝播時間tCK1(PLL回路13からPD1のフリップフロップ15まで)とtCK2(PLL回路13からPD2のフリップフロップ17まで)とが等しくなるように設計されていたとする。時刻t1以降は、回路ブロック11に要求される処理量が減少し、CK1の周波数が低くても十分に所望の処理ができるようになったので、分周率mを4に下げる。このときPD1内のクロック周期が長くなるので、PD1の電源電圧を下げても正常に動作させることができるようになる。そこで、時刻t2でPD1の電圧を下げる。すると、tCK1は増加して、tCK2よりも長くなる。時刻t4でCK1の周波数を元に戻す必要が生じた場合、その前の時刻t3にPD1の電源電圧を元の電圧に戻したのち、m=1にしてCK1の周波数を元に戻す。このように、時刻t2から時刻t3の期間において、tCK1がtCK2よりも長くなる場合がある。
Until time t1, since the processor core (circuit block 11) requires high processing capability, the clock of PD1 is operated at a high frequency with m = 1. Since a high frequency is not required for the clock of the peripheral circuit (circuit block 12), n = 2. During this period, the clock propagation time tCK1 (from the
図13は、複数の集積回路チップと電源ICチップからなるシステムを示す図である。図13において、図12Aと同一の構成要素は同一の番号で参照し、その説明は省略する。図13のシステムは、プロセッサコアと入出力回路とを含む集積回路チップ10と、ユーザインターフェイス回路を含む集積回路チップ20と、電源電圧を制御する電源ICチップ30から構成される。
FIG. 13 is a diagram showing a system including a plurality of integrated circuit chips and a power supply IC chip. In FIG. 13, the same components as those in FIG. 12A are referred to by the same numerals, and a description thereof will be omitted. The system shown in FIG. 13 includes an
集積回路チップ20は、回路ブロック21を含む。回路ブロック21は1つの電源ドメインPD9に一致する。PD9の回路ブロック21にあるフリップフロップ25の入力クロックは、集積回路チップ20に搭載されているPLL回路23から供給される。具体的には、PLL回路23が出力するクロック信号が、1/n分周器24により分周され、フリップフロップ25及び26にクロックCK9として供給される。この場合の伝搬時間をtCK9とする。
The
電源ドメインPD1、PD2、及びPD9のそれぞれの電圧VD1、VD2、及びVD9は電源ICチップ30から供給される。電源ICチップ30は、電池などから電圧VD(例えば4.5V)を供給されている。VD1の電圧は、集積回路チップ10の回路ブロック12に設けられた電圧周波数制御回路18が出力する制御信号vdd_setの値に応じて、例えば0.6Vから1.2Vの間で制御される。VD2は1.0Vで固定されている。電圧周波数制御回路18は、PD1の回路で必要なクロック周波数からVD1を計算してvdd_setとして電源ICチップ30に送るとともに、1/m分周器14の分周率mの値を制御する。
The voltages VD1, VD2, and VD9 of the power domains PD1, PD2, and PD9 are supplied from the
集積回路チップ10及び集積回路チップ20は、外部から同一クロック信号CKINを入力として受け取り、それぞれのPLL回路13及び23を用いて位相を制御した後、それぞれのチップ内のフリップフロップにクロックを供給する。PLL回路13及びPLL回路23の位相制御は、例えばフリップフロップに入力されるクロックの立ち上がりエッジのタイミングと、外部から入力されるCKINの立ち上がりエッジのタイミングとを合わせるように行われる。集積回路チップ10のPLL回路13から出力されたクロックCK0は、プロセッサコアのフリップフロップ15及び28と入出力回路のフリップフロップ17及び27に分配される。プロセッサコアのフリップフロップ15に入力されるクロックは、CK0が1/m分周器14により1/mに分周され、PD2ドメインに入ってCK1としてフリップフロップ15及び28に到達する。入出力回路のフリップフロップ17に入力されるクロックは、CK0が1/n分周器16により1/nに分周され、PD2ドメインのみを通ってCK2としてフリップフロップ17及び27に到達する。集積回路チップ20のPLL回路23から出力されたクロックは、1/n分周器24により1/nに分周されCK9としてフリップフロップ25及び26に入力される。
The
集積回路チップ10のプロセッサコア処理後のデータを集積回路チップ20に転送する場合のデータの流れは次のようになる。CK1の立上がりエッジでPD1のフリップフロップ15からデータを送信し、CK2の立上がりエッジでPD2のフリップフロップ17がデータを受信すると同時に集積回路チップ20にデータを送信し、CK9の立上がりエッジでPD9のバッファ25がデータを受信する。逆に、集積回路チップ20のデータをプロセッサコアに転送する場合は、CK9の立上がりエッジでPD9のフリップフロップ26からデータが出力され、CK2の立上がりエッジでPD2のフリップフロップ27がデータを受信すると同時にデータを出力し、CK1の立上がりエッジでPD1のフリップフロップ28がデータを受信する。
The flow of data when the data after the processor core processing of the integrated
図14A及び図14Bは、VDFSを実施する場合の問題点を説明するための図である。tCK1とtCK2とが等しい期間(図12Bの時刻t1まで、又は、時刻t4以降の期間)、CK1の立ち上りエッジでフリップフロップ15から送信されたデータは、次のCK2の立ち上がりエッジでフリップフロップ17により受信できる。この様子が図14Aに示されている。PD2のデータ受信回路はこのCK2の立ち上がりエッジでデータが受信できることを期待している。ところが、VD1がVD2よりも低い場合(図12Bの時刻t2から時刻t3までの期間)は、tCK1がtCK2よりも長くなるため、送信側のCK1の立ち上がりエッジが遅れ、PD2のデータ受信回路が期待しているCK2の立ち上がりエッジでデータを受信できなくなってしまう。この様子が図14Bに示されている。
FIG. 14A and FIG. 14B are diagrams for explaining a problem when VDFS is performed. During a period when tCK1 and tCK2 are equal (until time t1 in FIG. 12B or after time t4), the data transmitted from the flip-
このように期待したエッジでデータが受信できなくなってしまう現象を防ぐ必要がある。そこで、CK1のクロック配線の途中に遅延を調整できる可変遅延回路を挿入し、CK1とCK2の立ち上がりエッジの位相差を検出する位相比較器の出力により遅延を制御する手法が提案されている(非特許文献1)。 Thus, it is necessary to prevent the phenomenon that data cannot be received at the expected edge. Therefore, a technique has been proposed in which a variable delay circuit capable of adjusting the delay is inserted in the middle of the clock wiring of CK1, and the delay is controlled by the output of the phase comparator that detects the phase difference between the rising edges of CK1 and CK2. Patent Document 1).
図15は、遅延制御のための可変遅延回路を設けた集積回路チップを示す図である。図15において、図12Aと同一の構成要素は同一の番号で参照し、その説明は省略する。図15の集積回路チップ10Aは、図12Aに示される構成要素に加え更に、位相比較回路31、可変遅延回路32、及び固定遅延回路33を含む。
FIG. 15 is a diagram showing an integrated circuit chip provided with a variable delay circuit for delay control. In FIG. 15, the same components as those of FIG. 12A are referred to by the same numerals, and a description thereof will be omitted. The
tCK1とtCK2が同じになるように、位相比較回路31により常時CK1の位相とCK2の位相とを比較して、この比較結果に応じてCK1に挿入した可変遅延回路32の遅延量を制御する。例えば、PD1の電圧が下がっていくときを考える。PD1の電圧が下がることによって、tCK1の遅延が増加する。すると、CK1とCK2との位相差は、CK1が遅くなるほうにずれる。位相比較回路31によって位相の前後関係とそのずれ量とを計測して、可変遅延回路32の遅延を短くするような制御信号を生成する。この制御信号に基づいて、可変遅延回路32は遅延を短くする。この動作を繰り返すことにより、tCK1とtCK2とを同一長に揃えることができ、データ転送が正しく行えるようになる。ここで、PD1の電圧が最も低い時(tCK1が最も長くなる時)にもtCK1とtCK2とが同じになるように、CK2の途中に遅延を遅らせる固定遅延回路33を挿入する必要がある。
The
チップ間のクロック位相合わせの手法として、例えばメモリコントローラとメモリチップ間のクロック位相合わせのために、PLLやDLLを使用する手法がある。これらの手法では、電圧設定が固定であるが外乱により発生する実際の電圧の変動や、チップ間の接続状況の違いに起因する伝播遅延の変動や、使用中の温度変化やプロセスばらつきに起因するタイミング変動に対しては、問題なく位相を合わせることができる。しかしDVFSのように意図的な電源電圧変化によりクロック時間が3倍以上も動作中に変化する状況に対応することはできない。 As a method for clock phase alignment between chips, for example, there is a method using PLL or DLL for clock phase alignment between a memory controller and a memory chip. In these methods, the voltage setting is fixed, but due to fluctuations in the actual voltage caused by disturbances, fluctuations in propagation delay caused by differences in connection status between chips, temperature changes during use, and process variations It is possible to adjust the phase with respect to the timing variation without any problem. However, it cannot cope with a situation in which the clock time changes during operation by more than three times due to an intentional power supply voltage change, such as DVFS.
上述の非特許文献1の技術を用いた場合、tCK2に挿入される固定遅延回路33は常に一定に固定遅延を発生するので、PD1が最も高い電圧でCK1の遅延が最も短いときでも、この固定遅延を含んだクロック遅延が発生していることになる。例えば、電源電圧が1.2VのときのPD1及びPD2のクロック伝搬路の遅延時間が1nsであるとする。またPD1の電源電圧が最も低い電圧値0.6Vのときに、PD1のクロック伝搬路の遅延が6nsになるとする。このような場合、この最も遅い遅延時間に合わせて、PD2のクロック伝搬路と固定遅延回路33との合計遅延を6nsに設定する必要がある。この結果、PD2側のtCK2は常に6nsとなり、PD1側では電源電圧が変化してもこの6nsに常にtCK1を合わせることになる。即ち、例えばPD1の電源電圧が1.2VのときのtCK1は、クロック伝搬路自体の遅延が1nsに過ぎないのに、可変遅延回路32により長い遅延を設けることにより合計として6nsになる。
When the technique of
クロック遅延が増加すると、電源変動に伴うクロックジッタが増加したり、プロセスばらつきに起因するクロック遅延ばらつき(クロックスキュー)が増加したりする。例えば、クロック遅延の10%のクロックジッタが発生する場合、6nsのクロック遅延では600psのジッタが発生する。DVFS無しの場合にはクロック遅延1nsの10%である100psのジッタしかなかったのが、DVFSを設けることによりジッタが600psに増大してしまう。この結果、余裕をとってより長い周期のクロック信号を用いることが必要になり、動作速度を律速する原因となってしまう。特に、PD1の電源電圧を最大電圧に設定して最高速で動作したいときであっても、大きなジッタが存在するために、クロック周波数を高くすることができないという問題がある。
以上を鑑みて本発明は、電源電圧が可変制御され複数の異なる電源電圧で動作する複数の回路ブロックにおいて、クロック遅延を成るべく短くしながら複数のブロック間でのクロック遅延時間を揃えることが可能な集積回路チップを提供することを目的とする。 In view of the above, according to the present invention, in a plurality of circuit blocks operating with a plurality of different power supply voltages, the power supply voltage is variably controlled, and the clock delay time between the plurality of blocks can be aligned while shortening the clock delay as much as possible. An object of the present invention is to provide a simple integrated circuit chip.
半導体集積回路は、第1のクロックに基づいて動作する第1のフリップフロップを含み、電圧値が可変に制御される第1の電源電圧で動作する第1の回路ブロックと、第2のクロックで動作する第2のフリップフロップを含み第2の電源電圧で動作する第2の回路ブロックと、該第1のフリップフロップに供給される該第1のクロックの位相と、該第2のフリップフロップに供給される該第2のクロックの位相との位相差に応じた値を出力する位相比較回路と、該位相比較回路の出力値に応じて該第2のフリップフロップに供給される該第2のクロックの位相を遅延させる第1の可変遅延回路を含み、該第1の電源電圧が可変に制御され、該第1のクロックを該第1のフリップフロップに供給する経路の遅延と実質的に同一の遅延を有する第1の模擬遅延経路と、該第2のクロックを該第2のフリップフロップに供給する経路の遅延と実質的に同一の遅延を有する第2の模擬遅延経路とを更に含み、該位相比較回路は、該第1の模擬遅延経路を伝搬する信号の位相と該第2の模擬遅延経路を伝搬する信号の位相との比較に応じた値を出力するよう構成されることを特徴とする。 The semiconductor integrated circuit includes a first flip-flop that operates based on a first clock, a first circuit block that operates with a first power supply voltage whose voltage value is variably controlled, and a second clock. A second circuit block including a second flip-flop that operates and operating at a second power supply voltage; a phase of the first clock supplied to the first flip-flop; and a second flip-flop A phase comparison circuit for outputting a value corresponding to a phase difference from the phase of the second clock to be supplied, and the second flip-flop supplied to the second flip-flop according to an output value of the phase comparison circuit A first variable delay circuit for delaying a phase of the clock, the first power supply voltage being variably controlled , and substantially the same as a delay of a path for supplying the first clock to the first flip-flop; With the delay of And a second simulated delay path having substantially the same delay as a path of supplying the second clock to the second flip-flop, and the phase comparison circuit includes: It is configured to output a value corresponding to a comparison between the phase of the signal propagating through the first simulated delay path and the phase of the signal propagating through the second simulated delay path .
本発明の少なくとも1つの実施例によれば、電源電圧が可変制御される第1の回路ブロック側にクロックを供給する第1のクロック供給経路ではなく、第2の回路ブロック側にクロックを供給する第2のクロック供給経路途中に設けられた可変遅延回路の遅延を制御することにより、第1の回路ブロックの電源電圧の変化に伴う第1のクロック供給経路の遅延量変化に追従するように構成されている。即ち、従来技術では、電源電圧が上昇してクロック供給経路のクロック遅延が小さくなると、このクロック供給経路に設けられた可変遅延回路の遅延量を大きくして、全体の遅延量が一定となるように制御している。それに対して本発明では、電源電圧が下降してクロック供給経路のクロック遅延が大きくなると、相手側のクロック供給経路に設けられた可変遅延回路の遅延量を大きくして、相手側の遅延量を追従させるようにしている。従って、従来技術では、電源電圧を最大電圧に設定して最高速で動作したい場合に大きなジッタが存在してクロック周波数を高くすることができないという問題があるが、本発明では、電源電圧が上昇すればそれに応じてクロック供給経路の総遅延量が短くなりジッタも小さくなる。従って、ジッタにより動作速度が律速されるという問題が低減される。 According to at least one embodiment of the present invention, the clock is supplied to the second circuit block instead of the first clock supply path that supplies the clock to the first circuit block whose power supply voltage is variably controlled. By controlling the delay of the variable delay circuit provided in the middle of the second clock supply path, it is configured to follow the delay amount change of the first clock supply path accompanying the change of the power supply voltage of the first circuit block. Has been. That is, in the prior art, when the power supply voltage rises and the clock delay of the clock supply path decreases, the delay amount of the variable delay circuit provided in the clock supply path is increased so that the entire delay amount becomes constant. Is controlling. On the other hand, in the present invention, when the power supply voltage decreases and the clock delay of the clock supply path increases, the delay amount of the variable delay circuit provided in the counterpart clock supply path is increased to reduce the delay amount of the counterpart side. I try to make it follow. Therefore, in the prior art, when the power supply voltage is set to the maximum voltage and it is desired to operate at the highest speed, there is a problem that a large jitter exists and the clock frequency cannot be increased. However, in the present invention, the power supply voltage is increased. Accordingly, the total delay amount of the clock supply path is shortened accordingly, and the jitter is also reduced. Therefore, the problem that the operation speed is limited by jitter is reduced.
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
図1Aは、本発明による集積回路チップの第1の実施例を示す図である。図1Aに示す集積回路チップ40は、回路ブロック41と回路ブロック42とを含む。回路ブロック41及び42は、異なる電源が供給される2つの電源ドメインPD1及びPD2に一致する。ここでは、ドメインPD1の回路ブロック41に対して、電源電圧が可変制御される。ドメインPD2の回路ブロック42に対しては、電源電圧が固定である。回路ブロック41がプロセッサコアを含む回路ブロックであり、回路ブロック42がその入出力回路を含む回路ブロックである。
FIG. 1A is a diagram showing a first embodiment of an integrated circuit chip according to the present invention. An integrated circuit chip 40 shown in FIG. 1A includes a
PD1の回路ブロック41にあるフリップフロップ45の入力クロックは、集積回路チップ40に搭載されているPLL回路43から供給される。具体的には、PLL回路43が出力するクロック信号CK0が、電圧固定のPD2内にある可変遅延回路48及び1/m分周器44により遅延及び分周され、クロック信号CK1としてPD1ドメインのフリップフロップ45に供給される。この場合のクロック信号の総伝搬時間をtCK1とする。また1/m分周器44の出力直後のクロック信号をCK01とする。
The input clock of the flip-
PD2の回路ブロック42にあるフリップフロップ47の入力クロックも同様に、PLL回路43から供給される。具体的には、PLL回路43が出力するクロック信号CK0が、電圧固定のPD2内にある可変遅延回路49及び1/n分周器46により遅延及び分周され、クロック信号CK2としてPD2ドメインのフリップフロップ47に供給される。この場合のクロック信号の総伝搬時間をtCK2とする。また1/n分周器46の出力直後のクロック信号をCK02とする。
Similarly, the input clock of the flip-
PD1のフリップフロップ45に到達するクロックCK1と、PD2のフリップフロップ47に到達するクロックCK2とは、位相比較回路50に入力される。位相比較回路50は、クロックCK1の位相とクロックCK2の位相との比較結果に応じて位相差信号SCK1及びSCK2を出力する。位相差信号SCK1とSCK2とに基づいて、制御回路51が制御信号CNT1及びCNT2を出力する。制御信号CNT1は、CK1へのクロック供給経路に挿入された可変遅延回路48に供給される。制御信号CNT2は、CK2へのクロック供給経路に挿入された可変遅延回路49に供給される。
The clock CK1 reaching the flip-
このように図1Aに示す本発明による集積回路チップ40は、フリップフロップ45を含み第1の電源電圧で動作する回路ブロック41と、フリップフロップ47を含み第2の電源電圧で動作する回路ブロック42と、フリップフロップ45のクロック入力端に接続されクロックCK1を供給する第1のクロック供給経路と、フリップフロップ47のクロック入力端に接続されクロックCK2を供給する第2のクロック供給経路と、フリップフロップ45のクロック入力端におけるクロックCK1の位相とフリップフロップ47のクロック入力端におけるクロックCK2の位相との位相差に応じた値を出力する位相比較回路50と、位相比較回路50の出力値に応じて遅延時間が変化する第2のクロック供給経路の途中に設けられた可変遅延回路49を含む。この構成において、第1の電源電圧が可変に制御される。
As described above, the integrated circuit chip 40 according to the present invention shown in FIG. 1A includes the
図1Bは、電源電圧及びクロック伝播時間の変化を示す図である。PD1の電源電圧が切り替わる場合について、(a)電源電圧、(b)クロック伝播時間tCK1、及び(c)クロック伝播時間tCK2を示している。 FIG. 1B is a diagram illustrating changes in power supply voltage and clock propagation time. For the case where the power supply voltage of PD1 is switched, (a) power supply voltage, (b) clock propagation time tCK1, and (c) clock propagation time tCK2 are shown.
時刻t1までは、プロセッサコア(回路ブロック41)で高い処理能力が必要なためPD1のクロックは高い周波数で動作させている。この期間は、PD1とPD2とをそれぞれ所定の電源電圧に設定した状態で(同一の電源電圧であってよい)、クロック伝播時間tCK1(PLL回路43からPD1のフリップフロップ45まで)とtCK2(PLL回路43からPD2のフリップフロップ47まで)とが等しくなるように設計されていたとする。時刻t1以降は、回路ブロック41に要求される処理量が減少したので、CK1の周波数を低くする。これによりPD1の電源電圧を下げても正常に動作させることができるようになるので、時刻t2でPD1の電圧を下げる。この結果、図1Bの(b)に示すようにPD1内のクロック供給経路部分の遅延が増加し、それに伴い総伝搬時間tCK1が増加する。クロックCK1の位相が変化するので、CK1とCK2との位相差を検出する位相比較回路50の出力に応じて、図1Bの(c)に示すように可変遅延回路49の遅延が増加する。この可変遅延回路49の遅延の増加は、フィードバック制御により、PD1内のクロック供給経路部分の遅延の増加を追従するものとなる。従って、(b)及び(c)に示されるように、tCK1とtCK2とは常に同一の長さになるように調整される。
Until time t1, the processor core (circuit block 41) requires high processing capability, so the PD1 clock is operated at a high frequency. During this period, PD1 and PD2 are set to predetermined power supply voltages (may be the same power supply voltage), and clock propagation time tCK1 (from
図15に示す従来技術の構成と異なり、回路ブロック41側にクロックを供給する第1のクロック供給経路ではなく、回路ブロック42側にクロックを供給する第2のクロック供給経路途中に設けられた可変遅延回路49の遅延を制御することにより、回路ブロック41の電源電圧の変化に伴う第1のクロック供給経路の遅延量変化に追従するように構成されている。即ち、従来技術では、電源電圧が上昇してクロック供給経路のクロック遅延が小さくなると、このクロック供給経路に設けられた可変遅延回路の遅延量を大きくして、全体の遅延量が一定となるように制御している。それに対して本発明では、電源電圧が下降してクロック供給経路のクロック遅延が大きくなると、相手側のクロック供給経路に設けられた可変遅延回路の遅延量を大きくして、相手側の遅延量を追従させるようにしている。従って、従来技術では、PD1の電源電圧を最大電圧に設定して最高速で動作したい場合に大きなジッタが存在してクロック周波数を高くすることができないという問題があるが、本発明では、電源電圧が上昇すればそれに応じてクロック供給経路の総遅延量が短くなりジッタも小さくなる。従って、ジッタにより動作速度が律速されるという問題がない。
Unlike the configuration of the prior art shown in FIG. 15, the variable is provided in the middle of the second clock supply path for supplying the clock to the
なおジッタを成るべく小さくするためには、PD1の電源電圧がその可変範囲の最大電圧に設定された時に、可変遅延回路49の遅延量がその可変範囲の最小値に設定されるようにすることが望ましい。このように設定することで、最大電圧及び最高周波数を用いて最高速度で動作させるときに、ジッタの量を最小にすることができる。
In order to reduce the jitter as much as possible, the delay amount of the
上記の説明のように、集積回路チップ40において回路ブロック41だけが電源電圧可変制御の対象となる場合、可変遅延回路49を設ければ、tCK1とtCK2とを同一の長さに合わせるという目的を達成することができる。しかし上述のように、ジッタをなるべく小さくするためには、PD1の電源電圧が可変範囲の最大電圧に設定された時に、可変遅延回路49の遅延量を可変範囲の最小値に設定することが望ましい。ところが電源電圧を最大電圧に設定した時のクロック供給経路の遅延は、プロセスばらつきや温度変動等によりばらつくことが考えられ、また動作環境によっては電源電圧の可変範囲が異なることも考えられる。従って、PD1の電源電圧が最大電圧に設定された時に可変遅延回路49の遅延量が最小値となるように固定的に回路を設計したのでは、実際に回路を動作させたときに正常に動作しなくなる可能性がある。そこで電源電圧が可変制御されるPD1側のクロック供給経路にも可変遅延回路48を挿入することで、この問題を解決することができる。以下に、これについて説明する。
As described above, when only the
図2Aは、位相比較回路50の動作を説明するための図である。集積回路チップ40がリセット解除され、通常使用モードに入った後に、位相比較回路50がCK1の位相とCK2の位相とを比較する(ステップS1)。位相差が所定の値α以下であった場合は、SCK1=0、SCK2=0を出力する(ステップS2)。αは、例えば50psといったように時間単位で計った遅延値、又は5度といったようにクロック周期に対する位相角度で設定される。ステップS3で位相の大小を比較して、CK1がCK2よりも位相差α以上遅い場合は、SCK1=1、SCK2=0を出力する(ステップS4)。逆に、CK2がCK1よりも位相差α以上遅いときは、SCK1=0,SCK2=1を出力する(ステップS5)。
FIG. 2A is a diagram for explaining the operation of the
図2Bは、制御回路51の制御動作を説明するための図である。集積回路チップ40のリセット解除直後において、制御回路51の出力は、CNT1=000及びCNT2=000に設定される(ステップS1)。CNT1及びCNT2の値は、それぞれ可変遅延回路48及び可変遅延回路49の遅延量に対応する。CNT1=000及びCNT2=000であれば、可変遅延回路48及び可変遅延回路49の遅延が最小に設定される。
FIG. 2B is a diagram for explaining the control operation of the
次に、SCK1=1を検出したとき(CK1の位相がCK2のよりも遅いとき:ステップS2でyes)、CNT1が000であるならば(即ち可変遅延回路48の遅延を現在値より小さくできないなら:ステップS3でyes)、CNT2の値を1増加する(ステップS4)。これにより可変遅延回路49の遅延量が大きくなる。CNT1の値が000でないならば(即ち可変遅延回路48の遅延を現在値より小さくできるなら:ステップS3でno)、CNT1の値を1減少させる(ステップS5)。これにより可変遅延回路48の遅延が減少する。
Next, when SCK1 = 1 is detected (when the phase of CK1 is later than that of CK2: yes in step S2), if CNT1 is 000 (that is, if the delay of the
SCK2=1を検出するとき(CK2の位相がCK1よりも遅いとき:ステップS6でyes)、CNT2が000であるならば(即ち可変遅延回路49の遅延を現在値より小さくできないなら:ステップS7でyes)、CNT1の値を1増加する(ステップS8)。これにより可変遅延回路48の遅延が増加する。CNT2が000でないならば(即ち可変遅延回路49の遅延を現在値より小さくできるなら:ステップS7でno)、CNT2を1減少させる(ステップS9)。これにより可変遅延回路49の遅延が減少する。
When SCK2 = 1 is detected (when the phase of CK2 is later than CK1: yes in step S6), if CNT2 is 000 (that is, if the delay of the
このようにして、可変遅延回路48又は可変遅延回路49の何れかの遅延を減少させることを優先的に行い、現在値よりも遅延を減少させることができないときに限り他方の遅延を増大させることにより、CK1とCK2との位相を合わせるように調整する。このような調整により、可変遅延回路48及び49の遅延量を常に必要最小な状態に設定することが可能になる。即ち、PD1の電源電圧を可変範囲の最大電圧に設定した時のクロック供給経路の遅延が種々の要因によりばらつくような場合であっても、可変遅延回路49の遅延量を可変範囲の最小値に設定して且つ正常に動作することが可能となる。
In this way, the delay of either the
図3は、図1Aの集積回路チップ40の動作を説明するためのタイムチャートである。時刻t1以前と時刻t4以降は、PD1の電源電圧がPD2の電源電圧よりも高く、時刻t1とt4の間はPD1の電源電圧の方が低くなっている。また分周率m=2及びn=2の場合の波形を示してある。 FIG. 3 is a time chart for explaining the operation of the integrated circuit chip 40 of FIG. 1A. Before time t1 and after time t4, the power supply voltage of PD1 is higher than the power supply voltage of PD2, and the power supply voltage of PD1 is lower between times t1 and t4. In addition, the waveforms in the case of the frequency division ratio m = 2 and n = 2 are shown.
時刻t1までは、CK0(PLL回路43出力)からCK1(PD1ドメインのフリップフロップ45の入力)までの遅延と、CK0からCK2(PD2ドメインのフリップフロップ47の入力)までのクロック遅延は同じである。そのため、CK1とCK2の位相は等しくなり、SCK1=0、SCK2=0となる。
Until time t1, the delay from CK0 (output of the PLL circuit 43) to CK1 (input of the flip-
時刻t1を過ぎるとPD1の電源電圧が下がり、CK01(1/m分周器44の出力)からCK1までの遅延が増加する。この結果、CK1の位相がCK2よりも遅れるようになり、SCK1=1、SCK2=0となる。このとき、CNT1が最短の000を示しているとすると、CNT2を000から001に変化する。これにより、CK0からCK02(1/n分周器46の出力)までの遅延が増加して、CK2とCK1の位相が一致するようになる。位相が一致すればSCK1=0、SCK2=0に戻り、CNT2は001で一定となる。 After the time t1, the power supply voltage of PD1 decreases and the delay from CK01 (output of 1 / m frequency divider 44) to CK1 increases. As a result, the phase of CK1 is delayed from CK2, and SCK1 = 1 and SCK2 = 0. At this time, if CNT1 indicates the shortest 000, CNT2 changes from 000 to 001. As a result, the delay from CK0 to CK02 (output of the 1 / n frequency divider 46) increases, and the phases of CK2 and CK1 coincide. If the phases match, SCK1 = 0 and SCK2 = 0 are returned, and CNT2 becomes constant at 001.
時刻t4以降ではPD1の電源電圧が再び高くなり、CK01からCK1までの遅延が短くなる。従って、CK1の位相がCK2よりも早くなるので、SCK=0,SCK2=1となる。このとき、CNT2は001であるので、CNT2を000にして可変遅延回路49の遅延量を減少させる。これにより、CK1とCK2の位相が再び一致するようになる。
After time t4, the power supply voltage of PD1 becomes high again, and the delay from CK01 to CK1 becomes short. Therefore, since the phase of CK1 is earlier than that of CK2, SCK = 0 and SCK2 = 1. At this time, since CNT2 is 001, CNT2 is set to 000 to reduce the delay amount of the
図4Aは、本発明による集積回路チップの第2の実施例を示す図である。図4Aにおいて、図1Aと同一の構成要素は同一の番号で参照し、その説明は省略する。 FIG. 4A is a diagram showing a second embodiment of an integrated circuit chip according to the present invention. In FIG. 4A, the same components as those in FIG. 1A are referred to by the same numerals, and a description thereof will be omitted.
図4Aに示す集積回路チップ40Aは、回路ブロック41、回路ブロック42Aと、回路ブロック42Bとを含む。回路ブロック41、42A、及び42Bは、異なる電源が供給される3つの電源ドメインPD1、PD0、及びPD2に一致する。ここでは、ドメインPD1の回路ブロック41及びドメインPD2の回路ブロック42Bに対して、電源電圧が可変制御される。ドメインPD0の回路ブロック42Aに対しては、電源電圧が固定である。回路ブロック41がプロセッサコアを含む回路ブロックであり、回路ブロック42Bがその入出力回路を含む回路ブロックである。
An
図4Aに示す構成では、データ送受信の双方のクロックパスに可変遅延回路が含まれているので、ドメインPD1の回路ブロック41とドメインPD2の回路ブロック42Bとに対してそれぞれ独立に電源電圧が可変制御されても、送信側と受信側とでクロックの位相を揃えて正常にデータ転送することができる。この場合の位相検出に基づく遅延量の制御は、図2A及び図2Bに示される制御と同一でよい。
In the configuration shown in FIG. 4A, since the variable delay circuit is included in both clock paths for data transmission and reception, the power supply voltage is variably controlled independently for the
図4Bは、電源電圧及びクロック伝播時間の変化を示す図である。PD1及びPD2の電源電圧が切り替わる場合について、(a)電源電圧、(b)クロック伝播時間tCK1、及び(c)クロック伝播時間tCK2を示している。 FIG. 4B is a diagram illustrating changes in the power supply voltage and the clock propagation time. For the case where the power supply voltages of PD1 and PD2 are switched, (a) power supply voltage, (b) clock propagation time tCK1, and (c) clock propagation time tCK2 are shown.
時刻t1までは、可変遅延回路48及び可変遅延回路49ともに最短の遅延に設定されている。時刻t1でPD2の電源電圧が下がるので可変遅延回路48の遅延が増加してCK1の位相とCK2の位相とが合うようになる。時刻t2を越えるとPD1の電源電圧が下がるためCK1の位相が遅れる(PD1内の遅延が増える)。このとき、可変遅延回路48の遅延は最短でないため、可変遅延回路48の遅延値が減少して、CK1の位相とCK2の位相とを合わせる。次に、時刻t3を過ぎるとPD2の電源電圧が高くなるのでCK2の位相が早くなる、つまり、CK1の位相が相対的に遅くなったことになる。可変遅延回路48は既に最短であるので、可変遅延回路49の遅延が増加して、CK1とCK2の位相を合わせる。時刻t4以降では、PD1の電源電圧が高くなるので、CK1の位相が早くなる、つまり、CK2の位相が遅くなったことになる。このとき、可変遅延回路49の遅延は最短でないので、その遅延を減少してCK1とCK2の位相を合わせる。
Until time t1, both the
なお図4Aの構成において、位相比較回路50、制御回路51、可変遅延回路48及び49、1/m分周器44、1/n分周器46、PLL回路43をPD0の固定電圧ドメインに配置しているが、可変電圧のドメインに配置してもよい。但し固定電圧ドメインに配置することにより、回路をより安定に動作をさせることができる。例えば、可変遅延回路48及び49の1ステップあたりの遅延量を固定でき、各回路で発生するジッタを小さくできるメリットがある。
4A, the
図5は、本発明による集積回路チップの第3の実施例を示す図である。図5において、図1Aと同一の構成要素は同一の番号で参照し、その説明は省略する。 FIG. 5 is a diagram showing a third embodiment of an integrated circuit chip according to the present invention. In FIG. 5, the same components as those in FIG. 1A are referred to by the same numerals, and a description thereof will be omitted.
図5に示す集積回路チップ40Bは、回路ブロック41と回路ブロック42Cとを含む。回路ブロック41及び42Cは、異なる電源が供給される2つの電源ドメインPD1及びPD2に一致する。ここでは、ドメインPD1の回路ブロック41に対して、電源電圧が可変制御される。ドメインPD2の回路ブロック42Cに対しては、電源電圧が固定である。回路ブロック41がプロセッサコアを含む回路ブロックであり、回路ブロック42Cがその入出力回路を含む回路ブロックである。
An
図5に示す集積回路チップ40Bは、図1Aに示す集積回路チップ40と比較して、可変遅延回路48が設けられていないことが異なる。またこれに伴い、2つの制御信号CNT1及びCNT2を出力する制御回路51の代わりに、1つの制御信号CNT1を出力する制御回路51Bが設けられている。位相比較回路50の動作は、図2Aに示すものと同様でよい。
The
図6は、制御回路51Bの制御動作を説明するための図である。集積回路チップ40のリセット解除直後において、制御回路51の出力は、CNT2=000に設定される(ステップS1)。CNT2の値は可変遅延回路49の遅延量に対応する。CNT2=000であれば可変遅延回路49の遅延が最小に設定される。
FIG. 6 is a diagram for explaining the control operation of the
次に、SCK1=1を検出したとき(CK1の位相がCK2のよりも遅いとき:ステップS2でyes)、CNT2の値を1増加する(ステップS3)。これにより可変遅延回路49の遅延量が大きくなる。SCK2=1を検出するとき(CK2の位相がCK1よりも遅いとき:ステップS4でyes)、CNT2を1減少させる(ステップS5)。これにより可変遅延回路49の遅延が減少する。
Next, when SCK1 = 1 is detected (when the phase of CK1 is later than that of CK2: yes in step S2), the value of CNT2 is incremented by 1 (step S3). As a result, the delay amount of the
図7は、本発明による集積回路チップの第4の実施例を示す図である。図7において、図1Aと同一の構成要素は同一の番号で参照し、その説明は省略する。 FIG. 7 is a diagram showing a fourth embodiment of an integrated circuit chip according to the present invention. In FIG. 7, the same components as those in FIG. 1A are referred to by the same numerals, and a description thereof will be omitted.
図7の集積回路チップ40Cは、回路ブロック41Cと回路ブロック42Dとを含む。回路ブロック41C及び42Dは、異なる電源が供給される2つの電源ドメインPD1及びPD2に一致する。ここでは、ドメインPD1の回路ブロック41Cに対して、電源電圧が可変制御される。ドメインPD2の回路ブロック42Dに対しては、電源電圧が固定である。回路ブロック41Cがプロセッサコアを含む回路ブロックであり、回路ブロック42Dがその入出力回路を含む回路ブロックである。
The
図7の集積回路チップ40Cは、図1Aの集積回路チップ40と比較して、可変遅延回路48からフリップフロップ45に至るクロック供給経路の遅延と実質的に同一の遅延を有する第1の模擬遅延経路61と、可変遅延回路49からフリップフロップ47に至るクロック供給経路の遅延と実質的に同一の遅延を有する第2の模擬遅延経路62を更に含む点がことなる。位相比較回路50は、第1の模擬遅延経路61を伝搬する信号の位相と第2の模擬遅延経路62を伝搬する信号の位相とを比較することにより、CK1とCK2との位相差に応じた値を出力するよう構成される。
The
電圧可変ドメインのクロックはDVFSなどによって周波数が可変制御される。従って、例えば図1Aに示す位相比較回路50は、同一周波数のクロック信号間で単純に各立ち上がりエッジのタイミングを比較するのではなく、異なる周波数のクロック信号間での位相比較をできる必要がある。即ち、一方のクロック信号のエッジを間引きながら、立ち上がりエッジ同士のタイミングを比較する動作等が必要になる。
The frequency of the voltage variable domain clock is variably controlled by DVFS or the like. Therefore, for example, the
図7に示す構成では、位相比較が簡単にできるように、1/m分周器44及び1/n分周器46に入力される前の周波数が一定のクロック信号を位相比較用に用いる。具体的には、この一定周波数のクロック信号が、フリップフロップ45及び47に供給されるクロック信号と同一の電圧ドメインで同一の遅延を有するように、第1の模擬遅延経路61及び第2の模擬遅延経路62が設けられる。
In the configuration shown in FIG. 7, a clock signal having a constant frequency before being input to the 1 /
CK1に対しては、可変遅延回路48の直後の1/mに分周される前のクロックを分岐して、PD1ドメインでフリップフロップ45に分配されるクロック遅延と同じ遅延になるようにバッファを複数段挿入した第1の模擬遅延経路61を介して、位相比較回路50に入力される。一方、CK2に対しても、可変遅延回路49の直後の1/nに分周される前のクロックを分岐して、PD2ドメインでフリップフロップ47に分配されるクロック遅延と同じ遅延になるようにバッファを複数段挿入した第2の模擬遅延経路62を介して位相比較器50に入力される。このようにすることで、DVFSによりmの値が変わったり、クロックモードによってプロセッサコアと入出力回路の周波数比が変わりnの値が変化したりしても、模擬遅延経路61及び62間で単純に各エッジ毎の比較をすればよいので、位相比較回路50を比較的単純な回路で実現できる。
For CK1, the clock before being divided to 1 / m immediately after the
図8は、本発明による集積回路チップの第5の実施例を示す図である。図8において、図1A、図5、及び図7と同一の構成要素は同一の番号で参照し、その説明は省略する。 FIG. 8 is a diagram showing a fifth embodiment of the integrated circuit chip according to the present invention. In FIG. 8, the same components as those of FIGS. 1A, 5 and 7 are referred to by the same numerals, and a description thereof will be omitted.
図8に示す集積回路チップ40Dは、回路ブロック41Cと回路ブロック42Eとを含む。図8に示す集積回路チップ40Dは、図7に示す集積回路チップ40Cと比較して、可変遅延回路48が設けられていないことが異なる。またこれに伴い、2つの制御信号CNT1及びCNT2を出力する制御回路51の代わりに、1つの制御信号CNT1を出力する制御回路51Bが設けられている。位相比較回路50の動作は、図2Aに示すものと同様である。また制御回路51Bの動作は、図6に示すものと同様である。図7に示す構成と同様に、模擬遅延経路61及び62間で単純に各エッジ毎の比較をすればよいので、位相比較回路50を比較的単純な回路で実現できる。
An
図9は、本発明による集積回路チップの第6の実施例を示す図である。図9において、図1Aと同一の構成要素は同一の番号で参照し、その説明は省略する。 FIG. 9 is a diagram showing a sixth embodiment of an integrated circuit chip according to the present invention. In FIG. 9, the same components as those in FIG. 1A are referred to by the same numerals, and a description thereof will be omitted.
図9では、集積回路チップ40Eにおいて回路ブロック41のプロセッサコア回路から回路ブロック42Fの入出力回路へ転送されたデータが、別の集積回路チップ70のユーザインターフェイス制御回路に更に転送される場合を示している。集積回路チップ70は、集積回路チップ40EのPLL回路43に入力されるクロック信号CKINと同一のクロック信号に基づいて内部クロック信号を生成するPLL回路71と、PLL回路71が生成するクロックを分周する1/n分周器72と、分周後のクロック信号CK9を受け取るフリップフロップ73を含む。
FIG. 9 shows a case where the data transferred from the processor core circuit of the
この構成では、可変遅延回路49の出力クロックCK02を、フィードバック経路65を介してPLL回路43にフィードバックすることを特徴としている。プロセッサコアから入出力回路にデータを転送する場合、可変遅延回路49の遅延値が可変制御されるので、CK2の立ち上がりエッジはPLL回路43の出力クロックCK0の立ち上がりエッジに対して相対的に変動する。図9の構成では、CK02をフィードバック経路65を介してPLL回路43にフィードバックしているので、CKINとCK02との間の位相が常に一定に保たれる。従って、CKINとCK2との間の位相も一定に保たれる。これにより、外部CKINの立ち上がりエッジに同期してデータを集積回路チップ70のユーザインターフェイス制御回路(フリップフロップ73)に送ることができる。
This configuration is characterized in that the output clock CK02 of the
この例では、プロセッサコアからユーザインターフェイスへのデータ転送の例を示したが、同じようにユーザインターフェイス回路からプロセッサコアへのデータ転送も可能になることは明らかである。 In this example, the example of data transfer from the processor core to the user interface is shown. However, it is obvious that the data transfer from the user interface circuit to the processor core is also possible.
図10は、本発明による集積回路チップの第7の実施例を示す図である。図10において、図1Aと同一の構成要素は同一の番号で参照し、その説明は省略する。 FIG. 10 is a diagram showing a seventh embodiment of an integrated circuit chip according to the present invention. 10, the same components as those in FIG. 1A are referred to by the same numerals, and a description thereof will be omitted.
図10に示す集積回路チップ40Fは、回路ブロック41、回路ブロック42G、及び回路ブロック85を含む。回路ブロック41、回路ブロック42G、及び回路ブロック85はそれぞれ電源ドメインPD1、PD2、及びPD3に一致する。PD1とPD3とについては電源電圧が可変制御されており、PD2については固定の電源電圧である。
An
PD3の回路ブロック85にあるフリップフロップ86の入力クロックは、集積回路チップ40Fに搭載されているPLL回路43から供給される。具体的には、PLL回路43が出力するクロック信号CK0が、電圧固定のPD2内にある可変遅延回路82及び1/k分周器81により遅延及び分周され、クロック信号CK3としてPD3ドメインのフリップフロップ86に供給される。
The input clock of the flip-
3つの電源ドメインPD1、PD2、及びPD3間でデータ転送を同期して行うためには、3つのクロックCK1、CK2、及びCK3の位相を一致させなければならない。そこで、CK1とCK2との位相差を検出する位相比較回路50と、CK3とCK2との位相差を検出する位相比較回路80とを設ける。また位相比較回路50の出力である位相差信号SCK11及びSCK12と位相比較回路80の出力である位相差信号SCK22及びSCK23とに基づいて、制御信号CNT1及びCNT2を生成する制御回路83を設ける。
In order to synchronize data transfer among the three power domains PD1, PD2, and PD3, the phases of the three clocks CK1, CK2, and CK3 must be matched. Therefore, a
図11は、制御回路83の動作を示す図である。図11には、位相差信号SCK11、SCK12、SCK22、及びSCK23に基づいて、制御信号CNT1及びCNT2の値をどのように変化させるかを表形式で示してある。
FIG. 11 is a diagram illustrating the operation of the
例えば、CK1の位相よりCK2の位相が遅く(SCK11=0、SCK12=1)、CK3の位相よりCK2の位相が遅い場合(SCK22=1、SCK23=0)(図11においてBで示す欄)を考える。まずCK2の位相とCK3の位相とを合わせるように可変制御回路49及び82の制御を行う。具体的には、CNT2が000でない場合には、CNT2を1減少する。CNT2が000の場合にはCNT3を1増加する。これを繰り返すことによりCK2の位相とCK3の位相とは一致するようになる。つまりSCK2とSCK3とは共に0になる。このとき、CK2の位相がCK1の位相よりもまだ遅いならば、図11においてAで示す欄の条件になり、CK2とCK3とを一緒に変化させながらCK1の位相にあわせる。具体的には、CNT2とCNT3との両方とも000でないならば、CNT2とCNT3との両方とも1減少する。CNT2とCNT3とのどちらか一方でも000であるならば、CNT3を1増加する。これを繰り返すことにより、CK1、CK2、及びCK3の全てについて位相が揃う。なお図11中において、"*"はドントケアを示す。
For example, when the phase of CK2 is slower than the phase of CK1 (SCK11 = 0, SCK12 = 1), and the phase of CK2 is later than the phase of CK3 (SCK22 = 1, SCK23 = 0) (column indicated by B in FIG. 11). Think. First, the
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。 As mentioned above, although this invention was demonstrated based on the Example, this invention is not limited to the said Example, A various deformation | transformation is possible within the range as described in a claim.
40 集積回路チップ
41 回路ブロック
42 回路ブロック
43 PLL回路
44 1/m分周器
45 フリップフロップ
46 1/n分周器
47 フリップフロップ
48 可変遅延回路
49 可変遅延回路
50 位相比較回路
51 制御回路
40
Claims (4)
第2のクロックで動作する第2のフリップフロップを含み第2の電源電圧で動作する第2の回路ブロックと、
該第1のフリップフロップに供給される該第1のクロックの位相と、該第2のフリップフロップに供給される該第2のクロックの位相との位相差に応じた値を出力する位相比較回路と、
該位相比較回路の出力値に応じて該第2のフリップフロップに供給される該第2のクロックの位相を遅延させる第1の可変遅延回路
を含み、該第1の電源電圧が可変に制御され、
該第1のクロックを該第1のフリップフロップに供給する経路の遅延と実質的に同一の遅延を有する第1の模擬遅延経路と、
該第2のクロックを該第2のフリップフロップに供給する経路の遅延と実質的に同一の遅延を有する第2の模擬遅延経路と
を更に含み、該位相比較回路は、該第1の模擬遅延経路を伝搬する信号の位相と該第2の模擬遅延経路を伝搬する信号の位相との比較に応じた値を出力するよう構成される
ことを特徴とする半導体集積回路。 A first circuit block including a first flip-flop that operates based on a first clock and that operates with a first power supply voltage whose voltage value is variably controlled;
A second circuit block including a second flip-flop operating with a second clock and operating with a second power supply voltage;
A phase comparison circuit that outputs a value corresponding to a phase difference between the phase of the first clock supplied to the first flip-flop and the phase of the second clock supplied to the second flip-flop When,
A first variable delay circuit for delaying a phase of the second clock supplied to the second flip-flop according to an output value of the phase comparison circuit, wherein the first power supply voltage is variably controlled; ,
A first simulated delay path having a delay that is substantially the same as a delay of a path for supplying the first clock to the first flip-flop;
And a second simulated delay path having substantially the same delay as the path of supplying the second clock to the second flip-flop, wherein the phase comparison circuit includes the first simulated delay. A semiconductor integrated circuit characterized by outputting a value corresponding to a comparison between a phase of a signal propagating through a path and a phase of a signal propagating through the second simulated delay path.
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