KR20060114234A - Circuit for generating delay locking clock and method for generating delay locking clock - Google Patents

Circuit for generating delay locking clock and method for generating delay locking clock Download PDF

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KR20060114234A KR1020050036271A KR20050036271A KR20060114234A KR 20060114234 A KR20060114234 A KR 20060114234A KR 1020050036271 A KR1020050036271 A KR 1020050036271A KR 20050036271 A KR20050036271 A KR 20050036271A KR 20060114234 A KR20060114234 A KR 20060114234A
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Abstract

A circuit and a method for generating a delay locked clock are provided to generate a more stable delay locked clock, by preventing the period variation of a high level and a low level and the generation of glitch. In a synchronous semiconductor memory device outputting data in synchronization with a delay locked clock, a clock buffer buffers an external clock into an internal clock. An output buffer outputs data in synchronization with the delay locked clock. A phase comparator outputs a control signal by comparing the phases of the internal clock with a feedback clock, and outputs the control signal by synchronizing the control signal with another edge timing except a reference edge of the internal clock. A delay controller outputs a delay locked signal corresponding to the control signal. A delay line outputs a delay clock by delaying the internal clock as much as delay time responding to the delay locked signal. A delay model outputs the feedback signal by delaying the delayed clock outputted from the delay line as much as the modeling value of the delay value until the external clock is transferred to the output buffer. When the phases of two signals inputted to the phase comparator are equal, the delayed clock is outputted as the delay locked clock.

Description

지연고정클럭을 생성하는 회로 및 그 생성방법{CIRCUIT FOR GENERATING DELAY LOCKING CLOCK AND METHOD FOR GENERATING DELAY LOCKING CLOCK}CIRCUIT FOR GENERATING DELAY LOCKING CLOCK AND METHOD FOR GENERATING DELAY LOCKING CLOCK}

도1은 종래기술에 의한 지연고정루프의 블럭구성도.1 is a block diagram of a delay lock loop according to the prior art;

도2는 도1에 도시된 위상비교기를 나타내는 회로도.FIG. 2 is a circuit diagram showing a phase comparator shown in FIG.

도3은 도1에 도시된 딜레이라인을 나타내는 회로도.3 is a circuit diagram showing the delay line shown in FIG.

도4는 도1에 도시된 딜레이 컨트롤러를 나타내는 회로도.4 is a circuit diagram showing the delay controller shown in FIG.

도5는 도1 내지 도에 도시된 지연고정루프의 동작을 나타내는 회로도.Fig. 5 is a circuit diagram showing the operation of the delay locked loop shown in Figs.

도6은 본 발명의 바람직한 실시예에 따라 지연고정클럭을 생성하기 위한 회로도.6 is a circuit diagram for generating a delay locked clock in accordance with a preferred embodiment of the present invention.

도7은 도6에 도시된 회로도의 동작을 나타내는 파형도.Fig. 7 is a waveform diagram showing the operation of the circuit diagram shown in Fig. 6;

* 도면의 주요부분에 대한 부호의 설명 * Explanation of symbols on the main parts of the drawings

slo, sle : 지연고정될 클럭의 라이트쪽 이동신호.slo, sle: The write side movement signal of the clock to be delayed.

sro, sre : 지연고정될 클럭의 레프터쪽 이동신호.sro, sre: Left side shift signal of clock to be delayed.

Reg_1 ~ Reg_n : 딜레이라인에서의 딜레이 제어신호Reg_1 ~ Reg_n: Delay Control Signal in Delay Line

본 발명은 반도체 집적회로에 관한 것으로, 특히 반도체 메모리 장치등에 사용되는 지연고정된 클럭을 생성하는 회로 및 그 생성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor integrated circuits, and more particularly, to a circuit for generating a delayed clock for use in a semiconductor memory device and the like and a method of generating the same.

반도체 메모리 장치의 동작속도가 점점 더 빨라지게됨에 따라 입력된 클럭에 동기시켜 동작하게 되는 동기식 메모리 장치가 개발되었다. As the operation speed of a semiconductor memory device becomes faster and faster, a synchronous memory device that operates in synchronization with an input clock has been developed.

최근에는, 보다 빠르게 데이터를 처리하기 위해 입력된 클럭의 라이징 에지와 폴링에지에 모두 동시시켜 동작하게 되는 DDR 메모리 장치가 주로 시스템에 사용되고 있다.Recently, DDR memory devices that operate simultaneously with both the rising edge and the falling edge of an input clock to process data faster have been mainly used in a system.

메모리 장치는 외부에서 입력되는 클럭을 버퍼링한 내부클럭에 따라 데이터를 처리하게 되는데, 외부클럭을 입력받게 되는 클럭입력버퍼나 클럭신호가 전달되는 패드등에 의해서 필연적으로 내부적으로 사용되는 내부클럭신호는 외부클럭과 딜레이가 생기게된다.The memory device processes data according to an internal clock buffered from an external clock, and an internal clock signal necessarily used internally by a clock input buffer that receives an external clock or a pad to which a clock signal is transmitted is externally There is a clock and a delay.

외부클럭과 일정한 지연이 발생한 내부클럭에 따라 데이터를 출력시키게 되면, 시스템 입장에서는 클럭에 동기되어 데이터가 출력되는 것이 아니라 일정한 지연시간을 가지고 데이터가 출력되는 것으로 보여진다.When data is output in accordance with an external clock and an internal clock in which a certain delay occurs, it is seen that the data is output with a constant delay time, rather than being synchronized with a clock.

이를 해결하기 위해 메모리 장치는 내부적으로 일정한 지연시간을 고정시킨 지연고정된 클럭에 따라 데이터를 외부로 출력시키게 된다.In order to solve this problem, the memory device outputs data to the outside according to a delay locked clock which internally fixes a constant delay time.

메모리 장치가 지연고정된 클럭에 동기시켜 데이터를 외부로 출력하게 되면, 시스템 입장에서는 데이터가 메모리 장치에 입력된 클럭에 동기되어 외부로 데이터가 출력되는 것으로 보여지게 되는 것이다.When the memory device outputs data to the outside in synchronization with the delayed clock, the system is shown to output data to the outside in synchronization with the clock input to the memory device.

도1은 일반적으로 메모리 장치가 지연고정된 클럭을 출력할 때에 사용하는 지연고정루프의 블럭구성도이다.Fig. 1 is a block diagram of a delay locked loop which is generally used when a memory device outputs a delay locked clock.

도1을 참조하여 살펴보면, 지연고정된 클럭을 출력하기 위해 메모리 장치는 외부에서 입력된 클럭신호(clk,clkb)를 입력받는 클럭버퍼(10a,10b)와, 일정하게 고정된 지연시간만큼 클럭신호(clk,clkb)를 지연시킨 다음 출력하는 딜레이라인(30a,30b)과, 딜레이라인(30a,30b)에서 출력되어 클럭신호의 전달라인(clock signal line)을 거쳐 전달된 클럭신호(rclk_dll, fclk_dll)에 응답하여 메모리 코어영역에서 전달되는 데이터신호(Data)를 외부로 출력하는 출력버퍼(90)와, 지연고정된 클럭신호를 만들기 위한 루프를 형성하는 되는 클럭버퍼(20)와, 분주기(40)와, 더미 딜레이라인(60)와, 위상비교기(50)와, 딜레이 컨트롤러(70)와, 지연모델(80)을 구비한다.Referring to FIG. 1, in order to output a delay locked clock, a memory device may include clock buffers 10a and 10b receiving externally input clock signals clk and clkb, and clock signals for a fixed fixed delay time. Delay lines 30a and 30b for delaying (clk, clkb) and outputting them, and clock signals rclk_dll and fclk_dll which are output from the delay lines 30a and 30b and transmitted through a clock signal line. An output buffer 90 for outputting the data signal Data transmitted from the memory core region to the outside, a clock buffer 20 for forming a loop for making a delayed clock signal, and a divider ( 40, a dummy delay line 60, a phase comparator 50, a delay controller 70, and a delay model 80.

클럭버퍼(10a,10b)는 외부에서 입력되는 클럭신호(clk,clkb)를 버퍼링하여 내부클럭신호(rclk,fclk)로 각각 출력하며, 클럭버퍼(20)은 클럭버퍼(10a,10b)와 같은 구조로 만들어지며, 지연고정된 클럭신호를 생성하기 위한 지연고정루프 회로로 기준클럭을 제공하기 위해 구비된 것이다.The clock buffers 10a and 10b buffer the clock signals clk and clkb input from the outside and output them as internal clock signals rclk and fclk. The clock buffers 20 are the same as the clock buffers 10a and 10b. It is structured and provided to provide a reference clock with a delay locked loop circuit for generating a delay locked clock signal.

분주기(40)는 클럭버퍼(20)를 거쳐 입력되는 기준클럭을 더미 딜레이라인(60)으로 보내기 분주시키는 역학을 한다. 외부에서 입력되는 클럭의 주파수를 1/N(N은 양수, 보통 4 내지 8의 값을 가진다.)로 분주하게 되며, 분주를 하는 주된 이유는 전력소모를 줄이기 위해서이다. 지연고정루프를 이루는 각 회로(50,60,70,80)의 동작되는 횟수를 줄여 각 회로가 소모되는 전력을 줄이는 것이다.The divider 40 divides the reference clock inputted through the clock buffer 20 into the dummy delay line 60. The frequency of the externally input clock is divided by 1 / N (N is a positive number, usually 4 to 8). The main reason for the division is to reduce power consumption. By reducing the number of times each circuit (50, 60, 70, 80) of the delay locked loop is operated to reduce the power consumed by each circuit.

지연모델(80)은 메모리 장치의 외부에서 클럭이 입력되어 출력버퍼로 전달되어 데이터가 외부로 출력될 때까지의 지연요소를 모델링한 회로이다. 정확한 지연값을 모델링하는 것은 지연고정루프의 성능을 좌우하게 되는데, 클럭신호가 전달되는 패스를 그대로 모델링하거나, 일정한 비율로 줄이거나 또는 단순화하여 적용하는 방법이 있다. 실제 지연모델(80)은 클럭버퍼(10a,10b)와, 출력버퍼(90)등과 클럭인 지나가게 되는 라인등을 모델링하게 된다.The delay model 80 is a circuit modeling a delay element until a clock is input from the outside of the memory device, transferred to the output buffer, and the data is output to the outside. Modeling the correct delay value depends on the performance of the delay lock loop. There are methods of modeling the path through which the clock signal is transmitted as it is, or reducing or simplifying the ratio. The actual delay model 80 models the clock buffers 10a and 10b, the output buffer 90 and the like, and the lines passing through the clocks.

클럭신호의 전달라인(clock signal line)는 딜레이 라인에서 출력버퍼까지 지연고정된 클럭신호가 전달되는 패스를 말한다.A clock signal line is a path through which a delayed clock signal is transmitted from a delay line to an output buffer.

출력버퍼(90)는 지연고정된 클럭신호(rclk_dll,fclk_dll)에 응답하여 데이터 신호(Data)를 외부로 출력하게 되는 회로이다.The output buffer 90 outputs the data signal Data to the outside in response to the delayed clock signals rclk_dll and fclk_dll.

지연고정된 클럭신호(rclk_dll,fclk_dll)에 응답하여 데이터가 출력되면, 외부에서 보면 마치 클럭신호(clk,clkb)의 에지타이밍에 맞게 데이터가 출력되는 것으로 보여지게 된다.When data is output in response to the delay-locked clock signals rclk_dll and fclk_dll, it is seen that the data is output according to the edge timing of the clock signals clk and clkb.

도2는 도1에 도시된 위상비교기를 나타내는 회로도이다.FIG. 2 is a circuit diagram illustrating the phase comparator shown in FIG. 1.

도2를 참조하여 살펴보면, 위상비교기(50)는 분주기에서 입력되는 클럭(refclk)과 지연모델(80)에서 출력되는 피드백클럭(fb)의 위상차를 검출하기 위한 회로이다. 분주기(40)에서 입력되는 클럭(refclk)의 위상을 비교하기 때문에 외부에서 입력되는 클럭(clk)보다 주파수는 더 낮은 클럭을 비교하게 된다.Referring to FIG. 2, the phase comparator 50 is a circuit for detecting a phase difference between a clock refclk input from a divider and a feedback clock fb output from the delay model 80. Since the phase of the clock refclk input from the divider 40 is compared, the frequency is lower than the clock clk input from the outside.

위상비교기(50)는 두 입력클럭(refclk, fb)의 위상을 비교하는 비교부(51)와 비교부(51)의 비교결과에 따라 딜레이 컨트롤러(70)를 제어하기 위한 제어신호(sre,sro,slo,sle)를 출력하는 제어신호출력부(51)를 구비하게 된다.The phase comparator 50 controls signals delay and sro for controlling the delay controller 70 according to a comparison result of the comparator 51 and the comparator 51 comparing the phases of the two input clocks refclk and fb. and a control signal output unit 51 for outputting slo and sle.

도3은 도1에 도시된 딜레이라인을 나타내는 회로도이다.FIG. 3 is a circuit diagram illustrating the delay line shown in FIG. 1.

도3을 참조하여 살펴보면, 딜레이라인(30a,30b)은 클럭버퍼(10a,10b)에서 출력되는 내부클럭(rclk,fclk)를 딜레이 컨트롤러(70)에서 출력되는 지연고정신호(Reg_n ~ Reg_1)에 응답하여 일정한 시간만큰 지연시킨후 출력하는 회로이다.Referring to FIG. 3, the delay lines 30a and 30b transmit the internal clocks rclk and fclk output from the clock buffers 10a and 10b to the delay lock signals Reg_n to Reg_1 output from the delay controller 70. It is a circuit that outputs after delaying only a certain time in response.

딜레이라인(30a,30b)은 도3에 도시된 바와 같이 다수의 단위 딜레이(Unit delay1 ~ Unit delay n)를 구비하고 있는데, 각 단위딜레이는 딜레이 컨트롤러(70)에서 출력되는 각 지연고정신호(Reg_n ~ Reg_1)에 대응하여 활성화 또는 비활성화된다. As shown in FIG. 3, the delay lines 30a and 30b include a plurality of unit delays (Unit delay 1 to Unit delay n), and each unit delay signal (Reg_n) is output from the delay controller 70. It is activated or deactivated according to ~ Reg_1).

딜레이라인(30a,30b)은 각각 라이징용 클럭과 폴링용 클럭을 위해 존재하며 , 이는 클럭의 라이징에지와 폴링에지의 시점을 각각 별개로 처리하여 듀티의 왜곡을 최대한 막기 위한 것이다. Delay lines 30a and 30b exist for the rising clock and the falling clock, respectively, and this is to prevent the distortion of the duty as much as possible by processing the rising and falling edges of the clock separately.

더미 딜레이라인(60)은 딜레이라인(30a,30b)과 같은 구성을 가지게 되며, 분주기에서 출력되는 기준클럭(refclk)를 딜레이 컨트롤러(70)에서 출력되는 지연고정신호(Reg_n ~ Reg_1)에 응답하여 일정한 시간만큰 지연시킨후 출력하게 된다. 더미 딜레이라인(60)은 기준클럭(refclk)를 입력받아 동작하게 된다.The dummy delay line 60 has the same configuration as the delay lines 30a and 30b. The dummy delay line 60 responds to the delay lock signals Reg_n to Reg_1 output from the delay controller 70 with the reference clock refclk output from the divider. After a certain delay, the output will be delayed. The dummy delay line 60 is operated by receiving a reference clock refclk.

도4는 도1에 도시된 딜레이 컨트롤러를 나타내는 회로도이다.FIG. 4 is a circuit diagram illustrating the delay controller shown in FIG. 1.

도4를 참조하여 살펴보면, 딜레이 컨트롤러(60)는 쉬프터 레지스터까지 포함 된 회로블럭으로서, 위상비교기(50)으로부터 4개의 제어신호(sre,sro,slo,sle)를 입력받아 그에 응답하여 지연고정신호(Reg_n ~ Reg_1)중 하나를 활성화하여 출력하게 된다.Referring to FIG. 4, the delay controller 60 is a circuit block including a shifter register. The delay controller 60 receives four control signals sre, sro, slo, and sl from the phase comparator 50 in response to the delay lock signal. One of (Reg_n ~ Reg_1) is activated and printed.

도5는 도1 내지 도에 도시된 지연고정루프의 동작을 나타내는 회로도이다.FIG. 5 is a circuit diagram showing the operation of the delay locked loop shown in FIGS.

이하에서 도1 내지 도5를 참조하여 종래기술에 의한 지연고정된 클럭을 생성하는 과정과 그 문제점을 살펴본다.Hereinafter, a process and a problem of generating a delay locked clock according to the related art will be described with reference to FIGS. 1 to 5.

분주기에서는 클럭버퍼에서 출력되는 클럭을 정해진 비율대로 분주하여 기준클럭(refclk)으로 출력한다. 이어서 더미 딜레이라인(60)은 기준클럭(refclk)을 정해진 지연시간만큼 지연시킨 후 출력한다.In the divider, the clock output from the clock buffer is divided at a predetermined ratio and output as a reference clock (refclk). Next, the dummy delay line 60 delays the reference clock refclk by a predetermined delay time and outputs the delayed reference clock.

이어서 지연모델(80)은 더미 딜레이라인(60)에서 출력되는 지연된 클럭(clk_out)을 모델링된 내부회로에 의해 지연시킨 다음 피드백클럭(fb)으로 만들어 위상비교기(50)로 출력한다.Subsequently, the delay model 80 delays the delayed clock clk_out output from the dummy delay line 60 by the modeled internal circuit and then turns it into a feedback clock fb and outputs it to the phase comparator 50.

위상비교기(50)는 두 클럭(refclk,fb)의 위상을 비교하여 제어신호(sre,sro,slo,sle)를 출력하고, 딜레이 컨트롤러(70)는 제어신호에 대응하여 지연고정신호(Reg_n ~ Reg_1)중 하나를 활성화하여 출력한다.The phase comparator 50 compares the phases of the two clocks refclk and fb to output the control signals sre, sro, slo, and sl, and the delay controller 70 responds to the control signal to delay delay signals Reg_n to. Activate and print one of Reg_1).

더미 딜레이라인(60)과 딜레이라인(30a,30b)은 입력되는 지연고정신호(Reg_n ~ Reg_1)에 따라 지연되는 정도를 조정하게 된다.The dummy delay line 60 and the delay lines 30a and 30b adjust the degree of delay according to the input delay fixing signals Reg_n to Reg_1.

만약 위상비교기(50)에서 위상비교된 결과에 따라 레프터신호(slo,sle)가 활성화되어 출력되면, 그에 따라 지연된 클럭(clk_out)의 에지가 레프터쪽으로 이동할 수 있도록 조정될 것이고, 라이트신호(sro,sre)가 활성화되면, 그에 따라 지연 된 클럭(clk_out)의 에지가 라이트쪽으로 이동할 수 있도록 조정될 것이다.If the after-signal signals slo and sle are activated and output according to the result of the phase comparison in the phase comparator 50, the edges of the delayed clock clk_out will be adjusted to move to the left-to-left side. When sre is active, the edge of the delayed clock (clk_out) will be adjusted to move towards the light accordingly.

전술한 동작은 위상비교기(50)에 입력되는 두 클럭(refclk,fb)의의 에지 타이밍이 같을 때까지 비교하게 되고, 두 클럭(refclk,fb)의 위상이 같게 되면 더 이상 제어신호를 활성화시켜 출력하게 되지 않는다.The operation described above is compared until the edge timings of the two clocks refclk and fb input to the phase comparator 50 are the same, and when the two clocks refclk and fb become the same, the control signal is no longer activated and output. Not done.

이 때의 상태가 최종 위상이 고정된 상태이며, 이 때 딜레이라인(30a,30b)에 출력되는 신호가 출력버퍼(90)가 데이터를 외부로 출력하는데 사용하는 지연고정된 클럭신호(rclk_dll, fclk_dll)인 것이다.At this time, the final phase is fixed, and the delayed clock signals rclk_dll and fclk_dll, which are output to the delay lines 30a and 30b, are used by the output buffer 90 to output data to the outside. )

위상비교기에서 출력되는 제어신호(slo,sle,sro,sre)는 모두 4개가 있는데, 이 신호들은 기준클럭(refclk)의 라이징 에지에 동기되어 인에이블 또는 디스에이블된다.There are four control signals (slo, sle, sro, sre) output from the phase comparator. These signals are enabled or disabled in synchronization with the rising edge of the reference clock refclk.

제어신호(slo,sle,sro,sre)는 결국 더미 딜레이라인(60)에 구비되는 다수의 단위딜레이중 선택된 하나를 활성화시키게 되는 역할을 하게 된다.The control signals slo, sle, sro, sre eventually play a role of activating a selected one of a plurality of unit delays provided in the dummy delay line 60.

그러나, 이렇게 제어신호(slo,sle,sro,sre)가 기준클럭(refclk)의 라이징 에지에 동기되어 인에이블 또는 디스에이블되면, 딜레이라인에 구비되는 다수의 단위딜레이를 인에이블/디스에이블시키게 하는 지연고정신호(Reg_n ~ Reg_1)를 만드는 타이밍이 충분하지 않아 더미 딜레이라인에서는 입력되는 기준클럭(refclk)과 지연고정신호(Reg_n ~ Reg_1)간에 타이밍이 맞인 않아 출력신호(clk_out)에 글리치가 생기거나, 하이레벨의 구간이 왜곡되게 된다.However, when the control signals slo, sle, sro, and sre are enabled or disabled in synchronization with the rising edge of the reference clock refclk, a plurality of unit delays included in the delay line are enabled / disabled. In the dummy delay line, the timing is not matched between the input reference clock (refclk) and the delay lock signal (Reg_n ~ Reg_1) because the timing for making the delay lock signal (Reg_n ~ Reg_1) is not sufficient. , The high level section is distorted.

본 발명은 전술한 문제점을 해결하기 위해 제안된 것으로, 지연고정된 클럭신호를 만드는데 있어서, 글리치가 생기거나 왜곡된 파형이 생기지 않도록 하는 지연고정된 클럭신호를 생성하는 회로 및 그 방법을 제공함을 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been proposed to solve the above-described problem, and an object of the present invention is to provide a circuit and a method for generating a delayed clocked signal for preventing a glitch or a distorted waveform from being generated. It is done.

본 발명은 지연고정된 클럭에 동기되어 데이터를 출력시키는 동기형 반도체 장치에 있어서, 외부클럭을 내부클럭으로 버퍼링하여 출력하기 위한 클럭버퍼; 상기 지연고정된 클럭에 동기시켜 데이터를 출력하기 위한 출력버퍼; 상기 내부클럭과 피드백클럭의 위상을 비교하여 그에 대응하는 제어신호를 출력하되, 상기 제어신호를 상기 내부클럭의 기준에지(데이터를 처리하기 위한 기준타이밍을 가지는 에지)가 아닌 나머지 에지타이밍에 동기시켜 출력하기 위한 위한 위상비교기; 상기 제어신호에 대응하는 지연고정신호를 출력하기 위한 딜레이 컨트롤러; 상기 내부클럭을 상기 지연고정신호에 응답하는 지연시간만큼 지연시킨 지연된 클럭으로 출력하기 위한 딜레이라인; 및 상기 딜레이라인에서 출력되는 지연된 클럭을, 상기 외부클럭이 상기 출력버퍼로 전달되기 까지의 딜레이값을 모델링한 값만큼 지연시켜 상기 피드백신호로 출력하기 위한 지연모델을 구비하며, 상기 위상비교기에 입력되는 두 신호의 위상이 실질적으로 같을 때의 상기 지연된 클럭을 상기 지연고정된 클럭으로 출력하는 반도체 장치를 제공한다.A synchronous semiconductor device for outputting data in synchronization with a delay locked clock, comprising: a clock buffer configured to output an external clock buffered to an internal clock; An output buffer for outputting data in synchronization with the delay locked clock; Compare the phase of the internal clock and the feedback clock and output a control signal corresponding thereto, and synchronize the control signal with the remaining edge timing other than the reference edge (edge having a reference timing for processing data) of the internal clock. A phase comparator for outputting; A delay controller for outputting a delay lock signal corresponding to the control signal; A delay line for outputting the internal clock as a delayed clock delayed by a delay time in response to the delay lock signal; And a delay model for outputting the delayed clock outputted from the delay line as the feedback signal by delaying the delayed value until the external clock is transferred to the output buffer as a modeled value. Provided is a semiconductor device for outputting the delayed clock when the two signals to be substantially equal in phase to the delayed clock.

또한 본 발명은 외부클럭에 동기시켜 내부의 데이터를 외부로 출력시키기 위한 반도체 장치의 구동방법에 있어서, 상기 외부클럭을 버퍼링하여 내부클럭을 생 성하는 단계; 상기 내부클럭과 피드백클럭의 위상을 비교하여 그에 대응하는 제어신호를 출력하되, 상기 제어신호를 상기 내부클럭의 기준에지(데이터를 처리하기 위한 기준타이밍을 가지는 에지)가 아닌 나머지 에지타이밍에 동기시켜 출력하는 단계; 상기 제어신호에 대응하는 지연시간만큼 상기 내부클럭의 에지타이밍을 쉬프터 시킨 지연된 클럭을 출력하는 단계; 및 상기 지연된 클럭을 상기 외부클럭이 반도체 장치의 내부에서 지연되는 시간을 모델링한 시간만큼 지연시켜 상기 피드백신호로 출력하는 단계를 구비하고, 상기 내부클럭과 피드백클럭의 위상이 실질적으로 같을 때 상기 지연된 클럭에 동기시켜 상기 데이터를 외부로 출력하는 반도체 장치의 구동방법을 제공한다.The present invention also provides a method of driving a semiconductor device for outputting internal data to the outside in synchronization with an external clock, the method comprising: buffering the external clock to generate an internal clock; Compare the phase of the internal clock and the feedback clock and output a control signal corresponding thereto, and synchronize the control signal with the remaining edge timing other than the reference edge (edge having a reference timing for processing data) of the internal clock. Outputting; Outputting a delayed clock obtained by shifting the edge timing of the internal clock by a delay time corresponding to the control signal; And outputting the delayed clock as the feedback signal by delaying the time that the external clock is delayed in the semiconductor device as a modeled time, and outputting the delayed clock when the phase of the internal clock and the feedback clock are substantially the same. A method of driving a semiconductor device that outputs the data to the outside in synchronization with a clock is provided.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. do.

도6은 본 발명의 바람직한 실시예에 따라 지연고정클럭을 생성하기 위한 회로도로서, 특히 위상비교기를 나타내는 회로도이다.Fig. 6 is a circuit diagram for generating a delay locked clock according to a preferred embodiment of the present invention, in particular a circuit diagram showing a phase comparator.

본 실시예에 따른 반도체 장치는 기본적으로 도1에 도시하였던 지연고정된 클럭을 생성하기 위한 각 블럭을 사용한다. 이들의 구성은 도1을 참조하면되고, 특히 달라진 위상비교기에 대해서는 도6에 자세히 도시하였다. 참고로 위상비교부외의 나머지 블럭은 기본적으로 도1 내지 도4에 도시된 회로와 같은 구성을 가지게 된다.The semiconductor device according to the present embodiment basically uses each block for generating the delay locked clock shown in FIG. These configurations are referred to FIG. 1, and the changed phase comparators are shown in detail in FIG. For reference, the remaining blocks other than the phase comparator basically have the same configuration as the circuit shown in FIGS. 1 to 4.

도6을 참조하여 살펴보면, 본 실시예에 따른 반도체 장치는 지연고정된 클럭에 동기되어 데이터를 출력시키기 위해, 외부클럭을 내부클럭으로 버퍼링하여 출력하기 위한 클럭버퍼과, 상기 지연고정된 클럭에 동기시켜 데이터를 출력하기 위한 출력버퍼와, 상기 내부클럭과 피드백클럭의 위상을 비교하여 그에 대응하는 제어신호를 출력하되, 상기 제어신호를 상기 내부클럭의 기준에지(데이터를 처리하기 위한 기준타이밍을 가지는 에지)가 아닌 나머지 에지타이밍에 동기시켜 출력하기 위한 위한 위상비교기와, 상기 제어신호에 대응하는 지연고정신호를 출력하기 위한 딜레이 컨트롤러와, 상기 내부클럭을 상기 지연고정신호에 응답하는 지연시간만큼 지연시킨 지연된 클럭으로 출력하기 위한 딜레이라인과, 상기 딜레이라인에서 출력되는 지연된 클럭을, 상기 외부클럭이 상기 출력버퍼로 전달되기 까지의 딜레이값을 모델링한 값만큼 지연시켜 상기 피드백신호로 출력하기 위한 지연모델을 구비하며, 상기 위상비교기에 입력되는 두 신호의 위상이 실질적으로 같을 때의 상기 지연된 클럭을 상기 지연고정된 클럭으로 출력하게 된다.Referring to FIG. 6, the semiconductor device according to the present exemplary embodiment includes a clock buffer for buffering and outputting an external clock to an internal clock to output data in synchronization with a delay locked clock, and in synchronization with the delay locked clock. An output buffer for outputting data and a phase of the internal clock and the feedback clock are compared and a control signal corresponding thereto is output, and the control signal is a reference edge of the internal clock (edge having a reference timing for processing data). A phase comparator for outputting in synchronization with the remaining edge timings, a delay controller for outputting a delay lock signal corresponding to the control signal, and delaying the internal clock by a delay time in response to the delay lock signal. A delay line for outputting a delayed clock and a delayed output from the delay line And a delay model for outputting the clock as the feedback signal by delaying the delay value until the external clock is transferred to the output buffer as a modeled value, and the phase of the two signals input to the phase comparator is substantially The delayed clock at the same time is output as the delay locked clock.

위상비교기(50)는 내부클럭(refclk)의 기준에지에 동기시켜, 내부클럭(refclk)과 피드백클럭(fb)의 위상을 비교하는 비교부(51)와, 내부클럭(refclk)을 반전하여 출력하기 위한 인버터(I)와, 비교부(51)의 결과신호를 인버터(I)의 출력신호에 동기시켜, 제어신호(sre,sro,slo,sle)로 출력하기 위한 제어신호 출력부(52a)를 구비한다.The phase comparator 50 synchronizes the reference edge of the internal clock refclk, inverts the comparator 51 for comparing the phases of the internal clock refclk and the feedback clock fb, and inverts the internal clock refclk. The control signal output unit 52a for synchronizing the output signal of the inverter I with the inverter I to be outputted with the output signal of the inverter I to output the control signals sre, sro, slo, and sl. It is provided.

또한, 본 실시예에 따른 반도체 장치도 클럭버퍼에서 출력되는 내부클럭을 소정주기로 분주한 분주된 내부클럭으로 생성한 다음, 이를 위상비교기와 딜레이라 인으로 제공하기 위한 분주기를 더 구비하게 된다.(도1 참조)In addition, the semiconductor device according to the present exemplary embodiment may further include an internal clock output from the clock buffer as a divided internal clock divided into predetermined periods, and then further include a divider for providing the phase comparator and the delay line. (See Figure 1)

또한, 본 실시예에 따른 반도체 장치는 외부에서 입력되는 클럭을 전달하기 위한 두개의 클럭버퍼와, 2개의 딜레이라인과, 지연고정된 클럭을 출력하기 위한 클럭버퍼와 더미 딜레이라인을 따로 구비하게 된다.In addition, the semiconductor device according to the present exemplary embodiment includes two clock buffers for transferring a clock input from the outside, two delay lines, a clock buffer for outputting a delayed clock, and a dummy delay line. .

도7은 도6에 도시된 회로도의 동작을 나타내는 파형도이다. 이하에서는 도6과 도6을 참조하여 본 실시예에 따른 반도체 메모리 장치가 지연고정된 클럭을 생성하는 방법에 대하여 살펴본다.FIG. 7 is a waveform diagram showing the operation of the circuit diagram shown in FIG. Hereinafter, a method of generating a delay locked clock by the semiconductor memory device according to the present exemplary embodiment will be described with reference to FIGS. 6 and 6.

먼저, 외부에서 입력되는 클럭을 버퍼링하여 내부클럭을 생성하고, 생성된 내부클럭은 위상비교기에서 피드백클럭(fb)과 비교된다.First, an internal clock is generated by buffering an externally input clock, and the generated internal clock is compared with a feedback clock fb in a phase comparator.

위상비교기(50)의 비교부(51)에서는 내부클럭(refclk)와, 피드백클럭(fb)의 위상을 비교하고, 제어신호 출력부(52a)에서는 그 결과에 따른 제어신호를 출력하되, 인버터(I)에 의해 반전된 내부클럭(refclk)에 동기되어 제어신호(sre,sro,slo,sle)를 출력하게 된다.The comparator 51 of the phase comparator 50 compares the phase of the internal clock refclk and the feedback clock fb, and outputs a control signal according to the result from the control signal output unit 52a. The control signals sre, sro, slo, and sl are output in synchronization with the internal clock refclk inverted by I).

따라서 도7에 도시된 바와 같이, 내부클럭(refclk)의 폴링에지에 동기되어 제어신호(sre,sro,slo,sle)가 출력된다.Therefore, as shown in FIG. 7, the control signals sre, sro, slo, and sle are output in synchronization with the polling edge of the internal clock refclk.

내부클럭(refclk)의 폴링에지는 내부클럭의 기준에지(데이터를 처리하기 위한 기준타이밍을 가지는 에지)가 아닌 나머지 에지이며, 이 타이밍에 동기되어 제어신호(sre,sro,slo,sle)가 딜레이컨트롤러로 출력되는 것이다.The polling edge of the internal clock (refclk) is not the reference edge of the internal clock (the edge having the reference timing for processing data), and the remaining edges are synchronized with this timing so that the control signals (sre, sro, slo, sl) are delayed. It is output to the controller.

딜레이컨트롤러는 다수 출력되는 지연고정신호(Reg_1 ~ Reg_n)중 하나를 제어신호(sre,sro,slo,sle)에 응답하여 활성화시켜 더미 딜레이라인으로 출력하게 된 다.The delay controller activates one of a plurality of delayed fixed signals Reg_1 to Reg_n in response to the control signals sre, sro, slo, and sl to output the dummy delay lines.

더미 딜레이라인은 내부클럭(refclk)을 다수의 지연고정신호(Reg_1 ~ Reg_n)중 선택적으로 활성화되는 지연고정신호에 대응하는 지연고정된 딜레이만큼 지연시킨 지연된 클럭(clk_out)을 출력하게 된다.The dummy delay line outputs a delayed clock (clk_out) in which an internal clock (refclk) is delayed by a delayed fixed delay corresponding to a delayed fixed signal selectively activated among the plurality of delayed fixed signals (Reg_1 to Reg_n).

위상비교부는 내부클럭과 피드백클럭의 위상이 실질적으로 같을 때까지 비교하고, 내부클럭과 피드백클럭의 위상이 같을 때 출력되는 지연된 클럭(clk_out)이 지연고정된 클럭이 되고, 출력버퍼에서 데이터를 외부로 출력하는 기준신호가 되는 것이다.The phase comparator compares the internal clock and the feedback clock until the phase is substantially the same, and the delayed clock (clk_out) outputted when the internal clock and the feedback clock are the same phase becomes the delayed clock, and outputs the data from the output buffer. It will be a reference signal to be output.

피드백신호란 더미 딜레이라인에서 출력된 지연된 클럭(clk_out)이 지연모델을 통과한 신호이다.The feedback signal is a signal from which a delayed clock (clk_out) output from the dummy delay line passes the delay model.

따라서 위상비교부에 입력되는 내부클럭과 피드백클럭의 위상이 실질적으로 같다는 말은 더미 딜레이라인과 지연모델을 통과한 신호와 그렇지 않은 신호의 위상이 한 주기만큼 정확하게 일치한다는 것을 의미한다.Therefore, the fact that the phase of the internal clock and the feedback clock input to the phase comparator is substantially the same means that the phase of the signal passing through the dummy delay line and the delay model and the signal that is not the same coincide by one period.

결국 지연고정된 클럭을 찾는다는 것은 클럭의 한 주기에서 클럭버퍼와 출력버퍼와 클럭전달경로등에 의해 지연되는 시간의 나머지 시간을 찾는 것을 말하는 것이고, 이 찾은 시간만큼 딜레이라인이 지연시킨다면 반도체 장치의 내부에서 내부클럭이 지연되는 구간을 한주기로 하게 되는 것이다.After all, to find the delay locked clock means to find the rest of the time delayed by the clock buffer, the output buffer, and the clock transmission path in one cycle of the clock, and if the delay line delays by the found time, In this section, the internal clock is delayed in one cycle.

이 때 위상비교기는 비교할 때 마다 소모되는 전류의 양을 줄이기 위해 분주된 클럭을 이용해서 비교하게 된다.In this case, the phase comparators are compared using a divided clock to reduce the amount of current consumed each time.

한편, 위상비교기에서 제어신호가 출력되는 타이밍이 내부클럭(refclk)의 폴 링에지, 즉 데이터가 출력되는 기준타이밍과는 반대의 타이밍에 출력됨으로서, 딜레이컨트롤러에서 딜레이라인으로 지연고정신호(Reg_1 ~ Reg_n)가 출력되는 타이밍에 여유가 생기고, 이로 인해 딜레이라인에서는 이미 입력된 지연고정신호(Reg_1 ~ Reg_n)에 응답하여 입력되는 클럭을 지연시켜 출력할 수 있는 것이다.Meanwhile, the timing at which the control signal is output from the phase comparator is output at a timing opposite to the falling edge of the internal clock (refclk), that is, the reference timing at which data is output. The timing at which Reg_n) is output is allowed, which causes the delay line to delay and output the input clock in response to delay input signals Reg_1 to Reg_n already input.

도7에 도시된 바와 같이, 내부클럭신호의 하강에지에 제어신호(slo,sle)가 생성되고, 그에 응답하여 지연고정신호(Reg_1 ~ Reg_n)가 출력되면, 딜레이라인의 내부에 있는 다수의 단위딜레이에서 출력되는 신호가 글리치가 제거된다. 따라서 딜레이라인에서 출력되는 최종 클럭은 안정된 파형으로 출력될 수 있는 것이다.As shown in FIG. 7, when the control signals slo and sl are generated at the falling edges of the internal clock signal, and the delay lock signals Reg_1 to Reg_n are output in response thereto, a plurality of units inside the delay line. The signal output from the delay removes glitches. Therefore, the final clock output from the delay line can be output as a stable waveform.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

본 발명에 의해서 지연고정된 클럭을 생성할 때에 글리치가 생성되거나, 하이레벨과 로우레벨의 구간 변화가 생기는 것을 막을 수 있어, 보다 안정적인 지연고정된 클럭을 생성할 수 있다. According to the present invention, when the delayed clock is generated, a glitch is generated or a change in the interval between the high level and the low level can be prevented, so that a more stable delayed clock can be generated.

따라서 본 발명에 의해 지연고정된 클럭을 생성하게 되면, 반도체 장치의 데이터 입출력을 보다 안정적으로 수행할 수 있다.Therefore, when the delayed clock is generated according to the present invention, data input and output of the semiconductor device can be more stably performed.

Claims (7)

지연고정된 클럭에 동기되어 데이터를 출력시키는 동기형 반도체 장치에 있어서,A synchronous semiconductor device for outputting data in synchronization with a delay locked clock, 외부클럭을 내부클럭으로 버퍼링하여 출력하기 위한 클럭버퍼;A clock buffer for buffering and outputting the external clock to the internal clock; 상기 지연고정된 클럭에 동기시켜 데이터를 출력하기 위한 출력버퍼;An output buffer for outputting data in synchronization with the delay locked clock; 상기 내부클럭과 피드백클럭의 위상을 비교하여 그에 대응하는 제어신호를 출력하되, 상기 제어신호를 상기 내부클럭의 기준에지(데이터를 처리하기 위한 기준타이밍을 가지는 에지)가 아닌 나머지 에지타이밍에 동기시켜 출력하기 위한 위한 위상비교기;Compare the phase of the internal clock and the feedback clock and output a control signal corresponding thereto, and synchronize the control signal with the remaining edge timing other than the reference edge (edge having a reference timing for processing data) of the internal clock. A phase comparator for outputting; 상기 제어신호에 대응하는 지연고정신호를 출력하기 위한 딜레이 컨트롤러;A delay controller for outputting a delay lock signal corresponding to the control signal; 상기 내부클럭을 상기 지연고정신호에 응답하는 지연시간만큼 지연시킨 지연된 클럭으로 출력하기 위한 딜레이라인; 및A delay line for outputting the internal clock as a delayed clock delayed by a delay time in response to the delay lock signal; And 상기 딜레이라인에서 출력되는 지연된 클럭을, 상기 외부클럭이 상기 출력버퍼로 전달되기 까지의 딜레이값을 모델링한 값만큼 지연시켜 상기 피드백신호로 출력하기 위한 지연모델을 구비하며,And a delay model for outputting the delayed clock output from the delay line as the feedback signal by delaying the delay value until the external clock is transferred to the output buffer as a modeled value. 상기 위상비교기에 입력되는 두 신호의 위상이 실질적으로 같을 때의 상기 지연된 클럭을 상기 지연고정된 클럭으로 출력하는 반도체 장치.And output the delayed clock as the delay locked clock when the phases of two signals input to the phase comparator are substantially the same. 제 1 항에 있어서,The method of claim 1, 상기 위상비교기는The phase comparator 상기 내부클럭의 기준에지에 동기시켜, 상기 내부클럭과 상기 피드백클럭의 위상을 비교하는 비교부;A comparison unit configured to compare phases of the internal clock and the feedback clock in synchronization with a reference edge of the internal clock; 상기 내부클럭을 반전하여 출력하기 위한 인버터; 및An inverter for inverting and outputting the internal clock; And 상기 비교부의 결과신호를 상기 인버터의 출력신호에 동기시켜, 상기 제어신호로 출력하기 위한 제어신호 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.And a control signal output section for synchronizing the result signal of the comparator with an output signal of the inverter and outputting the control signal as the control signal. 제 2 항에 있어서,The method of claim 2, 상기 클럭버퍼에서 출력되는 내부클럭을 소정주기로 분주한 분주된 내부클럭으로 생성한 다음, 이를 상기 위상비교기와 딜레이라인으로 제공하기 위한 분주기를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.And a divider for generating an internal clock output from the clock buffer as a divided internal clock divided by a predetermined period and then providing the internal clock to the phase comparator and a delay line. 제 3 항에 있어서,The method of claim 3, wherein 외부에서 입력되는 제1 외부클럭과 상기 제1 외부클럭을 반전한 제2 외부클럭을 각각 입력받아 각각 제1 내부클럭과 제2 내부클럭을 출력하기 위한 데이터억세스용 제1 및 제2 클럭버퍼; 및First and second clock buffers for data access for receiving a first external clock and a second external clock inverting the first external clock respectively and outputting a first internal clock and a second internal clock; And 상기 딜레이 컨트롤러에서 출력되는 지연고정신호의 제어에 따라, 상기 데이터억세스용 제1 및 제2 클럭버퍼에서 출력되는 제1 내부클럭과 제2 내부클럭을 소정시간 지연시킨 라이징데이터용 지연고정된 클럭과 폴링데이터용 지연고정된 클럭을 출력하기 위한 데이터억세스용 제1 및 제2 딜레이라인을 더 구비하고,According to the control of the delay lock signal output from the delay controller, a delay fixed clock for the rising data for delaying the first internal clock and the second internal clock output from the first and second clock buffers for a predetermined time; And first and second delay lines for data access for outputting a delay locked clock for polling data. 상기 출력버퍼는 상기 라이징데이터용 지연고정된 클럭과 폴링데이터용 지연고정된 클럭에 동기시켜 입력되는 데이터를 출력하는 것을 특징으로 하는 반도체 메모리 장치.And the output buffer outputs data input in synchronization with the delay locked clock for the rising data and the delay locked clock for the falling data. 외부클럭에 동기시켜 내부의 데이터를 외부로 출력시키기 위한 반도체 장치의 구동방법에 있어서,A driving method of a semiconductor device for outputting internal data to the outside in synchronization with an external clock, 상기 외부클럭을 버퍼링하여 내부클럭을 생성하는 단계;Buffering the external clock to generate an internal clock; 상기 내부클럭과 피드백클럭의 위상을 비교하여 그에 대응하는 제어신호를 출력하되, 상기 제어신호를 상기 내부클럭의 기준에지(데이터를 처리하기 위한 기준타이밍을 가지는 에지)가 아닌 나머지 에지타이밍에 동기시켜 출력하는 단계;Compare the phase of the internal clock and the feedback clock and output a control signal corresponding thereto, and synchronize the control signal with the remaining edge timing other than the reference edge (edge having a reference timing for processing data) of the internal clock. Outputting; 상기 제어신호에 대응하는 지연시간만큼 상기 내부클럭의 에지타이밍을 쉬프터 시킨 지연된 클럭을 출력하는 단계; 및Outputting a delayed clock obtained by shifting the edge timing of the internal clock by a delay time corresponding to the control signal; And 상기 지연된 클럭을 상기 외부클럭이 반도체 장치의 내부에서 지연되는 시간을 모델링한 시간만큼 지연시켜 상기 피드백신호로 출력하는 단계를 구비하고,Outputting the delayed clock as the feedback signal by delaying the time that the external clock is delayed inside the semiconductor device by a modeling time; 상기 내부클럭과 피드백클럭의 위상이 실질적으로 같을 때 상기 지연된 클럭 에 동기시켜 상기 데이터를 외부로 출력하는 반도체 장치의 구동방법.And transmitting the data to the outside in synchronization with the delayed clock when the phases of the internal clock and the feedback clock are substantially the same. 제 5 항에 있어서,The method of claim 5, 상기 내부클럭과 피드백클럭의 위상을 비교하는 단계에서는 상기 내부클럭을 소정주기로 분주한 분주된 내부클럭을 사용하는 것을 특징으로 하는 반도체 장치의 구동방법.And comparing the phases of the internal clock and the feedback clock by using a divided internal clock in which the internal clock is divided at a predetermined period. 제 6 항에 있어서,The method of claim 6, 내부클럭의 에지타이밍을 쉬프터 시킨 지연된 클럭을 출력하는 단계에서 상기 내부클럭을 소정주기로 분주한 분주된 내부클럭을 사용하는 것을 특징으로 하는 반도체 장치의 구동방법.And a divided internal clock in which the internal clock is divided at predetermined periods in the step of outputting a delayed clock which shifts the edge timing of the internal clock.
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