KR100791001B1 - Cas latency circuit and semiconductor memory device having the same - Google Patents

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KR100791001B1 KR1020060106720A KR20060106720A KR100791001B1 KR 100791001 B1 KR100791001 B1 KR 100791001B1 KR 1020060106720 A KR1020060106720 A KR 1020060106720A KR 20060106720 A KR20060106720 A KR 20060106720A KR 100791001 B1 KR100791001 B1 KR 100791001B1
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latency
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latency control
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정병훈
고승범
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Abstract

A CAS latency circuit and a semiconductor memory device having the same are provided to generate a stable CAS latency signal in a high speed semiconductor memory device, regardless of the variation of PVT(Process, Voltage, Temperature) or using an external clock with high frequency. An internal read command signal generation part(110) generates an internal read command signal(PREAD) in response to a read command. A latency clock signal generation part(120) generates a plurality of latency clock signals. A latency signal generation part(130) receives the internal read command signal and the latency control clocks, and generates a latency signal by shifting the internal read command signal. The latency control clock generation part generates at least one first latency control clock having a constant margin to the internal read command signal by using a PREAD replica.

Description

카스 레이턴시 회로 및 이를 구비하는 반도체 메모리 장치{CAS Latency Circuit and Semiconductor Memory Device having the same} CAS Latency Circuit and Semiconductor Memory Device having the same

도 1은 레이턴시 신호를 발생하는 일반적인 카스 레이턴시 회로를 나타내는 회로도이다. 1 is a circuit diagram illustrating a general cas latency circuit that generates a latency signal.

도 2는 도 1의 카스 레이턴시 회로의 동작을 나타내는 파형도이다. FIG. 2 is a waveform diagram illustrating an operation of the cas latency circuit of FIG. 1.

도 3은 본 발명의 일실시예에 따른 카스 레이턴시 회로를 나타내는 블록도이다.3 is a block diagram illustrating a cas latency circuit according to an embodiment of the present invention.

도 4는 도 3에 도시된 제1 레이턴시 제어클록을 생성하는 다른 예를 나타내기 위한 블록도이다.FIG. 4 is a block diagram illustrating another example of generating the first latency control clock shown in FIG. 3.

도 5는 도 3의 레이턴시 신호 발생부와 지연블록을 상세히 나타내는 블록도이다. 5 is a block diagram illustrating in detail the latency signal generator and the delay block of FIG. 3.

도 6는 도 3의 레이턴시 신호 발생부와 지연블록을 상세히 나타내는 회로도이다. FIG. 6 is a circuit diagram illustrating in detail the latency signal generator and the delay block of FIG. 3.

도 7은 도 3의 카스 레이턴시 회로의 동작의 일예를 나타내는 파형도이다. FIG. 7 is a waveform diagram illustrating an example of an operation of the cas latency circuit of FIG. 3.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100: 카스 레이턴시 회로 110: 내부 독출명령 신호 발생부100: cas latency circuit 110: internal read command signal generator

111: 디코더 112: PREAD 제너레이터111: decoder 112: PREAD generator

120: 레이턴시 제어클록 발생부 121: 지연 동기 루프120: latency control clock generator 121: delay synchronization loop

122: 클록 분주기 123: DLL 리플리카122: clock divider 123: DLL replica

124: PREAD 리플리카 125: 오드/이븐 분리부124: PREAD replica 125: Aether / even separator

126: 지연블록 130: 레이턴시 신호 발생부126: delay block 130: latency signal generator

본 발명은 카스 레이턴시 회로 및 이를 구비하는 반도체 메모리 장치에 관한 것으로서, 더 자세하게는 고속의 반도체 메모리 장치에 있어서 안정적인 레이턴시 신호를 발생하기 위한 카스 레이턴시 회로 및 이를 구비하는 반도체 메모리 장치에 관한 것이다.The present invention relates to a cascade latency circuit and a semiconductor memory device having the same, and more particularly, to a cascade latency circuit for generating a stable latency signal in a high speed semiconductor memory device and a semiconductor memory device including the same.

동기식 반도체 장치는 외부로부터 인가되는 외부 클럭에 동기되어 데이터를 입출력한다. 반도체 장치의 외부 인터페이스가 외부 클럭에 동기되어 이루어지므로, 컨트롤러(controller)로부터 독출 명령이 제공된 이후 몇 번째 클럭 싸이클에서 유효한 데이터가 출력되어야 하는지를 미리 설정할 수 있다. The synchronous semiconductor device inputs and outputs data in synchronization with an external clock applied from the outside. Since the external interface of the semiconductor device is made in synchronization with an external clock, it is possible to set in advance how many clock cycles valid data should be output after a read command is provided from a controller.

카스 레이턴시(CAS Latency)는 독출 명령 또는 칼럼 어드레스가 메모리 장치에 인가된 시점으로부터 메모리 장치의 외부로 데이터가 출력되기까지의 시간을 외부 클럭 싸이클의 배수로 표현한 것이다. 즉, 데이터는 독출 명령의 수신 후 카스 레이턴시 만큼의 클럭 싸이클 후에 메모리 장치로부터 출력된다. CAS Latency represents the time from when the read command or the column address is applied to the memory device to the outside of the memory device as a multiple of the external clock cycle. That is, data is output from the memory device after a clock cycle equal to the cascade latency after the reception of the read command.

도 1은 레이턴시 신호를 발생하는 일반적인 카스 레이턴시 회로를 나타내는 회로도이다. 도시된 바와 같이 상기 카스 레이턴시 회로(10)는 하나 이상의 플립플롭(11_1 내지 11_4)과 하나 이상의 신호 지연부(12_1 내지 12_3)를 구비할 수 있다. 1 is a circuit diagram illustrating a general cas latency circuit that generates a latency signal. As shown, the cas latency circuit 10 may include one or more flip-flops 11_1 to 11_4 and one or more signal delay units 12_1 to 12_3.

레이턴시(Latency) 신호는 내부 독출명령 신호(PREAD)를 래치함으로써 생성된다. 도시된 바와 같이 상기 하나 이상의 플립플롭(11_1 내지 11_4) 각각은, 클럭단을 통해 클럭신호(Platclk_1 내지 Platclk_4)를 입력받는다. 상기 클럭신호(Platclk_1 내지 Platclk_4)는 출력 클럭(CLKDQ)을 지연시켜 생성될 수 있다. The latency signal is generated by latching the internal read command signal PREAD. As illustrated, each of the one or more flip-flops 11_1 to 11_4 receives the clock signals Platclk_1 to Platclk_4 through a clock terminal. The clock signals Platclk_1 to Platclk_4 may be generated by delaying the output clock CLKDQ.

상기 도 1에 도시되는 카스 레이턴시 회로는, 카스 레이턴시(CL)가 일예로서 4로 설정된 경우의 레이턴시 신호(LATENCY)를 출력한다. 내부 독출명령 신호(PREAD)는 플립플롭(11_1)으로 입력되어 클럭신호 Platclk_1의 상승에지(rising edge)에 의해 래치된다. 플립플롭(11_1)의 출력신호는 플립플롭(11_2)로 입력되어 클럭신호 Platclk_2의 상승에지에 의해 래치된다. 상기와 같은 과정을 통해 내부 독출명령 신호(PREAD)가 4 회에 걸쳐 래치됨으로써 레이턴시 신호(LATENCY)가 발생된다. The cas latency circuit shown in FIG. 1 outputs a latency signal LATENCY when the cas latency CL is set to 4 as an example. The internal read command signal PREAD is input to the flip-flop 11_1 and latched by the rising edge of the clock signal Platclk_1. The output signal of the flip-flop 11_1 is input to the flip-flop 11_2 and latched by the rising edge of the clock signal Platclk_2. Through the above process, the internal read command signal PREAD is latched four times to generate a latency signal LATENCY.

도 2는 도 1의 카스 레이턴시 회로의 동작을 나타내는 파형도이다. 외부 클럭(CLK)와 내부 클럭(intCLK) 및 지연 동기클럭(PDLL)의 파형은 도 2에 도시된 바와 같다. 내부 클럭(intCLK)는 외부 클럭(CLK)의 A 지점에 응답하여 생성되며, 외부 클럭(CLK)에 대해 소정시간 지연된다. 또한 지연 동기클럭(PDLL)는 외부 클럭(CLK)의 B 지점에 응답하여 생성되며 외부 클럭(CLK)에 대해 소정시간 위상이 앞서는 신호이다. FIG. 2 is a waveform diagram illustrating an operation of the cas latency circuit of FIG. 1. The waveforms of the external clock CLK, the internal clock intCLK, and the delay synchronization clock PDLL are shown in FIG. 2. The internal clock intCLK is generated in response to the point A of the external clock CLK, and is delayed by a predetermined time with respect to the external clock CLK. In addition, the delay synchronization clock PDLL is generated in response to the point B of the external clock CLK and is a signal in which a predetermined time phase is advanced with respect to the external clock CLK.

또한 내부 독출명령 신호(PREAD)의 펄스폭은 외부 클럭(CLK)의 한 주기에 해당하며, 출력 클럭(CLKDQ)은 지연 동기클럭(PDLL)에 응답하여 생성되며 상기 외부 클럭(CLK)와 동일한 주파수를 갖는다. In addition, the pulse width of the internal read command signal PREAD corresponds to one period of the external clock CLK, and the output clock CLKDQ is generated in response to the delay synchronization clock PDLL and has the same frequency as the external clock CLK. Has

상술하였던 바와 같이 카스 레이턴시 회로(10)에서는, 내부 독출명령 신호(PREAD)가 출력 클럭(CLKDQ)을 지연한 클럭신호(Platclk_1 내지 Platclk_4)의 상승에지에 의해 래치된다. 그러나, 동기식 반도체 메모리 장치의 속도가 증가함에 따라 외부 클럭(CLK)의 주파수가 증가하게 되므로 A 지점과 B 지점 사이의 시간간격이 짧아지게 된다. As described above, in the cas latency circuit 10, the internal read command signal PREAD is latched by the rising edge of the clock signals Platclk_1 to Platclk_4 that delayed the output clock CLKDQ. However, as the speed of the synchronous semiconductor memory device increases, the frequency of the external clock CLK increases so that the time interval between the points A and B becomes short.

안정적으로 레이턴시 신호를 출력하기 위해서는, 내부 독출명령 신호(PREAD)가 안정적으로 출력 클럭(CLKDQ) 및 이를 지연한 신호에 의해 래치되어야 한다. 그러나 외부 클럭(CLK)의 주파수가 증가하게 되면, 내부 독출명령 신호(PREAD)와 출력 클럭(CLKDQ)의 마진(margin)이 작아지게 된다. 즉, 외부 클럭(CLK)의 주파수가 증가하게 되면, 내부 독출명령 신호(PREAD)의 펄스폭이 작아지게 되고 출력 클럭(CLKDQ)의 위상이 앞서게 된다. 또한 내부 독출명령 신호(PREAD)는 클럭 도메인이며 출력 클럭(CLKDQ)은 DLL(Delay Locked Loop) 클럭 도메인이므로, 두 도메인 간의 스큐(skew)는 클럭 주파수 및 주위 압력, 온도 등에 영향을 받게 된다. In order to stably output the latency signal, the internal read command signal PREAD must be latched by the output clock CLKDQ and the signal which delayed it stably. However, as the frequency of the external clock CLK increases, the margin of the internal read command signal PREAD and the output clock CLKDQ decreases. That is, when the frequency of the external clock CLK increases, the pulse width of the internal read command signal PREAD decreases and the phase of the output clock CLKDQ advances. In addition, since the internal read command signal PREAD is a clock domain and the output clock CLKDQ is a delay locked loop (DLL) clock domain, skew between the two domains is affected by clock frequency, ambient pressure, and temperature.

상술한 바와 같은 경우에 있어서, 작아지게 된 마진으로 인한 원인 또는 출력 클럭(CLKDQ)의 위상이 내부 독출명령 신호(PREAD)의 펄스폭보다 앞서게 되는 원인으로 인하여 내부 독출명령 신호(PREAD)가 정상적으로 래치되지 못하므로, 카스 레이턴시에 따른 적절한 카운팅을 할 수 없는 문제가 발생할 수 있다. 도 1에서와 같이 신호 지연부(12_1 내지 12_3)를 두어, 출력 클럭(CLKDQ)을 소정시간 지연시킨 신호(Platclk_1 내지 Platclk_3)에 의해 내부 독출명령 신호(PREAD)가 래치되도록 할 수 있으나, 고속으로 동작하는 반도체 메모리 장치에서 사용되는 고주파 신호를 충분한 시간으로 지연시키는 데는 한계가 있다. In the above-described case, the internal read command signal PREAD is normally latched due to a smaller margin or a cause that the phase of the output clock CLKDQ is earlier than the pulse width of the internal read command signal PREAD. As a result, proper counting according to cas latency may occur. As shown in FIG. 1, the signal delay units 12_1 to 12_3 may be provided so that the internal read command signal PREAD may be latched by the signals Platclk_1 to Platclk_3 delaying the output clock CLKDQ for a predetermined time. There is a limit in delaying a high frequency signal used in an operating semiconductor memory device to a sufficient time.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 고속의 반도체 메모리 장치에서 안정적인 레이턴시 신호를 발생할 수 있는 카스 레이턴시 회로 및 이를 구비하는 반도체 메모리 장치를 제공하는 것을 목적으로 한다.An object of the present invention is to provide a cascade latency circuit capable of generating a stable latency signal in a high speed semiconductor memory device and a semiconductor memory device having the same.

상기와 같은 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 카스 레이턴시 회로는, 독출 명령에 응답하여 내부 독출명령 신호(PREAD)를 발생하는 내부 독출명령 신호 발생부와, 복수의 레이턴시 제어클록들을 발생하는 레이턴시 제어클록 발생부 및 상기 내부 독출명령 신호 및 상기 레이턴시 제어클록들을 입력받으며, 상기 내부 독출명령 신호를 쉬프팅하여 레이턴시 신호를 발생하는 레이턴시 신호 발생부를 구비하며, 상기 레이턴시 제어클록 발생부는, PREAD 리플리카를 이용하여 상기 내부 독출명령 신호에 대해 일정한 마진을 갖는 적어도 하나의 제1 레이턴시 제어클록을 발생하는 것을 특징으로 한다.In order to achieve the above object, the CAS latency circuit according to an embodiment of the present invention, the internal read command signal generator for generating an internal read command signal (PREAD) in response to the read command, a plurality of latency control clocks A latency control clock generation unit generating a latency control clock generation unit and the internal read command signal and the latency control clocks, and generating a latency signal by shifting the internal read command signal, wherein the latency control clock generator comprises: At least one first latency control clock having a constant margin with respect to the internal read command signal may be generated using a PREAD replica.

바람직하게는 상기 제1 레이턴시 제어클록은, 지연 동기 루프(DLL) 리플리카를 이용하여 외부 클록에 정렬된 신호를 생성하고, 상기 생성된 신호를 상기 PREAD 리플리카를 이용하여 소정의 위상만큼 지연시켜 생성되는 것을 특징으로 한다.Preferably, the first latency control clock generates a signal aligned with an external clock using a delay synchronization loop (DLL) replica, and delays the generated signal by a predetermined phase using the PREAD replica. It is characterized in that the generated.

또한 바람직하게는, 상기 소정의 위상은, 상기 외부 클록과 상기 내부 독출명령 신호의 위상차에 의존하는 값인 것을 특징으로 한다.Also preferably, the predetermined phase is a value depending on a phase difference between the external clock and the internal read command signal.

또한 바람직하게는, 상기 소정의 위상은, 상기 외부 클록과 상기 내부 독출명령 신호의 위상차보다 작은 값인 것을 특징으로 한다.Also preferably, the predetermined phase is smaller than the phase difference between the external clock and the internal read command signal.

한편, 상기 레이턴시 제어클록 발생부는, 외부 클록을 입력받아 지연 동기 신호를 발생하는 지연 동기 루프(DLL)와, 지연 동기된 신호를 입력받아 상기 외부 클록에 정렬된 신호를 발생하는 DLL 리플리카 및 상기 정렬된 신호를 입력받아, 상기 외부 클록과 상기 내부 독출명령 신호의 위상차에 의존하는 값으로 지연시켜 출력하는 PREAD 리플리카를 구비할 수 있다.On the other hand, the latency control clock generation unit, a delay synchronization loop (DLL) for receiving a delay clock signal to generate an external clock, a DLL replica for receiving a delay-synchronized signal to generate a signal aligned with the external clock and the A PREAD replica may be provided to receive an aligned signal and delay the output signal to a value depending on a phase difference between the external clock and the internal read command signal.

또한, 상기 레이턴시 제어클록 발생부는, 상기 지연 동기 루프와 상기 DLL 리플리카 사이에 연결되며, 상기 지연 동기 신호를 m 분주(m은 2 이상의 정수)하여 출력하는 클록 분주기를 더 구비할 수 있다.The latency control clock generation unit may further include a clock divider connected between the delay synchronization loop and the DLL replica and outputting the delay synchronization signal by m division (m is an integer of 2 or more).

바람직하게는, 상기 클록 분주기는, 상기 지연 동기 신호를, 이븐(EVEN)과 오드(ODD)로 2-분주 하는 것을 특징으로 한다.Preferably, the clock divider divides the delay synchronization signal into two divided into even and odd.

바람직하게는, 상기 PREAD 리플리카는, 이븐(EVEN) 분주신호 및 오드(ODD) 분주신호 중 어느 하나의 신호를 입력받아 상기 외부 클록에 정렬된 신호를 발생하는 것을 특징으로 한다.Preferably, the PREAD replica may be configured to generate a signal aligned with the external clock by receiving one of an even signal and an odd signal.

또한 바람직하게는, 상기 레이턴시 제어클록 발생부는, 상기 PREAD 리플리카와 상기 레이턴시 신호 발생부 사이에 연결되며, 상기 PREAD 리플리카의 출력신호를 입력받아, 이븐(EVEN)용 제1 레이턴시 제어클록 및 오드(ODD)용 제1 레이턴시 제어클록을 각각 생성하는 오드/이븐 분리부를 더 구비하는 것을 특징으로 한다.Also, preferably, the latency control clock generator is connected between the PREAD replica and the latency signal generator and receives an output signal of the PREAD replica to provide a first latency control clock and odd for Even. And an odd / even separating unit for generating a first latency control clock for (ODD), respectively.

또한 바람직하게는, 상기 레이턴시 제어클록 발생부는, 상기 2-분주된 신호를 입력받아 이를 지연하여 제2 레이턴시 제어클록 내지 제n 레이턴시 제어클록을 발생하는 지연블록을 더 구비하는 것을 특징으로 한다.Also preferably, the latency control clock generation unit may further include a delay block configured to receive the two-divided signal and delay it to generate a second latency control clock to an nth latency control clock.

또한 바람직하게는, 상기 지연블록은, 상기 이븐(EVEN) 분주된 신호를 지연하여 이븐(EVEN)용 제2 레이턴시 제어클록 내지 제n 레이턴시 제어클록을 발생하는 제1 지연블록 및 상기 오드(ODD) 분주된 신호를 지연하여 오드(ODD)용 제2 레이턴시 제어클록 내지 제n 레이턴시 제어클록을 발생하는 제2 지연블록을 구비하는 것을 특징으로 한다.Also preferably, the delay block may include a first delay block and an odd signal that delay the signal divided by the Even to generate a second latency control clock to an nth latency control clock for the even. And a second delay block for delaying the divided signal to generate second to nth latency control clocks for the od.

또한, 상기 레이턴시 신호 발생부는, 상기 이븐(EVEN)용 레이턴시 제어클록들을 이용하여 상기 내부 독출명령 신호를 쉬프팅하는 제1 쉬프트 레지스터부 및 상기 오드(ODD)용 레이턴시 제어클록들을 이용하여 상기 내부 독출명령 신호를 쉬프팅하는 제2 쉬프트 레지스터부를 구비할 수 있다.In addition, the latency signal generator may be configured to shift the internal read command signal using the latency control clocks for the EVEN and the internal read command using the latency control clocks for the od. The second shift register unit may shift the signal.

바람직하게는, 상기 레이턴시 신호 발생부는, 상기 제1 쉬프트 레지스터부로부터 출력되는 신호를 입력받으며, 카스 레이턴시 설정값에 따라, 상기 입력된 신호에 대하여 추가적인 쉬프팅동작을 수행하는 제1 조절부 및 상기 제2 쉬프트 레지스터부로부터 출력되는 신호를 입력받으며, 카스 레이턴시 설정값에 따라, 상기 입력된 신호에 대하여 추가적인 쉬프팅동작을 수행하는 제2 조절부를 더 구비할 수 있다.Preferably, the latency signal generator is configured to receive a signal output from the first shift register unit and perform a further shifting operation on the input signal according to a cas latency setting value. The apparatus may further include a second control unit configured to receive a signal output from the 2 shift register unit and perform an additional shifting operation on the input signal according to the cas latency setting value.

또한 바람직하게는, 상기 레이턴시 신호 발생부는, 상기 제1 조절부 및 상기 제2 조절부로부터 출력되는 신호를 입력받아, 그 중 어느 하나를 상기 레이턴시 신호로서 출력하는 논리 소자를 더 구비할 수 있다.Also preferably, the latency signal generator may further include a logic element that receives a signal output from the first controller and the second controller, and outputs one of the signals as the latency signal.

한편, 본 발명의 다른 실시예에 따른 카스 레이턴시 회로는, 독출 명령에 응답하여 내부 독출명령 신호(PREAD)를 발생하는 내부 독출명령 신호 발생부와, 외부 클록의 두 배의 주기를 갖는 분주신호들을 이용하여 레이턴시 제어클록들을 발생하는 레이턴시 제어클록 발생부 및 상기 내부 독출명령 신호 및 상기 레이턴시 제어클록들을 입력받으며, 상기 내부 독출명령 신호를 쉬프팅하여 레이턴시 신호를 발생하는 레이턴시 신호 발생부를 구비하는 것을 특징으로 한다.On the other hand, the CAS latency circuit according to another embodiment of the present invention, the internal read command signal generator for generating an internal read command signal (PREAD) in response to the read command, and divided signals having a period of twice the external clock And a latency control clock generator for generating latency control clocks using the internal read command signal and the latency control clocks, and a latency signal generator for shifting the internal read command signal to generate a latency signal. do.

한편, 본 발명의 일실시예에 따른 반도체 메모리 장치는 카스 레이턴시(CAS LATENCY)의 설정된 값에 따라 데이터의 출력을 제어하기 위한 레이턴시 신호를 발생하는 카스 레이턴시 회로를 구비하며, 상기 카스 레이턴시 회로는, 독출 명령에 응답하여 내부 독출명령 신호(PREAD)를 발생하는 내부 독출명령 신호 발생부와, 복수의 레이턴시 제어클록들을 발생하는 레이턴시 제어클록 발생부 및 상기 내부 독출명령 신호 및 상기 레이턴시 제어클록들을 입력받으며, 상기 내부 독출명령 신호를 쉬프팅하여 레이턴시 신호를 발생하는 레이턴시 신호 발생부를 구비하고, 상기 레이턴시 제어클록 발생부는, PREAD 리플리카를 이용하여 상기 내부 독출명령 신호에 대해 일정한 마진을 갖는 적어도 하나의 제1 레이턴시 제어클록을 발생하는 것을 특징으로 한다.On the other hand, the semiconductor memory device according to an embodiment of the present invention includes a cas latency circuit for generating a latency signal for controlling the output of the data according to the set value of the cas latency (CAS LATENCY), the cas latency circuit, Receiving an internal read command signal generator for generating an internal read command signal PREAD in response to a read command, a latency control clock generator for generating a plurality of latency control clocks, the internal read command signal, and the latency control clocks; And a latency signal generator for shifting the internal read command signal to generate a latency signal, wherein the latency control clock generator comprises at least one first having a constant margin with respect to the internal read command signal using a PREAD replica. It is characterized by generating a latency control clock.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도 면 및 도면에 기재된 내용을 참조하여야 한다.DETAILED DESCRIPTION In order to fully understand the present invention, the operational advantages of the present invention, and the objects attained by the practice of the present invention, reference should be made to the accompanying drawings which illustrate preferred embodiments of the present invention.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.

도 3은 본 발명의 일실시예에 따른 카스 레이턴시 회로를 나타내는 블록도이다. 도시된 바와 같이 상기 카스 레이턴시 회로(100)는, 내부 독출명령 신호 발생부(110), 레이턴시 제어클록 발생부(120) 및 레이턴시 신호 발생부(130)를 구비할 수 있다. 3 is a block diagram illustrating a cas latency circuit according to an embodiment of the present invention. As illustrated, the cas latency circuit 100 may include an internal read command signal generator 110, a latency control clock generator 120, and a latency signal generator 130.

내부 독출명령 신호 발생부(110)는, 독출 명령(READ COMMAND)을 입력받아 이를 디코딩하는 디코더(111)와, 상기 디코더(111)로부터 출력되는 신호(DREAD)를 입력받아 내부 독출명령 신호(PREAD)를 생성하여 출력하는 PREAD 제너레이터(112)를 구비한다. 상기 PREAD 제너레이터(112)로부터 출력되는 내부 독출명령 신호(PREAD)는 레이턴시 신호 발생부(130)로 제공된다. The internal read command signal generator 110 receives a read command (READ COMMAND) and receives a decoder 111 for decoding the read command and a signal DREAD output from the decoder 111, and receives an internal read command signal PREAD. ) And a PREAD generator 112 for generating and outputting. The internal read command signal PREAD output from the PREAD generator 112 is provided to the latency signal generator 130.

또한, 레이턴시 제어클록 발생부(120)는 복수의 레이턴시 제어클록들을 발생하여 레이턴시 신호 발생부(130)로 제공한다. 레이턴시 신호 발생부(130)는 내부 독출명령 신호(PREAD)와 상기 복수의 레이턴시 제어클록들을 입력받으며, 상기 복수의 레이턴시 제어클록들의 제어에 따라 상기 내부 독출명령 신호(PREAD)를 쉬프팅하여 출력한다. 또한 상기 쉬프팅된 신호가 도시된 바와 같은 레이턴시 신호(LATENCY)로서, 데이터 출력을 제어하기 위해 사용된다. In addition, the latency control clock generator 120 generates a plurality of latency control clocks and provides them to the latency signal generator 130. The latency signal generator 130 receives an internal read command signal PREAD and the plurality of latency control clocks, and shifts and outputs the internal read command signal PREAD according to the control of the plurality of latency control clocks. The shifted signal is also a latency signal LATENCY as shown, which is used to control the data output.

한편, 종래 반도체 메모리 장치에서 외부 클럭(CLK)의 주파수가 증가하거나 PVT 변화 등에 의하여 내부 독출명령 신호(PREAD)가 정상적으로 래치되지 못하였다. 이를 개선하기 위하여 본 발명의 일실시예에서 레이턴시 제어클록 발생부(120)는, PREAD 리플리카를 이용하여 내부 독출명령 신호(PREAD)에 대해 일정한 마진(margin)을 갖는 레이턴시 제어클록을 발생한다. 또한 상기 레이턴시 제어클록 발생부(120)는, 레이턴시 제어클록들을 발생함에 있어서, 클록 분주기를 이용하여 외부 클록의 두 배의 주기를 갖는 분주신호들을 이용하여 상기 레이턴시 제어클록들을 발생한다. Meanwhile, in the conventional semiconductor memory device, the internal read command signal PREAD is not normally latched due to an increase in the frequency of the external clock CLK or a change in the PVT. In order to improve this, in one embodiment of the present invention, the latency control clock generator 120 generates a latency control clock having a constant margin with respect to the internal read command signal PREAD using a PREAD replica. In addition, the latency control clock generator 120 generates the latency control clocks by using divided signals having a period twice as large as that of an external clock by using a clock divider.

이를 위하여 상기 레이턴시 제어클록 발생부(120)는, DLL 리플리카(123) 및 PREAD 리플리카(124)를 구비할 수 있다. 또한 도시된 바와 같이 상기 레이턴시 제어클록 발생부(120)는, 위상 동기루프(DLL, 121)와 클록 분주기(122), 오드/이븐 분리부(ODD/EVEN Splitter, 125) 및 지연블록(126)을 구비할 수 있다. To this end, the latency control clock generator 120 may include a DLL replica 123 and a PREAD replica 124. In addition, as shown, the latency control clock generator 120 may include a phase lock loop (DLL) 121, a clock divider 122, an odd / even splitter (ODD / EVEN Splitter) 125, and a delay block 126. ) May be provided.

위상 동기루프(121)는, 외부 클록(CLK)을 입력받아 위상 동기 신호(PDLL0)를 출력한다. 상기 위상 동기 신호(PDLL0)는 클록 분주기(122)로 제공되며, 클록 분주기(122)는 위상 동기 신호(PDLL0)를 m-분주(m은 2 이상의 정수)하여 분주된 신호를 출력한다. 바람직하게는 클록 분주기(122)는 입력신호를 2-분주하는 회로이며, 상기 분주된 신호는 서로 반대의 위상을 갖는 이븐(EVEN) 분주신호(Divclk_E)와 오드(ODD) 분주신호(Divclk_O)로 이루어질 수 있다. The phase locked loop 121 receives an external clock CLK and outputs a phase locked signal PDLL0. The phase synchronization signal PDLL0 is provided to the clock divider 122, and the clock divider 122 outputs the divided signal by m-dividing the phase synchronization signal PDLL0 (m is an integer of 2 or more). Preferably, the clock divider 122 is a circuit for dividing an input signal, and the divided signal is an even divided signal Divclk_E and an odd divided signal Divclk_O having opposite phases. It may be made of.

한편 상기 이븐(EVEN) 및 오드(ODD) 분주신호 중 어느 하나의 분주신호는 DLL 리플리카(123)로 입력된다. 도 3에서는 그 일예로서, 이븐(EVEN) 분주신호(Divclk_E)가 DLL 리플리카(123)로 입력되는 것을 도시한다. DLL 리플리카(123) 는 상기 이븐(EVEN) 분주신호(Divclk_E)를 소정의 위상으로 지연시킨다. 즉, 위상 동기루프(121)에 의해 위상이 변한 부분을, 상기 DLL 리플리카(123)에 의해 다시 회복할 수 있다. 이에 따라 DLL 리플리카(123)의 출력신호(DOUT0_REP)는 상기 외부 클록(CLK)에 정렬된다. Meanwhile, any one of the divided signals of the even and odd divided signals is input to the DLL replica 123. In FIG. 3, as an example, an even divided signal Divclk_E is input to the DLL replica 123. The DLL replica 123 delays the even division signal Divclk_E to a predetermined phase. That is, the part whose phase has been changed by the phase lock loop 121 can be recovered by the DLL replica 123 again. Accordingly, the output signal DOUT0_REP of the DLL replica 123 is aligned with the external clock CLK.

한편 상기 DLL 리플리카(123)의 출력신호(DOUT0_REP)는 PREAD 리플리카(124)로 입력된다. PREAD 리플리카(124)는 상기 신호 DOUT0_REP를 소정의 위상만큼 지연시켜, 이븐(EVEN)용 제1 레이턴시 제어클록(PLATCLK1_E)을 생성한다. PREAD 리플리카(124)에 의해 지연되는 상기 소정의 위상값은, 외부 클록(CLK)과 상기 내부 독출명령 신호(PREAD)의 위상차에 의존하는 값이다. 즉, 상기 소정의 위상값은, 독출 명령(READ COMMAND)이 입력되는 상기 외부 클록(CLK)의 에지와, 내부 독출명령 신호 발생부(110)에서 생성되는 내부 독출명령 신호(PREAD)간의 위상차에 의해 좌우된다. 바람직하게는 상기 소정의 위상값은, 외부 클록(CLK)과 내부 독출명령 신호(PREAD)간의 위상차보다 약간 작은 값을 갖도록 한다. The output signal DOUT0_REP of the DLL replica 123 is input to the PREAD replica 124. The PREAD replica 124 delays the signal DOUT0_REP by a predetermined phase to generate a first latency control clock PLATCLK1_E for Even. The predetermined phase value delayed by the PREAD replica 124 is a value depending on the phase difference between the external clock CLK and the internal read command signal PREAD. That is, the predetermined phase value is a phase difference between the edge of the external clock CLK to which the read command READ COMMAND is input and the internal read command signal PREAD generated by the internal read command signal generator 110. Depends on. Preferably, the predetermined phase value has a value slightly smaller than the phase difference between the external clock CLK and the internal read command signal PREAD.

상기 PREAD 리플리카(124)로부터 출력되는 이븐(EVEN)용 제1 레이턴시 제어클록(PLATCLK1_E)는, 오드/이븐 분리부(125)로 제공된다. 상기 오드/이븐 분리부(125)는 상기 신호 PLATCLK1_E을 입력받으며, 입력된 신호를 이용하여 오드(ODD)용 제1 레이턴시 제어클록(PLATCLK1_O)을 추가로 생성한다. 바람직하게는 오드(ODD)용 제1 레이턴시 제어클록(PLATCLK1_O)은 상기 신호 PLATCLK1_E와 반대의 위상을 갖는 신호이다. 오드/이븐 분리부(125)는, 이븐(EVEN)용 제1 레이턴시 제어클록(PLATCLK1_E) 및 오드(ODD)용 제1 레이턴시 제어클록(PLATCLK1_O)을 레이턴시 신호 발생부(130)로 제공한다. The first latency control clock PLATCLK1_E for the EVEN output from the PREAD replica 124 is provided to the odd / even separator 125. The odd / even separator 125 receives the signal PLATCLK1_E and additionally generates a first latency control clock PLATCLK1_O for the od using the input signal. Preferably, the first latency control clock PLATCLK1_O for the od is a signal having a phase opposite to the signal PLATCLK1_E. The odd / even separator 125 provides the first latency control clock PLATCLK1_E for the Even and the first latency control clock PLATCLK1_O for the ODD to the latency signal generator 130.

한편, 상기 분주신호(Divclk_E(O))는 지연블록(126)으로도 제공된다. 상기 지연블록(126)은 레이턴시 신호 발생부(130)로 제2 레이턴시 제어클록 내지 제n 레이턴시 제어클록(PLATCLK[2:n]_E(O))을 제공할 수 있다. On the other hand, the divided signal Divclk_E (O) is also provided to the delay block 126. The delay block 126 may provide the second latency control clock to the nth latency control clock PLATCLK [2: n] _E (O) to the latency signal generator 130.

즉, 상기 지연블록(126)은, 이븐 분주신호(Divclk_E)를 입력받아 이를 지연하여 이븐(EVEN)용 제2 레이턴시 제어클록 내지 제n 레이턴시 제어클록(PLATCLK[2:n]_E)을 발생하는 제1 지연블록과, 오드 분주신호(Divclk_O)를 입력받아 이를 지연하여 오드(ODD)용 제2 레이턴시 제어클록 내지 제n 레이턴시 제어클록(PLATCLK[2:n]_O)을 발생하는 제2 지연블록을 구비할 수 있다. 상기 지연블록(126)에 대한 상세한 동작은 추후 설명한다. That is, the delay block 126 receives the even division signal Divclk_E and delays it to generate second latency control clock to nth latency control clock PLATCLK [2: n] _E for the even. The second delay block which receives the first delay block and the odd division signal Divclk_O and delays the second delay block to generate the second latency control clock to the nth latency control clock PLATCLK [2: n] _O for the od. It may be provided. Detailed operations of the delay block 126 will be described later.

한편, 레이턴시 신호 발생부(130)는 내부 독출명령 신호 발생부(110)로부터 내부 독출명령 신호(PREAD)를 입력받으며, 레이턴시 제어클록 발생부(120)로부터 제1 레이턴시 제어클록(PLATCLK1_E, PLATCLK1_O)과 제2 레이턴시 제어클록 내지 제n 레이턴시 제어클록(PLATCLK[2:n]_E(O))을 입력받는다. 또한, 도시되지는 않았으나 상기 레이턴시 신호 발생부(130)는, 이븐(EVEN) 레이턴시 제어클록(PLATCLK[1:n]_E)을 이용하여 내부 독출명령 신호(PREAD)를 쉬프팅하는 제1 쉬프트 레지스터부와, 오드(ODD) 레이턴시 제어클록(PLATCLK[1:n]_O)을 이용하여 내부 독출명령 신호(PREAD)를 쉬프팅하는 제2 쉬프트 레지스터부를 구비할 수 있다. 제1 쉬프트 레지스터부와 제2 쉬프트 레지스터부 각각은 복수의 쉬프트 레지스터를 구비할 수 있다. The latency signal generator 130 receives the internal read command signal PREAD from the internal read command signal generator 110 and receives the first latency control clocks PLATCLK1_E and PLATCLK1_O from the latency control clock generator 120. And a second latency control clock to an nth latency control clock PLATCLK [2: n] _E (O). Although not shown, the latency signal generator 130 may shift the internal read command signal PREAD by using an even latency control clock PLATCLK [1: n] _E. And a second shift register part for shifting the internal read command signal PREAD using the odd latency control clock PLATCLK [1: n] _O. Each of the first shift register unit and the second shift register unit may include a plurality of shift registers.

상기와 같이 구성되는 카스 레이턴시 회로(100)는, 레이턴시 제어클록 발생부(120)에서 발생하는 제1 레이턴시 제어클록(PLATCLK1_E, PLATCLK1_O)이 내부 독출명령 신호(PREAD)에 대하여 일정한 마진(absolute margin)을 갖는다. 따라서 반도체 메모리 장치의 외부 클록(CLK)의 주파수가 증가하거나 PVT 조건 등이 변화하더라도, 내부 독출명령 신호(PREAD)는 제1 레이턴시 제어클록(PLATCLK1_E, PLATCLK1_O)의 에지에 의해 안정적으로 래치될 수 있다. 내부 독출명령 신호(PREAD)가 안정적으로 래치되고 난 후에는, 지연블록(126)의 지연량을 적절히 조절함으로써 이후의 래치동작을 안정적으로 수행할 수 있다. In the CAS latency circuit 100 configured as described above, the first latency control clocks PLATCLK1_E and PLATCLK1_O generated by the latency control clock generator 120 have a constant margin with respect to the internal read command signal PREAD. Has Therefore, even if the frequency of the external clock CLK of the semiconductor memory device increases or the PVT condition changes, the internal read command signal PREAD may be stably latched by the edges of the first latency control clocks PLATCLK1_E and PLATCLK1_O. . After the internal read command signal PREAD is stably latched, subsequent latching operations can be stably performed by appropriately adjusting the delay amount of the delay block 126.

또한 레이턴시 제어클록 발생부(120)에서 발생하는 레이턴시 제어클록(PLATCLK[1:n]_E(O))은, 2-분주된 신호을 이용하여 생성되므로, 내부 독출명령 신호(PREAD)를 래치함에 있어서 종래에 비해 주파수 마진(frequency margin)을 두 배로 할 수 있다. 즉, DDR3-1600의 동기식 메모리의 경우에도 DDR2-800의 동기식 메모리의 경우와 동일한 주파수 마진(frequency margin)을 확보할 수 있게 된다. In addition, since the latency control clock PLATCLK [1: n] _E (O) generated by the latency control clock generator 120 is generated using a two-divided signal, the latching of the internal read command signal PREAD is performed. The frequency margin can be doubled as compared with the related art. That is, even in the case of the synchronous memory of the DDR3-1600, the same frequency margin as in the case of the synchronous memory of the DDR2-800 can be secured.

도 4는 도 3에 도시된 제1 레이턴시 제어클록을 생성하는 다른 예를 나타내기 위한 블록도이다. 도시된 바와 같이, 2-분주신호(Divclk_E(O)) 각각에 대하여 DLL 리플리카와 PREAD 리플리카를 별도로 구비하며, 오드/이븐 분리부를 제거할 수 있다. FIG. 4 is a block diagram illustrating another example of generating the first latency control clock shown in FIG. 3. As shown in the figure, a DLL replica and a PREAD replica are separately provided for each of the two-dividing signals Divclk_E (O), and an odd / even separator may be removed.

클록 분주기(122)는 2-분주신호(Divclk_E(O))를 생성하며, 이븐(EVEN) 분주신호(Divclk_E)는 제1 DLL 리플리카(123_1)로 입력되며, 오드(ODD) 분주신호(Divclk_O)는 제2 DLL 리플리카(123_2)로 입력된다. 제1 DLL 리플리카(123_1)의 출력신호 DOUT0_REP_E는 제1 PREAD 리플리카(124_1)로 입력되며, 제2 DLL 리플리카(123_2)의 출력신호 DOUT0_REP_O는 제2 PREAD 리플리카(124_2)로 입력된다. The clock divider 122 generates a two-division signal Divclk_E (O), the even divided signal Divclk_E is input to the first DLL replica 123_1, and an odd divided signal (ODD) Divclk_O) is input to the second DLL replica 123_2. The output signal DOUT0_REP_E of the first DLL replica 123_1 is input to the first PREAD replica 124_1, and the output signal DOUT0_REP_O of the second DLL replica 123_2 is input to the second PREAD replica 124_2.

제1 PREAD 리플리카(124_1)는 신호 DOUT0_REP_E를 소정의 값으로 지연시켜 이븐(EVEN)용 제1 레이턴시 제어클록(PLATCLK1_E)을 발생한다. 또한 제2 PREAD 리플리카(124_2)는 신호 DOUT0_REP_O를 소정의 값으로 지연시켜 오드(ODD)용 제1 레이턴시 제어클록(PLATCLK1_O)을 발생한다. 상기 소정의 값에 대하여는 상술하였으므로, 이에 대한 자세한 설명은 생략한다. The first PREAD replica 124_1 delays the signal DOUT0_REP_E to a predetermined value to generate the first latency control clock PLATCLK1_E for the even. In addition, the second PREAD replica 124_2 delays the signal DOUT0_REP_O to a predetermined value to generate the first latency control clock PLATCLK1_O for the od. Since the predetermined value has been described above, a detailed description thereof will be omitted.

상기 이븐(EVEN)용 제1 레이턴시 제어클록(PLATCLK1_E)과 오드(ODD)용 제1 레이턴시 제어클록(PLATCLK1_O)은 레이턴시 신호 발생부(130)로 제공된다. 레이턴시 신호 발생부(130)는 제1 레이턴시 제어클록(PLATCLK1_E(O))을 이용하여 상기 내부 독출명령 신호(PREAD)를 래치한다. The first latency control clock PLATCLK1_E for the even and the first latency control clock PLATCLK1_O for the od are provided to the latency signal generator 130. The latency signal generator 130 latches the internal read command signal PREAD using a first latency control clock PLATCLK1_E (O).

도 5는 도 3의 레이턴시 신호 발생부와 지연블록을 상세히 나타내는 블록도이다. 도시된 바와 같이 상기 레이턴시 신호 발생부(130)는 제1 쉬프트 레지스터부(131), 제2 쉬프트 레지스터부(132), 제1 조절부(133) 및 제2 조절부(134)를 구비할 수 있다. 또한 상기 지연블록(126)은 제1 지연블록(126_1)과 제2 지연블록(126_2)을 구비할 수 있다. 또한 상기 레이턴시 신호 발생부(130)는 논리소자(135)를 더 구비할 수 있다.5 is a block diagram illustrating in detail the latency signal generator and the delay block of FIG. 3. As shown, the latency signal generator 130 may include a first shift register 131, a second shift register 132, a first adjuster 133, and a second adjuster 134. have. In addition, the delay block 126 may include a first delay block 126_1 and a second delay block 126_2. In addition, the latency signal generator 130 may further include a logic element 135.

내부 독출명령 신호(PREAD)는 제1 쉬프트 레지스터부(131)와 제2 쉬프트 레지스터부(132)로 각각 입력된다. 또한 제1 쉬프트 레지스터부(131)로는 이븐(EVEN)용 제1 레이턴시 제어클록(PLATCLK1_E)과, 이븐(EVEN)용 제2 레이턴시 제어클록 내 지 제n 레이턴시 제어클록(PLATCLK[2:n]_E)이 입력된다. 상기 제1 지연블록(126_1)은, 이븐 분주신호(Divclk_E)를 입력받아 이븐(EVEN)용 제2 레이턴시 제어클록 내지 제n 레이턴시 제어클록(PLATCLK[2:n]_E)을 생성한다. The internal read command signal PREAD is input to the first shift register 131 and the second shift register 132, respectively. In addition, the first shift register unit 131 includes the first latency control clock PLATCLK1_E for the Even, and the second latency control clock to nth latency control clock for the Even, PLANCLK [2: n] _E. ) Is entered. The first delay block 126_1 receives the even division signal Divclk_E and generates second to nth latency control clocks PLATCLK [2: n] _E for the even.

또한 제2 쉬프트 레지스터부(132)로는 오드(ODD)용 제1 레이턴시 제어클록(PLATCLK1_O)과, 오드(ODD)용 제2 레이턴시 제어클록 내지 제n 레이턴시 제어클록(PLATCLK[2:n]_O)이 입력된다. 상기 제2 지연블록(126_2)은, 오드 분주신호(Divclk_O)를 입력받아 오드(ODD)용 제2 레이턴시 제어클록 내지 제n 레이턴시 제어클록(PLATCLK[2:n]_O)을 생성한다. In addition, the second shift register unit 132 includes the first latency control clock PLATCLK1_O for the od and the second latency control clock to the nth latency control clock for the odd, PLATCLK [2: n] _O. Is input. The second delay block 126_2 receives the odd frequency division signal Divclk_O and generates a second latency control clock to an nth latency control clock PLATCLK [2: n] _O for the od.

상기 제1 쉬프트 레지스터부(131)와 제2 쉬프트 레지스터부(132) 각각은 복수 개의 쉬프트 레지스터를 구비한다. 일예로서 제1 쉬프트 레지스터부(131)는 n 개의 쉬프트 레지스터를 구비할 수 있다. 상기 n 개의 쉬프트 레지스터들 각각의 클록단으로는, 이븐(EVEN)용 제1 레이턴시 제어클록 내지 제n 레이턴시 제어클록(PLATCLK[1:n]_E)이 각각 입력된다. Each of the first shift register 131 and the second shift register 132 includes a plurality of shift registers. For example, the first shift register 131 may include n shift registers. As the clock stage of each of the n shift registers, first to nth latency control clocks PLATCLK [1: n] _E are input.

먼저, 제1 쉬프트 레지스터의 입력단으로 내부 독출명령 신호(PREAD)가 입력되면, 제1 쉬프트 레지스터는 이븐(EVEN)용 제1 레이턴시 제어클록(PLATCLK1_E)에 동기하여 상기 내부 독출명령 신호(PREAD)를 쉬프트시켜 출력한다. 또한 제1 쉬프트 레지스터의 출력신호는, 제1 쉬프트 레지스터와 직렬 연결된 제2 쉬프트 레지스터의 입력단으로 입력된다. First, when the internal read command signal PREAD is input to the input terminal of the first shift register, the first shift register synchronizes the internal read command signal PREAD in synchronization with the first latency control clock PLATCLK1_E for the even. Shift output. The output signal of the first shift register is input to the input terminal of the second shift register connected in series with the first shift register.

제2 쉬프트 레지스터는 입력된 신호를 이븐(EVEN)용 제2 레이턴시 제어클록(PLATCLK2_E)에 동기하여 쉬프트시킨다. 또한 제2 쉬프트 레지스터의 출력신호는 제3 쉬프트 레지스터의 입력단으로 입력된다. 상기와 같은 과정을 통해 제n 쉬프트 레지스터의 출력신호가 생성된다. The second shift register shifts the input signal in synchronization with the second latency control clock PLATCLK2_E for Even. The output signal of the second shift register is input to the input terminal of the third shift register. Through the above process, the output signal of the nth shift register is generated.

제2 쉬프트 레지스터부(132)의 동작 또한 상술한 제1 쉬프트 레지스터부(131)의 동작과 유사하다. 제2 쉬프트 레지스터부(132)에 구비되는 n 개의 쉬프트 레지스터들 각각의 클록단으로는, 오드(ODD)용 제1 레이턴시 제어클록 내지 제n 레이턴시 제어클록(PLATCLK[1:n]_O)이 각각 입력된다. 각각의 쉬프트 레지스터는 각각의 레이턴시 제어클록에 동기하여, 내부 독출명령 신호(PREAD)를 쉬프트시켜 출력한다.The operation of the second shift register unit 132 is also similar to the operation of the first shift register unit 131 described above. As the clock stage of each of the n shift registers provided in the second shift register unit 132, the first latency control clock to the nth latency control clock PLATCLK [1: n] _O, respectively, are used. Is entered. Each shift register shifts and outputs the internal read command signal PREAD in synchronization with the respective latency control clock.

한편, 제1 조절부(133)는, 제1 쉬프트 레지스터부(131)의 출력신호를 입력받아, 소정의 조건을 만족하는 경우 상기 입력된 신호를 외부 클록(CLK)의 한 클록 만큼 지연시켜 출력한다. 일예로서, 반도체 메모리 장치의 카스 레이턴시(CL)가 외부 클록(CLK)의 홀수 배로 설정된 경우, 제1 조절부(133)는 제1 쉬프트 레지스터부(131)의 출력신호를 그대로 출력하여 레이턴시 신호(LATENCY)로서 제공한다. 또한 카스 레이턴시(CL)가 외부 클록(CLK)의 짝수 배로 설정된 경우, 제1 조절부(133)는 제1 쉬프트 레지스터부(131)의 출력신호를 외부 클록(CLK)의 한 클록 만큼 지연시켜 출력한다. 상기 지연된 신호를 레이턴시 신호(LATENCY)로서 제공한다.On the other hand, the first adjusting unit 133 receives the output signal of the first shift register unit 131, and if the predetermined condition is satisfied, delays the input signal by one clock of the external clock CLK and outputs it. do. As an example, when the cascade latency CL of the semiconductor memory device is set to an odd multiple of the external clock CLK, the first adjusting unit 133 outputs the output signal of the first shift register unit 131 as it is to output the latency signal ( LATENCY). In addition, when the cascade latency CL is set to an even multiple of the external clock CLK, the first adjusting unit 133 delays the output signal of the first shift register unit 131 by one clock of the external clock CLK and outputs the result. do. The delayed signal is provided as a latency signal LATENCY.

상기와 같이 구성되는 이유는, 본 발명의 일실시예에 따르는 경우, 내부 독출명령 신호(PREAD)를 외부 클록(CLK)에 비해 두 배의 주기를 갖는 레이턴시 제어클록을 이용하여 쉬프팅시키기 때문이다. 따라서 외부 클록(CLK)의 한 클록에 해당하는 쉬프팅에 대한 조절이 추가적으로 필요하다.The reason for the above-described configuration is that when the internal read command signal PREAD is shifted using the latency control clock having twice the period compared to the external clock CLK according to the exemplary embodiment of the present invention. Therefore, additional adjustment of shifting corresponding to one clock of the external clock CLK is required.

한편, 상기와 같은 동작을 위하여 제1 조절부(133)는 하나의 쉬프트 레지스터와 논리소자(일예로서, OR 게이트)를 구비할 수 있다. 또한 상기 쉬프트 레지스터의 클록단으로 오드 분주신호(Divclk_O)가 입력될 수 있다. 오드 분주신호(CLKDQ_O)의 상승에지와 이븐 분주신호(Divclk_E)의 위상차이는, 외부 클록(CLK)의 한 클록에 해당하는 차이를 가진다. 이에 따라 상기와 같은 구성에 의하여 레이턴시 신호(LATENCY)의 지연량을 조절할 수 있다. Meanwhile, for the above operation, the first controller 133 may include one shift register and a logic element (eg, an OR gate). In addition, the odd divided signal Divclk_O may be input to the clock terminal of the shift register. The phase difference between the rising edge of the odd divided signal CLKDQ_O and the even divided signal Divclk_E has a difference corresponding to one clock of the external clock CLK. Accordingly, the delay amount of the latency signal LATENCY can be adjusted by the above configuration.

또한 도 5에 도시된 제2 조절부(134)도, 상술한 제1 조절부(133)의 동작과 유사하게 동작한다. 즉, 제2 조절부(134)는 제2 쉬프트 레지스터부(132)로부터 출력되는 신호를 입력받아, 소정의 조건을 만족하는 경우 상기 입력된 신호를 외부 클록(CLK)의 한 클록 만큼 지연시켜 출력한다. 제2 조절부(134)에 구비되는 쉬프트 레지스터의 클록단으로는, 이븐 분주신호(Divclk_E)가 입력될 수 있다. In addition, the second control unit 134 shown in FIG. 5 also operates similarly to the operation of the first control unit 133 described above. That is, the second adjusting unit 134 receives the signal output from the second shift register unit 132, and if the predetermined condition is satisfied, delays the input signal by one clock of the external clock CLK and outputs the signal. do. An even divided signal Divclk_E may be input to the clock terminal of the shift register provided in the second adjuster 134.

또한 도시된 논리소자(135)는 OR-게이트로 이루어질 수 있으며, 제1 조절부(133)로부터 출력되는 신호와 제2 조절부(134)로부터 출력되는 신호 중 어느 하나의 신호를 레이턴시 신호(LATENCY)로서 출력한다. 즉, 제1 쉬프트 레지스터부(131)가 활성화되는 경우 제1 조절부(133)로부터 출력되는 신호를 레이턴시 신호(LATENCY)로서 출력하며, 제2 쉬프트 레지스터부(132)가 활성화되는 경우 제2 조절부(134)로부터 출력되는 신호를 레이턴시 신호(LATENCY)로서 출력한다.In addition, the illustrated logic element 135 may be formed of an OR-gate, and the latency signal LATENCY may be any one of a signal output from the first controller 133 and a signal output from the second controller 134. Output as That is, when the first shift register unit 131 is activated, the signal output from the first adjusting unit 133 is output as a latency signal LATENCY, and when the second shift register unit 132 is activated, the second adjustment unit is output. The signal output from the unit 134 is output as the latency signal LATENCY.

상술한 바와 같이 구성되는 본 발명의 일실시예에 따른 카스 레이턴시 회로의 구체적인 동작을 도 6 및 도 7을 참조하여 설명한다. A detailed operation of the cas latency circuit according to an embodiment of the present invention configured as described above will be described with reference to FIGS. 6 and 7.

도 6는 도 3의 레이턴시 신호 발생부와 지연블록을 상세히 나타내는 회로도 이다. 또한 도 7은 도 3의 카스 레이턴시 회로의 동작의 일예를 나타내는 파형도이다. 6 is a circuit diagram illustrating in detail the latency signal generator and delay block of FIG. 3. 7 is a waveform diagram illustrating an example of the operation of the cas latency circuit of FIG. 3.

도 6에 도시된 바와 같이, 레이턴시 신호 발생부(130)는 제1 쉬프트 레지스터부(131)와 제2 쉬프트 레지스터부(132)를 구비한다. 제1 쉬프트 레지스터부(131)는 복수 개의 쉬프트 레지스터들(SR1_E 내지 SR5_E)을 구비할 수 있으며, 제2 쉬프트 레지스터부(132)는 복수 개의 쉬프트 레지스터들(SR1_O 내지 SR5_O)을 구비할 수 있다. As illustrated in FIG. 6, the latency signal generator 130 includes a first shift register 131 and a second shift register 132. The first shift register unit 131 may include a plurality of shift registers SR1_E to SR5_E, and the second shift register unit 132 may include a plurality of shift registers SR1_O to SR5_O.

제1 지연블록(126_1)은 하나 이상의 딜레이 소자를 포함하여 구성되며, 적어도 하나의 레이턴시 제어클록(PLATCLK[1:5]_E)을 생성한다. 상기 복수 개의 쉬프트 레지스터들(SR1_E 내지 SR5_E) 각각으로는 상기 레이턴시 제어클록(PLATCLK[1:5]_E) 각각이 입력된다. The first delay block 126_1 includes one or more delay elements, and generates at least one latency control clock PLATCLK [1: 5] _E. Each of the latency control clocks PLATCLK [1: 5] _E is input to each of the plurality of shift registers SR1_E to SR5_E.

일예로서 카스 레이턴시(CL)가 8로 설정된 경우, 스위치 온/오프 제어 등의 방법에 의하여 화살표로 도시된 바와 같은 신호 전송 경로를 갖는다. 내부 독출명령 신호(PREAD)는 쉬프트 레지스터 SR1_E의 입력단으로 입력되며, 레이턴시 제어클록 PLATCLK1_E에 의해 래치된다. 쉬프트 레지스터 SR1_E의 출력신호 LAT_1st는 쉬프트 레지스터 SR4_E로 입력되며, 레이턴시 제어클록 PLATCLK4_E에 의해 래치된다. 또한 쉬프트 레지스터 SR4_E의 출력신호 LAT_2nd는 쉬프트 레지스터 SR5_E로 입력되며, 레이턴시 제어클록 PLATCLK5_E에 의해 래치된다. 상기 쉬프트 레지스터 SR5_E의 출력신호 LAT_3rd는 제1 조절부(133)로 입력된다. As an example, when the cascade latency CL is set to 8, it has a signal transmission path as shown by an arrow by a method such as switch on / off control. The internal read command signal PREAD is input to the input terminal of the shift register SR1_E and latched by the latency control clock PLATCLK1_E. The output signal LAT_1st of the shift register SR1_E is input to the shift register SR4_E and latched by the latency control clock PLATCLK4_E. The output signal LAT_2nd of the shift register SR4_E is input to the shift register SR5_E and latched by the latency control clock PLATCLK5_E. The output signal LAT_3rd of the shift register SR5_E is input to the first adjusting unit 133.

또한 도시된 바와 같이 제1 조절부(133)는, 카스 레이턴시(CL)의 설정된 값 에 따라 온/오프 제어되는 적어도 하나의 스위치를 구비할 수 있으며, 쉬프트 레지스터(SR6_E)와 논리소자(일예로서 OR-게이트)를 구비할 수 있다. 카스 레이턴시(CL)가 8로 설정된 경우에는, 쉬프트 레지스터 SR5_E의 출력신호 LAT_3rd는 쉬프트 레지스터 SR6_E의 입력단으로 입력되며, 오드 분주신호(Divclk_O)에 의해 래치된다. 쉬프트 레지스터 SR6_E의 출력신호는 논리 소자(135)를 통해 레이턴시 신호(LATENCY)로서 제공된다. In addition, as shown in the drawing, the first adjusting unit 133 may include at least one switch that is controlled on / off according to a set value of the cascade latency CL, and includes a shift register SR6_E and a logic element ( OR-gate). When the cascade latency CL is set to 8, the output signal LAT_3rd of the shift register SR5_E is input to the input terminal of the shift register SR6_E, and latched by the odd division signal Divclk_O. The output signal of the shift register SR6_E is provided as a latency signal LATENCY through the logic element 135.

한편, 제2 쉬프트 레지스터부(132)는 복수 개의 쉬프트 레지스터들(SR1_O 내지 SR5_O)을 구비하며, 복수 개의 쉬프트 레지스터들(SR1_O 내지 SR5_O) 각각으로는 오드(ODD)용 레이턴시 제어클록(PLATCLK[1:5]_O)이 각각 입력된다. 또한 제2 조절부(134)는, 카스 레이턴시(CL)의 설정된 값에 따라 온/오프 제어되는 적어도 하나의 스위치를 구비할 수 있으며, 쉬프트 레지스터(SR6_O)와 논리소자(일예로서 OR-게이트)를 구비할 수 있다. 상기와 같이 구성되는 제2 쉬프트 레지스터부(132)와 제2 조절부(134)는, 상술하였던 제1 쉬프트 레지스터부(131)와 제1 조절부(133)와 유사하게 동작하므로, 이에 대한 자세한 설명은 생략한다. On the other hand, the second shift register unit 132 includes a plurality of shift registers SR1_O to SR5_O, and each of the plurality of shift registers SR1_O to SR5_O is a latency control clock PLADCLK [1]. : 5] _O) are input respectively. In addition, the second adjusting unit 134 may include at least one switch that is controlled on / off according to the set value of the cascade latency CL, and includes a shift register SR6_O and a logic element (OR-gate as an example). It may be provided. Since the second shift register 132 and the second adjuster 134 configured as described above operate similarly to the first shift register 131 and the first adjuster 133 described above, detailed descriptions thereof will be provided. Description is omitted.

한편, 도 7은 도 3에 도시된 카스 레이턴시 회로(100)의 바람직한 실시예를 나타내기 위한 파형도이며, 일예로서 카스 레이턴시(CL)가 8로 설정된 경우의 파형도를 나타낸다. 특히, 리드 프리앰블(Read Preamble)이 가능하도록 하기 위하여, 카스 레이턴시(CL)가 8로 설정된 경우, 실제 최종 레이턴시 신호(LATENCY)는 리드명령 입력으로부터 6CLK 후에 대응하여 활성화되도록 한다. 7 is a waveform diagram for illustrating a preferred embodiment of the cas latency circuit 100 shown in FIG. 3, and as an example, illustrates a waveform diagram when the cas latency CL is set to 8. FIG. In particular, in order to enable read preamble, when the cascade latency CL is set to 8, the actual final latency signal LATENCY is correspondingly activated 6CLK after the read command input.

먼저, 외부 클록(CLK)의 1 지점에서 독출명령(READ)이 입력된다. 이 경우 실 제 레이턴시 신호(LATENCY)는 6CLK 후인 7 지점에서 활성화되도록 한다. First, a read command READ is input at one point of the external clock CLK. In this case, the actual latency signal LATENCY is activated at point 7 after 6CLK.

상기 외부 클록(CLK)으로부터, 지연 동기 루프(121)에 의하여 tSAC 만큼 위상이 앞선 지연 동기 신호(PDLL0)가 생성된다. 상기 지연 동기 신호(PDLL0)는 클록 분주기(122)에 의해 분주되며, 이에 따라 2-분주된 신호가 생성된다. 도 7에 도시된 분주신호는 이븐 분주신호 Divclk_E를 나타내며, 도시되지는 않았으나 오드 분주신호는 상기 이븐 분주신호 Divclk_E의 반전된 형태를 갖는다.From the external clock CLK, the delay synchronization loop 121 generates a delay synchronization signal PDLL0 whose phase is advanced by tSAC. The delay synchronization signal PDLL0 is divided by the clock divider 122, thereby generating a two-divided signal. The divided signal shown in FIG. 7 represents the even divided signal Divclk_E. Although not shown, the odd divided signal has an inverted form of the even divided signal Divclk_E.

상기 분주된 신호는 DLL 리플리카(123)에 의해 외부 클록(CLK)에 정렬된다. 일예로서 도시된 이븐 분주신호 Divclk_E는 DLL 리플리카(123)를 거쳐 신호 DOUT0_REP 와 같은 형태로 생성된다. 즉, DLL 리플리카(123)에 의해 tSAC 만큼의 시간이 보상된다. The divided signal is aligned to the external clock CLK by the DLL replica 123. As an example, the even divided signal Divclk_E is generated in the form of a signal DOUT0_REP via the DLL replica 123. That is, the time equal to tSAC is compensated by the DLL replica 123.

내부 독출명령 신호(PREAD)가 이븐(EVEN)용 레이턴시 제어클록에 의해 래치될 것인지 또는 오드(ODD)용 레이턴시 제어클록에 의해 래치될 것인지는, 상기 신호 DOUT0_REP의 파형에 의해 결정된다. 일예로서, 독출명령(READ)이 입력된 시점의 다음 클록(예를 들면 CLK의 2 지점)에서, 신호 DOUT0_REP가 라이징 에지(rising edge)인 경우에는 이븐(EVEN)용 레이턴시 제어클록에 의해 래치되며, 신호 DOUT0_REP가 폴링 에지(falling edge)인 경우에는 오드(ODD)용 레이턴시 제어클록에 의해 래치된다. Whether the internal read command signal PREAD is latched by the latency control clock for Even or the Odd latency control clock is determined by the waveform of the signal DOUT0_REP. For example, at the next clock (for example, two points of CLK) at the time when the read command READ is input, when the signal DOUT0_REP is a rising edge, the latch is latched by the latency control clock for Even. When the signal DOUT0_REP is a falling edge, the signal is latched by the latency control clock for the od.

한편, DLL 리플리카(123)의 출력신호 DOUT0_REP는, PREAD 리플리카(124)로 입력된다. PREAD 리플리카(124)는 신호 DOUT0_REP를 입력받아 이를 소정의 지연값으로 지연시킨다. 상술하였던 바와 같이 상기 소정의 지연값은 상기 외부 클 록(CLK)과 상기 내부 독출명령 신호(PREAD)의 위상차에 의존하는 값이며, 바람직하게는 외부 클록(CLK)과 상기 내부 독출명령 신호(PREAD)의 위상차보다 작은 값을 갖도록 한다. On the other hand, the output signal DOUT0_REP of the DLL replica 123 is input to the PREAD replica 124. The PREAD replica 124 receives the signal DOUT0_REP and delays it to a predetermined delay value. As described above, the predetermined delay value is a value depending on the phase difference between the external clock CLK and the internal read command signal PREAD. Preferably, the predetermined delay value is an external clock CLK and the internal read command signal PREAD. Have a value smaller than the phase difference of.

이에 따라, 도시된 바와 같이 내부 독출명령 신호(PREAD)와 이븐(EVEN)용 제1 레이턴시 제어클록(PLATCLK1_E) 사이에는 일정한 마진(absolute margin)을 갖는다. 외부 클록(CLK)의 주파수와 PVT 변화 등에 관계없이 일정한 마진을 갖기 때문에 상기 내부 독출명령 신호(PREAD)를 안정적으로 래치시킬 수 있다. Accordingly, as shown in the drawing, there is a constant margin between the internal read command signal PREAD and the first latency control clock PLATCLK1_E for the even. The internal read command signal PREAD may be stably latched because of having a constant margin regardless of the frequency of the external clock CLK and the PVT change.

먼저, 내부 독출명령 신호(PREAD)는 이븐(EVEN)용 제1 레이턴시 제어클록(PLATCLK1_E)에 의해 래치되며, 이에 따라 제1 출력신호(LAT_1st)가 생성된다. 상기 제1 출력신호(LAT_1st)는 도 6에 도시된 쉬프트 레지스터(SR4_E)로 입력되어 레이턴시 제어클록 PLATCLK4_E에 의해 래치된다. 이에 따라 생성되는 신호는 제2 출력신호 LAT_2nd와 같다.First, the internal read command signal PREAD is latched by the first latency control clock PLATCLK1_E for the even, thereby generating the first output signal LAT_1st. The first output signal LAT_1st is input to the shift register SR4_E shown in FIG. 6 and latched by the latency control clock PLATCLK4_E. The signal generated according to this is the same as the second output signal LAT_2nd.

한편 상기 제2 출력신호 LAT_2nd는, 쉬프트 레지스터(SR5_E)로 입력되어 레이턴시 제어클록 PLATCLK5_E에 의해 래치된다. 이로써 제1 쉬프트 레지스터부(131)의 출력신호는 도 7에 도시된 제3 출력신호 LAT_3rd와 같다. The second output signal LAT_2nd is input to the shift register SR5_E and latched by the latency control clock PLATCLK5_E. As a result, the output signal of the first shift register unit 131 is equal to the third output signal LAT_3rd shown in FIG. 7.

상기 제3 출력신호 LAT_3rd는 제1 조절부(133)로 입력된다. 상술한 바와 같은 예에서, 내부 독출명령 신호(PREAD)는 이븐(EVEN)용 레이턴시 제어클록에 의해 래치되며, 설정된 카스 레이턴시(CL) 값이 8이므로, 상기 제3 출력신호 LAT_3rd는 쉬프트 레지스터 SR6_E 로 입력된다. 상기 쉬프트 레지스터 SR6_E의 클록단으로는 오드 분주신호(Divclk_O)가 입력될 수 있다. The third output signal LAT_3rd is input to the first controller 133. In the example as described above, the internal read command signal PREAD is latched by the latency control clock for Even, and since the set CAS latency value is 8, the third output signal LAT_3rd is shifted to the shift register SR6_E. Is entered. An odd divided signal Divclk_O may be input to the clock terminal of the shift register SR6_E.

도 6 및 도 7에 도시된 예에서, 이븐 분주신호(Divclk_E)와 레이턴시 제어클록 PLATCLK5_E는 동일한 파형을 나타내므로, 상기 오드 분주신호(Divclk_O)는 레이턴시 제어클록 PLATCLK5_O와 동일한 형태의 파형을 갖는다. 이에 따라 상기 쉬프트 레지스터 SR6_E 의 출력값은, 신호 LATENCY 와 같은 파형의 형태를 갖는다. 도시된 바와 같이 최종 출력되는 레이턴시 신호 LATENCY는, 독출명령(READ)이 입력된 후 6CLK 가 지난 7 지점에서 활성화된다. 6 and 7, since the even division signal Divclk_E and the latency control clock PLATCLK5_E exhibit the same waveform, the odd division signal Divclk_O has the same waveform as the latency control clock PLATCLK5_O. Accordingly, the output value of the shift register SR6_E has the same waveform as the signal LATENCY. As shown, the last output latency signal LATENCY is activated at the point where 6CLK has passed since the read command READ is input.

한편 상기 도 7에 도시된 파형은 내부 독출명령 신호(PREAD)가 이븐(EVEN)용 레이턴시 제어클록에 의해 래치되는 일예를 나타낸 것이다. 반면에 상기 외부 클록(CLK)의 2 지점에서 신호 DOUT0_REP가 하강 에지인 경우에는, 내부 독출명령 신호(PREAD)가 오드(ODD)용 레이턴시 제어클록에 의해 래치된다. 오드(ODD)용 레이턴시 제어클록에 의해 래치되는 경우의 파형은, 상기 도 7에 도시된 파형으로부터 자명한 사항이므로 이에 대한 설명은 생략한다. 7 illustrates an example in which the internal read command signal PREAD is latched by the latency control clock for even. On the other hand, when the signal DOUT0_REP is the falling edge at two points of the external clock CLK, the internal read command signal PREAD is latched by the latency control clock for the od. Since the waveform in the case of latching by the latency control clock for the od is obvious from the waveform shown in FIG. 7, description thereof will be omitted.

도 7에 도시된 바와 같이 내부 독출명령 신호(PREAD)와 레이턴시 제어클록 PLATCLK1_E 사이에는 일정한 마진을 갖는다. 또한 내부 독출명령 신호(PREAD)를 래치하기 위한 레이턴시 제어클록은, 외부 클록(CLK)에 비하여 두 배의 크기의 주기를 갖는다. 이에 따라 외부 클록(CLK)의 주파수가 증가하거나 PVT 변화가 발생하더라도, 상기 내부 독출명령 신호(PREAD)를 안정적으로 래치할 수 있으며, 이에 따라 안정적인 레이턴시 신호(LATENCY)를 출력할 수 있다. As shown in FIG. 7, there is a constant margin between the internal read command signal PREAD and the latency control clock PLATCLK1_E. In addition, the latency control clock for latching the internal read command signal PREAD has a period twice as large as that of the external clock CLK. Accordingly, even when the frequency of the external clock CLK increases or a PVT change occurs, the internal read command signal PREAD may be stably latched, thereby outputting a stable latency signal LATENCY.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균 등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.Although the present invention has been described with reference to the embodiments shown in the drawings, this is merely exemplary, and it will be understood by those skilled in the art that various modifications and equivalent other embodiments are possible. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

상기한 바와 같은 본 발명에 따른 카스 레이턴시 회로 및 이를 구비하는 반도체 메모리 장치는, 고주파의 외부 클록을 사용하거나 PVT 가 변화된 환경에서도 레이턴시 신호를 안정적으로 발생할 수 있는 효과가 있다.The CAS latency circuit and the semiconductor memory device having the same according to the present invention as described above have an effect of stably generating a latency signal even in an environment in which an external clock of high frequency or a PVT is changed.

Claims (28)

독출 명령에 응답하여 내부 독출명령 신호(PREAD)를 발생하는 내부 독출명령 신호 발생부;An internal read command signal generator configured to generate an internal read command signal PREAD in response to a read command; 복수의 레이턴시 제어클록들을 발생하는 레이턴시 제어클록 발생부; 및A latency control clock generator for generating a plurality of latency control clocks; And 상기 내부 독출명령 신호 및 상기 레이턴시 제어클록들을 입력받으며, 상기 내부 독출명령 신호를 쉬프팅하여 레이턴시 신호를 발생하는 레이턴시 신호 발생부를 구비하며, A latency signal generator configured to receive the internal read command signal and the latency control clocks and to generate a latency signal by shifting the internal read command signal; 상기 레이턴시 제어클록 발생부는, PREAD 리플리카를 이용하여 상기 내부 독출명령 신호에 대해 일정한 마진을 갖는 적어도 하나의 제1 레이턴시 제어클록을 발생하는 것을 특징으로 하는 카스 레이턴시 회로.The latency control clock generation unit generates at least one first latency control clock having a constant margin with respect to the internal read command signal using a PREAD replica. 제1항에 있어서, 상기 제1 레이턴시 제어클록은,The method of claim 1, wherein the first latency control clock, 지연 동기 루프(DLL) 리플리카를 이용하여 외부 클록에 정렬된 신호를 생성하고, 상기 생성된 신호를 상기 PREAD 리플리카를 이용하여 소정의 위상만큼 지연시켜 생성되는 것을 특징으로 하는 카스 레이턴시 회로.A delay latency loop (DLL) is used to generate a signal aligned with an external clock using a replica, and the cas latency signal is generated by delaying the generated signal by a predetermined phase using the PREAD replica. 제2항에 있어서, 상기 소정의 위상은,The method of claim 2, wherein the predetermined phase, 상기 외부 클록과 상기 내부 독출명령 신호의 위상차에 의존하는 값인 것을 특징으로 하는 카스 레이턴시 회로.And a value dependent on a phase difference between the external clock and the internal read command signal. 제3항에 있어서, 상기 소정의 위상은,The method of claim 3, wherein the predetermined phase, 상기 외부 클록과 상기 내부 독출명령 신호의 위상차보다 작은 값인 것을 특징으로 하는 카스 레이턴시 회로.And a value less than a phase difference between the external clock and the internal read command signal. 제1항에 있어서, 상기 레이턴시 제어클록 발생부는,The method of claim 1, wherein the latency control clock generator, 외부 클록을 입력받아 지연 동기 신호를 발생하는 지연 동기 루프(DLL);A delay lock loop (DLL) for receiving an external clock and generating a delay lock signal; 지연 동기된 신호를 입력받아 상기 외부 클록에 정렬된 신호를 발생하는 DLL 리플리카; 및A DLL replica that receives a delay-synchronized signal and generates a signal aligned with the external clock; And 상기 정렬된 신호를 입력받아, 상기 외부 클록과 상기 내부 독출명령 신호의 위상차에 의존하는 값으로 지연시켜 출력하는 PREAD 리플리카를 구비하는 것을 특징으로 하는 카스 레이턴시 회로.And a PREAD replica which receives the aligned signal and delays and outputs the aligned signal to a value depending on a phase difference between the external clock and the internal read command signal. 제5항에 있어서, 상기 레이턴시 제어클록 발생부는,The method of claim 5, wherein the latency control clock generator, 상기 지연 동기 루프와 상기 DLL 리플리카 사이에 연결되며, 상기 지연 동기 신호를 m 분주(m은 2 이상의 정수)하여 출력하는 클록 분주기를 더 구비하는 것을 특징으로 하는 카스 레이턴시 회로.And a clock divider coupled between the delay lock loop and the DLL replica, for dividing the delay lock signal by m (m is an integer of 2 or more). 제6항에 있어서, 상기 클록 분주기는,The method of claim 6, wherein the clock divider, 상기 지연 동기 신호를, 이븐(EVEN)과 오드(ODD)로 2-분주 하는 것을 특징으 로 하는 카스 레이턴시 회로.2. The CAS latency circuit, wherein the delay synchronizing signal is divided into two by EVEN and ODD. 제7항에 있어서, 상기 DLL 리플리카는,The method of claim 7, wherein the DLL replica, 이븐(EVEN) 분주신호 및 오드(ODD) 분주신호 중 어느 하나의 신호를 입력받아 상기 외부 클록에 정렬된 신호를 발생하는 것을 특징으로 하는 카스 레이턴시 회로.A cas latency circuit, comprising: receiving one of an even signal and an odd signal; and generating a signal aligned with the external clock. 제8항에 있어서, 상기 레이턴시 제어클록 발생부는,The method of claim 8, wherein the latency control clock generator, 상기 PREAD 리플리카와 상기 레이턴시 신호 발생부 사이에 연결되며, 상기 PREAD 리플리카의 출력신호를 입력받아, 이븐(EVEN)용 제1 레이턴시 제어클록 및 오드(ODD)용 제1 레이턴시 제어클록을 각각 생성하는 오드/이븐 분리부를 더 구비하는 것을 특징으로 하는 카스 레이턴시 회로.Connected between the PREAD replica and the latency signal generator, the output signal of the PREAD replica is input to generate a first latency control clock for even and a first latency control clock for od. A cas latency circuit further comprising an odd / even separator. 제9항에 있어서, 상기 레이턴시 제어클록 발생부는,The method of claim 9, wherein the latency control clock generator, 상기 2-분주된 신호를 입력받아 이를 지연하여 제2 레이턴시 제어클록 내지 제n 레이턴시 제어클록을 발생하는 지연블록을 더 구비하는 것을 특징으로 하는 카스 레이턴시 회로.And a delay block receiving the two-divided signal and delaying the two-divided signal to generate a second latency control clock to an nth latency control clock. 제10항에 있어서, 상기 지연블록은,The method of claim 10, wherein the delay block, 상기 이븐(EVEN) 분주신호를 지연하여 이븐(EVEN)용 제2 레이턴시 제어클록 내지 제n 레이턴시 제어클록을 발생하는 제1 지연블록; 및A first delay block configured to delay the even division signal to generate a second latency control clock to an nth latency control clock for the even; And 상기 오드(ODD) 분주신호를 지연하여 오드(ODD)용 제2 레이턴시 제어클록 내지 제n 레이턴시 제어클록을 발생하는 제2 지연블록을 구비하는 것을 특징으로 하는 카스 레이턴시 회로.And a second delay block configured to delay the odd frequency division signal to generate a second latency control clock to an nth latency control clock for the od. 제11항에 있어서, 상기 레이턴시 신호 발생부는,The method of claim 11, wherein the latency signal generator, 상기 이븐(EVEN)용 레이턴시 제어클록들을 이용하여 상기 내부 독출명령 신호를 쉬프팅하는 제1 쉬프트 레지스터부; 및A first shift register unit configured to shift the internal read command signal using the latency control clocks for EVEN; And 상기 오드(ODD)용 레이턴시 제어클록들을 이용하여 상기 내부 독출명령 신호를 쉬프팅하는 제2 쉬프트 레지스터부를 구비하는 것을 특징으로 하는 카스 레이턴시 회로.And a second shift register unit configured to shift the internal read command signal by using the latency control clocks for the od. 제12항에 있어서, 상기 레이턴시 신호 발생부는,The method of claim 12, wherein the latency signal generator, 상기 제1 쉬프트 레지스터부로부터 출력되는 신호를 입력받으며, 카스 레이턴시 설정값에 따라, 상기 입력된 신호에 대하여 추가적인 쉬프팅동작을 수행하는 제1 조절부; 및A first adjusting unit which receives a signal output from the first shift register unit and performs an additional shifting operation on the input signal according to a cas latency setting value; And 상기 제2 쉬프트 레지스터부로부터 출력되는 신호를 입력받으며, 카스 레이턴시 설정값에 따라, 상기 입력된 신호에 대하여 추가적인 쉬프팅동작을 수행하는 제2 조절부를 더 구비하는 것을 특징으로 하는 카스 레이턴시 회로.And a second adjuster configured to receive a signal output from the second shift register and perform an additional shifting operation on the input signal according to a cas latency setting value. 제13항에 있어서, 상기 레이턴시 신호 발생부는,The method of claim 13, wherein the latency signal generator, 상기 제1 조절부 및 상기 제2 조절부로부터 출력되는 신호를 입력받아, 그 중 어느 하나를 상기 레이턴시 신호로서 출력하는 논리 소자를 더 구비하는 것을 특징으로 하는 카스 레이턴시 회로.And a logic element configured to receive signals output from the first and second adjusting units, and output one of them as the latency signal. 제7항에 있어서, 상기 DLL 리플리카는,The method of claim 7, wherein the DLL replica, 이븐(EVEN) 분주신호를 입력받아 상기 외부 클록에 정렬된 신호를 발생하는 제1 DLL 리플리카; 및A first DLL replica that receives an Even signal and generates a signal aligned with the external clock; And 오드(ODD) 분주신호를 입력받아 상기 외부 클록에 정렬된 신호를 발생하는 제2 DLL 리플리카를 구비하는 것을 특징으로 하는 카스 레이턴시 회로.And a second DLL replica which receives an odd frequency division signal and generates a signal aligned with the external clock. 제15항에 있어서, 상기 PREAD 리플리카는,The method of claim 15, wherein the PREAD replica, 상기 제1 DLL 리플리카의 출력신호를 입력받아, 이를 지연시켜 이븐(EVEN)용 제1 레이턴시 제어클록을 발생하는 제1 PREAD 리플리카; 및A first PREAD replica that receives the output signal of the first DLL replica and delays it to generate a first latency control clock for Even; And 상기 제2 DLL 리플리카의 출력신호를 입력받아, 이를 지연시켜 오드(ODD)용 제1 레이턴시 제어클록을 발생하는 제2 PREAD 리플리카를 구비하는 것을 특징으로 하는 카스 레이턴시 회로.And a second PREAD replica which receives the output signal of the second DLL replica and delays it to generate a first latency control clock for an od. 독출 명령에 응답하여 내부 독출명령 신호(PREAD)를 발생하는 내부 독출명령 신호 발생부;An internal read command signal generator configured to generate an internal read command signal PREAD in response to a read command; 외부 클록의 두 배의 주기를 갖는 분주신호들을 이용하여 레이턴시 제어클록들을 발생하는 레이턴시 제어클록 발생부; 및A latency control clock generator for generating latency control clocks using divided signals having a period twice that of an external clock; And 상기 내부 독출명령 신호 및 상기 레이턴시 제어클록들을 입력받으며, 상기 내부 독출명령 신호를 쉬프팅하여 레이턴시 신호를 발생하는 레이턴시 신호 발생부를 구비하는 것을 특징으로 하는 카스 레이턴시 회로.And a latency signal generator configured to receive the internal read command signal and the latency control clocks and to generate a latency signal by shifting the internal read command signal. 제17항에 있어서, 상기 레이턴시 제어클록 발생부는,The method of claim 17, wherein the latency control clock generator, 지연 동기 신호를 2 분주하여, 이븐(EVEN) 분주신호 및 오드(ODD) 분주신호를 출력하는 클록 분주기;A clock divider for dividing the delay synchronization signal into two and outputting an even divided signal and an odd divided signal; 상기 분주된 신호를 입력받아 위상을 조절하여, 이븐(EVEN)용 제1 레이턴시 제어클록 및 오드(ODD)용 제1 레이턴시 제어클록을 발생하는 위상 조절부; 및A phase adjuster which receives the divided signal and adjusts a phase to generate a first latency control clock for even and an first latency control clock for od; And 상기 분주된 신호를 입력받아 이를 지연하여 제2 레이턴시 제어클록 내지 제n 레이턴시 제어클록을 발생하는 지연블록을 구비하는 것을 특징으로 하는 카스 레이턴시 회로.And a delay block receiving the divided signal and delaying the divided signal to generate second to nth latency control clocks. 제18항에 있어서, 상기 지연블록은,The method of claim 18, wherein the delay block, 상기 이븐(EVEN) 분주신호를 지연시켜 이븐(EVEN)용 제2 레이턴시 제어클록 내지 제n 레이턴시 제어클록을 발생하는 제1 지연블록; 및A first delay block configured to delay the even distribution signal to generate a second latency control clock to an nth latency control clock for the even; And 상기 오드(ODD) 분주신호를 지연시켜 오드(ODD)용 제2 레이턴시 제어클록 내지 제n 레이턴시 제어클록을 발생하는 제2 지연블록을 구비하는 것을 특징으로 하 는 카스 레이턴시 회로.And a second delay block configured to delay the odd frequency division signal to generate a second latency control clock to an nth latency control clock for the od. 제19항에 있어서, 상기 위상 조절부는,The method of claim 19, wherein the phase control unit, 상기 이븐(EVEN) 분주신호 및 오드(ODD) 분주신호 중 어느 하나의 신호를 입력받아 상기 외부 클록에 정렬된 신호를 발생하는 지연 동기 루프(DLL) 리플리카; 및A delay synchronization loop (DLL) replica configured to receive one of the even and odd signals and generate a signal aligned with the external clock; And 상기 정렬된 신호를 소정의 위상으로 지연시키는 PREAD 리플리카를 구비하는 것을 특징으로 하는 카스 레이턴시 회로.And a PREAD replica that delays the aligned signal to a predetermined phase. 제20항에 있어서, 상기 위상 조절부는,The method of claim 20, wherein the phase control unit, 상기 PREAD 리플리카와 상기 레이턴시 신호 발생부 사이에 연결되며, 상기 PREAD 리플리카의 출력신호를 입력받아, 이븐(EVEN)용 제1 레이턴시 제어클록 및 오드(ODD)용 제1 레이턴시 제어클록을 각각 생성하는 오드/이븐 분리부를 더 구비하는 것을 특징으로 하는 카스 레이턴시 회로.Connected between the PREAD replica and the latency signal generator, the output signal of the PREAD replica is input to generate a first latency control clock for even and a first latency control clock for od. A cas latency circuit further comprising an odd / even separator. 제21항에 있어서, 상기 소정의 위상은,The method of claim 21, wherein the predetermined phase, 상기 외부 클록과 상기 내부 독출명령 신호의 위상차에 의존하는 것을 특징으로 하는 카스 레이턴시 회로.And a cascade latency circuit depending on a phase difference between the external clock and the internal read command signal. 제19항에 있어서, 상기 레이턴시 신호 발생부는,The method of claim 19, wherein the latency signal generator, 상기 이븐(EVEN)용 레이턴시 제어클록들을 이용하여 상기 내부 독출명령 신호를 쉬프팅하는 제1 쉬프트 레지스터부; 및A first shift register unit configured to shift the internal read command signal using the latency control clocks for EVEN; And 상기 오드(ODD)용 레이턴시 제어클록들을 이용하여 상기 내부 독출명령 신호를 쉬프팅하는 제2 쉬프트 레지스터부를 구비하는 것을 특징으로 하는 카스 레이턴시 회로.And a second shift register unit configured to shift the internal read command signal by using the latency control clocks for the od. 카스 레이턴시(CAS LATENCY)의 설정된 값에 따라 데이터의 출력을 제어하기 위한 레이턴시 신호를 발생하는 카스 레이턴시 회로를 구비하는 동기식 반도체 메모리 장치에 있어서, 상기 카스 레이턴시 회로는,A synchronous semiconductor memory device having a cascade latency circuit for generating a latency signal for controlling the output of data in accordance with a set value of cas latency (CAS LATENCY), wherein the cascade latency circuit comprises: 독출 명령에 응답하여 내부 독출명령 신호(PREAD)를 발생하는 내부 독출명령 신호 발생부;An internal read command signal generator configured to generate an internal read command signal PREAD in response to a read command; 복수의 레이턴시 제어클록들을 발생하는 레이턴시 제어클록 발생부; 및A latency control clock generator for generating a plurality of latency control clocks; And 상기 내부 독출명령 신호 및 상기 레이턴시 제어클록들을 입력받으며, 상기 내부 독출명령 신호를 쉬프팅하여 레이턴시 신호를 발생하는 레이턴시 신호 발생부를 구비하며, A latency signal generator configured to receive the internal read command signal and the latency control clocks and to generate a latency signal by shifting the internal read command signal; 상기 레이턴시 제어클록 발생부는, PREAD 리플리카를 이용하여 상기 내부 독출명령 신호에 대해 일정한 마진을 갖는 적어도 하나의 제1 레이턴시 제어클록을 발생하는 것을 특징으로 하는 반도체 메모리 장치.And the latency control clock generator generates at least one first latency control clock having a constant margin with respect to the internal read command signal using a PREAD replica. 제24항에 있어서, 상기 제1 레이턴시 제어클록은,The method of claim 24, wherein the first latency control clock, 지연 동기 루프(DLL) 리플리카를 이용하여 외부 클록에 정렬된 신호를 생성하고, 상기 생성된 신호를 상기 PREAD 리플리카를 이용하여 소정의 위상만큼 지연시켜 생성되는 것을 특징으로 하는 반도체 메모리 장치.And generating a signal aligned with an external clock using a delay sync loop (DLL) replica, and delaying the generated signal by a predetermined phase using the PREAD replica. 제25항에 있어서, 상기 소정의 위상은,The method of claim 25, wherein the predetermined phase, 상기 외부 클록과 상기 내부 독출명령 신호의 위상차에 의존하는 값인 것을 특징으로 하는 반도체 메모리 장치.And a value dependent on a phase difference between the external clock and the internal read command signal. 제26항에 있어서, 상기 소정의 위상은,The method of claim 26, wherein the predetermined phase, 상기 외부 클록과 상기 내부 독출명령 신호의 위상차보다 작은 값인 것을 특징으로 하는 반도체 메모리 장치.And a value smaller than a phase difference between the external clock and the internal read command signal. 제24항에 있어서, 상기 레이턴시 제어클록 발생부는,The method of claim 24, wherein the latency control clock generator, 외부 클록의 두 배의 주기를 갖는 분주신호들을 이용하여 상기 레이턴시 제어클록들을 발생하는 것을 특징으로 하는 반도체 메모리 장치.And generating the latency control clocks using divided signals having a period twice that of an external clock.
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