JP5400281B2

JP5400281B2 - 1-wire data communication device

Info

Publication number: JP5400281B2
Application number: JP2007156185A
Authority: JP
Inventors: 至土屋; 正行高橋; 稔洋西田; 真登香高橋
Original assignee: Seiko NPC Corp
Current assignee: Seiko NPC Corp
Priority date: 2007-06-13
Filing date: 2007-06-13
Publication date: 2014-01-29
Anticipated expiration: 2027-06-13
Also published as: JP2008311829A

Description

本発明は、１本の信号線を用いてデータ信号を通信する１線式データ通信装置に関する。 The present invention relates to a single-wire data communication ShinSo location to communicate data signals with one signal line.

従来の１線式データ通信方法は、データ信号とは別にクロック信号を生成している。そして、このクロック信号は通信装置内部のＩＣに設けたクロック発生手段によって生成しているのが一般的である（特許文献１）。 A conventional one-wire data communication method generates a clock signal separately from a data signal. In general, this clock signal is generated by clock generation means provided in an IC inside the communication apparatus (Patent Document 1).

特開２００７−３６６７１号公報JP 2007-36671 A

ところが、この従来技術によると、クロック発生手段の存在によって、１線式を採用する1つの目的であるＩＣの小型化を達成することが困難になるという不都合がある。本発明は、この不都合を解消した１線式データ通信装置を提供することを目的とする。 However, according to this conventional technique, there is an inconvenience that it is difficult to achieve downsizing of the IC, which is one purpose of adopting the one-wire system, due to the presence of the clock generation means. The present invention aims at providing a single-wire data communication ShinSo location which solves this disadvantage.

本発明の請求項１に係る１線式データ通信装置は、１本の信号線を介して異なるｍ個のパルス幅にそれぞれ対応する複数ｍのデータを有するデータ信号が入力される入力端子と、この入力端子から入力されたデータ信号を反転するインバータと、各データのパルスの立ち上がりまたは立ち下がりをクロックタイミングとして抽出するクロックタイミング抽出部と、前記インバータから出力されたデータ信号のデータのパルス幅に基づいて複数ｍのデータのうちどのデータであるかを判別するデータ判別部と、このデータ判別部で判別したデータをクロックタイミング抽出部から出力されたクロックタイミングを受けて取り込むメモリ部を備え、前記データ判別部は、前記パルス幅に基づいた電圧を生成し、この電圧を基に、データ数ｍに対してｍ−１個の基準電圧を用いてどのデータであるかを判別するものである。 A one-wire data communication apparatus according to claim 1 of the present invention includes an input terminal to which a data signal having a plurality of m data respectively corresponding to different m pulse widths is input via one signal line; An inverter that inverts the data signal input from the input terminal, a clock timing extraction unit that extracts the rising or falling edge of each data pulse as a clock timing, and the pulse width of the data of the data signal output from the inverter comprising a data discriminating unit for discriminating whether any data among data of a plurality m, a memory unit for taking receives the clock timing output data is determined by the data determination unit from the clock timing extraction unit based, the The data discriminating unit generates a voltage based on the pulse width, and based on this voltage, the number of data m is to determine whether any data with m-1 pieces of reference voltage.

本発明の請求項１に係る１線式データ通信装置によれば、通信装置内部のＩＣにクロック発生手段を必要としないので、回路構成が簡単になり、ＩＣの小型化が可能になるという効果を奏する。 According to the one-wire data communication apparatus according to the first aspect of the present invention, since the clock generation means is not required for the IC inside the communication apparatus, the circuit configuration is simplified and the IC can be miniaturized. Play.

以下、本発明の好適な実施形態を添付図面の図１〜図３に基づいて説明する。ここにおいて、図１は回路構成を示すブロック図、図２はクロックタイミング抽出部とデータ判別部の回路図、図３はタイミングチャートである。 DESCRIPTION OF EXEMPLARY EMBODIMENTS Hereinafter, preferred embodiments of the invention will be described with reference to FIGS. Here, FIG. 1 is a block diagram showing a circuit configuration, FIG. 2 is a circuit diagram of a clock timing extraction unit and a data discrimination unit, and FIG. 3 is a timing chart.

まず、全体構成を説明すると、図１に示すように、本発明に係る１線式データ通信装置のＩＣにおける受信部１は、１本の信号線を介して、パルス幅が広いデータ（データ“１”）とパルス幅が狭いデータ（データ“０”）の２種類のデータを有するデータ信号が入力される入力端子２と、この入力端子から入力されたデータ信号を反転するインバータ３と、２種類のデータの立ち下がりをクロックタイミングとして抽出するクロックタイミング抽出部４と、インバータ３から出力されたデータ信号のデータに対応するパルス幅に基づいて２種類のうちどちらのデータであるかを判別するデータ判別部５と、このデータ判別部５で判別したデータをクロックタイミング抽出部４から出力されたクロックタイミングを受けて取り込むメモリ部６を備える。そして、データ判別部５は、基準電圧生成部７とデコーダ回路部８とからなる。 First, the overall configuration will be described. As shown in FIG. 1, the receiving unit 1 in the IC of the one-wire data communication apparatus according to the present invention has a wide pulse width data (data “data”) via one signal line. 1 ") and a data signal having two kinds of data having a narrow pulse width (data" 0 "), an input terminal 2, an inverter 3 for inverting the data signal input from the input terminal, and 2 Based on the clock timing extraction unit 4 that extracts the falling edge of the data of the type as the clock timing and the pulse width corresponding to the data of the data signal output from the inverter 3, it is determined which of the two types of data is the data. A data discriminating unit 5 and a memory unit 6 that receives the data discriminated by the data discriminating unit 5 in response to the clock timing output from the clock timing extracting unit 4 Provided. The data determination unit 5 includes a reference voltage generation unit 7 and a decoder circuit unit 8.

続いて、図２に基づいて回路構成の詳細を説明する。クロックタイミング抽出部４はインバータ４１からなる。インバータ３の出力が入力されるデコーダ回路部８は、基準電圧生成部７から定電流Ｉ１が供給されるＰチャネルトランジスタ８１と、このＰチャネルトランジスタ８１と直列に接続されたＮチャネルトランジスタ８２と、このＮチャネルトランジスタ８２に並列に接続されたコンデンサ８３と、これらトランジスタ８１，８２の出力が一方の入力端８４ａに入力されるコンパレータ８４と、このコンパレータ８４の他方の入力端８４ｂに基準電圧ＶＲＥＦを供給するための抵抗Ｒ２とからなる。一方、インバータ４１の出力は前記コンパレータ８４の出力端に接続されたメモリ部６に入力する。 Next, details of the circuit configuration will be described with reference to FIG. The clock timing extraction unit 4 includes an inverter 41. The decoder circuit section 8 to which the output of the inverter 3 is input includes a P-channel transistor 81 to which a constant current I1 is supplied from the reference voltage generation section 7, an N-channel transistor 82 connected in series with the P-channel transistor 81, A capacitor 83 connected in parallel to the N-channel transistor 82, a comparator 84 in which outputs of the transistors 81 and 82 are input to one input end 84a, and a reference voltage VREF to the other input end 84b of the comparator 84. It comprises a resistor R2 for supply. On the other hand, the output of the inverter 41 is input to the memory unit 6 connected to the output terminal of the comparator 84.

図２に示すように、基準電圧生成部７は、アンプ７５およびＮチャネルトランジスタ７４で形成される帰還回路と抵抗Ｒ１とで基準電流ＩＲＥＦを生成し、Ｐチャネルトランジスタ７１にカレントミラー接続されたＰチャネルトランジスタ７２，７３から基準電流ＩＲＥＦに基づく電流Ｉ１，Ｉ２をデコーダ回路部８に供給する。電流Ｉ１は、デコーダ回路部８のＰチャネルトランジスタ８１に供給され、電流Ｉ２は、デコーダ回路部８の抵抗Ｒ２に供給されて基準電圧ＶＲＥＦが生成される。 As shown in FIG. 2, the reference voltage generation unit 7 generates a reference current IREF by a feedback circuit formed by an amplifier 75 and an N-channel transistor 74 and a resistor R 1, and P is connected to the P-channel transistor 71 in a current mirror connection. Currents I 1 and I 2 based on the reference current IREF are supplied from the channel transistors 72 and 73 to the decoder circuit unit 8. The current I1 is supplied to the P-channel transistor 81 of the decoder circuit unit 8, and the current I2 is supplied to the resistor R2 of the decoder circuit unit 8 to generate the reference voltage VREF.

次に上述した回路の動作を図３に基づいて説明する。入力信号は、パルス幅の広いデータ（データ“１”）と、パルス幅の狭いデータ（データ“０”）を有し、それぞれの立ち下がりがクロックタイミングを形成する。入力端子２から入力された入力信号は、インバータ３，４１によって反転し、反転した各パルスの立ち上がりがクロックタイミングとなる。インバータ３の出力はデコーダ回路部８に入力されてＰチャネルトランジスタ８１をオンとし、Ｎチャネルトランジスタ８２をオフとする。これによって、基準電圧生成部７から前記トランジスタ８１を介して電流Ｉ１が供給され、コンデンサ８３に充電されて、コンパレータ８４の入力端８４ａに供給される電圧Ｖ１（図２参照）が徐々に上昇する。すなわち、入力されたデータ信号が積分される。 Next, the operation of the circuit described above will be described with reference to FIG. The input signal has data with a wide pulse width (data “1”) and data with a narrow pulse width (data “0”), and each falling edge forms a clock timing. The input signal input from the input terminal 2 is inverted by the inverters 3 and 41, and the rising edge of each inverted pulse becomes the clock timing. The output of the inverter 3 is input to the decoder circuit unit 8 to turn on the P channel transistor 81 and turn off the N channel transistor 82. As a result, the current I1 is supplied from the reference voltage generation unit 7 via the transistor 81, and the capacitor 83 is charged, so that the voltage V1 (see FIG. 2) supplied to the input terminal 84a of the comparator 84 gradually increases. . That is, the input data signal is integrated.

コンパレータ８４の他方の入力端８４ｂには、基準電圧ＶＲＥＦが供給されており、入力信号のパルス幅が広いと、入力端８４ａにかかる電圧Ｖ１が十分上昇して、基準電圧ＶＲＥＦを超える。クロックタイミングにおいて、Ｐチャネルトランジスタ８１がオフとなり、Ｎチャネルトランジスタ８２がオンすると、コンデンサ８３は放電し、入力端８４ａの電圧Ｖ１は低下して、やがて基準電圧ＶＲＥＦを下回る。このように、コンパレータ８４が、入力されたデータ信号に基づく電圧Ｖ１と基準電圧ＶＲＥＦとを比較し、電圧Ｖ１が基準電圧ＶＲＥＦを超える場合、入力されたデータ信号のデータ“１”からデータパルス信号を出力する。一方、入力信号のパルス幅が狭いと、入力端８４ａにかかる電圧Ｖ１が基準電圧ＶＲＥＦを超える前に、クロックタイミングによってＰチャネルトランジスタ８１がオフ、Ｎチャネルトランジスタ８２がオンとなってコンデンサ８３が放電し、電圧Ｖ１が低下するので、入力されたデータ信号のデータ“０”からはデータパルス信号は出力されない。 The reference voltage VREF is supplied to the other input terminal 84b of the comparator 84. If the pulse width of the input signal is wide, the voltage V1 applied to the input terminal 84a sufficiently rises and exceeds the reference voltage VREF. At the clock timing, when the P-channel transistor 81 is turned off and the N-channel transistor 82 is turned on, the capacitor 83 is discharged, and the voltage V1 at the input terminal 84a decreases and eventually falls below the reference voltage VREF. In this way, the comparator 84 compares the voltage V1 based on the input data signal with the reference voltage VREF, and if the voltage V1 exceeds the reference voltage VREF, the data pulse signal starts from the data “1” of the input data signal. Is output. On the other hand, when the pulse width of the input signal is narrow, before the voltage V1 applied to the input terminal 84a exceeds the reference voltage VREF, the P-channel transistor 81 is turned off and the N-channel transistor 82 is turned on by the clock timing to discharge the capacitor 83. However, since the voltage V1 decreases, no data pulse signal is output from the data “0” of the input data signal.

これらのデータ出力は、インバータ４１からメモリ部６にクロックタイミングが入力する毎に、メモリ部６に取り込まれる。 These data outputs are taken into the memory unit 6 every time clock timing is input from the inverter 41 to the memory unit 6.

なお、上述した実施形態のデータ判別部５では、コンパレータ８４に供給する基準電圧ＶＲＥＦを、カレントミラー接続したＰチャネルトランジスタ７１，７２，７３に共通の電流源からの電流Ｉ２で生成するので、抵抗Ｒ１成分のばらつき分をキャンセルでき、デコードされたデータに対する基準電圧ＶＲＥＦの判定レベルのマージンが確保できて、精度の高いデータ判別が可能となる。 In the data discriminating unit 5 of the above-described embodiment, the reference voltage VREF supplied to the comparator 84 is generated by the current I2 from the current source common to the P-channel transistors 71, 72, 73 connected in the current mirror. The variation of the R1 component can be canceled, the margin of the determination level of the reference voltage VREF with respect to the decoded data can be secured, and highly accurate data determination can be performed.

すなわち、図２において、時間をｔとすると、Ｉ１×ｔ＝Ｃ×Ｖ１だから、
Ｖ１＝１／Ｃ×Ｉ１×ｔ
＝１／Ｃ×ＩＲＥＦ×ｋ１×ｔ
＝１／Ｃ×Ｖ０／Ｒ１×ｋ１×ｔ・・・・・（１）
一方、ＶＲＥＦ＝Ｉ２×Ｒ２
＝ＩＲＥＦ×ｋ２×Ｒ２
＝Ｖ０／Ｒ１×ｋ２×Ｒ２・・・・・（２）
ここで、ｋ１とｋ２は定数であり、Ｖ１とＶＲＥＦをコンパレータ８４で比較すると、上記（１），（２）式から理解できるように、Ｖ０／Ｒ１がキャンセルされるので、抵抗Ｒ１成分によるばらつきの影響を受けないものである。 That is, in FIG. 2, if time is t, I1 × t = C × V1,
V1 = 1 / C × I1 × t
= 1 / C x IREF x k1 x t
= 1 / C x V0 / R1 x k1 x t (1)
On the other hand, VREF = I2 × R2
= IREF × k2 × R2
= V0 / R1 × k2 × R2 (2)
Here, k1 and k2 are constants, and when V1 and VREF are compared by the comparator 84, V0 / R1 is canceled as can be understood from the above equations (1) and (2). It is not affected by.

なお、本発明は、上述した実施形態に限定されるものではなく、例えば、インバータ３およびインバータ４１を１つのインバータで構成してもよい。また、入力信号を反転させずに、入力信号の立ち上がりをクロックタイミングとすることもできる。さらに、データ信号のデータは２つに限らず、３つ以上の数ｎであってもよく、この場合は基準電圧をｎ−１設定し、最小の基準電圧より小、最大の基準電圧より大、各基準電圧の間、のいずれに対応するかによって、いずれのデータであるかを判別すればよい。 In addition, this invention is not limited to embodiment mentioned above, For example, you may comprise the inverter 3 and the inverter 41 by one inverter. Further, the rising edge of the input signal can be set as the clock timing without inverting the input signal. Further, the number of data of the data signal is not limited to two, and may be a number n of three or more. In this case, the reference voltage is set to n-1, which is smaller than the minimum reference voltage and larger than the maximum reference voltage. Which data is determined depending on which of the reference voltages corresponds to each other.

本発明の実施形態の回路構成を示すブロック図。The block diagram which shows the circuit structure of embodiment of this invention. 同じくクロックタイミング抽出部とデータ判別部の詳細な回路構成を含む図。The figure which similarly includes the detailed circuit structure of a clock timing extraction part and a data discrimination | determination part. 同じくタイミングチャート。Similarly timing chart.

１受信部
２入力端子
３，４１インバータ
４クロックタイミング抽出部
５データ判別部
６メモリ部
７基準電圧生成部
８デコーダ回路部 DESCRIPTION OF SYMBOLS 1 Reception part 2 Input terminal 3,41 Inverter 4 Clock timing extraction part 5 Data discrimination part 6 Memory part 7 Reference voltage generation part 8 Decoder circuit part

Claims

An input terminal to which a data signal having a plurality of m data respectively corresponding to different m pulse widths is input via one signal line; an inverter for inverting the data signal input from the input terminal; A clock timing extraction unit that extracts the rising or falling edge of a data pulse as a clock timing, and which data among a plurality of m data is determined based on the pulse width of the data of the data signal output from the inverter. A data determination unit, and a memory unit that receives the data determined by the data determination unit in response to the clock timing output from the clock timing extraction unit , the data determination unit generates a voltage based on the pulse width; Based on this voltage, which data is using m-1 reference voltages for the number of data m Discriminant 1-wire data communication apparatus characterized by.