JP2008079078A

JP2008079078A - Squelch detector

Info

Publication number: JP2008079078A
Application number: JP2006257042A
Authority: JP
Inventors: Yuichi Segawa; 裕一瀬川
Original assignee: Kawasaki Microelectronics Inc
Current assignee: Kawasaki Microelectronics Inc
Priority date: 2006-09-22
Filing date: 2006-09-22
Publication date: 2008-04-03
Anticipated expiration: 2026-09-22
Also published as: JP4906083B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a squelch detector which is strong in a fluctuation of a temperature, a process and a power source voltage, and can output a stable squelch detection signal. <P>SOLUTION: The squelch detector comprises a peak detector which detects whether or not a potential amplitude of a differential signal exceeds a squelch level, and outputs the detection signal, and a pulse width extension circuit which extends a pulse width of the detection signal by a time equal to or more than a time corresponding to one cycle of data of the differential signal, containing a time of the pulse width. Here, the peak detector comprises an input amplifier circuit for outputting first and second signals having a potential corresponding to the potential amplitude of the differential signal, a replica amplifier circuit which has the same structure as in the input amplifier circuit, for outputting third and fourth signals having a potential corresponding to a reference voltage equivalent to the squelch level, and a current comparator which compares a composite current flowing in response to the first and second signals with a fixing current flowing in response to the third and fourth signals, and outputs the detection signal representing whether the potential amplitude of the differential signal exceeds the reference voltage according to the current difference. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、シリアルデータ通信において、所定の一定周期（データ転送レート）毎に転送される差動信号がスケルチレベルを超えている有効なものなのか、超えていない無効なものなのかを検出するスケルチ検出回路に関するものである。 The present invention detects in serial data communication whether a differential signal transferred at a predetermined fixed period (data transfer rate) is valid that exceeds the squelch level or invalid that does not exceed the squelch level. The present invention relates to a squelch detection circuit.

ＵＳＢ（Universal Serial Bus）２．０、シリアルＡＴＡ（AT Attachment）、ＰＣＩ（Peripheral Component Interconnect）−Ｅｘｐｒｅｓｓなどのインターフェイスを採用するシリアルデータ転送装置では、データ転送状態（有効なデータが転送されている状態）なのか、非データ転送状態（無効なデータが転送されている状態）なのかを検知するためにスケルチ検出回路が用いられている。 In a serial data transfer device that employs an interface such as USB (Universal Serial Bus) 2.0, serial ATA (AT Attachment), PCI (Peripheral Component Interconnect) -Express, etc., the data transfer state (a state in which valid data is transferred) ) Or a non-data transfer state (a state where invalid data is transferred), a squelch detection circuit is used.

スケルチ検出回路では、図８に示すように、差動信号（受信データ）が、図８中、点線で示す所定の電位振幅（スケルチレベル）を超えている場合にはデータ転送状態と判定され、スケルチレベルを超えていない場合には非データ転送状態と判定される。図８の例では、スケルチ検出回路からは、スケルチ信号として、データ転送状態の期間はローレベルが出力され、非データ転送状態の期間はハイレベルが出力される。 In the squelch detection circuit, as shown in FIG. 8, when the differential signal (received data) exceeds a predetermined potential amplitude (squelch level) indicated by a dotted line in FIG. If the squelch level is not exceeded, it is determined that the data transfer state is not present. In the example of FIG. 8, the squelch detection circuit outputs a low level during a data transfer state and a high level during a non-data transfer state as a squelch signal.

以下、図９に示す従来のスケルチ検出回路と、その動作を表す図１０に示すタイミングチャートを参照しながら、従来のスケルチ検出回路について説明する。 Hereinafter, the conventional squelch detection circuit will be described with reference to the conventional squelch detection circuit shown in FIG. 9 and the timing chart shown in FIG.

図９に示すスケルチ検出回路５０は、ヒステリシスコンパレータ５２と、パルス生成回路５４と、ダイオード５６と、抵抗素子Ｒ１と、容量素子Ｃ１と、シュミットトリガバッファ５８とによって構成されている。入力信号ＲＸ＋、ＲＸ−は、送信装置（図示省略）から送信され、このスケルチ検出回路５０を搭載する受信装置（図示省略）で受信される差動信号（受信データ）である。 The squelch detection circuit 50 shown in FIG. 9 includes a hysteresis comparator 52, a pulse generation circuit 54, a diode 56, a resistance element R1, a capacitance element C1, and a Schmitt trigger buffer 58. The input signals RX + and RX− are differential signals (received data) transmitted from a transmitting device (not shown) and received by a receiving device (not shown) on which the squelch detection circuit 50 is mounted.

差動信号ＲＸ＋、ＲＸ−は、ヒステリシスコンパレータ５２で受信される。ヒステリシスコンパレータ５２は、出力信号Ｖｓｏｕｔとして、差動信号ＲＸ＋、ＲＸ−の電位振幅が、スケルチレベルを超えていない場合にはローレベルを出力し、超えている場合にはハイレベルを出力する。その結果、コンパレータ５２からは、出力信号Ｖｓｏｕｔとして、図１０のタイミングチャートに示すように、データ転送状態の期間にだけ所定パルス幅のパルス信号が出力される。 The differential signals RX + and RX− are received by the hysteresis comparator 52. As the output signal Vsout, the hysteresis comparator 52 outputs a low level when the potential amplitudes of the differential signals RX + and RX− do not exceed the squelch level, and outputs a high level when the potential amplitude exceeds the squelch level. As a result, as shown in the timing chart of FIG. 10, the comparator 52 outputs a pulse signal having a predetermined pulse width only during the data transfer state as the output signal Vsout.

パルス生成回路５４は、インバータ（反転遅延回路）６０と、ＡＮＤ回路６２とによって構成されている。信号Ｖｓｏｕｔは、インバータ６０と、ＡＮＤ回路６２の一方の入力端子に入力され、インバータ６０の出力信号はＡＮＤ回路６２の他方の入力端子に入力される。パルス発生回路５４は、信号Ｖｓｏｕｔの立ち上がりを検出し、その出力信号Ｖｐｌとして、図１０のタイミングチャートに示すように、インバータ６０の遅延時間に相当するハイレベルのパルス信号を発生する。 The pulse generation circuit 54 includes an inverter (inversion delay circuit) 60 and an AND circuit 62. The signal Vsout is input to the inverter 60 and one input terminal of the AND circuit 62, and the output signal of the inverter 60 is input to the other input terminal of the AND circuit 62. The pulse generation circuit 54 detects the rise of the signal Vsout, and generates a high level pulse signal corresponding to the delay time of the inverter 60 as the output signal Vpl as shown in the timing chart of FIG.

パルス生成回路５４の出力信号Ｖｐｌは、ダイオード５６に入力され、ダイオード５６の出力信号Ｖｒｃはシュミットトリガバッファ５８に入力される。そして、バッファ５８からは、その出力信号Ｓｑｕｅｌｃｈ（スケルチ信号）が出力される。また、抵抗素子Ｒ１と容量素子Ｃ１は、それぞれダイオード５６の出力信号Ｖｒｃのノードとグランドとの間に並列に接続されている。 The output signal Vpl of the pulse generation circuit 54 is input to the diode 56, and the output signal Vrc of the diode 56 is input to the Schmitt trigger buffer 58. The buffer 58 outputs the output signal Squelch (squelch signal). Further, the resistor element R1 and the capacitor element C1 are connected in parallel between the node of the output signal Vrc of the diode 56 and the ground, respectively.

図１０のタイミングチャートに示すように、パルス生成回路５４の出力信号Ｖｐｌとしてハイレベルのパルス信号が出力される毎に、ダイオード５６を介して容量素子Ｃ１がチャージアップされ、信号Ｖｒｃの電位はその都度上昇する。一方、信号Ｖｐｌとして、ハイレベルのパルス信号が出力されなくなると、容量素子Ｃ１に蓄積されたチャージは、抵抗素子Ｒ１を介してディスチャージされ、信号Ｖｒｃの電位は徐々に下降する。 As shown in the timing chart of FIG. 10, every time a high level pulse signal is output as the output signal Vpl of the pulse generation circuit 54, the capacitive element C1 is charged up via the diode 56, and the potential of the signal Vrc is It rises every time. On the other hand, when the high-level pulse signal is not output as the signal Vpl, the charge accumulated in the capacitor element C1 is discharged through the resistor element R1, and the potential of the signal Vrc gradually decreases.

すなわち、差動信号ＲＸ＋、ＲＸ−として、スケルチレベルを超える電位振幅のデータが所定数入力されると、信号Ｖｒｃの電位が徐々に上昇し、シュミットトリガバッファ５８のハイレベル側の閾値電圧を超えると、スケルチ信号Ｓｑｕｅｌｃｈはローレベル（データ転送状態）となる。一方、データの電位振幅がスケルチレベルを下回ると、信号Ｖｒｃの電位が徐々に降下し、バッファ５８のローレベルの閾値電圧を下回ると、スケルチ信号Ｓｑｕｅｌｃｈはハイレベル（非データ転送状態）となる。 That is, when a predetermined number of data having a potential amplitude exceeding the squelch level is input as the differential signals RX + and RX−, the potential of the signal Vrc gradually rises and exceeds the threshold voltage on the high level side of the Schmitt trigger buffer 58. Then, the squelch signal Squelch is at a low level (data transfer state). On the other hand, when the potential amplitude of the data falls below the squelch level, the potential of the signal Vrc gradually decreases, and when it falls below the low level threshold voltage of the buffer 58, the squelch signal Squelch becomes high level (non-data transfer state).

次に、図１１に示す回路図を参照しながら、図９に示す従来のスケルチ検出回路５０で使用されているヒステリシスコンパレータ５２について説明する。 Next, the hysteresis comparator 52 used in the conventional squelch detection circuit 50 shown in FIG. 9 will be described with reference to the circuit diagram shown in FIG.

図１１に示すヒステリシスコンパレータ５２は、差動信号ＲＸ＋、ＲＸ−の入力部となる２つのＮＭＯＳ（Ｎ型ＭＯＳトランジスタ）６４ａ、６４ｂと、定電流源のＮＭＯＳ６６と、第１のカレントミラー回路となる２つのＰＭＯＳ（Ｐ型ＭＯＳトランジスタ）６８ａ、６８ｂと、第２のカレントミラー回路となる２つのＰＭＯＳ７０ａ、７０ｂと、それぞれノードＡ、Ｂの電位を反転増幅する２つのＰＭＯＳ７２ａ、７２ｂと、第３のカレントミラー回路となる２つのＮＭＯＳ７４ａ、７４ｂとによって構成されている。 The hysteresis comparator 52 shown in FIG. 11 becomes two NMOSs (N-type MOS transistors) 64a and 64b serving as input portions for the differential signals RX + and RX−, an NMOS 66 serving as a constant current source, and a first current mirror circuit. Two PMOSs (P-type MOS transistors) 68a and 68b, two PMOSs 70a and 70b to be the second current mirror circuit, two PMOSs 72a and 72b for inverting and amplifying the potentials of the nodes A and B, respectively, It is composed of two NMOSs 74a and 74b that become current mirror circuits.

このコンパレータ５２では、信号ＲＸ＋の電位振幅が、ＮＭＯＳ６４ａの閾値電圧を超えると、ＮＭＯＳ６４ａの方がＮＭＯＳ６４ｂよりもオン状態が強くなる。その結果、ノードＡの電位が下降し、ＰＭＯＳ６８ａ、６８ｂおよびＰＭＯＳ７２ａがオン状態となる。ノードＢおよびＣの電位は上昇し、ＰＭＯＳ７０ａ、７０ｂおよびＰＭＯＳ７２ｂがオフ状態となり、ＮＭＯＳ７４ａ、７４ｂはオン状態となる。そのため、出力信号ｏｕｔは、ＮＭＯＳ７４ｂを介してディスチャージされ、ローレベルとなる。 In the comparator 52, when the potential amplitude of the signal RX + exceeds the threshold voltage of the NMOS 64a, the NMOS 64a is more turned on than the NMOS 64b. As a result, the potential of the node A drops, and the PMOSs 68a and 68b and the PMOS 72a are turned on. The potentials of the nodes B and C rise, the PMOSs 70a and 70b and the PMOS 72b are turned off, and the NMOSs 74a and 74b are turned on. Therefore, the output signal out is discharged through the NMOS 74b and becomes low level.

一方、信号ＲＸ−の電位振幅が、ＮＭＯＳ６４ｂの閾値電圧を超えると、ＮＭＯＳ６４ｂの方がＮＭＯＳ６４ａよりもオン状態が強くなる。その結果、ノードＢの電位が下降し、ＰＭＯＳ７０ａ、７０ｂおよびＰＭＯＳ７２ｂがオン状態となる。ノードＡの電位は上昇し、ＰＭＯＳ６８ａ、６８ｂおよびＰＭＯＳ７２ａがオフ状態となる。ノードＣは、ＮＭＯＳ７４ａを介してディスチャージされ、ＮＭＯＳ７４ａ、７４ｂはオフ状態となる。そのため、出力信号ｏｕｔは、ＰＭＯＳ７２ｂを介してチャージアップされ、ハイレベルとなる。 On the other hand, when the potential amplitude of the signal RX− exceeds the threshold voltage of the NMOS 64b, the NMOS 64b becomes more on than the NMOS 64a. As a result, the potential of the node B decreases, and the PMOSs 70a and 70b and the PMOS 72b are turned on. The potential of the node A rises, and the PMOSs 68a and 68b and the PMOS 72a are turned off. The node C is discharged through the NMOS 74a, and the NMOSs 74a and 74b are turned off. Therefore, the output signal out is charged up via the PMOS 72b and becomes high level.

すなわち、コンパレータ５２では、信号ＲＸ＋の電位振幅が、ＮＭＯＳ６４ａの閾値電圧を超えると、その出力信号ｏｕｔがローレベルとなり、信号のＲＸ−の電位振幅が、ＮＭＯＳ６４ｂの閾値電圧を超えると、出力信号ｏｕｔはハイレベルとなる。従って、コンパレータ５２では、例えば信号ＲＸ＋がローレベルからハイレベルに遷移し、出力信号ｏｕｔがローレベルになる時の電位振幅と、信号ＲＸ＋がハイレベルからローレベルに遷移し、出力信号ｏｕｔがハイレベルになる時の電位振幅が異なるものとなる。 That is, in the comparator 52, when the potential amplitude of the signal RX + exceeds the threshold voltage of the NMOS 64a, the output signal out becomes a low level, and when the potential amplitude of the signal RX− exceeds the threshold voltage of the NMOS 64b, the output signal out. Becomes high level. Therefore, in the comparator 52, for example, the potential amplitude when the signal RX + changes from low level to high level and the output signal out changes to low level, the signal RX + changes from high level to low level, and the output signal out changes to high level. The potential amplitude when the level is reached is different.

コンパレータ５２では、温度、プロセス、電源電圧の変動により、上記入力部のＮＭＯＳ６４ａ、６４ｂの閾値電圧が変動する。そのため、その閾値電圧の調整が非常に難しく、スケルチ検出回路５０の出力信号Ｓｑｕｅｌｃｈが安定しないという問題があった。 In the comparator 52, the threshold voltages of the NMOSs 64a and 64b of the input unit vary due to variations in temperature, process, and power supply voltage. Therefore, it is very difficult to adjust the threshold voltage, and there is a problem that the output signal Squelch of the squelch detection circuit 50 is not stable.

また、スケルチ検出回路５０では、スケルチレベルを超えている差動信号の遷移をその検出に用いているが、信号遷移の無い場合であっても、スケルチ信号Ｓｑｕｅｌｃｈを保持しておく必要がある。スケルチ信号Ｓｑｕｅｌｃｈは、容量素子Ｃ１のチャージによって保持されるが、データ遷移の無い期間中は、容量素子Ｃ１のチャージが抵抗素子Ｒ１を介してディスチャージされる。そのため、データ遷移の無い期間中もデータを十分保持できるように容量素子Ｃ１の容量値および抵抗素子Ｒ１の抵抗値を調整する必要がある。 Further, in the squelch detection circuit 50, the transition of the differential signal exceeding the squelch level is used for the detection. However, even when there is no signal transition, it is necessary to hold the squelch signal Squelch. The squelch signal Squelch is held by the charge of the capacitive element C1, but the charge of the capacitive element C1 is discharged through the resistive element R1 during a period when there is no data transition. Therefore, it is necessary to adjust the capacitance value of the capacitive element C1 and the resistance value of the resistive element R1 so that data can be sufficiently retained even during a period without data transition.

例えば、一般的なシリアルデータ通信では、８ｂ／１０ｂコーディング技術が用いられる。この技術では、最大で５ビットの同一データが連続する場合がある（５ビット分のデータの転送期間中は、データ遷移が発生しない）（図１２参照）。その場合、データ通信状態において、最大データ通信レートの５ビット（５周期）分の期間中はスケルチ信号Ｓｑｕｅｌｃｈを保持できるように、容量素子Ｃ１の容量値および抵抗素子Ｒ１の抵抗値を調整する必要がある。 For example, 8b / 10b coding technology is used in general serial data communication. In this technique, the same data of up to 5 bits may be continuous (data transition does not occur during the transfer period of 5 bits of data) (see FIG. 12). In that case, in the data communication state, it is necessary to adjust the capacitance value of the capacitive element C1 and the resistance value of the resistive element R1 so that the squelch signal Squelch can be held during the period of 5 bits (5 cycles) of the maximum data communication rate. There is.

しかし、容量素子Ｃ１の容量値および抵抗素子Ｒ１の抵抗値は、プロセス変動の影響を受けるため、その調整が非常に難しく、同じくスケルチ検出回路５０の出力信号Ｓｑｕｅｌｃｈが安定しないという問題があった。 However, since the capacitance value of the capacitive element C1 and the resistance value of the resistive element R1 are affected by process variations, it is very difficult to adjust the same, and the output signal Squelch of the squelch detection circuit 50 is also unstable.

ここで、本発明に関わる先行技術文献としては、例えば特許文献１、２などがある。 Here, as prior art documents related to the present invention, there are, for example, Patent Documents 1 and 2.

特許文献１には、例えば第１及び第２の入力信号の差が正（＋）の値で特定値以上である場合、前記差を認知する信号を出力する第１感知部と、前記第１及び第２の入力信号の差が負（−）の値で前記特定値以上である場合、前記差を認知する信号を出力する第２感知部と、前記第１及び第２の感知部のオフセット電流量を一定量に調節して、前記特定値を決定するバイアス部と、前記第１感知部の出力信号と前記第２感知部の出力信号とに応答して、スケルチ信号を出力する出力手段とを含むスケルチ回路が開示されている。 In Patent Document 1, for example, when the difference between the first and second input signals is a positive (+) value that is equal to or greater than a specific value, a first sensing unit that outputs a signal that recognizes the difference, and the first And a second sensing unit that outputs a signal recognizing the difference when the difference between the second input signal and the second input signal is a negative (−) value or more than the specific value, and an offset between the first and second sensing units. A bias unit that determines the specific value by adjusting a current amount to a constant amount, and an output unit that outputs a squelch signal in response to an output signal of the first sensing unit and an output signal of the second sensing unit A squelch circuit is disclosed.

また、特許文献２には、例えば差動の入力信号を増幅し、増幅信号を出力する差動増幅回路と、前記増幅信号に比例した電位を供給するゲイン比例回路と、前記ゲイン比例回路から供給された前記電位を保持する電位保持回路と、前記電位保持回路で保持された前記電位と基準電位とを比較して検出信号を出力する比較回路とを備えるスケルチ検出回路が開示されている。 Patent Document 2 discloses, for example, a differential amplifier circuit that amplifies a differential input signal and outputs an amplified signal, a gain proportional circuit that supplies a potential proportional to the amplified signal, and a gain proportional circuit that supplies the amplified signal. A squelch detection circuit is disclosed that includes a potential holding circuit that holds the potential and a comparison circuit that compares the potential held by the potential holding circuit with a reference potential and outputs a detection signal.

特開２００３−１９８３９２号公報JP 2003-198392 A 特開２００５−８６６４６号公報JP 2005-86646 A

本発明の目的は、前記従来技術に基づく問題点を解消し、温度、プロセス、電源電圧の変動に強く、安定したスケルチ検出信号を出力することができるスケルチ検出回路を提供することにある。 An object of the present invention is to provide a squelch detection circuit that solves the problems based on the above-described prior art and that is resistant to fluctuations in temperature, process, and power supply voltage and can output a stable squelch detection signal.

上記目的を達成するために、本発明は、シリアルデータ通信において、所定の一定周期毎に転送される差動信号がスケルチレベルを超えている有効なものなのか、前記スケルチレベルを超えていない無効なものなのかを検出するスケルチ検出回路であって、
前記差動信号の電位振幅が、前記スケルチレベルを超えているのか、いないのかを検出し、その検出信号を出力するピーク検出回路と、
前記ピーク検出回路の検出信号のパルス幅を、該検出信号のパルス幅の時間を含めて、前記差動信号の１周期分の時間以上の時間だけ延長するパルス幅延長回路とを備え、
前記ピーク検出回路は、前記差動信号の電位振幅に応じた電位を持つ第１および第２の信号を出力する入力アンプ回路と、
前記入力アンプ回路と同一構成であり、前記スケルチレベルに相当するリファレンス電圧に応じた電位を持つ第３および第４の信号を出力するレプリカアンプ回路と、
前記入力アンプ回路の第１および第２の信号に応じて流れる合成電流と前記レプリカアンプ回路の第３および第４の信号に応じて流れる固定電流とを比較し、その電流差に応じて、前記差動信号の電位振幅が前記リファレンス電圧を超えているのか、いないのかを表す前記検出信号を出力する電流比較回路とを備えることを特徴とするスケルチ検出回路を提供するものである。 In order to achieve the above object, according to the present invention, in serial data communication, whether a differential signal transferred every predetermined period is valid exceeding a squelch level or invalid not exceeding the squelch level. A squelch detection circuit for detecting whether or not
A peak detection circuit that detects whether the potential amplitude of the differential signal exceeds or does not exceed the squelch level, and outputs the detection signal;
A pulse width extending circuit that extends the pulse width of the detection signal of the peak detection circuit by a time equal to or longer than the time of one cycle of the differential signal, including the time of the pulse width of the detection signal;
The peak detection circuit includes an input amplifier circuit that outputs first and second signals having a potential corresponding to a potential amplitude of the differential signal;
A replica amplifier circuit that has the same configuration as the input amplifier circuit and outputs third and fourth signals having a potential corresponding to a reference voltage corresponding to the squelch level;
The combined current that flows according to the first and second signals of the input amplifier circuit is compared with the fixed current that flows according to the third and fourth signals of the replica amplifier circuit, and according to the current difference, A squelch detection circuit comprising: a current comparison circuit that outputs the detection signal indicating whether a potential amplitude of a differential signal exceeds or does not exceed the reference voltage.

ここで、前記入力アンプ回路は、
前記差動信号が入力される入力部の２つのトランジスタと、
２つのトランジスタを有し、その一方のトランジスタが電源またはグランドと前記入力部の一方のトランジスタの一方の端子との間に接続された第１のカレントミラー回路と、
２つのトランジスタを有し、その一方のトランジスタが電源またはグランドと前記入力部の他方のトランジスタの一方の端子との間に接続された第２のカレントミラー回路と、
前記入力部の２つのトランジスタの他方の端子とグランドまたは電源との間に接続された第１の定電流源と、
電源またはグランドに接続された前記第１および第２のカレントミラー回路の他方のトランジスタとグランドまたは電源との間にそれぞれ接続された第２および第３の定電流源とを備え、
前記第１および第２の信号は、それぞれ前記第１および第２のカレントミラー回路の他方のトランジスタと前記第２および第３の定電流源との間のノードから出力されることが好ましい。 Here, the input amplifier circuit is
Two transistors in the input section to which the differential signal is input;
A first current mirror circuit having two transistors, one of which is connected between a power supply or ground and one terminal of one transistor of the input unit;
A second current mirror circuit having two transistors, one of which is connected between a power supply or ground and one terminal of the other transistor of the input unit;
A first constant current source connected between the other terminal of the two transistors of the input unit and a ground or a power source;
A second and a third constant current source connected between the other transistor of the first and second current mirror circuits connected to the power source or the ground and the ground or the power source, respectively.
The first and second signals are preferably output from a node between the other transistor of the first and second current mirror circuits and the second and third constant current sources, respectively.

また、前記電流比較回路は、
グランドまたは電源に接続された２つのトランジスタを有する第３のカレントミラー回路と、
電源またはグランドと前記第３のカレントミラー回路の一方のトランジスタとの間に並列に接続され、前記第１および第２の信号に各々対応する２つのトランジスタと、
電源またはグランドと前記第３のカレントミラー回路の他方のトランジスタとの間に並列に接続され、前記第３および第４の信号に各々対応する２つのトランジスタとを備え、
前記検出信号は、前記第１および第２の信号に各々対応する２つのトランジスタと前記第３のカレントミラー回路の一方のトランジスタとの間のノードから出力されることが好ましい。 The current comparison circuit includes:
A third current mirror circuit having two transistors connected to ground or a power supply;
Two transistors connected in parallel between a power supply or ground and one transistor of the third current mirror circuit, each corresponding to the first and second signals;
Two transistors connected in parallel between the power supply or ground and the other transistor of the third current mirror circuit, each corresponding to the third and fourth signals,
The detection signal is preferably output from a node between two transistors respectively corresponding to the first and second signals and one transistor of the third current mirror circuit.

本発明によれば、ピーク検出回路を用いているため、所定の電位振幅以上の信号が入力された時点で即座にスケルチ状態を検出することが可能である。また、レプリカバイアス技術を用いる（入力アンプ回路と同一構成のレプリカアンプ回路を用いる）ことで、プロセス、温度、電源電圧などの条件変動の影響を受けにくく、非常に安定したレベルでの検出が可能となる。また、パルス幅延長回路は、遅延が最小となる条件で必要な遅延時間を確保するように調整すれば良いだけなので、その設計が容易である。 According to the present invention, since the peak detection circuit is used, it is possible to immediately detect the squelch state when a signal having a predetermined potential amplitude or more is input. In addition, by using replica bias technology (using a replica amplifier circuit with the same configuration as the input amplifier circuit), detection at a very stable level is possible without being affected by fluctuations in conditions such as process, temperature, and power supply voltage. It becomes. In addition, the pulse width extension circuit is easy to design because it only needs to be adjusted to ensure the necessary delay time under the condition that the delay is minimized.

以下に、添付の図面に示す好適実施形態に基づいて、本発明のスケルチ検出回路を詳細に説明する。 Hereinafter, a squelch detection circuit of the present invention will be described in detail based on a preferred embodiment shown in the accompanying drawings.

図１は、本発明のスケルチ検出回路の構成を表す一実施形態のブロック図である。同図に示すスケルチ検出回路１０は、シリアルデータ通信において、所定の一定周期（データ転送レート）毎に転送される差動信号ＲＸ＋、ＲＸ−がスケルチレベルを超えている有効なものなのか、それとも、スケルチレベルを超えていない無効なものなのかを検出する。スケルチ検出回路１０は、ピーク検出回路１２と、パルス幅延長回路１４とによって構成されている。 FIG. 1 is a block diagram of an embodiment showing a configuration of a squelch detection circuit of the present invention. The squelch detection circuit 10 shown in the figure is effective when the differential signals RX + and RX− transferred at predetermined intervals (data transfer rates) exceed the squelch level in serial data communication, or Detects invalid items that do not exceed the squelch level. The squelch detection circuit 10 includes a peak detection circuit 12 and a pulse width extension circuit 14.

差動信号ＲＸ＋、ＲＸ−は、それぞれピーク検出回路１２の入力端子ＲＸ＋、ＲＸ−に入力される。ピーク検出回路１２は、所定の一定周期毎に入力される差動信号ＲＸ＋、ＲＸ−の電位振幅が、スケルチレベル（シリアル通信の規格によって決定されている所定の電位振幅）を超えているのか、いないのかを検出し、出力端子ｏｕｔ１から、その検出信号ｏｕｔ１を出力する。検出信号ｏｕｔ１はパルス幅延長回路１４の入力端子ｉｎに入力される。 The differential signals RX + and RX− are input to the input terminals RX + and RX− of the peak detection circuit 12, respectively. The peak detection circuit 12 determines whether the potential amplitude of the differential signals RX + and RX− input at every predetermined fixed period exceeds the squelch level (predetermined potential amplitude determined by the serial communication standard). And the detection signal out1 is output from the output terminal out1. The detection signal out1 is input to the input terminal in of the pulse width extension circuit 14.

パルス幅延長回路１４は、ピーク検出回路１２から入力される検出信号ｏｕｔ１のパルス幅を、検出信号ｏｕｔ１のパルス幅の時間を含めて、差動信号ＲＸ＋，ＲＸ−の１周期分の時間以上の時間だけ遅延する。パルス幅延長回路１４は、本実施形態では、検出信号ｏｕｔ１のハイレベルのパルス幅を延長する。パルス幅延長回路１４の出力端子ｏｕｔ２から出力される出力信号ｏｕｔ２は、スケルチ検出回路１０からスケルチ信号Ｓｑｕｅｌｃｈとして出力される。 The pulse width extension circuit 14 sets the pulse width of the detection signal out1 input from the peak detection circuit 12 to a time equal to or longer than one cycle of the differential signals RX + and RX− including the time of the pulse width of the detection signal out1. Delay by time. In the present embodiment, the pulse width extension circuit 14 extends the high-level pulse width of the detection signal out1. The output signal out2 output from the output terminal out2 of the pulse width extension circuit 14 is output from the squelch detection circuit 10 as a squelch signal Squelch.

以下、ピーク検出回路１２とパルス幅延長回路１４について順次説明する。まず、ピーク検出回路１２について説明する。 Hereinafter, the peak detection circuit 12 and the pulse width extension circuit 14 will be sequentially described. First, the peak detection circuit 12 will be described.

図２は、図１に示すピーク検出回路の構成を表す回路図である。同図に示すように、ピーク検出回路１２は、入力アンプ回路１６と、レプリカアンプ回路１８と、電流比較回路２０とによって構成されている。 FIG. 2 is a circuit diagram showing the configuration of the peak detection circuit shown in FIG. As shown in the figure, the peak detection circuit 12 includes an input amplifier circuit 16, a replica amplifier circuit 18, and a current comparison circuit 20.

入力アンプ回路１６は、差動信号ＲＸ＋、ＲＸ−の電位振幅に応じた電位を持つ第１および第２の信号Ｖｃａ、Ｖｃｂを出力する。入力アンプ回路１６は、差動信号ＲＸ＋、ＲＸ−の入力部となる２つのＮＭＯＳ２０ａ、２０ｂと、第１のカレントミラー回路となる２つのＰＭＯＳ２２ａ、２２ｂと、第２のカレントミラー回路となる２つのＰＭＯＳ２４ａ、２４ｂと、定電流源となる３つのＮＭＯＳ２６ａ、２６ｂ、２６ｃとによって構成されている。 The input amplifier circuit 16 outputs first and second signals Vca and Vcb having potentials corresponding to the potential amplitudes of the differential signals RX + and RX−. The input amplifier circuit 16 includes two NMOSs 20a and 20b serving as input portions for the differential signals RX + and RX−, two PMOSs 22a and 22b serving as a first current mirror circuit, and two NMOSs serving as a second current mirror circuit. The PMOS 24a, 24b and three NMOSs 26a, 26b, 26c serving as constant current sources are configured.

なお、何ら限定されないが、本実施形態では、差動信号ＲＸ＋、ＲＸ−の電位振幅が等しい場合、ＰＭＯＳ２２ｂ、２４ｂに流れる電流が、ＮＭＯＳ２６ｂ、２６ｃに流れる電流の約２倍の電流を流すことができるように設計されている。 Although not limited in any way, in the present embodiment, when the potential amplitudes of the differential signals RX + and RX− are equal, the current flowing through the PMOSs 22b and 24b flows about twice as much as the current flowing through the NMOSs 26b and 26c. Designed to be able to.

ＰＭＯＳ２２ａ、２２ｂおよびＰＭＯＳ２４ａ、２４ｂのソースは電源に接続されている。ＰＭＯＳ２２ａ、２２ｂのゲートはＰＭＯＳ２２ａのドレイン（ＮＭＯＳ２０ａのドレイン）に接続され、ＰＭＯＳ２４ａ、２４ｂのゲートはＰＭＯＳ２４ａのドレイン（ＮＭＯＳ２０ｂのドレイン）に接続されている。ＮＭＯＳ２０ａ、２０ｂのゲートは、それぞれ差動信号ＲＸ＋、ＲＸ−に接続され、そのソースはＮＭＯＳ２６ａのドレインに接続されている。ＰＭＯＳ２２ｂ、２４ｂのドレインは、それぞれＮＭＯＳ２６ｂ、２６ｃのドレインに接続されている。ＮＭＯＳ２６ａ、２６ｂ、２６ｃのゲートはバイアス電圧ｖｂｉａｓに接続され、そのソースはグランドに接続されている。 The sources of the PMOSs 22a and 22b and the PMOSs 24a and 24b are connected to a power source. The gates of the PMOSs 22a and 22b are connected to the drain of the PMOS 22a (the drain of the NMOS 20a), and the gates of the PMOSs 24a and 24b are connected to the drain of the PMOS 24a (the drain of the NMOS 20b). The gates of the NMOSs 20a and 20b are connected to the differential signals RX + and RX−, respectively, and their sources are connected to the drain of the NMOS 26a. The drains of the PMOSs 22b and 24b are connected to the drains of the NMOSs 26b and 26c, respectively. The gates of the NMOSs 26a, 26b, and 26c are connected to the bias voltage vbias, and the sources thereof are connected to the ground.

入力アンプ回路１６では、差動信号ＲＸ＋、ＲＸ−の電位振幅が等しい場合、ＮＭＯＳ２０ａ、２０ｂはほぼ同等の強さでオン状態となる。この時、ＮＭＯＳ２０ａ、２０ｂのドレインはほぼ同電位のローレベルとなり、ＰＭＯＳ２２ａ、２２ｂおよびＰＭＯＳ２４ａ、２４ｂはほぼ同じ強さでオン状態となる。前述の通り、ＰＭＯＳ２２ｂ、２４ｂは、ＮＭＯＳ２６ｂ、２６ｃの約２倍の電流を流す能力がある。その結果、ノードＶｃａ、Ｖｃｂはほぼ同電位のハイレベルとなり、ＰＭＯＳ２８ａ、２８ｂのオン状態は最も弱くなる。 In the input amplifier circuit 16, when the potential amplitudes of the differential signals RX + and RX− are equal, the NMOSs 20a and 20b are turned on with substantially the same strength. At this time, the drains of the NMOSs 20a and 20b are at the low level of substantially the same potential, and the PMOSs 22a and 22b and the PMOSs 24a and 24b are turned on with substantially the same strength. As described above, the PMOSs 22b and 24b have a capability of flowing about twice as much current as the NMOSs 26b and 26c. As a result, the nodes Vca and Vcb are at the high level of substantially the same potential, and the ON state of the PMOSs 28a and 28b is the weakest.

一方、信号ＲＸ＋の電位振幅の方が信号ＲＸ−の電位振幅よりも大きくなると、ＮＭＯＳ２０ａの方がＮＭＯＳ２０ｂよりも強いオン状態となる。その結果、ＰＭＯＳ２２ａ、２２ｂの方がＰＭＯＳ２４ａ、２４ｂよりも強いオン状態となり、ＰＭＯＳ２２ｂに流れる電流量の方がＰＭＯＳ２４ｂに流れる電流量よりも多くなって、ノードＶｃａはハイレベル、ノードＶｃｂはローレベルになる。従って、ＰＭＯＳ２８ａの方がＰＭＯＳ２８ｂよりも強いオン状態となる。 On the other hand, when the potential amplitude of the signal RX + becomes larger than the potential amplitude of the signal RX−, the NMOS 20a is turned on more strongly than the NMOS 20b. As a result, the PMOSs 22a and 22b are turned on stronger than the PMOSs 24a and 24b, the amount of current flowing through the PMOS 22b is larger than the amount of current flowing through the PMOS 24b, and the node Vca is at the high level and the node Vcb is at the low level. Become. Accordingly, the PMOS 28a is turned on more strongly than the PMOS 28b.

差動信号ＲＸ＋、ＲＸ−の電位振幅の差が最大の場合が、ＰＭＯＳ２８ａ、２８ｂのオン状態の強さの差が最大となる。いずれにしても、ＰＭＯＳ２８ａを介して流れる電流Ｉｐ２ａと、ＰＭＯＳ２８ｂを介して流れる電流Ｉｐ２ｂは合成されて出力される。 When the difference between the potential amplitudes of the differential signals RX + and RX− is the maximum, the difference in the ON-state strength between the PMOSs 28a and 28b is the maximum. In any case, the current Ip2a flowing through the PMOS 28a and the current Ip2b flowing through the PMOS 28b are combined and output.

なお、信号ＲＸ−の電位振幅の方が信号ＲＸ＋の電位振幅よりも大きい場合の入力アンプ回路１６の動作は、上記の場合と逆の状態となるから、ここでは、その繰り返しの説明は省略する。 Note that the operation of the input amplifier circuit 16 in the case where the potential amplitude of the signal RX− is larger than the potential amplitude of the signal RX + is in the opposite state to the above case, and therefore the repeated description thereof is omitted here. .

レプリカアンプ回路１８は、スケルチレベルに相当するリファレンス電圧ｖｒｅｆｐ、ｖｒｅｆｎに応じた電位を持つ第３および第４の信号（第１および第２の信号Ｖｃａ、Ｖｃｂに相当する信号）を出力する。レプリカアンプ回路１８は、差動信号ＲＸ＋、ＲＸ−の代わりに、スケルチレベルに相当するリファレンス電圧ｖｒｅｆｐ、ｖｒｅｆｎ（図３および図７参照）が入力されている点を除いて、入力アンプ回路１６と全く同じ構成のものである。 The replica amplifier circuit 18 outputs third and fourth signals (signals corresponding to the first and second signals Vca and Vcb) having potentials corresponding to the reference voltages vrefp and vrefn corresponding to the squelch level. The replica amplifier circuit 18 is identical to the input amplifier circuit 16 except that reference voltages vrefp and vrefn (see FIGS. 3 and 7) corresponding to the squelch level are input instead of the differential signals RX + and RX−. It has the same configuration.

図２では、両者の間で同一の構成要素に同一の符号を付して、レプリカアンプ回路１８の構成の説明は省略する。 In FIG. 2, the same components are denoted by the same reference numerals between the two, and the description of the configuration of the replica amplifier circuit 18 is omitted.

レプリカアンプ回路１８では、図３のタイミングチャートに示すように、リファレンス電圧ｖｒｅｖｐ、ｖｒｅｆｎ（ｖｒｅｖｐ＞ｖｒｅｆｎ）の電位が固定されている。従って、入力アンプ回路１６の動作説明において述べた通り、ＰＭＯＳ３０ａの方がＰＭＯＳ３０ｂよりも強いオン状態となり、両者の合成電流Ｉｒｅｆ（固定電流）がＮＭＯＳ３２ｂを介して流れる。また、ＮＭＯＳ３２ａ、３２ｂはカレントミラー回路であるから、ＮＭＯＳ３２ａにも同じ固定電流Ｉｒｅｆが流れる。 In the replica amplifier circuit 18, as shown in the timing chart of FIG. 3, the potentials of the reference voltages vrevp and vrefn (vrevp> vrefn) are fixed. Therefore, as described in the explanation of the operation of the input amplifier circuit 16, the PMOS 30a is turned on more strongly than the PMOS 30b, and the combined current Iref (fixed current) of both flows through the NMOS 32b. Since the NMOSs 32a and 32b are current mirror circuits, the same fixed current Iref flows through the NMOS 32a.

電流比較回路２０は、第１および第２の信号Ｖｃａ、Ｖｃｂに応じて流れる合成電流Ｉｐ２ａ＋Ｉｐ２ｂと第３および第４の信号に応じて流れる固定電流Ｉｒｅｆとを比較し、その電流差に応じて、差動信号ＲＸ＋、ＲＸ−の電位振幅がリファレンス電圧ｖｒｅｖｐ、ｖｒｅｆｎを超えているのか、いないのかを表す検出信号ｏｕｔ１を出力する。電流比較回路２０は、それぞれ入力アンプ回路１６のＰＭＯＳ２２ｂ、２４ｂに対応する２つのＰＭＯＳ２８ａ、２８ｂと、同じく、それぞれレプリカアンプ回路１８のＰＭＯＳ２２ｂ、２４ｂに対応する２つのＰＭＯＳ３０ａ、３０ｂと、カレントミラー回路である２つのＮＭＯＳ３２ａ、３２ｂとによって構成されている。 The current comparison circuit 20 compares the combined current Ip2a + Ip2b flowing according to the first and second signals Vca and Vcb with the fixed current Iref flowing according to the third and fourth signals, and according to the current difference, A detection signal out1 indicating whether the potential amplitude of the differential signals RX + and RX− exceeds or does not exceed the reference voltages vrevp and vrefn is output. The current comparison circuit 20 includes two PMOSs 28a and 28b corresponding to the PMOSs 22b and 24b of the input amplifier circuit 16, respectively, and two PMOSs 30a and 30b corresponding to the PMOSs 22b and 24b of the replica amplifier circuit 18, respectively. It consists of two NMOSs 32a and 32b.

ＰＭＯＳ２８ａ、２８ｂおよびＰＭＯＳ３０ａ、３０ｂのソースは電源に接続されている。ＰＭＯＳ２８ａ、２８ｂは並列に配置され、そのゲートは、それぞれ入力アンプ回路１６のＰＭＯＳ２２ｂ、２４ｂのドレイン（ノードＶｃａ、Ｖｃｂ）に接続され、そのドレインは、ＮＭＯＳ３２ａのドレインに接続されている。一方、ＰＭＯＳ３０ａ、３０ｂも並列に配置され、そのゲートは、レプリカアンプ回路１８のＰＭＯＳ２２ｂ、２４ｂのドレインに接続され、そのドレインは、ＮＭＯＳ３２ｂのドレインに接続されている。ＮＭＯＳ３２ａ、３２ｂのゲートは、ＮＭＯＳ３２ｂのドレインに接続され、そのソースはグランドに接続されている。また、ＮＭＯＳ３２ａのドレインから、電流比較回路２０、すなわち、ピーク検出回路１２の出力信号ｏｕｔ１が出力されている。 The sources of the PMOSs 28a and 28b and the PMOSs 30a and 30b are connected to a power source. The PMOSs 28a and 28b are arranged in parallel, their gates are connected to the drains (nodes Vca and Vcb) of the PMOSs 22b and 24b of the input amplifier circuit 16, respectively, and their drains are connected to the drain of the NMOS 32a. On the other hand, PMOSs 30a and 30b are also arranged in parallel, their gates are connected to the drains of the PMOSs 22b and 24b of the replica amplifier circuit 18, and their drains are connected to the drain of the NMOS 32b. The gates of the NMOSs 32a and 32b are connected to the drain of the NMOS 32b, and the sources thereof are connected to the ground. The output signal out1 of the current comparison circuit 20, that is, the peak detection circuit 12, is output from the drain of the NMOS 32a.

電流比較回路２０では、前述の通り、レプリカアンプ回路１８の作用により、ＮＭＯＳ３２ａを介して固定電流Ｉｒｅｆが流れる。また、入力アンプ回路１６の作用により、差動信号ＲＸ＋、ＲＸ−の電位振幅に応じてＰＭＯＳ２８ａ、２８ｂから合成電流Ｉｐ２ａ＋Ｉｐ２ｂが出力される。この時、出力信号ｏｕｔ１として、合成電流Ｉｐ２ａ＋Ｉｐ２ｂの方が固定電流Ｉｒｅｆよりも大きい場合にはハイレベルが出力され、小さい場合にはローレベルが出力される（図３参照）。 In the current comparison circuit 20, the fixed current Iref flows through the NMOS 32a by the action of the replica amplifier circuit 18 as described above. Also, the combined current Ip2a + Ip2b is output from the PMOSs 28a and 28b according to the potential amplitude of the differential signals RX + and RX− by the action of the input amplifier circuit 16. At this time, as the output signal out1, a high level is output when the combined current Ip2a + Ip2b is larger than the fixed current Iref, and a low level is output when it is smaller (see FIG. 3).

その結果、図３のタイミングチャートに示すように、差動信号ＲＸ＋、ＲＸ−の電位振幅が、リファレンス電圧ｖｒｅｖｐ、ｖｒｅｆｎを超えていると、ピーク検出回路１２の出力信号ｏｕｔ１としてハイレベルが出力され、超えていないとローレベルが出力される。そのため、データ転送レートの１周期毎にデータの値が変化すると、出力信号ｏｕｔ１として、パルス信号が出力される。また、複数ビット連続して同じデータが転送されると、それに応じてハイレベルのパルス幅も長くなる。 As a result, as shown in the timing chart of FIG. 3, when the potential amplitude of the differential signals RX + and RX− exceeds the reference voltages vrevp and vrefn, a high level is output as the output signal out1 of the peak detection circuit 12. If not exceeded, a low level is output. Therefore, when the data value changes for each cycle of the data transfer rate, a pulse signal is output as the output signal out1. Further, when the same data is transferred continuously for a plurality of bits, the high-level pulse width becomes longer accordingly.

続いて、パルス幅延長回路１４について説明する。 Next, the pulse width extension circuit 14 will be described.

図４は、図１に示すパルス幅延長回路の構成を表す概略図である。同図に示すように、パルス幅延長回路１４は、インバータ３４と、リセット付き遅延回路３６と、ＳＲフリップフロップ３８と、インバータ４０とによって構成されている。 FIG. 4 is a schematic diagram showing the configuration of the pulse width extension circuit shown in FIG. As shown in the figure, the pulse width extension circuit 14 includes an inverter 34, a delay circuit 36 with reset, an SR flip-flop 38, and an inverter 40.

リセット付き遅延回路３６の入力端子Ａには、入力信号ｉｎがインバータ３４によって反転された信号が入力され、その入力端子ｒｅｓｅｔには、入力信号ｉｎが入力されている。また、リセット付き遅延回路３６の出力端子Ｙからは、その出力信号ｒｅｓｔ＿ｏｕｔが出力されている。出力信号ｒｅｓｔ＿ｏｕｔは、次に述べるＳＲフリップフロップ３８に入力される。 A signal obtained by inverting the input signal in by the inverter 34 is input to the input terminal A of the delay circuit with reset 36, and the input signal in is input to the input terminal reset. The output signal rest_out is output from the output terminal Y of the delay circuit with reset 36. The output signal rest_out is input to the SR flip-flop 38 described below.

ＳＲフリップフロップ３８は、２つのＮＡＮＤ回路４２ａ、４２ｂによって構成されている。ＮＡＮＤ回路４２ａの一方の入力端子には入力信号ｉｎが入力され、その他方の入力端子にはＮＡＮＤ回路４２ｂ、すなわち、ＳＲフリップフロップ３８の出力信号ＳＲ＿ｏｕｔが入力される。また、ＮＡＮＤ回路４２ｂの一方の入力端子にはリセット付き遅延回路３６の出力信号ｒｅｓｔ＿ｏｕｔが入力され、その他方の入力端子にはＮＡＮＤ回路４２ａの出力信号が入力される。 The SR flip-flop 38 is composed of two NAND circuits 42a and 42b. An input signal in is input to one input terminal of the NAND circuit 42a, and an output signal SR_out of the SR flip-flop 38 is input to the other input terminal. Further, the output signal rest_out of the delay circuit with reset 36 is input to one input terminal of the NAND circuit 42b, and the output signal of the NAND circuit 42a is input to the other input terminal.

ＳＲフリップフロップ３８の出力信号ＳＲ＿ｏｕｔは、インバータ４０によって反転され、パルス幅延長回路１４の出力端子ｏｕｔ２から信号ｏｕｔ２として出力される。この出力信号ｏｕｔ２は、図１に示すように、スケルチ検出回路１０から、スケルチ信号Ｓｑｕｅｌｃｈとして出力される。 The output signal SR_out of the SR flip-flop 38 is inverted by the inverter 40 and is output from the output terminal out2 of the pulse width extension circuit 14 as the signal out2. As shown in FIG. 1, the output signal out2 is output from the squelch detection circuit 10 as a squelch signal Squelch.

図５は、図４に示すリセット付き遅延回路の構成を表す回路図である。同図に示すように、リセット付き遅延回路３６は、インバータ４２と、２つのＰＭＯＳ４４ａ、４４ｂと、遅延回路となる４つのインバータ４６ａ、４６ｂ、４６ｃ、４６ｄと、２つのＮＭＯＳ４８ａ、４８ｂとによって構成されている。 FIG. 5 is a circuit diagram showing the configuration of the delay circuit with reset shown in FIG. As shown in the figure, the delay circuit with reset 36 includes an inverter 42, two PMOSs 44a and 44b, four inverters 46a, 46b, 46c, and 46d serving as delay circuits, and two NMOSs 48a and 48b. ing.

ＰＭＯＳ４４ａ、４４ｂのソースは電源に接続され、そのゲートは、インバータ４２を介して入力端子ｒｅｓｅｔに接続され、そのドレインは、それぞれインバータ４６ａ、４６ｃの出力端子に接続されている。４つのインバータ４６ａ、４６ｂ、４６ｃ、４６ｄは、入力端子Ａと出力端子Ｙとの間に直列に接続されている。ＮＭＯＳ４８ａ、４８ｂのソースはグランドに接続され、そのゲートは入力端子ｒｅｓｅｔに接続され、そのドレインは、それぞれインバータ４６ｂ、４６ｄの出力端子に接続されている。 The sources of the PMOSs 44a and 44b are connected to the power supply, the gates are connected to the input terminal reset via the inverter 42, and the drains are connected to the output terminals of the inverters 46a and 46c, respectively. The four inverters 46a, 46b, 46c, and 46d are connected in series between the input terminal A and the output terminal Y. The sources of the NMOSs 48a and 48b are connected to the ground, their gates are connected to the input terminal reset, and their drains are connected to the output terminals of the inverters 46b and 46d, respectively.

パルス幅延長回路１４では、図６のタイミングチャートに示すように、入力信号ｉｎがローレベルの場合、インバータ３４およびリセット付き遅延回路３６のインバータ４２の出力信号はハイレベルである。従って、リセット付き遅延回路３６のＮＭＯＳ４８ａ、４８ｂおよびＰＭＯＳ４４ａ、４４ｂはオフ状態であり、その出力信号ｒｅｓｔ＿ｏｕｔはハイレベルである。また、ＳＲフリップフロップ３８のＡＮＤ回路４２ａの出力信号はハイレベルであるから、ＳＲフリップフロップ３８のＡＮＤ回路４２ｂの出力信号ＳＲ＿ｏｕｔはローレベル、パルス幅延長回路１４の出力信号ｏｕｔ２はハイレベルである。 In the pulse width extension circuit 14, as shown in the timing chart of FIG. 6, when the input signal in is at low level, the output signal of the inverter 34 and the inverter 42 of the delay circuit 36 with reset is at high level. Accordingly, the NMOSs 48a and 48b and the PMOSs 44a and 44b of the delay circuit 36 with reset are in an off state, and the output signal rest_out is at a high level. Since the output signal of the AND circuit 42a of the SR flip-flop 38 is at a high level, the output signal SR_out of the AND circuit 42b of the SR flip-flop 38 is at a low level, and the output signal out2 of the pulse width extension circuit 14 is at a high level. .

続いて、入力信号ｉｎがローレベルからハイレベルに立ち上がると、インバータ３４およびリセット付き遅延回路３６のインバータ４２の出力信号はローレベルとなる。従って、リセット付き遅延回路３６のＮＭＯＳ４８ａ、４８ｂおよびＰＭＯＳ４４ａ、４４ｂはオン状態となり、その出力信号ｒｅｓｔ＿ｏｕｔはローレベルにリセットされる。従って、ＡＮＤ回路４２ｂの出力信号ＳＲ＿ｏｕｔはハイレベル、ＡＮＤ回路４２ａの出力信号はローレベルとなり、パルス幅延長回路１４の出力信号ｏｕｔ２はローレベルとなる。 Subsequently, when the input signal in rises from a low level to a high level, the output signal of the inverter 34 and the inverter 42 of the delay circuit 36 with reset becomes a low level. Accordingly, the NMOSs 48a and 48b and the PMOSs 44a and 44b of the delay circuit with reset 36 are turned on, and the output signal rest_out is reset to a low level. Therefore, the output signal SR_out of the AND circuit 42b is at a high level, the output signal of the AND circuit 42a is at a low level, and the output signal out2 of the pulse width extension circuit 14 is at a low level.

続いて、入力信号ｉｎがハイレベルからローレベルに立ち下がると、インバータ３４およびリセット付き遅延回路３６のインバータ４２の出力信号はハイレベルとなる。従って、リセット付き遅延回路３６のＮＭＯＳ４８ａ、４８ｂおよびＰＭＯＳ４４ａ、４４ｂはオフ状態となり、その出力信号ｒｅｓｔ＿ｏｕｔはインバータ４６ａ、４６ｂ、４６ｃ、４６ｄによる遅延時間の後にハイレベルとなる。また、ＡＮＤ回路４２ａの出力信号はハイレベルであるから、ＡＮＤ回路４２ｂの出力信号ＳＲ＿ｏｕｔはローレベル、パルス幅延長回路１４の出力信号ｏｕｔ２はハイレベルとなる。 Subsequently, when the input signal in falls from the high level to the low level, the output signals of the inverter 34 and the inverter 42 of the delay circuit with reset 36 become the high level. Accordingly, the NMOSs 48a and 48b and the PMOSs 44a and 44b of the delay circuit with reset 36 are turned off, and the output signal rest_out becomes a high level after the delay time by the inverters 46a, 46b, 46c and 46d. Since the output signal of the AND circuit 42a is at a high level, the output signal SR_out of the AND circuit 42b is at a low level, and the output signal out2 of the pulse width extension circuit 14 is at a high level.

すなわち、パルス幅延長回路１４では、入力信号ｉｎとして、所定パルス幅のハイレベルのパルス信号が入力されると、リセット付き遅延回路３６のインバータ４６ａ、４６ｂ、４６ｃ、４６ｄによる遅延時間に相当する時間の後に、出力信号ｏｕｔ２はハイレベルとなる。インバータ４６ａ、４６ｂ、４６ｃ、４６ｄによる遅延時間は、図７のタイミングチャートに示すように、出力信号ｏｕｔ１のハイレベルのパルス幅の時間を含めて、差動信号ＲＸ＋，ＲＸ−のデータ転送レートの１周期分の時間以上の時間である。 That is, in the pulse width extension circuit 14, when a high-level pulse signal having a predetermined pulse width is input as the input signal in, a time corresponding to the delay time by the inverters 46a, 46b, 46c, 46d of the delay circuit 36 with reset. After that, the output signal out2 becomes high level. As shown in the timing chart of FIG. 7, the delay time by the inverters 46a, 46b, 46c, and 46d includes the time of the high level pulse width of the output signal out1, and the data transfer rate of the differential signals RX + and RX−. It is a time longer than one cycle.

図７のタイミングチャートに示すように、パルス幅延長回路１４によって、ピーク検出回路１２の出力信号ｏｕｔ１のハイレベルは延長され、差動信号ＲＸ＋、ＲＸ−のデータ転送レートの１周期内でハイレベルからローレベルに変化することなく、データ転送状態である期間中、ハイレベルに維持される。なお、データ転送状態の最後の１周期の後に約１周期分のハイレベルが出力信号ｏｕｔ２に追加されるが、この追加分は、シリアルデータ通信の規格内に収まっていれば何の問題もない。 As shown in the timing chart of FIG. 7, the high level of the output signal out1 of the peak detection circuit 12 is extended by the pulse width extension circuit 14, and the high level within one cycle of the data transfer rate of the differential signals RX + and RX−. Without being changed from low to low, the data is maintained at high level during the data transfer state. Note that a high level of about one cycle is added to the output signal out2 after the last one cycle of the data transfer state, but this additional amount has no problem as long as it is within the serial data communication standard. .

このパルス幅延長回路１４の出力端子ｏｕｔ２から出力される出力信号ｏｕｔ２は、図１に示すスケルチ検出回路１０から、スケルチ信号Ｓｑｕｅｌｃｈとして出力される。 An output signal out2 output from the output terminal out2 of the pulse width extension circuit 14 is output as a squelch signal Squelch from the squelch detection circuit 10 shown in FIG.

以上のように、従来のスケルチ検出回路５０では、容量素子Ｃ１を所定の電位までチャージするために複数データの入力が必要であったが、本実施形態のスケルチ検出回路１０では、ピーク検出回路１２を用いているため、所定の電位振幅以上の信号が入力された時点で即座にスケルチ状態を検出することが可能である。また、レプリカバイアス技術を用いる（入力アンプ回路と同一構成のレプリカアンプ回路を用いる）ことで、プロセス、温度、電源電圧などの条件変動の影響を受けにくく、非常に安定したレベルでの検出が可能となる。また、パルス幅延長回路１４は、遅延が最小となる条件で必要な遅延時間を確保するように調整すれば良いだけなので、その設計が容易となるメリットを備えている。 As described above, in the conventional squelch detection circuit 50, it is necessary to input a plurality of data in order to charge the capacitive element C1 to a predetermined potential. However, in the squelch detection circuit 10 of this embodiment, the peak detection circuit 12 Therefore, it is possible to immediately detect the squelch state when a signal having a predetermined potential amplitude or more is input. In addition, by using replica bias technology (using a replica amplifier circuit with the same configuration as the input amplifier circuit), detection at a very stable level is possible without being affected by fluctuations in conditions such as process, temperature, and power supply voltage. It becomes. Further, the pulse width extension circuit 14 only has to be adjusted so as to ensure a necessary delay time under the condition that the delay is minimized, and thus has an advantage that the design is easy.

なお、ピーク検出回路およびパルス幅延長回路の具体例を挙げて説明したが、本発明のスケルチ検出回路は、これらの具体的な回路だけに限定されず、同等の機能を果たすことができる各種構成の回路を採用することが可能である。 Although specific examples of the peak detection circuit and the pulse width extension circuit have been described, the squelch detection circuit of the present invention is not limited to these specific circuits, and various configurations that can perform the same function. It is possible to adopt this circuit.

例えば、ピーク検出回路は、ＰＭＯＳとＮＭＯＳとを入れ替え、電源とグランドとを入れ替え、各信号の極性を反転させても同様の機能を実現できる。また、上記実施形態では、差動信号ＲＸ＋、ＲＸ−の電位振幅が等しい場合、ＰＭＯＳ２２ｂ、２４ｂに流れる電流が、ＮＭＯＳ２６ｂ、２６ｃに流れる電流の約２倍の電流を流すことができるように設計されている。しかし、本発明は、上記約２倍に限定されず、必要に応じて適宜決定することができる。 For example, the peak detection circuit can realize the same function even if PMOS and NMOS are replaced, power supply and ground are replaced, and the polarity of each signal is inverted. In the above embodiment, when the potential amplitudes of the differential signals RX + and RX− are equal, the current flowing through the PMOSs 22b and 24b can be designed to flow about twice the current flowing through the NMOSs 26b and 26c. ing. However, the present invention is not limited to about twice the above, and can be determined as needed.

また、パルス幅延長回路は、実施形態では、リセット付き遅延回路を使用しているが、これも必須の構成要素ではない。パルス幅延長回路と同等の機能を果たす回路は、従来各種構成のものが知られている。本発明では、それら従来公知のものを含め、各種構成のパルス幅延長回路を使用することができる。また、必要に応じて、各信号の極性を適宜反転させてスケルチ検出回路を構成することも可能である。 In the embodiment, the pulse width extension circuit uses a delay circuit with reset, but this is not an essential component. Conventionally, various circuits having functions equivalent to those of the pulse width extension circuit are known. In the present invention, various pulse width extension circuits including those conventionally known can be used. Further, if necessary, the squelch detection circuit can be configured by appropriately inverting the polarity of each signal.

本発明は、基本的に以上のようなものである。
以上、本発明のスケルチ検出回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。 The present invention is basically as described above.
The squelch detection circuit of the present invention has been described in detail above. However, the present invention is not limited to the above-described embodiment, and various modifications and changes may be made without departing from the spirit of the present invention. is there.

本発明のスケルチ検出回路の構成を表す一実施形態のブロック図である。It is a block diagram of one embodiment showing composition of a squelch detection circuit of the present invention. 図１に示すピーク検出回路の構成を表す回路図である。It is a circuit diagram showing the structure of the peak detection circuit shown in FIG. 図２に示すピーク検出回路の動作を表すタイミングチャートである。3 is a timing chart showing the operation of the peak detection circuit shown in FIG. 図１に示すパルス幅延長回路の構成を表す概略図である。It is the schematic showing the structure of the pulse width extension circuit shown in FIG. 図４に示すリセット付き遅延回路の構成を表す回路図である。FIG. 5 is a circuit diagram illustrating a configuration of a delay circuit with reset illustrated in FIG. 4. 図４に示すパルス幅延長回路の動作を表すタイミングチャートである。5 is a timing chart showing the operation of the pulse width extension circuit shown in FIG. 図１に示すスケルチ検出回路の動作を表すタイミングチャートである。3 is a timing chart illustrating the operation of the squelch detection circuit illustrated in FIG. 1. スケルチ検出回路の動作を表す一例のタイミングチャートである。It is a timing chart of an example showing operation of a squelch detection circuit. 従来のスケルチ検出回路の構成を表す一例の回路図である。It is an example circuit diagram showing the structure of the conventional squelch detection circuit. 図９に示すスケルチ検出回路の動作を表すタイミングチャートである。10 is a timing chart showing the operation of the squelch detection circuit shown in FIG. 9. 図９に示すヒステリシスコンパレータの構成を表す回路図である。FIG. 10 is a circuit diagram illustrating a configuration of a hysteresis comparator illustrated in FIG. 9. スケルチ検出回路の動作を表す別の例のタイミングチャートである。It is a timing chart of another example showing operation of a squelch detection circuit.

Explanation of symbols

１０、５０スケルチ検出回路
１２ピーク検出回路
１４パルス幅延長回路
１６入力アンプ回路
１８レプリカアンプ回路
２０電流比較回路
２０ａ、２０ｂ、２６ａ、２６ｂ、２６ｃ、３２ａ、３２ｂ、４８ａ、４８ｂ、６４ａ、６４ｂ、６６、７４ａ、７４ｂＮＭＯＳ（Ｎ型ＭＯＳトランジスタ）
２２ａ、２２ｂ、２４ａ、２４ｂ、２８ａ、２８ｂ、３０ａ、３０ｂ、４４ａ、４４ｂ、６８ａ、６８ｂ、７０ａ、７０ｂ、７２ａ、７２ｂＰＭＯＳ（Ｐ型ＭＯＳトランジスタ）
３４、４０、４２、４６ａ、４６ｂ、４６ｃ、４６ｄ、６０インバータ
３６リセット付き遅延回路
４２ａ、４２ｂＮＡＮＤ回路
５２ヒステリシスコンパレータ
５４パルス生成回路
５６ダイオード
Ｒ１抵抗素子
Ｃ１容量素子
５８シュミットトリガバッファ
６２ＡＮＤ回路
ＮＭＯＳ（Ｎ型ＭＯＳトランジスタ）
ＰＭＯＳ（Ｐ型ＭＯＳトランジスタ） DESCRIPTION OF SYMBOLS 10, 50 Squelch detection circuit 12 Peak detection circuit 14 Pulse width extension circuit 16 Input amplifier circuit 18 Replica amplifier circuit 20 Current comparison circuit 20a, 20b, 26a, 26b, 26c, 32a, 32b, 48a, 48b, 64a, 64b, 66 74a, 74b NMOS (N-type MOS transistor)
22a, 22b, 24a, 24b, 28a, 28b, 30a, 30b, 44a, 44b, 68a, 68b, 70a, 70b, 72a, 72b PMOS (P-type MOS transistor)
34, 40, 42, 46a, 46b, 46c, 46d, 60 Inverter 36 Delay circuit with reset 42a, 42b NAND circuit 52 Hysteresis comparator 54 Pulse generation circuit 56 Diode R1 Resistive element C1 Capacitance element 58 Schmitt trigger buffer 62 AND circuit NMOS ( N-type MOS transistor)
PMOS (P-type MOS transistor)

Claims

In serial data communication, a squelch detection circuit that detects whether a differential signal transferred at a predetermined fixed period is valid if it exceeds the squelch level or invalid if it does not exceed the squelch level. And
A peak detection circuit that detects whether the potential amplitude of the differential signal exceeds or does not exceed the squelch level, and outputs the detection signal;
A pulse width extending circuit that extends the pulse width of the detection signal of the peak detection circuit by a time equal to or longer than the time of one cycle of the differential signal, including the time of the pulse width of the detection signal;
The peak detection circuit includes an input amplifier circuit that outputs first and second signals having a potential corresponding to a potential amplitude of the differential signal;
A replica amplifier circuit that has the same configuration as the input amplifier circuit and outputs third and fourth signals having a potential corresponding to a reference voltage corresponding to the squelch level;
The combined current that flows according to the first and second signals of the input amplifier circuit is compared with the fixed current that flows according to the third and fourth signals of the replica amplifier circuit, and according to the current difference, A squelch detection circuit, comprising: a current comparison circuit that outputs the detection signal indicating whether a potential amplitude of a differential signal exceeds or does not exceed the reference voltage.

The input amplifier circuit is
Two transistors in the input section to which the differential signal is input;
A first current mirror circuit having two transistors, one of which is connected between a power supply or ground and one terminal of one transistor of the input unit;
A second current mirror circuit having two transistors, one of which is connected between a power supply or ground and one terminal of the other transistor of the input unit;
A first constant current source connected between the other terminal of the two transistors of the input unit and a ground or a power source;
A second and a third constant current source connected between the other transistor of the first and second current mirror circuits connected to the power source or the ground and the ground or the power source, respectively.
The first and second signals are output from a node between the other transistor of the first and second current mirror circuits and the second and third constant current sources, respectively. The squelch detection circuit according to claim 1.

The current comparison circuit includes:
A third current mirror circuit having two transistors connected to ground or a power supply;
Two transistors connected in parallel between a power supply or ground and one transistor of the third current mirror circuit, each corresponding to the first and second signals;
Two transistors connected in parallel between the power supply or ground and the other transistor of the third current mirror circuit, each corresponding to the third and fourth signals,
The detection signal is output from a node between two transistors respectively corresponding to the first and second signals and one transistor of the third current mirror circuit. 2. A squelch detection circuit according to 2.