JP5397744B2 - Multilayer ceramic substrate, electronic component using the same, and method of manufacturing multilayer ceramic substrate - Google Patents

Multilayer ceramic substrate, electronic component using the same, and method of manufacturing multilayer ceramic substrate Download PDF

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Description

本発明は、多層セラミック基板及びこれを用いた電子部品に関する。また、多層セラミック基板の製造方法に関する。   The present invention relates to a multilayer ceramic substrate and an electronic component using the same. The present invention also relates to a method for manufacturing a multilayer ceramic substrate.

携帯電話機など、高機能かつ小型を要請される機器が多くなっている今日では、多層セラミック基板が広く用いられている。一般的な多層セラミック基板では、複数のセラミック基板層が積層されており、各セラミック基板層の間には内部配線を有する配線層が形成されている。これら配線層はビア配線と呼ばれる配線で接続される。
多層セラミック基板の表面には、能動素子からなる半導体パッケージ部品(ICチップ等)や受動素子からなるチップ部品(チップコンデンサ等)が夫々表面実装されるが、小型化に伴い高密度且つ高精度の実装が求められている。
Today, multilayered ceramic substrates are widely used as devices that require high functionality and small size such as cellular phones are increasing. In a general multilayer ceramic substrate, a plurality of ceramic substrate layers are laminated, and a wiring layer having internal wiring is formed between the ceramic substrate layers. These wiring layers are connected by wiring called via wiring.
On the surface of the multilayer ceramic substrate, semiconductor package components (IC chips, etc.) made of active elements and chip components (chip capacitors, etc.) made of passive elements are respectively mounted on the surface. Implementation is required.

特許文献1に、このような多層セラミック基板の構造例が示されている。この特許文献1に開示の多層セラミック基板では、複数のセラミック層が積層されてなるセラミック積層体と、上記セラミック積層体の一方の主面に形成された凹部と、この凹部の内部に露出する接続用電極と、上記凹部内に充填されて上記接続用電極と導通する導電性樹脂を主体とする端子電極と、を備える。   Patent Document 1 shows an example of the structure of such a multilayer ceramic substrate. In the multilayer ceramic substrate disclosed in Patent Document 1, a ceramic laminate formed by laminating a plurality of ceramic layers, a recess formed on one main surface of the ceramic laminate, and a connection exposed inside the recess. And a terminal electrode mainly composed of a conductive resin that is filled in the recess and is electrically connected to the connection electrode.

また、特許文献2には、ビア孔導体の表面導出部分を多層セラミック基板の表面から20μm以下だけ凹んで形成し、バンプの曲面を凹部のエッジに嵌合させることによって自己位置補正機能(セルフアライメント)を発揮させる技術が開示されている。   Further, Patent Document 2 discloses a self-position correction function (self-alignment function) in which a surface lead-out portion of a via hole conductor is formed to be recessed by 20 μm or less from the surface of a multilayer ceramic substrate and a bump curved surface is fitted to the edge of the recess. ) Is disclosed.

一方、特許文献3には、一方の開口面積が他方の開口面積より大きくしたテーパ状のビアホールを有する基板を積層した多層セラミック基板が開示されている。ここでは最表面のセラミック基板層のビアホールを最表面側に向かって狭まるテーパ孔状に形成した例が図示されている。   On the other hand, Patent Document 3 discloses a multilayer ceramic substrate in which substrates having tapered via holes in which one opening area is larger than the other opening area are stacked. Here, an example is shown in which the via hole of the outermost ceramic substrate layer is formed in a tapered hole shape that narrows toward the outermost surface side.

特開2007−305740号公報JP 2007-305740 A 特開2001−189550号公報JP 2001-189550 A 特開2003−258160号公報JP 2003-258160 A

しかしながら、特許文献1に開示の多層セラミック基板では、マザー基板との接続端子電極の耐衝撃性を向上させることを要旨としている。そのため接続部に導電性樹脂を要しており、また、この樹脂の深さが100μm以上であることが望ましいとされる。しかしながら、電極のサイズを微細にすればするほど、樹脂を充填することが困難であり製造が容易でない。また、かかる導電性樹脂の表面に安定して金属めっきを付すことは現実的でない。さらに、特許文献1には、Ag−Pd合金やAg−Pt合金が、比抵抗が小さく高周波の用途に適していることが開示されているが、表面実装部品を接続する表面に用いた時の機械的強度への影響には配慮されていない。   However, the gist of the multilayer ceramic substrate disclosed in Patent Document 1 is to improve the impact resistance of the connection terminal electrode with the mother substrate. Therefore, a conductive resin is required for the connecting portion, and the depth of the resin is preferably 100 μm or more. However, the finer the electrode size, the more difficult it is to fill the resin and the easier it is to manufacture. In addition, it is not realistic to stably apply metal plating to the surface of the conductive resin. Furthermore, Patent Document 1 discloses that an Ag—Pd alloy or an Ag—Pt alloy has a low specific resistance and is suitable for high frequency applications. The effect on mechanical strength is not considered.

特許文献2においても、バンプとビア孔導体を接続したときの機械的強度は配慮されていない。また、セルフアライメントを目的とするため、凹み深さを比較的深くする必要がある。このように凹部を比較的深く形成する場合、半田ペーストを印刷成形する際に凹みに気泡状の巣が残り易く電気的また機械的な接続信頼性を損うことがある。このとき、金属めっきを設けるにしても収縮率の大きい導電性ペーストを用いてビア導体を形成しているため、めっき薬液がビア孔内壁に取り残され、腐食が生じる場合もある。   Also in Patent Document 2, the mechanical strength when the bump and the via hole conductor are connected is not considered. Further, in order to achieve self-alignment, it is necessary to make the recess depth relatively deep. Thus, when forming a recessed part comparatively deeply, when printing paste of solder paste, a bubble-like nest tends to remain in a recessed part, and electrical and mechanical connection reliability may be impaired. At this time, since the via conductor is formed using the conductive paste having a large shrinkage rate even when the metal plating is provided, the plating solution may be left on the inner wall of the via hole and corrosion may occur.

また、特許文献3に開示の多層セラミック基板では、ビアホールの電気的な接続性能と熱伝導性に着目し、テーパ状のビアホールをサーマルビアに用いている。しかし、表面実装部品を接続するときの表層端子電極の機械的強度への影響には配慮されていない。   In the multilayer ceramic substrate disclosed in Patent Document 3, attention is paid to the electrical connection performance and thermal conductivity of via holes, and tapered via holes are used for thermal vias. However, no consideration is given to the influence on the mechanical strength of the surface layer terminal electrode when connecting the surface mount components.

ところで、多層セラミック基板の最表面にはLGA(LAND GRID ARRAY)やBGA(BALL GRID ARRAY)の電極が複雑な配線パターンとして形成される。これら電極間の間隔は数100〜150μm間隔と狭くなってきており、半導体パッケージ部品の場合はフリップチップ実装によりさらに狭くなる方向にある。その為、数100μmの半田ボールをバンプに形成して用いるBGAが主流になってきているが、この場合半田ボールの数は数10個から数100個、時には1000個以上の多岐にわたる。その数は半導体素子の用途や機能によってさまざまであるが、電極一個あたり約50gf以上の接続シェア強度が必要とされる。この数値は数100μmの半田ボールによる接続としては高いレベルにある。
一方、チップ部品の場合は電極数がもともと少ないこともあり、接続強度の確保を優先してパッド電極によるLGAとする場合も選択的に用いられる。しかしながら、より高密度で高強度の電極であることが望ましいことに変わりはない。
以上のことより、電極間隔を狭くできて、且つ接続強度が高い端子電極構造を持ったセラミック基板が望まれている。
By the way, electrodes of LGA (LAND GRID ARRAY) and BGA (BALL GRID ARRAY) are formed as a complicated wiring pattern on the outermost surface of the multilayer ceramic substrate. The distance between these electrodes is becoming as narrow as several hundred to 150 μm, and in the case of a semiconductor package component, the distance is further narrowed by flip chip mounting. For this reason, BGA using solder balls of several hundred μm formed on bumps has become mainstream. In this case, the number of solder balls ranges from several tens to several hundreds, sometimes 1000 or more. The number varies depending on the application and function of the semiconductor element, but a connection shear strength of about 50 gf or more per electrode is required. This numerical value is at a high level as a connection with a solder ball of several hundred μm.
On the other hand, in the case of a chip component, the number of electrodes may be originally small, and the LGA using pad electrodes is also selectively used in order to give priority to securing connection strength. However, it is still desirable to have a higher density and higher strength electrode.
From the above, a ceramic substrate having a terminal electrode structure that can narrow the electrode interval and has high connection strength is desired.

本発明は上記実情に鑑みて為されたもので、実装密度を高めることを可能とし、このとき端子電極が小さくなったとしても構造的な特徴により表面実装部品との接合強度を向上できるようになし、まためっき薬液の残存などによる腐食の可能性が低い多層セラミック基板、及びそれを用いた電子部品を提供することを目的とする。また、前記多層セラミック基板に適した製造方法を提供することを目的とする。   The present invention has been made in view of the above circumstances, and it is possible to increase the mounting density. At this time, even if the terminal electrode is reduced, the bonding strength with the surface-mounted component can be improved due to structural features. It is another object of the present invention to provide a multilayer ceramic substrate having a low possibility of corrosion due to the absence of a plating chemical solution and an electronic component using the same. It is another object of the present invention to provide a manufacturing method suitable for the multilayer ceramic substrate.

上記従来例の問題点を解決するための本発明は、複数のセラミック基板層を積層した多層セラミック基板であって、表裏の最表面のセラミック基板層に夫々の最表面に向かって狭まるテーパ状のビア孔を設け、前記ビア孔に設けた表層ビア電極とその端面に被着する金属めっき層とからなる表層端子電極と、前記表層端子電極と内部のセラミック基板層上の配線とを接続するビア配線と、を含み、前記表裏少なくとも一方側の最表面のセラミック基板層の表層ビア電極は、その表面が、前記最表面のセラミック基板層に設けられたビア孔内部であって、最表面のセラミック基板層表面よりも凹んだ位置にあり、当該表層ビア電極の端面に被着した前記金属めっき層の表面が、前記最表面のセラミック基板層表面と略同一平面ないし、前記最表面のセラミック基板層表面よりも凹んだ位置にあることを特徴とする多層セラミック基板である。ここで、上記略同一平面とは例えば3μm程度までで多くても金属めっき層の厚み分未満の突出まで許容することを意味している。   The present invention for solving the problems of the above-described conventional example is a multilayer ceramic substrate in which a plurality of ceramic substrate layers are laminated, and has a tapered shape that narrows toward the outermost surface of the uppermost and lowermost ceramic substrate layers. A via hole is provided to connect a surface layer terminal electrode composed of a surface layer via electrode provided in the via hole and a metal plating layer deposited on an end face thereof, and the surface layer terminal electrode and a wiring on an internal ceramic substrate layer. A surface via electrode of the ceramic substrate layer on the outermost surface on at least one side of the front and back surfaces, the surface being inside a via hole provided in the ceramic substrate layer on the outermost surface, and the ceramic on the outermost surface The surface of the metal plating layer deposited on the end surface of the surface layer via electrode at a position recessed from the surface of the substrate layer is substantially flush with the surface of the ceramic substrate layer on the outermost surface or the outermost surface. A multilayer ceramic substrate characterized in that in the a position recessed from the ceramic substrate layer. Here, the substantially same plane means that, for example, a protrusion of less than the thickness of the metal plating layer is allowed at most up to about 3 μm.

上記の金属めっき層の前記ビア孔の内壁と接触する境界面は隙間なく一致しているものである。境界面が隙間なく一致するとは、例えば走査型電子顕微鏡(倍率:3000倍)で断面を見たとき金属めっき層とビア孔内壁との間に空孔や隙間が無く、内壁の凹凸にめっき層が密着している態様を言う。   The boundary surface of the metal plating layer that contacts the inner wall of the via hole coincides with no gap. For example, when the cross section is seen with a scanning electron microscope (magnification: 3000 times), there is no void or gap between the metal plating layer and the inner wall of the via hole, and the plating layer is uneven on the inner wall. Refers to an embodiment in which is closely attached.

上記多層セラミック基板において、前記表裏の最表面のセラミック基板層以外のセラミック基板層に設けたビア孔は、一方側の最表面に向かって広がるテーパ状に形成することができる。   In the multilayer ceramic substrate, the via hole provided in the ceramic substrate layer other than the uppermost ceramic substrate layer on the front and back surfaces may be formed in a tapered shape that extends toward the outermost surface on one side.

上記多層セラミック基板において、前記表裏の少なくとも一方の最表面のセラミック基板層に設けられた夫々の最表面に向かって狭まるテーパ状のビア孔の直径は、前記表裏の最表面のセラミック基板層以外のセラミック基板層に設けたビア孔の直径よりも小さく形成することができる。   In the multilayer ceramic substrate, the diameter of the tapered via hole that narrows toward each outermost surface provided on at least one outermost ceramic substrate layer on the front and back surfaces is other than the outermost ceramic substrate layer on the front and back surfaces. It can be formed smaller than the diameter of the via hole provided in the ceramic substrate layer.

また、同じく前記表裏の少なくとも一方の最表面のセラミック基板層に設けられた夫々の最表面に向かって狭まるテーパ状のビア孔の長さは、前記表裏の最表面のセラミック基板層以外のセラミック基板層に設けたビア孔の長さよりも短く形成することができる。   Similarly, the length of the tapered via hole narrowed toward the outermost surface of at least one of the front and back outermost ceramic substrate layers is a ceramic substrate other than the outermost ceramic substrate layer of the front and back surfaces. It can be formed shorter than the length of the via hole provided in the layer.

本発明は、上記した何れかに記載の多層セラミック基板を用いて、前記金属めっき層に対して、半田ボールを用いて表面実装部品を搭載したことを特徴とする電子部品である。   The present invention is an electronic component characterized in that a surface-mounted component is mounted on the metal plating layer using a solder ball, using any of the multilayer ceramic substrates described above.

また、本発明は、キャリアフィルム上にセラミックグリーンシートを一体的に生成してキャリアフィルム付きセラミックグリーンシートとなす工程と、夫々のキャリアフィルム付きセラミックグリーンシートにレーザ光を照射してテーパ状のビア孔を形成する工程と、前記キャリアフィルム付きセラミックグリーンシートの予め定めた位置に内部配線とビア配線とを導体材料を用いて印刷形成する印刷工程と、第1層のキャリアフィルム付きセラミックグリーンシートから前記キャリアフィルムを剥離し、剥離後のセラミックグリーンシートの上に第2層のキャリアフィルム付きセラミックグリーンシートを積層して圧着し、その後、前記キャリアフィルムを剥離し、以後同様に積層、圧着、剥離を繰り返し未焼結の多層セラミック積層体を形成する工程と、前記未焼結の多層セラミック積層体を焼成する焼結工程と、焼結された多層セラミック積層体の表層ビア電極上に金属めっき層を被着させる工程と、を有する多層セラミック基板の製造方法であって、前記夫々のキャリアフィルム付きセラミックグリーンシートにレーザ光を照射してテーパ状のビア孔を形成する工程は、前記キャリアフィルムの上から当該キャリアフィルムに吸収され難い、波長の短い第1のレーザ光を照射して第1のビア孔を加工する場合と、他方、前記セラミックグリーンシートの上から前記第1のレーザ光よりも波長の長い第2のレーザ光を照射して第2のビア孔を加工する場合と、を有することを特徴とする多層セラミック基板の製造方法である。   The present invention also includes a step of integrally generating a ceramic green sheet on a carrier film to form a ceramic green sheet with a carrier film, and applying a laser beam to each ceramic green sheet with a carrier film to form a tapered via. A step of forming a hole, a printing step of printing and forming internal wiring and via wiring at a predetermined position of the ceramic green sheet with a carrier film using a conductive material, and a ceramic green sheet with a carrier film of the first layer The carrier film is peeled, a ceramic green sheet with a second layer of the carrier film is laminated on the peeled ceramic green sheet, and then pressure-bonded. Thereafter, the carrier film is peeled off, and thereafter, lamination, pressure bonding, and peeling are performed in the same manner. Repeat until the green multilayer ceramic laminate A multilayer ceramic comprising: a step of forming; a sintering step of firing the unsintered multilayer ceramic laminate; and a step of depositing a metal plating layer on a surface via electrode of the sintered multilayer ceramic laminate A method of manufacturing a substrate, wherein the step of forming a tapered via hole by irradiating each ceramic green sheet with a carrier film to form a tapered via hole is difficult to be absorbed by the carrier film from above the carrier film. When the first via hole is processed by irradiating the first laser beam having a shorter length, the second laser beam having a wavelength longer than that of the first laser beam is irradiated from above the ceramic green sheet. A method of manufacturing a multilayer ceramic substrate, wherein the second via hole is processed.

上記多層セラミック基板の製造方法において、前記夫々のキャリアフィルム付きセラミックグリーンシートにレーザ光を照射してテーパ状のビア孔を形成する工程のうち、前記第1のビア孔の加工については、表裏の少なくとも一方の最表面に相当する第1層のキャリアフィルム付きセラミックグリーンシートに対し紫外線領域のレーザ光を用いて行い、前記第2のビア孔の加工は、第2層以降のキャリアフィルム付きセラミックグリーンシートに対し赤外線領域のレーザ光を用いて行うことができる。   In the method for manufacturing a multilayer ceramic substrate, in the step of forming a tapered via hole by irradiating each ceramic green sheet with a carrier film with a laser beam, the processing of the first via hole is The ceramic green sheet with a carrier film of the first layer corresponding to at least one outermost surface is subjected to laser light in the ultraviolet region, and the processing of the second via hole is performed with the ceramic green with carrier film of the second layer and subsequent layers. It can be performed using laser light in the infrared region on the sheet.

本発明によれば、電極間隔を狭くできて高密度にできると共に、接続強度が高い端子電極構造を持った全体的に小型の多層セラミック基板となすことができる。
また、本発明は、電極間隔が狭く高密度の小型の多層セラミック基板の製造方法に適しており、特にセラミックグリーンシートからキャリアフィルムを剥離する過程で導体材料がビア孔から引抜ける不具合を抑制することができる。
According to the present invention, the distance between the electrodes can be narrowed, the density can be increased, and a small-sized multilayer ceramic substrate having a terminal electrode structure with high connection strength can be obtained.
In addition, the present invention is suitable for a method for manufacturing a small multilayer ceramic substrate having a narrow electrode interval and a high density, and particularly suppresses a problem that the conductor material is pulled out from the via hole in the process of peeling the carrier film from the ceramic green sheet. be able to.

本発明の実施の形態について図面を参照しながら説明する。図1は、本実施の形態に係る多層セラミック基板の製造工程を表すチャート図である。   Embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a chart showing a manufacturing process of a multilayer ceramic substrate according to the present embodiment.

[多層セラミック基板の製造]
本実施の形態の多層セラミック基板を形成する工程では、まず、セラミックグリーンシートを複数生成する。このために有機キャリアフィルム(例えばPETフィルム)上に、低温焼成可能なセラミック材料の粉末とガラス成分の粉末及び有機バインダ、可塑剤、溶剤の混合物からなるスラリーをドクターブレード法により所定厚の膜状に形成し、乾燥させる(S1)。このスラリーの乾燥後の厚みは、目的によって異なるが、ここでの例ではおよそ20〜200μmとしておく。
[Manufacture of multilayer ceramic substrates]
In the step of forming the multilayer ceramic substrate of the present embodiment, first, a plurality of ceramic green sheets are generated. For this purpose, a slurry comprising a mixture of ceramic material powder, glass component powder, organic binder, plasticizer and solvent, which can be fired at a low temperature, is formed on an organic carrier film (for example, PET film) by a doctor blade method to form a film having a predetermined thickness. And dried (S1). The thickness of the slurry after drying varies depending on the purpose, but in this example, it is about 20 to 200 μm.

なお、セラミックグリーンシートに用いる低温焼結可能なセラミック材料としては、800〜1000℃で銀(Ag)などの導体材料(以下、導体ペーストと言う)と同時焼成できるセラミック材料であって、所謂LTCC用セラミックスなら何でも使用できる。一例としては、主成分であるAl、Si、Sr、TiをそれぞれAl、SiO、SrO、TiOに換算したとき、Al:10〜60質量%、SiO:25〜60質量%、SrO:7.5〜50質量%、TiO:20質量%以下(0を含む)であり、その主成分100質量部に対して、副成分として、Bi、Na、K、Coの群のうちの少なくとも1種をBi換算で0.1〜10質量%、NaO換算で0.1〜5質量%、KO換算で0.1〜5質量%、CoO換算で0.1〜5質量%含有し、更に、Cu、Mn、Agの群のうちの少なくとも1種をCuO換算で0.01〜5質量%、MnO換算で0.01〜5質量%、Agを0.01〜5質量%含有し、その他不可避不純物を含有している混合物を一旦700℃〜850℃で仮焼して、これを粉砕して平均粒径0.6〜2μmの微粉砕粒子からなる誘電体磁器組成物を挙げることができる。 The ceramic material that can be sintered at a low temperature for the ceramic green sheet is a ceramic material that can be co-fired at 800 to 1000 ° C. with a conductive material such as silver (Ag) (hereinafter referred to as a conductive paste), so-called LTCC. Any ceramic can be used. As an example, when Al, Si, Sr, and Ti, which are main components, are converted into Al 2 O 3 , SiO 2 , SrO, and TiO 2 , respectively, Al 2 O 3 : 10 to 60% by mass, SiO 2 : 25 to 25% 60% by mass, SrO: 7.5 to 50% by mass, TiO 2 : 20% by mass or less (including 0), Bi, Na, K, Co as subcomponents with respect to 100 parts by mass of the main component At least one of these groups is 0.1 to 10% by mass in terms of Bi 2 O 3 , 0.1 to 5% by mass in terms of Na 2 O, 0.1 to 5% by mass in terms of K 2 O, CoO contain 0.1 to 5 wt% in terms of further, Cu, Mn, 0.01 to 5 mass% of at least one kind selected from the group of Ag in terms of CuO, 0.01 to 5 mass% with MnO 2 in terms of , Containing 0.01 to 5% by mass of Ag and other inevitable impurities Compounds once was calcined at 700 ° C. to 850 ° C., it can be mentioned dielectric ceramic composition comprising finely divided particles having an average particle diameter of 0.6~2μm by pulverizing it.

なお、低温焼成可能なセラミックグリーンシートの生成は、ここで述べたドクターブレード法に限定されず、例えば圧延(押し出し)法、印刷法、インクジェット式塗布法、転写法、等によって生成してもよい。このときセラミックグリーンシートは、PETフィルム等の薄いキャリアフィルム上に一体的に生成されたキャリアフィルム付きセラミックグリーンシートを成形する。そして、キャリアフィルムから剥離せず、そのまま裁断して複数のセラミックグリーンシートを得る(S2)。グリーンシートで取り扱うことは容易であるが、裁断しないでロール状に巻き取り/巻き出しを繰り返しながら後の印刷などの工程に供することも合理的な製造方法である。   The generation of the ceramic green sheet that can be fired at a low temperature is not limited to the doctor blade method described here, and may be generated by, for example, a rolling (extrusion) method, a printing method, an ink jet coating method, a transfer method, or the like. . At this time, the ceramic green sheet forms a ceramic green sheet with a carrier film integrally formed on a thin carrier film such as a PET film. And it cuts as it is, without peeling from a carrier film, and a some ceramic green sheet is obtained (S2). Although it is easy to handle with a green sheet, it is also a reasonable manufacturing method to use it for subsequent printing or the like while repeating winding / unwinding in a roll shape without cutting.

そして各キャリアフィルム付きセラミックグリーンシートに、目的の回路に従ってレーザを用いてビア孔を形成する(S3)。このビア孔11は図4に示すようにレーザ入射側の開口径が広く、出射側すなわちビア孔貫通後レーザ光が抜け出る側に向かい徐々に狭まるようなテーパ状に形成できる。ここで、上表面の第1層のセラミックグリーンシート1aについては、図4(a)のようにキャリアフィルム5がレーザ入射側、その反対側のセラミックグリーンシート1aがレーザ出射側となるよう加工装置の支持テーブル上に搭載し、ビア孔11の加工を行なう。一方、上表面の第1層を除く他のセラミックグリーンシート、第2層1b、第3層1c・・・は、図4(b)のようにセラミックグリーンシート1bがレーザ入射側、その反対側のキャリアフィルム5がレーザ出射側となるよう加工装置の支持テーブル上に搭載し、ビア孔加工を行なう。   And a via hole is formed in each ceramic green sheet with a carrier film using a laser according to the target circuit (S3). As shown in FIG. 4, the via hole 11 has a wide opening diameter on the laser incident side, and can be formed in a tapered shape that gradually narrows toward the emission side, that is, the side from which the laser beam exits after passing through the via hole. Here, for the ceramic green sheet 1a of the first layer on the upper surface, as shown in FIG. 4 (a), the processing device is such that the carrier film 5 is on the laser incident side and the ceramic green sheet 1a on the opposite side is on the laser emitting side. The via hole 11 is processed on the support table. On the other hand, the ceramic green sheet 1b other than the first layer on the upper surface, the second layer 1b, the third layer 1c,... Are on the laser incident side as shown in FIG. The carrier film 5 is mounted on the support table of the processing apparatus so that the carrier film 5 is on the laser emission side, and via hole processing is performed.

なお、この実施例では上表面の第1層のセラミックグリーンシート1aに対するビア孔加工では、レーザビームのエネルギーがキャリアフィルム5に吸収されにくく、セラミックグリーンシート1aには吸収されやすい波長のレーザ光を用いている。PETフィルムの場合、10.6μm波長のところに吸収帯があるので、この波長帯域を避けた波長を選ぶことによって図5(a)に図示するようにキャリアフィルム5に加工される孔34は小さいが、セラミックグリーンシート1aについては十分な大きさの孔11を加工できる。そうすると後述する印刷工程ではビア孔11だけに不足なく導体ペースト2が充填される。むしろここでキャリアフィルム5にも導体ペーストが充填されると、キャリアフィルム剥離工程のときに、図7に示すようにビア孔11に充填された導体ペースト2がキャリアフルム5と共に引抜かれてしまう不具合が生じることがある。しかし、上記のようにレーザ光の波長を選定すれば図5(c)のようにビア孔に充填された導体ペースト2は引き抜かれ難くなり、ひいてはビア配線の未接続による導通不良の発生を防ぐことが可能となる。選定するレーザ波長の例としては、上表面の第1層のセラミックグリーンシート1aのビア孔加工では波長0.35μmの紫外線や1.06μmのYAGレーザを、そして、上表面の第1層を除く他のセラミックグリーンシート1b、1c・・・のビア孔加工では波長10.6μmの赤外線を挙げることができる。   In this embodiment, in the via hole processing for the ceramic green sheet 1a of the first layer on the upper surface, the laser beam energy is hardly absorbed by the carrier film 5, and laser light having a wavelength that is easily absorbed by the ceramic green sheet 1a. Used. In the case of a PET film, since there is an absorption band at a wavelength of 10.6 μm, the hole 34 processed in the carrier film 5 is small as shown in FIG. 5A by selecting a wavelength that avoids this wavelength band. However, a sufficiently large hole 11 can be processed for the ceramic green sheet 1a. Then, in the printing process described later, only the via hole 11 is filled with the conductor paste 2 without being insufficient. Rather, if the carrier film 5 is also filled with the conductor paste, the conductor paste 2 filled in the via hole 11 is pulled out together with the carrier film 5 as shown in FIG. May occur. However, if the wavelength of the laser beam is selected as described above, the conductor paste 2 filled in the via hole is difficult to be pulled out as shown in FIG. 5C, thereby preventing conduction failure due to unconnected via wiring. It becomes possible. As an example of the laser wavelength to be selected, ultraviolet light having a wavelength of 0.35 μm or YAG laser having a wavelength of 1.06 μm is used for processing the via hole in the first layer ceramic green sheet 1a on the upper surface, and the first layer on the upper surface is excluded. In other ceramic green sheets 1b, 1c,... Via holes, infrared rays having a wavelength of 10.6 μm can be cited.

その後、印刷スクリーンを介して各ビア孔11に銀(Ag)を主成分とする導体ペースト2を配し、スキージでビア孔11に導体ペースト2を圧入し、かつ過剰な導体ペースト2を剥ぎ取ることでビア導体を作製する(S4)。このとき、全てのセラミックグリーンシート1a、1b・・・において、当該セラミックグリーンシートが印刷スクリーン側、キャリアフィルム5が支持台側となるよう印刷装置の支持台上に搭載してビア導体の印刷充填工程を行う。
また、上表面の第1層のセラミックグリーンシート1aを含む各セラミックグリーンシート1b、1c・・・の表面には、銀(Ag)等の導体ペーストを用いて、目的の回路に対応する導体パターンを、5〜35μm厚さに印刷して形成する(S5)。これらの導体パターンによりインダクタ、伝送線路、コンデンサ、グランド電極等の内部配線を形成し、上記ビア導体によるビア配線により互いに接続して目的の回路配線を構成するものである。
なお、上表面の第1層のセラミックグリーンシート1aの場合には、微小な導体パターンが狭小に近接し、小型搭載部品や半導体部品を多数搭載できるように印刷がなされる必要がある。このときビア孔を、Agを主体とする導体ペーストで充填印刷する工程と表面導体パターンを形成する工程とを複数回にわたって重ねるように行うと位置ずれが起きやすいため高密度を実現することが難しい。そのためビア孔の充填印刷は表面導体パターンの印刷をも兼ねて一回で行うこととしてもよい。
Thereafter, the conductive paste 2 containing silver (Ag) as a main component is disposed in each via hole 11 via a printing screen, the conductive paste 2 is press-fitted into the via hole 11 with a squeegee, and the excess conductive paste 2 is peeled off. Thus, a via conductor is produced (S4). At this time, in all the ceramic green sheets 1a, 1b, ..., the ceramic green sheet is mounted on the support base of the printing apparatus so that the ceramic green sheet is on the printing screen side and the carrier film 5 is on the support base side. Perform the process.
Further, a conductive pattern corresponding to a target circuit is formed on the surface of each ceramic green sheet 1b including the first layer ceramic green sheet 1a on the upper surface by using a conductive paste such as silver (Ag). Is formed to a thickness of 5 to 35 μm (S5). Internal wirings such as inductors, transmission lines, capacitors, and ground electrodes are formed by these conductor patterns, and are connected to each other by via wiring by the via conductor to constitute a target circuit wiring.
In the case of the ceramic green sheet 1a of the first layer on the upper surface, it is necessary to print so that a minute conductor pattern is close to a narrow space and a large number of small mounting components and semiconductor components can be mounted. At this time, if the via hole is filled and printed with a conductor paste mainly composed of Ag and the step of forming the surface conductor pattern is repeated a plurality of times, it is difficult to achieve high density because misalignment is likely to occur. . Therefore, the filling printing of the via holes may be performed at once, which also serves as the printing of the surface conductor pattern.

次に、ビア導体及び/又は導体パターンを形成した複数のセラミックグリーンシートをプレスによって圧着し(S6)、キャリアフィルムを剥離する工程(S7)をセラミック基板層の数だけ繰り返して積層し、未焼結多層セラミック積層体(以下、簡略に、「未焼結多層セラミック体」と呼ぶ)を生成する。   Next, a plurality of ceramic green sheets on which via conductors and / or conductor patterns are formed are pressure-bonded by pressing (S6), and the step of peeling the carrier film (S7) is repeated by the number of ceramic substrate layers, and is unfired. A sintered multilayer ceramic laminate (hereinafter simply referred to as an “unsintered multilayer ceramic body”) is produced.

一例として、未焼結多層セラミック体の最表面側に位置することとなる第1層のキャリアフィルム付きセラミックグリーンシート1aを、キャリアフィルム5側を上になるように反転して固定用フィルム6上にセットし、金型で所定の圧力、温度、時間でプレスして圧着する。例えば、圧力1〜5MPa(10〜50kgf/cm)、温度30〜60℃、時間3〜15秒などとする。熱圧着上下の金型7はヒーターを内蔵した単純な平板形状でよい。図5(c)のようにビア孔11についてはテーパ状に狭まっている開口側を固定用フィルム6上にセットする。これにより最表面のセラミック基板層の最表面に向かって狭まるテーパ孔状のビア孔を形成することになる。そして、上記プレスによる圧着が終わると、セラミックグリーンシート1aからキャリアフィルム5を剥離する。この時、セラミックグリーンシート1aは固定用フィルム6に固定されており、キャリアフィルムの剥離に際して一緒に剥離されることはない。また先に述べたように、ビア孔を形成するレーザ波長を適切に選定してキャリアフィルム5には連続的な貫通ビア孔11が形成されないように小ビア孔34にしておけば、キャリアフィルム剥離の際にセラミックグリーンシート1aのビア孔11内に充填された導体ペースト2が一緒に引き抜かれ難くなり、その結果ビア配線の未接続による導通不良の発生を防ぐことが可能となる。 As an example, the ceramic green sheet 1a with the carrier film of the first layer that is located on the outermost surface side of the unsintered multilayer ceramic body is inverted so that the carrier film 5 side is on the fixing film 6 And press and press with a mold at a predetermined pressure, temperature and time. For example, the pressure is 1 to 5 MPa (10 to 50 kgf / cm 2 ), the temperature is 30 to 60 ° C., and the time is 3 to 15 seconds. The die 7 on and under thermocompression bonding may be a simple flat plate shape with a built-in heater. As shown in FIG. 5C, the opening side narrowed in a tapered shape is set on the fixing film 6 for the via hole 11. As a result, a tapered via hole narrowing toward the outermost surface of the outermost ceramic substrate layer is formed. When the press bonding by the press is finished, the carrier film 5 is peeled from the ceramic green sheet 1a. At this time, the ceramic green sheet 1a is fixed to the fixing film 6 and is not peeled off together with the carrier film. Further, as described above, if the laser wavelength for forming the via hole is appropriately selected and the small via hole 34 is formed so that the continuous through via hole 11 is not formed in the carrier film 5, the carrier film is peeled off. At this time, the conductor paste 2 filled in the via hole 11 of the ceramic green sheet 1a is difficult to be pulled out together, and as a result, it is possible to prevent the occurrence of poor conduction due to the unconnected via wiring.

次に、第2層目のセラミックグリーンシート1bを積層する。セラミックグリーンシート1bには、内部回路配線を構成する導体パターンPが印刷されている。セラミックグリーンシート1bの主面が第1層のセラミックグリーンシート1aに当接するようにセットし、第1層のセラミックグリーンシートの場合と同様に、プレスし圧着する。この時、ビア孔11は広がっている方のテーパ開口側を上記第1層目のセラミックグリーンシート1aの広い方のテーパ開口側に合致するように積層する。その後、プレス温度を印刷ペースト内の粘着剤が軟化固着する温度とすれば、加圧力により印刷部が相手側のセラミックグリーンシート1aと接合する。従って、セラミックグリーンシート同士は、印刷導体ペーストを介して結合される。また、電極が無くセラミック層同士が直接接触するところも、電極を介する場合と同様に軟化して固着し結合する。このときの圧着温度は粘着剤の種類にもよるが、通常40〜90℃程度の低温でよく、接合強度は加圧力を変えることにより調整できる。圧着後、セラミックグリーンシート1bのキャリアフィルム5を剥離する。第3層のセラミックグリーンシート1c以降、裏(底)面側の最表層に相当するセラミックグリーンシートまで第2層目のセラミックグリーンシートと同様の工程で積層する。これによって底面側の最表面のセラミック基板層の最表面側に向かって狭まるテーパ孔状のビア孔を形成することになる。なお、積層体を強力に一体化させるために、全体を積層した後、さらに圧着工程を行ってもよい。   Next, the second ceramic green sheet 1b is laminated. On the ceramic green sheet 1b, a conductor pattern P constituting the internal circuit wiring is printed. The ceramic green sheet 1b is set so that the main surface is in contact with the first layer ceramic green sheet 1a, and is pressed and pressure-bonded in the same manner as in the case of the first layer ceramic green sheet. At this time, the via hole 11 is laminated so that the wider taper opening side coincides with the wider taper opening side of the first ceramic green sheet 1a. Thereafter, when the press temperature is set to a temperature at which the adhesive in the printing paste is softened and fixed, the printing portion is joined to the counterpart ceramic green sheet 1a by the applied pressure. Therefore, the ceramic green sheets are bonded together via the printed conductor paste. In addition, where there is no electrode and the ceramic layers are in direct contact with each other, they are softened, fixed and bonded in the same way as when the electrodes are interposed. Although the pressure bonding temperature at this time depends on the type of the pressure-sensitive adhesive, it may be a low temperature of about 40 to 90 ° C., and the bonding strength can be adjusted by changing the pressure. After the pressure bonding, the carrier film 5 of the ceramic green sheet 1b is peeled off. After the third layer ceramic green sheet 1c, the ceramic green sheet corresponding to the outermost layer on the back (bottom) surface side is laminated in the same process as the second layer ceramic green sheet. As a result, a tapered via hole that narrows toward the outermost surface side of the outermost ceramic substrate layer on the bottom surface side is formed. In addition, in order to integrate a laminated body strongly, after crimping | stacking the whole, you may perform a crimping | compression-bonding process further.

さらに、圧着、剥離、積層の一連の工程の一部もしくはすべてを減圧した雰囲気下で行ってもよい。このようにすると、セラミックグリーンシート間の気泡を取り除きやすく、積層時の寸法精度を保ち、デラミネーションを減少させることができる。   Furthermore, you may perform in the atmosphere which pressure-reduced some or all of the series of processes of crimping | bonding, peeling, and lamination | stacking. If it does in this way, it will be easy to remove the bubble between ceramic green sheets, the dimensional accuracy at the time of lamination | stacking can be maintained, and delamination can be reduced.

本実施の形態では、このようにして得られた未焼結多層セラミック体の底面(最表面のセラミック基板層表面と対向する反対面)に、Agを主体とする導体ペーストを用いて、目的の回路に従って底面側の表層電極を印刷形成する(S8)。   In the present embodiment, a conductive paste mainly composed of Ag is used for the bottom surface of the unsintered multilayer ceramic body thus obtained (opposite surface facing the surface of the outermost ceramic substrate layer). According to the circuit, the bottom surface electrode is printed and formed (S8).

さらに基板表面と底面の導体パターン周囲にはオーバーコート材を適宜形成してもよい。このオーバーコート材の材質としては、焼結収縮特性や熱膨張特性が未焼結多層セラミック体の素材と近似していることが望ましい。例えば、セラミックグリーンシートと同材質のスラリーにコート部分の視認性を向上するような機能を付与するための添加成分を加えたものが挙げられる。表面導体パターンの周縁にオーバーコートを被覆して電極被覆領域を形成することにより、表面の導体パターンの機械的保護と、後の工程で導体パターンの上に設けた半田が流れ出して導電部と接するなどの短絡防止ができる。なお、基体表面の導体パターンとオーバーコート材は必ずしも未焼結多層セラミック体の状態で設ける必要はなく、焼結後の多層セラミック基板に対して形成しても構わない。   Further, an overcoat material may be appropriately formed around the conductor pattern on the substrate surface and the bottom surface. As a material of this overcoat material, it is desirable that the sintering shrinkage characteristic and the thermal expansion characteristic are similar to the raw material of the unsintered multilayer ceramic body. For example, what added the additive component for providing the function which improves the visibility of a coating part to the slurry of the same material as a ceramic green sheet is mentioned. By covering the periphery of the surface conductor pattern with an overcoat to form an electrode coating region, mechanical protection of the surface conductor pattern and solder provided on the conductor pattern in a later step flow out and contact the conductive portion Can prevent short circuit. Note that the conductor pattern and the overcoat material on the substrate surface do not necessarily have to be provided in a state of an unsintered multilayer ceramic body, and may be formed on the sintered multilayer ceramic substrate.

本実施の形態では、こうして得た未焼結多層セラミック体を、CIP装置にて、10〜40MPa(100〜400kgf/cm)、85℃で熱圧着し、各層が一体化した未焼結多層セラミック体となす。 In the present embodiment, the unsintered multilayer ceramic body thus obtained is thermocompression-bonded at 10 to 40 MPa (100 to 400 kgf / cm 2 ) and 85 ° C. with a CIP device, and the unsintered multilayer multilayer body in which the layers are integrated. A ceramic body.

次に、未焼結多層セラミック体の表面にナイフカッター等の治具により切り込み溝を形成し、分割溝を形成する(S9)。この分割溝は、集合基板の大きさや製品基板のサイズによって異なる形状に形成される。分割溝は、回路を構成する導体パターンを傷つけるような悪影響がでないよう、十分な寸法の余裕をもって形成され、平面的にみて導体端部から概ね100〜250μm程度の距離を置いて形成される。この分割溝は例えばV字型の溝で、深さは例えば分割溝を上下両面に入れる場合、両面の溝深さの総和が未焼結多層セラミック体の厚さの30%以下となるようにする。この深さは、未焼結多層セラミック体の厚さによって異なるが、一般に0.01〜0.2mm程度としておく。この深さが深すぎるとカッターの型離れが悪く変形を起こしやすくなり、焼結過程でクラックの起点となるためである。なお、分割溝は両面に形成する必要は必ずしもなく、上面か底面の何れか一方でも構わない。   Next, cut grooves are formed on the surface of the unsintered multilayer ceramic body with a jig such as a knife cutter, and split grooves are formed (S9). The dividing grooves are formed in different shapes depending on the size of the collective substrate and the size of the product substrate. The dividing groove is formed with a sufficient dimensional margin so as not to adversely affect the conductor pattern constituting the circuit, and is formed at a distance of about 100 to 250 μm from the end of the conductor in plan view. This dividing groove is, for example, a V-shaped groove, and the depth is, for example, when the dividing groove is placed on both the upper and lower surfaces, so that the sum of the groove depths on both sides is 30% or less of the thickness of the unsintered multilayer ceramic body. To do. This depth varies depending on the thickness of the unsintered multilayer ceramic body, but is generally about 0.01 to 0.2 mm. This is because if the depth is too deep, the mold of the cutter is poor and deformation is likely to occur, and it becomes a starting point of cracks in the sintering process. The dividing grooves are not necessarily formed on both surfaces, and may be either the top surface or the bottom surface.

また、分割の方法は必ずしもV字型の溝に沿って割る方法だけではなく、溝を形成しないで後の焼成工程後にダイシングやスクライビングの方法を用いることでも構わない。   Further, the dividing method is not necessarily limited to the method of dividing along the V-shaped groove, but a method of dicing or scribing may be used after the subsequent firing step without forming the groove.

次に、未焼結多層セラミック体を焼成炉内で、焼結温度である800〜1000℃で一体焼成を行う(S10)。この段階では、ビア孔の断面では、図2の(a)に例示するように、外部端子電極の一部である表層ビア電極の表面(F)と、最表面のセラミック基板層表面(S)とは略同一面上にある。   Next, the unsintered multilayer ceramic body is integrally fired in a firing furnace at a sintering temperature of 800 to 1000 ° C. (S10). At this stage, in the cross section of the via hole, as illustrated in FIG. 2A, the surface (F) of the surface via electrode which is a part of the external terminal electrode and the surface of the outermost ceramic substrate layer (S) Are substantially on the same plane.

[表層ビア電極のエッチング]
本実施の形態では、ここで表層ビア電極(ここではAg)を溶解させる作用を有するエッチング液へ浸漬し、表層ビア電極の一部を除去する(S11)。つまり、この段階でビア孔の断面では図2の(b)に例示するように、表層ビア電極の表面(F)が、ビア孔内部であって、最表面のセラミック基板層表面(S)に対して凹となる位置までエッチングされる。なお、以下の説明において、この表層ビア電極上にめっき層が形成された後ではここでの表面を端面と呼んで区別する。ここでエッチング溶液は、硝酸、王水、あるいは過酸化水素のいずれかを含む混合液を用いることができる。使用する導体材料が銅または銅を主とする合金などの場合には過硫酸アンモニウムをエッチング液として用いることも可能である。それにより表層ビア電極の表面を、最表面のセラミック基板層表面に対して凹ませ、また、好ましい表面性状を得ることができる。これにより後工程で電極上にNiめっき、Auめっき等が高品質に成膜され得る。すなわちエッチング液を用いることにより、ビア孔内壁の凹凸にこびりついたAgも溶解除去することが出来て、食いつき強度(アンカー効果)向上に寄与できる。また、このエッチング処理を行うことにより、ビア孔表面が十分に濡れて微小な気泡が除去されるので、その後のめっき工程での微小な析出欠陥による不良を防止することができる。
[Surface via electrode etching]
In the present embodiment, the surface layer via electrode (here, Ag here) is immersed in an etching solution having a function of dissolving, and a part of the surface layer via electrode is removed (S11). That is, at this stage, in the cross section of the via hole, as illustrated in FIG. 2B, the surface (F) of the surface via electrode is inside the via hole and is on the outermost surface of the ceramic substrate layer (S). On the other hand, etching is performed up to a concave position. In the following description, after the plating layer is formed on the surface layer via electrode, the surface here is referred to as an end face for distinction. Here, as the etching solution, a mixed solution containing any one of nitric acid, aqua regia, or hydrogen peroxide can be used. When the conductor material to be used is copper or an alloy mainly containing copper, ammonium persulfate can be used as an etching solution. Thereby, the surface of the surface layer via electrode is recessed with respect to the surface of the outermost ceramic substrate layer, and a preferable surface property can be obtained. Thereby, Ni plating, Au plating, etc. can be formed on the electrode with high quality in a later step. That is, by using the etching solution, Ag stuck to the unevenness of the inner wall of the via hole can be dissolved and removed, which can contribute to improving the biting strength (anchor effect). Further, by performing this etching process, the surface of the via hole is sufficiently wetted to remove minute bubbles, so that defects due to minute precipitation defects in the subsequent plating process can be prevented.

表層ビア電極を溶解させるにあたっては、電極へのダメージを発生させず、かつ電極とセラミックスとの密着強度を低下させずに十分なエッチング効果を得るため、エッチング液の種類や、濃度、温度を調整しておく。この調整は実験的にかつ経験的に設定することとなるが、一例としては、硝酸では1〜20容量%、王水で1〜25容量%、過酸化水素水を含むエッチング液で1〜30容量%、また塩酸1〜30容量%を含むものが望ましい。エッチング浴槽内の攪拌方法にも十分な注意を払うことが必要である。また毎回のエッチング工程では残った電極の厚みを蛍光X線などの測定方法を用いて測定し、エッチング前の厚みと比較することでエッチング反応速度を確認し、厳密に工程条件を管理する。さらにエッチング液の成分に揮発しやすい成分や分解しやすい成分を含む時には、定期的に液のサンプルを採集し滴定して成分ごとの濃度を監視することが望ましい。液に溶け出すエッチングされた導体金属の濃度の監視も全く同様に定期的に行われる。   When dissolving the surface via electrode, the type, concentration, and temperature of the etching solution are adjusted in order to obtain a sufficient etching effect without causing damage to the electrode and reducing the adhesion strength between the electrode and the ceramic. Keep it. This adjustment is set experimentally and empirically. For example, nitric acid is 1 to 20% by volume, aqua regia is 1 to 25% by volume, and an etching solution containing hydrogen peroxide is 1 to 30%. Those containing 1% by volume or 1-30% by volume of hydrochloric acid are desirable. It is necessary to pay sufficient attention to the stirring method in the etching bath. In each etching process, the thickness of the remaining electrode is measured using a measuring method such as fluorescent X-ray, and the etching reaction rate is confirmed by comparing with the thickness before etching, and the process conditions are strictly controlled. Furthermore, when the component of the etching solution includes a component that easily volatilizes or a component that easily decomposes, it is desirable to periodically collect and titrate a sample of the solution and monitor the concentration of each component. Monitoring of the concentration of the etched conductor metal that dissolves in the liquid is also performed periodically in exactly the same way.

また、エッチングによる凹み深さ等の量的な制御については、エッチング液の種類、濃度、温度を制御して行う。ただし、例えば濃度を極端に薄くすると少量の処理だけでエッチング液の性能が劣化し易くなり、頻繁に調整をしなければならないので濃度を薄くしすぎないことが必要である。また温度はエッチング液の主成分が揮発性であることが多いため50℃以下とすることが適当である。これより温度が高いと、エッチング液の濃度や成分の配合比が変動し易くなるからである。さらに、エッチング液の循環とセラミック基板の上下動や回転などの攪拌操作は、エッチング液の均一化も含めて反応速度を制御するのに効果的である。これらの調整方法を組み合わせた上で、処理バッチ毎あるいはロットごとに監視を行いながらエッチング処理時間で微調整を行うことが望ましい。   Further, the quantitative control of the depth of the recess by etching is performed by controlling the type, concentration, and temperature of the etching solution. However, for example, if the concentration is extremely reduced, the performance of the etching solution is likely to deteriorate with only a small amount of processing, and frequent adjustments must be made. Therefore, it is necessary not to reduce the concentration too much. The temperature is suitably 50 ° C. or lower because the main component of the etching solution is often volatile. This is because if the temperature is higher than this, the concentration of the etching solution and the compounding ratio of the components are likely to fluctuate. Furthermore, the stirring operation such as the circulation of the etching solution and the vertical movement and rotation of the ceramic substrate is effective for controlling the reaction rate including the uniformization of the etching solution. It is desirable to finely adjust the etching processing time while monitoring each processing batch or lot after combining these adjustment methods.

このようなエッチング処理については、エッチング液へ浸漬する方法以外に、ローラー状の塗布ヘッドで転写するようにエッチング液を塗布する方法や、水平に保持したセラミック基板に対してエッチング液を下から噴水状に吹き上げる方法等でもよい。これらの方法では保持する基板の端部をゴムパッキングなどで押さえてシールすることにより、反対面へのエッチング液の廻り込みをなくして片面毎の処理を行ってもよい。パッキング材でシールする面は装置の設計とエッチング液の種類や性質に応じて選べばよい。通常は半導体や小型チップ部品が搭載される上面に微小な表層端子電極が偏在するので、このような上表層に本発明の表層端子電極の構造が有効である。しかし、反対側の下表層(底面)は1mmかそれ以上の大きな寸法のLGA(LAND GRID ARRAY)電極が20〜30箇所程度設けられるだけの場合も多く、電極サイズが大きくて強度を高くとれる下表層(底面)では、本実施の形態の端子電極構造を必ずしも必要としない場合もある。このような場合、上記の片面処理はしばしば有効となる。片面処理は、後のすすぎ工程に必要な水量が少なくて済むなど環境負荷にも優しく、また乾燥を含めた設備設計と工程管理全体も容易かつ安価になるという製造工程上にも利点がある。   For such an etching process, in addition to a method of immersing in an etching solution, a method of applying an etching solution so as to be transferred by a roller-like coating head, or a fountain of etching solution from below on a horizontally held ceramic substrate A method of blowing up into a shape may be used. In these methods, the edge of the substrate to be held may be pressed and sealed with rubber packing or the like so that the etching solution does not wrap around the opposite surface, and the processing on each side may be performed. The surface to be sealed with the packing material may be selected according to the design of the apparatus and the type and properties of the etching solution. Usually, since a minute surface layer terminal electrode is unevenly distributed on the upper surface on which a semiconductor or a small chip component is mounted, the structure of the surface layer terminal electrode of the present invention is effective for such an upper surface layer. However, the lower surface layer (bottom surface) on the opposite side is often provided with about 20 to 30 LGA (LAND GRID ARRAY) electrodes having a large dimension of 1 mm or more, and the electrode size is large and the strength can be increased. In the surface layer (bottom surface), the terminal electrode structure of the present embodiment is not necessarily required. In such a case, the above single-side treatment is often effective. The single-sided treatment is advantageous in terms of the manufacturing process, because it is easy on the environment, such as a small amount of water required for the subsequent rinsing process, and the facility design including drying and overall process management become easy and inexpensive.

[金属めっき層]
さて、エッチング処理の後には十分なすすぎを行い(S12)、続いてめっきを行う(S13)。このめっきの工程では、複雑な回路構造の部品でも均等にめっきが形成されるよう、無電解めっきを行うことが一般的である。一例としては、Ni下地めっき3〜10μm、続いてAuめっき0.03〜0.5μmを被着せしめる。ここでNi下地めっき層が製品として使用される時に不所望な拡散など化学反応を起こすことを防止するために、Auめっきとの間にはバッファー層をめっきすることとしてもよい。
[Metal plating layer]
Now, after the etching process, sufficient rinsing is performed (S12), and then plating is performed (S13). In this plating process, electroless plating is generally performed so that even a component having a complicated circuit structure is uniformly formed. As an example, Ni base plating 3 to 10 μm, and subsequently Au plating 0.03 to 0.5 μm are applied. Here, in order to prevent a chemical reaction such as undesired diffusion when the Ni base plating layer is used as a product, a buffer layer may be plated between the Au plating.

このめっきの工程により、図2の(c)に示すように表層ビア電極(F)上に金属めっき層(M)を被着させ、かつその金属めっき層の表面(MF)と、最表面のセラミック基板層表面(S)とが略同一面をなす(次に述べるように、突出が金属めっき層の厚さ未満(上述の例では高々3μmまで)となる)ようにする。具体的には、この金属めっき層の表面には半田ボールなどを載せることとなるので、大きく突起せず、また深い凹を形成しないようにすることが好ましい。この範囲としては経験的に、凸となる方向に、最表面のセラミック基板層表面Sから3μm以下、より好ましくは凹となる方向に最表面のセラミック基板層表面Sから3μm程度深い位置にあり、10μm以下までの深さとなっていることが好適である。以上によって、表層ビア電極(F)と、その上部(端面)に被着する金属めっき層(M)とからなる表層端子電極を形成する。このとき金属めっき層は、表層ビア電極の端面との間と、ビア孔内壁との間に空孔や隙間が無く凹凸に沿って緻密に密着していることが重要である。   By this plating step, as shown in FIG. 2C, a metal plating layer (M) is deposited on the surface via electrode (F), and the surface (MF) of the metal plating layer and the outermost surface The surface of the ceramic substrate layer (S) is substantially flush with the surface (as described below, the protrusion is less than the thickness of the metal plating layer (up to 3 μm in the above example)). Specifically, since a solder ball or the like is placed on the surface of the metal plating layer, it is preferable not to make a large protrusion or to form a deep recess. This range is empirically located at a position 3 μm or less from the outermost ceramic substrate layer surface S in the convex direction, more preferably about 3 μm deep from the outermost ceramic substrate layer surface S in the concave direction. The depth is preferably up to 10 μm or less. Thus, a surface layer terminal electrode composed of the surface layer via electrode (F) and the metal plating layer (M) deposited on the upper portion (end surface) is formed. At this time, it is important that the metal plating layer is closely adhered along the unevenness without any voids or gaps between the end face of the surface via electrode and the inner wall of the via hole.

[無収縮工法の場合]
なお、工程S9、分割溝の形成後に、焼成中に基板が収縮しないよう拘束する拘束用グリーンシートを未焼結多層セラミック体表面に配して、いわゆる無収縮工法を用いてもよい。ここで拘束用グリーンシートは、未焼結多層セラミック体の焼成温度では焼結しない無機材料に有機バインダ、可塑剤、溶剤を加えたセラミックスラリーを作製し、これをドクターブレード法でキャリアフィルム上に所定厚(例えば100〜200μm)に成膜して形成する。
[No shrinkage method]
In addition, after formation of process S9 and a division | segmentation groove | channel, the green sheet | seat for restraint which restrains so that a board | substrate may not shrink | contract during baking may be arranged on the surface of a non-sintered multilayer ceramic body, and what is called a shrinkage-free construction method may be used. Here, the constraining green sheet is a ceramic slurry prepared by adding an organic binder, a plasticizer, and a solvent to an inorganic material that does not sinter at the firing temperature of the unsintered multilayer ceramic body, and this is applied to the carrier film by the doctor blade method. The film is formed to a predetermined thickness (for example, 100 to 200 μm).

この拘束用グリーンシートに用いるセラミック材料は、セラミックグリーンシートに用いたガラスセラミック材料の焼成温度(800〜1000℃程度)では焼結しないもので未焼結多層セラミック体の表面を収縮させない機能があるものであればよい。無機材料としてはアルミナを用いることが一般的である。また、有機バインダ、可塑剤、溶剤はセラミックグリーンシートに用いたものと同様なものが使用可能である。   The ceramic material used for the constraining green sheet does not sinter at the firing temperature (about 800 to 1000 ° C.) of the glass ceramic material used for the ceramic green sheet and has a function of not shrinking the surface of the unsintered multilayer ceramic body. Anything is acceptable. As the inorganic material, alumina is generally used. In addition, the same organic binder, plasticizer and solvent as those used for the ceramic green sheet can be used.

そして焼結工程に先だって、未焼結多層セラミック体の上面及び下面にそれぞれ、拘束用グリーンシートを位置合わせして、その拘束用グリーンシートの厚さが200μm程度になるように積層し、CIP装置にて、10〜40MPa(100〜400kgf/cm)、85℃で熱圧着し、拘束用グリーンシートからなる拘束層と、未焼結多層セラミック体とを一体化した積層体を得る。 Prior to the sintering step, the constraining green sheets are aligned with the upper and lower surfaces of the unsintered multilayer ceramic body, and the constraining green sheets are laminated so that the thickness of the constraining green sheets is about 200 μm. Then, thermocompression bonding is performed at 10 to 40 MPa (100 to 400 kgf / cm 2 ) and 85 ° C. to obtain a laminate in which the constraining layer made of constraining green sheets and the unsintered multilayer ceramic body are integrated.

次にこの積層体を処理S10にて焼成炉内で、拘束層の脱バインダを適宜行いながら、未焼結多層セラミック体が焼結する温度である800〜1000℃で一体焼成を行う。   Next, this laminated body is integrally fired at 800 to 1000 ° C., which is a temperature at which the unsintered multilayer ceramic body is sintered, while appropriately performing binder removal of the constraining layer in a firing furnace in step S10.

なお、このように拘束用グリーンシートを用いた場合、焼成後の無機粒子の大部分は簡単に除去できるが、表層ビア電極上に残留した無機粒子は容易には除去できないことがある。このような場合、超音波洗浄を行って残留無機粒子を除去することが効果的である。ここでエッチング(処理S11)の前処理過程を兼ねてエッチング液中で超音波洗浄を行うと表層ビア電極(Ag)の表面をエッチングすると共に無機粒子を除去できるので好ましい。さらにすすぎの過程(S12)においても超音波洗浄を行って、クリーニングを確実なものとしてもよい。   When the constraining green sheet is used in this way, most of the inorganic particles after firing can be easily removed, but the inorganic particles remaining on the surface via electrode may not be easily removed. In such a case, it is effective to remove residual inorganic particles by ultrasonic cleaning. Here, it is preferable to perform ultrasonic cleaning in an etchant that also serves as a pretreatment process of etching (processing S11), because the surface of the surface via electrode (Ag) can be etched and inorganic particles can be removed. Further, in the rinsing process (S12), ultrasonic cleaning may be performed to ensure cleaning.

[ビア孔と表層端子電極の形態]
さて、本発明では表層端子電極のビア孔は最表面に向かって狭まるテーパ孔状に形成している。これにより電極間隔を狭くできて高密度にすることができる。さらに、ビア孔がテーパ状になっていることによって金属めっき層と接触するセラミックの側面距離が増大し、ひいては金属めっき層がビア孔内壁と接触する面積が増大し、アンカー効果が増すために強度が大きくなることに寄与する。特にビア孔内壁面は現実には互いに入り組んだ凹凸状となっているためその効果は大きい。
[Via hole and surface terminal electrode configuration]
In the present invention, the via hole of the surface layer terminal electrode is formed in a tapered hole shape narrowing toward the outermost surface. As a result, the distance between the electrodes can be reduced and the density can be increased. In addition, the taper-shaped via hole increases the lateral distance of the ceramic in contact with the metal plating layer, which in turn increases the area where the metal plating layer contacts the inner wall of the via hole, increasing the anchor effect and increasing the strength. Contributes to an increase in. In particular, the inner wall surface of the via hole is actually intricately concave and convex, so the effect is great.

ビア孔のdが15μm程度の深さまでならば、実用的なめっき時間内にセラミック基板層表面と略同一平面高さまでめっきを成長させることが可能である。このとき金属めっき層はビア底部から順に隙間なくビア孔を充填するように析出し、ビア内壁の微小な凹凸部にめっき薬液が巻き込まれるようにして取り残されることを防止できる。そのためビア内壁への金属めっき層の密着性が向上しアンカー効果による機械的な接合強度を高めることに寄与する。   If the via hole d is up to a depth of about 15 μm, it is possible to grow the plating to a level substantially equal to the surface of the ceramic substrate layer within a practical plating time. At this time, the metal plating layer is deposited so as to fill the via hole without any gap in order from the bottom of the via, and it is possible to prevent the plating solution from being left behind by being entrained in the minute irregularities on the inner wall of the via. For this reason, the adhesion of the metal plating layer to the inner wall of the via is improved, which contributes to an increase in mechanical joint strength due to the anchor effect.

本実施の形態の方法で作成した多層セラミック基板では、図2(c)や図3に模式的に示すように、表層端子電極4の表面は、最表面のセラミック基板表面Sに対して、まず表層ビア電極が、その表面Fが凹んだ位置となるように形成される。また、この表層ビア電極の上に金属めっき層が被着するが、その金属めっき層の表面MFも、最表面のセラミック基板表面Sと略同一平面ないし、凹んだ位置となす。   In the multilayer ceramic substrate created by the method of the present embodiment, as shown schematically in FIG. 2C and FIG. The surface layer via electrode is formed so that its surface F is in a recessed position. Further, a metal plating layer is deposited on the surface via electrode, and the surface MF of the metal plating layer is also substantially flush with or recessed from the outermost ceramic substrate surface S.

この表層ビア電極は、焼成の工程(S10)において、セラミック基板の焼成とともに焼成される。このとき、表層ビア電極の金属材料とセラミック基板との境界(ビア孔内壁面)が互いに入り組んだ凹凸状で食い込んだ形状になり、アンカー効果を発揮し互いの密着力が生まれるものと考えられる。また、焼成の温度850℃〜1000℃の範囲では、表層ビア電極の材料である銀(Ag)や銅(Cu)は、セラミックとの界面で反応ないし、相互に拡散して密着性を高めることに作用し、さらに密着力を高めることに寄与している。   The surface layer via electrode is fired together with the firing of the ceramic substrate in the firing step (S10). At this time, it is considered that the boundary between the metal material of the surface layer via electrode and the ceramic substrate (the inner wall surface of the via hole) is intruded into an intricate uneven shape, exerts an anchor effect and produces mutual adhesion. Also, when the firing temperature is in the range of 850 ° C. to 1000 ° C., silver (Ag) and copper (Cu), which are materials for the surface layer via electrode, do not react at the interface with the ceramic or diffuse to each other to improve adhesion. It contributes to further improving the adhesion.

なお、図2、図3では、表層端子電極4とセラミック基板との境界を模式的に直線状に示しているが、実際には入り組んだ凹凸に形成されている。Ni下地めっき3aは表層ビア電極2の端面Fとの間に空孔や隙間は見られない。同じくNi下地めっき3aは、ビア内壁の凹凸との間にも空孔や隙間なく密接している。このように金属めっき層3a、3bは凹凸に沿って析出し、その境界面は隙間なく一致しており境界面の長さと凹凸幅が接続強度に影響している。   In FIGS. 2 and 3, the boundary between the surface layer terminal electrode 4 and the ceramic substrate is schematically shown as a straight line. There are no holes or gaps between the Ni base plating 3 a and the end face F of the surface via electrode 2. Similarly, the Ni base plating 3a is in close contact with the unevenness of the inner wall of the via without any voids or gaps. As described above, the metal plating layers 3a and 3b are deposited along the unevenness, and the boundary surfaces thereof coincide with each other without any gap, and the length of the boundary surface and the unevenness width affect the connection strength.

境界面の密着長さは2μm以上は必要である。この長さが長いほど接続強度は高くなると考えられるが、上述した表層ビア電極を除去するときのエッチング精度や手間など製造上の制約もあるので、好適な範囲は3〜8μm程度である。境界面の凹凸幅は0.6μm以上とすることが好適である。この凹凸幅は使用するセラミック素材の熱収縮挙動、ビア孔に充填する導体材料の熱収縮挙動、ビア孔加工の精度、レーザビア加工の場合には加工後の残渣物、ビア孔内壁や周辺の熱影響領域の形と大きさなど多くの要因により左右される。制御しやすい工程パラメタとしてはレーザ加工条件が有効であり、エネルギー、パルス幅、ショット数などの主要な加工条件を変更して熱影響領域などの要因に影響を与えることができる。凹凸幅の好ましい範囲は、経験的には、0.9〜5μm程度である。   The contact length of the boundary surface needs to be 2 μm or more. The longer the length is, the higher the connection strength is. However, since there are manufacturing restrictions such as etching accuracy and labor when removing the above-described surface via electrode, the preferred range is about 3 to 8 μm. The uneven width of the boundary surface is preferably 0.6 μm or more. This unevenness width is the heat shrinkage behavior of the ceramic material used, the heat shrinkage behavior of the conductor material filling the via hole, the accuracy of via hole machining, and in the case of laser via machining, the residue after machining, the inner wall of the via hole and the surrounding heat It depends on many factors such as the shape and size of the affected area. Laser processing conditions are effective as process parameters that are easy to control, and main processing conditions such as energy, pulse width, and number of shots can be changed to affect factors such as a heat-affected region. A preferable range of the uneven width is empirically about 0.9 to 5 μm.

また、金属めっき層3がNi下地3aとAu被覆3bとを有する場合、比較的強度の高いニッケル(Ni)下地層3aがビア孔の内壁の凹凸をトレースするようにビア孔の内壁に密着していることも強度向上に寄与すると考えられる。すなわちニッケル(Ni)のヤング率は200GPaであり、表層ビア電極2の材質である銀(Ag)の83GPa、銅(Cu)の130GPaと比較して高いので、ニッケル(Ni)の場合にはビア孔内壁に密着した状態をより強く維持して外力に抗する特性が高く、アンカー固定効果を十分に強く発揮できるものである。ここで、ニッケル(Ni)下地層3aの厚みは3μm以上あることが好ましく、より好適な範囲は4〜8μmである。   Further, when the metal plating layer 3 has the Ni underlayer 3a and the Au coating 3b, the nickel (Ni) underlayer 3a having a relatively high strength adheres closely to the inner wall of the via hole so as to trace the unevenness of the inner wall of the via hole. It is thought that this also contributes to strength improvement. That is, the Young's modulus of nickel (Ni) is 200 GPa, which is higher than 83 GPa of silver (Ag) and 130 GPa of copper (Cu), which are the materials of the surface via electrode 2. It has a high characteristic of resisting external force by maintaining the state of being in close contact with the inner wall of the hole, and can sufficiently exert the anchor fixing effect. Here, the thickness of the nickel (Ni) base layer 3a is preferably 3 μm or more, and a more preferable range is 4 to 8 μm.

図8に示す従来一般的な基板では、ビア配線を最表面側へ延長して、ビア配線に連続的につながる表層ビア電極2の端面が、最表面セラミック基板の表面Sと略同一面となっていたり、あるいは、最表面セラミック基板表面Sから突起している。このような従来例の場合、ビア孔の表面側開口部の角部分(R)では表層端子電極が強く密着する状態にあり、シア強度試験におけるように横方向から外力がかかった時、応力が集中しやすいこの角部分が破壊の起点になりやすい。 In the conventional general substrate shown in FIG. 8, the end surface of the surface layer via electrode 2 that is continuously connected to the via wiring by extending the via wiring to the outermost surface side is substantially flush with the surface S of the outermost surface ceramic substrate. Or protrude from the surface S of the outermost ceramic substrate. In the case of such a conventional example, the surface layer terminal electrode is in close contact with the corner portion (R) of the opening on the surface side of the via hole, and stress is applied when an external force is applied from the lateral direction as in the shear strength test. This corner that tends to concentrate tends to be the starting point of destruction.

これに対し、図2(c)や図3に例示したように、ビア配線を最表面側へ延長して、ビア配線に連続的につながる表層ビア電極2の端面Fが、最表面セラミック基板1の表面Sからビア孔の深さ方向に凹んでいて、さらにその端面Fに被着した金属めっき層3が最表面セラミック基板1の表面Sと略同一平面ないし、凹んだ位置にあるようにしたときには、表層ビア電極2の上端周縁部はビア孔内壁面に密着しており、応力の集中により破損しやすいビア孔の表面側開口部の角部分には密着していない。ここで略同一平面とは、最表面セラミック基板1の表面Sから金属めっき層3の厚み未満の分(例えば3μm以下)だけ突出している状態を意味する。金属めっき層3は、ビア孔の表面側開口部の角部分に被着していてもよいが(金属めっき層3は必ずしもビア孔の径に広がっていなくてもよく、表層ビア電極2表面の凹みが浅い場合、金属めっき層3の最表面側は、最表面セラミック基板1の表面Sからやや突起して傘状に広がる場合もある)この突出は3μmまでとする。3μm以下であればビア孔内壁に密着した境界面長さが2μm程度であってもアンカー効果の方が勝り破損を避けることができる。また、この金属めっき層3を構成する材料と、セラミック基板との間には凹凸がかみ合うことによるアンカー効果はあるが、化学反応や相互拡散は表層ビア電極2の材料に比して小さくなり、したがって破壊に繋がるような応力集中はおきにくく、結果として高強度となるものと考えられる。   On the other hand, as illustrated in FIG. 2C and FIG. 3, the end surface F of the surface layer via electrode 2 that is continuously connected to the via wiring by extending the via wiring to the outermost surface side is the outermost surface ceramic substrate 1. The metal plating layer 3 deposited on the end face F of the surface S is recessed substantially in the same plane as the surface S of the outermost ceramic substrate 1 or in a recessed position. Sometimes, the peripheral edge of the upper end of the surface via electrode 2 is in close contact with the inner wall surface of the via hole, and is not in close contact with the corner portion of the opening on the surface side of the via hole that is easily damaged due to stress concentration. Here, “substantially the same plane” means a state of projecting from the surface S of the outermost ceramic substrate 1 by an amount less than the thickness of the metal plating layer 3 (for example, 3 μm or less). Although the metal plating layer 3 may be deposited on the corner portion of the opening on the surface side of the via hole (the metal plating layer 3 does not necessarily extend to the diameter of the via hole, the surface of the surface via electrode 2 surface When the dent is shallow, the outermost surface side of the metal plating layer 3 may slightly protrude from the surface S of the outermost surface ceramic substrate 1 and spread in an umbrella shape). This protrusion is up to 3 μm. If it is 3 μm or less, the anchor effect is superior and breakage can be avoided even if the boundary surface length in close contact with the inner wall of the via hole is about 2 μm. In addition, although there is an anchor effect due to the engagement between the material constituting the metal plating layer 3 and the ceramic substrate, the chemical reaction and interdiffusion are smaller than the material of the surface via electrode 2, Therefore, stress concentration that leads to breakage is unlikely to occur, and as a result, high strength is considered.

さらに、従来一般的な構造のように、最表面のセラミック基板の表面と略同一面にある表層ビア電極2の表面に金属めっき層3が被着している場合には、図8に示すように、金属めっき層3の端部は尖端形状になってセラミック基板の表面Sに接する(Q)。従ってシア強度試験のように横方向から外力がかかった時、この尖った金属めっき層の端部に応力が集中しやすく破壊の起点になりやすい。通常、金属めっき層としては強度の高いニッケル(Ni)が下地層として用いられるので、応力集中を起こして破壊の起点になる可能性はより高くなる。   Further, when the metal plating layer 3 is deposited on the surface of the surface via electrode 2 that is substantially flush with the surface of the outermost ceramic substrate as in the conventional general structure, as shown in FIG. Further, the end of the metal plating layer 3 has a pointed shape and is in contact with the surface S of the ceramic substrate (Q). Therefore, when an external force is applied from the lateral direction as in the shear strength test, the stress tends to concentrate on the end portion of the pointed metal plating layer, which tends to be a starting point of fracture. In general, nickel (Ni) having high strength is used as the metal plating layer as the underlayer, so that the possibility of causing stress concentration to become a starting point of fracture becomes higher.

本実施の形態の多層セラミック基板では、図2(c)や図3に例示するように、表層ビア電極の表面が、最表面セラミック基板の表面からビア孔の深さ方向に凹んでいて、その上(端面)に被着した金属めっき層が、最表面セラミック基板の表面と同一平面(表面から金属めっき層の厚さ未満(例えば3μm以下))だけ突出している)ないし、凹んだ位置にあるときには、金属めっき層の端部は尖端状にならずにビア孔内壁の全周面で強く密着している。このため応力集中による破壊が起きにくい構造になっているので高強度となる。   In the multilayer ceramic substrate of the present embodiment, as illustrated in FIGS. 2C and 3, the surface of the surface via electrode is recessed from the surface of the outermost ceramic substrate in the depth direction of the via hole. The metal plating layer deposited on the top (end surface) is flush with the surface of the outermost ceramic substrate (projects from the surface by less than the thickness of the metal plating layer (for example, 3 μm or less)) or in a recessed position. In some cases, the end portion of the metal plating layer does not have a pointed shape but is in close contact with the entire peripheral surface of the inner wall of the via hole. For this reason, since it has a structure in which breakage due to stress concentration does not easily occur, the strength becomes high.

[電子部品]
このような多層セラミック基板を用いるときには、金属めっき層3表面に、半田ボールを用いて表面実装部品を搭載して電子部品を構成する。この電子部品は、例えば携帯電話機などの電子機器に用いることができる。
[Electronic parts]
When such a multilayer ceramic substrate is used, an electronic component is configured by mounting surface-mounted components on the surface of the metal plating layer 3 using solder balls. This electronic component can be used in an electronic device such as a cellular phone.

また、実装する電子部品はコンデンサ、インダクタ、抵抗等の受動素子のほか、半導体製品、さらには、複数の受動部品を集積したアレイなどを含んだモジュール部品等の能動素子が挙げられる。本実施の形態の多層セラミック基板では、これらの各電子部品に対応するすべての表層ビア電極の端面が最表面のセラミック基板層表面よりも凹んだ位置になくてもよい。また、ビア孔のサイズも、同じでなくてもよい。すなわち、上面部品搭載時に半導体部品が搭載される部分には直径φ60μmのビア孔を形成し、チップコンデンサとチップ抵抗が搭載される部分には直径φ100μmのビア孔を形成してもよい。ここで、半導体部品が搭載される部分に直径φ60μmのビア孔を形成することとしているのは、半導体接続用パッドの配置はピッチ150から200μmで狭いため、第1のセラミックグリーンシートの場合には狭いピッチに相当する部分ではビア加工直径も小さくする必要があるためである。   In addition to passive elements such as capacitors, inductors, and resistors, the electronic components to be mounted include semiconductor products, and active elements such as module components including an array in which a plurality of passive components are integrated. In the multilayer ceramic substrate of the present embodiment, the end surfaces of all surface layer via electrodes corresponding to these electronic components may not be in a position recessed from the surface of the outermost ceramic substrate layer. Also, the size of the via hole need not be the same. That is, a via hole having a diameter of 60 μm may be formed in a portion where the semiconductor component is mounted when the upper surface component is mounted, and a via hole having a diameter of 100 μm may be formed in a portion where the chip capacitor and the chip resistor are mounted. Here, the via hole having a diameter of φ60 μm is formed in the portion where the semiconductor component is mounted because the arrangement of the semiconductor connection pads is narrow with a pitch of 150 to 200 μm, so in the case of the first ceramic green sheet This is because it is necessary to reduce the via processing diameter in a portion corresponding to a narrow pitch.

ある例では具体的に、外形寸法3mm角、厚さ0.25mmの半導体製品が、フリップチップ実装される。ここで多層セラミック基板と向かい合う半導体製品の実装面に形成されるフリップチップ接続用パッドの形状は、一辺100μmの略正方形をなし、パッドの配置間隔は場所により150μmから200μmの間で異ならせたものとしてもよい。多層セラミック基板の半導体と向かい合う面に設けられるフリップチップ接続用表層ビア電極の形状は直径100μmの略円形とし、表層ビア電極の配置間隔は搭載される半導体製品のそれと一致させる。受動部品は、セラミックチップコンデンサ、及びチップ抵抗器で、1×0.5mm及び0.6×0.3mmの二種類を用いる。   In one example, specifically, a semiconductor product having an outer dimension of 3 mm square and a thickness of 0.25 mm is flip-chip mounted. Here, the shape of the flip chip connection pad formed on the mounting surface of the semiconductor product facing the multilayer ceramic substrate is a substantially square with a side of 100 μm, and the arrangement interval of the pads varies between 150 μm and 200 μm depending on the location. It is good. The shape of the flip chip connecting surface via electrode provided on the surface of the multilayer ceramic substrate facing the semiconductor is approximately circular with a diameter of 100 μm, and the arrangement interval of the surface via electrodes is made to match that of the semiconductor product to be mounted. Passive components are ceramic chip capacitors and chip resistors, and two types of 1 × 0.5 mm and 0.6 × 0.3 mm are used.

多層セラミック基板は次のように作製した。低温焼結可能なセラミック材料の製造、セラミックグリーンシート生成までは先に記した方法と同様である。そして未焼結多層セラミック体の最表面側に位置することとなる第1のセラミックグリーンシートにビア孔を設けるのであるが、このビア孔を形成する工程においては、上面部品搭載時に半導体部品が搭載される部分には直径φ60μmのビア加工を、チップコンデンサとチップ抵抗が搭載される部分には直径φ100μmのビア加工を行う。   The multilayer ceramic substrate was produced as follows. The production of the low-temperature sinterable ceramic material and the production of the ceramic green sheet are the same as those described above. Then, via holes are provided in the first ceramic green sheet which is located on the outermost surface side of the unsintered multilayer ceramic body. In the process of forming the via holes, the semiconductor component is mounted when the upper surface component is mounted. Via portions having a diameter of 60 μm are processed in the portions to be processed, and via processing having a diameter of 100 μm is performed in the portions where the chip capacitors and the chip resistors are mounted.

これらのビア孔をレーザ加工によって形成する場合には、まず直径φ100μmのビア加工を行ない、続いてレーザ加工装置内部のコリメータなど光学部品や、パルス幅やショット数などの加工条件を変更してφ60μmのビア加工を行えばよい。なお、φ100μmとφ60μmのどちらを先に加工するかの順序ははどちらでも構わない。このようにして第1のセラミックグリーンシートには直径の異なるビア孔が混在することになる。   When these via holes are formed by laser processing, first, via processing with a diameter of φ100 μm is performed, and then optical components such as a collimator inside the laser processing apparatus, and processing conditions such as pulse width and number of shots are changed to φ60 μm. The via processing may be performed. Note that the order in which φ100 μm or φ60 μm is processed first does not matter. In this way, via holes having different diameters are mixed in the first ceramic green sheet.

次に、スクリーンとスキージを用いて、銀ペーストをビア孔に印刷充填する。導体の印刷工程は複数回に分割して行う。まず半導体部品が搭載される直径φ60μmのビア加工を行なった部分には導体ペースト中Ag含有量80質量%、Pd含有量0.1質量%のもの(焼結時の体積収縮が比較的大きいペースト)を用いてビア充填印刷を行う。この導体ペーストを乾燥した後、チップコンデンサやチップ抵抗が搭載される直径φ100μmのビア加工を行なった部分には導体ペースト中Ag含有量90質量%、Pd含有量0質量%のもの(焼結時の体積収縮が比較的小さいペースト)を用いてビア充填印刷を行うと同時に表面の配線引き回しパターンの印刷も行う。   Next, using a screen and a squeegee, a silver paste is printed and filled in the via holes. The conductor printing process is performed in multiple steps. First, a via processing with a diameter of 60 μm on which a semiconductor component is mounted has a conductor paste with an Ag content of 80 mass% and a Pd content of 0.1 mass% (a paste with relatively large volume shrinkage during sintering). ) Is used for via filling printing. After this conductor paste was dried, the via paste having a diameter of φ100 μm on which the chip capacitor and the chip resistor were mounted had an Ag content of 90% by mass and a Pd content of 0% by mass (during sintering) In addition, via filling printing is performed using a paste having a relatively small volume shrinkage, and a wiring pattern on the surface is also printed.

次に、未焼結多層セラミック体の第1のセラミックグリーンシートに隣接して積層される第2のセラミックグリーンシートを作製する。この第2のセラミックグリーンシートにおいても、ビア孔をレーザ加工によって形成することは第1のセラミックグリーンシートと同様である。ただし、第2のセラミックグリーンシートは第2層目以降のセラミックグリーンシートに用いるので上面に搭載される部品が半導体部品か、チップコンデンサやチップ抵抗であるかによってビア孔加工の直径を必ずしも変更しなくても良い。すなわち、直径の異なるビア孔を混在させずに一種類の直径だけのビア孔としても構わない。   Next, the 2nd ceramic green sheet laminated | stacked adjacent to the 1st ceramic green sheet of a non-sintered multilayer ceramic body is produced. Also in the second ceramic green sheet, the via hole is formed by laser processing as in the first ceramic green sheet. However, since the second ceramic green sheet is used for the second and subsequent ceramic green sheets, the diameter of the via hole processing is not necessarily changed depending on whether the component mounted on the upper surface is a semiconductor component, a chip capacitor or a chip resistor. It is not necessary. That is, via holes having only one type of diameter may be used without mixing via holes having different diameters.

すなわち、第2のセラミックグリーンシート以降(第2層目以降のセラミックグリーンシートを言う。以下同様。)では配線の再配置によってピッチを少しずつ広くすることが可能な場合が多く、常にφ60μmなどの微細なビアを必要とするとは限らないのでビア加工直径はφ100μmなどの太く製造しやすいもので揃えることができる。なお、実際には、何層目のセラミックグリーンシートからこのように微細なビアを必要としなくなるのかは、個々の部品と多層セラミック基板の設計によって異なる。   That is, after the second ceramic green sheet (referred to as the second and subsequent ceramic green sheets; the same applies hereinafter), the pitch can often be gradually increased by rearranging the wiring. Since fine vias are not necessarily required, the via processing diameters can be as large as those of φ100 μm and easy to manufacture. Actually, the number of ceramic green sheets from which such fine vias are not required depends on the design of individual components and the multilayer ceramic substrate.

第2のセラミックグリーンシートへの印刷は導体ペースト中Ag含有量90質量%、Pd含有量0質量%のものを用いてビア充填印刷を行なう。また、この印刷の際に配線引き回しパターンの印刷も併せて行うこととしてもよい。以下、同様にして第3番目以降のセラミックグリーンシートについてもビア孔加工と導体印刷を行なう。   For the printing on the second ceramic green sheet, via filling printing is performed using a conductor paste having an Ag content of 90% by mass and a Pd content of 0% by mass. Also, the wiring routing pattern may be printed at the time of this printing. Thereafter, via hole processing and conductor printing are similarly performed on the third and subsequent ceramic green sheets.

次に、上記の実施態様と同様に未焼結多層セラミック体の最表面側に位置することとなる第1のセラミックグリーンシートのビア孔が狭まる側を固定用フィルム上にセットし、金型で所定の圧力、温度、時間でプレスして圧着する。例えば、圧力1〜5MPa(10〜50kgf/cm2)、温度30〜60℃、時間3〜15秒などとする。熱圧着上下の金型はヒーターを内蔵した単純な平板形状でよい。プレスによる圧着が終わると、セラミックグリーンシートのキャリアフィルムを剥離する。この時、グリーンシートは固定用フィルムに固定されており、キャリアフィルムの剥離に際して一緒に剥離されることはない。 Next, as in the above embodiment, the side of the first ceramic green sheet that is to be positioned on the outermost surface side of the unsintered multilayer ceramic body is set on the fixing film, and the mold is Press and press with a predetermined pressure, temperature and time. For example, the pressure is 1 to 5 MPa (10 to 50 kgf / cm 2 ), the temperature is 30 to 60 ° C., and the time is 3 to 15 seconds. The upper and lower molds for thermocompression bonding may have a simple flat plate shape with a built-in heater. After the press bonding, the ceramic green sheet carrier film is peeled off. At this time, the green sheet is fixed to the fixing film and is not peeled off together with the carrier film.

第2のセラミックグリーンシート以降の圧着と積層を上記の実施態様と同様にして行ない、未焼結多層セラミック体を得る。   The second ceramic green sheet and the subsequent press-bonding and lamination are performed in the same manner as in the above embodiment to obtain an unsintered multilayer ceramic body.

その後、上記した未焼結多層セラミック体に適宜分割用の浅い溝を形成したり、ハンドリングし易い大きさに切断するなどの加工を行ない、900℃、2時間程度の条件で焼結し、さらにめっきを行うことも上記の実施態様と同様にして行なう。   Thereafter, the above-mentioned unsintered multilayer ceramic body is appropriately formed with a shallow groove for division or cut into a size that is easy to handle, sintered at 900 ° C. for about 2 hours, Plating is performed in the same manner as in the above embodiment.

こうしてできた焼結多層セラミック体のビア部分を観察、測定したところ、半導体部品を搭載する部分の表層ビア電極までの深さdは−1μmで充填性は良好であった。直径125μmの半田ボールを搭載して測定したシア強度は0.0069gf/μm、直径500μmの半田ボールを搭載して測定したプル強度は0.0496gf/μmで良好であった。また、この多層セラミック基板を個片に分割し、試験用プリント基板に半田付けしたのち、恒温恒湿槽に入れて85度85%RHの環境中で本来の電気設計に従った経路に+4Vの直流電圧を印加する「高温高湿通電試験」を行なった。1000時間の全試験時間の間、絶縁不良はなく、外観的な異常もなかった。半導体部品を搭載して電子部品として組み立てる時には、表層端子電極がセラミック基板表面と略同一平面にあるため半田ボールがパッドの中心からずれることなくセルフアラインメント効果も発揮され、精度よく組み立てることができた。また半導体実装には半田ペースト印刷工法ではなく半田ボール搭載工法を用いたので、組み立て後の半田内部にはほとんど空孔状の巣がない良好な接続状態であった。 When the via portion of the sintered multilayer ceramic body thus formed was observed and measured, the depth d to the surface layer via electrode of the portion on which the semiconductor component was mounted was −1 μm and the filling property was good. The shear strength measured by mounting a solder ball having a diameter of 125 μm was 0.0069 gf / μm 2 , and the pull strength measured by mounting a solder ball having a diameter of 500 μm was 0.0496 gf / μm 2 . This multilayer ceramic substrate is divided into individual pieces, soldered to a test printed circuit board, and then placed in a constant temperature and humidity chamber to + 4V in a path according to the original electrical design in an environment of 85 degrees and 85% RH. A “high temperature and high humidity energization test” was performed in which a direct current voltage was applied. During the entire test time of 1000 hours, there was no insulation failure and no appearance abnormality. When assembling semiconductor components as electronic components, the surface layer terminal electrodes are almost flush with the surface of the ceramic substrate, so the solder balls do not deviate from the center of the pads, and the self-alignment effect is exhibited, allowing accurate assembly. . In addition, since the solder ball mounting method was used instead of the solder paste printing method for semiconductor mounting, the soldered state after assembly was in a good connection state with almost no void-like nest.

また、本実施の形態に係る電子部品に用いるための多層セラミック基板を製造するための別の態様について説明する。この態様では、低温焼結可能なセラミック材料の製造、セラミックグリーンシート生成、ビア孔形成に関しては先に記した方法と同様であり、スクリーンとスキージを用いて、銀ペーストをビア孔に印刷充填する時に、導体の印刷工程を複数回に分割して行うことも同様であるが、受動部品を配する部分に対する導体ペーストの充填工程が異なる。   Another aspect for manufacturing a multilayer ceramic substrate for use in the electronic component according to the present embodiment will be described. In this embodiment, the production of the ceramic material that can be sintered at a low temperature, the generation of the ceramic green sheet, and the formation of the via hole are the same as those described above, and the silver paste is printed and filled into the via hole using a screen and a squeegee. Sometimes, the conductor printing process is divided into a plurality of times, but the process of filling the conductor paste with respect to the portion where the passive component is arranged is different.

この態様では、まず半導体部品が搭載される直径φ60μmのビア加工を行った部分と、チップコンデンサやチップ抵抗等、受動部品が搭載される直径φ100μmのビア加工を行った部分の双方に導体ペースト中Ag含有量80質量%、Pd含有量0.1質量%のもの(焼結時の体積収縮率が比較的大きいもの)を用いてビア充填印刷を行い、この導体ペーストを乾燥した後、チップコンデンサやチップ抵抗等、受動部品が搭載される領域と表面の配線引き回しパターン部分に、導体ペースト中Ag含有量90質量%、Pd含有量0質量%のもの(焼結時の体積収縮率が比較的小さいもの)を用いて二回目の導体印刷を行う。このようにしてチップコンデンサやチップ抵抗等、受動部品が搭載される部分には二重に導体を印刷して表層パッド電極を形成する。この表層パッド電極の部分は必ずしも明瞭な2層構造となっているわけではなく、上記した2種類の導体ペーストが混在した部分を含んでおり、濃度勾配を持った導体構造であると言える。   In this embodiment, first, in the conductor paste, both the part processed with vias with a diameter of φ60 μm on which semiconductor components are mounted and the part with vias processed with a diameter of φ100 μm on which passive components such as chip capacitors and chip resistors are mounted. Via filling printing using an Ag content of 80% by mass and a Pd content of 0.1% by mass (with a relatively large volume shrinkage during sintering), and drying this conductor paste, a chip capacitor In the conductive paste, Ag content is 90% by mass and Pd content is 0% by mass in the area where the passive component is mounted, such as the chip resistance and the area where the passive components are mounted (surface sintering is relatively low The second conductor printing is performed using a small one. In this way, a surface layer pad electrode is formed by printing a double conductor on a portion where a passive component such as a chip capacitor or a chip resistor is mounted. The surface layer pad electrode portion does not necessarily have a clear two-layer structure, but includes a portion in which the above-described two types of conductor paste are mixed, and can be said to be a conductor structure having a concentration gradient.

第2のセラミックグリーンシート以降の製造方法や用いた導体ペーストは先の実施態様に記した方法と同様である。また、圧着と積層、分割用の溝形成、焼結とめっきを行うことも先の実施態様と同様にして行う。   The manufacturing method after the second ceramic green sheet and the conductive paste used are the same as those described in the previous embodiment. In addition, pressure bonding and lamination, groove formation for division, sintering and plating are performed in the same manner as in the previous embodiment.

こうしてできた焼結多層セラミック体のビア部分を観察、測定したところ、半導体部品を搭載する部分の表層ビア電極までの深さdは−1μmで充填性は良好であった。チップコンデンサやチップ抵抗が搭載される部分は二重に導体を印刷したので、セラミック多層基板の表面よりも正の方向に凸状に盛り上がっていた。   When the via portion of the sintered multilayer ceramic body thus formed was observed and measured, the depth d to the surface layer via electrode of the portion on which the semiconductor component was mounted was −1 μm and the filling property was good. Since the conductor on which the chip capacitor and the chip resistor were mounted was printed twice, it was raised in a convex direction in the positive direction from the surface of the ceramic multilayer substrate.

この多層セラミック基板を個片に分割し、試験用プリント基板に半田付けしたのち、恒温恒湿槽に入れて85度85%RHの環境中で本来の電気設計に従った経路に+4Vの直流電圧を印加する「高温高湿通電試験」を行った。1000時間の全試験時間の間、絶縁不良はなく、外観的な異常もなかった。また、半導体部品を搭載して電子部品として組み立てる時には、表層端子電極がセラミック基板表面と略同一平面にあるため半田ボールがパッドの中心からずれることなくセルフアラインメント効果も発揮され、精度よく組み立てることができた。さらに、半導体実装には半田ペースト印刷工法ではなく半田ボール搭載工法を用いたので、組み立て後の半田内部にはほとんど空孔状の巣がない良好な接続状態であった。   This multilayer ceramic substrate is divided into individual pieces, soldered to a test printed circuit board, placed in a constant temperature and humidity chamber, and + 4V direct current is routed to the path according to the original electrical design in an environment of 85 degrees and 85% RH. A “high temperature and high humidity energization test” in which a voltage was applied was performed. During the entire test time of 1000 hours, there was no insulation failure and no appearance abnormality. Also, when assembling as an electronic component by mounting a semiconductor component, the surface layer terminal electrode is substantially flush with the surface of the ceramic substrate, so that the solder ball does not deviate from the center of the pad, and the self-alignment effect is exhibited, so that it can be assembled accurately. did it. Further, since the solder ball mounting method was used instead of the solder paste printing method for semiconductor mounting, the soldered state after assembly was a good connection state with almost no void-like nest.

図6に電子部品を搭載した本実施の形態の多層セラミック基板10の断面の一例を示す。本実施の形態の多層セラミック基板10の上面には多数の部品搭載用のパッド電極が導体パターンとして形成されており、この電極に抵抗やコンデンサ等の受動部品22(図4ではチップ部品としている)やIC等の半導体チップによる能動部品21が実装される。多層セラミック基板は最表面の基板層とそれに積層された各基板層とを含み、夫々の基板層には導体パターンによりインダクタ、伝送線路、コンデンサ、グラウンド電極等の内部配線を形成し、これらをビア配線により互いに接続して目的の回路配線を構成している。最下層の基板には、この基板をマザー基板に接続するためのパッド電極が適宜形成されており、通常は上面側の実装密度が高くなっている。   FIG. 6 shows an example of a cross section of the multilayer ceramic substrate 10 of the present embodiment on which electronic components are mounted. A large number of component-mounting pad electrodes are formed as conductor patterns on the upper surface of the multilayer ceramic substrate 10 of the present embodiment. Passive components 22 such as resistors and capacitors (chip components in FIG. 4) are formed on these electrodes. An active component 21 made of a semiconductor chip such as an IC is mounted. The multilayer ceramic substrate includes an outermost substrate layer and each substrate layer laminated thereon, and internal wiring such as an inductor, a transmission line, a capacitor, and a ground electrode is formed on each substrate layer by a conductor pattern, and these are connected to vias. The target circuit wiring is configured by connecting to each other by wiring. A pad electrode for connecting the substrate to the mother substrate is appropriately formed on the lowermost substrate, and the mounting density on the upper surface side is usually high.

この多層セラミック基板では、能動部品21については半田ボールを用いたBGA接続212により表面実装し、受動部品22についてはパッド電極表面上で半田ペーストを用いたLGA接続222としている。このとき上述の表層端子電極を形成したビア孔径についてBGA接続のビア孔211の径はLGA接続のビア孔221の径よりも小さくしている。そして、上述のようにビア孔径の比較的小さいBGA接続(図4のICチップ21が搭載される電極)について、表層ビア電極の端面が、最表面のセラミック基板層に設けられたビア孔内部であって、最表面のセラミック基板層表面よりも凹んだ位置にあり、当該表層ビア電極の端面に被着した金属めっき層の表面が、最表面のセラミック基板層表面から当該金属めっき層の厚み分未満だけ突出、ないし、最表面のセラミック基板層表面よりも凹んだ位置にあるように形成している。一方、BGA接続212と比べて低密度で丸型や角型のパッド電極223を用いたLGA接続222では、金属めっき層の表面の高さは、BGA接続するための金属めっき層の表面の高さよりも高く設定されている。よって、受動部品22の接続がパッド電極表面上に半田ペーストを用いることによって容易に行える。   In this multilayer ceramic substrate, the active component 21 is surface-mounted by a BGA connection 212 using a solder ball, and the passive component 22 is an LGA connection 222 using a solder paste on the pad electrode surface. At this time, the diameter of the via hole 211 for BGA connection is smaller than the diameter of the via hole 221 for LGA connection with respect to the diameter of the via hole in which the surface layer terminal electrode is formed. As described above, for the BGA connection having a relatively small via hole diameter (the electrode on which the IC chip 21 of FIG. 4 is mounted), the end face of the surface via electrode is inside the via hole provided in the outermost ceramic substrate layer. The surface of the metal plating layer deposited on the end surface of the surface layer via electrode is in a position recessed from the surface of the outermost ceramic substrate layer, and the thickness of the metal plating layer is equal to the surface of the outermost ceramic substrate layer. It is formed so that it protrudes less than or less than the surface of the outermost ceramic substrate layer. On the other hand, in the LGA connection 222 using a round or square pad electrode 223 having a lower density than the BGA connection 212, the height of the surface of the metal plating layer is higher than the height of the surface of the metal plating layer for BGA connection. It is set higher than this. Therefore, the passive component 22 can be easily connected by using the solder paste on the pad electrode surface.

このように、最表面のセラミック基板層に設けられたビア孔は大小混在しているが、そのうち、LGA接続は比較的大きなビア孔を用いる。そもそも当該比較的大きなビア孔に形成された電極と電子部品との接合強度は比較的大きいので、従来通りの電極を形成すれば済むが、比較的小さなビア孔によるBGA接続にあっては、表層ビア電極の端面が、最表面のセラミック基板層に設けられたビア孔内部であって、最表面のセラミック基板層表面よりも凹んだ位置にあり、かつ表層ビア電極の端面に被着した金属めっき層の表面が、最表面のセラミック基板層表面と略同一平面ないし、最表面のセラミック基板層表面よりも凹んだ位置にあるように形成することで、接続強度を高く発揮せしめ、また加工の効率を向上できる。   As described above, the via holes provided in the outermost ceramic substrate layer are mixed in size, but among them, the LGA connection uses a relatively large via hole. In the first place, since the bonding strength between the electrode formed in the relatively large via hole and the electronic component is relatively large, the conventional electrode may be formed. However, in the case of the BGA connection by the relatively small via hole, the surface layer is used. Metal plating in which the end face of the via electrode is inside the via hole provided in the outermost ceramic substrate layer and is recessed from the surface of the outermost ceramic substrate layer, and is deposited on the end face of the surface via electrode By forming the surface of the layer so that it is almost flush with the surface of the outermost ceramic substrate layer or recessed from the surface of the outermost ceramic substrate layer, the connection strength is enhanced and the processing efficiency is increased. Can be improved.

本発明の実施の形態に係る多層セラミック基板の製造方法の例を表すフロー図である。It is a flowchart showing the example of the manufacturing method of the multilayer ceramic substrate which concerns on embodiment of this invention. 本発明の実施の形態に係る多層セラミック基板の製造過程における断面の例を表す説明図である。It is explanatory drawing showing the example of the cross section in the manufacture process of the multilayer ceramic substrate which concerns on embodiment of this invention. 本発明の実施の形態に係る多層セラミック基板の例を表す断面図である。It is sectional drawing showing the example of the multilayer ceramic substrate which concerns on embodiment of this invention. 本発明の実施の形態に係る多層セラミック基板の製造過程におけるセラミックグリーンシートのビア孔加工の例を表す説明図である。It is explanatory drawing showing the example of the via hole processing of the ceramic green sheet in the manufacture process of the multilayer ceramic substrate which concerns on embodiment of this invention. 本発明の実施の形態に係る多層セラミック基板の製造過程におけるセラミックグリーンシートのビア孔加工〜キャリアフィルムの剥離までの例を表す説明図である。It is explanatory drawing showing the example from the via hole process of ceramic green sheet to peeling of a carrier film in the manufacture process of the multilayer ceramic substrate which concerns on embodiment of this invention. 本発明の実施の形態に係る電子部品を搭載した本実施の形態の多層セラミック基板10の断面の一例を表す説明図である。It is explanatory drawing showing an example of the cross section of the multilayer ceramic substrate 10 of this Embodiment carrying the electronic component which concerns on embodiment of this invention. 本発明の実施の形態に係る多層セラミック基板の製造過程におけるセラミックグリーンシートのビア孔加工で不具合が生じた例を表す説明図である。It is explanatory drawing showing the example which the malfunction produced in the via hole processing of the ceramic green sheet in the manufacture process of the multilayer ceramic substrate which concerns on embodiment of this invention. 従来の多層セラミック基板の例を表す断面図である。It is sectional drawing showing the example of the conventional multilayer ceramic substrate.

1 セラミック基板層、2 表層ビア電極、3 金属めっき層、4 表層端子電極、5 キャリアフィルム、6 固定用フィルム、7 下金型、11、211、221 ビア孔、12 ビア配線、21 能動部品(素子)、22 受動部品(素子)、212 BGA接続、222 LGA接続
DESCRIPTION OF SYMBOLS 1 Ceramic substrate layer, 2 Surface layer via electrode, 3 Metal plating layer, 4 Surface layer terminal electrode, 5 Carrier film, 6 Fixing film, 7 Lower metal mold, 11, 211, 221 Via hole, 12 Via wiring, 21 Active component ( Element), 22 passive components (element), 212 BGA connection, 222 LGA connection

Claims (5)

複数のセラミック基板層を積層した多層セラミック基板であって、
表裏の最表面のセラミック基板層に夫々の最表面に向かって狭まるテーパ状のビア孔を設け、
前記ビア孔に設けた表層ビア電極とその端面に被着する金属めっき層とからなる表層端子電極と、
前記表層端子電極と内部のセラミック基板層上の配線とを接続するビア配線と、
を含み、
前記表裏少なくとも一方側の最表面のセラミック基板層の表層ビア電極は、その表面が、前記最表面のセラミック基板層に設けられたビア孔内部であって、最表面のセラミック基板層表面よりも凹んだ位置にあり、
当該表層ビア電極の端面に被着した前記金属めっき層の表面が、前記最表面のセラミック基板層表面と略同一平面ないし、前記最表面のセラミック基板層表面よりも凹んだ位置にあり、前記金属めっき層の前記ビア孔の内壁と接触する境界面は隙間なく一致しており、当該境界面を深さ方向の断面でみたとき、前記境界面の密着長さ(L)が2μm以上であることを特徴とする多層セラミック基板。
A multilayer ceramic substrate in which a plurality of ceramic substrate layers are laminated,
Tapered via holes that narrow toward the outermost surface are provided on the uppermost and lowermost ceramic substrate layers,
A surface layer terminal electrode comprising a surface layer via electrode provided in the via hole and a metal plating layer deposited on the end face thereof;
Via wiring connecting the surface layer terminal electrode and wiring on an internal ceramic substrate layer;
Including
The surface layer via electrode of the outermost surface ceramic substrate layer on at least one of the front and back surfaces has a surface inside the via hole provided in the outermost surface ceramic substrate layer, and is recessed from the surface of the outermost surface ceramic substrate layer. In the position
Surface of the metal plating layer deposited on the end surface of the surface layer via electrode, the to not substantially the same plane as the surface of the outermost ceramic substrate layer, Ri position near recessed from the ceramic substrate layer surface of the outermost surface, wherein The boundary surface in contact with the inner wall of the via hole of the metal plating layer coincides with no gap, and when the boundary surface is viewed in the cross section in the depth direction, the contact length (L) of the boundary surface is 2 μm or more. A multilayer ceramic substrate characterized by the above.
前記表裏の最表面のセラミック基板層以外のセラミック基板層に設けたビア孔は、前記一方側の最表面に向かって広がるテーパ状に形成されることを特徴とする請求項1に記載の多層セラミック基板。 Via holes formed in the ceramic substrate layers other than the outermost ceramic substrate layer surface of the front and back, the multilayer ceramic according to claim 1, characterized in that it is formed in a tapered shape spreading towards the outermost surface of the one side substrate. 前記表裏の少なくとも一方の最表面のセラミック基板層に設けられた夫々の最表面に向かって狭まるテーパ状のビア孔の直径は、前記表裏の最表面のセラミック基板層以外のセラミック基板層に設けたビア孔の直径よりも小さいことを特徴とする請求項1または2に記載の多層セラミック基板。 The diameter of the tapered via hole that narrows toward the outermost surface of at least one of the front and back outermost ceramic substrate layers is provided in a ceramic substrate layer other than the outermost ceramic substrate layer of the front and back surfaces. multilayer ceramic substrate according to claim 1 or 2, characterized in that less than the diameter of the via hole. 前記表裏の少なくとも一方の最表面のセラミック基板層に設けられた夫々の最表面に向かって狭まるテーパ状のビア孔の長さは、前記表裏の最表面のセラミック基板層以外のセラミック基板層に設けたビア孔の長さよりも短いことを特徴とする請求項1または2に記載の多層セラミック基板。 The length of the tapered via hole narrowed toward the outermost surface of at least one of the front and back outermost ceramic substrate layers is provided in a ceramic substrate layer other than the outermost ceramic substrate layer of the front and back surfaces. The multilayer ceramic substrate according to claim 1 or 2 , wherein the length is shorter than the length of the via hole. 請求項1〜の何れか1項に記載の多層セラミック基板を用いて、前記金属めっき層に対して、半田ボールを用いて表面実装部品を搭載したことを特徴とする電子部品。



Using a multilayer ceramic substrate according to any one of claims 1-4, relative to the metal plating layer, electronic component and wherein the mounting the surface mounting component using solder balls.



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