JP2005322659A - Wiring board, its manufacturing method and semiconductor device - Google Patents
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Abstract
Description
本発明はエレクトロニクス産業で用いられるLSIやIC、チップ部品などの半導体素子を搭載する半導体装置に関し、特に半導体素子をフェースダウン実装方式により搭載する半導体装置に関する。また、詳しくは、半導体装置において、突起電極を有する半導体素子がフェースダウン実装され、実装された半導体素子との間に熱硬化性の封止樹脂が充填される配線基板に関する。 The present invention relates to a semiconductor device on which semiconductor elements such as LSIs, ICs, and chip components used in the electronics industry are mounted, and more particularly to a semiconductor device on which semiconductor elements are mounted by a face-down mounting method. More specifically, the present invention relates to a wiring substrate in which a semiconductor element having a protruding electrode is mounted face-down in a semiconductor device, and a thermosetting sealing resin is filled between the mounted semiconductor element.
一般にフェースダウン実装方式の半導体装置は、半導体素子の回路形成面の電極パッドにAuバンプ等により突起電極を形成した後、絶縁性基体からなり、その上面に複数の電極を有するとともに底面に格子状に配列された外部電極端子を有して半導体キャリアとして機能する配線基板の所定位置に、前記半導体素子の突起電極を位置合わせしてフリップチップ実装を行い、その後、半導体素子と配線基板との間および前記半導体素子の周辺部にエポキシ系の熱硬化性を有する封止樹脂を充填塗布する工程を経て製造されている。 In general, a face-down mounting type semiconductor device is formed of an insulating base after forming a bump electrode on an electrode pad of a circuit formation surface of a semiconductor element by an Au bump or the like, and has a plurality of electrodes on its upper surface and a lattice shape on its bottom surface. The projecting electrode of the semiconductor element is aligned with a predetermined position of the wiring board that functions as a semiconductor carrier having external electrode terminals arranged in the flip-chip mounting, and then between the semiconductor element and the wiring board In addition, it is manufactured through a step of filling and applying an epoxy-based sealing resin having thermosetting properties to the peripheral portion of the semiconductor element.
前記フリップ実装工法を用いた半導体装置は例えば特許文献1に示されている。
半導体素子を保持する半導体キャリアなどとして用いられる多層の配線基板の絶縁性基体としてはセラミックや有機材料が使用されている。ここでは絶縁性基体がセラミックである多層の配線基板(セラミック多層配線基板と称す)の一般的な製造方法について説明する。この種のセラミック多層配線基板の製造方法としてグリーンシート積層法が一般に知られている。半導体素子収納用パッケージや回路基板等に使用されるセラミック多層配線基板は、アルミナセラミックス等の電気絶縁材料より成る絶縁性基体と該絶縁性基体の表面及び内部に埋設、焼き付けられているタングステン(W)、モリブデン(Mo)等の高融点金属より成る配線導体とにより構成されている。即ち、まずアルミナ等の電気絶縁性に優れたセラミック原料粉末に適当な有機溶剤、溶媒を添加混合して泥漿状となすと共に、該泥漿状物を従来から周知のドクターブレード法を採用することによってシート状とし、複数枚のセラミック生シート(グリーンシート)を得る。次に前記グリーンシートに接続配線用のスルーホールからなる導通用ビアを形成し、該導通用ビア内にタングステン(W)、モリブデン(Mo)等の高融点金属から成る導電性ペーストを充填すると共に、前記グリーンシートの上面にスクリーン印刷法等の厚膜手法により配線用導体を印刷塗布して所定パターン形状に被着させる。そして最後に前記各グリーンシートを上下に積層すると共に加圧して生積層体を得、この後、該生積層体を還元雰囲気中の約1500℃の温度で焼成して各グリーンシート(セラミック生シート)と配線用導電層とを焼結一体化させる。このようにしてセラミック多層配線基板が製造される。
A semiconductor device using the flip mounting method is disclosed in
Ceramics and organic materials are used as insulating bases of multilayer wiring boards used as semiconductor carriers for holding semiconductor elements. Here, a general manufacturing method of a multilayer wiring board (referred to as a ceramic multilayer wiring board) whose insulating base is ceramic will be described. A green sheet laminating method is generally known as a method for manufacturing this type of ceramic multilayer wiring board. A ceramic multilayer wiring board used for a package for semiconductor element storage, a circuit board, and the like includes an insulating base made of an electrically insulating material such as alumina ceramic and tungsten (W) embedded and burned in the surface and inside of the insulating base. ) And a wiring conductor made of a refractory metal such as molybdenum (Mo). That is, first, by adding a suitable organic solvent and solvent to a ceramic raw material powder having excellent electrical insulation such as alumina to form a mud, and using the doctor blade method known in the art. A sheet is formed to obtain a plurality of green ceramic sheets (green sheets). Next, a conductive via made of a through hole for connection wiring is formed on the green sheet, and the conductive via is filled with a conductive paste made of a refractory metal such as tungsten (W) or molybdenum (Mo). Then, a conductor for wiring is printed and applied on the upper surface of the green sheet by a thick film method such as a screen printing method, and is applied in a predetermined pattern shape. Finally, the green sheets are laminated one above the other and pressed to obtain a green laminate, and then the green laminate is fired at a temperature of about 1500 ° C. in a reducing atmosphere to obtain each green sheet (ceramic green sheet). ) And the conductive layer for wiring are sintered and integrated. In this way, a ceramic multilayer wiring board is manufactured.
ところで、近年環境問題に対する意識の高まりから環境負荷物質の使用規制が強まっており、電子部品を実装する際に使用される半田も環境負荷物質である鉛を使用しない鉛フリー半田の使用が広がっている。しかしながら鉛フリー半田は従来の鉛半田に比べて溶融温度が高いため電子材料の実装温度も高温になっている。しかし、実装温度が従来よりも高い場合には、電子部品の実装の際に配線基板と熱硬化性の封止樹脂との界面で剥離を生じたり樹脂クラック等を生じたりすることがあるので、このように実装温度が従来よりも高い場合でも、実装の際に配線基板と封止樹脂との界面剥離や樹脂クラック等の品質問題が生じない半導体装置の開発が求められている。 By the way, in recent years, regulations on the use of environmentally hazardous substances have been strengthened due to increased awareness of environmental issues, and the use of lead-free solder that does not use lead, which is an environmentally hazardous substance, has also spread as solder used when mounting electronic components. Yes. However, since lead-free solder has a higher melting temperature than conventional lead solder, the mounting temperature of electronic materials is also high. However, if the mounting temperature is higher than conventional, it may cause peeling or resin cracks at the interface between the wiring board and the thermosetting sealing resin when mounting electronic components. Thus, even when the mounting temperature is higher than before, development of a semiconductor device that does not cause quality problems such as interface peeling between the wiring board and the sealing resin and resin cracks during the mounting is required.
この問題に対処し得る技術として、配線基板の表面に微視的に数μm単位の凹凸をつけて、配線基板と封止樹脂との界面での密着力を高める工法が特許文献2に開示されている。
しかしながら、特許文献2に開示されているように、微視的に配線基板の表面に凹凸をつける工法を採用しても、凹凸が数μm単位であるので密着力向上の効果が小さくて配線基板と封止樹脂との界面での剥離を確実に防止することは困難であり、また凹凸を形成するための製造工程が増加することとなって、製造工程が複雑になるため、コストアップを招くおそれがある。
However, as disclosed in
本発明は上記課題を解決するもので、コストアップを招くことなく、配線基板と封止樹脂との界面の密着性を向上させることができ、鉛フリー半田などの高温実装にも界面剥離の発生しない高品質なフリップチップ方式の半導体装置ならびに配線基板を提供することを目的とする。 The present invention solves the above-mentioned problems, and can improve the adhesion of the interface between the wiring board and the sealing resin without increasing the cost, and the occurrence of interface peeling even in high-temperature mounting such as lead-free solder. An object of the present invention is to provide a high-quality flip-chip semiconductor device and a wiring board that do not.
前記課題を解決するために本発明における配線基板ならびに半導体装置は、以下のような構成を有している。突起電極を有する半導体素子が配線基板にフェースダウンによりフリップチップ実装され、半導体素子と該半導体素子が実装された配線基板との間に封止樹脂が充填される半導体装置において、配線基板における半導体素子に臨む領域に、導電性ペーストは充填させずに、封止樹脂を充填させるダミービアを形成することを特徴とする。 In order to solve the above problems, a wiring board and a semiconductor device according to the present invention have the following configurations. In a semiconductor device in which a semiconductor element having a protruding electrode is flip-chip mounted on a wiring board by face-down and a sealing resin is filled between the semiconductor element and the wiring board on which the semiconductor element is mounted, the semiconductor element in the wiring board A dummy via that fills with a sealing resin is formed in the region facing the surface without filling with a conductive paste.
前記構成により、封止樹脂を配線基板と半導体素子との間に充填する際に、封止樹脂が配線基板のダミービアに充填される。これにより、ダミービアを設けない場合に比べて、配線基板と封止樹脂とが広い面積でかつ凹凸を有する形状で接合されることとなり密着性が向上する。この結果、鉛フリー半田などの高温実装の場合でも界面剥離の発生しない高品質なフリップチップ方式の半導体装置を実現させることができる。 With the above configuration, when the sealing resin is filled between the wiring board and the semiconductor element, the sealing resin is filled into the dummy vias of the wiring board. Thereby, compared with the case where a dummy via is not provided, the wiring board and the sealing resin are bonded in a wide area and in a shape having irregularities, thereby improving the adhesion. As a result, it is possible to realize a high-quality flip-chip semiconductor device in which interface peeling does not occur even in the case of high-temperature mounting such as lead-free solder.
また、導電性ペーストが充填される導通ビアと、導電性ペーストが充填されずに封止樹脂が充填されるダミービアとを一括形成することで、製造工程が増加しないので、製造工程の複雑によるコストアップを防止できる。 In addition, the manufacturing process is not increased by forming the conductive via filled with the conductive paste and the dummy via filled with the sealing resin without being filled with the conductive paste. Can prevent up.
本発明の配線基板ならびに半導体装置によれば、封止樹脂が充填されるダミービアを配線基板に形成したことにより、封止樹脂と配線基板との密着性を向上することができ、コストアップなしに、高温の鉛フリー半田実装の場合でも配線基板と封止樹脂との界面剥離を起こすことなく高品質なフェースダウン方式の半導体装置の作成を容易に行うことが可能となる。 According to the wiring board and the semiconductor device of the present invention, since the dummy via filled with the sealing resin is formed in the wiring board, the adhesion between the sealing resin and the wiring board can be improved, and the cost is not increased. Even in the case of high-temperature lead-free solder mounting, it is possible to easily produce a high-quality face-down type semiconductor device without causing interface peeling between the wiring board and the sealing resin.
以下、本発明の実施の形態について図面を参照しながら説明する。
まず、本発明の実施の形態に係る配線基板について説明する。図1(a)は本実施の形態に係る配線基板の平面図である。図1(b)は同配線基板の断面図であり、図1(a)のA−A’線部分の断面を示している。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
First, a wiring board according to an embodiment of the present invention will be described. FIG. 1A is a plan view of a wiring board according to the present embodiment. FIG. 1B is a cross-sectional view of the same wiring board, and shows a cross section taken along line AA ′ of FIG.
図1(a)、(b)に示すように、配線基板1は、絶縁性材料(後述するグリーンシート)で構成された板状の絶縁層2の所定箇所に、導電性ペースト3が充填された導電ビア4が設けられるとともに、導電ビア4により接続されるように片面側または両面に導電配線層5が形成された配線基板体が、複数枚積層されて構成されている。そして、図1(a)、(b)に示す実施の形態に係る配線基板1においては、後述する半導体素子6(図2参照)が搭載される半導体素子搭載領域7(半導体素子6に対向して臨む領域)のコーナー部分に、導電性ペースト3を充填しないダミービア8がカギ型に複数個形成されている。図1(a)ではダミービア8は1列に配列されているが、搭載される半導体素子6の大きさによっては2列または3列に配置してもよい。前記ダミービア8のサイズは導電性ペースト3を充填する配線接続用の導通ビア4と同等か大きめのサイズが好ましく、直径75μmから150μm程度が適当である。これはダミービア8のサイズが小さすぎると、後述する封止樹脂9が充填されずに品質低下の原因となり、逆に大きすぎると配線基板1の表層での配線領域を狭めることになり適当ではないからである。なお、この配線基板1は半導体素子6を保持する半導体キャリア用として用いられる。
As shown in FIGS. 1A and 1B, the
図2(a)、(b)は前記配線基板1を使用した半導体装置の一例で、平面図および断面図を示している。図2(a)、(b)に示すように、Auバンプ等により形成された金属突起10を備えた半導体素子6が回路面を下向きに(すなわち、フェースダウン状態で)前記配線基板1にフリップチップ実装され、前記配線基板1と前記半導体素子6との間の隙間および半導体素子6の周辺部に封止樹脂(熱硬化性樹脂)9が充填塗布されている。そして、前記ダミービア8にも封止樹脂9が充填されており、これにより前記配線基板1と前記封止樹脂9との間の密着性を向上させている。つまり、ダミービア8を設けない場合に比べて、配線基板1と封止樹脂9とが広い面積でかつ凹凸を有する形状で接合されるので密着性が大幅に向上する。この結果、鉛フリー半田などの高温実装の場合でも界面剥離の発生しない高品質なフリップチップ方式の半導体装置を実現させることができる。また、図2に示すようにダミービア8の下に下層の導電配線層5や配線接続用の導通ビア4が存在してもダミービア8には封止樹脂9が充填されるため、ダミービア8が外部に露出することはなく、信頼性上なんら問題は無い。
2A and 2B are an example of a semiconductor device using the
次に、図3(a)〜(d)により本発明に係る配線基板の製造方法の一例を示す。
絶縁性基体であるグリーンシート(セラミック生シート)11に配線接続用の導通ビア4を、また、半導体素子6に対向する表層のグリーンシート11の半導体素子搭載領域7にはダミービア5を、それぞれ周知の金型等を用いた打ち抜き加工法により各グリーンシート11においてそれぞれ厚み方向に貫通するように同時形成する(図3(a)参照)。そしてこの後、配線接続用の導通ビア4に導電性ペースト3を充填し(図3(b)参照)、次に、グリーンシート11の表面に導電配線層5を被着させる(図3(c)参照)。前記導電配線層5はタングステン(W)、モリブデン(Mo)、マンガン(Mn)等の高融点金属よりなり、該高融点金属粉末に適当な有機溶剤、溶媒を添加混合して得た金属ペーストをスクリーン印刷等の厚膜手法を採用することによってグリーンシート11に印刷塗布させる。これらの複数枚のグリーンシート11を積層することによりセラミック生積層体を得る。次に、前記生積層体を還元雰囲気中において、約1500℃の温度で焼成させ、グリーンシート11とこのグリーンシート11に設けられた導電性ペースト3及び導電配線層5を一括焼成することにより配線基板(セラミック多層配線基板)1を得ることができる(図3(d)参照)。このように、導電性ペースト3を充填させる導通ビア4と、後工程で封止樹脂9が充填されるダミービア5とを金型等を用いて一括形成することで、従来の製造工程と比較した場合でも製造工程が増加しないので、製造工程の複雑によるコストアップを防止できる。なお、ここでは、セラミック多層配線基板の製造方法を説明したが本発明はセラミック多層配線基板に限定するものではなく、絶縁層2が有機材料で形成された多層配線基板を使用しても問題ない。また、基板が多層でなくて、一層のものにも適用可能である。
Next, an example of the method for manufacturing a wiring board according to the present invention will be described with reference to FIGS.
A conductive via 4 for wiring connection is provided in a green sheet (ceramic raw sheet) 11 as an insulating substrate, and a dummy via 5 is provided in a semiconductor element mounting region 7 of the surface
図4は本発明の他の実施の形態に係る配線基板1の平面図である。図4に示すように、この配線基板1は、ダミービア8が、半導体素子6に対向する半導体素子搭載領域7の中央部分に格子状に配置されていることを特徴とする。このような構造の多層配線基板1としては、半導体素子6が5mm□以上の比較的大きな場合に有効で、このときもダミービア8のサイズは直径75μm〜150μm程度の大きさが適当であり、ダミービア8の数は2行×2列以上設けることが有効である。
FIG. 4 is a plan view of a
以上のように本発明によれば、配線基板1における半導体素子搭載領域7にダミービア8を設けて、このダミービア8に封止樹脂9が充填されるように構成したので、ダミービア8を設けない場合に比べて、配線基板1と封止樹脂9とが広い面積でかつ凹凸を有する形状で接合されて密着性が向上する。また、ダミービア8は、半導体素子6に対向する表層のグリーンシート(表層の配線基板)11において、導通ビア4と同様にその厚み方向に貫通するように設けられており、図1や図4に示すように、その直径や配置場所、個数なども自由に設定できるので、配線基板1と封止樹脂9との密着性を効果的にかつ任意に向上させることができて、この結果、鉛フリー半田などの高温実装の場合でも界面剥離の発生しない高品質なフリップチップ方式の半導体装置を確実に実現させることができる。しかも、導通ビア4とダミービア5とを一括形成することで、製造工程の複雑によるコストアップを防止できる。
As described above, according to the present invention, the dummy via 8 is provided in the semiconductor element mounting region 7 in the
1 配線基板
2 絶縁層
3 導電性ペースト
4 導通ビア
5 導電配線層
6 半導体素子
7 半導体素子搭載領域
8 ダミービア
9 封止樹脂
10 金属突起(バンプ)
11 グリーンシート
DESCRIPTION OF
11 Green sheet
Claims (4)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004136954A JP2005322659A (en) | 2004-05-06 | 2004-05-06 | Wiring board, its manufacturing method and semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2004136954A JP2005322659A (en) | 2004-05-06 | 2004-05-06 | Wiring board, its manufacturing method and semiconductor device |
Publications (1)
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JP2005322659A true JP2005322659A (en) | 2005-11-17 |
Family
ID=35469729
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JP2004136954A Pending JP2005322659A (en) | 2004-05-06 | 2004-05-06 | Wiring board, its manufacturing method and semiconductor device |
Country Status (1)
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JP (1) | JP2005322659A (en) |
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