JP5397517B2

JP5397517B2 - Bootstrap circuit

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Publication number: JP5397517B2
Application number: JP2012201104A
Authority: JP
Inventors: 誠一郎甚田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2012-09-13
Filing date: 2012-09-13
Publication date: 2014-01-22
Anticipated expiration: 2028-02-08
Also published as: JP2013048425A

Description

本発明は、シフトレジスタ回路や出力バッファ回路等に用いられるブートストラップ回路に関する。 The present invention relates to a bootstrap circuit used for a shift register circuit, an output buffer circuit, and the like.

ディスプレイ装置や半導体メモリ装置等における走査回路やマトリクスアレイの駆動回路等として、シフトレジスタ回路が広く用いられている。 Shift register circuits are widely used as scanning circuits, matrix array drive circuits, and the like in display devices, semiconductor memory devices, and the like.

シフトレジスタ回路の出力段には、一般にプッシュプル型の出力回路が用いられる。しかしながら、同一導電型のトランジスタのみを用いてプッシュプル型の出力回路を構成すると、出力電圧の振幅が充分に確保できない。例えばｎチャネル型トランジスタのみを用いてプッシュプル型の出力回路を構成した場合、高電位側のトランジスタにあっては、出力電圧の上昇に伴ってゲート電極とソース領域との間の電位差Ｖ_gsが低下する。トランジスタの閾値電圧をＶ_thと表せば、Ｖ_gs＜Ｖ_thとなるとトランジスタはオフ状態となる。従って、出力電圧をＶ_gs−Ｖ_thまでしか取り出すことができない。この問題を解決するために、ブートストラップ動作を利用した出力回路が提案されている。 A push-pull type output circuit is generally used for the output stage of the shift register circuit. However, if a push-pull type output circuit is configured using only transistors of the same conductivity type, sufficient amplitude of the output voltage cannot be ensured. For example, when a push-pull type output circuit is configured using only n-channel transistors, the potential difference V _gs between the gate electrode and the source region increases as the output voltage increases in the high-potential side transistor. descend. If the threshold voltage of the transistor is expressed as V _th , the transistor is turned off when V _gs <V _th . Therefore, the output voltage can be taken out only to V _gs −V _th . In order to solve this problem, an output circuit using a bootstrap operation has been proposed.

ブートストラップ動作を利用したシフトレジスタ回路として、特開平１０−１１２６４５号公報（特許文献１）には、１段を基本的に３つのトランジスタから構成した図２５に示す回路が開示されている。この回路は、例えばｎチャネル型のトランジスタＴｒ₁，Ｔｒ₂，Ｔｒ₃によって１段が構成されている。 As a shift register circuit using a bootstrap operation, Japanese Patent Laid-Open No. 10-112645 (Patent Document 1) discloses a circuit shown in FIG. 25 in which one stage is basically composed of three transistors. In this circuit, for example, one stage is constituted by n-channel transistors Tr ₁ , Tr ₂ , Tr ₃ .

図２５に示すシフトレジスタ回路について説明する。図２６の（Ａ）にシフトレジスタ回路の１段目の回路を示し、図２６の（Ｂ）にシフトレジスタ回路の１段目の模式的なタイミングチャートを示す。シフトレジスタ回路の１段目に着目すると、第１トランジスタＴｒ₁と第２トランジスタＴｒ₂とがプッシュプル出力回路を構成している。第１トランジスタＴｒ₁の一方のソース／ドレイン領域と第２トランジスタＴｒ₂の一方のソース／ドレイン領域とが接続され、出力部ＯＵＴ₁を構成する。 The shift register circuit illustrated in FIG. 25 is described. FIG. 26A shows a first stage circuit of the shift register circuit, and FIG. 26B shows a schematic timing chart of the first stage of the shift register circuit. Focusing on the first stage of the shift register circuit, the first transistor Tr ₁ and the second transistor Tr ₂ form a push-pull output circuit. One source / drain region of the first transistor Tr ₁ and one source / drain region of the second transistor Tr ₂ are connected to form an output unit OUT ₁ .

第１トランジスタＴｒ₁の他方のソース／ドレイン領域には、２相のクロックＣＫ₁，ＣＫ₂のうち一方のクロック（ここではＣＫ₁）が印加される。第２トランジスタＴｒ₂の他方のソース／ドレイン領域には、電圧Ｖ_ss（例えば０ボルト）が印加される。第１トランジスタＴｒ₁のゲート電極は、第３トランジスタＴｒ₃の一方のソース／ドレイン領域に接続されており、ノード部Ｐ₁を構成する。第２トランジスタＴｒ₂のゲート電極と第３トランジスタＴｒ₃のゲート電極には、他方のクロック（ここではＣＫ₂）が印加される。第３トランジスタＴｒ₃の他方のソース／ドレイン領域には、入力信号ＩＮ₁が印加される。 One of the two-phase clocks CK ₁ and CK ₂ (here, CK ₁ ) is applied to the other source / drain region of the first transistor Tr ₁ . A voltage V _ss (for example, 0 volt) is applied to the other source / drain region of the second transistor Tr ₂ . The gate electrode of the first transistor Tr ₁ is connected to one source / drain region of the third transistor Tr ₃ and constitutes a node portion P ₁ . The other clock (here, CK ₂ ) is applied to the gate electrode of the second transistor Tr _{2 and} the gate electrode of the third transistor Tr ₃ . The input signal IN ₁ is applied to the other source / drain region of the third transistor Tr ₃ .

尚、第１トランジスタＴｒ₁のゲート電極と一方のソース／ドレイン領域との間、または、第１トランジスタＴｒ₁のゲート電極と他方のソース／ドレイン領域との間、あるいはこれら両方にブートストラップ容量としての容量部が接続される場合もある。図２５に示す回路にあっては、第１トランジスタＴｒ₁のゲート電極と一方のソース／ドレイン領域との間にブートストラップ容量としての容量部Ｃ_aが接続されている。容量部Ｃ_aは、例えば、絶縁層を挟んだ導電層から構成することもできるし、所謂ＭＯＳ容量部として構成することもできる。 Incidentally, between the first transistor Tr ₁ of the gate electrode and one of the source / drain regions, or between the first transistor Tr ₁ of the gate electrode and the other source / drain region, or both these, as a bootstrap capacitor May be connected. In the circuit shown in FIG. 25, parts by volume C _a as a bootstrap capacitance between the first transistor Tr ₁ of the gate electrode and one of the source / drain regions is connected. Capacitance section C _a, for example, may be constituted of a conductive layer sandwiching the insulating layer may be configured as a so-called MOS capacitor section.

図２６の（Ｂ）に示すタイミングチャートを参照して、シフトレジスタ回路の１段目の動作を説明する。尚、２相のクロックＣＫ₁，ＣＫ₂、及び、入力信号ＩＮ₁のハイレベルは電圧Ｖ_dd（例えば５ボルト）、ローレベルは上述した電圧Ｖ_ss（０ボルト）とする。また、第３トランジスタＴｒ₃の閾値電圧をＶ_th3と表す。 The operation of the first stage of the shift register circuit is described with reference to a timing chart shown in FIG. Note that the high level of the two-phase clocks CK ₁ and CK ₂ and the input signal IN ₁ is the voltage V _dd (for example, 5 volts), and the low level is the voltage V _ss (0 volt) described above. Further, the threshold voltage of the third transistor Tr ₃ is represented as V _th3 .

［期間−Ｔ₁］
この期間においては、入力信号ＩＮ₁はローレベル、クロックＣＫ₁はローレベル、クロックＣＫ₂はハイレベルである。第１トランジスタＴｒ₁のゲート電極にはオン状態の第３トランジスタＴｒ₃を介してローレベルの入力信号ＩＮ₁が印加される。従って、ノード部Ｐ₁の電位はローレベルであり、第１トランジスタＴｒ₁はオフ状態である。一方、第２トランジスタＴｒ₂はオン状態である。これにより、出力部ＯＵＴ₁は、オン状態の第２トランジスタＴｒ₂を介して電圧Ｖ_ssが印加された状態であり、ローレベルである。 [Period -T _1]
During this period, the input signal IN ₁ is at a low level, the clock CK ₁ is at a low level, and the clock CK ₂ is at a high level. The low-level input signal IN ₁ is applied to the gate electrode of the first transistor Tr ₁ via the third transistor Tr ₃ in the on state. Accordingly, the potential of the node portion P ₁ is at a low level, and the first transistor Tr ₁ is in an off state. On the other hand, the second transistor Tr ₂ is in an on state. Accordingly, the output unit OUT ₁ is in a state where the voltage V _ss is applied via the second transistor Tr ₂ in the on state, and is at the low level.

［期間−Ｔ₂］
この期間においては、クロックＣＫ₁はハイレベル、クロックＣＫ₂はローレベルである。第３トランジスタＴｒ₃がオフ状態となるので、ノード部Ｐ₁は、［期間−Ｔ₁］における電位を保った状態（即ち、ローレベルを保った状態）で、浮遊状態となる。これにより、第１トランジスタＴｒ₁はオフ状態を保つ。一方、第２トランジスタＴｒ₂はオン状態からオフ状態となる。これにより、出力部ＯＵＴ₁は図示せぬ容量負荷に接続された状態で浮遊状態となる。従って、出力部ＯＵＴ₁は、［期間−Ｔ₁］における電位を保った状態（即ち、ローレベルを保った状態）で、浮遊状態となる。 [Period -T _2]
During this period, the clock CK ₁ is high level and the clock CK ₂ is low level. Since the third transistor Tr ₃ is turned off, the node portion P ₁ is in a floating state in a state in which the potential in [period -T ₁ ] is maintained (that is, in a state in which the low level is maintained). As a result, the first transistor Tr ₁ is kept off. On the other hand, the second transistor Tr ₂ changes from the on state to the off state. As a result, the output part OUT ₁ is in a floating state when connected to a capacitive load (not shown). Therefore, the output portion OUT ₁ is in a floating state in a state where the potential in [period -T ₁ ] is maintained (that is, in a state where the low level is maintained).

［期間−Ｔ₃］
この期間においては、入力信号ＩＮ₁はハイレベル、クロックＣＫ₁はローレベル、クロックＣＫ₂はハイレベルである。第３トランジスタＴｒ₃はオン状態となり、ノード部Ｐ₁にはハイレベル状態の入力信号ＩＮ₁が印加されるので、ノード部Ｐ₁の電位は上昇する。しかしながら、ノード部Ｐ₁の電位が（Ｖ_dd−Ｖ_th3）に達すると、第３トランジスタＴｒ₃はオフ状態となる。ノード部Ｐ₁は、電位（Ｖ_dd−Ｖ_th3）を保った状態で浮遊状態となる。第１トランジスタＴｒ₁と第２トランジスタＴｒ₂とはオン状態にある。第１トランジスタＴｒ₁の他方のソース／ドレイン領域には、ローレベル（Ｖ_ss）状態のクロックＣＫ₁が印加されており、第２トランジスタＴｒ₂の他方のソース／ドレイン領域には、電圧Ｖ_ssが印加されている。従って、出力部ＯＵＴ₁は電圧Ｖ_ssが印加された状態であり、ローレベルである。 [Period -T _3]
In this period, the input signal IN ₁ is high level, the clock CK ₁ is low level, and the clock CK ₂ is high level. The third transistor Tr ₃ is turned on, the node portion P ₁ and the input signal IN ₁ of high level is applied, the potential of the node portion P ₁ increases. However, when the potential of the node portion P ₁ reaches (V _dd −V _th3 ), the third transistor Tr ₃ is turned off. The node portion P ₁ enters a floating state while maintaining the potential (V _dd −V _th3 ). The first transistor Tr ₁ and the second transistor Tr ₂ are in the on state. A low level (V _ss ) state clock CK ₁ is applied to the other source / drain region of the first transistor Tr ₁ , and a voltage V _ss is applied to the other source / drain region of the second transistor Tr _2. Is applied. Therefore, the output part OUT ₁ is in a state where the voltage V _ss is applied and is at a low level.

［期間−Ｔ₄］
この期間においては、入力信号ＩＮ₁はローレベル、クロックＣＫ₁はハイレベル、クロックＣＫ₂はローレベルである。クロックＣＫ₂はローレベルなので、第２トランジスタＴｒ₂はオフ状態となり、第３トランジスタＴｒ₃はオフ状態を保つ。ノード部Ｐ₁は浮遊状態にあると共に、第１トランジスタＴｒ₁はオン状態にある。従って、クロックＣＫ₁がハイレベル状態にあると出力部ＯＵＴ₁の電位は上昇する。このとき、第１トランジスタＴｒ₁のゲート容量等を介したブートストラップ動作により、ノード部Ｐ₁の電位はＶ_dd以上に持ち上げられる。従って、出力部ＯＵＴ₁のハイレベルとしてＶ_ddを取り出すことができる。 [Period -T _4]
During this period, the input signal IN ₁ is at a low level, the clock CK ₁ is at a high level, and the clock CK ₂ is at a low level. Since the clock CK ₂ is at a low level, the second transistor Tr ₂ is turned off and the third transistor Tr ₃ is kept off. The node portion P ₁ is in a floating state, and the first transistor Tr ₁ is in an on state. Accordingly, when the clock CK ₁ is in the high level state, the potential of the output unit OUT ₁ rises. At this time, the potential of the node portion P ₁ is raised to V _dd or more by the bootstrap operation via the gate capacitance of the first transistor Tr ₁ or the like. Therefore, V _dd can be taken out as the high level of the output section OUT ₁ .

［期間−Ｔ₅］
この期間においては、入力信号ＩＮ₁はローレベル、クロックＣＫ₁はローレベル、クロックＣＫ₂はハイレベルである。クロックＣＫ₂がハイレベルになると第２トランジスタＴｒ₂と第３トランジスタＴｒ₃がオン状態となる。オン状態の第２トランジスタＴｒ₂を介して、電圧Ｖ_ssが出力部ＯＵＴ₁に印加される。これにより、出力部ＯＵＴ₁はローレベルにリセットされる。また、オン状態の第３トランジスタＴｒ₃を介して、ノード部Ｐ₁にローレベルの入力信号ＩＮ₁が印加されるので、ノード部Ｐ₁もローレベルにリセットされる。 [Period -T _5]
During this period, the input signal IN ₁ is at a low level, the clock CK ₁ is at a low level, and the clock CK ₂ is at a high level. When the clock CK ₂ becomes high level, the second transistor Tr ₂ and the third transistor Tr ₃ are turned on. The voltage V _ss is applied to the output unit OUT ₁ through the second transistor Tr ₂ in the on state. As a result, the output unit OUT ₁ is reset to a low level. Further, since the low level input signal IN ₁ is applied to the node portion P ₁ through the third transistor Tr ₃ in the on state, the node portion P ₁ is also reset to the low level.

［期間−Ｔ₆］
この期間においては、入力信号ＩＮ₁はローレベル、クロックＣＫ₁はハイレベル、クロックＣＫ₂はローレベルである。この期間の動作は、基本的に上述した［期間−Ｔ₂］と同様の動作である。第３トランジスタＴｒ₃がオフ状態となるので、ノード部Ｐ₁は、ローレベルを保った状態で浮遊状態となる。これにより、第１トランジスタＴｒ₁はオフ状態を保つ。一方、第２トランジスタＴｒ₂はオン状態からオフ状態となる。これにより、出力部ＯＵＴ₁は、ローレベルを保った状態で浮遊状態となる。 [Period -T _6]
During this period, the input signal IN ₁ is at a low level, the clock CK ₁ is at a high level, and the clock CK ₂ is at a low level. The operation during this period is basically the same operation as [Period -T ₂ ] described above. Since the third transistor Tr ₃ is turned off, the node portion P ₁ is in a floating state while maintaining a low level. As a result, the first transistor Tr ₁ is kept off. On the other hand, the second transistor Tr ₂ changes from the on state to the off state. As a result, the output unit OUT ₁ enters a floating state while maintaining a low level.

特開平１０−１１２６４５号公報JP-A-10-112645

上述したブートストラップ回路の動作説明においては、寄生容量等を介した種々の飛び込みによる影響を考慮していない。しかしながら実際には、浮遊状態にあるノード部Ｐ₁等の電位は、寄生容量等を介した種々の飛び込みによる影響を受け変動する。そして、回路の動作を高速にすればするほど、パルスの立ち上がり／立ち下がりの速度が速くなるために飛び込みによる影響が強くなり、回路の誤動作を誘因する。 In the above description of the operation of the bootstrap circuit, the influence of various jumps through a parasitic capacitance or the like is not considered. However, in reality, the potential of the node portion P ₁ or the like in the floating state fluctuates due to the influence of various jumps through the parasitic capacitance or the like. As the operation of the circuit is made faster, the rising / falling speed of the pulse becomes faster, so that the influence of jumping becomes stronger, causing a malfunction of the circuit.

従って、本発明の目的は、寄生容量等を介した種々の飛び込みによる影響を軽減することができる、シフトレジスタ回路や出力バッファ回路等に用いられるブートストラップ回路を提供することにある。 Accordingly, an object of the present invention is to provide a bootstrap circuit used for a shift register circuit, an output buffer circuit, or the like, which can reduce the influence of various jumps through a parasitic capacitance or the like.

上記の目的を達成するための本発明の第１の態様、第２の態様、第３の態様あるいは第４の態様に係るブートストラップ回路は、同一導電型の第１トランジスタ、第２トランジスタ、及び、第３トランジスタから構成され、
第１トランジスタにおいては、
（Ａ−１）一方のソース／ドレイン領域は、第２トランジスタの一方のソース／ドレイン領域に接続され、出力部を構成し、
（Ａ−２）他方のソース／ドレイン領域には、２相のクロックのうち一方のクロックが印加され、
（Ａ−３）ゲート電極は、第３トランジスタの一方のソース／ドレイン領域に接続されており、
第２トランジスタにおいては、
（Ｂ−１）他方のソース／ドレイン領域は、所定の電圧が印加される電圧供給線に接続されており、
第３トランジスタにおいては、
（Ｃ−１）他方のソース／ドレイン領域には、入力信号が印加され、
（Ｃ−２）ゲート電極には、２相のクロックのうち他方のクロックが印加され、
第１トランジスタのゲート電極と第３トランジスタの一方のソース／ドレイン領域とは、第３トランジスタがオフ状態になると浮遊状態となるノード部を構成するブートストラップ回路に関する。 In order to achieve the above object, a bootstrap circuit according to the first, second, third or fourth aspect of the present invention includes a first transistor, a second transistor, A third transistor,
In the first transistor,
(A-1) One source / drain region is connected to one source / drain region of the second transistor to form an output unit,
(A-2) One of the two-phase clocks is applied to the other source / drain region,
(A-3) The gate electrode is connected to one source / drain region of the third transistor,
In the second transistor,
(B-1) The other source / drain region is connected to a voltage supply line to which a predetermined voltage is applied,
In the third transistor,
(C-1) An input signal is applied to the other source / drain region,
(C-2) The other clock of the two-phase clocks is applied to the gate electrode,
The gate electrode of the first transistor and one source / drain region of the third transistor relate to a bootstrap circuit that forms a node portion that is in a floating state when the third transistor is turned off.

そして、上記の目的を達成するための本発明の第１の態様に係るブートストラップ回路にあっては、第２トランジスタのゲート電極には、２相のクロックのうち他方のクロックが印加され、ノード部と電圧供給線との間に、容量部が接続されていることを特徴とする。容量部がノード部と電圧供給線との間に接続されているので、第３トランジスタがオフ状態にあるときのノード部における電位の変動が抑制され、クロックに起因するノード部の電位変化が抑制される。 In the bootstrap circuit according to the first aspect of the present invention for achieving the above object, the other of the two-phase clocks is applied to the gate electrode of the second transistor, and the node The capacitor portion is connected between the portion and the voltage supply line. Since the capacitor portion is connected between the node portion and the voltage supply line, the potential variation in the node portion when the third transistor is in the OFF state is suppressed, and the potential change in the node portion due to the clock is suppressed. Is done.

ここで、本発明の第１の態様に係るブートストラップ回路にあっては、同一導電型の第４トランジスタを更に備えており、
第４トランジスタにおいては、
（Ｄ−１）一方のソース／ドレイン領域は、第１トランジスタのゲート電極に接続されており、
（Ｄ−２）他方のソース／ドレイン領域は、第３トランジスタの一方のソース／ドレイン領域に接続されており、
（Ｄ−３）ゲート電極は、所定の第２の電圧が印加される第２電圧供給線に接続されており、
容量部は、第３トランジスタの一方のソース／ドレイン領域と第４トランジスタの他方のソース／ドレイン領域とが接続された部分と、電圧供給線との間に接続されている構成とすることができる。この構成によれば、第３トランジスタがオフ状態になると浮遊状態となるノード部が、第４トランジスタによって分割される。第２の電圧の値を、ブートストラップ動作において第４トランジスタがオフ状態となるように設定することにより、ブートストラップ動作において、容量部はノード部から切り離された状態となる。これにより、ノード部と電圧供給線との間に容量部を接続しても、ブートストラップゲインが低下することはないといった利点を有する。 Here, the bootstrap circuit according to the first aspect of the present invention further includes a fourth transistor of the same conductivity type,
In the fourth transistor,
(D-1) One source / drain region is connected to the gate electrode of the first transistor,
(D-2) The other source / drain region is connected to one source / drain region of the third transistor,
(D-3) The gate electrode is connected to a second voltage supply line to which a predetermined second voltage is applied,
The capacitor portion may be configured to be connected between a portion where one source / drain region of the third transistor and the other source / drain region of the fourth transistor are connected to the voltage supply line. . According to this configuration, the node portion that is in a floating state when the third transistor is turned off is divided by the fourth transistor. By setting the value of the second voltage so that the fourth transistor is turned off in the bootstrap operation, the capacitor unit is disconnected from the node unit in the bootstrap operation. As a result, there is an advantage that the bootstrap gain is not lowered even if the capacitor is connected between the node portion and the voltage supply line.

また、上記の目的を達成するための本発明の第２の態様に係るブートストラップ回路にあっては、第２トランジスタのゲート電極には、２相のクロックのうち他方のクロックが印加され、ノード部と第２トランジスタのゲート電極との間に、容量部が接続されていることを特徴とする。この構成によれば、２相のクロックのノード部への飛び込みによる電位の変動が相互に打ち消される。これにより、ノード部の電位の変動を抑制することができる。 In the bootstrap circuit according to the second aspect of the present invention for achieving the above object, the other of the two-phase clocks is applied to the gate electrode of the second transistor, and the node The capacitor portion is connected between the portion and the gate electrode of the second transistor. According to this configuration, fluctuations in potential due to jumping into the node portion of the two-phase clock are mutually canceled. Thereby, fluctuations in the potential of the node portion can be suppressed.

また、上記の目的を達成するための本発明の第３の態様に係るブートストラップ回路にあっては、ブートストラップ回路は、同一導電型の第４トランジスタを更に備えており、
第４トランジスタにおいては、
（Ｃ−１）一方のソース／ドレイン領域は、反転回路の入力側に接続されると共に、該反転回路の出力側と第２トランジスタのゲート電極とが接続されており、
（Ｃ−２）他方のソース／ドレイン領域は、入力信号が印加され、
（Ｃ−３）ゲート電極には、２相のクロックのうち他方のクロックが印加される、
ことを特徴とする。所定の動作時において、反転回路の出力によって第２トランジスタのオン状態が維持されることにより、第２トランジスタの他のソース／ドレイン領域から出力部への電圧印加状態が維持される。これにより、ノード部の変動に起因して起こる第１トランジスタのリークによる出力部の電圧変動を低減することができる。ここで、第４トランジスタの一方のソース／ドレイン領域と反転回路の入力側とが接続された部分と電圧供給線との間に、容量部が接続されている構成とすることができる。容量部は、反転回路の入力側の保持容量として作用するので、反転回路の動作をより安定なものとすることができる。上述した好ましい構成を含む本発明の第３の態様に係るブートストラップ回路にあっては、第４トランジスタの一方のソース／ドレイン領域と反転回路の入力側とが接続された部分と第１トランジスタの他方のソース／ドレイン領域との間に、容量部が接続されている構成とすることもできる。 Moreover, in the bootstrap circuit according to the third aspect of the present invention for achieving the above object, the bootstrap circuit further includes a fourth transistor of the same conductivity type,
In the fourth transistor,
(C-1) One source / drain region is connected to the input side of the inverting circuit, and the output side of the inverting circuit and the gate electrode of the second transistor are connected,
(C-2) An input signal is applied to the other source / drain region,
(C-3) The other clock of the two-phase clocks is applied to the gate electrode.
It is characterized by that. During a predetermined operation, the ON state of the second transistor is maintained by the output of the inverting circuit, so that the voltage application state from the other source / drain regions of the second transistor to the output unit is maintained. Thereby, the voltage fluctuation of the output part due to the leakage of the first transistor caused by the fluctuation of the node part can be reduced. Here, the capacitor portion may be connected between the portion where one source / drain region of the fourth transistor is connected to the input side of the inverting circuit and the voltage supply line. Since the capacitor acts as a storage capacitor on the input side of the inverting circuit, the operation of the inverting circuit can be made more stable. In the bootstrap circuit according to the third aspect of the present invention including the above-described preferred configuration, a portion where one source / drain region of the fourth transistor and the input side of the inverting circuit are connected to the first transistor. A capacitor portion may be connected between the other source / drain region.

また、上記の目的を達成するための本発明の第４の態様に係るブートストラップ回路にあっては、第２トランジスタのゲート電極には、２相のクロックのうち他方のクロックが印加され、ブートストラップ回路は、更に、同一導電型の第４トランジスタ及び第５トランジスタから成る回路部を少なくとも１つ備えており、
各回路部においては、
（Ｄ−１）第４トランジスタのゲート電極は、第５トランジスタの一方のソース／ドレイン領域に接続されており、
（Ｄ−２）第５トランジスタの他方のソース／ドレイン領域には、入力信号が印加され、
２相のクロックのうち一方のクロックは、直列に接続された各第４トランジスタを介して、第１トランジスタの他方のソース／ドレイン領域に印加される、
ことを特徴とする。ここで、出力部と、第４トランジスタのゲート電極と第５トランジスタの一方のソース／ドレイン領域とが接続された部分との間に、容量部が接続されている構成とすることができる。上述した好ましい構成を含む本発明の第４の態様に係るブートストラップ回路にあっては、第４トランジスタ及び第５トランジスタから成る回路部においてもブートストラップ動作が起こる。換言すれば、第４の態様に係るブートストラップ回路は、ブートストラップ動作が起こる回路部分が複数並列に接続された構成を備えている。この構成によれば、第３トランジスタがオフ状態にあるときのノード部における電位の変動が抑制され、クロックに起因するノード部の電位変化が抑制される。 In the bootstrap circuit according to the fourth aspect of the present invention for achieving the above object, the other of the two-phase clocks is applied to the gate electrode of the second transistor, and the boot The strap circuit further includes at least one circuit portion including a fourth transistor and a fifth transistor of the same conductivity type,
In each circuit part,
(D-1) The gate electrode of the fourth transistor is connected to one source / drain region of the fifth transistor,
(D-2) An input signal is applied to the other source / drain region of the fifth transistor,
One of the two-phase clocks is applied to the other source / drain region of the first transistor through each fourth transistor connected in series.
It is characterized by that. Here, the capacitor portion can be connected between the output portion and the portion where the gate electrode of the fourth transistor and one source / drain region of the fifth transistor are connected. In the bootstrap circuit according to the fourth aspect of the present invention including the above-described preferred configuration, the bootstrap operation also occurs in the circuit unit including the fourth transistor and the fifth transistor. In other words, the bootstrap circuit according to the fourth aspect has a configuration in which a plurality of circuit portions in which a bootstrap operation occurs are connected in parallel. According to this configuration, the fluctuation of the potential at the node portion when the third transistor is in the off state is suppressed, and the change in the potential of the node portion due to the clock is suppressed.

本発明の第１の態様、第２の態様、第３の態様、及び、第４の態様に係るブートストラップ回路（以下、これらを総称して、単に、本発明のブートストラップ回路と呼ぶ場合がある）においては、ブートストラップ回路は、ｎチャネル型のトランジスタから構成されていてもよいし、ｐチャネル型のトランジスタから構成されていてもよい。トランジスタは、薄膜トランジスタ（ＴＦＴ）であってもよいし、半導体基板等に形成されたトランジスタであってもよい。トランジスタの構造は特に限定するものではない。以下の説明においては、トランジスタはエンハンスメント型であるとして説明するが、これに限るものではない。デプレッション型のトランジスタが用いられていてもよい。また、トランジスタはシングルゲート型であってもよいし、デュアルゲート型であってもよい。 The bootstrap circuit according to the first, second, third, and fourth aspects of the present invention (hereinafter, these may be collectively referred to simply as the bootstrap circuit of the present invention). In some cases, the bootstrap circuit may be composed of an n-channel transistor or a p-channel transistor. The transistor may be a thin film transistor (TFT) or a transistor formed on a semiconductor substrate or the like. The structure of the transistor is not particularly limited. In the following description, the transistor is described as an enhancement type, but is not limited thereto. A depletion type transistor may be used. Further, the transistor may be a single gate type or a dual gate type.

例えば、アクティブマトリクス型の液晶表示装置を構成する基板上に、画素電極と画素電極に接続される駆動用トランジスタとを形成し、合わせて基板上にブートストラップ回路を用いた走査回路等を形成することができる。この場合には、ブートストラップ回路は、駆動用トランジスタと同じ導電型のトランジスタから構成することが便宜である。基板上に形成されるトランジスタが同一の導電型であるので、駆動用トランジスタと走査回路を構成するトランジスタとを同じ工程で形成することができる。有機エレクトロルミネッセンス表示装置等においても同様である。 For example, a pixel electrode and a driving transistor connected to the pixel electrode are formed on a substrate constituting an active matrix liquid crystal display device, and a scanning circuit using a bootstrap circuit is formed on the substrate together. be able to. In this case, it is convenient to configure the bootstrap circuit from a transistor having the same conductivity type as that of the driving transistor. Since the transistors formed over the substrate have the same conductivity type, the driving transistor and the transistor forming the scanning circuit can be formed in the same process. The same applies to an organic electroluminescence display device or the like.

本発明のブートストラップ回路に用いられる容量部は、例えば、絶縁層を挟んだ導電層から構成されていてもよいし、所謂ＭＯＳ容量部として構成されていてもよい。ブートストラップ回路を構成するトランジスタや容量部あるいは配線等は広く周知の材料や方法により形成することができる。トランジスタや容量部あるいは配線等の構成や形成方法は、ブートストラップ回路を用いる装置の仕様等に応じて適宜選択すればよい。 The capacitor used in the bootstrap circuit of the present invention may be constituted of, for example, conductive layers sandwiching an insulating layer, or may be configured as a so-called MOS capacitor. A transistor, a capacitor, a wiring, or the like constituting the bootstrap circuit can be formed using widely known materials and methods. The structure and formation method of the transistor, the capacitor, the wiring, and the like may be selected as appropriate in accordance with the specification of the device using the bootstrap circuit.

本発明の第３の態様に用いられる反転回路の構成は、特に限定するものではない。基本的には、反転回路は第３の態様に係るブートストラップ回路を構成する各トランジスタと同一の導電型のトランジスタから構成されていることが好ましい。例えば、特開２００５−１４３０６８号公報において、単一導電型のトランジスタから構成された反転回路が開示されている。この反転回路を用いることもできる。また、発明者は特願２００８−２６７４２号及び特願２００８−２６７４３号において種々のインバータ回路（反転回路）を提案したが、これらの反転回路を用いることもできる。 The configuration of the inverting circuit used in the third aspect of the present invention is not particularly limited. Basically, it is preferable that the inverting circuit is composed of transistors of the same conductivity type as the transistors constituting the bootstrap circuit according to the third aspect. For example, Japanese Unexamined Patent Application Publication No. 2005-143068 discloses an inverting circuit composed of a single conductivity type transistor. This inverting circuit can also be used. The inventor has proposed various inverter circuits (inverting circuits) in Japanese Patent Application Nos. 2008-26742 and 2008-26743, but these inversion circuits can also be used.

本発明のブートストラップ回路にあっては、寄生容量等を介した種々の飛び込みによる影響を軽減することができる。従って、本発明のブートストラップ回路を用いたシフトレジスタ回路や出力バッファ回路等にあっては、種々の飛び込みによる回路の誤動作が軽減される。 In the bootstrap circuit of the present invention, it is possible to reduce the influence of various jumps through a parasitic capacitance or the like. Therefore, in a shift register circuit, an output buffer circuit, or the like using the bootstrap circuit of the present invention, circuit malfunction due to various jumps is reduced.

図１は、実施例１に係るブートストラップ回路から構成した走査回路の回路図である。FIG. 1 is a circuit diagram of a scanning circuit including a bootstrap circuit according to the first embodiment. 図２の（Ａ）は、走査回路を備え、有機エレクトロルミネッセンス素子を発光素子として用いた有機エレクトロルミネッセンス表示装置の概念図である。図２の（Ｂ）は、有機ＥＬ素子の模式的な回路図を示す。FIG. 2A is a conceptual diagram of an organic electroluminescence display device that includes a scanning circuit and uses an organic electroluminescence element as a light emitting element. FIG. 2B shows a schematic circuit diagram of the organic EL element. 図３の（Ａ）は、従来のブートストラップ回路において寄生容量を考慮したときの回路図である。図３の（Ｂ）は、従来のブートストラップ回路において寄生容量を考慮したときの模式的なタイミングチャートである。FIG. 3A is a circuit diagram when parasitic capacitance is taken into consideration in a conventional bootstrap circuit. FIG. 3B is a schematic timing chart when the parasitic capacitance is taken into consideration in the conventional bootstrap circuit. 図４の（Ａ）は、走査回路の１段目を構成する実施例１のブートストラップ回路の回路図である。図４の（Ｂ）は、実施例１のブートストラップ回路において寄生容量を考慮したときの模式的なタイミングチャートである。FIG. 4A is a circuit diagram of the bootstrap circuit of the first embodiment that constitutes the first stage of the scanning circuit. FIG. 4B is a schematic timing chart when parasitic capacitance is considered in the bootstrap circuit of the first embodiment. 図５の（Ａ）は、図１に示すシフトレジスタ回路において、後段の回路の入力の位相が進んだ場合の動作を説明するための模式的なタイミングチャートである。図５の（Ｂ）は、図１に示すシフトレジスタ回路において、後段の回路の入力の位相が遅れた場合の動作を説明するための模式的なタイミングチャートである。FIG. 5A is a schematic timing chart for explaining the operation when the phase of the input of the subsequent circuit advances in the shift register circuit shown in FIG. FIG. 5B is a schematic timing chart for explaining the operation when the phase of the input of the subsequent circuit is delayed in the shift register circuit shown in FIG. 図６の（Ａ）及び（Ｂ）は、遅延要素を介して後段に信号を伝える構成としたブートストラップ回路の回路図である。FIGS. 6A and 6B are circuit diagrams of a bootstrap circuit configured to transmit a signal to a subsequent stage through a delay element. 図７の（Ａ）は、走査回路の１段目を構成する実施例２のブートストラップ回路の回路図である。図７の（Ｂ）は、実施例２のブートストラップ回路において寄生容量を考慮したときの模式的なタイミングチャートである。FIG. 7A is a circuit diagram of a bootstrap circuit according to the second embodiment that constitutes the first stage of the scanning circuit. FIG. 7B is a schematic timing chart when parasitic capacitance is considered in the bootstrap circuit of the second embodiment. 図８の（Ａ）は、走査回路の１段目を構成する実施例３のブートストラップ回路の回路図である。図８の（Ｂ）は、実施例３のブートストラップ回路における模式的なタイミングチャートである。FIG. 8A is a circuit diagram of a bootstrap circuit according to a third embodiment that constitutes the first stage of the scanning circuit. FIG. 8B is a schematic timing chart in the bootstrap circuit of the third embodiment. 図９は、走査回路の１段目を構成する実施例４のブートストラップ回路の回路図である。FIG. 9 is a circuit diagram of a bootstrap circuit according to a fourth embodiment that constitutes the first stage of the scanning circuit. 図１０の（Ａ）は、反転回路の回路図である。図１０の（Ｂ）は、反転回路の動作を説明するための模式的なタイミングチャートである。FIG. 10A is a circuit diagram of an inverting circuit. FIG. 10B is a schematic timing chart for explaining the operation of the inverting circuit. 図１１は、図９のブートストラップ回路における模式的なタイミングチャートである。FIG. 11 is a schematic timing chart in the bootstrap circuit of FIG. 図１２の（Ａ）は、インバータ回路（反転回路）１０の回路図である。図１２の（Ｂ）及び（Ｃ）は、図１２の（Ａ）に示すインバータ回路１０の動作を説明するための模式的なタイミングチャートである。FIG. 12A is a circuit diagram of the inverter circuit (inverting circuit) 10. 12B and 12C are schematic timing charts for explaining the operation of the inverter circuit 10 shown in FIG. 図１３は、走査回路の１段目を構成する実施例５のブートストラップ回路の回路図である。FIG. 13 is a circuit diagram of a bootstrap circuit according to the fifth embodiment that constitutes the first stage of the scanning circuit. 図１４は、走査回路の１段目を構成する実施例５のブートストラップ回路の回路図である。FIG. 14 is a circuit diagram of a bootstrap circuit according to the fifth embodiment that constitutes the first stage of the scanning circuit. 図１５は、走査回路の１段目を構成する実施例７のブートストラップ回路の回路図である。FIG. 15 is a circuit diagram of a bootstrap circuit according to a seventh embodiment that constitutes the first stage of the scanning circuit. 図１６は、実施例７のブートストラップ回路の模式的なタイミングチャートである。FIG. 16 is a schematic timing chart of the bootstrap circuit according to the seventh embodiment. 図１７は、第４トランジスタＴｒ₇₄及び第５トランジスタＴｒ₇₅から成る回路部と、第４トランジスタＴｒ_74A及び第５トランジスタＴｒ_75Aから成る回路部とを備えたブートストラップ回路の回路図である。FIG. 17 is a circuit diagram of a bootstrap circuit including a circuit unit including the fourth transistor Tr ₇₄ and the fifth transistor Tr ₇₅ and a circuit unit including the fourth transistor Tr _74A and the fifth transistor Tr _75A . 図１８の（Ａ）は、図１５に示すブートストラップ回路において、実施例１において説明した容量部に相当する容量部を備えた構成の回路図を示す。図１８の（Ｂ）は、図１５に示すブートストラップ回路において、実施例２において説明した容量部に相当する容量部を備えた構成の回路図を示す。FIG. 18A is a circuit diagram showing a configuration in which the bootstrap circuit shown in FIG. 15 includes a capacitor corresponding to the capacitor described in the first embodiment. FIG. 18B is a circuit diagram showing a configuration in which the bootstrap circuit shown in FIG. 15 includes a capacitor corresponding to the capacitor described in the second embodiment. 図１９は、実施例１乃至実施例７において説明した構成を適宜組み合わせた構成の一例であるブートストラップ回路である。FIG. 19 illustrates a bootstrap circuit that is an example of a configuration in which the configurations described in the first to seventh embodiments are appropriately combined. 図２０の（Ａ）は、ｐチャネル型トランジスタを用いて構成した実施例１のブートストラップ回路の回路図であり、図１に示す回路の１段目に相当する。図２０の（Ｂ）は、ｐチャネル型トランジスタを用いて構成した実施例２のブートストラップ回路の回路図であり、図７の（Ａ）に示す回路に相当する。図２０の（Ｃ）は、ｐチャネル型トランジスタを用いて構成した実施例３のブートストラップ回路の回路図であり、図８の（Ａ）に示す回路に相当する。FIG. 20A is a circuit diagram of the bootstrap circuit of the first embodiment configured using p-channel transistors, and corresponds to the first stage of the circuit shown in FIG. FIG. 20B is a circuit diagram of a bootstrap circuit according to the second embodiment configured using p-channel transistors, and corresponds to the circuit shown in FIG. FIG. 20C is a circuit diagram of the bootstrap circuit of the third embodiment configured using p-channel transistors, and corresponds to the circuit shown in FIG. 図２１の（Ａ）は、ｐチャネル型トランジスタを用いて構成した実施例４のブートストラップ回路の回路図であり、図９に示す回路に相当する。図２１の（Ｂ）は、ｐチャネル型トランジスタを用いて構成した実施例５のブートストラップ回路の回路図であり、図１３に示す回路に相当する。図２１の（Ｃ）は、ｐチャネル型トランジスタを用いて構成した実施例６のブートストラップ回路の回路図であり、図１４に示す回路に相当する。FIG. 21A is a circuit diagram of a bootstrap circuit according to the fourth embodiment configured using p-channel transistors, and corresponds to the circuit shown in FIG. FIG. 21B is a circuit diagram of a bootstrap circuit of Example 5 configured using p-channel transistors, and corresponds to the circuit shown in FIG. FIG. 21C is a circuit diagram of a bootstrap circuit according to the sixth embodiment configured using p-channel transistors, and corresponds to the circuit shown in FIG. 図２２の（Ａ）は、ｐチャネル型トランジスタを用いて構成した実施例７のブートストラップ回路の回路図であり、図１５に示す回路に相当する。同様に、図２２の（Ｂ）も、ｐチャネル型トランジスタを用いて構成した実施例７のブートストラップ回路の回路図であり、図１７に示す回路に相当する。FIG. 22A is a circuit diagram of a bootstrap circuit according to the seventh embodiment configured using p-channel transistors, and corresponds to the circuit shown in FIG. Similarly, FIG. 22B is also a circuit diagram of the bootstrap circuit of the seventh embodiment configured using p-channel transistors, and corresponds to the circuit shown in FIG. 図２３の（Ａ）は、ｐチャネル型トランジスタを用いて構成したブートストラップ回路の回路図であり、図１８の（Ａ）に示す回路に相当する。図２３の（Ｂ）は、ｐチャネル型トランジスタを用いて構成したブートストラップ回路の回路図であり、図１８の（Ｂ）に示す回路に相当する。FIG. 23A is a circuit diagram of a bootstrap circuit configured using p-channel transistors, and corresponds to the circuit shown in FIG. FIG. 23B is a circuit diagram of a bootstrap circuit configured using p-channel transistors, and corresponds to the circuit shown in FIG. 図２４は、ｐチャネル型トランジスタを用いて構成したブートストラップ回路の回路図であり、図１９に示す回路に相当する。FIG. 24 is a circuit diagram of a bootstrap circuit configured using p-channel transistors, and corresponds to the circuit shown in FIG. 図２５は、１段を基本的に３つのトランジスタから構成したブートストラップ動作を利用したシフトレジスタ回路の回路図である。FIG. 25 is a circuit diagram of a shift register circuit using a bootstrap operation in which one stage is basically composed of three transistors. 図２６の（Ａ）はシフトレジスタ回路の１段目の回路の回路図である。図２６の（Ｂ）はシフトレジスタ回路の１段目のタイミングチャートである。FIG. 26A is a circuit diagram of a first stage circuit of the shift register circuit. FIG. 26B is a timing chart of the first stage of the shift register circuit.

以下、図面を参照して、実施例に基づき本発明を説明する。 Hereinafter, the present invention will be described based on examples with reference to the drawings.

実施例１は、本発明の第１の態様に係るブートストラップ回路に関する。図１は、実施例１に係るブートストラップ回路から構成した走査回路１０１の回路図である。尚、便宜のため、図１においては走査回路１０１の１段目と２段目のブートストラップ回路を表した。図２の（Ａ）は、この走査回路１０１を備え、有機エレクトロルミネッセンス素子１０（以下、単に、有機ＥＬ素子と略称する）を発光素子として用いた有機エレクトロルミネッセンス表示装置（以下、単に、有機ＥＬ表示装置と呼ぶ場合がある）の概念図である。図２の（Ｂ）は、有機ＥＬ素子１０の模式的な回路図である。 Example 1 relates to a bootstrap circuit according to a first aspect of the present invention. FIG. 1 is a circuit diagram of a scanning circuit 101 composed of a bootstrap circuit according to the first embodiment. For convenience, FIG. 1 shows the first and second bootstrap circuits of the scanning circuit 101. 2A includes an organic electroluminescence display device (hereinafter simply referred to as an organic EL device) that includes the scanning circuit 101 and uses an organic electroluminescence device 10 (hereinafter simply referred to as an organic EL device) as a light emitting device. FIG. FIG. 2B is a schematic circuit diagram of the organic EL element 10.

図１に示す走査回路１０１の１段目に注目して、実施例１のブートストラップ回路を説明する。実施例１のブートストラップ回路は、同一導電型（実施例１では後述するようにｎチャネル型）の第１トランジスタＴｒ₁、第２トランジスタＴｒ₂、及び、第３トランジスタＴｒ₃から構成されている。 Focusing on the first stage of the scanning circuit 101 shown in FIG. 1, the bootstrap circuit of the first embodiment will be described. The bootstrap circuit of the first embodiment includes a first transistor Tr ₁ , a second transistor Tr ₂ , and a third transistor Tr ₃ of the same conductivity type (n-channel type as will be described later in the first embodiment). .

実施例１のブートストラップ回路は、第１トランジスタＴｒ₁においては、
（Ａ−１）一方のソース／ドレイン領域は、第２トランジスタＴｒ₂の一方のソース／ドレイン領域に接続され、出力部ＯＵＴ₁を構成し、
（Ａ−２）他方のソース／ドレイン領域には、２相のクロックＣＫ₁，ＣＫ₂のうち一方のクロック（ここではＣＫ₁）が印加され、
（Ａ−３）ゲート電極は、第３トランジスタＴｒ₃の一方のソース／ドレイン領域に接続されており、
第２トランジスタＴｒ₂においては、
（Ｂ−１）他方のソース／ドレイン領域は、所定の電圧Ｖ_ss（例えば０ボルト）が印加される電圧供給線ＰＳ₁に接続されており、
第３トランジスタＴｒ₃においては、
（Ｃ−１）他方のソース／ドレイン領域には、入力信号ＩＮ₁が印加され、
（Ｃ−２）ゲート電極には、２相のクロックＣＫ₁，ＣＫ₂のうち他方のクロック（ここではＣＫ₂）が印加され、
第１トランジスタＴｒ₁のゲート電極と第３トランジスタＴｒ₃の一方のソース／ドレイン領域とは、第３トランジスタＴｒ₃がオフ状態になると浮遊状態となるノード部Ｐ₁を構成するブートストラップ回路である。 In the bootstrap circuit of the first embodiment, the first transistor Tr ₁
(A-1) One source / drain region is connected to one source / drain region of the second transistor Tr ₂ to form an output unit OUT ₁ .
(A-2) One of the two-phase clocks CK ₁ and CK ₂ (here, CK ₁ ) is applied to the other source / drain region,
(A-3) The gate electrode is connected to one source / drain region of the third transistor Tr ₃ ,
In the second transistor Tr ₂ ,
(B-1) The other source / drain region is connected to a voltage supply line PS ₁ to which a predetermined voltage V _ss (for example, 0 V) is applied,
In the third transistor Tr ₃ ,
(C-1) An input signal IN ₁ is applied to the other source / drain region,
(C-2) The other clock (here, CK ₂ ) of the two-phase clocks CK ₁ and CK ₂ is applied to the gate electrode,
A first gate electrode of the transistor Tr ₁ and the third one of the source / drain region of the transistor Tr _3, is a bootstrap circuit the third transistor Tr ₃ constitute a node portion P ₁ which becomes a floating state turned off .

そして、第２トランジスタＴｒ₂のゲート電極には、２相のクロックＣＫ₁，ＣＫ₂のうち他方のクロック（ここではＣＫ₂）が印加され、ノード部Ｐ₁と電圧供給線ＰＳ₁との間に、容量部Ｃ₁₁が接続されている。 Then, the other of the two-phase clocks CK ₁ and CK ₂ (here, CK ₂ ) is applied to the gate electrode of the second transistor Tr ₂ , and between the node portion P ₁ and the voltage supply line PS _1. In addition, the capacitor C ₁₁ is connected.

実施例１においては、容量部Ｃ₁₁は絶縁層を間に挟んだ導電層から構成されている。尚、背景技術において説明したと同様に、第１トランジスタＴｒ₁のゲート電極と一方のソース／ドレイン領域との間にブートストラップ容量としての容量部Ｃ_aも接続されている。容量部Ｃ₁₁と同様に、容量部Ｃ_aも絶縁層を挟んだ導電層から構成されている。 In the first embodiment, the capacitor C ₁₁ is composed of a conductive layer with an insulating layer interposed therebetween. Incidentally, as explained in the background art, it is also connected capacitor portion C _a as a bootstrap capacitance between the first gate electrode of the transistor Tr ₁ one source / drain region. Similar to the capacitor C ₁₁ , the capacitor _Ca is also composed of a conductive layer with an insulating layer interposed therebetween.

尚、背景技術で説明したと同様に、２相のクロックＣＫ₁，ＣＫ₂、及び、入力信号ＩＮ₁のハイレベルは電圧Ｖ_dd（例えば５ボルト）、ローレベルは上述した電圧Ｖ_ss（０ボルト）とする。また、第３トランジスタＴｒ₃の閾値電圧をＶ_th3と表す。 As described in the background art, the high level of the two-phase clocks CK ₁ and CK ₂ and the input signal IN ₁ is the voltage V _dd (for example, 5 volts), and the low level is the voltage V _ss (0 Bolt). Further, the threshold voltage of the third transistor Tr ₃ is represented as V _th3 .

先ず、走査回路１０１を用いた有機ＥＬ表示装置の構成と動作について説明する。図２に概念図を示すように、有機ＥＬ表示装置は、
（１）走査回路１０１、
（２）信号出力回路１０２、
（３）第１の方向にＮ個、第１の方向とは異なる第２の方向（具体的には、第１の方向に直交する方向）にＭ個、合計Ｎ×Ｍ個の、２次元マトリクス状に配列され、それぞれが発光部ＥＬＰ、及び、発光部ＥＬＰを駆動するための駆動回路を備えている有機ＥＬ素子１０、
（４）走査回路１０１に接続され、第１の方向に延びるＭ本の走査線ＳＣＬ、
（５）信号出力回路１０２に接続され、第２の方向に延びるＮ本のデータ線ＤＴＬ、
（６）電源部１００、
を備えている。尚、図２においては、便宜のため３×３個の有機ＥＬ素子１０を示したが、これは単なる例示に過ぎない。走査回路１０１、有機ＥＬ素子１０、走査線ＳＣＬ、データ線ＤＴＬ等は、ガラス等から成る図示せぬ基板上に形成されている。 First, the configuration and operation of an organic EL display device using the scanning circuit 101 will be described. As shown in a conceptual diagram in FIG.
(1) Scan circuit 101,
(2) signal output circuit 102,
(3) N in the first direction, M in the second direction different from the first direction (specifically, the direction orthogonal to the first direction), a total of N × M two-dimensional An organic EL element 10 arranged in a matrix, each having a light emitting unit ELP and a drive circuit for driving the light emitting unit ELP,
(4) M scanning lines SCL connected to the scanning circuit 101 and extending in the first direction.
(5) N data lines DTL connected to the signal output circuit 102 and extending in the second direction,
(6) Power supply unit 100,
It has. In FIG. 2, 3 × 3 organic EL elements 10 are shown for convenience, but this is merely an example. The scanning circuit 101, the organic EL element 10, the scanning line SCL, the data line DTL, and the like are formed on a substrate (not shown) made of glass or the like.

発光部ＥＬＰは、例えば、アノード電極、正孔輸送層、発光層、電子輸送層、カソード電極等の周知の構成、構造を有する。信号出力回路１０２、走査線ＳＣＬ、データ線ＤＴＬ、電源部１００の構成、構造は、周知の構成、構造とすることができる。 The light emitting unit ELP has a known configuration and structure such as an anode electrode, a hole transport layer, a light emitting layer, an electron transport layer, and a cathode electrode. The configurations and structures of the signal output circuit 102, the scanning line SCL, the data line DTL, and the power supply unit 100 can be a known configuration and structure.

図２の（Ｂ）に示すように、有機ＥＬ素子１０は、発光部ＥＬＰの他、駆動トランジスタＴｒ_D、書込みトランジスタＴｒ_W、及び、保持容量Ｃ_Hから構成された駆動回路を備えている。尚、発光部ＥＬＰの容量を符号Ｃ_ELで表した。 As shown in FIG. 2B, the organic EL element 10 includes a driving circuit including a driving transistor Tr _D , a writing transistor Tr _W , and a storage capacitor C _H in addition to the light emitting unit ELP. The capacity of the light emitting part ELP is represented by the symbol C _EL .

駆動トランジスタＴｒ_D及び書込みトランジスタＴｒ_Wは、ソース／ドレイン領域、チャネル形成領域、及び、ゲート電極を備えた、ｎチャネル型の薄膜トランジスタ（ＴＦＴ）から成る。上述した図示せぬ基板上にこの駆動回路は形成されており、基板上の所定の領域にこの駆動回路を覆うように発光部ＥＬＰが形成されている。 The drive transistor Tr _D and the write transistor Tr _W, the source / drain regions, a channel formation region, and a gate electrode, an n-channel type thin film transistor (TFT). The drive circuit is formed on the substrate (not shown) described above, and the light emitting unit ELP is formed in a predetermined region on the substrate so as to cover the drive circuit.

上述した駆動トランジスタＴｒ_Dや書込みトランジスタＴｒ_Wと同様に、走査回路１０１を構成する第１トランジスタＴｒ₁、第２トランジスタＴｒ₂、及び、第３トランジスタＴｒ₃も、ソース／ドレイン領域、チャネル形成領域、及び、ゲート電極を備えた、ｎチャネル型の薄膜トランジスタ（ＴＦＴ）から成る。これらのトランジスタも、上述した図示せぬ基板上に形成されている。他の実施例において説明する第４トランジスタ等においても同様である。 Similar to the drive transistor Tr _D and the write transistor Tr _W described above, the first transistor Tr ₁ , the second transistor Tr ₂ , and the third transistor Tr ₃ constituting the scanning circuit 101 are also provided in the source / drain region and the channel formation region. And an n-channel thin film transistor (TFT) having a gate electrode. These transistors are also formed on the substrate (not shown). The same applies to the fourth transistor and the like described in other embodiments.

駆動トランジスタＴｒ_Dにおいては、一方のソース／ドレイン領域は電源部１００（電圧Ｖ_CC、例えば２０ボルト）に接続されており、他方のソース／ドレイン領域は発光部ＥＬＰに備えられたアノード電極に接続され、且つ、保持容量Ｃ_Hの一端に接続されている。また、ゲート電極は、書込みトランジスタＴｒ_Wの他方のソース／ドレイン領域に接続され、且つ、保持容量Ｃ_Hの他端に接続されている。書込みトランジスタＴｒ_Wにおいては、一方のソース／ドレイン領域は、データ線ＤＴＬに接続されており、ゲート電極は、走査線ＳＣＬに接続されている。発光部ＥＬＰに備えられたカソード電極には、電圧Ｖ_Cat（例えば０ボルト）が印加される。そして、以下説明するように有機ＥＬ素子１０はアクティブマトリクス駆動される。 In the drive transistor Tr _D , one source / drain region is connected to the power supply unit 100 (voltage V _CC , for example, 20 volts), and the other source / drain region is connected to an anode electrode provided in the light emitting unit ELP. It is, and is connected to one end of the holding capacitor C _H. The gate electrode is connected to the other of the source / drain regions of the write transistor Tr _W, and is connected to the other end of the holding capacitor C _H. In the write transistor Tr _W , one source / drain region is connected to the data line DTL, and the gate electrode is connected to the scanning line SCL. A voltage V _Cat (for example, 0 volt) is applied to the cathode electrode provided in the light emitting unit ELP. As described below, the organic EL element 10 is driven in an active matrix.

例えば、図２の（Ａ）の上段の走査線ＳＣＬが走査回路１０１の動作によりハイレベルになると、上段の走査線ＳＣＬに接続された有機ＥＬ素子１０の書込みトランジスタＴｒ_Wはオン状態となり、信号出力回路１０２から映像信号がデータ線ＤＴＬを介して保持容量Ｃ_Hの一端に印加される。その後走査線ＳＣＬがローレベルになると、書込みトランジスタＴｒ_Wはオフ状態となる。しかし、駆動トランジスタＴｒ_Dのゲート電極とソース領域との間の電位差は、保持容量Ｃ_Hにより映像信号に応じた値に保持されている。従って、駆動トランジスタＴｒ_Dを介して電源部１００から発光部ＥＬＰに映像信号の値に応じた電流が流れ、発光部ＥＬＰが発光する。 For example, when the upper scanning line SCL in FIG. 2A becomes high level by the operation of the scanning circuit 101, the writing transistor Tr _W of the organic EL element 10 connected to the upper scanning line SCL is turned on, and the signal video signal from the output circuit 102 is applied to one end of the holding capacitor C _H through the data line DTL. Thereafter, when the scanning line SCL becomes low level, the writing transistor Tr _W is turned off. However, the potential difference between the gate electrode and source area of the driving transistor Tr _D is kept at a value corresponding to the video signal by the holding capacitor C _H. Therefore, current corresponding to the value of the video signal to the light emitting section ELP from the power supply unit 100 via the driving transistor Tr _D flows, the light emitting section ELP emits light.

次いで、実施例１の説明の便宜のため、従来のブートストラップ回路において寄生容量を考慮したときの動作を説明する。図３の（Ａ）は、従来のブートストラップ回路において寄生容量を考慮したときの回路図である。図３の（Ｂ）は、従来のブートストラップ回路において寄生容量を考慮したときの模式的なタイミングチャートである。尚、理解を助けるため、図２６の（Ｂ）とは異なり２相クロックＣＫ₁，ＣＫ₂が共にローレベルになる期間を明示してタイミングチャートを表した。 Next, for convenience of the description of the first embodiment, the operation when the parasitic capacitance is considered in the conventional bootstrap circuit will be described. FIG. 3A is a circuit diagram when parasitic capacitance is taken into consideration in a conventional bootstrap circuit. FIG. 3B is a schematic timing chart when the parasitic capacitance is taken into consideration in the conventional bootstrap circuit. In order to facilitate understanding, unlike FIG. 26B, a timing chart is shown in which the period in which the two-phase clocks CK ₁ and CK ₂ are both low is clearly shown.

図３の（Ａ）において、第１トランジスタＴｒ₁のゲート電極と他方のソース／ドレイン領域との間の寄生容量を符号Ｃ₁で表し、第２トランジスタＴｒ₂のゲート電極と一方のソース／ドレイン領域との間の寄生容量を符号Ｃ₂で表し、第３トランジスタＴｒ₃のゲート電極と一方のソース／ドレイン領域との間の寄生容量を符号Ｃ₃で表す。 In FIG. 3A, the parasitic capacitance between the gate electrode of the first transistor Tr ₁ and the other source / drain region is denoted by reference character C ₁ , and the gate electrode of the second transistor Tr ₂ and one source / drain region are shown. represents the parasitic capacitance between the area code C _2, it represents the parasitic capacitance between the third gate electrode of the transistor Tr ₃ and one of the source / drain regions in the code C _3.

図３の（Ａ）に示すブートストラップ回路において、ノード部Ｐ₁は第３トランジスタＴｒ₃がオフ状態となると浮遊状態となる。ここで、ノード部Ｐ₁を構成する第１トランジスタＴｒ₁のゲート電極と、クロックＣＫ₁が印加される第１トランジスタＴｒ₁の他方のソース／ドレイン領域とは寄生容量Ｃ₁により静電的に結合している。また、ノード部Ｐ₁を構成する第３トランジスタＴｒ₃の一方のソース／ドレイン領域と、クロックＣＫ₂が印加される第３トランジスタＴｒ₃のゲート電極とは寄生容量Ｃ₃により静電的に結合している。 In the bootstrap circuit shown in FIG. 3A, the node portion P ₁ enters a floating state when the third transistor Tr ₃ is turned off. Here, the gate electrode of the first transistor Tr ₁ constituting the node portion P ₁ and the other source / drain region of the first transistor Tr ₁ to which the clock CK ₁ is applied are electrostatically caused by the parasitic capacitance C _1. Are connected. Further, one source / drain region of the third transistor Tr ₃ constituting the node portion P ₁ and the gate electrode of the third transistor Tr ₃ to which the clock CK ₂ is applied are electrostatically coupled by a parasitic capacitance C _3. doing.

また、出力部ＯＵＴ₁は第１トランジスタＴｒ₁と第２トランジスタＴｒ₂が共にオフ状態である場合には浮遊状態となる。出力部ＯＵＴ₁を構成する第２トランジスタＴｒ₂の一方のソース／ドレイン領域と、第２トランジスタＴｒ₂のゲート電極とは寄生容量Ｃ₂により静電的に結合している。また、出力部ＯＵＴ₁を構成する第１トランジスタＴｒ₁の一方のソース／ドレイン領域と、第１トランジスタＴｒ₁のゲート電極とは容量部Ｃ_aにより静電的に結合している。尚、実際には、第１トランジスタＴｒ₁のゲート電極と一方のソース／ドレイン領域との間にも寄生容量が存在する。しかしながら、通常は容量部Ｃ_aによる静電的な結合が支配的であるので、便宜のため、第１トランジスタＴｒ₁のゲート電極と一方のソース／ドレイン領域との間の寄生容量は考慮していない。 The output part OUT ₁ is in a floating state when both the first transistor Tr ₁ and the second transistor Tr ₂ are in the off state. One source / drain region of the second transistor Tr ₂ constituting the output part OUT ₁ and the gate electrode of the second transistor Tr ₂ are electrostatically coupled by a parasitic capacitance C ₂ . Further, the one of the source / drain regions of the first transistor Tr ₁ configuring the output section OUT _1, and the first gate electrode of the transistor Tr ₁ is bonded electrostatically by the capacitive part C _a. Actually, a parasitic capacitance also exists between the gate electrode of the first transistor Tr ₁ and one of the source / drain regions. However, since usually a electrostatic coupling is dominant due to the capacitance section C _a, for convenience, the parasitic capacitance between the first gate electrode of the transistor Tr ₁ and one of the source / drain regions not consider Absent.

図３の（Ｂ）に示す［期間−Ｔ₁］乃至［期間−Ｔ₆］の動作は、基本的には、背景技術において図２６の（Ｂ）を参照して説明した［期間−Ｔ₁］乃至［期間−Ｔ₆］の動作と同様であるので、基本的な動作の説明は省略する。 Operation shown in FIG. 3 (B) [Period -T _1] to [Period -T _6] is basically described with reference to (B) of FIG. 26 in the background [Period -T ₁ ] To [Period -T ₆ ], the description of the basic operation is omitted.

上述したように、ノード部Ｐ₁は、寄生容量Ｃ₁により、クロックＣＫ₁が印加される第１トランジスタＴｒ₁の他方のソース／ドレイン領域と静電的に結合していると共に、寄生容量Ｃ₃により、クロックＣＫ₂が印加される第３トランジスタＴｒ₃のゲート電極とも静電的に結合している。従って、第３トランジスタＴｒ₃がオフ状態であるときには、ノード部Ｐ₁の電位はクロックＣＫ₁，ＣＫ₂の立ち上がり及び立ち上がりに応じて変動する。例えば、図３の（Ｂ）に示す［期間−Ｔ₂］や［期間−Ｔ₆］にあっては、クロックＣＫ₁の立ち上がりに応じてノード部Ｐ₁の電位は上昇する。クロックＣＫ₁は、第１トランジスタＴｒ₁の他方のソース／ドレイン領域に印加されているので、ノード部Ｐ₁の電位の上昇が、第１トランジスタＴｒ₁にリークを起こさせる程度まで達してしまうと、出力部ＯＵＴ₁の電位は上昇する。従って、図３の（Ｂ）に示すように、［期間−Ｔ₂］や［期間−Ｔ₆］において、出力部ＯＵＴ₁がローレベルを維持することができないといった問題が生ずる。 As described above, the node portion P ₁ is electrostatically coupled to the other source / drain region of the first transistor Tr ₁ to which the clock CK ₁ is applied by the parasitic capacitance C ₁ , and the parasitic capacitance C _1. the ₃ are coupled electrostatically with the gate electrode of the third transistor Tr ₃ of the clock CK ₂ is applied. Therefore, when the third transistor Tr ₃ is in the OFF state, the potential of the node portion P ₁ varies according to the rising and rising edges of the clocks CK ₁ and CK ₂ . For example, in [Period -T ₂ ] and [Period -T ₆ ] shown in FIG. 3B, the potential of the node portion P ₁ rises in response to the rise of the clock CK ₁ . The clock CK _1, since it is applied to the other source / drain region of the first transistor Tr _1, increase in the potential node portion P ₁ is the result reaches a degree to cause leakage to the first transistor Tr ₁ The potential of the output part OUT ₁ rises. Therefore, as shown in FIG. 3B, there arises a problem that the output unit OUT ₁ cannot maintain a low level in [Period-T ₂ ] or [Period-T ₆ ].

図４の（Ａ）は、走査回路１０１の１段目を構成する実施例１のブートストラップ回路の回路図である。図４の（Ｂ）は、実施例１のブートストラップ回路において寄生容量を考慮したときの模式的なタイミングチャートである。 FIG. 4A is a circuit diagram of the bootstrap circuit of the first embodiment that constitutes the first stage of the scanning circuit 101. FIG. 4B is a schematic timing chart when parasitic capacitance is considered in the bootstrap circuit of the first embodiment.

上述したように、実施例１のブートストラップ回路にあっては、ノード部Ｐ₁と電圧供給線ＰＳ₁との間に、容量部Ｃ₁₁が接続されている。従って、第３トランジスタＴｒ₃がオフ状態にあるときのノード部Ｐ₁の変動が抑制されるので、図４の（Ｂ）に示す［期間−Ｔ₂］や［期間−Ｔ₆］において、クロックＣＫ₁の立ち上がりに応じたノード部Ｐ₁の電位の上昇が抑制される。これにより、ノード部Ｐ₁の電位の上昇が、第１トランジスタＴｒ₁にリークを起こさせる程度まで達してしまい、［期間−Ｔ₂］や［期間−Ｔ₆］において出力部ＯＵＴ₁ローレベルを維持することができないといった問題が発生することを抑制することができる。 As described above, in the bootstrap circuit according to the first embodiment, the capacitance unit C ₁₁ is connected between the node unit P ₁ and the voltage supply line PS ₁ . Accordingly, since the fluctuation of the node portion P ₁ when the third transistor Tr ₃ is in the off state is suppressed, in [period-T ₂ ] and [period-T ₆ ] shown in FIG. The rise in the potential of the node portion P ₁ corresponding to the rising edge of CK ₁ is suppressed. As a result, the rise in the potential of the node portion P ₁ reaches a level that causes the first transistor Tr ₁ to leak, and the output portion OUT _{1 is set to a} low level in [Period -T ₂ ] and [Period -T ₆ ]. It is possible to suppress the occurrence of a problem that it cannot be maintained.

尚、容量部Ｃ₁₁が接続されることにより、ブートストラップゲインは低下する。実施例１のブートストラップ回路におけるブートストラップゲインｇ_bは、第１トランジスタＴｒ₁のゲート容量をＣ_Tr1と表すとき、以下の式（１）で表すことができる。 Note that the bootstrap gain is reduced by connecting the capacitor C ₁₁ . The bootstrap gain g _b in the bootstrap circuit of the first embodiment can be expressed by the following formula (1) when the gate capacitance of the first transistor Tr ₁ is expressed as C _Tr1 .

ｇ_b＝（Ｃ_Tr1＋Ｃ_a＋Ｃ₁）／（Ｃ₁₁＋Ｃ₃＋Ｃ_Tr1＋Ｃ_a＋Ｃ₁）（１） g _b = (C _Tr1 + C _a + C ₁ ) / (C ₁₁ + C ₃ + C _Tr1 + C _a + C ₁ ) (1)

第１トランジスタＴｒ₁の閾値電圧をＶ_th1と表すとき、図４の（Ｂ）に示す［期間−Ｔ₄］の始期において第１トランジスタＴｒ₁のゲート−ソース間電圧がＶ_th1を越えるようにする必要がある。容量部Ｃ₁₁の値はこの条件を満たすように設定されている。尚、保持容量として容量部Ｃ_aの値に対して充分大きい値であることが好ましい。 When the threshold voltage of the first transistor Tr ₁ is expressed as V _th1 , the gate-source voltage of the first transistor Tr ₁ exceeds V _th1 at the beginning of [Period-T ₄ ] shown in FIG. There is a need to. The value of the capacitor C ₁₁ is set so as to satisfy this condition. Incidentally, it is preferable that the sufficiently large value for the value of the capacitance section C _a as a storage capacitor.

ところで、図１に示すシフトレジスタ回路にあっては、前段の出力（例えば出力部ＯＵＴ₁の出力）が後段の入力（例えば入力信号ＩＮ₂）となる。図５の（Ａ）は、図１に示すシフトレジスタ回路において、後段の回路の入力の位相が進んだ場合の動作を説明するための模式的なタイミングチャートである。図５の（Ｂ）は、図１に示すシフトレジスタ回路において、後段の回路の入力の位相が遅れた場合の動作を説明するための模式的なタイミングチャートである。図５の（Ａ）に示すように、位相が進んだ場合には、［期間−Ｔ₃］〜［期間−Ｔ₄］においてブートストラップ動作が正常に行われない。一方、位相が遅れた場合においては、［期間−Ｔ₃］〜［期間−Ｔ₄］において支障なくブートストラップ動作が行われる。そこで、後段の動作を確実なものとするために、図６の（Ａ）あるいは（Ｂ）に示すように、遅延要素を介して後段に信号を伝える構成としてもよい。遅延要素としては、バッファ回路、容量、抵抗等を設計に応じて適宜選択すればよい。後述する他の実施例においても同様である。 By the way, in the shift register circuit shown in FIG. 1, the output of the previous stage (for example, the output of the output unit OUT ₁ ) becomes the input of the subsequent stage (for example, the input signal IN ₂ ). FIG. 5A is a schematic timing chart for explaining the operation when the phase of the input of the subsequent circuit advances in the shift register circuit shown in FIG. FIG. 5B is a schematic timing chart for explaining the operation when the phase of the input of the subsequent circuit is delayed in the shift register circuit shown in FIG. As shown in FIG. 5A, when the phase advances, the bootstrap operation is not normally performed in [Period-T ₃ ] to [Period-T ₄ ]. On the other hand, when the phase is delayed, the bootstrap operation is performed without any trouble in [Period-T ₃ ] to [Period-T ₄ ]. Therefore, in order to ensure the operation of the subsequent stage, a signal may be transmitted to the subsequent stage via a delay element as shown in FIG. 6 (A) or (B). As the delay element, a buffer circuit, a capacitor, a resistor, and the like may be appropriately selected according to design. The same applies to other embodiments described later.

実施例２は実施例１の変形である。実施例１と同様に、実施例２に係るブートストラップ回路から構成した走査回路の１段目の回路の構成及び動作について説明する。走査回路を構成するブートストラップ回路の構成が相違する点を除く他、有機ＥＬ表示装置の構造や動作は実施例１において説明したと同様であるので説明を省略する。後述する他の実施例においても同様である。 The second embodiment is a modification of the first embodiment. As in the first embodiment, the configuration and operation of the first stage circuit of the scanning circuit configured from the bootstrap circuit according to the second embodiment will be described. Except for the point that the configuration of the bootstrap circuit constituting the scanning circuit is different, the structure and operation of the organic EL display device are the same as those described in the first embodiment, and therefore the description thereof is omitted. The same applies to other embodiments described later.

図７の（Ａ）は、走査回路の１段目を構成する実施例２のブートストラップ回路の回路図である。図７の（Ｂ）は、実施例２のブートストラップ回路において寄生容量を考慮したときの模式的なタイミングチャートである。 FIG. 7A is a circuit diagram of a bootstrap circuit according to the second embodiment that constitutes the first stage of the scanning circuit. FIG. 7B is a schematic timing chart when parasitic capacitance is considered in the bootstrap circuit of the second embodiment.

実施例２は実施例１に対して、ブートストラップ回路は同一導電型（実施例２においてはｎチャネル型）の第４トランジスタＴｒ₂₄を更に備えている。より具体的には、第４トランジスタＴｒ₂₄においては、
（Ｄ−１）一方のソース／ドレイン領域は、第１トランジスタＴｒ₁のゲート電極に接続されており、
（Ｄ−２）他方のソース／ドレイン領域は、第３トランジスタＴｒ₃の一方のソース／ドレイン領域に接続されており、
（Ｄ−３）ゲート電極は、所定の第２の電圧（ここでは電圧Ｖ_dd）が印加される第２電圧供給線ＰＳ₂に接続されており、
容量部は、第３トランジスタＴｒ₃の一方のソース／ドレイン領域と第４トランジスタＴｒ₂₄の他方のソース／ドレイン領域とが接続された部分と、電圧供給線ＰＳ₁との間に接続されている。以上の点を除く他、ブートストラップ回路の構成は実施例１において説明したと同様である。 The second embodiment is different from the first embodiment in that the bootstrap circuit further includes a fourth transistor Tr ₂₄ having the same conductivity type (n-channel type in the second embodiment). More specifically, in the fourth transistor Tr ₂₄ ,
(D-1) One source / drain region is connected to the gate electrode of the first transistor Tr ₁ ,
(D-2) The other source / drain region is connected to one source / drain region of the third transistor Tr ₃ ,
(D-3) The gate electrode is connected to the second voltage supply line PS ₂ to which a predetermined second voltage (here, the voltage V _dd ) is applied,
The capacitor portion is connected between a portion where one source / drain region of the third transistor Tr _{3 and} the other source / drain region of the fourth transistor Tr ₂₄ are connected to the voltage supply line PS ₁ . . Except for the above points, the configuration of the bootstrap circuit is the same as that described in the first embodiment.

実施例２のブートストラップ回路においては、実施例１において説明した図４の（Ａ）に示すノード部Ｐ₁が、第４トランジスタＴｒ₂₄によって分割されている。図７においては、第１トランジスタＴｒ₁のゲート電極側のノード部を符号Ｐ_1Aで示し、第３トランジスタＴｒ₃の一方のソース／ドレイン領域側のノード部を符号Ｐ_1Bで表した。尚、第４トランジスタＴｒ₂₄のゲート電極と一方のソース／ドレイン領域との間の寄生容量を符号Ｃ₂₄で表す。 In the bootstrap circuit of the second embodiment, the node portion P ₁ shown in FIG. 4A described in the first embodiment is divided by the fourth transistor Tr ₂₄ . In FIG. 7, the node portion on the gate electrode side of the first transistor Tr ₁ is denoted by reference symbol P _1A , and the node portion on the one source / drain region side of the third transistor Tr ₃ is denoted by reference symbol P _1B . Note that the parasitic capacitance between the gate electrode of the fourth transistor Tr ₂₄ and one of the source / drain regions is denoted by reference numeral C ₂₄ .

実施例２の回路においては、ノード部Ｐ_1Aとノード部Ｐ_1Bの電位がＶ_ssのときは第４トランジスタＴｒ₂₄はオン状態であり、容量部Ｃ₁₁がノード部Ｐ_1Aに接続された状態となる。この状態においては、実施例１と同様に、第３トランジスタＴｒ₃がオフ状態にあるときのノード部Ｐ₁の変動が抑制されるので、図７の（Ｂ）に示す［期間−Ｔ₂］や［期間−Ｔ₆］において、クロックＣＫ₁の立ち上がりに応じたノード部Ｐ₁の電位の上昇が抑制される。 In the circuit of the second embodiment, when the potentials of the node part P _1A and the node part P _1B are V _ss , the fourth transistor Tr ₂₄ is in the on state, and the capacitor part C ₁₁ is connected to the node part P _1A. It becomes. In this state, as in the first embodiment, since the fluctuation of the node portion P ₁ when the third transistor Tr ₃ is in the OFF state is suppressed, [period -T ₂ ] shown in FIG. In addition, in [Period -T ₆ ], an increase in the potential of the node portion P ₁ corresponding to the rising edge of the clock CK ₁ is suppressed.

一方、図７の（Ｂ）に示す［期間−Ｔ₄］においては、第４トランジスタＴｒ₂₄はオフ状態となる。即ち、ブートストラップ動作において、容量部Ｃ₁₁はノード部Ｐ_1Aから切り離された状態にある。従って、実施例１とは異なり、容量部Ｃ₁₁によってブートストラップゲインが低下するといった現象は生じない。従って、実施例１よりも高いブートストラップゲインを得ることができる。実施例２のブートストラップ回路におけるブートストラップゲインｇ_bは、第１トランジスタＴｒ₁のゲート容量をＣ_Tr1と表すとき、以下の式（２）で表すことができる。 On the other hand, in the [period -T ₄ ] shown in FIG. 7B, the fourth transistor Tr ₂₄ is turned off. That is, in the bootstrap operation, the capacitor unit C ₁₁ is in a state of being disconnected from the node unit P _1A . Therefore, unlike the first embodiment, the phenomenon that the bootstrap gain is reduced by the capacitor C ₁₁ does not occur. Therefore, a bootstrap gain higher than that of the first embodiment can be obtained. The bootstrap gain g _b in the bootstrap circuit of the second embodiment can be expressed by the following formula (2) when the gate capacitance of the first transistor Tr ₁ is expressed as C _Tr1 .

ｇ_b＝（Ｃ_Tr1＋Ｃ_a＋Ｃ₁）／（Ｃ₂₄＋Ｃ_Tr1＋Ｃ_a＋Ｃ₁）（２） g _b = (C _Tr1 + C _a + C ₁ ) / (C ₂₄ + C _Tr1 + C _a + C ₁ ) (2)

実施例３は、本発明の第２の態様に係るブートストラップ回路に関する。上述したように、実施例３に係るブートストラップ回路から構成した走査回路の１段目の回路の構成及び動作について説明する。 Example 3 relates to a bootstrap circuit according to a second aspect of the present invention. As described above, the configuration and operation of the first stage circuit of the scanning circuit including the bootstrap circuit according to the third embodiment will be described.

図８の（Ａ）は、走査回路の１段目を構成する実施例３のブートストラップ回路の回路図である。図８の（Ｂ）は、実施例３のブートストラップ回路における模式的なタイミングチャートである。尚、２相クロックＣＫ₁，ＣＫ₂は同期してローレベル／ハイレベルが切り替わるとしてタイミングチャートを表した。 FIG. 8A is a circuit diagram of a bootstrap circuit according to a third embodiment that constitutes the first stage of the scanning circuit. FIG. 8B is a schematic timing chart in the bootstrap circuit of the third embodiment. The timing chart is shown on the assumption that the two-phase clocks CK ₁ and CK ₂ are switched between the low level and the high level in synchronization.

実施例３のブートストラップ回路は、上述した実施例１と同様に、同一導電型（ｎチャネル型）の第１トランジスタＴｒ₁、第２トランジスタＴｒ₂、及び、第３トランジスタＴｒ₃から構成されている。 The bootstrap circuit of the third embodiment is configured by the same conductivity type (n-channel type) first transistor Tr ₁ , second transistor Tr ₂ , and third transistor Tr ₃ as in the first embodiment. Yes.

実施例３のブートストラップ回路は、実施例１において説明したと同様に、第１トランジスタＴｒ₁においては、
（Ａ−１）一方のソース／ドレイン領域は、第２トランジスタＴｒ₂の一方のソース／ドレイン領域に接続され、出力部ＯＵＴ₁を構成し、
（Ａ−２）他方のソース／ドレイン領域には、２相のクロックＣＫ₁，ＣＫ₂のうち一方のクロック（ここではＣＫ₁）が印加され、
（Ａ−３）ゲート電極は、第３トランジスタＴｒ₃の一方のソース／ドレイン領域に接続されており、
第２トランジスタＴｒ₂においては、
（Ｂ−１）他方のソース／ドレイン領域は、所定の電圧Ｖ_ss（例えば０ボルト）が印加される電圧供給線ＰＳ₁に接続されており、
第３トランジスタＴｒ₃においては、
（Ｃ−１）他方のソース／ドレイン領域には、入力信号ＩＮ₁が印加され、
（Ｃ−２）ゲート電極には、２相のクロックＣＫ₁，ＣＫ₂のうち他方のクロック（ここではＣＫ₂）が印加され、
第１トランジスタＴｒ₁のゲート電極と第３トランジスタＴｒ₃の一方のソース／ドレイン領域とは、第３トランジスタＴｒ₃がオフ状態になると浮遊状態となるノード部Ｐ₁を構成するブートストラップ回路である。 As described in the first embodiment, the bootstrap circuit of the third embodiment has the same structure as that of the first transistor Tr ₁ .
(A-1) One source / drain region is connected to one source / drain region of the second transistor Tr ₂ to form an output unit OUT ₁ .
(A-2) One of the two-phase clocks CK ₁ and CK ₂ (here, CK ₁ ) is applied to the other source / drain region,
(A-3) The gate electrode is connected to one source / drain region of the third transistor Tr ₃ ,
In the second transistor Tr ₂ ,
(B-1) The other source / drain region is connected to a voltage supply line PS ₁ to which a predetermined voltage V _ss (for example, 0 V) is applied,
In the third transistor Tr ₃ ,
(C-1) An input signal IN ₁ is applied to the other source / drain region,
(C-2) The other clock (here, CK ₂ ) of the two-phase clocks CK ₁ and CK ₂ is applied to the gate electrode,
A first gate electrode of the transistor Tr ₁ and the third one of the source / drain region of the transistor Tr _3, is a bootstrap circuit the third transistor Tr ₃ constitute a node portion P ₁ which becomes a floating state turned off .

そして、第２トランジスタＴｒ₂のゲート電極には、２相のクロックＣＫ₁，ＣＫ₂のうち他方のクロック（ここではＣＫ₂）が印加され、ノード部Ｐ₁と第２トランジスタＴｒ₂のゲート電極との間に、容量部Ｃ₃₁が接続されている。 Then, the second gate electrode of the transistor Tr _2, is applied (CK ₂ here) among the clock CK _1, CK ₂ of 2 phases other clock, the gate electrode of the node portion P ₁ and the second transistor Tr ₂ The capacitor C ₃₁ is connected between the two.

容量部Ｃ₃₁の値は、ノード部Ｐ₁に対するクロックＣＫ₁の飛び込みとクロックＣＫ₂の飛び込みとが相殺するような値に設定されている。これにより、図７の（Ｂ）に示すように、［期間−Ｔ₂］や［期間−Ｔ₆］におけるノード部Ｐ₁の電位変動が軽減する。 The value of the capacitor C ₃₁ is set to such a value that the jump of the clock CK _{1 and} the jump of the clock CK ₂ with respect to the node P ₁ cancel each other. Accordingly, as shown in FIG. 7B, the potential fluctuation of the node portion P ₁ in [Period-T ₂ ] or [Period-T ₆ ] is reduced.

以下具体的に説明する。クロックＣＫ₁は、寄生容量Ｃ₁を経由してノードＰ₁に飛び込む。また、クロックＣＫ₂は、寄生容量Ｃ₃を経由する他、寄生容量Ｃ₂とブートストラップ動作のための容量部Ｃ_aを経由してノードＰ₁に飛び込む。 This will be specifically described below. The clock CK ₁ jumps into the node P ₁ via the parasitic capacitance C ₁ . The clock CK _2, in addition to through the parasitic capacitance C _3, jump to the node P ₁ via the capacitor portion C _a for the parasitic capacitance C ₂ and the bootstrap operation.

出力部ＯＵＴ₁には、走査線ＳＣＬ等の大きな負荷容量が接続される。従って、一般的に第１トランジスタＴｒ₁は大きなサイズ（例えばＷ／Ｌ＝１００／１０）とされる。これに対して、第３トランジスタＴｒ₃はブートストラップ動作を良好に行うためにリークを抑える必要があり、小さなサイズ（例えばＷ／Ｌ＝５／１０）とされる。また第２トランジスタＴｒ₂は、ローレベル（Ｖ_ss）を維持するための補完的な性格のトランジスタであり大きなサイズは必要とせず、例えばＷ／Ｌ＝１０／１０程度に設定される。 A large load capacitance such as the scanning line SCL is connected to the output unit OUT ₁ . Therefore, generally, the first transistor Tr ₁ has a large size (for example, W / L = 100/10). On the other hand, the third transistor Tr ₃ needs to suppress leakage in order to perform a bootstrap operation satisfactorily, and has a small size (for example, W / L = 5/10). The second transistor Tr ₂ is a transistor having a complementary character for maintaining a low level (V _ss ), and does not require a large size. For example, the second transistor Tr ₂ is set to about W / L = 10/10.

出力部ＯＵＴ₁に接続された負荷容量をＣ_SELと表すとき、負荷容量Ｃ_SELの値は寄生容量Ｃ₂に比べて非常に大きい。従って、クロックＣＫ₂の飛び込みのうち、寄生容量Ｃ₂とブートストラップ動作のための容量部Ｃ_aを経由して伝搬するものは、ノード部Ｐ₁の電位には殆ど影響を与えない。従って、クロックＣＫ₂の飛び込みを考慮するにあたり、寄生容量Ｃ₂とブートストラップ動作のための容量部Ｃ_aを経由して伝搬するものは無視することができる。 When representing the connected load capacitance on the output section OUT ₁ and C _SEL, the value of the load capacitance C _SEL is much larger than the parasitic capacitance C _2. Therefore, of the plunge of the clock CK _2, which propagates through the capacitor portion C _a for the parasitic capacitance C ₂ and the bootstrap operation, little effect on the potential of the node portion P _1. Therefore, in considering the dive clock CK _2, which propagates through the capacitor portion C _a for the parasitic capacitance C ₂ and the bootstrap operation it can be ignored.

以上説明したように、クロックＣＫ₁は、寄生容量Ｃ₁を経由してノードＰ₁に飛び込む。また、クロックＣＫ₂は、寄生容量Ｃ₃を経由してノードＰ₁に飛び込む。２相のクロックＣＫ₁，ＣＫ₂は逆相のクロックであるから、ノードＰ₁に伝搬するこれらのクロックの飛び込みは、ノードＰ₁の電位を相反する方向に変動させる。従って、寄生容量Ｃ₁の値と寄生容量Ｃ₃の値とが等しければ、クロックＣＫ₁の飛び込みとクロックＣＫ₂の飛び込みとは、相互に打ち消される。 As described above, the clock CK ₁ jumps into the node P ₁ via the parasitic capacitance C ₁ . Further, the clock CK ₂ jumps into the node P ₁ via the parasitic capacitance C ₃ . Since the clock CK _1, CK ₂ of two phases are of opposite phase clock, these clocks dive propagating to the node P ₁ varies the potential of the node P ₁ in opposite directions. Therefore, if the value of the parasitic capacitance C ₁ is equal to the value of the parasitic capacitance C ₃ , the jump of the clock CK _{1 and} the jump of the clock CK ₂ cancel each other.

しかしながら、上述した第１トランジスタＴｒ₁と第３トランジスタＴｒ₃のサイズの相違により、通常、寄生容量Ｃ₁の値は寄生容量Ｃ₃の値よりも大きい。従って、クロックＣＫ₁の飛び込みと、ＣＫ₂の飛び込みに差が生じ、ノードＰ₁の電位が変動する。 However, due to the difference in size between the first transistor Tr ₁ and the third transistor Tr ₃ described above, the value of the parasitic capacitance C _{1 is} usually larger than the value of the parasitic capacitance C ₃ . Therefore, a difference occurs between the jump of the clock CK _{1 and} the jump of CK ₂ , and the potential of the node P ₁ varies.

そこで、実施例３のブートストラップ回路にあっては、寄生容量Ｃ₃と並列に容量部Ｃ₃₁を接続し、ノードＰ₁に対するクロックＣＫ₁の飛び込みと、ＣＫ₂の飛び込みとの差によるノードＰ₁の電位の変動を軽減した。容量部Ｃ₃₁の値は、ノード部Ｐ₁の電位の変動量を測定するなどして、設計に応じて適宜設定すればよい。 Therefore, in the bootstrap circuit according to the third embodiment, the capacitor C ₃₁ is connected in parallel with the parasitic capacitor C _3, and the node P due to the difference between the jump of the clock CK _{1 and} the jump of CK ₂ to the node P ₁ . Reduced the potential fluctuation of ₁ . The value of the capacitor C ₃₁ may be set as appropriate according to the design, for example, by measuring the amount of fluctuation of the potential of the node P ₁ .

実施例４は、本発明の第３の態様に係るブートストラップ回路に関する。上述したように、実施例４に係るブートストラップ回路から構成した走査回路の１段目の回路の構成及び動作について説明する。 Example 4 relates to a bootstrap circuit according to a third aspect of the present invention. As described above, the configuration and operation of the first-stage circuit of the scanning circuit including the bootstrap circuit according to the fourth embodiment will be described.

図９は、走査回路の１段目を構成する実施例４のブートストラップ回路の回路図である。実施例４のブートストラップ回路は、上述した実施例１と同様に、同一導電型（ｎチャネル型）の第１トランジスタＴｒ₁、第２トランジスタＴｒ₂、及び、第３トランジスタＴｒ₃を備えている。 FIG. 9 is a circuit diagram of a bootstrap circuit according to a fourth embodiment that constitutes the first stage of the scanning circuit. The bootstrap circuit of the fourth embodiment includes a first transistor Tr ₁ , a second transistor Tr ₂ , and a third transistor Tr ₃ of the same conductivity type (n-channel type) as in the first embodiment. .

実施例４のブートストラップ回路は、実施例１において説明したと同様に、第１トランジスタＴｒ₁においては、
（Ａ−１）一方のソース／ドレイン領域は、第２トランジスタＴｒ₂の一方のソース／ドレイン領域に接続され、出力部ＯＵＴ₁を構成し、
（Ａ−２）他方のソース／ドレイン領域には、２相のクロックＣＫ₁，ＣＫ₂のうち一方のクロック（ここではＣＫ₁）が印加され、
（Ａ−３）ゲート電極は、第３トランジスタＴｒ₃の一方のソース／ドレイン領域に接続されており、
第２トランジスタＴｒ₂においては、
（Ｂ−１）他方のソース／ドレイン領域は、所定の電圧Ｖ_ss（例えば０ボルト）が印加される電圧供給線ＰＳ₁に接続されており、
第３トランジスタＴｒ₃においては、
（Ｃ−１）他方のソース／ドレイン領域には、入力信号ＩＮ₁が印加され、
（Ｃ−２）ゲート電極には、２相のクロックＣＫ₁，ＣＫ₂のうち他方のクロック（ここではＣＫ₂）が印加され、
第１トランジスタＴｒ₁のゲート電極と第３トランジスタＴｒ₃の一方のソース／ドレイン領域とは、第３トランジスタＴｒ₃がオフ状態になると浮遊状態となるノード部Ｐ₁を構成するブートストラップ回路である。 As described in the first embodiment, the bootstrap circuit of the fourth embodiment has the same structure as that of the first transistor Tr ₁ .
(A-1) One source / drain region is connected to one source / drain region of the second transistor Tr ₂ to form an output unit OUT ₁ .
(A-2) One of the two-phase clocks CK ₁ and CK ₂ (here, CK ₁ ) is applied to the other source / drain region,
(A-3) The gate electrode is connected to one source / drain region of the third transistor Tr ₃ ,
In the second transistor Tr ₂ ,
(B-1) The other source / drain region is connected to a voltage supply line PS ₁ to which a predetermined voltage V _ss (for example, 0 V) is applied,
In the third transistor Tr ₃ ,
(C-1) An input signal IN ₁ is applied to the other source / drain region,
(C-2) The other clock (here, CK ₂ ) of the two-phase clocks CK ₁ and CK ₂ is applied to the gate electrode,
A first gate electrode of the transistor Tr ₁ and the third one of the source / drain region of the transistor Tr _3, is a bootstrap circuit the third transistor Tr ₃ constitute a node portion P ₁ which becomes a floating state turned off .

そして、実施例４のブートストラップ回路は、同一導電型（ｎチャネル型）の第４トランジスタＴｒ₄₄を更に備えており、
第４トランジスタＴｒ₄₄においては、
（Ｃ−１）一方のソース／ドレイン領域は、反転回路Ｂ₄₁の入力側に接続されると共に、該反転回路Ｂ₄₁の出力側と第２トランジスタＴｒ₂のゲート電極とが接続されており、
（Ｃ−２）他方のソース／ドレイン領域は、入力信号が印加され、
（Ｃ−３）ゲート電極には、２相のクロックＣＫ₁，ＣＫ₂のうち他方のクロック（ここではＣＫ₂）が印加される。 The bootstrap circuit of Example 4 further includes a fourth transistor Tr ₄₄ of the same conductivity type (n-channel type),
In the fourth transistor Tr ₄₄ ,
Source / drain regions of the (C-1) one is connected to the input side of the inverting circuit B _41, and the gate electrode of the output side and the second transistor Tr ₂ of the inverting circuit B ₄₁ is connected,
(C-2) An input signal is applied to the other source / drain region,
(C-3) The other of the two-phase clocks CK ₁ and CK ₂ (here, CK ₂ ) is applied to the gate electrode.

図９に示すように、第４トランジスタＴｒ₄₄の一方のソース／ドレイン領域と反転回路Ｂ₄₁の入力側とが接続されてなるノード部を符号Ｑ₁で表し、反転回路Ｂ₄₁の出力側と第２トランジスタＴｒ₂のゲート電極とが接続されてなるノード部を符号Ｒ₁と表す。 As shown in FIG. 9 represents a node portion where the input side of the one of the source / drain regions and the inverting circuit B ₄₁ of the fourth transistor Tr ₄₄ is connected by the symbol Q _1, and the output side of the inverting circuit B ₄₁ A node portion connected to the gate electrode of the second transistor Tr ₂ is denoted by reference symbol R ₁ .

図１０の（Ａ）は、反転回路Ｂ₄₁の回路図である。図１０の（Ｂ）は、反転回路Ｂ₄₁の動作を説明するための模式的なタイミングチャートである。先ず、反転回路Ｂ₄₁の構成及び動作について説明する。 (A) in FIG. 10 is a circuit diagram of the inverting circuit B _41. (B) in FIG. 10 is a schematic timing chart for explaining the operation of the inverting circuit B _41. First, the configuration and operation of the inverting circuit B ₄₁ will be described.

この反転回路Ｂ₄₁の構成は、特開２００５−１４３０６８号公報の図５に開示された構成と同様である。尚、図１０の（Ａ）にあっては、参照番号や符号は一部変更して記載した。 The configuration of the inverting circuit B ₄₁ is the same as the configuration disclosed in FIG. 5 of JP-A-2005-143068. In FIG. 10A, reference numerals and symbols are partially changed.

図１０の（Ａ）に示すように、反転回路Ｂ₄₁は、４つのｎチャネル型トランジスタＴｒ₄₀，Ｔｒ₄₁，Ｔｒ₄₂，Ｔｒ₄₃、及び、容量部Ｃ_apから構成されている。トランジスタＴｒ₄₀，Ｔｒ₄₁，Ｔｒ₄₂，Ｔｒ₄₃も、ソース／ドレイン領域、チャネル形成領域、及び、ゲート電極を備えた、ｎチャネル型の薄膜トランジスタ（ＴＦＴ）から成り、上述した図示せぬ基板上に形成されている。容量部Ｃ_apは、実施例１において説明した容量部Ｃ₁₁，Ｃ_a等と同様に、絶縁層を挟んだ導電層から構成されている。 As shown in FIG. 10A, the inverting circuit B ₄₁ includes four n-channel transistors Tr ₄₀ , Tr ₄₁ , Tr ₄₂ , Tr ₄₃ , and a capacitor part C _ap . The transistors Tr ₄₀ , Tr ₄₁ , Tr ₄₂ , and Tr ₄₃ are also composed of n-channel thin film transistors (TFTs) each including a source / drain region, a channel formation region, and a gate electrode. Is formed. Capacitance section C _ap, like the capacitor portion C _11, C _a, etc. described in Example 1, and a conductive layer sandwiching the insulating layer.

トランジスタＴｒ₄₀においては、一方のソース／ドレイン領域は、トランジスタＴｒ₄₁の一方のソース／ドレイン領域に接続されており、他方のソース／ドレイン領域に電圧Ｖ_ssが印加され、ゲート電極にノード部Ｑ₁側から入力信号が印加される。トランジスタＴｒ₄₀の一方のソース／ドレイン領域と、トランジスタＴｒ₄₁の一方のソース／ドレイン領域との接続部から、ノード部Ｒ₁側に反転した出力が印加される。トランジスタＴｒ₄₁は、他方のソース／ドレイン領域に電圧Ｖ_ddが印加され、負荷抵抗として作用する。 In the transistor Tr ₄₀ , one source / drain region is connected to one source / drain region of the transistor Tr ₄₁ , the voltage V _ss is applied to the other source / drain region, and the node portion Q is applied to the gate electrode. _An input signal is applied from the ₁ side. An inverted output is applied to the node portion R ₁ side from a connection portion between one source / drain region of the transistor Tr ₄₀ and one source / drain region of the transistor Tr ₄₁ . The transistor Tr ₄₁ has a voltage V _dd applied to the other source / drain region and acts as a load resistance.

容量部Ｃ_apは、トランジスタＴｒ₄₁のゲート電極と一方のソース／ドレイン領域との間に接続されており、トランジスタＴｒ₄₁と共にブートストラップ回路を構成する。トランジスタＴｒ₄₂は、一方のソース／ドレイン領域がトランジスタＴｒ₄₁のゲート電極に接続されており、他方のソース／ドレイン領域に電圧Ｖ_ddが印加され、ゲート電極にリファレンス信号ＲＥＦ₁が与えられる。このトランジスタＴｒ₄₂の一方のソース／ドレイン領域とトランジスタＴｒ₄₁のゲート電極の接続点をノード部Ｎと表す。トランジスタＴｒ₄₃は、一方のソース／ドレイン領域がノード部Ｎに接続されており、他方のソース／ドレイン領域に電圧Ｖ_ssが印加され、ゲート電極にリファレンス信号ＲＥＦ₂が印加される。 The capacitor part C _ap is connected between the gate electrode of the transistor Tr ₄₁ and one of the source / drain regions, and constitutes a bootstrap circuit together with the transistor Tr ₄₁ . In the transistor Tr ₄₂ , one source / drain region is connected to the gate electrode of the transistor Tr ₄₁ , the voltage V _dd is applied to the other source / drain region, and the reference signal REF ₁ is applied to the gate electrode. The connection point of the gate electrode of one of the source / drain region of the transistor Tr ₄₁ of the transistor Tr ₄₂ represents a node portion N. In the transistor Tr ₄₃ , one source / drain region is connected to the node portion N, the voltage V _ss is applied to the other source / drain region, and the reference signal REF ₂ is applied to the gate electrode.

図１０の（Ｂ）は、ノード部Ｑ₁側からの入力（以下、入力信号ＩＮ_Q1と表記する場合がある）、リファレンス信号ＲＥＦ₁，ＲＥＦ₂、ノード部Ｎの電位及びノード部Ｒ₁側への出力（以下、出力信号ＯＵＴ_R1と表記する場合がある）の各レベル及びタイミング関係を示す。リファレンス信号ＲＥＦ₁は、入力信号ＩＮ_Q1のレベルがハイレベル（Ｖ_dd）からローレベル（Ｖ_ss）に変化する前、換言すれば入力信号ＩＮ_Q1のレベルがハイレベルの終わり近くで一定期間だけハイレベルとなる。リファレンス信号ＲＥＦ₂は、入力信号ＩＮ_Q1のレベルがローレベルからハイレベルに変化したときに、一定期間だけハイレベルとなる。 FIG. 10B shows an input from the node portion Q ₁ side (hereinafter sometimes referred to as an input signal IN _Q1 ), reference signals REF ₁ and REF ₂ , the potential of the node portion N, and the node portion R ₁ side. Each level and timing relationship of the output to the output (hereinafter sometimes referred to as an output signal OUT _R1 ) is shown. Reference signal REF _1, the front level of the input signal IN _Q1 is changes from the high level (V _dd) to low level (V _ss), the level of the input signal IN _Q1 in other words predetermined period near the end of the high level Become high level. The reference signal REF ₂ becomes high level for a certain period when the level of the input signal IN _Q1 changes from low level to high level.

反転回路Ｂ₄₁において、トランジスタＴｒ₄₁のゲート電極の電位（ノード部Ｎの電位）を、入力信号ＩＮ_Q1のレベルがローレベルからハイレベルに変化したときにローレベルにリセットするトランジスタＴｒ₄₃を設けたことにより、入力信号ＩＮ_Q1がハイレベルの状態では、トランジスタＴｒ₄₁が完全にオフ状態になり、トランジスタＴｒ₄₁に貫通電流は流れない。従って、出力信号ＯＵＴ_R1の電位が貫通電流によって変動することがなく、出力信号ＯＵＴ_R1のレベルとしてＶ_ssを取り出すことができる。 In the inverting circuit B ₄₁ , a transistor Tr ₄₃ is provided that resets the potential of the gate electrode of the transistor Tr ₄₁ (the potential of the node portion N) to a low level when the level of the input signal IN _Q1 changes from a low level to a high level. As a result, when the input signal IN _Q1 is at a high level, the transistor Tr ₄₁ is completely turned off and no through current flows through the transistor Tr ₄₁ . Therefore, the potential of the output signal OUT _R1 does not fluctuate due to the through current, and V _ss can be extracted as the level of the output signal OUT _R1 .

また、入力信号ＩＮ_Q1のレベルがハイレベルからローレベルに変化する前に、トランジスタＴｒ₄₁のゲート電極の電位（ノード部Ｎの電位）を、ハイレベルにプリチャージするトランジスタＴｒ₄₂を設けたことにより、このトランジスタＴｒ₄₂によるプリチャージ状態から、入力信号ＩＮ_Q1のレベルがローレベルに変化した際に、容量部Ｃ_apによる容量結合によってトランジスタＴｒ₄₁のゲート電極の電位がハイレベルよりもさらにプラス側の電位まで上げられる。その結果、出力信号ＯＵＴ_R1のレベルとしてＶ_ddを取り出すことができる。 In addition, the transistor Tr ₄₂ for precharging the gate electrode potential (the potential of the node portion N) of the transistor Tr ₄₁ to the high level before the level of the input signal IN _Q1 changes from the high level to the low level is provided. Thus, when the level of the input signal IN _Q1 changes to a low level from the precharged state by the transistor Tr ₄₂ , the potential of the gate electrode of the transistor Tr ₄₁ is further increased from the high level due to capacitive coupling by the capacitor part C _ap. To the side potential. As a result, V _dd can be extracted as the level of the output signal OUT _R1 .

図１１は、図９のブートストラップ回路における模式的なタイミングチャートである。実施例４にあっては、反転回路Ｂ₄₁の動作により、［期間−Ｔ₁］の始期から［期間−Ｔ₃］において入力ＩＮ₁が立ち上がるまでの間、及び、［期間−Ｔ₅］においてクロックＣＫ₂が立ち上がった後から［期間−Ｔ₆］の終期までの間、ノード部Ｒ₁の電位がハイレベルに保たれる。これらの期間にあっては、出力部ＯＵＴ₁にはオン状態の第２トランジスタＴｒ₂を介して電圧Ｖ_ssが印加される。そして、［期間−Ｔ₃］においてクロックＣＫ₂と入力信号ＩＮ₁がハイレベルの間は、出力部ＯＵＴ₁にはローレベルのクロックＣＫ₁が印加される。また、［期間−Ｔ₄］においてクロックＣＫ₁が立ち下がった後から、［期間−Ｔ₅］においてクロックＣＫ₂が立ち上がるまでの間も、出力部ＯＵＴ₁にはローレベルのクロックＣＫ₁が印加される。 FIG. 11 is a schematic timing chart in the bootstrap circuit of FIG. In the fourth embodiment, by the operation of the inverting circuit B ₄₁ , the period from the start of [Period -T ₁ ] to the rise of input IN ₁ in [Period -T ₃ ] and in [Period -T ₅ ]. between after the clock CK ₂ has risen up to the end of [period -T _6], the potential of the node portion R ₁ is kept at a high level. During these periods, the voltage V _ss is applied to the output part OUT ₁ through the second transistor Tr ₂ in the on state. Then, while the clock CK ₂ and the input signal IN ₁ is at a high level in the period -T _3], the clock CK ₁ of a low level is applied to the output unit OUT _1. Further, the low level clock CK ₁ is applied to the output section OUT ₁ after the clock CK ₁ falls in [Period -T ₄ ] until the clock CK ₂ rises in [Period -T ₅ ]. Is done.

従って、実施例４のブートストラップ回路にあっては、出力部ＯＵＴ₁がローレベルであるときは、電圧Ｖ_ssあるいはローレベルのクロックＣＫ₁が印加された状態にあり浮遊状態とならない。従って、容量部Ｃ_aや寄生容量Ｃ₂を介した飛び込みによって出力部ＯＵＴ₁の電位が変動せず、飛び込みによる影響を軽減することができる。 Therefore, in the bootstrap circuit according to the fourth embodiment, when the output unit OUT ₁ is at the low level, the voltage V _ss or the low level clock CK ₁ is applied and the floating state does not occur. Accordingly, the potential of the output unit OUT ₁ does not fluctuate due to jumping through the capacitive part _Ca and the parasitic capacitance C _2, and the influence of jumping can be reduced.

尚、反転回路として、発明者が特願２００８−２６７４２号、特願２００８−２６７４２号において提案した種々のインバータ回路（反転回路）を用いた構成とすることもできる。図１２の（Ａ）は、特願２００８−２６７４２号の実施例１に係るインバータ回路（反転回路）１１０の回路図である。図１２の（Ｂ）及び（Ｃ）は、図１２の（Ａ）に示すインバータ回路１１０の動作を説明するための模式的なタイミングチャートである。 In addition, as an inversion circuit, it can also be set as the structure using the various inverter circuits (inversion circuit) which the inventor proposed in Japanese Patent Application No. 2008-26742 and Japanese Patent Application No. 2008-26742. FIG. 12A is a circuit diagram of an inverter circuit (inverting circuit) 110 according to the first embodiment of Japanese Patent Application No. 2008-26742. 12B and 12C are schematic timing charts for explaining the operation of the inverter circuit 110 shown in FIG.

図１２の（Ａ）を参照して、インバータ回路１１０の構成を説明する。インバータ回路１１０は、同一導電型（例えばｎチャネル型）のトランジスタＱ_{n_1}、トランジスタＱ_{n_2}、及び、トランジスタＱ_{n_3}から構成され、
トランジスタＱ_{n_1}においては、
（Ａ−１）一方のソース／ドレイン領域は、トランジスタＱ_{n_2}の一方のソース／ドレイン領域に接続され、出力部ＯＵＴを構成し、
トランジスタＱ_{n_2}においては、
（Ｂ−１）他方のソース／ドレイン領域は第２電圧供給線ＰＳ₂に接続されており、
（Ｂ−２）ゲート電極は、トランジスタＱ_{n_3}の一方のソース／ドレイン領域に接続されており、
トランジスタＱ_{n_3}においては、
（Ｃ−１）ゲート電極は他方のソース／ドレイン領域に接続されている、
インバータ回路である。 The configuration of the inverter circuit 110 will be described with reference to FIG. The inverter circuit 110 includes a transistor Q _{n_1} , a transistor Q _{n_2} , and a transistor Q _{n_3} of the same conductivity type (for example, n-channel type),
In the transistor Q _{n_1} ,
(A-1) One source / drain region is connected to one source / drain region of the transistor Q _{n_2} to form an output unit OUT,
In transistor Q _{n_2} ,
(B-1) The other source / drain region is connected to the second voltage supply line PS ₂ ,
(B-2) The gate electrode is connected to one source / drain region of the transistor Q _{n_3} ,
In the transistor Q _{n_3} ,
(C-1) The gate electrode is connected to the other source / drain region.
It is an inverter circuit.

インバータ回路１１０は、更に、同一導電型のトランジスタＱ_{n_14}を備えている。トランジスタＱ_{n_3}の他方のソース／ドレイン領域は第２電圧供給線ＰＳ₂に接続されている。トランジスタＱ_{n_2}のゲート電極とトランジスタＱ_{n_3}の一方のソース／ドレイン領域とが接続されたノード部Ａには、トランジスタＱ_{n_14}の一方のソース／ドレイン領域が接続されている。トランジスタＱ_{n_1}の他方のソース／ドレイン領域及びトランジスタＱ_{n_14}の他方のソース／ドレイン領域は、電圧供給線ＰＳ₁に接続されている。トランジスタＱ_{n_1}のゲート電極及びトランジスタＱ_{n_14}のゲート電極には入力信号ＩＮが印加される。 The inverter circuit 110 further includes a transistor Q _{n — 14} having the same conductivity type. The other source / drain region of the transistor Q _{n —} ₃ is connected to the second voltage supply line PS ₂ . One source / drain region of the transistor Q _{n —} ₁₄ is connected to the node portion A where the gate electrode of the transistor Q _{n — 2} and one source / drain region of the transistor Q _{n — 3} are connected. The other source / drain region of the transistor Q _{n_1 and} the other source / drain region of the transistor Q _{n —} ₁₄ are connected to the voltage supply line PS ₁ . The gate electrode of the gate electrode and the transistor Q _{N_14} transistor Q _{n_1} input signal IN is applied.

インバータ回路１１０を構成するトランジスタＱ_{n_1}、トランジスタＱ_{n_2}、トランジスタＱ_{n_3}、及び、トランジスタＱ_{n_14}は、ソース／ドレイン領域、チャネル形成領域、及び、ゲート電極を備えた、ｎチャネル型の薄膜トランジスタ（ＴＦＴ）から成る。これらのトランジスタは、図示せぬ基板上に形成されている。 Transistor Q _{n_1} constituting the inverter circuit 110, the transistors Q _{n_2,} transistors Q _{n_3} and the transistor Q _{N_14,} the source / drain regions, a channel formation region, and including a gate electrode, the n-channel type thin film transistor (TFT) Consists of. These transistors are formed on a substrate (not shown).

尚、トランジスタＱ_{n_2}のゲート電極と一方のソース／ドレイン領域との間にブートストラップ容量としての容量部Ｃ_apが接続されている。例えば絶縁層を挟んだ導電層から構成された容量部Ｃ_apも、上述した図示せぬ基板上に形成されている。 Note that a capacitor part C _ap as a bootstrap capacitor is connected between the gate electrode of the transistor Q _{n_2} and one of the source / drain regions. For example, the capacitor part C _ap composed of a conductive layer with an insulating layer interposed therebetween is also formed on the substrate (not shown).

第２電圧供給線ＰＳ₂からは所定の電圧Ｖ_ddが供給され、電圧供給線ＰＳ₁からは所定の電圧Ｖ_ssが供給される。トランジスタＱ_{n_1}のゲート電極には入力信号ＩＮが印加される。入力信号ＩＮのローレベルは電圧Ｖ_ss、ハイレベルは電圧Ｖ_ddであるとして、インバータ回路１１０の動作を説明する。 A predetermined voltage V _dd is supplied from the second voltage supply line PS _2, and a predetermined voltage V _ss is supplied from the voltage supply line PS ₁ . An input signal IN is applied to the gate electrode of the transistor Q _{n_1} . The operation of the inverter circuit 110 will be described on the assumption that the low level of the input signal IN is the voltage V _ss and the high level is the voltage V _dd .

インバータ回路１１０にあっては、トランジスタＱ_{n_1}をオン状態とする入力信号ＩＮが印加された状態にあっては、トランジスタＱ_{n_14}もオン状態となる。従って、図１２の（Ｂ）に示すように、期間Ｔ₂において、上記ノード部Ａの電位Ｖ_A2は、（Ｖ_dd−Ｖ_{th_3}）から電圧供給線ＰＳ₁の電位Ｖ_ss側に近づく。ローレベルの出力の値はトランジスタＱ_{n_1}のオン抵抗の値と、ゲート電極により低い値の電圧が印加された状態のトランジスタＱ_{n_2}の抵抗値との分圧比によって定まる。従って、期間Ｔ₂における出力Ｖ_OUT2は、よりＶ_ssに近づく。一方、期間Ｔ₃にあっては背景技術において説明したと同様のブートストラップ動作が起こり、ノード部Ａの電位Ｖ_A3はハイレベルであるＶ_ddを越える。そして（Ｖ_A3−Ｖ_dd）の値がトランジスタＱ_{n_2}の閾値電圧Ｖ_{th_2}の値を超えるように設定されていれば、期間Ｔ₃においてインバータ回路１１０の出力Ｖ_OUT3は完全なハイレベル（Ｖ_dd）に達する。 In the inverter circuit 110, in a state where the input signal IN to the transistor Q _{n_1} the ON state is applied, the transistor Q _{N_14} is also turned on. Accordingly, as shown in FIG. 12B, the potential V _A2 of the node portion A approaches the potential V _ss side of the voltage supply line PS ₁ from (V _dd −V _{th — 3} ) in the period T ₂ . The value of the output of the low level determined by the partial pressure ratio between the value of the on resistance of the transistor Q _{n_1,} and the resistance value of the transistor Q _{n_2} state where the voltage of the low value by the gate electrode is applied. Therefore, the output V _OUT2 in the period T ₂ is closer to V _ss . On the other hand, in the period T ₃ , a bootstrap operation similar to that described in the background art occurs, and the potential V _A3 of the node portion A exceeds the high level V _dd . If the value of (V _A3 −V _dd ) is set to exceed the value of the threshold voltage V _{th_2} of the transistor Q _{n_2} , the output V _OUT3 of the inverter circuit 110 is completely high level (V _{dd) in the} period T ₃ . ).

尚、インバータ回路１１０にあっては、入力信号ＩＮはトランジスタＱ_{n_1}のゲート−ソース間電圧（Ｖ_gs）となる。入力信号ＩＮのハイレベルが電圧Ｖ_ddに至らない場合であっても、インバータ回路１１０は動作する。具体的には、図１２の（Ｃ）に示すように、期間Ｔ₂において入力信号ＩＮの値がトランジスタＱ_{n_1}の閾値電圧Ｖ_{th_1}を超えれば、インバータ回路１１０の出力はハイレベルからローレベルへと向かう。従って、インバータ回路１１０はレベルシフタとしても動作する。 In the inverter circuit 110, the input signal IN is the gate-source voltage (V _gs ) of the transistor Q _{n_1} . Even when the high level of the input signal IN does not reach the voltage _Vdd , the inverter circuit 110 operates. Specifically, as shown in FIG. 12C, when the value of the input signal IN exceeds the threshold voltage V _{th_1} of the transistor Q _{n_1} in the period T ₂ , the output of the inverter circuit 110 _changes from the high level to the low level. Head to. Therefore, the inverter circuit 110 also operates as a level shifter.

実施例５は実施例４の変形である。上述したように、実施例５に係るブートストラップ回路から構成した走査回路の１段目の回路の構成及び動作について説明する。 The fifth embodiment is a modification of the fourth embodiment. As described above, the configuration and operation of the first stage circuit of the scanning circuit configured by the bootstrap circuit according to the fifth embodiment will be described.

図１３は、走査回路の１段目を構成する実施例５のブートストラップ回路の回路図である。実施例５のブートストラップ回路は、第４トランジスタＴｒ₄₄の一方のソース／ドレイン領域と反転回路Ｂ₄₁の入力側とが接続された部分と電圧供給線ＰＳ₁との間に、容量部Ｃ₅₁が接続されている点を除く他、実施例４のブートストラップ回路と同様の構成である。 FIG. 13 is a circuit diagram of a bootstrap circuit according to the fifth embodiment that constitutes the first stage of the scanning circuit. The bootstrap circuit according to the fifth embodiment includes a capacitor C ₅₁ between a portion where one source / drain region of the fourth transistor Tr ₄₄ and the input side of the inverting circuit B ₄₁ are connected to the voltage supply line PS _1. The configuration is the same as that of the bootstrap circuit of the fourth embodiment except that is connected.

実施例５のブートストラップ回路の動作は、実施例４において図１１を参照して説明したと同様であるので説明を省略する。容量部Ｃ₅₁は、ノード部Ｑ₁の電位を保持する保持容量として作用する。これにより、反転回路Ｂ₄₁の動作がより安定したものとなり、ひいては、ブートストラップ回路の動作をより安定したものとすることができる。 The operation of the bootstrap circuit according to the fifth embodiment is the same as that described with reference to FIG. Capacitor C ₅₁ functions as a storage capacitor that holds the potential of node Q ₁ . As a result, the operation of the inverting circuit B ₄₁ becomes more stable, and as a result, the operation of the bootstrap circuit can be made more stable.

実施例６も実施例４の変形である。上述したように、実施例６に係るブートストラップ回路から構成した走査回路の１段目の回路の構成及び動作について説明する。 The sixth embodiment is also a modification of the fourth embodiment. As described above, the configuration and operation of the first stage circuit of the scanning circuit including the bootstrap circuit according to the sixth embodiment will be described.

図１４は、走査回路の１段目を構成する実施例６のブートストラップ回路の回路図である。実施例６のブートストラップ回路は、第４トランジスタＴｒ₄₄の一方のソース／ドレイン領域と反転回路Ｂ₄₁の入力側とが接続された部分と第１トランジスタＴｒ₁の他方のソース／ドレイン領域との間に、容量部Ｃ₆₁が接続されている点を除く他、実施例４のブートストラップ回路と同様の構成である。尚、第４トランジスタＴｒ₄₄のゲート電極と一方のソース／ドレイン領域との間の寄生容量を符号Ｃ₄₄で表す。 FIG. 14 is a circuit diagram of a bootstrap circuit according to the sixth embodiment that constitutes the first stage of the scanning circuit. The bootstrap circuit according to the sixth embodiment includes a portion where one source / drain region of the fourth transistor Tr ₄₄ and the input side of the inverting circuit B ₄₁ are connected to the other source / drain region of the first transistor Tr ₁ . The configuration is the same as that of the bootstrap circuit of the fourth embodiment except that the capacitor C ₆₁ is connected therebetween. A parasitic capacitance between the gate electrode of the fourth transistor Tr ₄₄ and one of the source / drain regions is denoted by reference numeral C ₄₄ .

実施例６のブートストラップ回路の動作は、実施例４において図１１を参照して説明したと同様であるので説明を省略する。容量部Ｃ₆₁は、ノードＰ₁に対するクロックＣＫ₁の飛び込みと、ＣＫ₂の飛び込みとの差を少なくするように作用する。より具体的には、寄生容量Ｃ₄₄を介したクロックＣＫ₂の飛び込みと、容量部Ｃ₆₁を介したクロックＣＫ₁の飛び込みとが相殺される。これにより、ブートストラップ回路の動作をより安定したものとすることができる。 The operation of the bootstrap circuit according to the sixth embodiment is the same as that described with reference to FIG. Capacitor C ₆₁ acts to reduce the difference between the jump of clock CK _{1 and} the jump of CK ₂ to node P ₁ . More specifically, the jump of the clock CK ₂ via the parasitic capacitor C ₄₄ and the jump of the clock CK ₁ via the capacitor C ₆₁ are offset. Thereby, the operation of the bootstrap circuit can be made more stable.

実施例７は、本発明の第４の態様に係るブートストラップ回路に関する。上述したように、実施例７に係るブートストラップ回路から構成した走査回路の１段目の回路の構成及び動作について説明する。 Example 7 relates to a bootstrap circuit according to a fourth aspect of the present invention. As described above, the configuration and operation of the first-stage circuit of the scanning circuit including the bootstrap circuit according to the seventh embodiment will be described.

図１５は、走査回路の１段目を構成する実施例７のブートストラップ回路の回路図である。実施例７のブートストラップ回路は、上述した実施例１と同様に、同一導電型（ｎチャネル型）の第１トランジスタＴｒ₁、第２トランジスタＴｒ₂、及び、第３トランジスタＴｒ₃から構成されている。図１６は、図１５に示すブートストラップ回路の模式的なタイミングチャートである。 FIG. 15 is a circuit diagram of a bootstrap circuit according to a seventh embodiment that constitutes the first stage of the scanning circuit. The bootstrap circuit of the seventh embodiment is composed of a first transistor Tr ₁ , a second transistor Tr ₂ , and a third transistor Tr ₃ of the same conductivity type (n-channel type) as in the first embodiment. Yes. FIG. 16 is a schematic timing chart of the bootstrap circuit shown in FIG.

実施例７のブートストラップ回路は、実施例１において説明したと同様に、第１トランジスタＴｒ₁においては、
（Ａ−１）一方のソース／ドレイン領域は、第２トランジスタＴｒ₂の一方のソース／ドレイン領域に接続され、出力部ＯＵＴ₁を構成し、
（Ａ−２）他方のソース／ドレイン領域には、２相のクロックＣＫ₁，ＣＫ₂のうち一方のクロック（ここではＣＫ₁）が印加され、
（Ａ−３）ゲート電極は、第３トランジスタＴｒ₃の一方のソース／ドレイン領域に接続されており、
第２トランジスタＴｒ₂においては、
（Ｂ−１）他方のソース／ドレイン領域は、所定の電圧Ｖ_ss（例えば０ボルト）が印加される電圧供給線ＰＳ₁に接続されており、
第３トランジスタＴｒ₃においては、
（Ｃ−１）他方のソース／ドレイン領域には、入力信号ＩＮ₁が印加され、
（Ｃ−２）ゲート電極には、２相のクロックＣＫ₁，ＣＫ₂のうち他方のクロック（ここではＣＫ₂）が印加され、
第１トランジスタＴｒ₁のゲート電極と第３トランジスタＴｒ₃の一方のソース／ドレイン領域とは、第３トランジスタＴｒ₃がオフ状態になると浮遊状態となるノード部Ｐ₁を構成するブートストラップ回路である。 As described in the first embodiment, the bootstrap circuit of the seventh embodiment has the same structure as that of the first transistor Tr ₁ .
(A-1) One source / drain region is connected to one source / drain region of the second transistor Tr ₂ to form an output unit OUT ₁ .
(A-2) One of the two-phase clocks CK ₁ and CK ₂ (here, CK ₁ ) is applied to the other source / drain region,
(A-3) The gate electrode is connected to one source / drain region of the third transistor Tr ₃ ,
In the second transistor Tr ₂ ,
(B-1) The other source / drain region is connected to a voltage supply line PS ₁ to which a predetermined voltage V _ss (for example, 0 V) is applied,
In the third transistor Tr ₃ ,
(C-1) An input signal IN ₁ is applied to the other source / drain region,
(C-2) The other clock (here, CK ₂ ) of the two-phase clocks CK ₁ and CK ₂ is applied to the gate electrode,
A first gate electrode of the transistor Tr ₁ and the third one of the source / drain region of the transistor Tr _3, is a bootstrap circuit the third transistor Tr ₃ constitute a node portion P ₁ which becomes a floating state turned off .

そして、第２トランジスタＴｒ₂のゲート電極には、２相のクロックＣＫ₁，ＣＫ₂のうち他方のクロック（ここではＣＫ₂）が印加される。実施例７のブートストラップ回路は、更に、同一導電型（ｎチャネル型）の第４トランジスタＴｒ₇₄及び第５トランジスタＴｒ₇₅から成る回路部を少なくとも１つ備えており、
各回路部においては、
（Ｄ−１）第４トランジスタＴｒ₇₄のゲート電極は、第５トランジスタＴｒ₇₅の一方のソース／ドレイン領域に接続されており、
（Ｄ−２）第５トランジスタＴｒ₇₅の他方のソース／ドレイン領域には、入力信号ＩＮ₁が印加され、
２相のクロックＣＫ₁，ＣＫ₂のうち一方のクロック（ここではＣＫ₁）は、直列に接続された各第４トランジスタＴｒ₇₄を介して、第１トランジスタＴｒ₁の他方のソース／ドレイン領域に印加される。また、出力部ＯＵＴ₁と、第４トランジスタのゲート電極と第５トランジスタの一方のソース／ドレイン領域とが接続された部分との間に、ブートストラップ補完容量として容量部Ｃ_bが接続されている。 The other of the two-phase clocks CK ₁ and CK ₂ (here, CK ₂ ) is applied to the gate electrode of the second transistor Tr ₂ . The bootstrap circuit of the seventh embodiment further includes at least one circuit unit including the fourth transistor Tr ₇₄ and the fifth transistor Tr _{75 of} the same conductivity type (n-channel type),
In each circuit part,
(D-1) a gate electrode of the fourth transistor Tr ₇₄ is connected to one source / drain region of the fifth transistor Tr _75,
(D-2) The input signal IN ₁ is applied to the other source / drain region of the fifth transistor Tr ₇₅ ,
One of the two-phase clocks CK ₁ and CK ₂ (here, CK ₁ ) passes through the fourth transistor Tr ₇₄ connected in series to the other source / drain region of the first transistor Tr _1. Applied. Further, an output section OUT _1, between the gate electrode and the one of the source / drain region and is connected portion of the fifth transistor of the fourth transistor, capacitor portion C _b is connected as a bootstrap complementary capacitor .

図１５から明らかなように、この構成によれば、第４トランジスタＴｒ₇₄及び第５トランジスタＴｒ₇₅から成る回路部においてもブートストラップ動作が起こる。第４トランジスタＴｒ₇₄のゲート電極と第５トランジスタＴｒ₇₅の一方のソース／ドレイン領域とは、第５トランジスタＴｒ₇₅がオフ状態になると浮遊状態となるノード部Ｑ₁を構成する。第４トランジスタＴｒ₇₄の片側のソース／ドレイン領域と第１トランジスタＴｒ₁の他方のソース／ドレイン領域は接続され、ノード部Ｒ₁を構成する。第４トランジスタＴｒ₇₄の残りのソース／ドレイン領域にはクロックＣＫ₁が印加される。ノード部Ｒ₁は、クロックＣＫ₁の影響を受けて変動しやすい。このため、容量部Ｃ_bがブートストラップ動作以外の影響を受け難くするために、容量部Ｃ_bをノード部Ｒ₁ではなく出力部ＯＵＴ₁に接続した。このように、実施例７のブートストラップ回路は、ブートストラップ動作が起こる回路部分が複数並列に接続された構成を備えている。符号Ｃ₇₄は、第４トランジスタＴｒ₇₄のゲート電極とクロックＣＫ₁が印加されるソース／ドレイン領域との間の寄生容量である。符号Ｃ₇₅は、第５トランジスタＴｒ₇₅のゲート電極と一方のソース／ドレイン領域との間の寄生容量である。 As is apparent from FIG. 15, according to this configuration, the bootstrap operation also occurs in the circuit unit including the fourth transistor Tr ₇₄ and the fifth transistor Tr ₇₅ . A gate electrode of the fourth transistor Tr ₇₄ and one of the source / drain region of the fifth transistor Tr _75, the fifth transistor Tr ₇₅ constitutes the node portions Q ₁ serving as a floating state turned off. The source / drain region on one side of the fourth transistor Tr _{74 and} the other source / drain region of the first transistor Tr ₁ are connected to form a node portion R ₁ . The clock CK ₁ is applied to the remaining source / drain regions of the fourth transistor Tr ₇₄ . The node portion R ₁ is likely to fluctuate due to the influence of the clock CK ₁ . Thus, the capacitor portion C _b connected to less affected than the bootstrap operation, the capacitor portion C _b to the node unit output unit OUT ₁ instead R _1. As described above, the bootstrap circuit of the seventh embodiment has a configuration in which a plurality of circuit portions in which the bootstrap operation occurs are connected in parallel. A symbol C ₇₄ is a parasitic capacitance between the gate electrode of the fourth transistor Tr ₇₄ and the source / drain region to which the clock CK ₁ is applied. A symbol C ₇₅ is a parasitic capacitance between the gate electrode of the fifth transistor Tr ₇₅ and one source / drain region.

実施例１の説明において、寄生容量を考慮したときの従来のブートストラップ回路の動作に言及した。そして、図３の（Ａ）に示す回路にあっては、ノード部Ｐ₁を構成する第１トランジスタＴｒ₁のゲート電極と、クロックＣＫ₁が印加される第１トランジスタＴｒ₁の他方のソース／ドレイン領域とは寄生容量Ｃ₁により静電的に結合し、例えば、図３の（Ｂ）に示す［期間−Ｔ₂］や［期間−Ｔ₆］にあっては、クロックＣＫ₁の立ち上がりに応じてノード部Ｐ₁の電位は上昇することを説明した。また、クロックＣＫ₁は、第１トランジスタＴｒ₁の他方のソース／ドレイン領域に印加されているので、ノード部Ｐ₁の電位の上昇が、第１トランジスタＴｒ₁にリークを起こさせる程度まで達してしまうと、出力部ＯＵＴ₁の電位は上昇し、ローレベルを維持することができないといった問題が生ずることを説明した。 In the description of the first embodiment, the operation of the conventional bootstrap circuit when the parasitic capacitance is considered is mentioned. In the circuit shown in FIG. 3A, the gate electrode of the first transistor Tr ₁ constituting the node portion P ₁ and the other source / source of the first transistor Tr ₁ to which the clock CK ₁ is applied. the drain region coupled electrostatically by the parasitic capacitance C _1, for example, in the shown in FIG. 3 (B) [period -T _2] and [period -T _6] is the rising edge of the clock CK ₁ Accordingly, it has been explained that the potential of the node portion P ₁ rises. The clock CK _1, since it is applied to the other source / drain region of the first transistor Tr _1, increase in the potential node portion P ₁ is reached to the extent to cause leaks to the first transistor Tr ₁ In other words, it has been explained that the potential of the output part OUT ₁ rises and the low level cannot be maintained.

図１５に示す回路においては、ノード部Ｑ₁に対して、図３の（Ａ）を参照して説明したと同様の現象が起こる。即ち、ノード部Ｑ₁を構成する第４トランジスタＴｒ₇₄のゲート電極と、クロックＣＫ₁が印加される第４トランジスタＴｒ₇₄のソース／ドレイン領域とは寄生容量Ｃ₁により静電的に結合し、図１６に示す［期間−Ｔ₂］や［期間−Ｔ₆］にあっては、クロックＣＫ₁の立ち上がりに応じてノード部Ｑ₁の電位は上昇する。 In the circuit shown in FIG. 15, the node unit Q _1, the same phenomenon as that described with reference occurs the (A) in FIG. That is, the gate electrode of the fourth transistor Tr ₇₄ constituting the node portion Q ₁ and the source / drain region of the fourth transistor Tr ₇₄ to which the clock CK ₁ is applied are electrostatically coupled by the parasitic capacitance C ₁ , In [Period -T ₂ ] and [Period -T ₆ ] shown in FIG. 16, the potential of the node portion Q ₁ rises in response to the rise of the clock CK ₁ .

しかしながら、クロックＣＫ₁の揺れと比べて、ノード部Ｒ₁の電位は、ブートストラップ動作を除いては相対的に揺れは小さい。これにより、ノード部Ｒ₁の電位変化によるノード部Ｐ₁への飛び込みも小さくなり、図３の（Ａ）に示す回路よりもノード部Ｐ₁の電位の変動を抑えることができる。 However, the fluctuation of the potential of the node portion R ₁ is relatively small except for the bootstrap operation, compared to the fluctuation of the clock CK ₁ . Thereby, the jump to the node portion P ₁ due to the potential change of the node portion R ₁ is also reduced, and the fluctuation of the potential of the node portion P ₁ can be suppressed as compared with the circuit shown in FIG.

尚、同一導電型（ｎチャネル型）の第４トランジスタ及び第５トランジスタから成る回路部を２つ以上備える構成とすることもできる。この構成によれば、よりノード部Ｐ₁の変動を抑制することができる。 In addition, it can also be set as the structure provided with two or more circuit parts which consist of a 4th transistor and a 5th transistor of the same conductivity type (n channel type). According to this configuration, the fluctuation of the node part P ₁ can be further suppressed.

図１７に示す回路は、図１５に示すブートストラップ回路に更に第４トランジスタＴｒ_74A及び第５トランジスタＴｒ_75Aから成る回路部を加えた構成である。２相のクロックＣＫ₁，ＣＫ₂のうち一方のクロック（ここではＣＫ₁）は、直列に接続された各第４トランジスタＴｒ₇₄，Ｔｒ_74Aを介して、第１トランジスタＴｒ₁の他方のソース／ドレイン領域に印加される。尚、図１７以降の図面については、便宜のため、寄生容量の表示を省略した。 The circuit shown in FIG. 17 has a configuration in which a circuit portion including a fourth transistor Tr _74A and a fifth transistor Tr _75A is further added to the bootstrap circuit shown in FIG. (In CK ₁ here) of the two-phase clock CK _1, CK one clock of the _two, via the respective fourth transistor Tr _74, Tr _74A connected in series, the first transistor Tr ₁ other source / Applied to the drain region. Note that the parasitic capacitance is not shown in the drawings after FIG. 17 for convenience.

尚、実施例１において説明した容量部Ｃ₁₁に相当する容量部を備えた構成とすることもできる。図１８の（Ａ）は、図１５に示すブートストラップ回路において、実施例１において説明した容量部に相当する容量部を備えた構成の回路図を示す。あるいは又、実施例２において説明した容量部Ｃ₃₁に相当する容量部を備えた構成とすることもできる。図１８の（Ｂ）は、図１５に示すブートストラップ回路において、実施例２において説明した容量部に相当する容量部を備えた構成の回路図を示す。 It is also possible to adopt a configuration having a capacitor portion corresponding to the capacitance section C ₁₁ described in the first embodiment. FIG. 18A is a circuit diagram showing a configuration in which the bootstrap circuit shown in FIG. 15 includes a capacitor corresponding to the capacitor described in the first embodiment. Alternatively, it is also possible to adopt a configuration having a capacitor portion corresponding to the capacitance section C ₃₁ described in Example 2. FIG. 18B is a circuit diagram showing a configuration in which the bootstrap circuit shown in FIG. 15 includes a capacitor corresponding to the capacitor described in the second embodiment.

以上、本発明を好ましい実施例に基づき説明したが、本発明はこれらの実施例に限定されるものではない。実施例にて説明したブートストラップ回路の構成、構造は例示であり、適宜変更することができる。図１９は、実施例１乃至実施例７において説明した構成を適宜組み合わせた構成の一例であるブートストラップ回路である。 As mentioned above, although this invention was demonstrated based on the preferable Example, this invention is not limited to these Examples. The configuration and structure of the bootstrap circuit described in the embodiments are examples and can be changed as appropriate. FIG. 19 illustrates a bootstrap circuit that is an example of a configuration in which the configurations described in the first to seventh embodiments are appropriately combined.

尚、実施例１乃至実施例７においては、各トランジスタはｎチャネル型トランジスタとして説明したが、これに限るものではない。ｐチャネル型トランジスタから成る構成とすることもできる。この場合には、基本的には上述した実施例においてトランジスタをｐチャネル型トランジスタに置き換えると共に、電圧Ｖ_ssと電圧Ｖ_ddとを入れ替えた構成とすればよい。 In the first to seventh embodiments, each transistor is described as an n-channel transistor, but the present invention is not limited to this. A configuration including a p-channel transistor may be employed. In this case, basically, the transistor may be replaced with a p-channel transistor in the above-described embodiment, and the voltage V _ss and the voltage V _dd may be replaced.

図２０の（Ａ）は、ｐチャネル型トランジスタを用いて構成した実施例１のブートストラップ回路の回路図であり、図１に示す回路の１段目に相当する。図２０の（Ｂ）は、ｐチャネル型トランジスタを用いて構成した実施例２のブートストラップ回路の回路図であり、図７の（Ａ）に示す回路に相当する。図２０の（Ｃ）は、ｐチャネル型トランジスタを用いて構成した実施例３のブートストラップ回路の回路図であり、図８の（Ａ）に示す回路に相当する。 FIG. 20A is a circuit diagram of the bootstrap circuit of the first embodiment configured using p-channel transistors, and corresponds to the first stage of the circuit shown in FIG. FIG. 20B is a circuit diagram of a bootstrap circuit according to the second embodiment configured using p-channel transistors, and corresponds to the circuit shown in FIG. FIG. 20C is a circuit diagram of the bootstrap circuit of the third embodiment configured using p-channel transistors, and corresponds to the circuit shown in FIG.

図２１の（Ａ）は、ｐチャネル型トランジスタを用いて構成した実施例４のブートストラップ回路の回路図であり、図９に示す回路に相当する。図２１の（Ｂ）は、ｐチャネル型トランジスタを用いて構成した実施例５のブートストラップ回路の回路図であり、図１３に示す回路に相当する。図２１の（Ｃ）は、ｐチャネル型トランジスタを用いて構成した実施例６のブートストラップ回路の回路図であり、図１４に示す回路に相当する。 FIG. 21A is a circuit diagram of a bootstrap circuit according to the fourth embodiment configured using p-channel transistors, and corresponds to the circuit shown in FIG. FIG. 21B is a circuit diagram of a bootstrap circuit of Example 5 configured using p-channel transistors, and corresponds to the circuit shown in FIG. FIG. 21C is a circuit diagram of a bootstrap circuit according to the sixth embodiment configured using p-channel transistors, and corresponds to the circuit shown in FIG.

図２２の（Ａ）は、ｐチャネル型トランジスタを用いて構成した実施例７のブートストラップ回路の回路図であり、図１５に示す回路に相当する。同様に、図２２の（Ｂ）も、ｐチャネル型トランジスタを用いて構成した実施例７のブートストラップ回路の回路図であり、図１７に示す回路に相当する。 FIG. 22A is a circuit diagram of a bootstrap circuit according to the seventh embodiment configured using p-channel transistors, and corresponds to the circuit shown in FIG. Similarly, FIG. 22B is also a circuit diagram of the bootstrap circuit of the seventh embodiment configured using p-channel transistors, and corresponds to the circuit shown in FIG.

図２３の（Ａ）は、ｐチャネル型トランジスタを用いて構成したブートストラップ回路の回路図であり、図１８の（Ａ）に示す回路に相当する。図２３の（Ｂ）は、ｐチャネル型トランジスタを用いて構成したブートストラップ回路の回路図であり、図１８の（Ｂ）に示す回路に相当する。図２４は、ｐチャネル型トランジスタを用いて構成したブートストラップ回路の回路図であり、図１９に示す回路に相当する。 FIG. 23A is a circuit diagram of a bootstrap circuit configured using p-channel transistors, and corresponds to the circuit shown in FIG. FIG. 23B is a circuit diagram of a bootstrap circuit configured using p-channel transistors, and corresponds to the circuit shown in FIG. FIG. 24 is a circuit diagram of a bootstrap circuit configured using p-channel transistors, and corresponds to the circuit shown in FIG.

１０・・・有機ＥＬ素子、１００・・・電源部、１０１・・・走査回路、１０２・・・信号出力回路、１１０・・・インバータ回路、ＳＣＬ・・・走査線、ＤＴＬ・・・データ線、Ｔｒ_D・・・駆動トランジスタ、Ｔｒ_W・・・書込みトランジスタ、Ｃ_H・・・保持容量Ｃ_H、ＥＬＰ・・・発光部、Ｃ_EL・・・発光部の容量、Ｔｒ₁・・・第１トランジスタ、Ｔｒ₂・・・第２トランジスタ、Ｔｒ₃・・・第３トランジスタ、Ｔｒ₂₄，Ｔｒ_24A，Ｔｒ₄₄，Ｔｒ₇₄，Ｔｒ_74A・・・第４トランジスタ、Ｔｒ₇₅，Ｔｒ_75A・・・第５トランジスタ、Ｂ₄₁・・・反転回路、Ｔｒ₄₀，Ｔｒ₄₁，Ｔｒ₄₂，Ｔｒ₄₃・・・トランジスタ、Ｑ_{n_1}，Ｑ_{n_2}，Ｑ_{n_3}，Ｑ_{n_4}・・・トランジスタ、Ｐ₁，Ｐ₂，Ｐ_1A，Ｐ_1B・・・ノード部、Ｑ₁，Ｒ₁・・・ノード部、Ｎ，Ａ・・・ノード部、Ｃ₁，Ｃ₂，Ｃ₃，Ｃ₂₄，Ｃ₄₄，Ｃ₇₄，Ｃ₇₅・・・寄生容量、Ｃ_a，Ｃ_b，Ｃ_c，Ｃ_ap・・・ブートストラップ容量としての容量部、Ｃ₁₁，Ｃ_11A，Ｃ₃₁，Ｃ_31A，Ｃ₅₁，Ｃ₆₁・・・容量部、ＯＵＴ₁，ＯＵＴ₂・・・出力部、ＰＳ₁・・・電圧供給線、ＰＳ₂・・・第２電圧供給線 DESCRIPTION OF SYMBOLS 10 ... Organic EL element, 100 ... Power supply part, 101 ... Scan circuit, 102 ... Signal output circuit, 110 ... Inverter circuit, SCL ... Scan line, DTL ... Data line , Tr _D ... drive transistor, Tr _W ... write transistor, C _H ... holding capacitor C _H , ELP ... light emitting part, C _EL ... capacity of light emitting part, Tr ₁ ... first 1 transistor, Tr ₂ ... 2nd transistor, Tr ₃ ... 3rd transistor, Tr ₂₄ , Tr _24A , Tr ₄₄ , Tr ₇₄ , Tr _74A ... 4th transistor, Tr ₇₅ , Tr _75A ... Fifth transistor, B ₄₁ ... Inverting circuit, Tr ₄₀ , Tr ₄₁ , Tr ₄₂ , Tr ₄₃ ... Transistor, Q _{n_1} , Q _{n_2} , Q _{n_3} , Q _{n_4} ... transistor, P ₁ , P ₂ , P _1A, P _1B ··· node unit, Q _{_1,} R ₁ ··· node unit, , A · · · node _{_{unit, C 1, C 2, C}} 3, C 24, C 44, C 74, C 75 ··· parasitic _{_{capacitance, C a, C b, C}} c, C ap ··· Bootstrap Capacitance section as a capacity, C ₁₁ , C _11A , C ₃₁ , C _31A , C ₅₁ , C ₆₁ ... Capacity section, OUT ₁ , OUT ₂ ... Output section, PS _1. ₂ ... Second voltage supply line

Claims

It is composed of a first transistor, a second transistor, and a third transistor of the same conductivity type,
In the first transistor,
(A-1) One source / drain region is connected to one source / drain region of the second transistor to form an output unit,
(A-2) One of the two-phase clocks is applied to the other source / drain region,
(A-3) The gate electrode is connected to one source / drain region of the third transistor,
In the second transistor,
(B-1) The other source / drain region is connected to a voltage supply line to which a predetermined voltage is applied,
In the third transistor,
(C-1) An input signal is applied to the other source / drain region,
(C-2) The other clock of the two-phase clocks is applied to the gate electrode,
The gate electrode of the first transistor and one source / drain region of the third transistor are a bootstrap circuit that constitutes a node portion that enters a floating state when the third transistor is turned off.
The bootstrap circuit further includes a fourth transistor of the same conductivity type,
In the fourth transistor,
(C-1) One source / drain region is connected to the input side of the inverting circuit, and the output side of the inverting circuit and the gate electrode of the second transistor are connected,
(C-2) An input signal is applied to the other source / drain region,
(C-3) The other clock of the two-phase clocks is applied to the gate electrode.
Bootstrap circuit.

2. The bootstrap circuit according to claim 1, wherein a capacitor portion is connected between a portion where one source / drain region of the fourth transistor is connected to the input side of the inverting circuit and the voltage supply line.

2. The capacitor portion is connected between a portion where one source / drain region of the fourth transistor is connected to the input side of the inverting circuit and the other source / drain region of the first transistor. Bootstrap circuit.

It is composed of a first transistor, a second transistor, and a third transistor of the same conductivity type,
In the first transistor,
(A-1) One source / drain region is connected to one source / drain region of the second transistor to form an output unit,
(A-2) One of the two-phase clocks is applied to the other source / drain region,
(A-3) The gate electrode is connected to one source / drain region of the third transistor,
In the second transistor,
(B-1) The other source / drain region is connected to a voltage supply line to which a predetermined voltage is applied,
In the third transistor,
(C-1) An input signal is applied to the other source / drain region,
(C-2) The other clock of the two-phase clocks is applied to the gate electrode,
The gate electrode of the first transistor and one source / drain region of the third transistor are a bootstrap circuit that constitutes a node portion that enters a floating state when the third transistor is turned off.
The other of the two-phase clocks is applied to the gate electrode of the second transistor,
The bootstrap circuit further includes at least one circuit unit including a fourth transistor and a fifth transistor of the same conductivity type,
In each circuit part,
(D-1) The gate electrode of the fourth transistor is connected to one source / drain region of the fifth transistor,
(D-2) An input signal is applied to the other source / drain region of the fifth transistor,
One of the two-phase clocks is applied to the other source / drain region of the first transistor through each fourth transistor connected in series.
Bootstrap circuit.

5. The bootstrap circuit according to claim 4, wherein a capacitor portion is connected between the output portion and a portion where the gate electrode of the fourth transistor and one source / drain region of the fifth transistor are connected.