JP5395263B2 - ストレージシステム - Google Patents

Description

本発明は、ストレージシステムに関し、特に、ストレージシステムの給電部分に関する。

ストレージシステムの電源に関する技術として、例えば、特許文献１に開示の技術がある。特許文献１には、例えば、下記のことが開示されている。

図１に示すように、ストレージシステム５００は、一以上の筺体５０１と、冗長化されている電源ユニット５０３Ａ及び５０３Ｂとを有する。電源ユニット５０３Ａ（５０３Ｂ）には、５６Ｖ電源（ＡＣ電源からのＡＣ電圧を５６Ｖの直流電圧に変換するＡＣ／ＤＣコンバータ）５０４Ａ（５０４Ｂ）が備えられている。筺体５０１には、図２に示すように、複数のキャニスタ５０２が設けられる。各キャニスタ５０２には、ＨＤＤ（Hard Disk Drive）５０９と、１２Ｖ電源（５６Ｖの直流電圧を１２Ｖの直流電圧に降圧するＤＣ／ＤＣコンバータ）５０７と、５Ｖ電源（５６Ｖの直流電圧を５Ｖの直流電圧に降圧するＤＣ／ＤＣコンバータ）５０８、逆流防止素子（例えば、ダイオード）５０９が備えられる。

キャニスタ５０２内部では、一方の給電経路（以下、「第１経路」という）は、逆流防止素子５０９が１つ設けられ、他方の給電経路（以下、「第２経路」という）には、逆流防止素子５０９が２つ設けられている。通常は、一方の５６Ｖ電源５０４Ａから第１経路（主給電経路）を介して各キャニスタ５０２内の電源５０７及び５０８に電力が供給され、障害時には、他方の５６Ｖ用電源５０４Ｂから第２経路を介して各キャニスタ５０２内の電源５０７及び５０８に電力が供給される。すなわち、キャニスタ５０２毎に、電源境界５１０が形成されるようになっている。ここで、「電源境界」とは、一以上の物理記憶デバイスで構成される記憶デバイスグループ毎に給電系統が備えられているシステムにおいて（図２の例によれば、記憶デバイスグループは一つのＨＤＤ５０９）、或る一つの給電系統における給電経路がショートしたことによりその給電系統に対応した記憶デバイスグループに給電されなくなっても他の給電系統の給電経路を介して他の記憶デバイスグループには給電が継続されるよう、給電系統間に「境界」を持った構成のことである。別の観点で言えば、各電源境界は、各給電系統に対応した各記憶デバイスグループである。

特開２００４−１２６９７２号公報

図１及び図２を参照して説明したストレージシステムによれば、ＨＤＤ５０９毎に電源５０７（５０８）が必要になるので、多くの電源５０７（５０８）が必要になってしまう。

これを解決するための方法としては、複数のＨＤＤ５０９で１２Ｖ電源５０７及び５Ｖ電源５０８をそれぞれ共通とする方法が考えられる。しかし、そうすると、特に、５Ｖに関しては、ＨＤＤの給電仕様（１２Ｖ及び５Ｖの両方についての許容誤差範囲）を守ることが困難になる。なぜなら、一般に、５Ｖは１２Ｖに比べて電圧が低いため、５Ｖの許容誤差範囲の方が１２Ｖの許容誤差範囲より狭く、また、電源からＨＤＤまでの電源ラインが長くなるほど、配線インピーダンスによる電圧降下等の影響により、電圧品質が低下しやすいからである。

このような問題は、ＨＤＤに代えて他種の物理記憶デバイス（例えばフラッシュメモリデバイス）が搭載された場合にも、生じ得る。

そこで、本発明の目的は、ストレージシステムに搭載する電源回路の数を抑え、且つ、各物理記憶デバイスの給電仕様を守れるようにすることにある。

ストレージシステムは、複数の物理記憶デバイスと、複数の物理記憶デバイスの電源とを有する。各物理記憶デバイスは、第１の電圧の入力と、第１の電圧より低い電圧である第２の電圧の入力とを必要とするデバイスである。電源は、冗長化された第１の電源回路と、冗長化された第２の電源回路とを有する。各第１の電源回路は、各物理記憶デバイスに入力される第１の電圧を出力する。各第２の電源回路は、複数の物理記憶デバイスのうちの、その第２の電源回路に対応した記憶デバイスグループ（複数の物理記憶デバイスのうちの２以上の物理記憶デバイス）に第２の電圧を出力する。各第２の電源回路が、第１の電源回路を有する回路基板から分離されている。

物理記憶デバイスは、例えば、ＨＤＤ、光ディスク、不揮発メモリ（例えば、フラッシュメモリ、ＦｅＲＡＭ（Ferro Electric Random Access Memory）、ＲｅＲＡＭ（Resistive Random Access Memory）等）であっても良い。ストレージシステムには、複数種類の物理記憶デバイスが混在しても良い。

図１は、従来のストレージシステムの概要を示す。 図２は、従来のストレージシステムの給電系統の構成を示す。 図３は、本発明の第一の実施形態の概要を示す。 図４Ａは、二つの記憶デバイスグループのそれぞれの給電系統が冗長化されていない給電部分の構成例を示す。 図４Ｂは、二つの記憶デバイスグループのそれぞれの給電系統が冗長化されている給電部分の構成例を示す。 図５Ａは、二つの記憶デバイスグループのそれぞれが電源境界とされていない給電部分の構成例を示す。 図５Ｂは、二つの記憶デバイスグループのそれぞれが電源境界とされている給電部分の構成例を示す。 図６Ａは、電源境界の数が２の場合の、最少の電源数で構成された給電部分の構成を示す。 図６Ｂは、電源境界の数が３の場合の、最少の電源数で構成された給電部分の構成を示す。 図７Ａは、電源境界の数が４の場合の、最少の電源数で構成された給電部分の構成を示す。 図７Ｂは、電源境界の数が５の場合の、最少の電源数で構成された給電部分の構成を示す。 図８Ａは、電源境界の数が６の場合の、最少の電源数で構成された給電部分の構成を示す。 図８Ｂは、電源境界の数が７の場合の、最少の電源数で構成された給電部分の構成を示す。 図９Ａは、電源境界の数が８の場合の、最少の電源数で構成された給電部分の構成を示す。 図９Ｂは、電源境界の数が９の場合の、最少の電源数で構成された給電部分の構成を示す。 図１０Ａは、冗長化された電源が一つの記憶デバイスグループ毎に備えられる給電部分であって電源境界数が１の場合の給電部分の構成を示す。 図１０Ｂは、冗長化された電源が一つの記憶デバイスグループ毎に備えられる給電部分であって電源境界数が２の場合の給電部分の構成を示す。 図１１Ａは、冗長化された電源が一つの記憶デバイスグループ毎に備えられる給電部分であって電源境界数が３の場合の給電部分の構成を示す。 図１１Ｂは、冗長化された電源が一つの記憶デバイスグループ毎に備えられる給電部分であって電源境界数が４の場合の給電部分の構成を示す。 図１２Ａは、図１０Ｂにおける電源Ｂ１及びＢ２が一つの電源Ｂ１にまとめられた場合の給電部分の構成を示す。 図１２Ｂは、図１１Ａにおける電源Ｂ１〜Ｂ３が一つの電源Ｂ１にまとめられた場合の給電部分の構成を示す。 図１３Ａは、図１１Ｂにおける電源Ｂ１〜Ｂ４が一つの電源Ｂ１にまとめられた場合の給電部分の構成を示す。 図１３Ｂは、図１２Ｂにおける電源Ｒ１〜Ｒ３が電源Ｒ１及びＲ２に減らされた場合の給電部分の構成を示す。 図１４Ａは、図１３Ａにおける電源Ｒ１〜Ｒ４が電源Ｒ１、Ｒ２及びＲ３に減らされた場合の給電部分の構成を示す。 図１４Ｂは、図１４Ａにおける電源Ｒ１〜Ｒ３が電源Ｒ１及びＲ２に減らされた場合の給電部分の構成を示す。 図１５は、第一の実施形態に係るストレージシステム３００の構成の概要を示す。 図１６は、ストレージシステム３００が有する一つの筐体７０１における給電部分の構成の詳細を示す。 図１７は、第一の実施形態での筐体７０１内の構成の一変形例を示す。 図１８は、本発明の第二の実施形態に係るストレージシステムが有する一つの筐体８０１における給電部分の構成の詳細を示す。 図１９は、本発明の第三の実施形態に係るストレージシステムが有する一つの筐体９０１における給電部分の構成の詳細を示す。 図２０は、本発明の第四の実施形態に係るストレージシステム２００１の給電部分の構成を示す。 図２１は、３．５インチ筺体の正面図である。 図２２は、２．５インチ筺体の正面図である。 図２３Ａは、ＨＤＤ単位の消費電力を示す。図２３Ｂは、筐体単位の消費電力を示す。 図２４は、３．５インチ筐体での、ＨＤＤ−ＰＷＲの冗長関係を示す。 図２５は、２．５インチ筐体での、ＨＤＤ−ＰＷＲの冗長関係を示す 図２６は、図２５に示した筐体での、ＡＣ−ＤＣ及びＨＤＤ−ＰＷＲからの配線を示す。 図２７は、図２５に示した筐体にＲＡＩＤグループを増設したことにより電源境界の数が奇数になったことを示す。 図２８は、図２７に示した筐体での、ＡＣ−ＤＣ及びＨＤＤ−ＰＷＲからの配線を示す。 図２９は、図２７に示した筐体にＲＡＩＤグループを増設したことにより電源境界の数が偶数になったことを示す。 図３０は、ＨＤＤ−ＰＷＲ２０２３の構成を示す。 図３１は、２つのＨＤＤ−ＰＷＲ＃１及び＃２でＨＤＤ−ＰＷＲが冗長化されているときの給電を示す。 図３２は、ＨＤＤ−ＰＷＲ＃２で障害が生じたときの給電を示す。 図３３は、サブチャネル回路３００３Ｓの構成を示す。 図３４は、コントローラの構成、及び、コントローラとＨＤＤのＡＣ−ＤＣの共通化を示す。 図３５は、本発明の第五の実施形態に係る、ＨＤＤ−ＰＷＲへの配線を示す。 図３６は、ホットスワップ回路３５１１を利用した電力遮断機構を示す。 図３７は、本発明の第六の実施形態に係る、ＨＤＤ及びＨＤＤ−ＰＷＲの搭載を示す。

以下、図面を参照して、本発明の幾つかの実施形態を説明する。なお、各実施形態では、各記憶デバイスグループは各電源境界とされるため、記憶デバイスグループを「電源境界」と言うことがある。また、以下の説明では、ストレージシステムが備える複数の記憶装置のそれぞれは、ＨＤＤであるとする。

図３は、本発明の第一の実施形態の概要を示す。

図３によれば、ストレージシステム３００が有する複数の電源境界（記憶デバイスグループ）の一例として、４つの電源境界Ｇ１〜Ｇ４が示されている。電源境界の数が４である場合、ストレージシステム３００には、二つの第一電源Ｂ１及びＢ２と、二つの第二電源Ｒ１及びＲ２が備えられる。

第一電源Ｂ１は、第一経路１１０Ａ（及び１１０Ｂ）を介して電源境界Ｇ１（及びＧ２）に接続され、入力１からの電力に基づく電力を電源境界Ｇ１及びＧ２に供給する。第一電源Ｂ２は、第一経路１１０Ｃ（及び１１０Ｄ）を介して電源境界Ｇ３（及びＧ４）に接続され、入力１からの電力に基づく電力を電源境界Ｇ３及びＧ４に供給する。なお、第一経路１１０Ａ、１１０Ｂ、１１０Ｃ及び１１０Ｄには、それぞれ、逆流防止素子（例えばダイオード）１０５Ａ、１０５Ｂ、１０５Ｃ及び１０５Ｄが設けられている。また、入力１及び入力２は、上位の電源（例えば、商用電源、又は、ＡＣ／ＤＣコンバータ）である。

第二電源Ｒ１は、第二経路１２０Ａ（及び１２０Ｃ）を介して、第一経路１１０Ａ（及び１１０Ｃ）に接続され、第一電源Ｂ１及び／又はＢ２の障害時に、電源境界Ｇ１及び／又はＧ３に給電を行うようになっている。第二電源Ｒ２は、第二経路１２０Ｂ（及び１２０Ｄ）を介して第一経路１１０Ｂ（及び１１０Ｄ）に接続され、第一電源Ｂ１及び／又はＢ２の障害時に、電源境界Ｇ２及び／又はＧ４に給電を行うようになっている。以上のように、第二電源Ｒ１及びＲ２と、第一電源Ｂ１とＢ２とによって、電源電界Ｇ１〜Ｇ４に対する電源の冗長化が実現されている（つまり、各電源境界Ｇ１〜Ｇ４について、給電系統が冗長化されている）。なお、第二経路１２０Ａ、１２０Ｂ、１２０Ｃ及び１２０Ｄには、それぞれ、逆流防止素子１０６Ａ、１０６Ｂ、１０６Ｃ及び１０６Ｄが設けられている。また、各第二経路を第一経路の途中に接続する構成に代えて、各電源境界に第一経路及び第二経路を個別に接続する構成が採用されてもよい。

図３に示した、ストレージシステム３００の給電部分の一つの特徴は、下記の通りである。すなわち、或る一つの第一電源Ｂ１からの給電先となっている電源境界Ｇ１及びＧ３には、同一の第二電源Ｒ１（又はＲ２）からではなく、異なる第二電源Ｒ１及びＲ２からそれぞれ給電されるようになっている。同様に、別の一つの第一電源Ｂ２からの給電先となっている電源境界Ｇ２及びＧ４にも、異なる第二電源Ｒ１及びＲ２からそれぞれ給電されるようになっている。

また、電源Ｂ１、Ｂ２、Ｒ１及びＲ２のいずれからも４つの電源境界Ｇ１〜Ｇ４のうちの２つに電力が供給されるようになっているため、電源境界Ｇ１〜Ｇ４の各々に必要な電力を「１」とすると、電源Ｂ１、Ｂ２、Ｒ１及びＲ２のそれぞれに必要とされる電源容量は、給電先となる２つの電源境界に必要な電力の総和「２」となる。つまり、本実施形態では、電源Ｂ１、Ｂ２、Ｒ１及びＲ２の電源容量は同じである。

以上の構成により、各記憶デバイスグループについて冗長化された給電系統を実現し各記憶デバイスグループを電源境界とすることを、最少の電源数で実現することができる。

以下、記憶デバイスグループの給電系統を冗長化することと記憶デバイスグループを電源境界とすることについて説明する。

例えば、図４Ａに示すように、電源境界の数が２であって、記憶デバイスグループＧ１及びＧ２のそれぞれの給電系統が冗長化されていない場合、電源Ｂ１と記憶デバイスグループＧ１とを結ぶ給電経路でグランドショート（ＧＮＤショート）が生じると（符号４０１参照）、電源Ｂ１からの給電が停止されるが（符号４０６参照）、別の電源Ｂ２から記憶デバイスグループＧ２への給電は継続される（符号４０２参照）。つまり、記憶デバイスグループＧ１及びＧ２はそれぞれ電源境界とされている。

しかし、入力１から電源Ｂ１及びＢ２への給電が停止されると（符号４０３参照）、電源Ｂ１から記憶デバイスグループＧ１への給電も電源Ｂ２から記憶デバイスグループＧ２への給電も停止されてしまう（符号４０４及び４０５参照）。また、電源Ｂ１及びＢ２の一方からの給電が停止されれば（例えば、符号４０６で示すように電源Ｂ１からの給電が停止されれば）、対象の記憶デバイスグループ（図４Ａの例によれば記憶デバイスグループＧ１）への給電も停止されてしまう。

そこで、各記憶デバイスグループＧ１及びＧ２についての給電系統を冗長化するために、例えば図４Ｂに示す構成が考えられる。すなわち、記憶デバイスグループＧ１（及びＧ２）について、電源Ｂ１（Ｂ２）の他に別の電源Ｒ１（Ｒ２）が用意される。これにより、入力１の障害或いは電源Ｂ１及びＢ２の故障等により電源Ｂ１及びＢ２の両方からの給電が停止されても（符号４１４及び４１５参照）、電源Ｒ１（及びＲ２）から記憶デバイスグループＧ１（及びＧ２）に電力が供給される（符号４１６及び４１７参照）。なお、電源Ｂ１と記憶デバイスグループＧ１とを結ぶ給電経路でＧＮＤショートが生じた場合は（符号４１１参照）、電源Ｂ１からだけでなく電源Ｒ１からの給電も停止されるが（符号４１２及び４１３参照）、電源Ｂ２（又はＲ２）から記憶デバイスグループＧ２への給電が維持される（符号４１９参照）。つまり、記憶デバイスグループＧ１及びＧ２は、それぞれ、図４Ａに示した構成と同様に、電源境界となっている。

図４Ｂに示した、給電部分の構成によれば、各記憶デバイスグループＧ１及びＧ２について冗長化された給電系統を備えることと、各記憶デバイスグループＧ１及びＧ２を電源境界とすることの両方が実現される。また、電源Ｂ１、Ｂ２、Ｒ１及びＲ２に必要な電源容量は同じため、電源は１種類で良い。しかし、電源の数は、図４Ａに示した構成における電源の数よりも多くなる。

一方、例えば、図５Ａに示すように、電源境界の数が２であって、記憶デバイスグループＧ１及びＧ２のそれぞれについて冗長化された電源Ｂ１及びＲ１が備えられている場合、電源Ｂ１からの給電が停止されても（符号５０６参照）、電源Ｒ１から記憶デバイスグループＧ１及びＧ２のそれぞれに電力が供給される（符号５０７及び５０８参照）。しかし、電源Ｂ１と記憶デバイスグループＧ１とを結ぶ給電経路でＧＮＤショートが生じると（符号５０１参照）、電源Ｂ１だけでなく電源Ｒ１からの給電も停止する（符号５０２及び５０３参照）。このため、記憶デバイスグループ２への給電が停止される（符号５０４参照）。つまり、記憶デバイスグループＧ１及びＧ２が電源境界になっていない。

そこで、記憶デバイスグループＧ１及びＧ２をそれぞれ電源境界とするために、例えば図５Ｂに示す構成が考えられる。すなわち、記憶デバイスグループＧ１及びＧ２についての共通の電源Ｒ１に代えて、別々の電源Ｒ１及びＲ２が採用される。これにより、電源Ｂ１と記憶デバイスグループＧ１とを結ぶ給電経路でＧＮＤショートが生じて（符号５１１参照）、電源Ｂ１だけでなく電源Ｒ１からの給電が停止されても（符号５１２及び５１３参照）、電源Ｒ２から記憶デバイスグループＧ２へは電力が供給される（符号５１４参照）。なお、電源Ｂ１からの給電が停止されても（符号５１６参照）、電源Ｒ１（及びＲ２）から記憶デバイスグループＧ１（及びＧ２）へ電力が供給される（符号５１７（及び５１８）参照）。つまり、記憶デバイスグループＧ１及びＧ２の給電系統は、それぞれ、図５Ａに示した構成と同様に、冗長化されている。

図５Ｂに示した、給電部分の構成によれば、各記憶デバイスグループＧ１及びＧ２について冗長化された給電系統を備えることと、各記憶デバイスグループＧ１及びＧ２を電源境界とすることの両方が実現される。そして、電源の数は、図４Ｂに示した構成における電源の数よりも少ない。しかし、電源Ｂ１に必要とされる電源容量と、電源Ｒ１及びＲ２のそれぞれに必要とされる電源容量は異なるので、複数種類の電源が必要となる。

本実施形態では、「給電系統の冗長性」と「電源境界」を両立させる場合、図３を参照して説明した特徴（或る一つの第一電源から給電される二以上の記憶デバイスグループに、異なる第二電源からそれぞれ給電されるような構成）によれば、最少の電源数は、以下の式（１）、
電源数＝２×√ｑ・・・・（１）
で表される。ここで、ｑは、２以上の整数であって、電源境界の数である。√ｑは、ｑの平方根である。２×√ｑの小数点以下は切り上げとされる。また、本実施形態では、各電源境界の給電系統は二重化されているため、√ｑの係数は“２”であるが、各電源境界の給電系統がｎ重化されていれば（ｎは２より大きな整数）、√ｑの係数はｎである。

図６Ａ〜図９Ｂを参照して、図３を参照して説明した特徴を採用した場合の、記憶デバイスグループの数と最少の電源数との関係を示す。なお、図６Ａ〜図９Ｂにおいて、或る給電経路上の×マーク（電源境界（記憶デバイスグループ）の傍にある×マーク）は、ＧＮＤショートが生じたことを意味し、その他の給電経路上の○マークは、或る給電経路でＧＮＤショートが生じても継続して給電されることを意味する。

以下の説明によれば、上記の特徴が採用された場合、最少の電源の数は、前述の（１）式の通りになることがわかる。

例えば、電源境界の数が２の場合には、図６Ａに示す構成（図５Ｂに示した構成と同様の構成）が採用される。すなわち、第一電源Ｂ１から第一経路１１０Ａ及び１１０Ｂを介して二つの電源境界Ｇ１及びＧ２にそれぞれ電力が供給される。それら二つの電源境界Ｇ１及びＧ２には、異なる第二電源Ｒ１及びＲ２から第二経路１２０Ａ及び１２０Ｂを介してそれぞれ電力が供給されるようになっている。以上の構成により、電源境界の数が２の場合、最少の電源の数は３である。上記式（１）によれば、
２×√（電源境界数）
＝２×√２
＝約２．８２
となり、小数点以下を切り上げれば、前述の通り、電源数の最小値は３となる。

電源境界の数が３の場合には、図６Ｂに示す構成が採用される。すなわち、第一電源Ｂ１から第一経路１１０Ａ及び１１０Ｂを介して二つの電源境界Ｇ１及びＧ２にそれぞれ電力が供給される。それら二つの電源境界Ｇ１及びＧ２には、異なる第二電源Ｒ１及びＲ２から第二経路１２０Ａ及び１２０Ｂを介してそれぞれ電力が供給されるようになっている。第一電源Ｂ２の給電先は一つの電源境界Ｇ２のみであるので、その電源境界Ｇ２には、一つの第二電源Ｒ１（又はＲ２）から第二経路１２０Ｃを介して給電される。以上の構成により、電源境界の数が３の場合、最少の電源の数は４である。上記式（１）によれば、
２×√（電源境界数）
＝２×√３
＝約３．４６
となり、小数点以下を切り上げれば、前述の通り、電源数の最小値は４となる。

図３を参照して説明した特徴によれば（上記式（１）によれば）、電源境界の数が４以上の場合、最少の電源数は、電源境界の数以下になる。

例えば、電源境界の数が４の場合には、図７Ａに示す構成が採用される。この構成に関しては、図３を参照して説明した通りである。上記式（１）によれば、
２×√（電源境界数）
＝２×√４
＝４
となる。

電源境界の数が５の場合には、図７Ｂに示す構成が採用される。すなわち、第一電源Ｂ１から第一経路１１０Ａ、１１０Ｂ及び１１０Ｃを介して三つ電源境界Ｇ１、Ｇ２及びＧ３にそれぞれ電力が供給される。それら三つの電源境界Ｇ１、Ｇ２及びＧ３には、異なる第二電源Ｒ１、Ｒ２及びＲ３から第二経路１２０Ａ、１２０Ｂ及び１２０Ｃを介してそれぞれ電力が供給されるようになっている。第二電源Ｂ２から第一経路１１０Ｄ及び１１０Ｅを介してそれぞれ給電される二つの電源境界Ｇ４及びＧ５には、異なる第二電源Ｒ１及びＲ２から第二経路１２０Ｄ及び１２０Ｅを介してそれぞれ給電される。以上の構成により、電源境界の数が５の場合、最少の電源の数は５である。上記式（１）によれば、
２×√（電源境界数）
＝２×√５
＝約４．４７
となり、小数点以下を切り上げれば、前述の通り、電源数の最小値は５となる。

電源境界の数が６の場合には、図８Ａに示す構成が採用される。すなわち、第一電源Ｂ１から第一経路１１０Ａ、１１０Ｂ及び１１０Ｃを介して三つ電源境界Ｇ１、Ｇ２及びＧ３にそれぞれ電力が供給される。それら三つの電源境界Ｇ１、Ｇ２及びＧ３には、異なる第二電源Ｒ１、Ｒ２及びＲ３から第二経路１２０Ａ、１２０Ｂ及び１２０Ｃを介してそれぞれ電力が供給されるようになっている。第二電源Ｂ２から第一経路１１０Ｄ、１１０Ｅ及び１１０Ｆを介してそれぞれ給電される三つ電源境界Ｇ４、Ｇ５及びＧ６には、異なる第二電源Ｒ１、Ｒ２及びＲ３から第二経路１２０Ｄ、１２０Ｅ及び１２０Ｆを介してそれぞれ給電される。以上の構成により、電源境界の数が６の場合、最少の電源の数は５である。上記式（１）によれば、
２×√（電源境界数）
＝２×√６
＝約４．８９
となり、小数点以下を切り上げれば、前述の通り、電源数の最小値は５となる。

電源境界の数が７の場合には、図８Ｂに示す構成が採用される。つまり、電源境界の数が６の場合、最少の電源の数は５である。上記式（１）によれば、
２×√（電源境界数）
＝２×√６
＝約４．８９
となり、小数点以下を切り上げれば、前述の通り、電源数の最小値は５となる。

電源境界の数が８の場合には、図９Ａに示す構成が採用される。つまり、電源境界の数が８の場合、最少の電源の数は６である。上記式（１）によれば、
２×√（電源境界数）
＝２×√８
＝約５．６６
となり、小数点以下を切り上げれば、前述の通り、電源数の最小値は６となる。

電源境界の数が９の場合には、図９Ｂに示す構成が採用される。つまり、電源境界の数が９の場合、最少の電源の数は６である。上記式（１）によれば、
２×√（電源境界数）
＝２×√９
＝６
となる。

以上、電源境界の数が２〜９の場合をそれぞれ例に採り、給電部分の構成を図６Ａ〜図９Ｂに示した。

電源境界の数に応じて上述したような構成が採用される理由を、図１０Ａ〜図１４Ｂを参照して説明する。なお、図１０Ａ〜図１４Ｂにおいて、電源の傍に記載されている斜体且つ太字の数字は、電源境界に必要な電力を「１」とした場合の電源容量（保有電力量）を示す。

各記憶デバイスグループを電源境界とし且つ各記憶デバイスグループについての電源を冗長化するための最も簡単な方法は、電源境界の数が１つ増える都度に電源の数を２つ増やす方法である。

具体的には、例えば、図１０Ａに示すように、電源境界の数が１の場合、その一つの電源境界Ｇ１に対して、冗長化された電源Ｂ１及びＲ１が備えられる。図１０Ｂに示すように、電源境界の数が２に増えた場合、増えた電源境界Ｇ２に対して、冗長化された電源Ｂ２及びＲ２が備えられる。図１０Ｃに示すように、電源境界の数が３に増えた場合、増えた電源境界Ｇ３に対して、冗長化された電源Ｂ３及びＲ３が備えられる。図１０Ｄに示すように、電源境界の数が４に増えた場合、増えた電源境界Ｇ４に対して、冗長化された電源Ｂ４及びＲ４が備えられる。

本実施形態の上述した一つの特徴によれば、第一電源からＮ本の第一経路を介してＮ個の電源境界に電力が供給され、それらＮ個の電源境界に、異なるＮ個の第二電源からＮ本の第二経路を介して電力が供給される構成となる（Ｎは２以上の整数）。また、第一電源と第二電源の入力が別の系統にされる。

このため、電源境界の数が２〜４の場合において、第一電源を一つにまとめ、その一つにまとめられた第一電源から全ての電源境界に電力が供給されるようにした場合、給電部分の構成は、図１２Ａ〜図１３Ａに示す通りとなる。すなわち、電源境界の数が２の場合には、図１２Ａに示すように、一つの第一電源Ｂ１から二つの電源境界Ｇ１及びＧ２に電力が供給され、それら二つの電源境界Ｇ１及びＧ２に、異なる二つの第二電源Ｒ１及びＲ２からそれぞれ電力が供給される。電源境界の数が３の場合には、図１２Ｂに示すように、一つの第一電源Ｂ１から三つの電源境界Ｇ１〜Ｇ３に電力が供給され、それら三つの電源境界Ｇ１〜Ｇ３に、異なる三つの第二電源Ｒ１〜Ｒ３からそれぞれ電力が供給される。電源境界の数が４の場合には、図１３Ａに示すように、一つの第一電源Ｂ１から四つの電源境界Ｇ１〜Ｇ４に電力が供給され、それら四つの電源境界Ｇ１〜Ｇ４に、異なる四つの第二電源Ｒ１〜Ｒ４からそれぞれ電力が供給される。図１２Ａ〜図１３Ａに示した構成によれば、電源境界の数が２〜４のそれぞれにおいて、電源の数を、図１０Ｂ〜図１１Ｂに示した構成における電源の数よりも少なくすることができる。

図１２Ａ〜図１３Ａによれば、第二電源の必要とされる数は、一つの第一電源から供給される電力が経由する第一経路（一つの第一電源に対応した第一経路）の最大数である。このため、一つの第一電源に対応した第一経路の最大数を減らせれば、第二電源の数を減らすことができる。

以上の観点から、電源境界の数が３及び４の場合に関しては、下記の通りに、電源をまとめることができる。

すなわち、電源境界の数が３の場合、図１３Ｂに示すように、第一電源Ｂ１に対応した第一経路の数が３から２に減らされ、それに伴い、第一電源Ｂ２が用意され、第一電源Ｂ２から一本の第一経路を介して電源境界Ｇ３へ給電されるようにする。これにより、第二電源の数を３から２に減らすことが可能となる。つまり、異なる第二電源Ｒ１及びＲ２から、それぞれ、第一電源Ｂ１からの給電先である電源境界Ｇ１及びＧ２に給電され、残りの電源境界Ｇ３には、第二電源Ｒ１から給電される。

電源境界の数が４の場合、図１４Ａに示すように、第一電源Ｂ１に対応した第一経路の数が４から３に減らされ、それに伴い、第一電源Ｂ２が用意され、第一電源Ｂ２から一本の第一経路を介して電源境界Ｇ４へ給電されるようにする。これにより、第二電源の数を４から３に減らすことが可能となる。つまり、異なる第二電源Ｒ１〜Ｒ３から、それぞれ、第一電源Ｂ１からの給電先である電源境界Ｇ１〜Ｇ３に電力が供給され、残りの電源境界Ｇ４には、第二電源Ｒ１から電力が供給される。

電源境界の数が４の場合、図１４Ｂに示すように、更に電源をまとめることができる。すなわち、第一電源Ｂ１に対応した第一経路の数が３から２に減らされ、それに伴い、第一電源Ｂ２に対応した第一経路の数が、１から２に増やされる。第一電源Ｂ２から二本の第一経路を介して電源境界Ｇ３及びＧ４へ電力が供給されるようにする。これにより、第二電源の数を３から２に減らすことが可能となる。つまり、異なる第二電源Ｒ１及びＲ２から、それぞれ、第一電源Ｂ１からの給電先である電源境界Ｇ１及びＧ２に電力が供給され、残りの電源境界Ｇ３及びＧ４にも、それぞれ、異なる第二電源Ｒ１及びＲ２から電力が供給される。図１４Ｂに示す構成によれば、電源の数が５から４に減ることになる。

なお、図１４Ｂによれば、電源Ｂ１、Ｂ２、Ｒ１及びＲ２の電源容量は、それぞれの電源の給電先である２つの電源境界に必要な電力の和「２」である。つまり、電源Ｂ１、Ｂ２、Ｒ１及びＲ２の電源容量を同じにすることができる。このため、複数の記憶デバイスグループの電源が一種類で済む。

電源の数をなるべく少なくでき且つ一種類の電源で済むようにするために、上記式（１）において、電源境界の数ｑが、ｐ^２であることが望ましい（ｐは２以上の整数）。例えば、ｑ＝９の場合、給電部分の構成を図９Ｂに示した構成にすることができるが、その構成によれば、電源Ｂ１、Ｂ２、Ｂ３、Ｒ１、Ｒ２及びＲ２の電源容量は、電源境界に必要な電力を「１」とした場合、それぞれ「３」となる。つまり、電源境界Ｇ１〜Ｇ９についての電源が一種類で済む。

以下、第一の実施形態に係るストレージシステムの具体的な構成例を説明する。なお、以下の説明では、
図１５は、第一の実施形態に係るストレージシステム３００の構成の概要を示す。

ストレージシステム３００は、一以上の筐体７０１で構成することができる。筐体７０１は、増設又は減設が可能である。各筐体７０１には、ＡＣ（交流）入力１及びＡＣ入力２から給電される。ＡＣ入力１及び２は、それぞれ、例えば商用電源である。

図１６は、ストレージシステム３００が有する一つの筐体７０１における給電部分の構成の詳細を示す。

ストレージシステム３００は、コントローラ（図示せず）と、複数のＨＤＤ７０２とを備える。一つの筐体７０１に、コントローラと複数のＨＤＤ７０２の全部又は一部とが備えられていても良いし、コントローラは無くても良い。コントローラは、図示しない外部装置（例えばホスト計算機又は他のストレージシステム）から、論理ボリュームを指定した入出力要求を受け、その入出力要求に従い、指定されている論理ボリュームの基になっているＨＤＤ７０２にデータを書き込む、又は、指定されている論理ボリュームの基になっているＨＤＤ７０２からデータを読み出す。論理ボリュームは、ＲＡＩＤ（Redundant Array of Independent (or Inexpensive) Disks）グループ７０３を構成する全てのＨＤＤ７０２を基に形成される。ＲＡＩＤグループは、ＥＣＣ（Error Correcting Code）グループ又はパリティグループと呼ばれることがある。ＲＡＩＤグループには、所定のＲＡＩＤレベルに従ってデータが記憶される。

一つの筐体７０１に、例えば、４つの電源境界（記憶デバイスグループ）Ｇ１〜Ｇ４が備えられている。各電源境界Ｇ１〜Ｇ４は、二以上のＨＤＤ７０２で構成されている。図１６に示すように、異なる電源境界Ｇ１〜Ｇ４にそれぞれ含まれているＨＤＤ７０２で、ＲＡＩＤグループ７０３が構成されている（図示の例では、例えば、いわゆる３Ｄ＋１ＰのＲＡＩＤグループ７０３が構成されている）。言い換えれば、ＲＡＩＤグループ７０３が、複数の電源境界Ｇ１〜Ｇ４に跨っている。なお、ＲＡＩＤグループ７０３は、複数の筐体７０１に跨っていても良い（例えば、電源境界Ｇ１〜Ｇ４にそれぞれ含まれているＨＤＤと、他の筐体７０１内の電源境界に含まれているＨＤＤとでＲＡＩＤグループが構成されても良い）。

電源境界Ｇ１〜Ｇ４がそれぞれ有するＨＤＤの数や、各ＨＤＤの消費電力は同じである。それ故、電源境界Ｇ１〜Ｇ４に必要とされる電力は同じである。

電源境界の数が４であり、図１４Ｂに示した構成を採用するため、四つの電源ユニットＵ１〜Ｕ４が備えられる。なお、各電源ユニットＵ１〜Ｕ４内には、第一電源又は第二電源として、高電圧の電源と低電圧の電源のセット、具体的には、例えば、１２Ｖ電源と５Ｖ電源のセットが設けられている。１２Ｖ（ボルト）及び５Ｖは、ＨＤＤの一般的な要求電圧である。電源ユニットＵ１内の１２Ｖ電源（及び５Ｖ電源）から、電源境界Ｇ１及びＧ２（具体的には、電源境界内の全てのＨＤＤ７０２）に給電され、それらの電源境界Ｇ１及びＧ２に、異なる電源ユニットＵ３及びＵ４内の１２Ｖ電源（及び５Ｖ電源）から給電される。１２Ｖ電源と５Ｖ電源のうちのいずれか一方が電源ユニットに無くても良い。

本実施形態では、前述したように、少なくとも上記式（１）で得られる数の電源（１２Ｖ電源及び／又は５Ｖ電源）が用意される。各電源につき、１系統の入力と、１系統以上の給電経路が用意される。各給電経路には、逆流防止素子（例えばダイオード）が設けられる。そして、複数の電源が入力１系統（ＡＣ入力１）と入力２系統（ＡＣ入力２）に振り分けられ、各入力系統に接続された電源群ごとに、電源境界の数だけ給電経路（第一経路及び第二経路のそれぞれ）が備えられる。入力１系統からの電力に基づく電力を供給する、電源ユニットＵ１（Ｕ２）内の電源（１２Ｖ電源及び５Ｖ電源のそれぞれ）からは、二本の第一経路を介して二つの電源境界に電力が供給され、それら二つの電源境界には、入力２系統からの電力に基づく電力を供給する、電源ユニットＵ３及びＵ４の電源（１２Ｖ電源及び５Ｖ電源）からは、それぞれ二本の第二経路を介して電力が供給される。

本実施形態では、入力１系統及び入力２系統はＡＣ入力のため、各電源ユニット内の電源はＡＣ／ＤＣ（直流）電源（ＡＣ／ＤＣコンバータ）である。なお、各電源ユニット内の電源の入力は、ＤＣ入力であっても良く、その場合には、各電源ユニット内の電源はＤＣ／ＤＣ電源（ＤＣ／ＤＣコンバータ）であっても良い。

図１６に示した構成によれば、一つの筐体７０１内でＲＡＩＤグループが構成されている。このため、例えば、ＨＤＤの数が少ないストレージシステムにおいては、筐体７０１の数を最適にでき、以って、小規模のストレージシステムを実現することが期待できる。また、小規模構成であっても、マザーボードのショート障害等によるＨＤＤの影響範囲（閉塞範囲）を制限でき、以って、信頼性の高いストレージシステムが期待できる。

また、図１６に示した構成によれば、電源ユニット内の電源はＡＣ／ＤＣ電源であり、別途ＤＣ／ＤＣ電源を有する必要が無い。このため、給電部分を安価にできるとともに、電力変換の回数が少なく故に電力ロスが少なくなることが期待できる。

また、図１６に示した構成によれば、最低限の電源数で、各記憶デバイスグループについての電源の冗長化と所望の数の電源境界を構成することの両方を実現できる。具体的には、電源境界の数が４以上の場合には、それら両方を、電源境界の数以下の電源数で実現することができる。

以上が、第一の実施形態についての説明である。なお、一つの筐体７０１に存在する電源境界の数は、４に限らず、例えば、図１７に示すように、８であっても良い。この場合、八つの電源境界Ｇ１〜Ｇ８のそれぞれに含まれるＨＤＤ７０２でＲＡＩＤグループが構成される。つまり、例えば、３Ｄ＋１ＰのＲＡＩＤグループ７０３に代えて７Ｄ＋１ＰのＲＡＩＤグループ７０３´が構成される。また、図９Ａを参照した説明によれば、第一電源及び第二電源の総数は６個である。このため、図１７に示すように、一つの筐体７０１´に六つの電源ユニットＵ１〜Ｕ６が備えられ、ＡＣ入力１からの電力を受ける一方の電源ユニットＵ１〜Ｕ３には、第一電源（１２Ｖ電源と５Ｖ電源のセット）が備えられ、ＡＣ入力２からの電力を受ける他方の電力ユニットＵ４〜Ｕ６には、第二電源（１２Ｖ電源と５Ｖ電源のセット）が備えられる。

以下、本発明の第二の実施形態を説明する。その際、第一の実施形態との相違点を主に説明し、第一の実施形態との共通点については説明を省略或いは簡略化する。

図１８は、本発明の第二の実施形態に係るストレージシステムが有する一つの筐体８０１における給電部分の構成の詳細を示す。

図１６に示した構成における電源ユニットＵ１〜Ｕ４に代えて、電源ユニットＵ１１及びＵ２２が採用されている。言い換えれば、二つの１２Ｖ電源と二つの５Ｖ電源が一つの電源ユニットにまとめられている。これにより、電源ユニットの数を減らすことができ、以って、給電部分を安価に構成することが期待できる。

また、各電源ユニットＵ１１及びＵ１２では、各セット（１２Ｖ電源と５Ｖ電源のセット）につき、高電圧電源である１２Ｖ電源が低電圧電源である５Ｖ電源の上位に存在する。１２Ｖ電源が、ＡＣ入力１（又はＡＣ入力２）からのＡＣ電圧を１２ＶのＤＣ電圧に変換するＡＣ／ＤＣコンバータである。５Ｖ電源が、１２Ｖ電源からの１２ＶのＤＣ電圧を５ＶのＤＣ電圧に降圧するＤＣ／ＤＣコンバータである。そのＤＣ／ＤＣコンバータは、例えば、非絶縁型のＤＣ／ＤＣコンバータである。これにより、給電部分をさらに安価に構成することが期待できる。

以下、本発明の第三の実施形態を説明する。その際、第二の実施形態との相違点を主に説明し、第二の実施形態との共通点については説明を省略或いは簡略化する。

図１９は、本発明の第三の実施形態に係るストレージシステムが有する一つの筐体９０１における給電部分の構成の詳細を示す。

各電源ユニットＵ１１及びＵ１２内の電源からの給電先（記憶デバイス）として、ＨＤＤの他に、I／F制御回路１９０５Ａ〜１９０５Ｄがある。各I/F制御回路１９０５Ａ〜１９０５Ｄには、ＨＤＤ７０２等の活線挿抜（ホットスワップ）において給電経路の電圧変動を抑制するための突入電流防止回路が設けられている。

また、本実施形態では、ＨＤＤ７０２の活線挿抜においてＨＤＤ７０２内部に流入する突入電流を突入防止回路（例えば抵抗値）１９０１Ａ〜１９０１Ｄによって制限することができる。このため、ＨＤＤ７０２が挿入される際、コンタクトのシーケンスにより、突入防止回路１９０１Ａが最初に接続されることになる。

以下、本発明の第四の実施形態を説明する。その際、第一の実施形態との相違点を主に説明し、第一の実施形態との共通点については説明を省略或いは簡略化する。なお、以下の説明では、ｘボルトの直流電圧を、「ＤＣｘＶ」と表記する。また、以下の説明では、ＨＤＤに必要な第１の電圧を「ＤＣ１２Ｖ」とし、ＨＤＤに必要な第２の電圧を「ＤＣ５Ｖ」とする。

＜第四の実施形態の概要＞。

図２０は、第四の実施形態に係るストレージシステム２００１の給電部分の構成を示す。

ストレージシステム２００１は、第１の電源ユニット２０２１と、第２の電源ユニット２０２３とを有する。

第１の電源ユニット２０２１は、二重化されている。第１の電源ユニット２０２１は、商用電源からのＡＣ電圧（例えば２００Ｖ）をＤＣ１２Ｖに変換するＡＣ−ＤＣコンバータを有する電源回路である。以下、一方の第１の電源ユニット２０２１を、「ＡＣ−ＤＣ＃１」と表記し、他方の第１の電源ユニット２０２１を、「ＡＣ−ＤＣ＃２」と表記する。ＡＣ−ＤＣ＃１には、第１の商用電源ＡＣ１から交流電圧が入力され、ＡＣ−ＤＣ＃２には、第２の商用電源ＡＣ２から交流電圧が入力される。なお、第１の電源ユニット２０２１の冗長度は、３以上であってよい。

ＡＣ−ＤＣ＃１及び＃２からのＤＣ１２Ｖは、各ＨＤＤ２０３１の１２Ｖ系と、各第２の電源ユニット２０２３とに供給される。

ＡＣ−ＤＣ＃１及び＃２がＤＣ１２Ｖを出力する電源ユニット（１２Ｖ系電源回路）であるのに対し、第２の電源ユニット２０２３は、ＤＣ５Ｖを出力する電源ユニット（５Ｖ系電源回路）である。具体的には、第２の電源ユニット２０２３は、ＡＣ−ＤＣ＃１又は＃２からのＤＣ１２ＶをＤＣ５Ｖに変換するＤＣ−ＤＣコンバータを有する電源回路である。第２の電源ユニット２０２３からのＤＣ５Ｖは、ＨＤＤ２０２３の５Ｖ系に供給される。そのため、以下、第２の電源ユニットを、「ＨＤＤ−ＰＷＲ」と表記する。

本実施形態では、ＨＤＤ−ＰＷＲ２０２３の冗長性を維持しつつ、ＨＤＤ−ＰＷＲ２０２３の数を電源境界の数以下に抑えることができる。図２０の例によれば、電源境界の数は４であり（４つの電源境界Ｇ１〜Ｇ４があり）、ＨＤＤ−ＰＷＲ２０２３の数は４である（ＨＤＤ−ＰＷＲ＃１〜＃４）。１つの電源境界に、その電源境界に対応するＨＤＤ−ＰＷＲ２０２３から給電されており（実線矢印）、そのＨＤＤ−ＰＷＲ２０２３に障害が発生した場合に、別のＨＤＤ−ＰＷＲ２０２３からの給電を受ける（点線矢印）。なお、ＨＤＤ−ＰＷＲ２０２３からの実線矢印と点線矢印の意味は、後の図２６及び図２８でも同じである。

本実施形態の第１の特徴によれば、商用電源からのＡＣ電圧から、ＨＤＤが必要とするＤＣ１２Ｖが得られる。このため、図２を参照して説明した方法（商用電源からのＡＣ電圧を一旦ＤＣ５６Ｖに変換しその後でそのＤＣ５６ＶをＤＣ１２Ｖに変換する方法）に比べて、電力変換効率を高くすることができる。

本実施形態の第２の特徴によれば、５Ｖ電源回路（ＨＤＤ−ＰＷＲ）を有する回路基板が、１２Ｖ電源回路（ＡＣ−ＤＣ）を有する回路基板から分離され、それぞれのＨＤＤ−ＰＷＲが、そのＨＤＤ−ＰＷＲからの給電先となる電源境界（後述のメインのＤＣ５Ｖの供給先となる電源境界）の近傍に配置される。これにより、各ＨＤＤに高品質のＤＣ５Ｖを供給することができる。具体的には、各ＨＤＤ−ＰＷＲは、そのＨＤＤ−ＰＷＲから後述のメインのＤＣ５Ｖが供給される電源境界にサブのＤＣ５Ｖを供給する別のＨＤＤ−ＰＷＲよりも、その電源境界の近くに配置される（図２１及び図２２参照）。

本実施形態の第３の特徴によれば、ＨＤＤ−ＰＷＲについて、第一の実施形態で説明した原理が適用されており、且つ、ＡＣ−ＤＣは冗長化されている。これにより、第一の実施形態と同様に、図２を参照して説明したシステムよりも少ない１２Ｖ電源回路及び５Ｖ電源回路で、電源境界を構成することができる。

本実施形態の第４の特徴によれば、商用電源からのＡＣ電圧からＤＣ１２Ｖが生成され、そのＤＣ１２ＶからＤＣ５Ｖが生成される。これは、３．５インチＨＤＤと２．５インチＨＤＤで別々に電源回路を設計しなくて済む（電源回路の共通化）という効果を奏する。以下、電源回路の共通化について説明する。

＜電源回路の共通化＞。

ＨＤＤは、ＤＣ１２ＶとＤＣ５Ｖを必要とするが、ＨＤＤの種類によって消費電力が異なる。ＨＤＤ種類は、ＦＣ、ＳＡＴＡ、ＳＡＳといったインターフェイスの観点に従う種類もあれば、３．５インチ、２．５インチといったサイズの観点に従う種類もある。本実施形態では、ＨＤＤ２０３１として、３．５インチＨＤＤと２．５インチＨＤＤの２種類がある。

本実施形態に係るストレージシステム２００１は、３．５インチＨＤＤが搭載される筺体（以下、３．５インチ筺体）と、２．５インチＨＤＤが搭載される筺体（以下、２．５インチ筺体）の両方を有することができる。

図２１は、３．５インチ筺体の正面図であり、図２２は、２．５インチ筺体の正面図である。

図２１及び図２２によれば、１つの電源境界を構成するＫ個のＨＤＤは（Ｋは２以上の整数）、密に配置される。例えば、Ｋ個のＨＤＤは、ｐ行×ｑ列（＝Ｋ）のマトリクス状に搭載されている（ｐ及びｑはいずれも自然数）。具体的には、３．５インチ筺体２１０１（図２１）では、一つの電源境界が、２行×５列のＨＤＤで構成されている。２．５インチ筺体２２０１（図２２）では、一つの電源境界が、２行×４列のＨＤＤで構成されている。筺体２１０１及び２２０１のどちらでも、電源境界毎に、ＨＤＤ−ＰＷＲがＨＤＤの近傍に配置されている（上述の第２の特徴）。これにより、一つの電源境界を構成するいずれのＨＤＤにも高品質のＤＣ５Ｖを供給することができる。なお、電源境界を構成するＨＤＤの前述した数は、一例にすぎない。

また、図２１及び図２２によれば、第一の実施形態でも説明したが、異なる電源境界に属するＨＤＤが一つのＲＡＩＤグループを構成する。例えば、図２１によれば、３Ｄ＋１ＰのＲＡＩＤグループは、太字及びアンダーラインで示すように、４つの電源境界が有する４つのＨＤＤ＃００（００番の３．５インチＨＤＤ）で構成される。また、例えば、図２２によれば、７Ｄ＋１ＰのＲＡＩＤグループは、太字及びアンダーラインで示すように、８つの電源境界が有する８つのＨＤＤ＃００（００番の２．５インチＨＤＤ）で構成される。なお、図２１及び図２２に示したＲＡＩＤグループ構成は、一例にすぎない。すなわち、例えば、３．５インチＨＤＤが、７Ｄ＋１Ｐの構成であって、２．５インチＨＤＤが、３Ｄ＋１Ｐの構成であっても良い。どちらのタイプのＨＤＤであっても、ＲＡＩＤグループは任意の構成で良い。

筺体２１０１及び２２０１のサイズは同じである。２．５インチＨＤＤの方が、３．５インチＨＤＤよりもサイズが小さいので、２．５インチＨＤＤの最大数の方が、３．５インチＨＤＤの最大数よりも多い。具体的には、例えば、図２１によれば、一つの３．５インチ筺体に最大４０台の３．５インチＨＤＤを搭載することができ、図２２によれば、一つの２．５インチ筺体に最大６４台の２．５インチＨＤＤを搭載することができる。

ＨＤＤ単位の消費電力は、図２３Ａに例示する通りである。すなわち、１２Ｖ系については、２．５インチＨＤＤの消費電力が３．５インチＨＤＤの消費電力より半分以上低く、５Ｖ系については、３．５インチＨＤＤの消費電力と２．５インチＨＤＤの消費電力は同じである。より具体的に言えば、１２Ｖ系に関する電力比（３．５インチＨＤＤの消費電力に対する２．５インチＨＤＤの消費電力の比）は、０．４５であり、５Ｖ系に関する電力比は、１である。

しかし、ＡＣ−ＤＣもＨＤＤ−ＰＷＲも、一つのＨＤＤだけに電力を供給するわけではなく、複数のＨＤＤに電力を供給する。

そこで、筺体単位での消費電力を考察する。図２３Ａの例によれば、筺体単位での消費電力は、図２３Ｂに示す通りとなる。すなわち、以下の（Ａ）〜（Ｃ）の関係が得られる。この関係は、３．５インチ筺体のサイズと２．５インチ筺体のサイズが同じであれば、維持されると考えられる。
（Ａ）一つの筺体に搭載されるＨＤＤの数は、２．５インチ筺体の方が多いため、５Ｖ系に関する電力比が、１よりも大きくなる。
（Ｂ）しかし、合計電力（１２Ｖ系に関する消費電力と５Ｖ系に関する消費電力の和）に関する電力は、３．５インチ筺体と２．５インチ筺体でほぼ同じである。
（Ｃ）また、１２Ｖ系に関する電力比は、１を超えない。

この関係に着目し、本実施形態では、５Ｖ電源回路が、１２Ｖ電源回路を有する回路基板から分離されて電源境界の数に応じて増減され、且つ、ＤＣ１２ＶからＤＣ５Ｖが生成される。このため、１２Ｖ電源回路を、３．５インチ筺体及び２．５インチ筺体のどちらでも使用可能であり、５Ｖ電源回路は、３．５インチ筺体及び２．５インチ筺体の各々での電源境界毎に搭載される。つまり、３．５インチＨＤＤと２．５インチＨＤＤで別々に電源回路を設計しなくて済む。

以下、３．５インチ筺体及び２．５インチ筺体のそれぞれについて、ＨＤＤ−ＰＷＲの冗長関係、及び、ＡＣ−ＤＣ及びＨＤＤ−ＰＷＲからの配線を説明する。

＜３．５インチ筺体： ＨＤＤ−ＰＷＲの冗長関係、及び、ＡＣ−ＤＣ及びＨＤＤ−ＰＷＲからの配線＞。

１つの３．５インチ筺体に４０台の３．５インチＨＤＤ（つまり最大数の３．５インチＨＤＤ）が搭載されているとする。この場合、図２４に示す通り、１つの３．５インチ筺体に４つの電源境界が構築される（図２４〜図２９では、電源境界は破線枠で表される）。各電源境界は、１０台のＨＤＤで構成されている。具体的には、下記の通りである。
＊冗長化されたＡＣ−ＤＣ（ＡＣ−ＤＣ＃１及び＃２）が、全てのＨＤＤに共通である。
＊１０台のＨＤＤ毎に、ＨＤＤ−ＰＷＲが設けられている。
＊ＨＤＤ−ＰＷＲの冗長関係は、図２４に太い矢印で示す通りである。すなわち、各ＨＤＤ−ＰＷＲは、そのＨＤＤ−ＰＷＲに対応する１０台のＨＤＤに隣接する別の１０台のＨＤＤに対応する別のＨＤＤ−ＰＷＲから給電されなくなったときに、その別の１０台のＨＤＤに給電する。

図２４の例によれば、１つの３．５インチ筺体についての、ＡＣ−ＤＣ及びＨＤＤ−ＰＷＲからの配線は、図２０に示した通りとなる。

＜２．５インチ筺体： ＨＤＤ−ＰＷＲの冗長関係、及び、ＡＣ−ＤＣ及びＨＤＤ−ＰＷＲからの配線＞。

１つの２．５インチ筺体に６４台の２．５インチＨＤＤ（つまり最大数の２．５インチＨＤＤ）が搭載されているとする。この場合、図２５に示す通り、１つの２．５インチ筺体に、８つの電源境界Ｇ１〜Ｇ８が構築される。各電源境界は、８台のＨＤＤで構成されている。具体的には、下記の通りである。
＊冗長化されたＡＣ−ＤＣ（ＡＣ−ＤＣ＃１及び＃２）が、全てのＨＤＤに共通である。
＊８台のＨＤＤ毎に、ＨＤＤ−ＰＷＲが設けられている。
＊ＨＤＤ−ＰＷＲの冗長関係は、図２５に太い矢印で示す通りである。すなわち、各ＨＤＤ−ＰＷＲは、そのＨＤＤ−ＰＷＲに対応する８台のＨＤＤに隣接する別の８台のＨＤＤに対応する別のＨＤＤ−ＰＷＲから給電されなくなったときに、その別の８台のＨＤＤに給電する。すなわち、冗長関係を有するＨＤＤ−ＰＷＲに対応した電源境界セットが、２つの電源境界で構成されており、そのような電源境界セットが、４つある。

図２５の例によれば、一つの電源境界セットについての、ＡＣ−ＤＣ及びＨＤＤ−ＰＷＲからの配線は、図２６に示す通りとなる。

＜ＨＤＤの増設と、ＨＤＤ−ＰＷＲの冗長関係の変化＞。

例えば、２．５インチ筺体が、８台の２．５インチＨＤＤを８組より多く搭載することができるよう構成されているとする。つまり、２．５インチ筺体が、６４台の２．５インチＨＤＤよりも多くの２．５インチＨＤＤを搭載できるよう構成されているとする。

ＨＤＤの増設（及び減設）は、所定の単位で行われてよい（例えば１台ずつ増設又は減設されてよい）。本実施形態では、増設（及び減設）は、ＲＡＩＤグループ単位で行われる。なぜなら、ＲＡＩＤグループに基づいて論理ボリュームが構築されるからである。

例えば、ＲＡＩＤグループが４台のＨＤＤで構成されている場合、その４台のＨＤＤの各々は、異なる電源境界に存在する必要がある。このため、図２５に示した状態からＲＡＩＤグループ単位の増設を行うと、少なくとも電源境界が４つ増えることになる。その一例を、図２７に示す。図２７によれば、４台のＨＤＤで構成されるＲＡＩＤグループが８つ追加され、それ故、８台のＨＤＤで構成された電源境界が４つ追加されている。

この場合の、ＨＤＤ−ＰＷＲの冗長関係を、図２７で太い矢印で示す。すなわち、冗長関係を有するＨＤＤ−ＰＷＲに対応した電源境界セットが、ＨＤＤの行方向に沿って並んだ３つの電源境界で構成されており（１つの電源境界は８台のＨＤＤで構成されており）、そのような電源境界セットが、４つある。原則、各ＨＤＤ−ＰＷＲは、そのＨＤＤ−ＰＷＲに対応する電源境界とその電源境界にＨＤＤの行方向に隣接する電源境界とをカバーする。しかし、３つの電源境界のうちの一端にある電源境界に対応したＨＤＤ−ＰＷＲ＃３は、その一端の電源境界ではなく、１つの電源境界を隔てた、３つの電源境界のうちの他端にある電源境界を、カバーする。

図２７の例によれば、１つの電源境界セットについての、ＡＣ−ＤＣ及びＨＤＤ−ＰＷＲからの配線は、図２８に示す通りとなる。

さて、図２７に示した状態から、さらに、図２９に示すように、８つのＲＡＩＤグループが追加され、それ故、８つの電源境界が追加されたとする。この場合、ＨＤＤ−ＰＷＲの冗長関係は、図２９で太い矢印で示す通りとされ、それ故、１つの電源境界セットについての、ＡＣ−ＤＣ及びＨＤＤ−ＰＷＲからの配線は、図２０に示した通りとはされず、図２６に示した通りとされる。その理由は、次の通りである。

図２０に示した通りとすると、１つの電源境界セットを構成する電源境界の数は４となり、４つの電源境界のうちの一端にある電源境界に対応したＨＤＤ−ＰＷＲが、２つの電源境界を隔てた、４つの電源境界のうちの他端にある電源境界を、カバーしなければならない。しかし、そうすると、一端の電源境界に対応したＨＤＤ−ＰＷＲから他端の電源境界を構成する各ＨＤＤまでの電源ラインが長くなり、それ故、高品質のＤＣ５Ｖを供給することが困難になるからである。

以上、２．５インチ筺体にＨＤＤを増設するケースを例に採って説明したが、２．５インチ筺体からＨＤＤを減設するケースでは、図２７〜図２９を参照して説明した流れと逆の流れが行われる。また、２．５インチ筺体に対するＨＤＤの増設及び減設に関する説明は、３．５インチ筺体に対するＨＤＤの増設及び減設についても同様である。

以上のことから、本実施形態では、電源境界の数が３以上の奇数の場合、少なくとも１つのＨＤＤ−ＰＷＲが、そのＨＤＤ−ＰＷＲに対応した電源境界から少なくとも１つの電源境界を隔てた場所にある電源境界をカバーする。一方、電源境界の数が２以上の偶数の場合、各ＨＤＤ−ＰＷＲは、そのＨＤＤ−ＰＷＲに対応した電源境界に隣接する電源境界をカバーする。つまり、電源境界の数が偶数であれば、少なくとも１つの電源境界を跨いだ電源境界にＤＣ５Ｖを給電しなければならないといったことが生じない。

＜ＨＤＤ−ＰＷＲの構成＞。

図３０は、ＨＤＤ−ＰＷＲ２０２３の構成を示す。

ＨＤＤ−ＰＷＲ２０２３は、前述したように、ＤＣ１２ＶをＤＣ５Ｖ（厳密にはＤＣ５．０５Ｖ）に変換するＤＣ−ＤＣコンバータ３００１を有する電源回路であり、５Ｖ系出力として２チャネルを有する。具体的には、ＨＤＤ−ＰＷＲ２０２３は、ＤＣ−ＤＣコンバータ３００１の他に、メインチャネル回路３００３Ｍと、サブチャネル回路３００３Ｓとを有する。つまり、回路３００３Ｍ及び３００３Ｓのいずれも、逆流防止回路であり、且つ、メインチャネルの方がサブチャネルよりも重み（出力電圧）が高い。

ここで、いずれの回路３００３Ｍ及び３００３Ｓも、通常のダイオードによる逆流防止回路ではなく、ＭＯＳ−ＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）３００３Ｍ又は３００３Ｓによる逆流防止回路である。

通常のダイオードによる逆流防止回路では、ダイオードのＶｆ（順方向電圧降下）が、０．３Ｖから０．４Ｖ程度であり、ダイオード自身の発熱が大きい。例えば、電流を３０Ａ（アンペア）とした場合、Ｖｆ＝０．３Ｖで、電力は９Ｗ（Ｗ＝Ｉ×Ｖ＝３０×０．３）となり、発熱に対し対策が必要である。対策としては、ヒートシンクなどの放熱部品を取り付けることや、複数のダイオードを並列に接続することが考えられるが、いずれもコストアップが必至である。

また、それぞれのダイオードのＶｆは、ダイオードのＶｆは、ダイオードによって若干変動するが、任意に決めることが困難である。

それに対し、本実施形態に係るＨＤＤ−ＰＷＲ２０２３によれば、各チャネル回路３００３Ｍ及び３００３Ｓが、ＭＯＳ−ＦＥＴによる逆流防止回路である。一例として、電流を３０Ａとして、ＭＯＳ−ＦＥＴのオン抵抗を２ミリオームとすると、消費電力は、１．８Ｗ（Ｗ＝Ｉ^２×Ｒ＝３０×３０×０．０２＝１．８）と低い。

また、ＭＯＳ−ＦＥＴのゲートに供給する電圧を調整することにより、メインチャネル及びサブチャネルでのドロップ電圧（重み）を調整することができる。このため、重みの調整が容易である。本実施形態では、メインチャネル回路３００３Ｍが、コンバータ３００１からのＤＣ５．０５Ｖを１０ｍＶ（ミリボルト）ドロップさせたＤＣ５．０４Ｖを出力し、サブチャネル回路３００３Ｓが、コンバータ３００１からのＤＣ５．０５Ｖを５０ｍＶドロップさせたＤＣ５．０Ｖを出力する。この構成により、次のような切り替えが行われる。

例えば、図３１に示すように、２つのＨＤＤ−ＰＷＲ＃１及び＃２でＨＤＤ−ＰＷＲが冗長化されており、ＨＤＤ−ＰＷＲ＃１が電源境界Ｇ１に対応し、ＨＤＤ−ＰＷＲ＃２が電源境界Ｇ２に対応しているとする。この場合、ＨＤＤ−ＰＷＲ＃１のメインチャネル回路＃１１から電源境界Ｇ１にＤＣ５．０４Ｖが供給され、ＨＤＤ−ＰＷＲ＃２のメインチャネル回路＃２１から電源境界Ｇ２にＤＣ５．０４Ｖが供給される。

ここで、図３２に示すように、ＨＤＤ−ＰＷＲ＃２に障害が発生したときは、電源境界Ｇ２には、ＨＤＤ−ＰＷＲ＃２からのＤＣ５．０４Ｖに代えて、ＨＤＤ−ＰＷＲ＃のサブチャネル回路＃２１からのＤＣ５．０Ｖが供給される。

＜メインチャネル回路及びサブチャネル回路の構成＞。

いずれのＨＤＤ−ＰＷＲについても、同じ構成の逆流防止回路を、メインチャネル回路３００３Ｍ及びサブチャネル回路３００３Ｓのどちらにも採用することができる。つまり、回路３００３Ｍ及び３００３Ｓの構成を同じにすることができる。以下、サブチャネル回路３００３Ｓを例に採り、チャネル回路の構成を説明する。

図３３は、サブチャネル回路３００３Ｓの構成を示す。

回路３００３Ｓは、ＭＯＳ−ＦＥＴ３０１１Ｓの他に、オペアンプ３３０１と、無効回路３３０３と、重み付け設定用抵抗Ｒ５とを有する。

ＭＯＳ−ＦＥＴ３０１１Ｓのソースは、ＤＣ−ＤＣコンバータ３００１に接続されている。ＭＯＳ−ＦＥＴ３０１１Ｓのドレインは、電源境界側（具体的には、例えば、電源境界を構成する各ＨＤＤが接続されるバックボード）に接続されている。

オペアンプの第１の入力端子には、ＭＯＳ−ＦＥＴ３０１１Ｓのソース側にかかっている電圧（ソース電圧）Ｖ１に基づく電圧Ｖ１´を表す信号が入力される。オペアンプの第２の入力端子には、ＭＯＳ−ＦＥＴ３０１１Ｓのドレイン側にかかっている電圧（ドレイン電圧）Ｖ２に基づく電圧Ｖ２´を表す信号が入力される。オペアンプ３３０１の出力端子が、ＭＯＳ−ＦＥＴ３０１１Ｓのゲートに接続されている。オペアンプ３３０１が起動するまでの間、無効回路３３０３によって、ＭＯＳ−ＦＥＴ３０１１Ｓのゲートが遮断される。

前述した説明によれば、ＭＯＳ−ＦＥＴ３０１１Ｓのドレイン−ソース間電圧ＶＤＳが０Ｖより大きく（ドレイン電圧Ｖ２とソース電圧Ｖ１に差が生じ）、且つ、ＶＤＳが一定になるようにすることが望まれる。前述の例によれば、このサブチャネル回路３００３Ｓでは、ＶＤＳ＝５０ｍＶになるようにすることが望まれる（メインチャネル回路３００３Ｍでは、ＶＤＳ＝１０ｍＶになるようにすることが望まれる）。しかし、オペアンプ３３０１の入力端子間には、イマジナリーショート（仮想接地）になるように制御が働く。つまり、ソース電圧Ｖ１がドレイン電圧Ｖ２より高くても、Ｖ１´＝Ｖ２´になるように制御が働く。そこで、電圧Ｖ１´と電圧Ｖ２´に差が出るようにするために、重み設定部材が設けられる。本実施例では、重み設定部材として抵抗Ｒ５が採用されている。具体的には、抵抗Ｒ５が無い場合、抵抗Ｒ１、Ｒ２、Ｒ３及びＲ４により、オペアンプ３０１１の分圧比は等しい（例えば、抵抗Ｒ１、Ｒ２、Ｒ３及びＲ４の値は同じである）。しかし、この回路３００３Ｓに抵抗Ｒ５が挿入され、それにより、オペアンプ３０１１の分圧比が変わり、Ｖ１´とＶ２´との差が生じ、ソースードレイン間電圧ＶＤＳが生じる。抵抗Ｒ５の値は、所望のＶＤＳが得られるような値（ＶＤＳ（ドロップ電圧）の大きさに応じた値）である。

以上の構成により、オペアンプ３３０１は、ソース電圧Ｖ１がドレイン電圧Ｖ２よりも高い場合、ＶＤＳが一定になるように、ゲート電圧を調整する。この回路３００３Ｓでは、５０ｍＶのドロップが行われるので、ＶＤＳは５０ｍＶである。一方、メインチャネル回路３００３Ｍでは、ＶＤＳは１０ｍＶである。このように、本実施例では、チャネル回路３００３Ｓ及び３００３Ｍの構成は同じであるが、重み設定部材としての抵抗の大きさが異なっていることで、回路３００３Ｓ及び３００３Ｍからそれぞれ出力される電圧の高さが異なる。

なお、ドレイン電圧Ｖ２がソース電圧Ｖ１よりも高い場合、電圧Ｖ１´と電圧Ｖ２´の関係が崩れ、オペアンプ３３０１は、ＭＯＳ−ＦＥＴ３０１１Ｓをターンオフする。つまり、この回路３００３Ｓでは、ＶＤＳが、オペアンプ３３０１で監視され、ＶＤＳが一定になるようフィードバックが行われる。ドレイン側（バックボード側）に高い電圧がかかると、瞬時に、ＭＯＦ−ＦＥＴ３０１１Ｓがオフ状態とされる。これにより、逆流が防止される。

ＭＯＳ−ＦＥＴがオン状態であるときの抵抗（オーム）は低い。例えば、ＭＯＳ−ＦＥＴのオン抵抗を２ｍオームとし、電流を３０Ａとした場合、ＭＯＳ−ＦＥＴ３０１１Ｓの消費電力は、１．８Ｗ（Ｗ＝Ｉ^２×Ｒ＝３０×３０×０．０２＝１．８）程度である。つまり、逆流防止を低損失で行うことができる。なお、仮に、逆流防止をショットキバリアダイオードにより実現する場合には、ダイオードをＶｆ＝０．３Ｖとし、電流を３０Ａとすると、消費電力は、９Ｗ（３０×０．３＝９）になり、それ故、ヒートシンク無しでの運用は困難であり給電損失も大きいと考えられる。

以上、上述したＨＤＤ−ＰＷＲ２０２３によれば、ＤＣ１２ＶをＤＣ５．０５Ｖに変換するＤＣ−ＤＣコンバータ３００１の後段（下流側）に、複数のチャネル回路（逆流防止回路）が備えられ、各チャネル回路は、ＭＯＳ−ＦＥＴを有する。そして、複数のチャネル回路におけるＭＯＳ−ＦＥＴのドレイン−ソース間電圧ＶＤＳを違えることで、チャネル回路の重み（ドロップする電圧の値）を違えることができる。つまり、メイン電圧を供給するメインチャネル回路３００３Ｍと、メイン電圧よりも低い電圧であるサブ電圧を供給するサブチャネル回路３００３Ｓとを生成することができる。メイン電圧は、ＨＤＤ−ＰＷＲ２０２３に対応する電源境界に供給される。サブ電圧は、別の電源境界に対応する別のＨＤＤ−ＰＷＲからメイン電圧が供給されている間は、そのメイン電圧の電源ラインを介さず、その別のＨＤＤ−ＰＷＲからメイン電圧が供給されなくなったときに、その電源ラインを介してその別の電源境界に供給される。

さらに、ＨＤＤ−ＰＷＲ２０２３は、メイン電圧及びサブ電圧を作る機能に加えて、逆流防止機能も有する。具体的には、バックボード過電圧が生じた場合には、ＭＯＳ−ＦＥＴがオフ状態とされ、他の電源境界への影響もない。

＜コントローラの電源回路とＨＤＤの１２Ｖ電源回路との共通化＞。

前述したように、ＡＣ−ＤＣ２０２１とＨＤＤ−ＰＷＲ２０２３は互いに分離されている。一方、コントローラはＤＣ１２Ｖを必要とする。そこで、本実施形態では、ＨＤＤの１２Ｖ電源回路であるＡＣ−ＤＣ２０２１が、コントローラの電源回路としても使用される。具体的には、例えば、コントローラは、図３４に示すように、ＦＥ−ＩＦ（フロントエンドインターフェイス）３４０１と、ＢＥ−ＩＦ（バックエンドインターフェイス）３４０２と、ＳＷ（スイッチ）３４０３と、ＣＭ−ＰＫ（キャッシュメモリパッケージ）３４０４と、ＭＰ−ＰＫ（マイクロプロセッサパッケージ）３４０５とを有する。各要素３４０１〜３４０５には、冗長化されているＡＣ−ＤＣ（ＡＣ−ＤＣ＃１及び＃２）からＤＣ１２Ｖが供給される。なお、各要素の説明は、次の通りである。
＊ＦＥ−ＩＦ３４０１は、ホスト３４１１に接続されるインターフェイス装置である。ＦＥ−ＩＦ３４０１は、ホスト３４１１から、Ｉ／Ｏコマンド（ライトコマンド又はリードコマンド）を受信し、受信したＩ／Ｏコマンドを、ＭＰ−ＰＫ３４０５に転送する。
＊ＢＥ−ＩＦ３４０２は、ＨＤＤ２０３１に接続されるインターフェイス装置である。ＢＥ−ＩＦ３４０２は、ＨＤＤ２０３１からデータを読み出してＣＭ−ＰＫ３４０４に転送したり、ＣＭ−ＰＫ３４０４からのデータをＨＤＤ２０３１に書込んだりする。
＊ＭＰ−ＰＫ３４０５は、一又は複数のＭＰ（マイクロプロセッサ）を有する装置である。ＭＰは、ＦＥ−ＩＦ３４０１からのＩ／Ｏコマンドを処理する。
＊ＳＷ３４０３に、複数のパッケージ、すなわち、ＦＥ−ＩＦ３４０１、ＢＥ−ＩＦ３４０２、ＣＭ−ＰＫ３４０４及びＭＰ−ＰＫ３４０５が接続されている。ＳＷ３４０３は、ＰＫ（パッケージ）間の接続を制御する。
＊ＣＭ−ＰＫ３４０４は、揮発性メモリ及び／又は不揮発性メモリを有し、ＨＤＤ２０３１に読み書きされるデータを一時記憶する。

以上が、第四の実施形態についての説明である。

以下、本発明の第五の実施形態を説明する。その際、第四の実施形態との相違点を主に説明し、第四の実施形態との共通点については説明を省略或いは簡略化する（これは、後の第六の実施形態についても同様である）。

図３５は、本発明の第五の実施形態に係る、ＨＤＤ−ＰＷＲへの配線を示す。

本実施形態では、ＡＣ−ＤＣとＨＤＤ−ＰＷＲ内のＤＣ−ＤＣコンバータ３００１との間にホットスワップ回路３５１１が設けられている。図３５の例によれば、ホットスワップ回路３５１１は、ＨＤＤ−ＰＷＲ３５０１に設けられているがＨＤＤ−ＰＷＲ３５０１の外にあっても良い。

図３６は、ホットスワップ回路３５１１を利用した電力遮断機構を示す。

ＡＣ−ＤＣとＤＣ−ＤＣコンバータ３００１との間に、直列に接続された抵抗３６０１とＭＯＳ−ＦＥＴ３６０２が介在する。ＭＯＳ−ＦＥＴ３６０２のソースが抵抗３６０１の一端に接続され、ＭＯＳ−ＦＥＴ３６０２のドレインがＤＣ−ＤＣコンバータ３００１の入力端子に接続され、ＭＯＳ−ＦＥＴ３６０２のゲートが、ホットスワップ回路３５１１に接続される。ホットスワップ回路３５１１は、抵抗３６０１の両端に接続されている。

ホットスワップ回路３５１１は、抵抗３６０１を流れる電流を測定する。ホットスワップ回路３５１１は、その電流が或る閾値以上になった場合、ＭＯＳ−ＦＥＴ３６０２をオフ状態にする。これによりＤＣ−ＤＣコンバータ３００１の入力が遮断される。

ホットスワップ回路３５１１では、電流測定の誤差が遮断性能に影響するものの、回路部品の品質のバラツキの影響が少ない。また、ＭＯＳ−ＦＥＴ３６０２をオフ状態にすることで電源ラインを遮断するため、即断性能が高い。なお、障害発生時の電力遮断の方法として、ヒューズを用いる方法が考えられるが、ヒューズは、溶断するまでの時間と電流が反比例の関係にあり、且つ、部品バラツキによる影響が大きい。このため、ヒューズは、電力遮断素子として制御しにくい。このため、本実施形態のように、ホットスワップ回路により電力遮断を実現することが好ましい。

以上が、第五の実施形態についての説明である。なお、ＭＯＳ−ＦＥＴ３６０２に代えて他種のスイッチング素子が採用されてもよい。

図３７は、本発明の第六の実施形態に係る、ＨＤＤ及びＨＤＤ−ＰＷＲの搭載を示す。

第四及び第五の実施形態では、３．５インチ筺体も２．５インチ筺体もラックであり、ＨＤＤ２０３１は、フロントから搭載される。

それに対し、本実施形態では、３．５インチ筺体及び２．５インチ筺体のうちの少なくとも一方が、ラックではなく、ＨＤＤドロワ３７０１を有する筺体である。この筺体によれば、ＨＤＤの増設のために、ＨＤＤドロワ３７０１が引き出され、その後に、ＨＤＤ２３０１が下方向へ挿入されドロワ３７０１が有するコネクタに接続される、又は、ＨＤＤ２３０１が上方向へドロワ３７０１から引き抜かれる。

この筺体によれば、ドロワ３７０１内のＨＤＤは、フロントからリアへと流れる空気で冷却される。

そこで、本実施形態では、ドロワ３７０１内の所定の位置に、そのドロワ３７０１に搭載されるＨＤＤ又はＨＤＤユニット（例えば、ＨＤＤを収納したキャニスタ）と同じサイズの電源ユニット（ＨＤＤ−ＰＷＲを有する電源ユニット）３７１１が取り付けられる。具体的には、ＨＤＤ又はＨＤＤユニットの並び（行又は列）における所定の位置に、電源ユニット３７１１が取り付けられる。これにより、筐体のフロント側から筐体のリア側への空気の流れが妨げられない。

なお、電源ユニット３７１１は、その電源ユニット３７１１に対応した電源境界を構成するＨＤＤの近傍に配置されることが好ましい。

また、第六の実施形態のように、電源ユニット３７１１がＨＤＤユニット群が配置されるスペース内のいずれかの場所に配置されることは、第四及び第五の実施形態の少なくとも１つで行われても良い。

以上、本発明の好適な実施形態を説明したが、本発明は、これらの実施形態に限定されるものでなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、第四〜第六の実施形態において、ＤＣ１２ＶからＤＣ５Ｖが得られることに代えて、商用電源からのＡＣ電圧からＤＣ５Ｖが得られてもよい（つまり、５Ｖ系電源回路がＡＣ−ＤＣであっても良い）。

また、例えば、ＨＤＤ−ＰＷＲ２０２３から電源境界への給電については、図２０に示す給電方法に代えて、第一の実施形態で説明した原理に従う給電が適用されても良い。つまり、第四〜第六の実施形態の少なくとも１つにおいて、第一〜第三の実施形態に従う給電方法が採用されてもよい。例えば、図７Ａにおける電源Ｂ１及びＢ２が、図２０におけるＨＤＤ−ＰＷＲ＃１及び＃２であって、図７Ａにおける電源Ｒ１及びＲ２が、図２０におけるＨＤＤ−ＰＷＲ＃３及び＃４であっても良い。

また、例えば、ＭＯＳ−ＦＥＴに代えて、バイポーラトランジスタなどの他種のトランジスタが採用されても良い。

３００…ストレージシステム

Claims (1)

1. 複数の物理記憶デバイスと、
   前記複数の物理記憶デバイスの電源と
   前記複数の物理記憶デバイスが搭載される１以上の筐体と、
   前記前記複数の物理記憶デバイスに対するデータの入出力を制御するコントローラと
   を有し、
   各物理記憶デバイスは、第１の電圧の入力と、前記第１の電圧より低い電圧である第２の電圧の入力とを必要とするデバイスであり、
   前記電源は、冗長化された第１の電源回路と、冗長化された第２の電源回路とを有し、
   各第１の電源回路は、各物理記憶デバイス及び第２の電源回路に入力される第１の電圧を出力し、
   各第２の電源回路は、第１の電圧を入力し、その第２の電源回路に対応した記憶デバイスグループに第２の電圧を出力し、
   前記記憶デバイスグループは、前記複数の物理記憶デバイスのうちの２以上の物理記憶デバイスであり、
   前記各第２の電源回路が、第１の電源回路を有する回路基板から分離されており、
   前記１以上の筐体の各々は、３．５インチＨＤＤ（Hard Disk Drive）が搭載される筐体である３．５インチ筐体と、２．５インチＨＤＤが搭載される筐体である２．５インチ筐体とのうちのいずれかであり、
   前記３．５インチ筐体と前記２．５インチ筐体は同じサイズであり、
   ３．５インチＨＤＤの前記第１の電源回路と２．５インチＨＤＤの前記第１の電源回路は同じ電源回路であり、且つ、３．５インチＨＤＤの前記第２の電源回路と２．５インチＨＤＤの前記第２の電源回路は同じ電源回路であり、
   各第１の電源回路は、商用電源からの交流電圧を直流の前記第１の電圧に変換するＡＣ−ＤＣコンバータを有し、
   各第２の電源回路は、前記第１の電圧を直流の第３の電圧に変換するＤＣ−ＤＣコンバータと、前記ＤＣ−ＤＣコンバータからの前記第３の電圧が降圧されたことにより得られた第２の電圧であるメイン第２電圧を出力する回路であるメインチャネル回路と、前記ＤＣ−ＤＣコンバータからの前記第３の電圧が前記メインチャネル回路よりも降圧されたことにより得られた第２の電圧であるサブ第２電圧を出力するサブチャネル回路とを有し、
   前記物理記憶デバイスが３．５インチＨＤＤであるか２．５インチＨＤＤであるかに関わらず、各第２の電源回路が、各筐体において、その第２の電源回路から前記メイン第２電圧が入力される前記記憶デバイスグループに前記サブ第２電圧を入力する別の第２の電源回路よりも、その記憶デバイスグループの近くに配置されており、
   各記憶デバイスグループには、その記憶デバイスグループに最も近い第２の電源回路からメイン第２電圧が入力され、その第２の電源回路から前記メイン第２電圧が入力されなくなったときに、その記憶デバイスグループとは別の記憶デバイスグループに最も近い別の第２の電源回路から前記サブ第２電圧が入力され、
   前記メインチャネル回路が、第１のトランジスタと、第１のトランジスタ制御部とを有し、前記サブチャネル回路が、第２のトランジスタと、第２のトランジスタ制御部とを有し、
   前記第１のトランジスタ制御部は、前記第１のトランジスタの入力側の電圧の方が前記第１のトランジスタの出力側よりも高ければ、前記第１のトランジスタの入力側と出力側との第１の電位差が一定になるように制御することで、前記第３の電圧が降圧された電圧である前記メイン第２電圧を前記第１のトランジスタから出力し、且つ、前記第１のトランジスタの出力側の電圧の方が前記第１のトランジスタの入力側よりも高くなった場合、前記第１のトランジスタをターンオフし、
   前記第２のトランジスタ制御部は、前記第２のトランジスタの入力側の電圧の方が前記第２のトランジスタの出力側よりも高ければ、前記第２のトランジスタの入力側と出力側との第２の電位差が一定になるように制御することで、前記第３の電圧が降圧された電圧である前記サブ第２電圧を前記第２のトランジスタから出力し、且つ、前記第２のトランジスタの出力側の電圧の方が前記第２のトランジスタの入力側よりも高くなった場合、前記第２のトランジスタをターンオフし、
   前記コントローラの電源回路は前記第１の電源回路であり、
   各２．５インチ筐体に搭載される２．５インチＨＤＤの最大数は、各３．５インチ筐体に搭載される３．５インチＨＤＤの最大数よりも多く、
   各筐体に搭載されるＨＤＤの数は、２．５インチ筐体と３．５インチ筐体との消費電力がほぼ同じ値であって、前記第２の電圧に関する電力比が１より大きく、且つ、前記第１の電圧に関する電力比が１より小さくするように設定され、
   第２の電源回路に対応した記憶デバイスグループの数をｑとし、第２の電源回路をｎ重化した場合に、第２の電源回路の数は、ｎ√ｑの小数点以下を切り上げた数であり、
   前記記憶デバイスグループの数が４以上の場合に、前記第２の電源回路の数が、前記記憶デバイスグループの数以下である、
   ストレージシステム。

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