JP5387669B2 - 固体撮像素子 - Google Patents
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Description
(A)半導体層に形成され、M層(但し、M≧2)の受光/電荷蓄積層が積層されて成る受光/電荷蓄積領域、
(B)半導体層に形成された電荷出力領域、
(C)受光/電荷蓄積領域と電荷出力領域との間に位置する半導体層の部分から構成された空乏層形成領域、並びに、
(D)空乏層形成領域における空乏層の形成状態を制御する制御電極領域、
を備え、
各受光/電荷蓄積層から空乏層形成領域へと延在する受光/電荷蓄積層延在部を更に備えている。
制御電極領域は、1つの制御電極部から成り、
電荷出力領域は、1つの電荷出力部から成り、
制御電極部に制御電圧を、順次、印加することで空乏層形成領域に形成された空乏層を介して、受光/電荷蓄積層に蓄積された電荷を、順次、電荷出力部へと転送する。
受光/電荷蓄積層延在部と制御電極領域との間に位置する空乏層形成領域の部分の厚さは、各受光/電荷蓄積層によって異なっており、
制御電極領域は、M個の制御電極部から成り、
電荷出力領域は、M個の電荷出力部から成り、
制御電極部に制御電圧を印加することで空乏層形成領域に形成された空乏層を介して、受光/電荷蓄積層に蓄積された電荷を電荷出力部へと転送する。尚、制御電極部に制御電圧を、順次、印加することで空乏層形成領域に形成された空乏層を介して、受光/電荷蓄積層に蓄積された電荷を、順次、電荷出力部へと転送する形態とすることもできるし、制御電極部のそれぞれに異なる値を有する制御電圧を同時に印加することで空乏層形成領域に形成された空乏層を介して、各受光/電荷蓄積層に蓄積された電荷を同時に各電荷出力部へと転送する形態とすることもできる。
空乏層形成領域における各受光/電荷蓄積層延在部の射影像は重なっておらず、
受光/電荷蓄積層延在部と制御電極領域との間に位置する空乏層形成領域の部分の厚さは、各受光/電荷蓄積層において同じであり、
制御電極領域は、1つの制御電極部から成り、
電荷出力領域は、M個の電荷出力部から成り、
制御電極部に制御電圧を印加することで空乏層形成領域に形成された空乏層を介して、受光/電荷蓄積層に蓄積された電荷を、同時に、電荷出力部へと転送する。
1.本発明の固体撮像素子、及び、本発明の第1の態様乃至第3の態様に係る固体撮像素子の駆動方法、全般に関する説明
2.実施例1(本発明の固体撮像素子、及び、本発明の第1の態様に係る固体撮像素子の駆動方法の具体的な説明)
3.実施例2(本発明の固体撮像素子、及び、本発明の第2の態様に係る固体撮像素子の駆動方法の具体的な説明)
4.実施例3(本発明の固体撮像素子、及び、本発明の第3の態様に係る固体撮像素子の駆動方法の具体的な説明、その他)
本発明の第1の態様乃至第3の態様に係る固体撮像素子の駆動方法にあっては、電荷蓄積前に、各受光/電荷蓄積層を完全空乏化する形態とすることができる。
空乏層形成領域は、第1導電型を有し、
電荷出力領域、受光/電荷蓄積層及び受光/電荷蓄積層延在部は、第2導電型を有し、
受光/電荷蓄積層は、第1導電型を有する上層及び下層に挟まれている形態とすることができる。ここで、第1導電型がp型である場合、第2導電型はn型であり、キャリアは電子である。一方、第1導電型がn型である場合、第2導電型はp型であり、キャリアはホールである。
制御電極領域は、1つの制御電極部から成り、
電荷出力領域は、1つの電荷出力部から成り、
制御電極部への第m番目(但し、1≦m≦M)の値を有する制御電圧の印加(即ち、M回の制御電圧の印加)に基づき空乏層形成領域に形成された空乏層を介して、第m層目の受光/電荷蓄積層に蓄積された電荷が、電荷出力部へと転送される構成とすることができる。尚、mの値が小さいほど、受光/電荷蓄積層は光入射面に近い方に位置する構成とすることができる。
受光/電荷蓄積層延在部と制御電極領域との間に位置する空乏層形成領域の部分の厚さは、各受光/電荷蓄積層によって異なっており、
制御電極領域は、M個の制御電極部から成り、
電荷出力領域は、M個の電荷出力部から成り、
第m番目(但し、1≦m≦M)の制御電極部への制御電圧の印加(即ち、M回の制御電圧の順次の印加、あるいは又、印加電圧の値を変えてのM個の制御電極部への1回の印加)に基づき空乏層形成領域に形成された空乏層を介して、第m層目の受光/電荷蓄積層に蓄積された電荷が、第m番目の電荷出力部へと転送される構成とすることができる。尚、mの値が小さいほど、受光/電荷蓄積層は光入射面に近い方に位置する構成とすることができる。
受光/電荷蓄積層延在部と制御電極領域との間に位置する空乏層形成領域の部分の厚さは、各受光/電荷蓄積層において同じであり、
制御電極領域は、1つの制御電極部から成り、
電荷出力領域は、M個の電荷出力部から成り、
制御電極部への制御電圧の印加(即ち、1回の制御電圧の印加)に基づき空乏層形成領域に形成された空乏層を介して、第m層目(但し、1≦m≦M)の受光/電荷蓄積層に蓄積された電荷が、第m番目の電荷出力部へと転送される構成とすることができる。尚、mの値が小さいほど、受光/電荷蓄積層は光入射面に近い方に位置する構成とすることができる。
(A)半導体層11に形成され、M層(但し、M≧2であり、実施例にあっては、具体的には、M=3)の受光/電荷蓄積層121,122,123,221,222,223,321,322,323が積層されて成る受光/電荷蓄積領域120,220,320、
(B)半導体層11に形成された電荷出力領域(電荷保持領域)140,240,340、
(C)受光/電荷蓄積領域120,220,320と電荷出力領域140,240,340との間に位置する半導体層11の部分から構成された空乏層形成領域150,250,350、並びに、
(D)空乏層形成領域150,250,350における空乏層の形成状態を制御する制御電極領域160,260,360、
を備え、更に、
各受光/電荷蓄積層121,122,123,221,222,223,321,322,323から空乏層形成領域150,250,350へと延在する受光/電荷蓄積層延在部121A,122A,123A,221A,222A,223A,321A,322A,323Aを備えている。尚、電荷出力領域140,240,340は、固体撮像素子によってCMOSイメージセンサが構成されている場合、浮遊拡散領域(フローティング・ディフュージョン)とも呼ばれる。一方、固体撮像素子によってCCDイメージセンサが構成されている場合、電荷出力領域140,240,340は、周知の垂直CCD構造を有する。
実施例1の固体撮像素子の駆動方法にあっては、先ず、電荷蓄積前に、各受光/電荷蓄積層121,122,123を完全空乏化する。具体的には、前回の動作において、各受光/電荷蓄積層に蓄積された電荷が電荷出力領域(電荷出力部)へと転送されるが、この動作の完了時に、各受光/電荷蓄積層121,122,123は完全空乏化される。従って、このような動作によって、各受光/電荷蓄積層121,122,123を完全空乏化することができる。
その後、電荷出力部141に、例えば、VFD-B=5ボルトを印加し、同時に、制御電極部161にVTG-B=5ボルトを印加する。これによって、各受光/電荷蓄積層121,122,123に、所謂逆バイアスが加えられ、各受光/電荷蓄積層121,122,123における受光状態に依存して、各受光/電荷蓄積層121,122,123に電荷(実施例1にあっては、電子)が蓄積される。但し、この工程は、省略することができる。
所定の露光時間が経過した後、電荷出力部141に、例えば、VFD-reset=5ボルトを印加する。但し、VFD-resetの値は5ボルト以外の値(例えば、3ボルトの電源電圧等)であってもよい。これによって、電荷出力領域140が初期化(リセット)される。
その後、第1層目の受光/電荷蓄積層121に蓄積された電荷を、電荷出力領域140へと転送する(B読み出し)。具体的には、例えば、制御電極部161に、第1番目の値を有する制御電圧(VTG-B=1ボルト)を印加する。これによって、空乏層形成領域150に空乏層が形成され、しかも、この空乏層は、第1層目の受光/電荷蓄積層延在部121Aに達するが、第2層目及び第3層目の受光/電荷蓄積層延在部122A,123Aには達しない状態となる。その結果、第1層目の受光/電荷蓄積層121が、第1層目の受光/電荷蓄積層延在部121A、空乏層を介して電荷出力部141と導通状態となり、第1層目の受光/電荷蓄積層121に蓄積された電荷が電荷出力領域140へと転送される。次いで、電荷出力領域140において電荷が電圧に変換され、係る電圧が図示しない周知の信号検出回路に送出される。尚、図9と図10において、「B読み出し」は重複して図示している。
次いで、[工程−120]を再び実行して電荷出力領域140を初期化(リセット)した後、第2層目の受光/電荷蓄積層122に蓄積された電荷を、電荷出力領域140へと転送する(G読み出し)。具体的には、例えば、制御電極部161に、第2番目の値を有する制御電圧(VTG-G=2ボルト)を印加する。これによって、空乏層形成領域150に空乏層が形成され、しかも、この空乏層は、第2層目の受光/電荷蓄積層延在部122Aに達するが、第3層目の受光/電荷蓄積層延在部123Aには達しない状態となる。その結果、第1層目の受光/電荷蓄積層121及び第2層目の受光/電荷蓄積層122が、第1層目及び第2層目の受光/電荷蓄積層延在部121A,122A、空乏層を介して電荷出力部141と導通状態となり、第2層目の受光/電荷蓄積層122に蓄積された電荷が電荷出力領域140へと転送される。次いで、電荷出力領域140において電荷が電圧に変換され、係る電圧が図示しない周知の信号検出回路に送出される。
その後、[工程−120]を再び実行して電荷出力領域140を初期化(リセット)した後、第3層目の受光/電荷蓄積層123に蓄積された電荷を、電荷出力領域140へと転送する(R読み出し)。具体的には、例えば、制御電極部161に、第3番目の値を有する制御電圧(VTG-R=5ボルト)を印加する。これによって、空乏層形成領域150に空乏層が形成され、しかも、この空乏層は、第3層目の受光/電荷蓄積層延在部123Aに達する。その結果、第1層目の受光/電荷蓄積層121、第2層目の受光/電荷蓄積層122及び第3層目の受光/電荷蓄積層123が、第1層目、第2層目及び第3層目の受光/電荷蓄積層延在部121A,122A,123A、空乏層を介して電荷出力部141と導通状態となり、第3層目の受光/電荷蓄積層123に蓄積された電荷が電荷出力領域140へと転送される。次いで、電荷出力領域140において電荷が電圧に変換され、係る電圧が図示しない周知の信号検出回路に送出される。
先ず、シリコン半導体基板10上にエピタキシャル成長法にてp型不純物を含む半導体層11Aを形成する(図16の(A)参照)。次いで、周知のイオン注入法に基づき、半導体層11Aに、第3層目の受光/電荷蓄積層123、空乏層形成領域150を形成する(図16の(B)参照)。尚、半導体層11Aは、下層33に相当する。
次いで、全面に、エピタキシャル成長法にてp型不純物を含む半導体層11Bを形成する(図16の(C)参照)。次いで、周知のイオン注入法に基づき、半導体層11Bの表面領域に、第2層目の受光/電荷蓄積層122、空乏層形成領域150を形成する(図16の(D)参照)。尚、第2層目の受光/電荷蓄積層122と第3層目の受光/電荷蓄積層123との間に位置する半導体層11Bは、上層32あるいは下層32に相当する。
次いで、全面に、エピタキシャル成長法にてp型不純物を含む半導体層11Cを形成する(図17の(A)参照)。次いで、周知のイオン注入法に基づき、半導体層11Cの表面領域に、第1層目の受光/電荷蓄積層121、空乏層形成領域150を形成する(図17の(B)参照)。尚、第1層目の受光/電荷蓄積層121と第2層目の受光/電荷蓄積層122との間に位置する半導体層11Cは、上層31あるいは下層31に相当する。
次いで、全面に、エピタキシャル成長法にてp型不純物を含む半導体層11Dを形成し、半導体層11Dの表面を酸化することで、SiO2から成る絶縁膜61を形成する(図17の(C)参照)。次いで、周知のイオン注入法に基づき、半導体層11Dに、空乏層形成領域150を形成する(図18の(A)参照)。尚、絶縁膜61と第1層目の受光/電荷蓄積層121との間に位置する半導体層11Dは、上層30に相当する。
その後、周知の方法で、空乏層形成領域150の上方に制御電極領域160を形成する(図18の(B)参照)。
次いで、周知のイオン注入法に基づき、半導体層11Dに電荷出力領域(浮遊拡散領域)140を形成する(図18の(C)参照)。
その後、全面に、平滑化層63、遮光層62、平滑化層63を形成することで、実施例1の固体撮像素子を得ることができる。尚、後述する実施例2あるいは実施例3の固体撮像素子も、基本的には、以上に説明した方法に基づき製造することができる。
実施例2の固体撮像素子の駆動方法にあっても、実施例1の[工程−100]と同様にして、各受光/電荷蓄積層221,222,223を完全空乏化する。
その後、実施例1の[工程−110]と同様にして、各受光/電荷蓄積層221,222,223に、所謂逆バイアスを加え、各受光/電荷蓄積層221,222,223における受光状態に依存して、各受光/電荷蓄積層221,222,223に電荷(実施例2にあっても、電子)を蓄積させる。
所定の露光時間が経過した後、実施例1の[工程−120]と同様にして、但し、第1番目の電荷出力部241、第2番目の電荷出力部242、及び、第3番目の電荷出力部243に、例えば、VFD-resetボルトを印加し、同時に、第1番目の制御電極部261、第2番目の制御電極部262及び第3番目の制御電極部263にVTG-resetボルトを印加する。これによって、第1番目の電荷出力部241、第2番目の電荷出力部242、及び、第3番目の電荷出力部243が初期化(リセット)される。
その後、第1層目の受光/電荷蓄積層221に蓄積された電荷を、第1番目の電荷出力部241へと転送し、同時に、第2層目の受光/電荷蓄積層222に蓄積された電荷を、第2番目の電荷出力部242へと転送し、同時に、第3層目の受光/電荷蓄積層223に蓄積された電荷を、第3番目の電荷出力部243へと転送する(図12及び図13における「読み出し」参照)。具体的には、例えば、第1番目の電荷出力部241にVFD-Bボルトを印加し、第1番目の制御電極部261に、第1番目の値を有する制御電圧VTG-Bボルトを印加する。同時に、第2番目の電荷出力部242にVFD-Gボルトを印加し、第2番目の制御電極部262にVTG-Gボルトを印加する。同時に、第3の電荷出力部243にVFD-Rボルトを印加し、同時に、第3番目の制御電極部263にVTG-Rボルトを印加する。これによって、空乏層形成領域250に空乏層が形成され、しかも、この空乏層は、第1番目の制御電極部261の直下においては、第1層目の受光/電荷蓄積層延在部221Aに達するが、第2層目及び第3層目の受光/電荷蓄積層延在部222A,223Aには達しない状態となる。また、第2番目の制御電極部262の直下においては、第2層目の受光/電荷蓄積層延在部222Aに達するが、第3層目の受光/電荷蓄積層延在部223Aには達しない状態となる。更には、第3番目の制御電極部263の直下においては、第3層目の受光/電荷蓄積層延在部223Aに達する。その結果、第1層目の受光/電荷蓄積層221が、第1層目の受光/電荷蓄積層延在部221A、空乏層を介して第1番目の電荷出力部241と導通状態となり、第1層目の受光/電荷蓄積層221に蓄積された電荷が第1番目の電荷出力部241へと転送される。また、第2層目の受光/電荷蓄積層222が、第2層目の受光/電荷蓄積層延在部222A、空乏層を介して第2番目の電荷出力部242と導通状態となり、第2層目の受光/電荷蓄積層222に蓄積された電荷が第2番目の電荷出力部242へと転送される。更には、第3層目の受光/電荷蓄積層223が、第3層目の受光/電荷蓄積層延在部223A、空乏層を介して第3番目の電荷出力部243と導通状態となり、第3層目の受光/電荷蓄積層223に蓄積された電荷が第3番目の電荷出力部243へと転送される。次いで、電荷出力部241,242,243において電荷が電圧に変換され、係る電圧が図示しない周知の信号検出回路に送出される。
実施例3の固体撮像素子の駆動方法にあっても、実施例1の[工程−100]と同様にして、先ず、電荷蓄積前に、各受光/電荷蓄積層321,322,323を完全空乏化する。
その後、実施例1の[工程−110]と同様にして、各受光/電荷蓄積層321,322,323に、所謂逆バイアスを加え、各受光/電荷蓄積層321,322,323における受光状態に依存して、各受光/電荷蓄積層321,322,323に電荷(実施例3にあっても、電子)を蓄積させる。
所定の露光時間が経過した後、実施例1の[工程−120]と同様にして、但し、第1番目の電荷出力部341、第2番目の電荷出力部342、及び、第3番目の電荷出力部343に、例えば、VFD-resetボルトを印加し、同時に、制御電極部361にVTG-resetボルトを印加する。これによって、第1番目の電荷出力部341、第2番目の電荷出力部342、及び、第3番目の電荷出力部343が初期化(リセット)される。
その後、第1層目の受光/電荷蓄積層321に蓄積された電荷を、第1番目の電荷出力部341へと転送し、同時に、第2層目の受光/電荷蓄積層322に蓄積された電荷を、第2番目の電荷出力部342へと転送し、同時に、第3層目の受光/電荷蓄積層323に蓄積された電荷を、第3番目の電荷出力部343へと転送する(図14及び図15における「読み出し」参照)。具体的には、例えば、第1番目の電荷出力部341、第2番目の電荷出力部342及び第3番目の電荷出力部343に同時にVFD-Bボルトを印加し、同時に、制御電極部361に制御電圧VTG-Bボルトを印加する。これによって、空乏層形成領域350に空乏層が形成され、しかも、この空乏層は、第1層目の受光/電荷蓄積層延在部321Aの部分321B、第2層目の受光/電荷蓄積層延在部322Aの部分322B及び第3層目の受光/電荷蓄積層延在部323Aの部分323Bに達する。その結果、第1層目の受光/電荷蓄積層321が、第1層目の受光/電荷蓄積層延在部321A,321B、空乏層を介して第1番目の電荷出力部341と導通状態となり、第1層目の受光/電荷蓄積層321に蓄積された電荷が第1番目の電荷出力部341へと転送される。同時に、第2層目の受光/電荷蓄積層322が、第2層目の受光/電荷蓄積層延在部322A,322B、空乏層を介して第2番目の電荷出力部342と導通状態となり、第2層目の受光/電荷蓄積層322に蓄積された電荷が第2番目の電荷出力部342へと転送される。更には、第3層目の受光/電荷蓄積層323が、第3層目の受光/電荷蓄積層延在部323A,323B、空乏層を介して第3番目の電荷出力部343と導通状態となり、第3層目の受光/電荷蓄積層323に蓄積された電荷が第3番目の電荷出力部343へと転送される。次いで、電荷出力部341,342,343において電荷が電圧に変換され、係る電圧が図示しない周知の信号検出回路に送出される。
Claims (5)
- (A)半導体層に形成され、M層(但し、M≧2)の受光/電荷蓄積層が積層されて成る受光/電荷蓄積領域、
(B)半導体層に形成された電荷出力領域、
(C)受光/電荷蓄積領域と電荷出力領域との間に位置する半導体層の部分から構成された空乏層形成領域、並びに、
(D)空乏層形成領域における空乏層の形成状態を制御する制御電極領域、
を備え、
各受光/電荷蓄積層から空乏層形成領域へと延在する受光/電荷蓄積層延在部を更に備えており、
空乏層形成領域は、第1導電型を有し、
電荷出力領域、受光/電荷蓄積層及び受光/電荷蓄積層延在部は、第2導電型を有し、
受光/電荷蓄積層は、第1導電型を有する上層及び下層に挟まれており、
受光/電荷蓄積層に蓄積された電荷が電荷出力部へと転送される際に制御電極領域に印加される制御電圧の値の絶対値は、半導体層の法線方向に沿って制御電極領域から離れた所に位置する受光/電荷蓄積層ほど高く、
制御電極領域は、1つの制御電極部から成り、
電荷出力領域は、1つの電荷出力部から成り、
制御電極部への第m番目(但し、1≦m≦M)の値を有する制御電圧の印加に基づき空乏層形成領域に形成された空乏層を介して、第m層目の受光/電荷蓄積層に蓄積された電荷が、電荷出力部へと転送される固体撮像素子。 - (A)半導体層に形成され、M層(但し、M≧2)の受光/電荷蓄積層が積層されて成る受光/電荷蓄積領域、
(B)半導体層に形成された電荷出力領域、
(C)受光/電荷蓄積領域と電荷出力領域との間に位置する半導体層の部分から構成された空乏層形成領域、並びに、
(D)空乏層形成領域における空乏層の形成状態を制御する制御電極領域、
を備え、
各受光/電荷蓄積層から空乏層形成領域へと延在する受光/電荷蓄積層延在部を更に備えており、
空乏層形成領域は、第1導電型を有し、
電荷出力領域、受光/電荷蓄積層及び受光/電荷蓄積層延在部は、第2導電型を有し、
受光/電荷蓄積層は、第1導電型を有する上層及び下層に挟まれており、
受光/電荷蓄積層に蓄積された電荷が電荷出力部へと転送される際に制御電極領域に印加される制御電圧の値の絶対値は、半導体層の法線方向に沿って制御電極領域から離れた所に位置する受光/電荷蓄積層ほど高く、
空乏層形成領域における各受光/電荷蓄積層延在部の射影像は重なっておらず、
受光/電荷蓄積層延在部と制御電極領域との間に位置する空乏層形成領域の部分の厚さは、各受光/電荷蓄積層において同じであり、
制御電極領域は、1つの制御電極部から成り、
電荷出力領域は、M個の電荷出力部から成り、
制御電極部への制御電圧の印加に基づき空乏層形成領域に形成された空乏層を介して、第m層目(但し、1≦m≦M)の受光/電荷蓄積層に蓄積された電荷が、第m番目の電荷出力部へと転送される固体撮像素子。 - (A)半導体層に形成され、M層(但し、M≧2)の受光/電荷蓄積層が積層されて成る受光/電荷蓄積領域、
(B)半導体層に形成された電荷出力領域、
(C)受光/電荷蓄積領域と電荷出力領域との間に位置する半導体層の部分から構成された空乏層形成領域、並びに、
(D)空乏層形成領域における空乏層の形成状態を制御する制御電極領域、
を備え、
各受光/電荷蓄積層から空乏層形成領域へと延在する受光/電荷蓄積層延在部を更に備えており、
空乏層形成領域は、第1導電型を有し、
電荷出力領域、受光/電荷蓄積層及び受光/電荷蓄積層延在部は、第2導電型を有し、
受光/電荷蓄積層は、第1導電型を有する上層及び下層に挟まれており、
受光/電荷蓄積層に蓄積された電荷が電荷出力部へと転送される際に制御電極領域に印加される制御電圧の値の絶対値は、半導体層の法線方向に沿って制御電極領域から離れた所に位置する受光/電荷蓄積層ほど高く、
空乏層形成領域の不純物濃度は、半導体層の法線方向に沿って制御電極領域から離れるほど、低い固体撮像素子。 - 電荷蓄積前に、各受光/電荷蓄積層は完全空乏化される請求項1乃至請求項3のいずれか1項に記載の固体撮像素子。
- 電荷が電子である場合、受光/電荷蓄積層に蓄積された電荷を電荷出力領域へと転送する際、電子に対する電荷出力領域のポテンシャルは空乏層のポテンシャルよりも低く、空乏層のポテンシャルは受光/電荷蓄積層のポテンシャルよりも低い請求項1乃至請求項4のいずれか1項に記載の固体撮像素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2011283733A JP5387669B2 (ja) | 2011-12-26 | 2011-12-26 | 固体撮像素子 |
Applications Claiming Priority (1)
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009003164A Division JP4905468B2 (ja) | 2009-01-09 | 2009-01-09 | 固体撮像素子 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012070006A JP2012070006A (ja) | 2012-04-05 |
JP5387669B2 true JP5387669B2 (ja) | 2014-01-15 |
Family
ID=46166797
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011283733A Expired - Fee Related JP5387669B2 (ja) | 2011-12-26 | 2011-12-26 | 固体撮像素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5387669B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2016047282A1 (ja) | 2014-09-24 | 2016-03-31 | ソニー株式会社 | 撮像素子、撮像装置および撮像素子の製造方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0463473A (ja) * | 1990-07-03 | 1992-02-28 | Toshiba Corp | 固体撮像装置 |
JP4894275B2 (ja) * | 2006-01-20 | 2012-03-14 | ソニー株式会社 | 固体撮像装置 |
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2011
- 2011-12-26 JP JP2011283733A patent/JP5387669B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2012070006A (ja) | 2012-04-05 |
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