JP5367590B2 - 省電力のクロッキング技術 - Google Patents

Description

電子工学において、位相ロックループ（ｐｈａｓｅ−ｌｏｃｋｅｄ ｌｏｏｐ、ＰＬＬ）は、入力（「基準」）信号の周波数及び位相に関する信号を生成し、出力する閉ループ・フィードバック制御システムである。ＰＬＬ回路は、入力信号の周波数及び位相の両方に応答し、周波数及び位相が基準信号のものに合致するまで、制御発振器の周波数及び位相を自動的に調整する。この種の機構は、無線、遠隔通信、コンピュータ、及び生成された信号を安定化させること又はノイズの存在下で信号を検出することが望ましい他の電子技術の応用において広く用いられる。集積回路は、完全な位相ロックループの基本構成要素（ビルディング・ブロック）を保持できるので、この技術は、現代の電子機器において広く用いられており、信号の周波数は、１秒当たり数分の一サイクルから数ギガヘルツまでである。

回路の設計者は、マイクロプロセッサ、及び汎用非同期式送受信機構（ＵＡＲＴ）の主要なコンポーネントのためのマスター・クロック・シンセサイザとして、デジタルＰＬＬ回路を用いることが多い。ＰＬＬは、通常、位相検出器と、低域フィルタと、負のフィードバック構成に置かれた電圧制御発振器（ＶＣＯ）とを含む。ＰＬＬの出力クロックを基準周波数の有理倍数にするために、フィードバック・パス内、又は基準パス内、或いはその両方に周波数デバイダがあってもよい。発振器は、周期的な出力信号を生成する。用途に応じて、制御発振器の出力又は発振器への制御信号のどちらかが、ＰＬＬシステムの有用な出力を提供する。

ＰＬＬは、同期のために広く用いられている。回路は、一般的に、付随するクロックなしに、何らかのデータ・ストリーム、特に高速のシリアル・データ・ストリーム（ディスク・ドライブの磁気ヘッドからの生のデータ・ストリームなど）を送る。受信機は、おおよその周波数基準からクロックを生成し、次に、ＰＬＬを用いて、データ・ストリームにおける遷移に位相調整（ｐｈａｓｅ−ａｌｉｇｎ）する。このプロセスは、クロック・データ・リカバリ（ＣＤＲ）と呼ばれる。ＰＬＬの別の用途は、クロック乗算である。ほとんどの電子システムは、数百メガヘルツで動作する様々な種類のプロセッサを含む。典型的には、これらのプロセッサに与えられるクロックは、クロック生成器のＰＬＬによってもたらされ、低周波数の基準クロック（通常５０ＭＨｚ又は１００ＭＨｚ）をプロセッサの動作周波数まで逓倍する。プロセッサの動作周波数が数ギガヘルツであり、基準クロックが、たった数十又は数百メガヘルツにすぎない場合、逓倍率はかなり大きいものになり得る。

ＰＬＬは非常に広く用いられているが、ＰＬＬ内の多数のコンポーネントによりＰＬＬがかなりの量の電力を消費するため、残念なことに、ＰＬＬは、幾つかの用途には適していない。例えば、移動体装置の製造業者は、高速データ転送のためにＣＤＲ及びクロック乗算を行なうのに、ＰＬＬの機能の方を好むことがある。しかしながら、ＰＬＬに固有のバッテリの消耗、及び移動体装置がバッテリ寿命に与える影響により、多くの場合、製造業者が他の技術を使用することを選択しなければならなくなるか、又は結局のところデバイスの性能を損なうことになる。

電力消費が低減されたクロック信号を提供するための方法及びシステムが提供される（「ハイブリッド・クロック・システム」）。ハイブリッド・クロック・システムは、通常の動作モードと省電力の動作モードで動作する。通常の運転モードにおいて、ハイブリッド・クロック・システムは、高速データ転送のためにＰＬＬを使用する。低周波数（例えば、３０ＭＨｚ）で動作する基準クロックが、ＰＬＬの入力に接続される。ＰＬＬは、基準クロック周波数をずっと高い周波数（例えば、３ギガヘルツ）に逓倍し、クロック信号をデータ転送回路に与える。ハイブリッド・クロック・システムは、データ転送回路における低速の活動を検出すると、省電力モードに切り換わる（又は移行する）。省電力の動作モードにおいて、ハイブリッド・クロック・システムは、ＰＬＬをオフにし、基準クロックを直接データ転送回路に接続する。より低速のクロック速度のために、省電力モードにおいて、データ転送回路は、ハイブリッド・クロック・システムが通常モードにあるときよりも低い速度でデータを転送する。携帯電話などの多くの用途においては、省電力モードの低い転送速度は、幾つかのデータ転送要求に対して適切なデータ転送能力を与え、その結果、デバイスが通常モードで動作する時間が最小になる。このように、ハイブリッド・クロック・システムは、依然として高速データ転送能力を提供しながら、デバイスが消費する電力を低減させる。

幾つかの実施形態においては、ハイブリッド・クロック・システムは、ＰＬＬを再始動している間、一時的に省電力モードを使用する。例えば、ハイブリッド・クロック・システムが省電力モードにあり、高速データ転送が要求されたとき、ハイブリッド・クロック・システムは、省電力モードで転送を開始し、ＰＬＬに再始動するように信号で伝えることができる。一旦ＰＬＬが再始動されると、ハイブリッド・クロック・システムは、完全な高速データ転送能力を有する通常モードに切り換わる。幾つかの実施形態においては、ユーザは、転送が始まり、徐々に速くなるのを見ることができ、ユーザがデータ転送を開始するためにＰＬＬが再始動するのを待たなければならない場合より、優れたユーザ体験を提供する。

幾つかの実施形態において、ハイブリッド・クロック・システムは、省電力モードにおいて基準クロックを加速させる。例えば、基準クロック周波数を増加させて（例えば、１５０ＭＨｚに）、基準クロックが利用可能な最も速い信号を提供することができる。基準クロックのために用いられる回路は、多くの場合、より速い速度が可能であるが、選択されたＰＬＬ回路の逓倍率に合致するようにより低い速度が選択される。ＰＬＬがオフにされたとき、ハイブリッド・クロック・システムは、ＰＬＬなしで可能な限り高い速度を提供するために、最大速度で基準クロックを実行することができる。従って、省電力モードにある間、クロック周波数の制限値を増加させることにより、ユーザは感知できるほどの速度低下には気付かない。

ここで本発明の様々な実施形態が説明される。以下の説明は、完全な理解のための特定の詳細と、これらの実施形態の可能な説明を与えるものである。しかしながら、当業者であれば、これらの詳細の多くがなくても本発明を実行できることを理解するであろう。さらに、種々の実施形態の関連する説明を不必要に分かりにくくしないように、幾つかの周知の構造又は機能は、示されていないか又は詳細に説明されていないこともある。下記に提示される説明に用いられる用語は、本発明の特定の実施形態の詳細な説明と共に用いられたとしても、その最も広い妥当な方法で解釈されることが意図される。

シリアライザ／デシリアライザと共に用いられるハイブリッド・クロック・システムを示す回路図である。 動作モードを切り換えるときの、ハイブリッド・クロック・システムの処理を示すフローチャートである。

図１は、クロック信号をシリアライザ／デシリアライザに提供するためのハイブリッド・クロック・システム１００の使用を示す回路図である。ハイブリッド・クロック・システムは、その出力部が位相ロックループ（ＰＬＬ）１１０の入力に接続された調整可能な基準クロック１０５と、クロック・デバイダ１１５とを含む。クロック・デバイダは、ＰＬＬの出力においてマルチプレクサ１２０に連結されている。ＰＬＬ１１０はまた、ＰＬＬの逓倍率を設定するためのクロック・デバイダも含む。マルチプレクサ１２０の１つの設定は、回路からクロック・デバイダ１１５を除去し、基準クロックがＰＬＬを駆動し、クロック信号を生成するのを可能にする。マルチプレクサ１２０の別の設定は、クロック・デバイダ１１５を、ＰＬＬをバイパスする回路パスに挿入する。ＰＬＬがバイパスされるとき、基準クロックの出力は、残りの回路に適用される前にクロック・デバイダ１１５によって分割される。ハイブリッド・クロック・システムが通常の動作モードと省電力の動作モードの間で切り替えられるときにこれらのコンポーネントの設定を変えるために、コントローラ１４０が、基準クロック１０５、ＰＬＬ１１０、及びマルチプレクサ１２０に接続される。ハイブリッド・クロック・システムの出力は、データを送信するために、クロック信号をシリアライザ回路１２５に与えることができる。ハイブリッド・クロック・システムの出力はまた、データを受信するために、クロック信号を、クロック・データ・リカバリ（ＣＤＲ）回路１３０及びデシリアライザ回路１３５に与えることができる。

動作中、基準クロック１０５は、ベース・クロック信号を提供する。通常モードにおいて、基準クロックは、クロック信号をＰＬＬ１１０に提供する。ＰＬＬ１１０は、基準クロック１０５の信号を逓倍し、高速のクロック信号を、シリアライザ回路１２５及びデシリアライザ回路１３５（後者は、ＣＤＲ回路１３０を介する）に提供する。省電力モードにおいて、基準クロック１０５は、より高い周波数のクロック信号を生成するように調整され、ＰＬＬ １１０がオフにされる。ＰＬＬを駆動する代わりに、基準クロック信号がクロック・デバイダ１１５によって分割され、適切なクロック周波数をシリアライザ回路１２５及びデシリアライザ回路１３５に与える。省電力モードにおいて、デシリアライザ回路１３５及びシリアライザ回路１２５は、通常の動作モード中より低い周波数で動作する。

幾つかの実施形態においては、基準クロックは、３０ＭＨｚから１５０ＭＨｚまでの間で変わるクロック信号を生成するように調整することができる時間ベースのものであり、ＰＬＬは、クロック信号を２５倍にすることができ、クロック・デバイダは、クロック信号を１／２倍にすることができる。この構成においては、ハイブリッド・クロック・システムは、３０ＭＨｚの基準クロックを用いて、通常の動作モード中に７５０ＭＨｚのクロック信号を出力し、１５０ＭＨｚの基準クロックを用いて、省電力の動作モード中に７５ＭＨｚのクロック信号を出力することができる。当業者であれば、ハイブリッド・クロック・システムにおいては、他のコンポーネント値を用いて、異なる周波数を有するクロック信号を生成できることを理解するであろう。

図２は、通常モードと省電力モードを切り換えるときの、ハイブリッド・クロック・システムの処理を示すフローチャートである。ブロック２０５において、システムは、データが、シリアル・リンク上でいつシリアライザによって受信されるかを検出する。ブロック２１０において、システムは、シリアライザが受信する付加的なデータを待つ。決定ブロック２１５において、付加的なデータがタイムアウト時間内に受信された場合、処理は、システムがシリアライザを監視するブロック２０５にループする。付加的なデータがタイムアウト時間内に受信されなかった場合、ブロック２２０において処理が続く。ブロック２２０において、ハイブリッド・クロック・システムは、省電力モードに入る。ＰＬＬがディスエーブルにされ、基準クロックの周波数が増加され、マルチプレクサが切り換えられて、クロック・デバイダを有する回路パスをイネーブルにする。当業者であれば、タイムアウト時間の満了以外の機構が、省電力モードに入るようにシステムをトリガできることを認識するであろう。例えば、システムは、それぞれの伝送後、自動的に省電力モードに入ることができる。代替的に、システムは、伝送される予定のデータの待ち行列を監視することができ、省電力モードの低いデータ伝送速度で予定を履行できると判断される場合に、省電力モードに入ることができる。決定ブロック２３０において、デシリアライザが付加的なデータを受信したことをシステムが検出しない場合、処理は決定ブロック２３０にループし、データを待ち続ける。システムが、データの受信を検出した場合、処理は、システムが通常モードに入るブロック２４０に続き、次にブロック２０５に戻り、付加的なデータの受信を監視する。通常モードにおいて、ＰＬＬがイネーブルにされ、基準クロックの周波数が減少され、マルチプレクサが切り換えられて、クロック・デバイダを有する回路パスをディスエーブルにする。当業者であれば、他の条件が、通常モードを入ることに影響を及ぼし得ることを理解するであろう。例えば、付加的なデータが受信されても、システムは、付加的なデータが省電力モードの容量を上回る速度に達するまで、通常モードに入るのを待つことができる。

システムが実装される装置は、中央処理ユニット、メモリ、入力装置（例えば、キーボード及びポインティング・デバイス）、出力装置（例えば、ディスプレイ装置）、及び記憶装置（例えば、ディスク・ドライブ）を含むことができる。メモリ及び記憶装置は、命令を含むコンピュータ可読媒体を意味する、システムの一部を実施するコンピュータ実行可能命令で符号化できるコンピュータ可読媒体である。さらに、通信リンク上の信号のようなデータ伝送媒体を介して、データ構造及びメッセージ構造を格納又は伝送することができる。シリアル転送リンク、インターネット、ローカル・エリア・ネットワーク、広域エリア・ネットワーク、二地点間ダイアルアップ接続、携帯電話ネットワーク等といった、種々の通信リンクを用いることができる。

システムの実施形態は、パーソナル・コンピュータ、サーバ・コンピュータ、手持ち式又はラップトップ・デバイス、マルチプロセッサ・システム、マイクロプロセッサ・ベースのシステム、プログラム可能な家庭用電化製品、デジタル・カメラ、ネットワークＰＣ、ミニコンピュータ、メインフレーム・コンピュータ、上記のシステム又はデバイスのいずれかを含む分散コンピュータ環境等を含む様々な動作環境において実施することができる。コンピュータ・システムは、携帯電話、携帯情報端末、高度自動機能電話（ｓｍａｒｔ ｐｈｏｎｅ）、パーソナル・コンピュータ、プログラム可能な家庭用電化製品、デジタル・カメラ等とすることができる。

上記から、説明のためにハイブリッド・クロック・システムの特定の実施形態がここに説明されたが、本発明の精神及び範囲から逸脱することなく、種々の変更をなし得ることが理解されるであろう。従って、本発明は、添付の特許請求範囲によるもの以外に制限されない。

１００：ハイブリッド・クロック・システム
１０５：基準クロック
１１０：位相クロックループ（ＰＬＬ）
１１５：クロック・デバイダ
１２０：マルチプレクサ
１２５：シリアライザ回路
１３５：デシリアライザ回路
１３０：クロック・データ・リカバリ（ＣＤＲ）
１４０：コントローラ

Claims (23)

1. データ転送のためのクロッキングを行う方法であって、
   調整可能な基準クロックコンポーネントで基準クロック信号を発生し、
   データ転送回路への指示に応答して通常モードに入り、
   前記通常モードにおいて、
   前記基準クロック信号について第１の周波数を選択し、
   位相ロックループコンポーネントをイネーブルにし、
   前記第１の周波数の基準クロック信号を前記位相ロックループコンポーネントに与えて、前記基準クロック信号に基づいて前記位相ロックループコンポーネントで高速クロック信号を発生し、そして
   前記高速クロック信号を利用して前記データ転送回路のためのクロッキングを行う、ようになっており、
   更に、前記データ転送回路への指示に応答して省電力モードに入り、
   前記省電力モードにおいて、
   前記位相ロックループコンポーネントをディスエーブルにし、
   前記基準クロック信号について前記第１の周波数よりも高い第２の周波数を選択し、そして
   前記基準クロック信号の周波数をクロックデバイダコンポーネントで分割して減速した速度のクロック信号を発生し、
   前記減速した速度のクロック信号を利用して前記データ転送回路のためのクロッキングを行う、ようになっている、
   ことを特徴とする方法。
2. 前記第２の周波数は、前記基準クロック信号について最大周波数であることを特徴とする請求項１に記載の方法。
3. 前記位相ロックループコンポーネントで高速クロック信号を発生するステップは、前記基準クロック信号の周波数を逓倍して前記高速クロック信号の周波数を発生するステップを含むことを特徴とする請求項１に記載の方法。
4. 更に、前記通常モードにおいて前記減速した速度のクロック信号の利用をディスエーブルにして前記データ転送回路のためのクロッキングを行わないように前記通常モードにおいてクロックデバイダコンポーネントをディスエーブルにし、そして
   前記省電力モードにおいて前記クロックデバイダコンポーネントをイネーブルにし、前記基準クロック信号の周波数を分割する、
   ステップを含むことを特徴とする請求項１に記載の方法。
5. 前記データ転送のためのクロッキングは、更に、クロックデータリカバリ回路の使用を含み、前記クロックデータリカバリ回路の使用は、信号によって制御されることを特徴とする請求項１に記載の方法。
6. ハイブリッドクロックシステムであって、
   基準クロック信号を提供するように構成された調整可能な基準クロックコンポーネントと、
   前記基準クロック信号の周波数を分割して減速した速度のクロック信号を発生するクロックデバイダコンポーネントと、
   前記基準クロック信号を逓倍するように構成された位相ロックループコンポーネントと、
   与えられたクロック信号によって決定された速度でデータを送受信するためのデータ転送コンポーネントと、
   前記ハイブリッドクロックシステムのための通常モードと省電力モードとを有するマルチプレクサと、
   を備え、
   前記通常モードにおいて、前記位相ロックループコンポーネントがイネーブルにされ、前記基準クロックコンポーネントが第１の周波数に設定され、前記基準クロックコンポーネントが前記位相ロックループコンポーネントと結合され、前記位相ロックループコンポーネントが前記データ転送のための高速クロック信号を発生し、そして
   前記省電力モードにおいて、前記位相ロックループコンポーネントがディスエネーブルにされ、前記基準クロックコンポーネントが前記第１の周波数よりも高い第２の周波数に設定され、前記基準クロック信号の周波数がクロックデバイダコンポーネントで分割されて減速した速度のクロック信号を発生し、前記減速した速度のクロック信号が利用されて前記データ伝送コンポーネントに対してクロッキングを行う、
   ことを特徴とするハイブリッドクロックシステム。
7. 前記基準クロックコンポーネントの第２の周波数は、前記基準クロックコンポーネントの最大周波数であることを特徴とする請求項６に記載のシステム。
8. 前記データ転送回路は、更に、シリアライザ回路及びデシリアライザ回路を含むことを特徴とする請求項６に記載のシステム。
9. 前記デシリアライザは、更に、クロックデータリカバリ回路を含むことを特徴とする請求項８に記載のシステム。
10. データ伝送のためのクロッキングを制御する方法であって、
    データ転送回路を、第１の速度でデータを伝送する通常モードに設定するステップを含み、前記データ転送回路を前記通常モードに設定するステップが、位相ロックループコンポーネントをイネーブルにし、調整可能な基準クロックコンポーネントを第１の周波数に設定し、前記基準クロックコンポーネントによって発生された基準クロック信号を前記位相ロックループコンポーネントの入力に結合し、前記基準クロック信号を逓倍してデータ転送回路のための高速クロック信号を発生するステップを含み、
    前記第１の速度で前記データ伝送回路からデータを受け取るステップを含み、
    前記データ転送回路を、第２の速度でデータを伝送する省電力モードに設定するステップを含み、前記データ転送回路を前記省電力モードに設定するステップが、前記位相ロックループコンポーネントをディスエネーブルにし、前記基準クロックコンポーネントを前記第１の周波数よりも高い第２の周波数に増加させ、前記基準クロック信号の周波数を分割してデータ転送回路のための減速した速度のクロック信号を発生するステップを含み、そして
    前記第２の速度で前記データ伝送回路からデータを受け取るステップを含む、
    ことを特徴とする方法。
11. 前記省電力モードは、クロックデバイダコンポーネントを作動させて前記基準クロック信号の周波数を分割するステップを含む、ことを特徴とする請求項１０に記載の方法。
12. 前記第２の周波数は、前記基準クロックコンポーネントの最大周波数であることを特徴とする請求項１０に記載の方法。
13. 更に、前記省電力モードにおいて前記位相ロックループコンポーネントをパワーオフにするステップを含むことを特徴とする請求項１０に記載の方法。
14. 更に、前記省電力モードにおいて前記位相ロックループコンポーネントを再始動するステップを含むことを特徴とする請求項１０に記載の方法。
15. 更に、信号又は構成データを使用して前記位相ロックループコンポーネントを再始動するステップを含むことを特徴とする請求項１４に記載の方法。
16. 更に、信号を使用して前記位相ロックループの再始動状態を検出するステップを含むことを特徴とする請求項１５に記載の方法。
17. 前記位相ロックループの再始動状態を検出するステップが、更に、構成データを読み出すステップを含むことを特徴とする請求項１６に記載の方法。
18. 前記位相ロックループの再始動状態を検出するステップが、更に、高速伝送のための正確な速度でデータが受け取られることを決定するステップを含むことを特徴とする請求項１６に記載の方法。
19. 前記省電力モードへ切り換えるステップは、処理のためのデータを受け取った後でタイムアウト期間が経過したときに前記省電力モードへ切り換えるステップを含むことを特徴とする請求項１２に記載の方法。
20. 前記省電力モードへ切り換えるステップは、低速活動を検出するステップを含むことを特徴とする請求項１０に記載の方法。
21. 前記省電力モードへ切り換えるステップは、高速伝送モードで転送が実行された後ごとに行われることを特徴とする請求項１０に記載の方法。
22. 前記高速伝送モードへ切り換えるステップは、高速活動を検出するステップを含むことを特徴とする請求項１０に記載の方法。
23. 前記高速伝送モードと前記省電力モードとの間で切り換えるステップは、データ伝送要求を満たすのに必要なデータ速度を決定するステップを含むことを特徴とする請求項１０に記載の方法。

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