CN101641866B - 节能的时钟控制技术 - Google Patents

节能的时钟控制技术 Download PDF

Info

Publication number
CN101641866B
CN101641866B CN200880009120.0A CN200880009120A CN101641866B CN 101641866 B CN101641866 B CN 101641866B CN 200880009120 A CN200880009120 A CN 200880009120A CN 101641866 B CN101641866 B CN 101641866B
Authority
CN
China
Prior art keywords
clock
frequency
data transmission
reference clock
clock signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN200880009120.0A
Other languages
English (en)
Other versions
CN101641866A (zh
Inventor
李东润
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lattice Semiconductor Corp
Original Assignee
Lattice Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lattice Semiconductor Corp filed Critical Lattice Semiconductor Corp
Publication of CN101641866A publication Critical patent/CN101641866A/zh
Application granted granted Critical
Publication of CN101641866B publication Critical patent/CN101641866B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/324—Power saving characterised by the action undertaken by lowering clock frequency
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3206—Monitoring of events, devices or parameters that trigger a change in power modality
    • G06F1/3215—Monitoring of peripheral devices
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D30/00—Reducing energy consumption in communication networks
    • Y02D30/50—Reducing energy consumption in communication networks in wire-line communication networks, e.g. low power modes or reduced link rate

Abstract

提供了一种用于提供具有降低的功耗的时钟信号的方法和系统，称为混合时钟系统。该混合时钟系统使用PLL用于高速数据传送，但提供节能模式用于传送数据同时消耗较少功率。在正常模式下，混合时钟系统包括驱动PLL的在低频下工作的基准时钟。PLL使基准时钟频率倍增至更高的频率，并将该时钟信号提供给数据传送电路。在节能模式下，该混合时钟系统关闭PLL并将基准时钟直接连接至数据传送电路。

Description

节能的时钟控制技术
背景
在电子学中，锁相环(PLL)是闭环反馈控制系统，其产生并输出与输入(“基准”)信号的频率和相位有关的信号。PLL电路响应于输入信号的频率和相位，自动调节受控振荡器的频率和相位，直到其频率和相位匹配基准信号的频率和相位。这种类型的机制在无线电、电信、计算机、以及其中需要稳定所产生的信号或在存在噪声的情况下检测信号的其它电子应用中广泛使用。因为集成电路能支持完整的锁相环构造块，所以此技术在现代电子器件中广泛使用，其中的信号频率从每秒不到一个周期到高达数个千兆赫兹(GHz)。
电路设计者通常将数字PLL电路用作微处理器的主时钟合成器和通用异步收发器(UART)的关键组件。PLL一般包括相位检测器、低通滤波器以及置于负反馈配置中的压控振荡器(VCO)。在反馈路径或基准路径或这两个路径中可能存在分频器，以使PLL的输出时钟为基准频率的有理倍数。振荡器产生周期性的输出信号。取决于应用，受控振荡器的输出或对振荡器的控制信号提供PLL系统的有用输出。
PLL广泛用于同步目的。电路一般发送某些数据流，尤其是高速串行数据流(诸如来自磁盘驱动器的磁头的原始数据流)，但无伴随的时钟。接收器根据近似的频率基准产生时钟，然后使用PLL与数据流中的转变相位对准。此过程被称为时钟数据恢复(CDR)。PLL的另一用途是时钟倍增。绝大部分电子系统包括在数百兆赫兹下工作的多种处理器。通常，提供给这些处理器的时钟来自时钟发生器PLL，其使低频基准时钟(通常为50或100MHz)倍增至处理器的工作频率。在处理器的工作频率是数千兆赫兹而基准时钟只是数十或数百兆赫兹的情况下，倍增因子可以非常大。
虽然非常广泛地使用PLL，但不幸的是它们不适合于某些应用，因为PLL中的大量组件使PLL消耗大量功率。例如，移动设备制造商可能优选PLL执行CDR和时钟倍增用于高速数据传送的功能。然而，PLL中固有的电池消耗和对移动设备的电池寿命的影响通常意味着制造商必须选择使用其它技术或结束损害设备性能。
附图简述
图1是示出与串化器/解串器一起使用的混合时钟系统的电路图。
图2是示出混合时钟系统在切换工作模式时的过程的流程图。
详细描述
提供了一种用于提供具有降低的功耗的时钟信号的方法和系统(“混合时钟系统”)。该混合时钟系统以正常工作模式和节能工作模式工作。在正常工作模式中，该混合时钟系统使用PLL用于高速数据传送。以低频(例如30MHz)工作的基准时钟连接至PLL的输入端。PLL使基准时钟频率倍增至更高的频率(例如3GHz)，并将该时钟信号提供给数据传送电路。当该混合时钟系统检测到数据传送电路中的低速活动时，混合时钟系统切换(或转换)至节能模式。在节能工作模式中，混合时钟系统关闭PLL并将基准时钟直接连接至数据传送电路。由于该时钟速度较慢，数据传送电路在节能模式中以比混合时钟系统处于正常模式时更低的速率传送数据。对于诸如移动电话之类的许多应用，节能模式的较低传送速度对某些数据传送请求提供了足够的数据传送能力，从而使设备以正常模式工作的时间量最小化。以此方式，该混合时钟系统降低了设备的功耗，同时仍提供高速数据传送能力。
在某些实施例中，混合时钟系统在重启PLL时临时使用节能模式。例如，当该混合时钟系统处于节能模式且请求高速数据传送时，混合时钟系统可在节能模式下启动传送，并发信号通知PLL重启。一旦PLL重启，混合时钟系统就切换至具有全高速数据传送能力的正常模式。在某些实施例中，用户可能发现传送开始，而且逐渐变快，从而相比于用户不得不等待PLL重启以开始数据传送的情况，提供更好的用户体验。
在某些实施例中，混合时钟系统在节能模式下加速基准时钟。例如，可提高基准时钟频率(例如至150MHz)，以根据基准时钟提供可用的最快信号。用于基准时钟的电路通常能有更快速度，但选择了更慢的速度以匹配选定PLL电路的倍增因子。当PLL关闭时，混合时钟系统可在其最大速度下运行基准时钟，以在没有PLL的情况下提供尽可能快的速度。因此通过在节能模式下提高时钟频率限制，用户不会发现明显的速度降低。
现在将描述本发明的多个实施例。以下描述提供具体细节，以供全面理解这些实施例和实现这些实施例的描述。然而，本领域普通技术人员将可理解，在没有这些细节的情况下也可实现本发明。此外，未示出或具体描述某些众所周知的结构或功能，以免不必要地使多个实施例的相关描述模糊不清。在以下呈现的描述中使用的术语旨在按照它最宽的合理方式来解释，即使它与本发明的某些特定实施例的详细描述一起使用。
图1是示出使用混合时钟系统100向串化器/解串器提供时钟信号的电路图。该混合时钟系统包括可调节基准时钟105，该基准时钟105的输出端连接至锁相环(PLL)100和时钟分频器115的输入端。时钟分频器耦合至位于PLL的输出端的多路复用器120。PLL 110还包括用于设置PLL的倍增因子的时钟分频器。多路复用器120的一种设置将时钟分频器115从电路去除，从而允许基准时钟驱动PLL并产生时钟信号。多路复用器120的另一种设置将时钟分频器115插入绕过PLL的电路路径中。当绕过PLL时，基准时钟的输出在被施加到其余电路之前被时钟分频器115分频。控制器140连接至基准时钟105、PLL 110以及多路复用器120，以当混合时钟系统在正常工作模式和节能工作模式之间切换时改变这些组件的设置。混合时钟系统的输出可向串化器电路125提供时钟信号用于发送数据。混合时钟系统的输出还可向时钟数据恢复(CDR)电路130和解串器电路135提供时钟信号以便接收数据。
在操作期间，基准时钟105提供基本时钟信号。在正常工作模式下，基准时钟向PLL 105提供时钟信号。PLL 105使基准时钟105信号倍增，并将高速时钟信号提供给串化器电路125和解串器电路135(通过CDR电路130提供给后者)。在节能模式下，基准时钟105被调节以产生较高频率的时钟信号，而且PLL 110被关闭。代替驱动PLL，基准时钟信号被时钟分频器115分频，以向串化器电路125和解串器电路135提供适当的时钟频率。在节能模式下，解串器电路135和串化器电路125以比正常工作模式期间更低的频率工作。
在某些实施例中，基准时钟是时基，其可被调节以产生在30MHz到150MHz之间变化的时钟信号，PLL能使时钟信号倍增到原来的25倍，而且时钟分频器可将时钟信号分频成原来的1/2。在此配置下，该混合时钟系统在正常工作模式期间在30MHz的基准时钟情况下能输出750MHz的时钟信号，且在节能工作模式期间在150MHz的基准时钟情况下能输出75MHz的时钟信号。本领域技术人员将可理解的是，在该混合时钟系统中还可采用其它组件值以产生具有不同频率的时钟信号。
图2是示出混合时钟系统在正常模式与节能模式之间切换时的过程的流程图。在框205中，系统检测数据何时通过串行链路正被串化器接收。在框210中，系统等待附加数据被串化器接收。在决策框215中，如果在超时周期内接收到附加数据，则过程循环至框205，在框205中系统监测串化器。如果在超时周期内未接收到附加数据，则过程继续至框220。在框220中，混合时钟系统进入节能模式。PLL被停用，基准时钟的频率被提高，而且多路复用器被切换以启用具有时钟分频器的电路路径。本领域技术人员将认识到除超时周期过期之外的机制也可能触发该系统进入节能模式。例如，系统可在每次传输之后自动进入节能模式。或者，系统可监测安排要发送的数据队列，并且如果确定可在节能模式的较低数据传输率下满足该安排，则可进入节能模式。在决策框230中，如果系统未检测到解串器已经接收附加数据，则过程循环至决策框230并继续等待数据。如果系统检测到数据接收，则过程继续至框240，在框240处系统进入正常模式，然后返回框205以监测附加数据的接收。在正常模式下，PLL被启用，基准时钟的频率被降低，而且多路复用器被切换以停用具有时钟分频器的电路路径。本领域技术人员将认识到其它状况也可能致使进入正常模式。例如，即使接收到附加数据，系统也可等待进入正常模式，直到附加数据以超过节能模式的容量的速率到达。
实现该系统的设备可包括中央处理单元、存储器、输入设备(例如键盘和点击设备)、输出设备(例如显示设备)、以及存储设备(例如盘驱动器)。存储器和存储设备是可使用实现该系统的部分的计算机可执行指令进行编码的计算机可读介质，这表示包含指令的计算机可读介质。此外，数据结构和消息结构可经由数据传输介质来存储或传输，诸如通信链路上的信号。可使用各种通信链路，诸如串行传送链路、因特网、局域网、广域网、点到点的拨号连接、蜂窝电话网络等。
该系统的各实施例可在各种运行环境中实现，所述各种运行环境包括个人计算机、服务器计算机、手提型或膝上型设备、多处理器系统、基于微处理器的系统、可编程消费电子产品、数字照相机、网络PC、小型计算机、大型计算机、包括以上系统或设备中的任何一个的分布式计算环境等。该计算机系统可以是蜂窝电话、个人数字助理、智能电话、个人计算机、可编程消费电子产品、数码相机等。
根据上述内容，将可理解的是，在此为说明目的已经描述了混合时钟系统的特定实施例，但在不偏离本发明的精神和范围的情况下可作出多种修改。因此，本发明仅受限于所附权利要求。

Claims (25)

1.一种为数据传输提供时钟的方法，包括：
利用可调节基准时钟组件产生基准时钟信号；
响应于对数据传输电路的指示进入正常模式，其中在正常模式中：
选择第一频率用于所述基准时钟；
启动锁相环组件；
将处于所述第一频率的所述基准时钟信号连接到所述锁相环组件的输入端，并且根据所述基准时钟信号，利用所述锁相环组件产生高速时钟信号；以及
利用所述高速时钟信号为所述数据传输电路提供时钟；以及响应于对数据传输电路的指示进入节能模式，其中在节能模式中：
停用所述锁相环组件；
选择第二频率用于所述基准时钟，所述第二频率高于所述第一频率，
利用时钟分频器组件对基准时钟信号的频率进行分频以产生速度降低的时钟信号，以及
利用所述速度降低的时钟信号为所述数据传输电路提供时钟。
2.如权利要求1所述的方法，其特征在于，所述第二频率是所述基准时钟的最大频率。
3.如权利要求1所述的方法，其特征在于，利用所述锁相环组件产生所述高速时钟信号的步骤包括倍增所述基准时钟信号的频率，以产生一高速时钟信号频率。
4.如权利要求1所述的方法，其特征在于进一步包括禁止利用所述基准时钟信号为所述正常模式中的数据传输电路提供所述时钟的步骤。
5.如权利要求4所述的方法，其特征在于进一步包括在所述正常模式中关闭时钟分频器组件。
6.如权利要求5所述的方法，其特征在于进一步包括在所述节能模式中启用所述时钟分频器组件，以利用时钟分频器组件分配所述基准时钟信号的频率，为所述数据传输电路提供时钟。
7.如权利要求1所述的方法，其特征在于进一步包括在所述节能模式中重启所述锁相环组件的步骤。
8.如权利要求1所述的方法，其特征在于进一步包括在所述节能模式中关闭所述锁相环组件的步骤。
9.如权利要求1所述的方法，其特征在于，为数据传输提供时钟还包括利用一个时钟数据恢复电路的步骤。
10.一种混合时钟系统，包括：
可调节基准时钟组件，其被配置成提供基准时钟信号；
时钟分频器组件，用于对基准时钟信号的频率进行分频以产生速度降低的时钟信号；
锁相环组件，其被配置成使所述基准时钟信号倍增；
数据传输电路，其配置成以由所提供的时钟信号确定的速率发送或接收数据；
多路复用器组件，具有用于混合时钟系统的正常模式和节能模式，其中：
在所述正常模式中，所述锁相环组件被启用并且所述基准时钟被设置成第一频率，所述基准时钟连接至所述锁相环组件的输入端，且所述锁相环组件为所述数据传输电路产生高速时钟信号，以及
在所述节能模式中，所述锁相环组件被关闭，所述基准时钟被设置成第二频率，所述第二频率高于第一频率，通过钟分频器电路对基准时钟信号的频率进行分频以产生速度降低的时钟信号，所述速度降低时钟信号被用以向所述数据传输电路提供时钟。
11.如权利要求10所述的系统，其特征在于，所述基准时钟组件的所述第二频率是所述基准时钟组件的最大频率。
12.如权利要求10所述的系统，其特征在于，所述数据传输电路还包括串化器电路。
13.如权利要求10所述的系统，其特征在于，所述数据传输电路还包括解串器电路。
14.如权利要求10所述的系统，其特征在于，所述数据传输电路包括时钟数据恢复电路。
15.一种为数据传输控制时钟的方法，包括：
将数据传输电路设置到正常模式，其中，数据以所述正常模式中的第一速率传输，将所述将数据传输电路设置到正常模式包括启动锁相环组件，将可调节基准时钟组件设置成第一频率，以及将基准时钟组件生成的基准时钟信号连接至锁相环组件的输入端，倍增所述基准时钟信号以生成高速时钟，并将高速时钟信号提供给数据传输电路；
以所述第一速率接收来自所述数据传输电路的数据；
将数据传输电路设置到节能模式，其中，数据以所述节能模式中的第二速率传输，将所述将数据传输电路设置到节能模式包括关闭所述锁相环组件，将所述基准时钟组件增加到第二频率，所述第二频率大于第一频率，对基准时钟信号的频率进行分频以产生速度降低的时钟信号用于数据传输电路；以及
以所述第二速率接收来自所述数据传输电路的数据。
16.如权利要求15所述的方法，其特征在于，所述节能模式包括激活时钟分频器组件，以对所述基准时钟信号的频率进行分频。
17.如权利要求15所述的方法，其特征在于，所述第二频率是所述基准时钟组件的最大频率。
18.如权利要求15所述的方法，其特征在于，进一步包括在所述节能模式中关闭所述锁相环组件的步骤。
19.如权利要求15所述的方法，其特征在于，进一步包括在节能模式中重启所述锁相环组件的步骤。
20.如权利要求19所述的方法，其特征在于，包括利用一信号重启所述锁相环组件的步骤。
21.如权利要求15所述的方法，其特征在于，切换到所述节能模式的步骤包括如果在超时周期内未接收到附加数据则切换到所述节能模式的步骤。
22.如权利要求15所述的方法，其特征在于，切换到所述节能模式的步骤包括当检测到数据传输电路中的低速活动时切换到所述节能模式的步骤。
23.如权利要求15所述的方法，其特征在于，切换到所述节能模式的步骤发生在以正常模式完成每次传输之后。
24.如权利要求15所述的方法，其特征在于，切换到正常模式的步骤包括检测高速活动的步骤。
25.如权利要求15所述的方法，其特征在于，所述数据传输电路包括一时钟数据恢复电路。
CN200880009120.0A 2007-03-23 2008-03-21 节能的时钟控制技术 Active CN101641866B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/690,659 US7849339B2 (en) 2007-03-23 2007-03-23 Power-saving clocking technique
US11/690,659 2007-03-23
PCT/US2008/057926 WO2008118821A1 (en) 2007-03-23 2008-03-21 Power-saving clocking technique

Publications (2)

Publication Number Publication Date
CN101641866A CN101641866A (zh) 2010-02-03
CN101641866B true CN101641866B (zh) 2016-08-31

Family

ID=39775919

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200880009120.0A Active CN101641866B (zh) 2007-03-23 2008-03-21 节能的时钟控制技术

Country Status (7)

Country Link
US (1) US7849339B2 (zh)
EP (1) EP2135354A4 (zh)
JP (2) JP5367590B2 (zh)
KR (1) KR101480734B1 (zh)
CN (1) CN101641866B (zh)
TW (1) TWI358904B (zh)
WO (1) WO2008118821A1 (zh)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8169973B2 (en) * 2007-12-20 2012-05-01 Telefonaktiebolaget L M Ericsson (Publ) Power efficient enhanced uplink transmission
US8145931B2 (en) * 2008-05-27 2012-03-27 Sharp Laboratories Of America, Inc. Imaging device with adaptive power saving behavior and method for use thereon
US8375241B2 (en) * 2009-04-02 2013-02-12 Intel Corporation Method and system to improve the operations of a registered memory module
US9013720B2 (en) 2011-10-04 2015-04-21 Xerox Corporation Resource saving while avoiding customer wait annoyance
US8914657B2 (en) * 2011-10-18 2014-12-16 Mediatek Inc. Mobile device chip and mobile device controlling method therefor
TWI505081B (zh) * 2011-11-03 2015-10-21 Sget Corp Method and Method of Electric Energy Saving Information Collection System
EP2932345B1 (en) * 2012-12-13 2017-03-01 Coherent Logix Incorporated Automatic selection of on-chip clock in synchronous digital systems
WO2014094266A1 (en) * 2012-12-20 2014-06-26 Qualcomm Incorporated An improved clock structure for reducing power consumption on wireless mobile devices
US9052900B2 (en) 2013-01-29 2015-06-09 Oracle International Corporation Serdes fast retrain method upon exiting power saving mode
JP2014241471A (ja) * 2013-06-11 2014-12-25 セイコーエプソン株式会社 信号発生回路、信号発生装置、信号発生装置の製造方法、電子機器、および移動体
EP2869160B1 (en) * 2013-10-30 2020-09-09 EM Microelectronic-Marin SA Electronic circuit with a sleep mode
CN105511591B (zh) * 2015-12-31 2018-10-12 天津飞腾信息技术有限公司 基于双阈值功耗自适应的dvfs调节算法
KR102641515B1 (ko) * 2016-09-19 2024-02-28 삼성전자주식회사 메모리 장치 및 그것의 클록 분배 방법
US10218391B1 (en) * 2017-08-02 2019-02-26 Qualcomm Incorporated Systems and methods providing a low-power mode for serial links
US10515670B1 (en) * 2018-06-13 2019-12-24 Nanya Technology Corporation Memory apparatus and voltage control method thereof
CN110719088B (zh) * 2018-07-13 2023-04-07 瑞昱半导体股份有限公司 时钟产生电路与混合式电路
US11481015B2 (en) * 2019-06-25 2022-10-25 Nxp B.V. Power consumption management in protocol-based redrivers
KR20210064791A (ko) * 2019-11-26 2021-06-03 삼성전자주식회사 Nfc 트랜시버를 위한 클럭 복원 회로, nfc 트랜시버, 및 nfc 트랜시버의 제어 방법
US11290117B1 (en) 2021-12-01 2022-03-29 Joseph Kosednar, Jr. Low-frequency arithmetic multiplying PLL for HDL devices

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1655457A (zh) * 2004-02-09 2005-08-17 恩益禧电子股份有限公司 分数分频电路和使用它的数据传输装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05303444A (ja) * 1992-04-27 1993-11-16 Nippondenso Co Ltd クロック信号供給装置
US5982210A (en) 1994-09-02 1999-11-09 Sun Microsystems, Inc. PLL system clock generator with instantaneous clock frequency shifting
JP3523362B2 (ja) * 1995-04-10 2004-04-26 富士通株式会社 クロック回路及びこれを用いたプロセッサ
JPH1094019A (ja) * 1996-09-13 1998-04-10 Matsushita Electric Ind Co Ltd データ受信装置
JPH11312026A (ja) 1998-04-28 1999-11-09 Nec Corp クロック信号切替方法およびクロック信号切替システム
JP2002091608A (ja) * 2000-09-18 2002-03-29 Matsushita Electric Ind Co Ltd クロック供給装置、及びクロック供給方法
US6718473B1 (en) * 2000-09-26 2004-04-06 Sun Microsystems, Inc. Method and apparatus for reducing power consumption
US6515530B1 (en) * 2001-10-11 2003-02-04 International Business Machines Corporation Dynamically scalable low voltage clock generation system
US7036032B2 (en) 2002-01-04 2006-04-25 Ati Technologies, Inc. System for reduced power consumption by phase locked loop and method thereof
US7155617B2 (en) * 2002-08-01 2006-12-26 Texas Instruments Incorporated Methods and systems for performing dynamic power management via frequency and voltage scaling
US7290156B2 (en) 2003-12-17 2007-10-30 Via Technologies, Inc. Frequency-voltage mechanism for microprocessor power management
US7089444B1 (en) * 2003-09-24 2006-08-08 Altera Corporation Clock and data recovery circuits
US6996749B1 (en) * 2003-11-13 2006-02-07 Intel Coporation Method and apparatus for providing debug functionality in a buffered memory channel
US7042258B2 (en) 2004-04-29 2006-05-09 Agere Systems Inc. Signal generator with selectable mode control
US7496774B2 (en) * 2004-06-04 2009-02-24 Broadcom Corporation Method and system for generating clocks for standby mode operation in a mobile communication device
US7130226B2 (en) 2005-02-09 2006-10-31 Micron Technology, Inc. Clock generating circuit with multiple modes of operation

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1655457A (zh) * 2004-02-09 2005-08-17 恩益禧电子股份有限公司 分数分频电路和使用它的数据传输装置

Also Published As

Publication number Publication date
JP2014032681A (ja) 2014-02-20
US7849339B2 (en) 2010-12-07
KR101480734B1 (ko) 2015-01-09
CN101641866A (zh) 2010-02-03
WO2008118821A1 (en) 2008-10-02
JP5730368B2 (ja) 2015-06-10
US20080235526A1 (en) 2008-09-25
EP2135354A4 (en) 2014-11-12
TWI358904B (en) 2012-02-21
JP2010523022A (ja) 2010-07-08
JP5367590B2 (ja) 2013-12-11
EP2135354A1 (en) 2009-12-23
KR20090125836A (ko) 2009-12-07
TW200901631A (en) 2009-01-01

Similar Documents

Publication Publication Date Title
CN101641866B (zh) 节能的时钟控制技术
US7647517B2 (en) PCI express system and method of transitioning link state including adjusting threshold idle time according to a requirement of data transmission
US8156353B2 (en) Techniques for communications power management based on system states
CN100388163C (zh) 用于允许处理器的低功率模式的方法和装置
US8924768B2 (en) Inter-processor communication channel including power-down functionality
JP2010523022A5 (zh)
US6483888B1 (en) Clock divider with bypass and stop clock
CN117075683A (zh) 时钟门控组件、多路复用器组件以及分频组件
US7496774B2 (en) Method and system for generating clocks for standby mode operation in a mobile communication device
US20170220495A1 (en) Semiconductor device, a semiconductor system and a method for operating the semiconductor device
US7565564B2 (en) Switching circuit and method thereof for dynamically switching host clock signals
US9680478B2 (en) Initializing a ring counter
US10429881B2 (en) Semiconductor device for stopping an oscillating clock signal from being provided to an IP block, a semiconductor system having the semiconductor device, and a method of operating the semiconductor device
CN200990597Y (zh) 基于omap5912的手持终端用动态电源管理装置
CN108268086B (zh) 半导体装置、半导体系统以及操作半导体装置的方法
JP2001084054A (ja) 電子機器
CN103036561B (zh) 时脉供应装置及其方法
CN108345350B (zh) 片上系统、半导体系统以及时钟信号输出电路
CN114357923A (zh) AI SoC芯片及其启动方法
CN117785297A (zh) 基于事件触发的降低fpga功耗的装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20151216

Address after: oregon

Applicant after: LATTICE SEMICONDUCTOR CORPORATION

Address before: American California

Applicant before: Silicon Image Inc. A. Delaware C.

C14 Grant of patent or utility model
GR01 Patent grant