JP5355149B2 - Electronic device and method of detecting connection failure of electronic component using electronic device - Google Patents
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Abstract
Description
本発明は、電子部品を備えた電子機器に関し、特に、電子部品と回路基板とを接続する半田接合部の破断を事前に検知することができる電子機器および、この電子機器を用いた電子部品の接続不良検出方法に関する。 The present invention relates to an electronic device including an electronic component, and in particular, an electronic device capable of detecting in advance a breakage of a solder joint that connects the electronic component and a circuit board, and an electronic component using the electronic device. The present invention relates to a connection failure detection method.
内部に半導体チップが搭載された半導体パッケージ、または、抵抗やキャパシタ等のチップ型受動部品(以下、チップ部品と称す)である電子部品が複数実装されてなる電子機器は、近年、高機能化および多機能化が求められている。この要求により、半導体チップの高集積化、大規模化が進んでいる。これにともない、半導体パッケージと回路基板とを接続する半田バンプなどの電気的接合部の数は大幅に増加している。しかし一方で、各電気的接合部のサイズは小さくなる傾向にある。従って、半導体パッケージに繰り返し生じる温度変動、曲げ、衝撃、振動などによって、接合部が破損されることが問題になっている。 In recent years, electronic devices in which a plurality of electronic components, which are semiconductor packages in which semiconductor chips are mounted, or chip-type passive components (hereinafter referred to as chip components) such as resistors and capacitors, are mounted have become highly functional and Multifunctionalization is required. Due to this demand, higher integration and larger scale of semiconductor chips are progressing. Along with this, the number of electrical joints such as solder bumps connecting the semiconductor package and the circuit board is greatly increased. However, on the other hand, the size of each electrical joint tends to be small. Therefore, there is a problem that the joint portion is damaged due to temperature fluctuation, bending, impact, vibration, and the like repeatedly generated in the semiconductor package.
このような問題に対し、半導体パッケージが有する抵抗値検出手段が接合部の熱疲労破損による抵抗値の上昇を検出することによって、熱疲労破損を未然に防ぐ手法が知られている(特許文献1参照)。 In order to solve such a problem, there is known a technique for preventing thermal fatigue damage by detecting an increase in resistance value due to thermal fatigue damage of a joint portion by means of resistance value detection included in a semiconductor package (Patent Document 1). reference).
しかし、従来の熱疲労破損の検出手法は、半導体パッケージのみに対して適用されるものであるため、汎用性に乏しく、半導体パッケージ以外の電子部品の熱疲労破損を検知することはできないという問題がある。 However, since the conventional thermal fatigue damage detection method is applied only to semiconductor packages, it has poor versatility and cannot detect thermal fatigue damage of electronic components other than semiconductor packages. is there.
また、抵抗値検出手段の一部であるセンサーバンプと接続用バンプとの寿命差を大きくとることはできないため、検出精度を向上させることは困難であるという問題がある。 Further, there is a problem that it is difficult to improve the detection accuracy because the difference in life between the sensor bump and the connection bump which are a part of the resistance value detection means cannot be made large.
そこで本発明は、回路基板と電子部品との接合部の破損を精度よく事前に検出することができる電子機器を提供することを目的とする。 SUMMARY OF THE INVENTION An object of the present invention is to provide an electronic device capable of accurately detecting in advance a breakage of a joint portion between a circuit board and an electronic component.
本発明の電子機器は、回路基板と、この回路基板上にそれぞれが互いに離間して形成された第1の電極パッド、第2の電極パッドおよび第3の電極パッドと、誘電体からなる基体および外部電極を備えたチップ部品と、前記第1の電極パッドおよび前記第2の電極パッド上に形成され、前記外部電極と接合する第1のチップ用半田接合部と、前記第3の電極パッド上に形成され、前記外部電極と接合する第2のチップ用半田接合部と、前記回路基板上に形成され、前記第1の電極パッド、前記第2の電極パッドおよび前記第3の電極パッドのうち、いずれか2つの電極パッド間の抵抗を測定する抵抗測定回路と、を具備し、前記第1のチップ用半田接合部と前記第1の電極パッドとの接合面積または、第1のチップ用半田接合部と前記第2の電極パッドとの接合面積によって定められた前記第1のチップ用半田接合部の破損寿命が、前記第2のチップ用半田接合部の破損寿命よりも短いことを特徴とするものである。
また、本発明の電子機器は、回路基板と、この回路基板上にそれぞれが互いに離間して形成された第1の電極パッド、第2の電極パッドおよび第3の電極パッドと、誘電体からなる基体および、この基体の両端をそれぞれ覆うように形成された外部電極を備えたチップ部品と、前記第1の電極パッドおよび前記第2の電極パッド上に形成され、一方の前記外部電極と接合する第1のチップ用半田接合部と、前記第3の電極パッド上に形成され、他方の前記外部電極と接合する第2のチップ用半田接合部と、前記回路基板上に形成され、前記第1の電極パッド、前記第2の電極パッドおよび前記第3の電極パッドのうち、いずれかの2つの電極パッド間の抵抗を測定する抵抗測定回路と、を具備し、前記第1のチップ用半田接合部と前記第1の電極パッドとの接合面積または、第1のチップ用半田接合部と前記第2の電極パッドとの接合面積によって定められた前記第1のチップ用半田接合部の破損寿命が、前記第2のチップ用半田接合部の破損寿命よりも短いことを特徴とするものである。
また、本発明の電子機器は、回路基板と、この回路基板上にそれぞれが互いに離間して形成された第1の電極パッド、第2の電極パッドおよび第3の電極パッドと、誘電体からなる基体および、この基体の両端をそれぞれ覆うように形成された外部電極を備えたチップ部品と、前記第1の電極パッドおよび前記第2の電極パッド上に形成され、一方の前記外部電極と接合する第1のチップ用半田接合部と、前記第3の電極パッド上に形成され、他方の前記外部電極と接合する第2のチップ用半田接合部と、前記回路基板上に形成され、前記第1の電極パッド、前記第2の電極パッドおよび前記第3の電極パッドのうち、いずれかの2つの電極パッド間の抵抗を測定する抵抗測定回路と、前記回路基板上の前記チップ部品の近傍に、電子部品用半田接合部により実装された電子部品と、を具備し、前記第1のチップ用半田接合部と前記第1の電極パッドとの接合面積または、第1のチップ用半田接合部と前記第2の電極パッドとの接合面積によって定められた前記第1のチップ用半田接合部の破損寿命が、前記電子部品用半田接合部の破損寿命よりも短いことを特徴とするものである。
An electronic device according to the present invention includes a circuit board, a first electrode pad, a second electrode pad and a third electrode pad which are formed on the circuit board so as to be spaced apart from each other, and a substrate made of a dielectric. good beauty and external chip component with electrodes, the formed on the first electrode pad and the second on the electrode pads, the first chip solder joint that joins the front Kigaibu electrode, the third formed on the electrode pad, before a second solder joint chip to be bonded to Kigaibu electrode, are formed on the circuit board, the first electrode pad, said second electrode pad and the third A resistance measuring circuit for measuring a resistance between any two electrode pads, and a bonding area between the first chip solder joint and the first electrode pad, 1 chip solder joint and the second solder joint Damage the lifetime of electrode pads and the solder joint for the defined first chip by the bonding area is characterized in that less than breakage life of the second solder joint chip.
The electronic device of the present invention includes a circuit board, a first electrode pad, a second electrode pad, and a third electrode pad formed on the circuit board so as to be separated from each other, and a dielectric. A chip component having a base and external electrodes formed so as to cover both ends of the base, and formed on the first electrode pad and the second electrode pad, and joined to one of the external electrodes A first chip solder joint, formed on the third electrode pad, a second chip solder joint for joining to the other external electrode, and formed on the circuit board. A resistance measuring circuit for measuring a resistance between any two of the electrode pads, the second electrode pads, and the third electrode pads, and solder bonding for the first chip Part and said first The breakage life of the first chip solder joint determined by the joint area with the electrode pad or the joint area between the first chip solder joint and the second electrode pad is the second chip. It is characterized by being shorter than the breakage life of the solder joint for use.
The electronic device of the present invention includes a circuit board, a first electrode pad, a second electrode pad, and a third electrode pad formed on the circuit board so as to be separated from each other, and a dielectric. A chip component having a base and external electrodes formed so as to cover both ends of the base, and formed on the first electrode pad and the second electrode pad, and joined to one of the external electrodes A first chip solder joint, formed on the third electrode pad, a second chip solder joint for joining to the other external electrode, and formed on the circuit board. A resistance measuring circuit for measuring a resistance between any two of the electrode pads, the second electrode pads, and the third electrode pads, and in the vicinity of the chip component on the circuit board, For electronic parts An electronic component mounted by a solder joint, and a joint area between the first chip solder joint and the first electrode pad or a first chip solder joint and the second chip solder joint. The damage life of the first chip solder joint determined by the joint area with the electrode pad is shorter than the break life of the electronic component solder joint.
また、本発明の電子機器を用いた接続不良検出方法は、回路基板と、この回路基板上にそれぞれが互いに離間して形成された第1の電極パッド、第2の電極パッドおよび第3の電極パッドと、誘電体からなる基体および外部電極を備えたチップ部品と、前記第1の電極パッドおよび前記第2の電極パッド上に形成され、前記外部電極と接合する第1のチップ用半田接合部と、前記第3の電極パッド上に形成され、前記外部電極と接合し、前記第1のチップ用半田接合部と前記第1の電極パッドとの接合面積または、第1のチップ用半田接合部と前記第2の電極パッドとの接合面積によって定められた前記第1のチップ用半田接合部の破損寿命より長い破損寿命を有する第2のチップ用半田接合部と、を有する電子機器を用いた接続不良検出方法であって、前記第1の電極パッド、前記第2の電極パッドおよび前記第3の電極パッドのうち、いずれかの2つの電極パッド間の抵抗値を測定して前記第1のチップ用半田接合部の破損あるいは前記第2のチップ用半田接合部の破損を検出することにより、前記電子部品用半田接合部の破損寿命を検出することを特徴とする方法である。 In addition, the connection failure detection method using the electronic apparatus of the present invention includes a circuit board, and a first electrode pad, a second electrode pad, and a third electrode that are formed on the circuit board so as to be separated from each other. A chip component including a pad, a base made of a dielectric and an external electrode; and a first chip solder joint formed on the first electrode pad and the second electrode pad and joined to the external electrode. And formed on the third electrode pad, bonded to the external electrode, and a bonding area between the first chip solder bonding portion and the first electrode pad, or a first chip solder bonding portion. And a second chip solder joint having a failure life longer than that of the first chip solder joint determined by the bonding area between the first electrode pad and the second electrode pad. Connection failure detection method The first chip solder joint is measured by measuring a resistance value between any two of the first electrode pad, the second electrode pad, and the third electrode pad. In this method, the damage life of the solder joint for the electronic component is detected by detecting breakage of the part or breakage of the solder joint for the second chip .
本発明によれば、回路基板と電子部品との接合部の破損を精度よく事前に検出することができる電子機器を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, the electronic device which can detect beforehand the failure | damage of the junction part of a circuit board and an electronic component accurately can be provided.
以下、本発明の実施形態について図面を参照しながら詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
(第1の実施形態)
図1Aは、本発明の第1の実施形態の電子機器の要部を模式的に示す断面図である。
(First embodiment)
FIG. 1A is a cross-sectional view schematically showing a main part of an electronic apparatus according to a first embodiment of the present invention.
図1Aに示すように、第1の実施形態の電子機器において、チップ部品11は、例えば直方体形状であり、セラミック等の誘電体からなる基体12および、この基体12の両端部をそれぞれ覆うように形成された外部電極13からなる。このチップ部品11は、基体12上に、この両端の外部電極13を電気的に接続する抵抗体22が形成された抵抗である。
As shown in FIG. 1A, in the electronic device of the first embodiment, the
一方で、例えばFR−4(耐熱性ガラス基材エポキシ樹脂積層板)からなる回路基板14上の所定の位置には、互いに離間して第1の電極パッド15−1、第2の電極パッド15−2および、第3の電極パッド15−3がそれぞれ形成されている。これらの各電極パッド15−1、15−2、15−3は、例えばCu等の金属で形成されている。そしてチップ部品11は、第1の電極パッド15−1、第2の電極パッド15−2上に一体形成された第1のチップ用半田接合部16−1と一方の外部電極13とが接合し、第3の電極パッド15−3上に形成された第2のチップ用半田接合部16−2と他方の外部電極13とが接合することにより、回路基板14上に実装されている。なお、第1、第2のチップ用半田接合部16−1、16−2のうち、基体12の側面の外部電極13に接合する部分を特にフィレット17と称す。
On the other hand, the first electrode pad 15-1 and the second electrode pad 15 are spaced apart from each other at predetermined positions on the
第1の電極パッド15−1および第2の電極パッド15−2は、それぞれが、回路基板14上に形成された電気特性測定回路18に配線19により電気的に接続されている。配線19は、説明の都合上、図1Aにおいて回路基板14中に設けられているが、実際は図1Cに示すように、回路基板14の表面に形成されている。以降の各実施形態における配線19においては、図示はしないが、実際は図1Cと同様に、回路基板14の表面に形成されている。このような配線19により、図1Aに点線で示すように、電気特性測定回路18、配線19、第2の電極パッド15−2、第1のチップ用半田接合部16−1、第1の電極パッド15−1、配線19の順に導電する経路からなる回路網が形成される。このような回路網に流れる電流値や電圧等は、必要に応じて電気特性測定回路18により測定することが可能である。
Each of the first electrode pad 15-1 and the second electrode pad 15-2 is electrically connected to an electrical
なお、本実施形態を含む以下の各実施形態の説明において、電気特性測定回路18は、抵抗値を検出する抵抗測定回路18であるものとして説明する。この電気特性測定回路18は、抵抗等の電気特性を測定するために回路基板14上に新たに実装されたものであっても良いし、例えばCPU等の既に他の用途のために実装されたものを利用してもよい。また、電気特性測定回路18とチップ部品11との位置関係は、限定されるものではない。すなわち、電気特性測定回路18は、チップ部品11の近傍に実装されてもよいし、遠方に実装されてもよい。
In the following description of each embodiment including this embodiment, the electrical
ここで、第1の電極パッド15−1は、この電極パッド15−1とこれに接合する第1のチップ用半田接合部16−1との接合面積によって定められた第1のチップ用半田接合部16−1の破損寿命が、後述するチップ部品11の近傍に実装された半導体パッケージ20用の半田接合部21の破損寿命よりも短くなるように形成される。または、第1、第2の電極パッド15−1、15−2とこれらにそれぞれ接合する回路基板14に形成された配線19との接続の破断寿命が、後述するチップ部品11の近傍に実装された半導体パッケージ20用の半田接合部21の破損寿命よりも短くなるように形成される。
Here, the first electrode pad 15-1 is a first chip solder joint determined by the joint area between the electrode pad 15-1 and the first chip solder joint 16-1 joined thereto. The damage life of the part 16-1 is formed so as to be shorter than the damage life of the solder
なお、上述した第1のチップ用半田接合部16−1の破損寿命もしくは配線19との破断寿命は、図1Aの破線A−A´に沿って切断した水平断面図である図1Bに示すように、第1の電極パッド15−1の面積を小さくすることによって短くすることができる。
Note that the above-described failure life of the first chip solder joint 16-1 or breakage life with the
以上に説明したチップ部品11の近傍の回路基板14上には、図2Aに示すように、半導体パッケージ20が、半導体パッケージ用半田接合部21によって実装される。ここで近傍とは、第1、第2のチップ用半田接合部16−1、16−2にかかる負荷と、半導体パッケージ用半田接合部21にかかる負荷とが同程度になるような位置をいう。
On the
次に、以上に説明した第1の実施形態の電子機器を接続不良検出装置として用い、この装置の回路基板14上に電子部品用半田接合部によって被検出対象電子部品を実装することにより、電子部品用半田接合部の破損を予め検出する方法について説明する。なお、以下に説明する方法において、被検出対象電子部品は、図2Aに示した半導体パッケージ20であり、電子部品用半田接合部は、半導体パッケージ用半田接合部21である。
Next, the electronic device according to the first embodiment described above is used as a connection failure detection device, and an electronic component to be detected is mounted on a
図2Aに示すように、回路基板14上において、第1の実施形態の電子機器に係るチップ部品11の近傍に半導体パッケージ20が実装された状態で、抵抗検出回路18によって、上述した回路網に電流を流す。
As shown in FIG. 2A, on the
この状態において、負荷により第1のチップ用半田接合部16−1が破損された場合、回路網が破断する。このように回路網が破断した場合、抵抗検出回路18にて測定される電気抵抗値は上昇する。従って、抵抗検出回路18にて抵抗値を測定することにより、回路網が破断したことを検出することができる。すなわち、負荷により第1のチップ用半田接合部16−1が破損されたことが検出される。
In this state, when the first chip solder joint 16-1 is damaged by the load, the circuit network is broken. When the circuit network breaks in this way, the electrical resistance value measured by the
しかし、第1の電極パッド15−1は、これと接合する第1のチップ用半田接合部16−1が、半導体パッケージ用半田接合部21よりも早く破損されるような大きさに形成されている。従って、回路網が破断した時点においては、半導体パッケージ用半田接合部21は、まだ破損されない。
However, the first electrode pad 15-1 is formed in such a size that the first chip solder joint 16-1 bonded thereto is damaged earlier than the semiconductor
すなわち、抵抗検出回路18において、回路網が破断したことによる電気抵抗値の上昇を検出することにより、半導体パッケージ用半田接合部21が破損することを事前に検出することができる。
That is, in the
なお、第1の電極パッド15−1と第1のチップ用半田接合部16−1との接合または、第1の電極パッド15−2と回路基板14の配線19との電気的な接続の破断により回路網が破断されても、第2の電極パッド15−2と第1のチップ用半田接合部16−1または、第2の電極パッド15−2と回路基板14との電気的接続は維持されるため、チップ部品11は本来の機能が維持される。
Note that the connection between the first electrode pad 15-1 and the first chip solder joint 16-1 or the electrical connection between the first electrode pad 15-2 and the
以上に説明したように、第1の実施形態の電子機器によれば、回路網の破断を検出することにより、第1のチップ用半田接合部16−1の破損を検出することができるばかりではなく、チップ部品11の近傍に実装された半導体パッケージ用半田接合部21の破損を事前に検出することができる。
As described above, according to the electronic apparatus of the first embodiment, it is not only possible to detect the breakage of the first chip solder joint 16-1 by detecting the breakage of the circuit network. In addition, the breakage of the solder joint 21 for a semiconductor package mounted in the vicinity of the
ここで、第1の電極パッド15−1は、この面積が任意の大きさになるように形成することができるため、半導体パッケージ用半田接合部21の破損寿命と、第1の電極パッド15−1に接合する第1のチップ用半田接合部16−1の破損寿命との差を任意に設定することができる。従って、この寿命差を大きくすることによって、半導体パッケージ用半田接合部21の破損を、高精度に事前に検出することができる。
Here, since the first electrode pad 15-1 can be formed to have an arbitrary size, the damage life of the solder
なお、一般的に半導体パッケージ20に大きな曲げ荷重や衝撃荷重が生じた場合には、これに隣接するチップ部品11の電極パッド15の外周部から破損されることが多い。これに対して本実施形態のチップ部品11は、電極パッド15の外周部である第1の電極パッド15−1を、図1Bに示すように小さくすることにより回路網の破断寿命が低寿命になるように形成している。このように、曲げ荷重や衝撃荷重によって破損されやすい第1の電極パッド15−1に接合する第1のチップ用半田接合部16−1において、この接合面近傍が破損することにより回路網が破断しやすくなっているため、特に曲げ荷重や衝撃荷重を原因とした半導体パッケージ用半田接合部21の破損を事前に検出することに対して高い効果を有する。
In general, when a large bending load or impact load is generated in the
また、上述した実施形態においては、半田接合部の破損の検出対象部品は半導体パッケージ20であった。しかし、本実施形態によれば、回路網の破断寿命を、一般の電子部品の接合部の寿命よりも短くすることによって、半導体パッケージ20以外の電子部品の接合部の破損を事前に検出することもできる。
Further, in the above-described embodiment, the component to be detected for damage of the solder joint is the
また、本実施形態の電子機器に係るチップ部品11は小型の部品であるため、限られた回路基板14上のスペースに複数実装することができる。従って、より高精度な接合部の破損の検出が可能になる他、回路基板14全体の負荷履歴を把握することも可能になる。これにより、電子部品の保守・交換時期の遅れによる電気的接続不良発生にともなう弊害を防止することができる。
Further, since the
さらに、チップ部品11は小型の部品であるため、例えば図2Bに示すように、半導体パッケージ20等の電子部品上に形成することもできる。この場合、回路網の破断を検出する電気特性検出回路18は、半導体パッケージ20の内部に組み込まれる。そして、この回路18と第1の電極パッド15−1および第2の電極パッド15−2とが、図示しない配線により接続されることにより、半導体パッケージ用半田接合部21の破損を事前に検出することができる。
Furthermore, since the
(第2の実施形態)
次に、本発明の第2の実施形態について説明する。図3は、本発明の第2の実施形態の電子機器を模式的に示す断面図である。なお、第2の実施形態の電子機器の構造の説明においては、第1の実施形態の電子機器の構造と異なる箇所について説明する。また、第2の実施形態の電子機器を含む後述する各実施形態の電子機器を用いて、半導体パッケージ20と回路基板14とを接続する半導体パッケージ用半田接合部21の破損を事前に検出する方法については、第1の実施形態と同様の方法であるため、説明を省略する。
(Second Embodiment)
Next, a second embodiment of the present invention will be described. FIG. 3 is a cross-sectional view schematically showing an electronic apparatus according to the second embodiment of the present invention. Note that, in the description of the structure of the electronic device of the second embodiment, a different part from the structure of the electronic device of the first embodiment will be described. Also, a method for detecting in advance the breakage of the solder
図3に示すように、第2の実施形態の電子機器は、第1の実施形態の電子機器と比較して、第1のチップ用半田接合部16−1が、第1の電極パッド15−1上と、第2の電極パッド15−2上とにそれぞれ形成される点が異なる。すなわち、第1のチップ用半田接合部16−1は、互いに離間して形成される点が異なる。 As shown in FIG. 3, the electronic device of the second embodiment is different from the electronic device of the first embodiment in that the first chip solder joint 16-1 is the first electrode pad 15-. 1 and the second electrode pad 15-2 are different from each other. That is, the first chip solder joints 16-1 are different from each other in being formed.
なお、回路基板14上にチップ部品11を実装する際に、半田漏れによって、第1の電極パッド15−1上の第1のチップ用半田接合部16−1と、第2の電極パッド15−2上の第1のチップ用半田接合部16−1とが接合してしまうことを防ぐために、基体12の下面の外部電極13には、図示しないはんだ漏れを防止する処理が施されている。具体的には例えば、基体12の下面の外部電極13表面において、第1のチップ用半田接合部16−1との接合面の間に、エポキシ樹脂などが塗布されている。
When the
以上のように、第1の電極パッド15−1上と第2の電極パッド15−2上とに、それぞれ第1のチップ用半田接合部16−1が形成されることにより、図3に点線で示すように、抵抗測定回路18、配線19、第2の電極パッド15−2、第1のチップ用半田接合部16−1、外部電極13、第1のチップ用半田接合部16−1、第1の電極パッド15−1、配線19の順に導電される回路網が形成される。このような回路網の抵抗値は、必要に応じて抵抗測定回路18により検出することが可能である。
As described above, the first chip solder joints 16-1 are formed on the first electrode pad 15-1 and the second electrode pad 15-2, respectively, so that a dotted line in FIG. As shown by, the
上述した第2の実施形態の電子機器において、第2の電極パッド15−2は、この電極パッド15−2上の第1のチップ用半田接合部16−1と、これに接合する外部電極13との接合面積によって定められた第1のチップ用半田接合部16−1の破損寿命が、図2Aに示すように、チップ部品11の近傍に実装された半導体パッケージ20用の半田接合部21の破損寿命よりも短くなるように形成される。なお、第2の電極パッド15−2上の第1のチップ用半田接合部16−1の破損寿命は、第2の電極パッド15−2の面積を小さくすることによって短くすることができる。
In the electronic device of the second embodiment described above, the second electrode pad 15-2 includes the first chip solder joint 16-1 on the electrode pad 15-2 and the
以上に説明した第2の実施形態の電子機器によれば、第2の電極パッド15−2は、この電極パッド15−2の面積が、第1のチップ用半田接合部16−1が、半導体パッケージ用半田接合部21よりも先に破損するような大きさになるように形成されている。従って、第1の実施形態の電子機器と同様の効果を得ることができる。
According to the electronic device of the second embodiment described above, the second electrode pad 15-2 has an area of the electrode pad 15-2, and the first chip solder joint 16-1 has a semiconductor. It is formed so as to have a size that is damaged before the solder
なお、一般的に回路基板14とチップ部品11の基体12との線膨張率差に起因して第1のチップ用半田接合部16−1に生じる熱疲労破損は、先に、第1のチップ用半田接合部16−1で生じ、続いてフィレット17に生じることが多い。これに対して、第2の実施形態のチップ部品11は、第1のチップ用半田接合部16−1の破損寿命が低寿命になるように形成している。従って、第2の実施形態の電子機器によれば、特に線膨張率差に起因する半導体パッケージ用半田接合部21の破損を事前に検出することに対して高い効果を有する。
In general, the thermal fatigue damage that occurs in the first chip solder joint 16-1 due to the difference in linear expansion coefficient between the
ここで、第1のチップ用半田接合部16−1と基体12の下面の外部電極13との電気的な接合が破断しても、フィレット17と基体12の側面の外部電極13との電気的接合は維持されるため、チップ部品11は本来の機能を維持することができる。
Here, even if the electrical connection between the first chip solder joint 16-1 and the
次に、上述した第2の実施形態の電子機器に形成された回路網の破断による電気抵抗値の時間的変化について説明する。図4Aは、熱疲労破損によって回路網が破断した場合の電気抵抗値の時間的変化を模式的に示す。図4Aの縦軸は電気抵抗値、横軸は時間を示す。なお、図4Aに示すデータは、測定された電気抵抗値の時間平均値を算出する、あるいは温度上昇時の測定値のみに限定するなど、ある一定の規定下で処理されたデータであるとする。図4Aに示すように、熱疲労破損によって回路網が破断した場合は、比較的緩やかに電気抵抗値が上昇する。 Next, a temporal change in the electrical resistance value due to the breakage of the circuit network formed in the electronic device of the second embodiment described above will be described. FIG. 4A schematically shows a temporal change in the electric resistance value when the network is broken due to thermal fatigue failure. In FIG. 4A, the vertical axis represents the electric resistance value, and the horizontal axis represents the time. Note that the data shown in FIG. 4A is data processed under a certain rule, such as calculating a time average value of measured electrical resistance values or limiting only to measured values at the time of temperature rise. . As shown in FIG. 4A, when the network breaks due to thermal fatigue damage, the electrical resistance value increases relatively slowly.
これに対して、図4Bには、曲げや衝撃などの外力によって回路網が破断した場合の電気抵抗値の時間的変化を模式的に示す。図4Bに示すように、外力によって回路網が破断した場合は、急激に電気抵抗値が上昇する。 On the other hand, FIG. 4B schematically shows a temporal change in the electrical resistance value when the network is broken by an external force such as bending or impact. As shown in FIG. 4B, when the circuit network is broken by an external force, the electric resistance value rapidly increases.
従って、第2の実施形態の電子機器によれば、抵抗を検出するための回路網は、外力による回路網の破断が生じやすい第1の電極パッド15−1上の第1のチップ用半田接合部16−1および、熱疲労による破断が生じやすい第2の電極パッド15−2上の第1のチップ用半田接合部16−1を共に通るため、図4A、図4Bに示すような電気抵抗値の時間的な変化を検出することにより、回路網の破断の原因を予測することもできる。 Therefore, according to the electronic device of the second embodiment, the circuit network for detecting the resistance is the first chip solder joint on the first electrode pad 15-1 on which the circuit network is easily broken by an external force. 4A and 4B, since the first chip solder joint 16-1 on the part 16-1 and the second electrode pad 15-2 on the second electrode pad 15-2 that easily breaks due to thermal fatigue passes. By detecting the change in value over time, the cause of the network breakage can also be predicted.
上述した第2の実施形態の電子機器においては、一方の外部電極13に接合する第1のチップ用半田接合部16−1のみが、互いに離間して形成された。しかし、図5、図6に示すように、第2のチップ用半田接合部16−2も互いに離間して形成されてもよい。以下に、この第2の実施形態の変形例について、図面を参照して説明する。
In the electronic apparatus of the second embodiment described above, only the first chip solder joints 16-1 that are joined to one of the
(第2の実施形態の第1の変形例)
図5は、第2の実施形態の第1の変形例の電子機器の要部を模式的に示す断面図である。なお、この変形例の説明においては、第2の実施形態の電子機器と異なる箇所について説明する。
(First Modification of Second Embodiment)
FIG. 5 is a cross-sectional view schematically showing a main part of an electronic apparatus according to a first modification of the second embodiment. In the description of this modified example, portions different from the electronic device of the second embodiment will be described.
図5に示すように、第1の変形例の電子機器は、第2の実施形態の電子機器と比較して、第2のチップ用半田接合部16−2が、互いに離間して形成される点が異なる。 As shown in FIG. 5, in the electronic device of the first modified example, the second chip solder joints 16-2 are formed apart from each other as compared with the electronic device of the second embodiment. The point is different.
さらに、これらの互いに離間した第2のチップ用半田接合部16−2はそれぞれ、第3の電極パッド15−3上と、この第3の電極パッド15−3に離間して形成された第4の電極パッド15−4上とに、それぞれ形成される。 Further, the second chip solder joints 16-2 spaced apart from each other are respectively formed on the third electrode pad 15-3 and the fourth electrode pad 15-3 spaced apart from the third electrode pad 15-3. Formed on the electrode pad 15-4.
上述した電子機器において、第2の電極パッド15−2および第3の電極パッド15−3は、それぞれが、回路基板14上に形成された抵抗測定回路18に配線19により電気的に接続されている。これにより、図5に点線で示すように、抵抗測定回路18、配線19、第3の電極パッド15−3、第2のチップ用半田接合部16−2、外部電極13、抵抗体22、外部電極13、第1のチップ用半田接合部16−1、第2の電極パッド15−2、配線19の順に導電される回路網が形成される。このような回路網に流れる電流値や電圧は、必要に応じて抵抗測定回路18により検出することが可能である。
In the electronic device described above, the second electrode pad 15-2 and the third electrode pad 15-3 are each electrically connected to the
以上に説明した第2の実施形態の第1の変形例の電子機器によれば、第2の電極パッド15−2、第3の電極パッド15−3は、第2の実施形態において説明したように、これら面積が、第1のチップ用半田接合部16−1および第2のチップ用半田接合部16−2が、半導体パッケージ用半田接合部21より先に破損するような大きさに形成されている。従って、第2の実施形態の電子機器と同様の効果を得ることができる。
According to the electronic device of the first modified example of the second embodiment described above, the second electrode pad 15-2 and the third electrode pad 15-3 are as described in the second embodiment. In addition, these areas are formed in such a size that the first chip solder joint 16-1 and the second chip solder joint 16-2 are broken before the semiconductor
さらに、この第1の変形例の電子機器においては、回路網が破断しやすい箇所が、チップ部品11の両端に設けられているため、第2の実施形態の電子機器と比較して、半導体パッケージ用接合部21の破損を、より高精度に事前に検出することができる。
Furthermore, in the electronic device of the first modified example, since the circuit network is easily broken at both ends of the
(第2の実施形態の第2の変形例)
図6は、第2の実施形態の第2の変形例の電子機器の要部を模式的に示す断面図である。なお、この変形例の説明においては、第2の実施形態の第1の変形例の電子機器と異なる箇所について説明する。
(Second modification of the second embodiment)
FIG. 6 is a cross-sectional view schematically showing a main part of an electronic apparatus according to a second modification of the second embodiment. In the description of this modified example, parts different from the electronic device of the first modified example of the second embodiment will be described.
図6に示すように、第2の実施形態の第2の変形例の電子機器は、第2の電極パッド15−2の面積と、第3の電極パッド15−3の面積とが、それぞれ異なる点が、第2の実施形態の第1の変形例に係るチップ部品11と異なっている。
As illustrated in FIG. 6, in the electronic device of the second modification example of the second embodiment, the area of the second electrode pad 15-2 and the area of the third electrode pad 15-3 are different from each other. The point is different from the
また、抵抗測定回路18に接続する配線19は、第1の電極パッド15−1と第2の電極パッド15−2とに接続される。さらに、第3の電極パッド15−3と第4の電極パッド15−4とにも接続される。従って、図6に点線で示すように、2箇所に回路網が形成される。一方の回路網は、抵抗測定回路18、配線19、第1の電極パッド15−1、第1のチップ用半田接合部16−1、外部電極13、第1のチップ用半田接合部16−1、第2の電極パッド15−2、配線19の順に導電される回路網である。他方の回路網は、抵抗測定回路18、配線19、第4の電極パッド15−4、第2のチップ用半田接合部16−2、外部電極13、第2のチップ用半田接合部16−2、第3の電極パッド15−3、配線19の順に導電される回路網である。このような2箇所の回路網のそれぞれの抵抗値は、必要に応じて抵抗測定回路18により測定することが可能である。
The
以上に説明した第2の変形例の電子機器によれば、第2の電極パッド15−2、第3の電極パッド15−3は、第2の実施形態の第1の変形例において説明したように、これら面積が、第1のチップ用半田接合部16−1および第2のチップ用半田接合部16−2が、半導体パッケージ用半田接合部21より先に破損するような大きさに形成されている。従って、第2の実施形態の第1の変形例に係るチップ部品11と同様の効果を得ることができる。
According to the electronic device of the second modified example described above, the second electrode pad 15-2 and the third electrode pad 15-3 are as described in the first modified example of the second embodiment. In addition, these areas are formed in such a size that the first chip solder joint 16-1 and the second chip solder joint 16-2 are broken before the semiconductor
さらに、この第2の変形例の電子機器においては、第2の電極パッド15−2、と第3の電極パッド15−3との面積が互いに異なって形成されるため、これに応じて回路網の破断は、段階的に生じる。すなわち、初めに、面積が小さい第3の電極パッド15−3上に形成された第2のチップ用半田接合部16−2が破損し、続いて、面積が大きい第2の電極パッド15−2上に形成された第1のチップ用半田接合部16−1が破損する。従って、半導体パッケージ用半田接合部21の破損を、段階的に事前に検出することができる。 Further, in the electronic device of the second modification, the areas of the second electrode pad 15-2 and the third electrode pad 15-3 are formed different from each other. The breakage occurs in stages. That is, first, the second chip solder joint 16-2 formed on the third electrode pad 15-3 having a small area is damaged, and subsequently, the second electrode pad 15-2 having a large area. The first chip solder joint 16-1 formed above is damaged. Therefore, it is possible to detect in advance the breakage of the semiconductor package solder joint 21 step by step.
具体的には、半導体パッケージ用半田接合部21が破損するときのこの接合部21にかかる負荷を100%とする。このとき、面積が小さい第3の電極パッド15−3を通る回路網の破断は、50%の負荷で生じさせるように、第3の電極パッド15−3の面積を設計する。そして、面積が大きい第2の電極パッド15−2を通る回路網の破断は、80%の負荷で生じさせるように、第2の電極パッド15−2の面積を設計する。このように第2、第3の電極パッド15−2、15−3を形成することにより、半導体パッケージ半田接合部21の破損を、段階的に事前に検出することができる。
Specifically, the load applied to the
(第3の実施形態)
次に、本発明の第3の実施形態について説明する。図7Aは、本発明の第3の実施形態の電子機器の要部を模式的に示す断面図である。なお、第3の実施形態の電子機器の説明においては、第2の実施形態の電子機器と異なる箇所について説明する。
(Third embodiment)
Next, a third embodiment of the present invention will be described. FIG. 7A is a cross-sectional view schematically showing a main part of an electronic apparatus according to a third embodiment of the present invention. Note that in the description of the electronic device of the third embodiment, portions different from the electronic device of the second embodiment will be described.
図7Aに示すように、第3の実施形態の電子機器は、第2の実施形態の電子機器と比較して、基体12の一方の下面の外部電極13の形状が異なる。
As shown in FIG. 7A, the electronic device of the third embodiment is different from the electronic device of the second embodiment in the shape of the
すなわち、図7Bに、図7Aの破線A−A´に沿って切断した水平断面図を示すように、第3の実施形態に係るチップ部品11において、基体12の一方の下面の外部電極13は、第1の電極パッド15−1上の第1のチップ用半田接合部16−1に接合する第1の外部電極13−1と、第2の電極パッド15−2上の第1のチップ用半田接合部16−1に接合する第2の外部電極13−1と、これらの第1の外部電極13−1と第2の外部電極13−2とを電気的に導通する第3の外部電極13−3と、によって構成される。これらの外部電極13−1、13−2、13−3はすべて同一材料にて一体形成されたものである
これにより、図7Aおよび図7Bに点線で示すように、抵抗検出回路18、配線19、第2の電極パッド15−2、第1のチップ用半田接合部16−1、第2の外部電極13−2、第3の外部電極13−3、第1の外部電極13−1、第1のチップ用半田接合部16−1、第1の電極パッド15−1、配線19の順に導電される回路網が形成される。このような回路網の抵抗値は、必要に応じて抵抗測定回路18により測定することが可能である。
That is, in FIG. 7B, as shown in a horizontal sectional view taken along the broken line AA ′ in FIG. 7A, in the
以上に説明した第3の実施形態の電子機器によれば、第2の電極パッド15−2は、この面積が、第1のチップ用半田接合部16−1が、半導体パッケージ用半田接合部21より先に破損するような大きさになるように形成されている。従って、第2の実施形態の電子機器と同様の効果を得ることができる。 According to the electronic device of the third embodiment described above, the area of the second electrode pad 15-2 is the same as that of the first chip solder joint 16-1, and the solder joint 21 for the semiconductor package. It is formed so as to have a size that breaks earlier. Therefore, the same effect as that of the electronic device of the second embodiment can be obtained.
さらに、第3の実施形態の電子機器によれば、第2の実施形態の電子機器と比較して、チップ部品11を回路基板14上に容易に実装することができる。これは、第3の実施形態のチップ部品11においては、第1の外部電極13−1と第2の外部電極13−2との間隔を広くし、この間の第3の外部電極13−3が細く形成されるためである。一般に実装する際の半田は、外部電極13の表面に沿って広がる。従って、第3の外部電極13−3を細く形成することによって、この第3の外部電極13−3の表面には半田が広がりにくくなるため、実装時に、第1、第2の電極パッド15−1、15−2上にそれぞれ形成された第1のチップ用半田接合部16−1が接合されることを抑制することができる。従って、第2の実施形態において説明したような基体12の下面の外部電極13の表面にエポキシ樹脂などを塗布しなくても、第1のチップ用半田接合部16−1を離間して形成することができる。
Furthermore, according to the electronic device of the third embodiment, the
なお、第3の外部電極に13−3にはんだが広がり、第1、第2の電極パッド15−1、15−2上のそれぞれの第1のチップ用半田接合部16−1が接合された場合であっても、第2の電極パッド15−2上の第1のチップ用半田接合部16−1が破断すると同時に、第3の外部電極13−3の表面に広がった半田とも切断される。従って、上述したように第3の外部電極13−3の表面に半田が広がった場合であっても、第2の電極パッド15−2上の第1のチップ用半田接合部16−1の破損により、電気抵抗値は上昇する。すなわち、チップ部品11の近傍に実装された半導体パッケージ20用半田接合部21の破損を、事前に検出することができる。
The solder spreads on the third external electrode 13-3, and the first chip solder joints 16-1 on the first and second electrode pads 15-1 and 15-2 are joined. Even in this case, the solder for the first chip 16-1 on the second electrode pad 15-2 breaks, and at the same time, the solder spread on the surface of the third external electrode 13-3 is also cut. . Therefore, even if the solder spreads on the surface of the third external electrode 13-3 as described above, the breakage of the first chip solder joint 16-1 on the second electrode pad 15-2. As a result, the electrical resistance value increases. That is, it is possible to detect in advance the breakage of the solder
また、第3の外部電極13−3の配置位置によって、回路網が破断する時期を調節することができる。一般的に、回路網の破断の原因となる第1のチップ用半田接合部16−1に発生する亀裂は、外側から発生して内部方向に進展する。従って、例えば図7Cに示すように第3の外部電極13−3を外側に配置した場合、図7Bに示すように第3の外部電極13−3を中央付近に配置した場合に比べて、早期に回路網が破断され、電気抵抗値は上昇する。すなわち、第3の外部電極13−3を形成する位置によって、回路網の破断寿命を調節することもできる。 Moreover, the timing at which the network breaks can be adjusted by the arrangement position of the third external electrode 13-3. In general, a crack generated in the first chip solder joint 16-1 that causes breakage of the network is generated from the outside and propagates in the inner direction. Therefore, for example, when the third external electrode 13-3 is arranged outside as shown in FIG. 7C, compared with the case where the third external electrode 13-3 is arranged near the center as shown in FIG. As a result, the network is broken and the electrical resistance value increases. That is, the breaking life of the circuit network can be adjusted by the position where the third external electrode 13-3 is formed.
(第4の実施形態)
次に、本発明の第4の実施形態について説明する。図8は、本発明の第4の実施形態の電子機器の要部を模式的に示す断面図である。なお、第4の実施形態の電子機器の説明においては、第3の実施形態の電子機器と異なる箇所について説明する。
(Fourth embodiment)
Next, a fourth embodiment of the present invention will be described. FIG. 8: is sectional drawing which shows typically the principal part of the electronic device of the 4th Embodiment of this invention. Note that, in the description of the electronic device of the fourth embodiment, parts different from the electronic device of the third embodiment will be described.
図8に示すように、第4の実施形態の電子機器は、第3の実施形態の電子機器と比較して、チップ部品11の両端部の外部電極13が、それぞれ互いに離間した第1の外部電極13−1と第2の外部電極13−2とによって構成される点が異なる。すなわち、第3の実施形態のように、第1の外部電極13−1と第2の外部電極13−2との間に図7Bに示したような第3の外部電極13−3は形成されず、完全に離間して形成されている。
As shown in FIG. 8, in the electronic device of the fourth embodiment, compared to the electronic device of the third embodiment, the
さらに、第4の実施形態の電子機器においては、チップ部品11の両端部の第2の外部電極13−2は、板状の一枚の第2の外部電極13−2として、基体12の下面に形成されている。
Furthermore, in the electronic device according to the fourth embodiment, the second external electrodes 13-2 at both ends of the
また、第3の実施形態の電子機器と比較して、チップ部品11の一方の外部電極13に接合される第1のチップ用半田接合部16−1は、第3の実施形態と同様に互いに離間して形成されが、他方の外部電極13に接合される第2のチップ用半田接合部16−2も同様に、互いに離間して形成される点が第3の実施形態と異なる。
Further, as compared with the electronic device of the third embodiment, the first chip solder joint 16-1 to be joined to the one
また、第3の実施形態の電子機器と比較して、第1、第2の電極パッド15−1、15−2上にそれぞれ第1のチップ用半田接合部16−1が形成される点は第3の実施形態と同様であるが、第3、第4の電極パッド15−3、15−4上にそれぞれ第2のチップ用半田接合部16−2が形成される点は第3の実施形態と異なる。 Further, as compared with the electronic device of the third embodiment, the first chip solder joint 16-1 is formed on the first and second electrode pads 15-1 and 15-2, respectively. The third embodiment is similar to the third embodiment except that second chip solder joints 16-2 are formed on the third and fourth electrode pads 15-3 and 15-4, respectively. Different from form.
また、抵抗測定回路18に接続する配線19は、第2の電極パッド15−2と第3の電極パッド15−3とにそれぞれ接続される。従って、図8に点線で示すように、抵抗測定回路18、配線19、第3の電極パッド15−3、第2のチップ用半田接合部16−2、板状の第2の外部電極13−2、第1のチップ用半田接合部16−1、第2の電極パッド15−2、配線19の順に導電される回路網が形成される。このような回路網の抵抗値は、必要に応じて抵抗測定回路18により測定することが可能である。
Further, the
以上に説明した第4の実施形態の電子機器によれば、第2の電極パッド15−2、第3の電極パッド15−3は、これらの面積が、第1の半田接合部16−1および第2の半田接合部16−2がそれぞれ半導体パッケージ用半田接合部21より先に破損されるような大きさになるように形成されている。従って、第3の実施形態の電子機器と同様の効果を得ることができる。 According to the electronic device of the fourth embodiment described above, the areas of the second electrode pad 15-2 and the third electrode pad 15-3 are the first solder joint 16-1 and The second solder joints 16-2 are formed so as to be sized so as to be broken before the semiconductor package solder joints 21. Therefore, the same effect as the electronic device of the third embodiment can be obtained.
さらに、この第4の実施形態の電子機器においては、第2の実施形態の第1の変形例において説明したように、熱疲労によって回路網が破断しやすい箇所が2箇所(第2の電極パッド15−2上の第1のチップ用半田接合部16−1および、第3の電極パッド15−3上の第2のチップ用半田接合部16−2)であるため、第3の実施形態の電子機器と比較して、半導体パッケージ用半田接合部21の熱疲労による破断を、より高精度に事前に検出することができる。 Further, in the electronic device of the fourth embodiment, as described in the first modification of the second embodiment, there are two places (second electrode pad) where the circuit network is likely to break due to thermal fatigue. The first chip solder joint 16-1 on the second chip 15-2 and the second chip solder joint 16-2 on the third electrode pad 15-3). Compared with electronic equipment, breakage due to thermal fatigue of the solder joint 21 for semiconductor package can be detected in advance with higher accuracy.
さらに、この第4の実施形態の電子機器においては、チップ部品11の両端にそれぞれ形成される第2の外部電極13−2が、板状の一枚の第2の外部電極13−2として基体12の下面に形成され、さらにそれぞれの第1の外部電極13−1と導通させるための第3の外部電極13−3を形成する必要がないため、第3の実施形態のチップ部品11と比較して、チップ部品11の製造が容易である。加えて、第3の外部電極13−3が形成されないため、実装時に、互いに離間した第1のチップ用半田接合部16−1がそれぞれ接合し、互いに離間した第2のチップ用半田接合部16−2がそれぞれ接合することを、より効果的に抑制することもできる。
Furthermore, in the electronic device of the fourth embodiment, the second external electrodes 13-2 formed on both ends of the
しかし、第3の外部電極13−3が形成されず、さらに、回路網は、この第3の外部電極13−3を含まないため、第3の実施形態のチップ部品11のように、回路網の破断寿命を調節する機能は有さない。
However, since the third external electrode 13-3 is not formed and the circuit network does not include the third external electrode 13-3, the circuit network does not include the third external electrode 13-3 as in the
(第5の実施形態)
次に、本発明の第5の実施形態について説明する。図9Aは、本発明の第5の実施形態の電子機器を模式的に示す断面図である。なお、第5の実施形態の電子機器の説明においては、第4の実施形態と異なる箇所について説明する。
(Fifth embodiment)
Next, a fifth embodiment of the present invention will be described. FIG. 9A is a cross-sectional view schematically showing an electronic apparatus according to a fifth embodiment of the present invention. Note that in the description of the electronic apparatus of the fifth embodiment, portions different from those of the fourth embodiment will be described.
図9Aおよび、図9Aの破線A−A´にそった上面図である図9Bに示すように、第5の実施形態の電子機器は、第4の実施形態の電子機器と比較して、基体12の下面に形成される第2の外部電極13−2の構造が異なる。 As shown in FIG. 9A and FIG. 9B, which is a top view taken along the broken line AA ′ in FIG. 9A, the electronic device of the fifth embodiment is a base compared to the electronic device of the fourth embodiment. 12 is different in structure of the second external electrode 13-2 formed on the lower surface of Twelve.
すなわち、第5の実施形態に係るチップ部品11の第2の外部電極13−2は、第1、第2のチップ用半田接合部16−1、16−2がそれぞれ接合される箇所の電極幅よりも、接合されない箇所の電極幅が細く形成された構造である。言い換えれば、チップ部品11の両端部の第2の外部電極13−2が、これらの第2の外部電極13−2と同一材料の細い第3の外部電極13−3によって接合された構造である。
That is, the second external electrode 13-2 of the
従って、第5の実施形態の電子機器に形成される回路網は、図9A、図9Bに点線で示すように、第4の実施形態の電子機器に形成される回路網と同様である。 Therefore, the circuit network formed in the electronic device of the fifth embodiment is the same as the circuit network formed in the electronic device of the fourth embodiment, as indicated by the dotted lines in FIGS. 9A and 9B.
以上に説明した第5の実施形態の電子機器によれば、第2の電極パッド15−2および第3の電極パッド15−3は、これらの面積が、第1のチップ用半田接合部16−1および第2のチップ用半田接合部16−2が半導体パッケージ用半田接合部21よりも先に破損されるような大きさになるように形成される。従って、第4の実施形態の電子機器と同様の効果を得ることができる。ただし、第2の外部電極13−2の構造は複雑になるため、チップ部品11の製造の容易性という効果を期待することはできない。
According to the electronic apparatus of the fifth embodiment described above, the area of the second electrode pad 15-2 and the third electrode pad 15-3 is the first chip solder joint 16-. The first and second chip solder joints 16-2 are formed so as to be broken before the semiconductor package solder joints 21. Therefore, the same effect as that of the electronic device of the fourth embodiment can be obtained. However, since the structure of the second external electrode 13-2 is complicated, the effect of the ease of manufacturing the
しかし、第2の外部電極13−2の構造を図9Bに示すような形状にした場合、第4の実施形態に係るチップ部品11の第2の外部電極13−2の構造と比較して、チップ部品11の回路基板14への実装の際に、第2の外部電極13−2にそれぞれ接合する第1、第2のチップ用半田接合部16−1、16−2の広がりを抑制することができる。これは、第4の実施形態において説明したように実装時の半田は、外部電極13の表面にそって広がるためである。従って、第4の実施形態の電子機器と比較して、基体12の下面に形成されるそれぞれの第2の外部電極13−2と、第1、第2のチップ用半田接合部16−1、16−2とのそれぞれの接合面積を容易に制御できるため、回路網の寿命を容易に制御することができる。
However, when the structure of the second external electrode 13-2 is formed as shown in FIG. 9B, compared with the structure of the second external electrode 13-2 of the
(第6の実施形態)
次に、本発明の第6の実施形態について説明する。図10は、本発明の第6の実施形態の電子機器の要部を模式的に示す断面図である。なお、第6の実施形態の電子機器の説明においては、第3の実施形態の電子機器と異なる箇所について説明する。
(Sixth embodiment)
Next, a sixth embodiment of the present invention will be described. FIG. 10: is sectional drawing which shows typically the principal part of the electronic device of the 6th Embodiment of this invention. Note that in the description of the electronic device of the sixth embodiment, parts different from the electronic device of the third embodiment will be described.
図10に示すように、第6の実施形態の電子機器は、第3の実施形態の電子機器と比較して、基体12の一方の下面の外部電極13は、互いに離間した第1の外部電極13−1と第2の外部電極13−2とによって構成され、これらの第1の外部電極13−1と第2の外部電極13−2とは、第3の外部電極13−3によって接続されない点が異なる。
As shown in FIG. 10, in the electronic device of the sixth embodiment, the
また、第3の実施形態の電子機器と比較して、互いに離間した第1の外部電極13−1と第2の外部電極13−2とは、第1のチップ用半田接合部16−1を介して第1の電極パッド15−1に接続されており、他方の外部電極13は、第2のチップ用半田接合部16−2を介して第2の電極パッド15−2に接続される点も異なる。
In addition, as compared with the electronic device of the third embodiment, the first external electrode 13-1 and the second external electrode 13-2 that are separated from each other include the first chip solder joint 16-1. The other
また、第3の実施形態の電子機器と比較して、第1、第2のチップ用半田接合部16−1、16−2は、それぞれフィレット17が形成されない点も異なる。
Also, the first and second chip solder joints 16-1 and 16-2 are different from the electronic device of the third embodiment in that the
このような第6の実施形態の電子機器において、抵抗測定回路18に接続する配線19は、第1、第2の電極パッド15−1、15−2にそれぞれ接続される。従って、図10に点線で示すように、抵抗測定回路18、配線19、第2の電極パッド15−2、第2のチップ用半田接合部16−2、外部電極13、抵抗体22、第1の外部電極13−1、第1のチップ用半田接合部16−1、第1の電極パッド15−1、配線19の順に導電される回路網が形成される。このような回路網の抵抗値は、必要に応じて抵抗測定回路18により測定することが可能である。
In the electronic apparatus of the sixth embodiment, the
ここで、回路基板14と基体12との線膨張率差によってチップ用半田接合部16に熱応力が生じた場合、第1のチップ用半田接合部16−1に生じる亀裂は、フィレット17がない場合は、通常は、図10において矢印で示すように、チップ部品11の外部方向からチップ部品11の中央に向かって進展する。従って、第6の実施形態の電子機器に形成される回路網の破断は、第1の外部電極13−1との接合面積により破損寿命が定まる第1のチップ用半田接合部16−1で生じる。
Here, when a thermal stress is generated in the
第6の実施形態の電子機器において、チップ部品11の第1の外部電極13−1は、これと第1のチップ用半田接合部16−1との接合面積が、第1のチップ用半田接合部16−1が、半導体パッケージ用半田接合部21よりも先に破損するような大きさになるように形成されている。
In the electronic device of the sixth embodiment, the first external electrode 13-1 of the
以上に説明した第6の実施形態の電子機器によれば、チップ部品11の一方の外部電極13を、上述したように形成することによって、第3の実施形態の電子機器と同様の効果を得ることができる。
According to the electronic device of the sixth embodiment described above, the same effect as that of the electronic device of the third embodiment is obtained by forming the one
さらに、第6の実施形態の電子機器においては、一方の外部電極13を第1の外部電極13−1と第2の外部電極13−2とで構成するが、これらに接合される第1のチップ用半田接合部16−1は、第3の実施形態のように離間して形成されない。従って、第3の実施形態の電子機器と比較して、チップ部品11の回路基板14への実装を容易に行うことができる。
Furthermore, in the electronic device of the sixth embodiment, one
しかし、第3の外部電極13−3が形成されず、さらに、回路網は、この第3の外部電極13−3を含まないため、第3の実施形態のチップ部品11のように、回路網の破断寿命を調節する機能は有さない。
However, since the third external electrode 13-3 is not formed and the circuit network does not include the third external electrode 13-3, the circuit network does not include the third external electrode 13-3 as in the
(第7の実施形態)
次に、本発明の第7の実施形態について説明する。図11は、本発明の第7の実施形態の電子機器の要部を模式的に示す断面図である。
(Seventh embodiment)
Next, a seventh embodiment of the present invention will be described. FIG. 11: is sectional drawing which shows typically the principal part of the electronic device of the 7th Embodiment of this invention.
図11に示す第7の実施形態の電子機器は、図1Aに示す第1の実施形態の電子機器の構造と、図3に示す第2の実施形態の電子機器の構造とを共に具備することを特徴とするものである。この第7の実施形態の電子機器の説明においては、第2の実施形態と異なる箇所について説明する。 The electronic device of the seventh embodiment shown in FIG. 11 has both the structure of the electronic device of the first embodiment shown in FIG. 1A and the structure of the electronic device of the second embodiment shown in FIG. It is characterized by. In the description of the electronic device according to the seventh embodiment, a different part from the second embodiment will be described.
図11に示すように、第7の実施形態の電子機器は、第2の実施形態の電子機器と比較して、第2の実施形態に係るチップ部品11の第1の電極パッド15−1に相当する電極パッド15が、互いに分離された2つの第1の電極パッド15−1からなる点が異なる。
As shown in FIG. 11, the electronic device of the seventh embodiment has a first electrode pad 15-1 of the
また、抵抗測定回路18に接続する第1の配線19−1は、互いに分離された2つの第1の電極パッド15−1の一方と第2の電極パッド15−2とにそれぞれ接続される。さらに、抵抗測定回路18に接続する第2の配線19−2は、互いに分離された2つの第1の電極パッド15−1にそれぞれ接続される。従って、図11に点線で示すように、2通りの回路網が形成される。
The first wiring 19-1 connected to the
第1の回路網は、抵抗測定回路18、第1の配線19−1、第2の電極パッド15−1、第1のチップ用半田接合部16−1、外部電極13、第1のチップ用半田接合部16−2、第1の電極パッド15−1、第1の配線19−1の順に導電される回路網である。
The first network includes a
第2の回路網は、抵抗測定回路18、第2の配線19−2、第1の電極パッド15−1、第1のチップ用半田接合部16−1、第1の電極パッド15−1、第2の配線19−2の順に導電される回路網である。
The second network includes a
これらの第1、第2の回路網のそれぞれの抵抗値は、必要に応じて抵抗測定回路18により測定することが可能である。
The resistance values of the first and second circuit networks can be measured by the
以上に説明した第7の実施形態の電子機器によれば、第2の電極パッド15−2の一方の面積を第2の実施形態にて説明したように適宜形成することにより、第2の実施形態の電子機器と同様の効果を得ることができる。さらに、互いに離間した第1の電極パッド15−1の一方の面積を第1の実施形態にて説明したように適宜形成することによって、第1の実施形態の電子機器と同様の効果を得ることができる。 According to the electronic device of the seventh embodiment described above, the second embodiment is achieved by appropriately forming one area of the second electrode pad 15-2 as described in the second embodiment. The same effect as that of the electronic device can be obtained. Furthermore, the same effect as that of the electronic device of the first embodiment can be obtained by appropriately forming one area of the first electrode pads 15-1 separated from each other as described in the first embodiment. Can do.
さらに、このような第7の実施形態の電子機器によれば、一つのチップ部品11に、上述した第1の回路網と第2の回路網とがそれぞれ形成されているため、破断の原因を差別化して検出することが可能である。
Furthermore, according to the electronic apparatus of the seventh embodiment, since the first circuit network and the second circuit network described above are formed on one
以上に本発明の実施形態について説明した。しかし本発明の実施形態は、上述の各実施形態のそのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。 The embodiment of the present invention has been described above. However, the embodiments of the present invention are not limited to the above-described embodiments as they are, and can be embodied by modifying the components without departing from the scope of the invention in the implementation stage.
また、上述の各実施形態に開示された複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。 Moreover, various inventions can be formed by appropriately combining a plurality of constituent elements disclosed in the above-described embodiments. For example, some components may be deleted from all the components shown in the embodiment.
さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。例えば、上述した第1の実施形態、第3の実施形態、および第6の実施形態のチップ部品11を、第2の実施形態の各変形例と同様に変形してもよい。また、第4の実施形態および、第5の実施形態のチップ部品11を、第2の実施形態の第2の変形例と同様に変形してもよい。
Furthermore, constituent elements over different embodiments may be appropriately combined. For example, the
また、各実施形態において、チップ部品11の基体12はセラミックからなり、回路基板14はFR−4からなるものであった。しかし、本発明においては、これらの熱膨張率に差を有するものであればよく、特に、熱膨張率差が大きいほど高い精度で検出することが可能となる。
In each embodiment, the
また、各実施形態の電子機器に係るチップ部品11は、抵抗であった。しかし、図5に示す第2の実施形態の第1の変形例に係るチップ部品11および、図10に示す第6の実施形態に係るチップ部品11を除く他のチップ部品11は、外部電極13間に抵抗体22を有しない、キャパシタであってもよい。
Moreover, the
11・・・チップ部品、12・・・基体、13・・・外部電極、13−1・・・第1の外部電極、13−2・・・第2の外部電極、13−3・・・第3の外部電極、14・・・回路基板、15・・・電極パッド、15−1・・・第1の電極パッド、15−2・・・第2の電極パッド、15−3・・・第3の電極パッド、15−4・・・第4の電極パッド、16・・・チップ用半田接合部、16−1・・・第1のチップ用半田接合部、16−2・・・第2のチップ用半田接合部、17・・・フィレット、18・・・電気特性測定回路(抵抗測定回路)、19・・・配線、19−1・・・第1の配線、19−2・・・第2の配線、20・・・半導体パッケージ、21・・・半導体パッケージ用半田接合部、22・・・抵抗体。
DESCRIPTION OF
Claims (17)
この回路基板上にそれぞれが互いに離間して形成された第1の電極パッド、第2の電極パッドおよび第3の電極パッドと、
誘電体からなる基体および外部電極を備えたチップ部品と、
前記第1の電極パッドおよび前記第2の電極パッド上に形成され、前記外部電極と接合する第1のチップ用半田接合部と、
前記第3の電極パッド上に形成され、前記外部電極と接合する第2のチップ用半田接合部と、
前記回路基板上に形成され、前記第1の電極パッド、前記第2の電極パッドおよび前記第3の電極パッドのうち、いずれか2つの電極パッド間の抵抗を測定する抵抗測定回路と、
を具備し、
前記第1のチップ用半田接合部と前記第1の電極パッドとの接合面積または、第1のチップ用半田接合部と前記第2の電極パッドとの接合面積によって定められた前記第1のチップ用半田接合部の破損寿命が、前記第2のチップ用半田接合部の破損寿命よりも短いことを特徴とする電子機器。 A circuit board;
A first electrode pad, a second electrode pad and a third electrode pad which are formed on the circuit board so as to be spaced apart from each other;
A chip component having a base and outer portions electrode made of a dielectric material,
Is formed on the first electrode pad and the second on the electrode pads, the first chip solder joint that joins the front Kigaibu electrode,
Formed on the third electrode pad, and the second chip solder joint that joins the front Kigaibu electrode,
A resistance measuring circuit which is formed on the circuit board and measures a resistance between any two of the first electrode pad, the second electrode pad and the third electrode pad;
Equipped with,
The first chip defined by the bonding area between the first chip solder bonding portion and the first electrode pad or the bonding area between the first chip solder bonding portion and the second electrode pad. An electronic device characterized in that a breakage life of the solder joint portion for solder is shorter than a breakage life of the second solder joint portion for chip .
この回路基板上にそれぞれが互いに離間して形成された第1の電極パッド、第2の電極パッドおよび第3の電極パッドと、 A first electrode pad, a second electrode pad and a third electrode pad which are formed on the circuit board so as to be spaced apart from each other;
誘電体からなる基体および、この基体の両端をそれぞれ覆うように形成された外部電極を備えたチップ部品と、 A chip component including a base made of a dielectric and external electrodes formed to cover both ends of the base;
前記第1の電極パッドおよび前記第2の電極パッド上に形成され、一方の前記外部電極と接合する第1のチップ用半田接合部と、 A first chip solder joint formed on the first electrode pad and the second electrode pad and joined to one of the external electrodes;
前記第3の電極パッド上に形成され、他方の前記外部電極と接合する第2のチップ用半田接合部と、 A second chip solder joint formed on the third electrode pad and joined to the other external electrode;
前記回路基板上に形成され、前記第1の電極パッド、前記第2の電極パッドおよび前記第3の電極パッドのうち、いずれかの2つの電極パッド間の抵抗を測定する抵抗測定回路と、 A resistance measuring circuit which is formed on the circuit board and measures a resistance between any two of the first electrode pad, the second electrode pad and the third electrode pad;
を具備し、 Comprising
前記第1のチップ用半田接合部と前記第1の電極パッドとの接合面積または、第1のチップ用半田接合部と前記第2の電極パッドとの接合面積によって定められた前記第1のチップ用半田接合部の破損寿命が、前記第2のチップ用半田接合部の破損寿命よりも短いことを特徴とする電子機器。 The first chip defined by the bonding area between the first chip solder bonding portion and the first electrode pad or the bonding area between the first chip solder bonding portion and the second electrode pad. An electronic device characterized in that a breakage life of the solder joint portion for solder is shorter than a breakage life of the second solder joint portion for chip.
前記第1のチップ用半田接合部と前記第1の電極パッドとの接合面積または、前記第1のチップ用半田接合部と前記第2の電極パッドとの接合面積によって定められた前記第1のチップ用半田接合部の破損寿命が、前記電子部品用半田接合部の破損寿命よりも短いことを特徴とする請求項1または2に記載の電子機器。 In the vicinity of the chip component on the circuit board further comprises an electronic component mounted by an electronic component solder joint,
The first chip determined by the bonding area between the first chip solder bonding portion and the first electrode pad or the bonding area between the first chip solder bonding portion and the second electrode pad. the electronic device according to claim 1 or 2 damaged life of the solder joint chip, characterized in that less than breakage life of the solder joint for an electronic component.
この回路基板上にそれぞれが互いに離間して形成された第1の電極パッド、第2の電極パッドおよび第3の電極パッドと、 A first electrode pad, a second electrode pad and a third electrode pad which are formed on the circuit board so as to be spaced apart from each other;
誘電体からなる基体および、この基体の両端をそれぞれ覆うように形成された外部電極を備えたチップ部品と、 A chip component including a base made of a dielectric and external electrodes formed to cover both ends of the base;
前記第1の電極パッドおよび前記第2の電極パッド上に形成され、一方の前記外部電極と接合する第1のチップ用半田接合部と、 A first chip solder joint formed on the first electrode pad and the second electrode pad and joined to one of the external electrodes;
前記第3の電極パッド上に形成され、他方の前記外部電極と接合する第2のチップ用半田接合部と、 A second chip solder joint formed on the third electrode pad and joined to the other external electrode;
前記回路基板上に形成され、前記第1の電極パッド、前記第2の電極パッドおよび前記第3の電極パッドのうち、いずれかの2つの電極パッド間の抵抗を測定する抵抗測定回路と、 A resistance measuring circuit which is formed on the circuit board and measures a resistance between any two of the first electrode pad, the second electrode pad and the third electrode pad;
前記回路基板上の前記チップ部品の近傍に、電子部品用半田接合部により実装された電子部品と、 In the vicinity of the chip component on the circuit board, an electronic component mounted by an electronic component solder joint, and
を具備し、 Comprising
前記第1のチップ用半田接合部と前記第1の電極パッドとの接合面積または、第1のチップ用半田接合部と前記第2の電極パッドとの接合面積によって定められた前記第1のチップ用半田接合部の破損寿命が、前記電子部品用半田接合部の破損寿命よりも短いことを特徴とする電子機器。The first chip defined by the bonding area between the first chip solder bonding portion and the first electrode pad or the bonding area between the first chip solder bonding portion and the second electrode pad. An electronic apparatus characterized in that a breakage life of the solder joint portion for use is shorter than a breakage life of the solder joint portion for electronic parts.
前記第1のチップ用半田接合部と前記第1の電極パッドとの接合面積または、前記第1のチップ用半田接合部と前記第2の電極パッドとの接合面積によって定められた前記第1のチップ用半田接合部の破損寿命が、前記電子部品用半田接合部の破損寿命よりも短いことを特徴とする請求項1、2、または4のいずれかに記載の電子機器。 The chip component is mounted on an electronic component mounted on the circuit board by an electronic component solder joint,
The first chip determined by the bonding area between the first chip solder bonding portion and the first electrode pad or the bonding area between the first chip solder bonding portion and the second electrode pad. damage the lifetime of the solder joint for chip, an electronic device according to claim 1, 2 or 4, characterized in that less than breakage life of the solder joint for an electronic component.
前記互いに離間した2つの第3の電極パッド上にそれぞれ形成された前記第2のチップ用半田接合部に接合する前記外部電極は、それぞれの前記第2のチップ用半田接合部に接合する第1、第2の外部電極からなり、
前記第1、第2のチップ用半田接合部にそれぞれ接合する前記第2の外部電極は、それぞれ前記基体の下面に形成され、前記第1、第2の外部電極と同一の材料により相互に接続されることを特徴とする請求項8に記載の電子機器。 The first electrode pad and the second of said formed respectively on the electrode pads first Kigai portion electrode prior to bonding to the solder joint for chip solder joints for each of the first chip Consisting of first and second external electrodes to be joined,
Kigai unit electrodes prior to bonding to the said second solder joint for chip formed respectively on the two third electrode pads spaced from each other is bonded to the solder joint for each of said second chip Comprising first and second external electrodes,
The second external electrodes to be joined to the first and second chip solder joints are respectively formed on the lower surface of the base and are connected to each other by the same material as the first and second external electrodes. The electronic device according to claim 8 , wherein
前記抵抗測定回路は、前記互いに離間した2つの第1の電極パッドの一方と前記第2の電極パッドとの間の抵抗および、前記互いに離間した2つの第1の電極パッドの間の抵抗を測定することを特徴とする請求項7に記載の電子機器。 The first electrode pad comprises two electrode pads spaced apart from each other,
The resistance measurement circuit measures a resistance between one of the two first electrode pads spaced apart from each other and the second electrode pad and a resistance between the two first electrode pads spaced apart from each other. The electronic apparatus according to claim 7 .
この回路基板上にそれぞれが互いに離間して形成された第1の電極パッド、第2の電極パッドと、
誘電体からなる基体、この基体の両端をそれぞれ覆うように形成された外部電極および、前記基体の上面に形成され、前記基体の両端の前記外部電極を相互に電気的に接続する抵抗体からなるチップ部品と、
前記第1の電極パッド上に形成され、一方の前記外部電極と接合する第1のチップ用半田接合部と、
前記第2の電極パッド上に形成され、他方の前記外部電極と接合する第2のチップ用半田接合部と、
前記回路基板上に形成され、前記第1の電極パッドと前記第2の電極パッドとの間の抵抗を測定する抵抗測定回路と、
を具備し、
前記基体の下面に形成された前記一方の前記外部電極は、それぞれ互いに離間した第1の外部電極と第2の外部電極とによって構成されることを特徴とする電子機器。 A circuit board;
A first electrode pad formed on the circuit board and spaced apart from each other; a second electrode pad;
A base made of a dielectric, an external electrode formed so as to cover both ends of the base, and a resistor formed on the upper surface of the base and electrically connecting the external electrodes at both ends of the base Chip parts,
A first chip solder joint formed on the first electrode pad and joined to one of the external electrodes;
A second chip solder joint formed on the second electrode pad and joined to the other external electrode;
A resistance measuring circuit formed on the circuit board and measuring a resistance between the first electrode pad and the second electrode pad;
Comprising
The one external electrode formed on the lower surface of the base is constituted by a first external electrode and a second external electrode which are spaced apart from each other.
前記第1のチップ用半田接合部と前記第2の外部電極との接合面積によって定められた前記第1のチップ用半田接合部の破損寿命が、前記電子部品用半田接合部の破損寿命よりも短いことを特徴とする請求項13に記載の電子機器。 In the vicinity of the chip component on the circuit board further comprises an electronic component mounted by an electronic component solder joint,
The failure life of the first chip solder joint determined by the joint area between the first chip solder joint and the second external electrode is greater than the failure life of the electronic component solder joint. The electronic device according to claim 13 , wherein the electronic device is short.
前記第1のチップ用半田接合部と前記第2の外部電極との接合面積によって定められた前記第1のチップ用半田接合部の破損寿命が、前記電子部品用半田接合部の破損寿命よりも短いことを特徴とする請求項13に記載の電子機器。 The chip component is mounted on an electronic component mounted on the circuit board by an electronic component solder joint,
The failure life of the first chip solder joint determined by the joint area between the first chip solder joint and the second external electrode is greater than the failure life of the electronic component solder joint. The electronic device according to claim 13 , wherein the electronic device is short.
この回路基板上にそれぞれが互いに離間して形成された第1の電極パッド、第2の電極パッドおよび第3の電極パッドと、
誘電体からなる基体および外部電極を備えたチップ部品と、
前記第1の電極パッドおよび前記第2の電極パッド上に形成され、前記外部電極と接合する第1のチップ用半田接合部と、
前記第3の電極パッド上に形成され、前記外部電極と接合し、前記第1のチップ用半田接合部と前記第1の電極パッドとの接合面積または、第1のチップ用半田接合部と前記第2の電極パッドとの接合面積によって定められた前記第1のチップ用半田接合部の破損寿命より長い破損寿命を有する第2のチップ用半田接合部と、
を有する電子機器を用いた接続不良検出方法であって、
前記第1の電極パッド、前記第2の電極パッドおよび前記第3の電極パッドのうち、いずれかの2つの電極パッド間の抵抗値を測定して前記第1のチップ用半田接合部の破損あるいは前記第2のチップ用半田接合部の破損を検出することにより、前記電子部品用半田接合部の破損寿命を検出することを特徴とする接続不良検出方法。 A circuit board;
A first electrode pad, a second electrode pad and a third electrode pad which are formed on the circuit board so as to be spaced apart from each other;
A chip component having a dielectric base and external electrodes;
A first solder joint for a chip formed on the first electrode pad and the second electrode pad and joined to the external electrode;
Formed on the third electrode pad and bonded to the external electrode, the bonding area between the first chip solder bonding portion and the first electrode pad, or the first chip solder bonding portion and the A second chip solder joint having a failure life longer than that of the first chip solder joint determined by a bonding area with the second electrode pad;
A connection failure detection method using an electronic device having
Of the first electrode pad, the second electrode pad, and the third electrode pad, the resistance value between any two electrode pads is measured to break the first chip solder joint or A connection failure detection method , wherein the failure life of the electronic component solder joint is detected by detecting breakage of the second chip solder joint .
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