JP5351622B2 - 映像信号多重伝送装置および映像信号多重伝送装置を用いた撮像装置。 - Google Patents

Description

本発明は、テレビジョンカメラ装置等の撮像装置に用いる映像信号多重伝送装置における伝送方式の改良に関するものである。

従来、テレビジョンカメラシステムではカメラヘッドとカメラコントロールユニットの間で本線映像信号，送り返し映像信号，音声信号，コントロール用シリアルデータ信号，及び電源の伝送を３重同軸（トライアックス）ケーブル１本の伝送路で行なっている。簡易方法として伝送路に通常の同軸ケーブルも用いることもある。通常、これらの信号は周波数変調され周波数多重伝送するか、デジタルで時分割多重伝送される。

主な映像信号としてはＳＤＴＶとして有効走査線４８５本のＮＴＳＣと有効走査線５７５本のＰＡＬ、ＨＤＴＶとして有効走査線７２０本と有効走査線１０８０本、ＳＨＤＴＶとして有効走査線２１６０本、ＵＨＤＴＶとして有効走査線４３２０本がある。

カメラ部から出力されたＮＴＳＣの１０ｂｉｔ４：２：２の映像シリアルデジタルインタフェース（ＳＤＩ）信号は２７０Ｍｂｐｓのデータ量があり、送り返しの映像信号はデータ圧縮しても約５０Ｍｂｐｓのデータ量がある。時分割双方向伝送の場合、映像信号を時間圧縮し、約３６０Ｍｂｐｓの信号にして短い時間で間欠的にカメラヘッドからカメラ制御装置に伝送する。そして時間圧縮により空いた期間に、カメラ制御装置からカメラヘッドの方向に３６０Ｍｂｐｓに時間圧縮した送り返しの映像信号を短い時間で間欠的に伝送する。その処理を１秒間に数回の速度で入出力切換え器により切り替えを行なうことにより時分割双方向伝送を実現している（特許文献１）。ＨＤＴＶ用のＳＤＩ信号は１５００Ｍｂｐｓのデータ量がある。３ＧのＳＤＩ信号は２９７０Ｍｂｐｓのデータ量がある。ＵＨＤＴＶ用のＳＤＩ信号は２４０００Ｍｂｐｓのデータ量が予想される。

パルス波形の再生を行うことを波形等化という。通常、直径８．６ｍｍのトライアックスケーブルの３００ＭＨｚの減衰量は１００ｍで１２ｄＢで１ｋｍで１２０ｄＢと大きく、現状の市販の波形等化器では、直径８．６ｍｍのトライアックスケーブルでは約４００ｍ程度しかカメラヘッドとカメラコントロールユニットの間は延長できない。中継ケーブルの挿入による延長には、伝送された基準信号に基づき、デジタル映像信号のケーブル周波数特性の劣化を予め補正する必要がある（特許文献２）。

ＳＤＩ信号は、アナログ信号処理回路において反転増幅器が多用されるため、信号の極性を常に留意していることが煩わしくなる。そこで、Ｇ（ｘ）＝（ｘ⁹ ＋ｘ⁴ ＋１）（ｘ＋１）という生成多項式による自己同期型スクランブルド（Ｎｏｎ Ｒｅｔｕｒｎ Ｔｏ Ｚｅｒｏ）ＮＲＺ−Ｉ符号を採用し、データの０／１を０→１，１→０の反転情報に置き換えることによって、極性フリーでスペクトルが均一に分布したＳＤＩ信号を実現している。こうした自己同期型スクランブルを掛けると、シリアル伝送路上に、１水平ラインに亘り、１ビットの１に続いて１９ビットの０が続くパターン（あるいはその反転パターン）の信号や、２０ビットの１が連続した後２０ビットの０が連続するパターン（あるいはその反転パターン）の信号が発生する場合がある。これらのパターンは、パソロジカルパターンと呼ばれている。したがって、パソロジカルパターンの最大長２０からＳＤＩ信号の基本クロック周波数の１／２０から３倍の高調波周波数を伝送すれば、誤りなくＳＤＩ信号を伝送できる（非特許文献１参照）。ＨＤ−ＳＤＩ信号も同様である。

送信回路と受信回路のインピーダンスがケーブルインピーダンス７５Ωから外れると反射が起こり伝送エラーが増加する。ＳＤＩ信号を長距離にケーブル伝送するには、送信回路と受信回路のインピーダンスを所要周波数内で、ケーブルインピーダンス７５Ωにできるだけ一致させるのが望ましい（非特許文献２）。

デジタル映像信号のケーブル周波数特性の劣化を予め補正するには、高周波数信号を増強するのがＣ／Ｎから望ましいが振幅が増加してしまうのでＰＥＣＬ等の小振幅論理集積回路では実現が困難だった。小振幅論理信号規格の送信信号の低周波数成分を減衰させるのが一般的だった（非特許文献３）。

電流帰還演算増幅器（Operational Amplifier: Op Amp）は０．２Ｖｐ−ｐの小振幅で増幅度１倍（０ｄＢ）なら１．８ＧＨｚ程度、増幅度２倍（＋６ｄＢ）なら１．２ＧＨｚ程度までの高周波数を増幅でき、２Ｖｐ−ｐの大振幅なら７５０ＭＨｚ程度までの高周波数を増幅でき、シャットダウン（ＳＤ）機能を有するものもある（非特許文献４）。抵抗内蔵の演算増幅器は０．１Ｖｐ−ｐの小振幅で増幅度５倍（＋１４ｄＢ）なら２．４ＧＨｚまでの高周波数を増幅でき、２Ｖｐ−ｐなら１．５ＧＨｚ程度までの高周波数を増幅できる（非特許文献５）。さらに差動増幅器は、増幅度４倍（＋１２ｄＢ）で１Ｖｐ−ｐなら３．９ＧＨｚ程度までの高周波数を増幅できる（非特許文献６）。

しかし、電流帰還演算増幅器内部の増幅トランジスタのエミッタが負入力端子に接続されており、負入力端子の接続インピーダンスは高周波数成分が抵抗成分でないと、高周波数で発振を起こしやすい。そのため、電流帰還演算増幅器の負入力端子を容量で接地し、高周波数成分を増強する増幅回路の実現は困難だった。

従来の一実施例の概要と動作を図２で説明する。図２は、従来の一実施例のトライアックスカメラシステムを示すブロック図である。図２において、トライアックスカメラシステムは撮像部１とトライアックスケーブル２と制御部３で構成している。

撮像部１の撮像素子１０２は、レンズ部１０１で結像された入射光を光電変換してデジタル映像信号処理部２０４に出力する。デジタル映像信号処理部２０４は、映像信号のレベル増幅や輪郭強調等の処理を施し出力する。伝送路２が長い場合、映像圧縮部１０５で映像圧縮を行い、短い場合はそのまま時分割双方向切換部２１０に出力される。時分割双方向切換部２１０では、デジタル映像信号とデジタル音声信号とを時分割多重化し、双方向伝送する。撮像部１より出力されたシリアルデジタル信号は、トライアックスケーブル２を介して制御部３に伝送される。制御部３に伝送されたシリアルデジタル信号は、時分割双方向切換部２１６で分解され、もとのデジタル映像信号とデジタル音声信号とに復調し、映像伸縮を行い、デジタル信号処理部２１７で信号処理後、D/Aコンバータ１２８でアナログ映像信号に変換され、映像信号を出力する。また、制御部３から入力し撮像部１から出力する外部映像信号も上記と同様に伝送される。

時分割双方向切換部２１０と２１６とは、高速なＦＥＴバススイッチのＩＣを用いるが、ＦＥＴバススイッチのＩＣ内のＦＥＴのソースーゲート間電圧が約１Ｖ以上確保されないとＦＥＴバススイッチが導通されない。またＦＥＴバススイッチのＩＣ内のＦＥＴのソースーゲート間電圧が約２ＶではＦＥＴバススイッチの導通抵抗が高い。またＦＥＴバススイッチのＩＣ内のＦＥＴのソースーゲート間電圧が約２．５Ｖ以上確保されないとＦＥＴバススイッチの導通抵抗が下がりきらない。そのため、時分割双方向切換部を通過する信号は、ＦＥＴバススイッチのＩＣの正電源電圧から約２．５Ｖ低い電圧以下に圧縮され、ＦＥＴバススイッチのＩＣの正電源電圧から約２Ｖ低い電圧以下に強く圧縮され、ＦＥＴバススイッチのＩＣの正電源電圧から約１Ｖ低い電圧以下に制限される（非特許文献７参照）。

ところで、最近不要輻射低減用に、低い周波数では、低いインピーダンスで、特定周波数からインピーダンスが急激に高くなり、抵抗成分が大きいフェライトビーズが多様な種類で各社から量産されている。フェライトビーズの近似の等価回路はインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したものである（非特許文献８参照）。

特開平７−２０３３９９号公報 特開平８−３１７２５１号公報

ＳＭＰＴＥ２５９Ｍ ＡＲＩＢ−Ｔ７７ 日経エレクトロニクス2008.2.10 p141-p148 ナショナルセミコンダクタ製LMH6703 DS201106 テキサスインスツルメント製THS4302 SLOS403H アナログデバイセズ製ADL5562 Rev.0 ルネサス テクノロジ高速バススイッチ HD74CBTシリーズ ＴＤＫ製mmz2012Equivalent Circuit

従来のトライアックスシステムのデジタル伝送では３６０Ｍｂｐｓという高い周波数でのビットレートで伝送するため、ケーブルでの減衰量が大きくなってしまい、ケーブル長を延長することが困難であった。また、伝送された基準信号に基づきデジタル映像信号のケーブル周波数特性の劣化を予め補正するために、小振幅論理信号規格の送信信号の低周波数成分を減衰させても高周波数信号のＣ／Ｎの劣化が大きくなり、ケーブル長を延長することが困難であった。

本発明は、これらの欠点を除去し、デジタル伝送でも中継ケーブルを挿入し長いケーブル長で運用できるトライアックスシステムを提供することを目的とする。

本発明は、上記の目的を達成するために、一つの伝送路を介して双方向に、デジタル化した映像信号、音声信号、制御信号を含むデジタル信号を送受するデジタル映像信号多重伝送装置において、受信側に波形等化器を有し、送信側または受信側の波形等化器の前の少なくとも一方に前記デジタル信号の波形を増幅する増幅器と、前記デジタル信号の波形を増幅する増幅器の（非反転増幅の負入力の接地抵抗または非反転増幅の正入力の接地抵抗または反転増幅の出力と反転極性の入力の入力抵抗または増幅器の出力抵抗または２段の増幅回路間の接続抵抗等の）回路特性抵抗に比較して、前記デジタル信号の波形のクロック基本波周波数におけるインピーダンスが低く、前記デジタル信号の波形のクロック高調波周波数におけるインピーダンスが高いインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したものまたは前記デジタル信号の波形のクロック高調波周波数におけるインピーダンスが高いインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したものの近似の等価回路として表せるもの少なくとも一方（以下インピーダンス体）を有し、前記波形等化器に入力する、前記デジタル信号の波形のクロック基本波周波数以下の低周波数成分を減衰し、前記デジタル信号の波形のクロック高調波成分を増強する事を特徴とする映像信号多重伝送装置である。

また、上記において、上記増幅器が演算増幅器であり、前記演算増幅器の負入力の接地抵抗または負入力の入力抵抗のいずれか一方を有し、上記インピーダンス体を前記演算増幅器の出力と前記演算増幅器の負入力間に設けること、あるいは上記増幅器が差動増幅器であり、前記差動増幅器の反転極性の入力の入力抵抗と前記差動増幅器の非反転極性の入力の入力抵抗とを有し、上記インピーダンス体を前記差動増幅器の非反転増幅の出力と反転極性の入力間と前記差動増幅器の反転増幅の出力と非反転極性の入力間とに設けること、あるいは上記増幅器がアンバッファインバータであり、前記アンバッファインバータの反転極性の入力の入力抵抗を有し、上記インピーダンス体を前記アンバッファインバータの出力と前記アンバッファインバータの反転極性の入力間に設けること、あるいは上記増幅器の少なくとも一部が、抵抗内蔵の演算増幅器であり、増幅器の２段の非反転増幅回路と接続抵抗と並列終端抵抗を有し、初段の非反転増幅の出力と同一極性の入力を前記デジタル信号波形と並列終端抵抗と直接接続し、２段目の出力と同一極性の入力を初段の非反転増幅の出力と接続抵抗で接続し、２段目の非反転増幅回路の正入力を接地する上記インピーダンス体を設けること、あるいは上記増幅器が、送信側のＣＭＯＳ論理出力ＩＣであり、前記ＣＭＯＳ論理出力ＩＣ出力と接地した上記インピーダンス体とを結合容量で接続すること、の少なくとも一方を特徴とする映像信号多重伝送装置である。

また、上記において、上記デジタル信号が（２５Ｍｂｐｓ、５０Ｍｂｐｓ、１００Ｍｂｐｓ、２７０Ｍｂｐｓ、１５００Ｍｂｐｓ、２９７０Ｍｂｐｓ等の）シリアルデジタルインタフェース（ＳＤＩ）信号であり、上記インピーダンス体がフェライトビーズまたは、フェライトビーズと抵抗または、インダクタと抵抗の少なくとも一つである事を特徴とする映像信号多重伝送装置である。

また、上記において、上記インピーダンス体の上記デジタル信号の波形のクロックの基本波周波数におけるインピーダンスと上記デジタル信号の波形のクロックの３次高調波周波数インピーダンスとの比が３倍以上である事を特徴とする映像信号多重伝送装置である。

また、上記において、高域通過フィルタ（以下ＨＰＦ）と低域通過フィルタ（以下ＬＰＦ）とを有し、上記デジタル信号が映像シリアルデジタルインタフェース（以下ＳＤＩ）信号であり、送り返し方向のＳＤＩ信号は高い映像圧縮比で映像圧縮されており、順方向のＳＤＩ信号のクロックの基本波周波数と送り返し方向の映像圧縮されたＳＤＩ信号のクロックの基本波周波数との比が、前記順方向のＳＤＩ信号のパソロジカルパターンの最大長（２０等）と前記送り返し方向の映像圧縮されたＳＤＩ信号の波形のクロックの高調波次数（３等）との積（２５ＭＨｚと１５００ＭＨｚとの比６０等）倍以上異なり、前記順方向のＳＤＩ信号を前記ＨＰＦで通過させ、前記送り返し方向の映像圧縮されたＳＤＩ信号を前記ＬＰＦで通過させ、前記順方向のＳＤＩ信号と前記送り返し方向の映像圧縮されたＳＤＩ信号とを双方向伝送させる事を特徴とする映像信号多重伝送装置である。

また、一つの伝送路を介して時分割により、双方向にデジタル化した映像信号、音声信号、制御信号を含むデジタル信号を送受するデジタル映像信号多重伝送装置において、前記伝送路の両側の終端に時分割多重を切換えるアナログ切換器を有し、少なくとも送信側に前記デジタル信号の波形を増幅する増幅器を有し、受信側に波形等化器を有し、送信側の前記増幅器の増幅度を前記デジタル信号の波形のクロックの３次以上の高調波成分までの周波数で一定とし、受信側で前記伝送路の周波数特性補正を行う事を特徴とする映像信号多重伝送装置である。

また、上記において、前記伝送路の両側の終端に時分割多重を切換えるアナログ切換器がＦＥＴバススイッチのＩＣであり、該ＦＥＴバススイッチのＩＣが約３Ｖ以上の正電源を有し該正電源電圧より約２．５Ｖ以上低い（負の）電圧に前記ＦＥＴバススイッチのＩＣを通過するデジタル信号をバイアスする事、または前記ＦＥＴバススイッチのＩＣが負電源と約２．５Ｖ以上の正電源とを有し前記ＦＥＴバススイッチのＩＣを通過するデジタル信号を接地電位とする事、とのどちらか一方を特徴とする映像信号多重伝送装置である。

また、上記の映像信号多重伝送装置を具備する事を特徴とする撮像装置である。

以上説明したように本発明によれば、ケーブル長が延びたときに生じる周波数補正の信号劣化を送信側で送信信号の低周波数成分を減衰させ、受信側で受信信号の高周波数成分を増幅させるだけでなく、送信側で送信信号の高周波数成分を増幅させるまたは受信側で受信信号の低周波数成分を減衰させる事を追加する事により、更に改善することができ、デジタル映像信号多重伝送装置のケーブル長を延ばすことができる。極性フリーのＳＤＩ信号は反転しても問題ない。さらに、デジタル映像信号多重伝送装置の出力抵抗を前記伝送路（ケーブル）の特性抵抗(75Ω)より十分低くし、ケーブル内の伝送波形とは独立に信号劣化を補正するので、中継ケーブルの挿入によるケーブル長の変更に容易に対応し、トライアックスケーブルだけでなく、通常の同軸ケーブルでも従来より長いケーブルが補正可能となる。

本発明の一実施例の全体構成を示すブロック図。 従来の一実施例の全体構成を示すブロック図。 本発明の１実施例の反転増幅回路のブロック図。 本発明の１実施例の非反転増幅回路のブロック図。 本発明の１実施例の反転増幅回路のブロック図。 本発明の１実施例の非反転増幅回路のブロック図。 本発明の１実施例の送出増幅回路のブロック図。 本発明の１実施例の送出増幅回路のブロック図。 本発明の１実施例の差動増幅回路のブロック図。 本発明の１実施例の送出増幅回路のブロック図。 本発明の１実施例の増幅回路のブロック図。 本発明の１実施例の反転増幅回路の入出力波形図。 本発明の１実施例の非反転増幅回路の入出力波形図。 本発明の１実施例の反転増幅回路の入出力波形図。 本発明の１実施例の非反転増幅回路の入出力波形図。 本発明の１実施例の送出増幅回路の入出力波形図。 本発明の１実施例の送出増幅回路の入出力波形図。 本発明の１実施例の差動増幅回路の入出力波形図。 本発明の１実施例の送出増幅回路の入出力波形図。 本発明の１実施例の反転増幅回路の動作の模式図。 本発明の１実施例の非反転増幅回路の動作の模式図。 本発明の１実施例の反転増幅回路の動作の模式図。 本発明の１実施例の非反転増幅回路の動作の模式図。 本発明の１実施例の送出増幅回路の動作の模式図。 本発明の１実施例の送出増幅回路の動作の模式図。 本発明の１実施例の差動増幅回路の動作の模式図。 本発明の１実施例の送出増幅回路の動作の模式図。 本発明の１実施例のフェライトビーズの周波数特性の模式図。

背景技術で説明したように、電流帰還演算増幅器は小振幅で増幅度２倍なら１．２ＧＨｚ程度までの高周波数を増幅できる。しかし、電流帰還演算増幅器内部の増幅トランジスタのエミッタが負入力端子に接続されており、負帰還入力端子の接続インピーダンスは高周波数成分が抵抗成分でないと、高周波数で発振を起こしやすい。そのため、電流帰還演算増幅器の負帰還入力端子を容量で接地するのではなく、本発明の１実施例のフェライトビーズの周波数特性の模式図の図６の様な、おおよそ２５ＭＨｚまたは２７０ＭＨｚまたは１５００ＭＨｚまたは３０００ＭＨｚのクロック基本波周波数Ｆｃにおけるインピーダンス（抵抗）分が前記電流帰還演算増幅器の非反転増幅の負入力の接地抵抗または反転増幅の負入力の入力抵抗より低く、クロック高調波周波数におけるインピーダンス（抵抗）分が非反転増幅の負入力の接地抵抗または反転増幅の負入力の入力抵抗より高いフェライトビーズを電流帰還演算増幅器の出力と電流帰還演算増幅器の負入力間に設け、伝送信号の低周波数成分を減衰し高周波数成分を増強する。高周波数の出力インピーダンスが上昇してしまう場合は、電流バッファＩＣを追加する。

抵抗内蔵の演算増幅器は小振幅で増幅度５倍なら２．４ＧＨｚまでの高周波数を増幅できる。そこで、２段構成として、初段に電流帰還演算増幅器を用い、２段目の入力までに、低域を減衰させて、２段目の抵抗内蔵の演算増幅器で増幅しても良い。

さらに差動入力で差動出力なので部品が多くなるが、差動増幅器は、増幅度４倍（＋１２ｄＢ）で１Ｖｐ−ｐなら３．９ＧＨｚ程度までの高周波数を増幅できる。

双方向部の通過信号振幅に余裕がある場合は、広帯域でスルーレートが十分に高い増幅器で送信側の伝送信号の基本波周波数以下の低周波数成分を減衰し３次以上の高調波成分を増強するのがＳ／Ｎ的には好ましい。通過信号振幅に余裕がある場合は、高速ＣＭＯＳ論理ＩＣで増幅し本発明の１実施例のフェライトビーズの周波数特性の模式図の図６の様な、Ｆｃで特性抵抗(75Ω)よりインピーダンスが低く、３Ｆｃで特性抵抗よりインピーダンスが高いフェライトビーズを用いて、多数並列化で単体の出力抵抗を特性抵抗(75Ω)より十分低くして、基本波周波数以下の低周波数成分を減衰させ３次以上の高調波成分を増強して送信し、受信側の波形等化器に入力する。送信回路の並列化で、送信回路の全体の出力抵抗はＲ６〜Ｒ１０６の並列として７５Ωにできるだけ一致させ、反射を抑える。

または、双方向部の通過信号振幅に余裕がない場合は、送信側では増幅度を３次高調波までの周波数で一定としてオーバーシュートを防止して振幅を制限し、受信側で基本波周波数以下の低周波数成分を減衰させ高調波成分を増強する。また、双方向部の切替器がＦＥＴバススイッチであれば、ＦＥＴバススイッチのＩＣが約３Ｖ以上の正電源を有し該正電源電圧より約２．５Ｖ以上低い（負の）電圧にＦＥＴバススイッチのＩＣを通過するデジタル信号をバイアスする、またはＦＥＴバススイッチのＩＣが負電源と約２．５Ｖ以上の正電源とを有し前記ＦＥＴバススイッチのＩＣを通過するデジタル信号を接地電位とする。

さらに、波形等化器の入力振幅に余裕がない場合は、伝送路が長く伝送路の損失が大きいときのみ、増幅度を高くし、伝送路が短く伝送路の損失が小さいときは増幅度を０ｄＢ（特性整合損失を除けば＋６ｄＢ）付近にする。

制御部より撮像部に送り返し伝送される送り返し映像シリアルデジタルインタフェース（ＳＤＩ）信号の映像圧縮比が低く、圧縮した送り返しＳＤＩ信号のクロックの基本周波数と、撮像部で生成された順方向のＳＤＩ信号のクロックの基本周波数との比がおおよそ１／１０以下であれば、順方向のＳＤＩ信号と圧縮した送り返しＳＤＩ信号の時分割切換または周波数選別を行う双方向部は、時分割のアナログ切換器のＩＣが好ましい。送り返しＳＤＩ信号の映像圧縮比が高く、圧縮した送り返しＳＤＩ信号のクロックの基本周波数と、順方向のＳＤＩ信号のクロックの基本周波数との比（映像圧縮比）が順方向のＳＤＩのパソロジカルパターンの最大長（２０等）と圧縮した送り返しＳＤＩ信号の高調波次数（３等）との積（２５ＭＨｚと１５００ＭＨｚとの比６０等）倍の逆数（の１／６０等）以下であれば、双方向部は、順方向のＳＤＩ信号を高域通過フィルタ（ＨＰＦ）で通過させ、送り返し方向の映像圧縮されたＳＤＩ信号を低域通過フィルタ（ＬＰＦ）で通過させ、順方向のＳＤＩ信号と送り返し方向の映像圧縮されたＳＤＩ信号とを双方向伝送させても良い。

以下、本発明の一実施例のトライアックスカメラシステムの全体をを図１で説明してから、本発明の１実施例の反転増幅回路と非反転増幅回路のブロック図と入出力波形図と動作の模式図とを図３Ａ〜図３Ｈ、図４Ａ〜図４Ｈ、図５Ａ〜図５Ｈを用いて説明する。

図１は、本発明の一実施例のトライアックスカメラシステムの全体を示すブロック図であり、撮像部１とトライアックスケーブル２と制御部３で構成している。１０１は図示していない入射光を結像するためのレンズ部、１０２はレンズ部１０１で結像した光を光電変換する撮像素子、１０３は映像信号をデジタル映像信号に変換するA/Dコンバータ、１０４と１２７とはデジタル映像信号を所定のレベルに増幅する事や輪郭強調等の処理を施す映像処理部である。１０５と１３６とは映像の圧縮を行う映像圧縮部で、１０７と１３５とはデジタル映像信号とデジタル音声信号と制御信号（CPUデータ）とを多重化するENCODE部、１０８と１３３とはデジタル信号を増幅する増幅部で、１０９と１３４とははトライアックスケーブル２の周波数特性分を補正する増幅部で受信側の波形等化器の前にある。この増幅部の切換はケーブル２の長さに応じて撮像部１または制御部３のＣＰＵの１１３と１３０とからの制御により、増幅部がシャットダウン機能を有する増幅器や切り替え機能を有する増幅器や低インピーダンスの切換ＩＣで構成されていれば、増幅部１０８と１０９と１３３と１３４とで行う。双方向部１１２と１２１とが時分割多重のアナログ切換ＩＣであり、１０８と１０９と１３３と１３４との増幅部が、長いケーブル用と短いケーブル用と各２組ある場合は、双方向部１１２と１２１とで切換えても良い。１１３と１３０とは制御するためのCPU(Central Processing Unit)、１２０は撮像部１とトライアックスケーブル２とをつなぐ接栓で１４２はトライアックスケーブル２と制御部３をつなぐ接栓、１１２は撮像部１で生成された映像信号と制御部３より伝送されてきた外部映像信号の時分割切換または周波数選別を行う双方向部、１２１とは外部映像信号と撮像部１より伝送されてきた映像信号の切換を行う切換部、１１９と１２２とは伝送されてきた信号の波形等化を行う波形等化器、１１６と１２５とはもとのデジタル映像信号とデジタル音声信号とに復調するDECODE部、１１５と１２６とは映像の伸長を行う映像伸縮部、１１４と１２８とはデジタル映像信号をアナログ映像信号に変換するＤ／Ａコンバータ（ＤＡＣ）、１３８は増幅器である。

次に本発明の一実施例の動作について説明する。
電源投入時に撮像部１のＣＰＵの１１３または制御部３のＣＰＵの１３０でケーブル２の遅延量または減衰量を測定する事によりケーブル２の長さを検出する。検出したケーブル２の長さは撮像部１または制御部３のＣＰＵに伝送し、ケーブル２の長さは撮像部１と制御部３とで共用する。

背景技術の非特許文献１の様に、映像シリアルデジタルインタフェース（ＳＤＩ）信号はＧ（ｘ）＝（ｘ⁹ ＋ｘ⁴ ＋１）（ｘ＋１）という生成多項式による自己同期型スクランブルド（Ｎｏｎ Ｒｅｔｕｒｎ Ｔｏ Ｚｅｒｏ）ＮＲＺ−Ｉ符号を採用し、データの０／１を０→１，１→０の反転情報に置き換えることによって、極性フリーでスペクトルが均一に分布したＳＤＩ信号を実現している。こうした自己同期型スクランブルを掛けると、シリアル伝送路上に、１水平ラインに亘り、１ビットの１に続いて１９ビットの０が続くパターン（あるいはその反転パターン）の信号や、２０ビットの１が連続した後２０ビットの０が連続するパターン（あるいはその反転パターン）の信号が発生する場合がある。これらのパターンは、パソロジカルパターンと呼ばれている。したがって、パソロジカルパターンの最大長２０からＳＤＩ信号の基本クロック周波数の１／２０から３倍の高調波周波数を伝送すれば、誤りなくＳＤＩ信号を伝送できる。ＳＤＩ信号の生成にパソロジカルパターンの最大長をより短くする自己同期型スクランブルド符号を用いれば周波数帯域をさらに狭くできる。

ここで、撮像部で生成された順方向のＳＤＩ信号はＮＴＳＣで２７０Ｍｂｐｓ、ＨＤＴＶで１５００Ｍｂｐｓのデータ量がある。３ＧのＳＤＩ信号は２９７０Ｍｂｐｓのデータ量がある。ＵＨＤＴＶ用のＳＤＩ信号は２４０００Ｍｂｐｓのデータ量が予想される。また、制御部より撮像部に送り返し伝送される送り返しの映像信号はＭＰＥＧ２で圧縮すると映像圧縮比がおおよそ１／５となり、順方向のＳＤＩ信号と圧縮した送り返しＳＤＩ信号の時分割切換または周波数選別を行う双方向部は時分割のアナログ切換器のＩＣが好ましい。Ｈ．２６４で圧縮すると撮像部で生成された順方向のＳＤＩ信号の１５００Ｍｂｐｓに対し送り返し方向の映像圧縮されたＳＤＩ信号の２５Ｍｂｐｓと映像圧縮比が１／６０と、パソロジカルパターンの最大長２０と高調波次数３との積６０倍の逆数の１／６０以下も可能となる。音声信号，制御信号（ＣＰＵデータ信号）をＳＤＩ信号に重畳してあるので、順方向のＳＤＩ信号と圧縮した送り返しＳＤＩ信号の時分割切換または周波数選別を行う双方向部は、順方向のＳＤＩ信号を高域通過フィルタ（ＨＰＦ）で通過させ、送り返し方向の映像圧縮されたＳＤＩ信号を低域通過フィルタ（ＬＰＦ）で通過させ、順方向のＳＤＩ信号と送り返し方向の映像圧縮されたＳＤＩ信号とを双方向伝送させる組み合わせでも良い。

撮像部１の撮像素子１０２は、レンズ部１０１で結像された入射光を光電変換してデジタル映像信号処理部１０４に出力する。デジタル映像信号処理部１０４は、映像信号のレベル増幅や輪郭強調等の処理を施し出力する。映像圧縮部１０５で、ＨＤＴＶのＳＤＩ信号と３ＧのＳＤＩ信号の場合は低遅延の映像圧縮を行い、ＵＨＤＴＶ用のＳＤＩ信号の場合はＨ．２６４等の高圧縮比の映像圧縮を行い、ＳＤＩ信号を２７０Ｍｂｐｓに圧縮し、ＮＴＳＣのＳＤＩ信号の２７０ＭｂｐｓはそのままENCODE部１０７に出力される。ENCODE部１０７では、デジタル映像信号とデジタル音声信号とCPUデータとを多重化される。多重化された信号は、ケーブル２が長い場合には、増幅部１０８と１０９とにより増強される。短い場合には、一定の低増幅率とする。撮像部１より出力された補正デジタル信号波形は、ケーブル２を介して制御部３に伝送される。制御部３に伝送されたデジタル信号波形は、ケーブル２が長い場合には、増幅部１０９とで基本波周波数以下の低周波数成分を減衰させ３次以上の高調波成分を増強してから波形等化器１２２で波形等化が行われ、その後DECODE部１２５によりもとのデジタル映像信号とデジタル音声信号とに復調し、映像伸縮部１２６で映像伸縮を行い、デジタル信号処理部１２７で信号処理後、Ｄ／Ａコンバータ１２８でアナログ映像信号に変換され増幅器１３８から出力する。又、DECODE部１２５からは、CPUデータ、音声データも再生される。増幅部の１０８と１０９と波形等化器の１１９と１２２との性能が向上し１５００Ｍｂｐｓ等の高いデータ量が伝送できる場合は、映像圧縮部１０５の圧縮比を下げてより低遅延とする。低遅延で高圧縮比の映像圧縮が可能となれば、映像圧縮部１０５の出力ＳＤＩ信号を２５Ｍｂｐｓ、５０Ｍｂｐｓ等の１００Ｍｂｐｓ以下に圧縮し、本発明の１実施例のフェライトビーズの周波数特性の模式図の図６の（ｃ）の様な低い周波数でインピーダンスが変化するフェライトビーズで、ＳＤＩ信号のクロック基本波周波数以下の低周波数成分を減衰させ、高調波成分を増強する。

双方向部１１２と１２１とはＨＰＦとＬＰＦとで構成されており通過信号振幅に余裕がある場合、または双方向部１１２と１２１とは時分割のアナログ切換器のＩＣであるが通過信号振幅に余裕がある場合は、ケーブル２の長さが長い場合は、送信側と受信側とで基本波周波数以下の低周波数成分を減衰させ３次以上の高調波成分を増強する。双方向部１１２と１２１とはＦＥＴバススイッチのＩＣであり通過信号振幅に余裕がない場合は、ケーブル２の長さが長い場合は、送信側では増幅度を３次高調波までの周波数で一定としてオーバーシュートを防止して振幅を制限し、受信側で基本波周波数以下の低周波数成分を減衰させ３次以上の高調波成分を増強する。また、ＦＥＴバススイッチのＩＣが約３Ｖ以上の正電源を有し該正電源電圧より約２．５Ｖ以上低い（負の）電圧に前記ＦＥＴバススイッチのＩＣを通過するデジタル信号をバイアスする、または前記ＦＥＴバススイッチのＩＣが負電源と約２．５Ｖ以上の正電源とを有し前記ＦＥＴバススイッチのＩＣを通過するデジタル信号を接地電位とする。その結果、受信側での波形等化による補正量が小さくなる。そのため、波形等化による劣化を最小限にする事が可能なるため、長いケーブルに応じた波形等化が可能となる。ケーブル２はトライアックスケーブルだけでなく、通常の同軸ケーブルでも従来より長いケーブルが補正可能となる。さらに、ケーブル内の伝送波形とは独立に信号劣化を補正するので、中継ケーブルの挿入によるケーブル長の変更に容易に対応し、トライアックスケーブルだけでなく、通常の同軸ケーブルでも従来より長いケーブルが補正可能となる。

また、制御部３から入力し撮像部１に送り返えされて撮像部１から出力する外部デジタル映像信号も上記と同様に伝送される。図１では、送り返し方向の映像圧縮は映像圧縮部１３６で圧縮されているが、圧縮された外部デジタル映像信号を入力しても良い。

上記は２７０ＭｂｐｓのＮＴＳＣの４：２：２映像信号の伝送について説明したが、ＨＤＴＶの映像信号のＨＤ−ＳＤＩの１５００Ｍｂｐｓ（４：２：２）や３０００Ｍｂｐｓ（４：４：４）やＳＨＤＴＶや２４０００Ｍｂｐｓのデータ量が予想されるＵＨＤＴＶのＳＤＩについても、Ａ／Ｄコンバータ、Ｄ／Ａコンバータ、増幅器、波形等化器、アナログ切替ＩＣ等が高速化すれば、適用可能となる。

以下、説明を簡易化するため、広帯域で一般的な電流帰還演算増幅器と抵抗内蔵の演算増幅器と差動増幅器と高速ＣＭＯＳ論理バッファＩＣと高速ＣＭＯＳ論理アンバッファＩＣとで説明する。広帯域な電圧帰還演算増幅器を用いても良い。

図３Ａと図３Ｃとは本発明の１実施例の反転増幅回路のブロック図であり、図３Ｂと図３Ｄとは本発明の１実施例の非反転増幅回路のブロック図であり、図３Ｅと図３Ｆとは本発明の１実施例の送出増幅回路のブロック図であり、図３Ｇは本発明の１実施例の差動増幅回路のブロック図であり、図３Ｈは本発明の１実施例の送出増幅回路のブロック図であり、図４Ａと図４Ｃとは本発明の１実施例の反転増幅回路の入出力波形図であり、図４Ｂと図４Ｄとは本発明の１実施例の非反転増幅回路の入出力波形図であり、図４Ｅと図４Ｆとは本発明の１実施例の送出増幅回路の入出力波形図であり、図４Ｇは本発明の１実施例の差動増幅回路の入出力波形図であり、図４Ｈは本発明の１実施例の送出増幅回路の入出力波形図であり、図５Ａと図５Ｃとは、本発明の１実施例の反転増幅回路の動作の模式図であり、図５Ｂと図５Ｄとは本発明の１実施例の非反転増幅回路の動作の模式図であり、図５Ｅと図５Ｆとは本発明の１実施例の送出増幅回路の動作の模式図であり、図５Ｇは本発明の１実施例の差動増幅回路の動作の模式図であり、図５Ｈは本発明の１実施例の送出増幅回路の動作の模式図であり、図６は、本発明の１実施例のフェライトビーズの周波数特性の模式図である。本発明に用いるインピーダンス体は、図６のフェライトビーズの周波数特性例をしめす模式図のようなフェライトビーズまたは、図６と同様な周波数特性例をしめすインダクタと容量の並列接続と抵抗である。

図３Ａと図３Ｂとは反転＋６ｄBや非反転＋１２ｄBで帯域３Ｆｃが確保できる電流帰還演算増幅器または電流帰還演算増幅器と電流バッファＩＣのＩＣ１を用いた場合であり、図３Ｃと図３Ｄとは反転０ｄBや非反転０ｄBで帯域３Ｆｃが確保できる電流帰還演算増幅器または電流帰還演算増幅器と電流バッファＩＣのＩＣ３と１４ｄBで帯域３Ｆｃが確保できる抵抗内蔵の演算増幅器のＩＣ４を用いた場合である。背景技術で説明した様に電流帰還演算増幅器は０．２Ｖｐ−ｐの小振幅で０ｄＢなら１．８ＧＨｚ程度、＋６ｄＢなら１．２ＧＨｚ程度までの高周波数を増幅でき、２Ｖｐ−ｐの大振幅なら７５０ＭＨｚ程度までの高周波数を増幅できる。抵抗内蔵の演算増幅器は０．１Ｖｐ−ｐの小振幅で＋１４ｄＢなら２．４ＧＨｚまでの高周波数を増幅でき、２Ｖｐ−ｐなら１．５ＧＨｚ程度までの高周波数を増幅できる。そのため、図５Ａから図５Ｄの増幅回路の動作の模式図の（ｂ）受信側で小振幅の様に、高周波数増幅に余裕ができるので、フェライトビーズの周波数特性のインピーダンス変化がより大きくなれば、より長いケーブルが補正できる。

図３Ｅと図３Ｆとは小振幅を3.6Vp-pや5Vp-pの論理振幅に増幅する高速ＣＭＯＳ論理ＩＣのＩＣ１５〜ＩＣ４４を用いた場合である。図３Ｇは差動増幅器のＩＣ４５と伝送トランスのＴｉ、Ｔｏを用いた場合であり、図３ＨはＩＣ１に抵抗内蔵の演算増幅器を用いた場合である。図３Ａ〜図３Ｆにおいて、ＩＣ２、ＩＣ５〜ＩＣ１４はアナログ切替器で、ＩＣ１５〜ＩＣ３４は高速ＣＭＯＳ論理バッファＩＣ、ＩＣ３５〜ＩＣ４４は高速ＣＭＯＳ論理アンバッファＩＣであり、Ｚ１、Ｚ２，Ｚ５〜Ｚ２４は図６の周波数特性の模式図のようなフェライトビーズであり、Ｃ１〜Ｃ１４は容量であり、Ｒiは入力抵抗、Ｒｏは出力抵抗、Ｒ１〜Ｒ１１、Ｒ１５〜Ｒ５４は抵抗である。

図３Ａと図３Ｂと図３Ｃと図３Ｄとの増幅部１０９の出力抵抗Ｒｏは次の等化器１２２の入力の特性抵抗にそろえるが、増幅部１０９の増幅器の出力と次の等化器１２２の入力との配線長がデジタル信号の波形のクロック基本波周波数の波長の１／８（２７０ＭＨｚなら１５４ｍｍ）以下なら出力抵抗Ｒｏは短絡可能である。図３Ｅと図３Ｆの様に、増幅部１０８として用いる場合は、出力抵抗Ｒｏは伝送路２の特性抵抗（一般に７５Ω）となる。

図３Ａと図３Ｂと図４Ａと図４Ｂと図５Ａと図５Ｂにおいて、アナログ切替器のＩＣ２の切替により、伝送ケーブルが近距離時は演算増幅器の負入力の接地抵抗または負入力の入力抵抗のＲ1と演算増幅器の出力と演算増幅器の負入力間の帰還抵抗のＲ２の値の比から増幅度（Gain）は周波数によらず一定で、出力は0.8Vp-pとなる。そして、伝送ケーブルが遠距離時は、例えばＳＤＩでは演算増幅器の出力と演算増幅器の負入力間の帰還のフェライトビーズＺ１の周波数特性から低周波数が減衰され、高周波数が増強される。具体的には、本発明の１実施例のフェライトビーズの周波数特性の模式図の図６の(a)BLM15BA220SNで基本波付近の300MHzでは73Ωで基本波成分の振幅はおおよそ0.4Vp-pと少なく、３倍高調波付近の1000MHzでは505Ωで、３倍高調波成分の振幅はおおよそ1.4Vp-pと大きくなる。またＨＤ−ＳＤＩではフェライトビーズＺ１が本発明の１実施例のフェライトビーズの周波数特性の模式図の図６の(ｂ)MMMZ0603F100Cが3並列で基本波付近の1500MHzでは66Ωで基本波成分の振幅はおおよそ0.4Vp-pと少なく、３倍高調波付近の4500MHzでは220Ωで、３倍高調波成分の振幅はおおよそ1.2Vp-pと大きくなる。通常、直径８．６ｍｍのトライアックスケーブルの３００ＭＨｚの減衰量は１００ｍで１２ｄＢである。したがって、６ｄＢ低域を減衰させ６ｄＢ高域を増幅すれば、ＳＤＩではおおよそ１００ｍ延長したケーブルでも波形等化が可能となる。図３Ａまたは図３Ｂの本発明の１実施例の増幅回路を、送信と受信の両方に設ければ、補正量とケーブル延長量は倍になり、ＳＤＩではおおよそ２００ｍ延長したケーブルでも波形等化が可能となる。

ケーブル２の長さが長い場合のみ、送信側で高域周波数成分を増強し低周波数成分を減衰を行う事で、受信側での波形等化による補正量が小さくなるため、波形等化による劣化を最小限にする事が可能なるため、長いケーブルに応じた波形等化が可能となる。さらに基本波の周波数に合わせてフェライトビーズの特性を選択することで、さらに長いケーブルに応じた波形等化が可能となる。

基本波周波数インピーダンスが負入力抵抗の半分以下で、３次高調波周波数インピーダンス分が負入力抵抗の２倍以上のフェライトビーズであれば、実用になる。基本波周波数インピーダンスが低い方が好ましいが、受信側の波形等化器が許容する範囲以下の基本波周波数とな場合は、図３Ｃと図３Ｄとの様にフェライトビーズに直列抵抗を挿入し、低周波数の振幅を確保する。いいかえれば、図３Ｃと図３Ｄのように抵抗Ｒ５をフェライトビーズＺ１と直列に挿入すれば、ケーブル２の長さが中距離の場合に適切となる。さらに、図３Ｃと図３Ｄのように、２段増幅構成として、２段目の入力までに高域周波数成分を増強し低周波数成分を減衰を行い２段目は増幅のみとすれば、反転０ｄBや非反転０ｄBで帯域３Ｆｃが確保できる電流帰還演算増幅器または電流帰還演算増幅器と電流バッファＩＣと抵抗内蔵の演算増幅器とで図４Ｃと図４Ｄの入出力波形図と、図５Ｃと図５Ｄの動作の模式図となる。つまり、抵抗内蔵の演算増幅器を２段目とすることで、帯域３Ｆｃでの電流帰還演算増幅器の単体での増幅度が０ｄＢと少なくとも、１ｄＢ低域を減衰させ１４ｄＢ高域を増幅すれば、ＳＤＩではおおよそ１２５ｍ延長したケーブルでも波形等化が実現できる。図３Ｃまたは図３Ｄの本発明の１実施例の増幅回路を、送信と受信の両方に設ければ、補正量とケーブル延長量は倍になり、ＳＤＩではおおよそ２５０ｍ延長したケーブルでも波形等化が可能となる。

図３Ｃと図３Ｄと図４Ｃと図４Ｄと図５Ｃと図５Ｄにおいて、例えばＳＤＩではフェライトビーズZ1が模式図の図６の(a)BLM15BA220SNで、100MHzでは5Ωで無視でき、抵抗R5=220Ωと抵抗R2=680Ωとの並列で約167Ωで基本波成分の振幅はおおよそ0.4Vp-pで、３倍高調波付近の1000MHzでは505Ωで725Ωと抵抗R2=680Ωとの並列で約351Ωでと、３倍高調波成分の振幅はおおよそ0.8Vp-pとなる計算である。またＨＤ−ＳＤＩではフェライトビーズＺ１を本発明の１実施例のフェライトビーズの周波数特性の模式図の図６の(ｂ)MMMZ0603F100Cが３並列とすればよい。また、Ｈ．２６４等の映像圧縮が高画質で高圧縮比を維持してより低遅延となり、５０Ｍｂｐｓ等のより低いデータ量でカメラの映像信号が伝送可能となった場合は、フェライトビーズＺ１を本発明の１実施例のフェライトビーズの周波数特性の模式図の図６の(ｃ)MMMZ2012D301Bとすればよい。

本発明の１実施例の送出増幅回路のブロック図の図３Ｅと図３Ｆと、本発明の１実施例の送出増幅回路の入出力波形図の図４Ｅと図４Ｆと、本発明の１実施例の動作の模式図の図５Ｅと図５Ｆは、0.8Vp-pのPECLや約2Vp-pの小振幅を3.6Vp-pや5Vp-pの論理振幅に増幅する高速CMOS論理ＩＣとフェライトビーズを用いて、高周波増強と低周波低減し、多数並列化で出力抵抗を特性抵抗(75Ω)より十分低くし、送信側の反射を低減し伝送距離を延ばすプリエンファシスである。図３Ｅは受動であり、図３Ｆは増幅回路の帰還である。図３Ｆは、アンバッファインバータの負帰還にフェライトビーズを用いて反転増幅する。HDSDI信号は極性フリーなので図３Ｅと図３Ｆのバッファインバータはバッファでも良い。例えばＳＤＩではフェライトビーズZ1が模式図の図６の(a)BLM15BA220SNで、基本波300MHz付近で73Ωで抵抗R5=75Ωとの直列で約148Ωでの振幅はおおよそ0.4Vp-pで、３倍高調波付近の1000MHzでは505Ωと抵抗R5=75Ωとの直列で約580Ωで、３倍高調波成分の振幅はおおよそ2.4Vp-pとなる計算である。またＨＤ−ＳＤＩではフェライトビーズＺ１が本発明の１実施例のフェライトビーズの周波数特性の模式図の図６の(ｂ)MMMZ0603F100Cが3並列とすれば、基本波1500MHz付近で66Ωで抵抗R5=75Ωとの直列で約141Ωでの振幅はおおよそ0.4Vp-pで、３倍高調波付近の4500MHzでは220Ωと抵抗R5=75Ωとの直列で約295Ωで、３倍高調波成分の振幅はおおよそ2.4Vp-pとなる計算である。通常、直径８．６ｍｍのトライアックスケーブルの１５００ＭＨｚの減衰量は１００ｍで約１９ｄＢである。したがって、６ｄＢ低域を減衰させ９ｄＢ高域を増幅すれば、ＨＤ−ＳＤＩではおおよそ８５ｍ延長したケーブルでも波形等化が可能となる。ＳＤＩではおおよそ１２５ｍ延長したケーブルでも波形等化が可能となる。図３Ｆの本発明の１実施例の増幅回路を、送信に設け、図３Ｃまたは図３Ｄの本発明の１実施例の増幅回路を受信に設け、７ｄＢ低域を減衰させ２３ｄＢ高域を増幅すれば、ＳＤＩではおおよそ２５０ｍ延長したケーブルでも波形等化が可能となる。

図３Ｇは差動増幅器のＩＣ４５と伝送トランスのＴｉ、Ｔｏを用いた場合の本発明の１実施例の差動増幅回路のブロック図であり、増幅部１０９に用いた場合であるが送出の増幅部１０８に用いても良い。図４Ｇは本発明の１実施例の差動増幅回路の入出力波形図であり、図５Ｇは本発明の１実施例の差動増幅回路の動作の模式図である。図３Ｇの差動増幅回路は差動入力で差動出力なので部品が多くなるが、背景技術で説明した様に、差動増幅器は、増幅度４倍（＋１２ｄＢ）で１Ｖｐ−ｐなら３．９ＧＨｚ程度までの高周波数を増幅できる。そのため、１５００ＭｂｐｓのＨＤ−ＳＤＩにも対応できる。また、３００ＭｂｐｓのＳＤＩでは図５Ｇの増幅回路の動作の模式図の様に、高周波数増幅に余裕ができるので、フェライトビーズの周波数特性のインピーダンス変化がより大きくなれば、より長いケーブルが補正できる。図３ＧにおいてＣ１〜Ｃ４は直流除去用の結合容量であり、Ｒｉは増幅部１０９の入力抵抗、Ｒ１とＲ６＝Ｒ１とは差動増幅器ＩＣ４５の入力抵抗であり、Ｒ２とＲ７＝Ｒ２とは差動増幅器ＩＣ４５の帰還抵抗であり、Ｒ９とＲ１０は差動増幅回路の出力抵抗である。不平衡の入力信号Vinは伝送トランスのＴｉで平衡に変換され、抵抗Ｒ１、Ｒ６＝Ｒ１と抵抗Ｒ２、Ｒ７＝Ｒ２と比で差動増幅器のＩＣ４５で増幅される。または差動増幅器ＩＣ４５の入力抵抗のＲ１とＲ６＝Ｒ１と差動増幅器ＩＣ４５の帰還のインピーダンス体Ｚ１、Ｚ２＝Ｚ１とのインピーダンス比で差動増幅器のＩＣ４５で増幅される。増幅された差動増幅器のＩＣ４５の平衡出力は出力抵抗Ｒ９、Ｒ１０を介して伝送トランスのＴｏで、不平衡の出力信号Voに変換される。本発明の１実施例の増幅部の入出力波形図の図４Ｇは図４Ａの入出力波形図と同等であるが、より高いクロック基本周波数のＳＤＩに対応できる。

本発明の１実施例の送出増幅回路のブロック図の図３Ｈと本発明の１実施例の送出増幅回路と増幅回路のブロック図の図３Ｉの双方向部１１２の切替器のＩＣ４６には、従来技術の非特許文献７の様な高速切換可能で導通抵抗が低いが通過信号振幅に余裕がないＦＥＴバススイッチのＩＣを用いる。ＦＥＴバススイッチのＩＣ内のＦＥＴのソースーゲート間電圧が約１Ｖ以上確保されないとバススイッチが導通されない。またＦＥＴバススイッチのＩＣ内のＦＥＴのソースーゲート間電圧が約２．５Ｖ以上確保されないとバススイッチの導通抵抗が下がりきらない。そのため、時ＩＣ４６を通過する信号は、ＩＣ４６の正電源電圧から約２．５Ｖ低い電圧以下に圧縮され、ＩＣ４６の正電源電圧から約１Ｖ低い電圧以下に制限される。そこで、図３Ｈと図３Ｉとで異なる工夫を行う。

図３Ｈは抵抗内蔵の演算増幅器ＩＣ４を用いた場合の本発明の１実施例の送出増幅回路のブロック図であり、図４Ｈは本発明の１実施例の送出増幅回路の入出力波形図であり、図５Ｈは本発明の１実施例の送出増幅回路の動作の模式図である。背景技術で説明した様に、抵抗内蔵の演算増幅器は０．１Ｖｐ−ｐの小振幅で増幅度５倍（＋１４ｄＢ）なら２．４ＧＨｚまでの高周波数を増幅でき、２Ｖｐ−ｐなら１．５ＧＨｚ程度までの高周波数を増幅できる。図３Ｈにおいて、Ｒ６は抵抗内蔵の演算増幅器ＩＣ４の入力抵抗であり、Ｒ７とＲ１４とはＩＣ４の帰還抵抗であり、Ｒoは出力抵抗である。図３ＨのＩＣ４は高速で広帯域な演算増幅器でも良い。双方向部１１２の切替器のＩＣ４６がＦＥＴバススイッチのＩＣであれば、ＩＣ４６が負電源と約２．５Ｖ以上の正電源とを有し、ＩＣ４６を通過するデジタル信号を接地電位とする。ＩＣ４６を通過する信号は、接地電位以下に圧縮されても、接地電位の小振幅信号は歪が防止される。ＩＣ４６の正電源を３．５Ｖ以上に高くすれば、接地電位のＩＣ４６を通過する２Ｖｐ−ｐ以下の信号は歪が防止される。

図３Ｈの送出増幅回路は抵抗帰還であり、本発明の１実施例の送出増幅回路の動作の模式図の図５Ｈの様に、増幅度を３次高調波までの周波数で一定として、本発明の１実施例の送出増幅回路の入出力波形図の図４Ｈの様に、入出力は基本的に振幅が相違するのみであり、図４Ａから図４Ｇの様にオーバーシュートが防止され、振幅を制限できる。

図３Ｈは抵抗内蔵の演算増幅器ＩＣ４でＲ１４をＲ６の数倍としたが、図３Ａや図３Ｇで、Ｚ１＝Ｚ２＝４Ｒ１＝４Ｒ６として図３Ａや図３Ｇの増幅部１０９を１０８や１３３の増幅部として用いても増幅度を３次高調波までの周波数で一定としてオーバーシュートを防止して振幅を制限できる。

図３Ｉは抗内蔵の演算増幅器ＩＣ４とＩＣ４９とを用いた場合の本発明の１実施例の送出増幅回路と、背景技術の非特許文献４の様にシャットダウン（ＳＤ）機能を有する演算増幅器ＩＣ４７とＩＣ４８とを用いた場合の本発明の１実施例の増幅回路のブロック図であり、送出の増幅部１０８と増幅部１３４に用いた場合であるが、送出の増幅部１３３と増幅部１０９に用いても良い。ＩＣ４７とＩＣ４８とは、ＳＤ機能端子の電圧が０Ｖでシャットダウンするので、機能端子名のＳＤに上線がついている。送出の増幅部１０８において、Ｒ１とＲ６とは演算増幅器ＩＣ４とＩＣ４９との入力抵抗であり、Ｒ２とＲ７とは演算増幅器ＩＣ４とＩＣ４９との帰還抵抗であり、Ｒｏは出力抵抗である。増幅部１３４において、Ｒｉは増幅部１３４の入力抵抗、Ｒ１２は演算増幅器ＩＣ４７とＩＣ４８との負入力の設置抵抗であり、Ｒ１２は演算増幅器ＩＣ４７の帰還抵抗であり、Ｚ１は演算増幅器ＩＣ４８の帰還のインピーダンス体であり、Ｒｏは出力抵抗である。演算増幅器ＩＣ１５は論理インバータＩＣであり、ＣＰＵ制御により演算増幅器ＩＣ４７が動作している場合はＩＣ４８をシャットダウンし、ＣＰＵ制御により演算増幅器ＩＣ４７がシャットダウンしている場合はＩＣ４８を動作させる。図３Ｉの双方向部１１２の切換器のＩＣ４６は説明の簡略化のため、切り替え器として図示したが、ＦＥＴバススイッチのＩＣの組み合わせである。

前述の様に、ＦＥＴバススイッチのＩＣ４６を通過する信号はＩＣ４６の正電源電圧から約２．５Ｖ低い電圧以下に圧縮される。そのため、本発明の１実施例の送出増幅回路と増幅回路のブロック図の図３Ｉでは、ＩＣ４６の正電源電圧を約２．５Ｖから５Ｖとし、結合容量Ｃ１〜Ｃ４とバイアス抵抗Ｒ５５＝Ｒ５６＝Ｒ５７＝Ｒ５８＜Ｒ５９＝Ｒ６０＝Ｒ６１＝Ｒ６２とにより、該ＦＥＴバススイッチのＩＣを通過するデジタル信号をかまたは前記ＦＥＴバススイッチのＩＣの正電源より２．５Ｖ以上低い電圧にバイアスする。ＩＣ４６の正電源電圧を約２．５ＶとするとＩＣ４６を通過する信号は、接地電位の微小振幅信号は歪が防止される。ＩＣ４６の正電源電圧を３ＶとするとＩＣ４６を通過する信号は、０．５Ｖ以下に圧縮されても、接地電位の０．５Ｖｐ−ｐ以下の信号は歪が防止される。ＩＣ４６の正電源を４．５Ｖ以上に高くすれば、接地電位のＩＣ４６を通過する２Ｖｐ−ｐ以下の信号は歪が防止される。

また、図３Ｉの双方向部１１２の切換器のＩＣ４６と図示しない双方向部１２１の切換器とが通過信号振幅の余裕を確保する対策として、ケーブル２の長さが長い場合は、本発明の１実施例の送出増幅回路の入出力波形図の図４Ｈの遠距離時のＲ１４側の様に増幅して、送信側では増幅度を３次高調波までの周波数で一定として振幅を制限し、受信側で基本波周波数以下の低周波数成分を減衰させ３次以上の高調波成分を増強する。つまり、伝送路が長い場合は、送信側では抵抗で帰還回路を構成した抵抗内蔵の演算増幅器で３次高調波までの周波数で一定の高増幅度とし、受信側では、負入力の接地抵抗と、基本波周波数インピーダンスが負入力抵抗の約半分で３次高調波周波数インピーダンスが負入力抵抗の約３倍のフェライトビーズを電流帰還演算増幅器の出力と負入力間に設けて基本波周波数以下の低周波数成分を減衰させ３次以上の高調波成分を増強させる。伝送路が短い場合は、送信側も受信側も抵抗で帰還回路を構成した演算増幅器で０ｄＢ（特性整合損失を除けば＋６ｄＢ）の増幅度ととする。図１のＩＣ４とＩＣ４９とＩＣ４７とＩＣ４８は高速で広帯域な演算増幅器でも良い。

図３Ｉの入出力特性は、送出の増幅部１０８の入出力波形は図４Ｈと同一であり、送出の増幅部１０８の増幅度の周波数特性は図５Ｈと同一である。送出の増幅部の増幅度を周波数で一定としてオーバーシュートを防止して振幅を制限できる。増幅部１３４の入出力波形は図４Ａの受信側と同一であり、増幅部１０８の増幅度の周波数特性は図５Ａの受信側と同一である。

図３Ａと図３Ｂと図３Ｅと図３Ｇと図３Ｈとで、増幅部の切換ＩＣで切換えるとしたが、１０８と１３３との増幅部が、長いケーブル用と短いケーブル用と各２組あり、図３Ｉの様に、双方向部１１２のアナログ切換ＩＣで切換えても良い。また、図３Ａと図３Ｂとは、シャットダウン（ＳＤ）機能付きの演算増幅器で切換えても良い。

１：撮像部、２：トライアックスケーブル、３：制御部、
１０１：レンズ部、１０２：撮像素子、
１０３，１２９，１４１：A/Dコンバータ（ADC）、
１０４，１２７，２０４、２１７：デジタル信号処理部、
１０５，１３６：映像圧縮部、
１０６：切換部、１１２，１２１：双方向部、
１０７，１３５：ENCODE部、１１６，１２５：DECODE部、
１１４，１２８，１３９，１４０：D/Aコンバータ（DAC）、
１０８，１０９，１３３，１３４，：増幅部、
１３８，１３９：増幅器、１１３，１３０：CPU、
１１５，１２６：映像伸縮部、１１９，１２２：波形等化器、
２１１、２１５：フィルタ、１２０，１４２：接栓、
２０８，２０９、２２２，２２４：MULTIPLEX部、
２１０，２１６：時分割双方向切換部
ＩＣ１，ＩＣ３，ＩＣ４７，ＩＣ４８：演算増幅器または演算増幅器と電流バッファ、
ＩＣ４，ＩＣ４９：抵抗内蔵の演算増幅器、
ＩＣ２，ＩＣ５〜ＩＣ１４，ＩＣ４６：アナログ切替器、
ＩＣ１５〜ＩＣ３４：ＣＭＯＳ論理バッファＩＣ、
ＩＣ３５〜ＩＣ４４：ＣＭＯＳ論理アンバッファＩＣ、
ＩＣ４５：差動増幅器、Ｔｉ，Ｔｏ：伝送トランス、
Ｚ１〜Ｚ２，Ｚ５〜Ｚ２４：フェライトビーズ、Ｃ１〜Ｃ１４：容量、
Ｒi：入力抵抗、Ｒｏ：出力抵抗、Ｒ１〜Ｒ６２：抵抗、
Ｖin：入力信号、Ｖo：出力信号、Ｖcc：正電源、Ｖee：負電源

Claims (5)

1. 一つの伝送路を介して双方向に、デジタル化した映像信号、音声信号、制御信号を含むデジタル信号を送受するデジタル映像信号多重伝送装置において、受信側に波形等化器を有し、送信側または受信側の波形等化器の前の少なくとも一方に前記デジタル信号の波形を増幅する増幅器と、前記デジタル信号の波形を増幅する増幅器の非反転増幅の負入力の接地抵抗または非反転増幅の正入力の接地抵抗または反転増幅の出力と反転極性の入力の入力抵抗または増幅器の出力抵抗または２段の増幅回路間の接続抵抗等の回路特性抵抗に比較して、前記デジタル信号の波形のクロック基本波周波数におけるインピーダンスが低く、前記デジタル信号の波形のクロック高調波周波数におけるインピーダンスが高いフェライトビーズを有し、前記波形等化器に入力する、前記デジタル信号の波形のクロック基本波周波数以下の低周波数成分を減衰し、前記デジタル信号の波形のクロック高調波成分を増強する事を特徴とする映像信号多重伝送装置。
2. 請求項１の伝送装置において、
   上記増幅器が演算増幅器であり、前記演算増幅器の負入力の接地抵抗または負入力の入力抵抗のいずれか一方を有し、上記フェライトビーズを前記演算増幅器の出力と前記演算増幅器の負入力間に設けること、
   あるいは上記増幅器が差動増幅器であり、前記差動増幅器の反転極性の入力の入力抵抗と前記差動増幅器の非反転極性の入力の入力抵抗とを有し、上記フェライトビーズ体を前記差動増幅器の非反転増幅の出力と反転極性の入力間と前記差動増幅器の反転増幅の出力と非反転極性の入力間とに設けること、
   あるいは上記増幅器がアンバッファインバータであり、前記アンバッファインバータの反転極性の入力の入力抵抗を有し、上記フェライトビーズを前記アンバッファインバータの出力と前記アンバッファインバータの反転極性の入力間に設けること、
   あるいは上記増幅器の少なくとも一部が、抵抗内蔵の演算増幅器であり、増幅器の２段の非反転増幅回路と接続抵抗と並列終端抵抗を有し、初段の非反転増幅の出力と同一極性の入力を前記デジタル信号波形と並列終端抵抗と直接接続し、２段目の出力と同一極性の入力を初段の非反転増幅の出力と接続抵抗で接続し、２段目の非反転増幅回路の正入力を接地する上記フェライトビーズを設けること、
   あるいは上記増幅器が、送信側のＣＭＯＳ論理出力ＩＣであり、前記ＣＭＯＳ論理出力ＩＣ出力と接地した上記フェライトビーズとを結合容量で接続すること、
   の少なくとも一方を特徴とする映像信号多重伝送装置。
3. 一つの伝送路を介して双方向に、デジタル化した映像信号、音声信号、制御信号を含むデジタル信号を送受するデジタル映像信号多重伝送装置において、受信側に波形等化器を有し、送信側または受信側の波形等化器の前の少なくとも一方に前記デジタル信号の波形を増幅する増幅器と、前記デジタル信号の波形を増幅する増幅器の非反転増幅の負入力の接地抵抗または非反転増幅の正入力の接地抵抗または反転増幅の出力と反転極性の入力の入力抵抗または増幅器の出力抵抗または２段の増幅回路間の接続抵抗等の回路特性抵抗に比較して、前記デジタル信号の波形のクロック基本波周波数におけるインピーダンスが低く、前記デジタル信号の波形のクロック高調波周波数におけるインピーダンスが高い、インダクタと容量と抵抗との並列接続したものと抵抗との直列接続したもの、または、前記デジタル信号の波形のクロック高調波周波数におけるインピーダンスが高い、インダクタと容量と抵抗との並列接続したものと抵抗との直列接続したものの近似の等価回路として表せるものの少なくとも一方（以下インピーダンス体）を有し、前記波形等化器に入力する、前記デジタル信号の波形のクロック基本波周波数以下の低周波数成分を減衰し、前記デジタル信号の波形のクロック高調波成分を増強する事を特徴とする映像信号多重伝送装置において、高域通過フィルタ（以下ＨＰＦ）と低域通過フィルタ（以下ＬＰＦ）とを有し、上記デジタル信号が映像シリアルデジタルインタフェース（以下ＳＤＩ）信号であり、送り返し方向のＳＤＩ信号は高い映像圧縮比で映像圧縮されており、順方向のＳＤＩ信号のクロックの基本波周波数と送り返し方向の映像圧縮されたＳＤＩ信号のクロックの基本波周波数との比が、前記順方向のＳＤＩ信号のパソロジカルパターンの最大長（２０等）と前記送り返し方向の映像圧縮されたＳＤＩ信号の波形のクロックの高調波次数（３等）との積（２５ＭＨｚと１５００ＭＨｚとの比６０等）倍以上異なり、前記順方向のＳＤＩ信号を前記ＨＰＦで通過させ、前記送り返し方向の映像圧縮されたＳＤＩ信号を前記ＬＰＦで通過させ、前記順方向のＳＤＩ信号と前記送り返し方向の映像圧縮されたＳＤＩ信号とを双方向伝送させる事を特徴とする映像信号多重伝送装置。
4. 請求項３の伝送装置において、
   上記増幅器が演算増幅器であり、前記演算増幅器の負入力の接地抵抗または負入力の入力抵抗のいずれか一方を有し、上記インピーダンス体を前記演算増幅器の出力と前記演算増幅器の負入力間に設けること、
   あるいは上記増幅器が差動増幅器であり、前記差動増幅器の反転極性の入力の入力抵抗と前記差動増幅器の非反転極性の入力の入力抵抗とを有し、上記インピーダンス体を前記差動増幅器の非反転増幅の出力と反転極性の入力間と前記差動増幅器の反転増幅の出力と非反転極性の入力間とに設けること、
   あるいは上記増幅器がアンバッファインバータであり、前記アンバッファインバータの反転極性の入力の入力抵抗を有し、上記インピーダンス体を前記アンバッファインバータの出力と前記アンバッファインバータの反転極性の入力間に設けること、
   あるいは上記増幅器の少なくとも一部が、抵抗内蔵の演算増幅器であり、増幅器の２段の非反転増幅回路と接続抵抗と並列終端抵抗を有し、初段の非反転増幅の出力と同一極性の入力を前記デジタル信号波形と並列終端抵抗と直接接続し、２段目の出力と同一極性の入力を初段の非反転増幅の出力と接続抵抗で接続し、２段目の非反転増幅回路の正入力を接地する上記インピーダンス体を設けること、
   あるいは上記増幅器が、送信側のＣＭＯＳ論理出力ＩＣであり、前記ＣＭＯＳ論理出力ＩＣ出力と接地した上記インピーダンス体とを結合容量で接続すること、
   の少なくとも一方を特徴とする映像信号多重伝送装置。
5. 請求項１乃至請求項４に記載された映像信号多重伝送装置のいずれか１つを具備する事を特徴とする撮像装置。