JP5350795B2 - 固体撮像素子 - Google Patents
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Description
この発明は、固体撮像素子に関するものである。
各画素毎に増幅機能を持たせ、走査回路により読み出す増幅型固体撮像装置すなわちＣＭＯＳイメージセンサが提案されている。ＣＭＯＳイメージセンサでは、１画素内に、光電変換部と増幅部と画素選択部及びリセット部が形成され、フォトダイオードからなる光電変換部の他に３個のＭＯＳトランジスタが用いられる（例えば、特許文献１）。すなわち、従来のCMOSイメージセンサは、４つの素子からなる。ＣＭＯＳセンサは、フォトダイオードからなる光電変換部で生成された電荷を蓄積し、蓄積した電荷を増幅部にて増幅し、画素選択部を用いて増幅した電荷を読み出す。
図１に、従来のＣＭＯＳイメージセンサの単位画素を示す。図１において、５は光電変換用フォトダイオード、１０１は増幅用トランジスタ、１０２はリセットトランジスタ、１０３は選択トランジスタ、１３は信号線、１１は画素選択クロックライン、１２はリセットクロックライン、１４は電源線、１１４はリセット用の電源線である。従来のＣＭＯＳイメージセンサの単位画素は、フォトダイオードの他に、３個のＭＯＳトランジスタ、計４素子を平面に持つ。すなわち、１画素の表面積に対する、受光部(フォトダイオード)の表面積の割合を大きくすることは、困難であった。
０．３５μｍ, 1ポリシリコン層, ２金属層ＣＭＯＳプロセスを用いた、従来のＣＭＯＳイメージセンサにおいて、１画素の表面積に対する受光部（フォトダイオード）の割合は１７%であると、報告されている（非特許文献１）。また、０．１５μｍ ｗｉｒｉｎｇ−ｒｕｌｅプロセスを用いたとき、１画素の表面積に対する、受光部（フォトダイオード）の表面積の割合は３０％であると、報告されている（非特許文献２）。
そこで、１画素の表面積に対する受光部の表面積の割合が大きいイメージセンサを提供することを課題とする。
本発明の１態様では、
ゲートとソースが光電変換用フォトダイオードとして機能し、ゲートが電荷蓄積部として機能し、電荷蓄積部の電荷を増幅する接合トランジスタからなる増幅用トランジスタと、
増幅用トランジスタのゲートにソースが接続され、電荷蓄積部をリセットするＭＯＳトランジスタからなるリセットトランジスタと、
増幅用トランジスタのドレインに陽極が接続され、リセットトランジスタのドレインに陰極が接続されたダイオードと、
増幅用トランジスタのソースに接続された画素選択線と、
ダイオードの陰極に接続された信号線と、
で構成された固体撮像素子が提供される。
ゲートとソースが光電変換用フォトダイオードとして機能し、ゲートが電荷蓄積部として機能し、電荷蓄積部の電荷を増幅する接合トランジスタからなる増幅用トランジスタと、
増幅用トランジスタのゲートにソースが接続され、電荷蓄積部をリセットするＭＯＳトランジスタからなるリセットトランジスタと、
増幅用トランジスタのドレインに陽極が接続され、リセットトランジスタのドレインに陰極が接続されたダイオードと、
増幅用トランジスタのソースに接続された画素選択線と、
ダイオードの陰極に接続された信号線と、
で構成された固体撮像素子が提供される。
本発明の別の態様は、固体撮像素子の駆動方法が提供される。
すなわち、前記画素選択線に第１の駆動電圧を印加し、前記信号線に第２の駆動電圧を印加し、前記ゲートに第３の駆動電圧を印加することにより、前記電荷蓄積部のリセットを行う。
また、前記画素選択線に前記第１の駆動電圧を印加し、前記ゲートに前記第１の駆動電圧を印加し、前記信号線に前記第１の駆動電圧を印加することにより、受光を行い前記電荷蓄積部に蓄積した電荷量を変化させる。
また、前記画素選択線に前記第２の駆動電圧、前記ゲートに前記第１の駆動電圧、前記信号線に前記第１の駆動電圧を印加することにより、前記電荷蓄積部に蓄積した電荷を増幅し、読み出し電流を流し、読み出しを行う。
すなわち、前記画素選択線に第１の駆動電圧を印加し、前記信号線に第２の駆動電圧を印加し、前記ゲートに第３の駆動電圧を印加することにより、前記電荷蓄積部のリセットを行う。
また、前記画素選択線に前記第１の駆動電圧を印加し、前記ゲートに前記第１の駆動電圧を印加し、前記信号線に前記第１の駆動電圧を印加することにより、受光を行い前記電荷蓄積部に蓄積した電荷量を変化させる。
また、前記画素選択線に前記第２の駆動電圧、前記ゲートに前記第１の駆動電圧、前記信号線に前記第１の駆動電圧を印加することにより、前記電荷蓄積部に蓄積した電荷を増幅し、読み出し電流を流し、読み出しを行う。
また、本発明の好ましい態様では、
基板上に配列された固体撮像素子を備えた固体撮像装置であって、
前記固体撮像素子は、
基板上に形成された信号線と、
前記信号線の上に配置される島状半導体と、
前記島状半導体の上部に接続された画素選択線とを含んでおり、
前記島状半導体は、
前記島状半導体の下部に配置され、前記信号線に接続された第１の半導体層と、
前記第１の半導体層の上側に隣接する第２の半導体層と、
前記第２の半導体層に絶縁膜を介して接続されたゲートと、
前記第２の半導体層に接続された、受光すると電荷量が変化する第３の半導体層からなる前記電荷蓄積部と、
前記第２の半導体層と前記第３の半導体層の上側に隣接し、前記画素選択線に接続された第４の半導体層と、を備え、
前記固体撮像素子は、基板上にハニカム状に配列される固体撮像装置が提供される。
基板上に配列された固体撮像素子を備えた固体撮像装置であって、
前記固体撮像素子は、
基板上に形成された信号線と、
前記信号線の上に配置される島状半導体と、
前記島状半導体の上部に接続された画素選択線とを含んでおり、
前記島状半導体は、
前記島状半導体の下部に配置され、前記信号線に接続された第１の半導体層と、
前記第１の半導体層の上側に隣接する第２の半導体層と、
前記第２の半導体層に絶縁膜を介して接続されたゲートと、
前記第２の半導体層に接続された、受光すると電荷量が変化する第３の半導体層からなる前記電荷蓄積部と、
前記第２の半導体層と前記第３の半導体層の上側に隣接し、前記画素選択線に接続された第４の半導体層と、を備え、
前記固体撮像素子は、基板上にハニカム状に配列される固体撮像装置が提供される。
また、本発明の好ましい態様では、前記第１の半導体層はｎ+型拡散層であり、前記第２の半導体層はｐ型不純物添加領域であり、前記第３の半導体層はn型拡散層であり、前記第４の半導体層はｐ+型拡散層である。
前記ｐ+型拡散層と、ｎ型拡散層とは、光電変換用フォトダイオードとして機能し、
前記ｐ+型拡散層と、ｎ型拡散層と、ｐ型不純物添加領域とは、増幅用トランジスタとして機能し、
前記第１の半導体層のｎ+型拡散層と、ｐ型不純物添加領域と、ｎ型拡散層とゲートとは、リセットトランジスタとして機能し、
前記ｐ型不純物添加領域と、ｎ+型拡散層とは、ダイオードとして機能する。
前記ｐ+型拡散層と、ｎ型拡散層とは、光電変換用フォトダイオードとして機能し、
前記ｐ+型拡散層と、ｎ型拡散層と、ｐ型不純物添加領域とは、増幅用トランジスタとして機能し、
前記第１の半導体層のｎ+型拡散層と、ｐ型不純物添加領域と、ｎ型拡散層とゲートとは、リセットトランジスタとして機能し、
前記ｐ型不純物添加領域と、ｎ+型拡散層とは、ダイオードとして機能する。
また、本発明の好ましい態様では、前記固体撮像素子において、前記島状半導体は円柱形状である。
また、本発明の好ましい態様では、前記固体撮像素子において、前記島状半導体は六角柱形状である。
また、本発明の好ましい態様では、前記固体撮像装置において、前記固体撮像素子は、基板上にn行m列（n、mは1以上）として行列状に配列され、前記島状半導体は円柱形状である。
また、本発明の好ましい態様では、前記固体撮像装置において、前記固体撮像素子は、基板上にn行m列（n、mは1以上）として行列状に配列され、前記島状半導体は四角柱形状である。
また、本発明の好ましい態様では、前記第１の半導体層はｎ+型拡散層であり、前記第２の半導体層はｐ型不純物添加領域であり、前記第３の半導体層はn型拡散層であり、前記第４の半導体層はｐ+型拡散層である。
前記ｐ+型拡散層と、ｎ型拡散層とは、光電変換用フォトダイオードとして機能し、
前記ｐ+型拡散層と、ｎ型拡散層と、ｐ型不純物添加領域とは、増幅用トランジスタとして機能し、
前記第１の半導体層のｎ+型拡散層と、ｐ型不純物添加領域と、ｎ型拡散層とゲートとは、リセットトランジスタとして機能し、
前記ｐ型不純物添加領域と、ｎ+型拡散層とは、ダイオードとして機能する。
前記ｐ+型拡散層と、ｎ型拡散層とは、光電変換用フォトダイオードとして機能し、
前記ｐ+型拡散層と、ｎ型拡散層と、ｐ型不純物添加領域とは、増幅用トランジスタとして機能し、
前記第１の半導体層のｎ+型拡散層と、ｐ型不純物添加領域と、ｎ型拡散層とゲートとは、リセットトランジスタとして機能し、
前記ｐ型不純物添加領域と、ｎ+型拡散層とは、ダイオードとして機能する。
また、本発明の好ましい態様では、
固体撮像素子の製造方法であって、
基板上に信号線を形成する工程と、
前記信号線上の島状半導体を形成する工程と、
前記島状半導体下部の前記信号線に接続された第１の半導体層を形成する工程と、
前記第１の半導体層の上側に隣接する第２の半導体層を形成する工程と、
前記第１の半導体層上に隣接する第２の半導体層に絶縁膜を介して接続されたゲートを形成する工程と、
前記第２の半導体層に接続された第３の半導体層を形成する工程と、
前記第２の半導体層と前記第３の半導体層の上側に隣接する第４の半導体層を形成する工程と、
前記第４の半導体層に接続する画素選択線を形成する工程と、
を含むことを特徴とする前記固体撮像素子の製造方法が提供される。
固体撮像素子の製造方法であって、
基板上に信号線を形成する工程と、
前記信号線上の島状半導体を形成する工程と、
前記島状半導体下部の前記信号線に接続された第１の半導体層を形成する工程と、
前記第１の半導体層の上側に隣接する第２の半導体層を形成する工程と、
前記第１の半導体層上に隣接する第２の半導体層に絶縁膜を介して接続されたゲートを形成する工程と、
前記第２の半導体層に接続された第３の半導体層を形成する工程と、
前記第２の半導体層と前記第３の半導体層の上側に隣接する第４の半導体層を形成する工程と、
前記第４の半導体層に接続する画素選択線を形成する工程と、
を含むことを特徴とする前記固体撮像素子の製造方法が提供される。
また、本発明の好ましい態様では、
固体撮像素子の製造方法であって、
酸化膜上に、p型シリコンを形成し、ｐ型シリコン上に、窒化膜を堆積し、シリコン酸化膜堆積し、
レジストを形成し、酸化膜エッチングを行い、窒化膜エッチングを行い、レジストを剥離し、信号線を形成するための酸化膜マスクと窒化膜マスクを形成し、
ｐ型シリコンをエッチングし、信号線を形成する工程と、
島状半導体を形成するためのレジストを形成し、
酸化膜、窒化膜をエッチングし、
レジストを剥離し、
ｐ型シリコンをエッチングし、島状半導体を形成する工程と、
酸化膜を堆積し、平坦化し、エッチバックを行い、
酸化を行い酸化膜を形成し、
イオン注入時のマスクとするため、ポリシリコンを堆積し、エッチバックし、サイドウォール状に残す工程と、
酸化膜を剥離しリンを注入する場所を露出し、
イオン注入時のイオンチャネリング防止のため酸化膜を形成し、
リンをイオン注入し、熱工程を行い、信号線とｎ+型拡散層を形成する工程と、
ポリシリコン、酸化膜を剥離し、
酸化膜を堆積し、平坦化し、エッチバックし、酸化膜層を形成し、
ゲート酸化を行いゲート酸化膜を形成し、ポリシリコンを堆積し、平坦化を行い、エッチバックを行い、
ゲートのためのレジストを形成し、
ポリシリコンをエッチングし、ゲートを形成する工程と、
レジストを剥離し、
シリコン柱の側壁の薄い酸化膜を剥離し、イオン注入時のイオンチャネリング防止のため、シリコン柱側壁とゲートのポリシリコンを酸化し、酸化膜を形成し、
リンを注入し、ｎ型拡散層を形成する工程と、
窒化膜を剥離し、
酸化膜を堆積し、平坦化し、エッチバックし、酸化膜層を形成し、
イオン注入時のイオンチャネリング防止のため酸化し、酸化膜を形成し、
ボロンを注入し、熱工程を行い、ｐ+型拡散層を形成する工程と、
酸化膜を剥離し、
金属を堆積し、平坦化し、エッチバックし、
画素選択線のためのレジストを形成し、
金属をエッチングし、画素選択線を形成する工程と、
をさらに含むことを特徴とする前記固体撮像素子の製造方法が提供される。
固体撮像素子の製造方法であって、
酸化膜上に、p型シリコンを形成し、ｐ型シリコン上に、窒化膜を堆積し、シリコン酸化膜堆積し、
レジストを形成し、酸化膜エッチングを行い、窒化膜エッチングを行い、レジストを剥離し、信号線を形成するための酸化膜マスクと窒化膜マスクを形成し、
ｐ型シリコンをエッチングし、信号線を形成する工程と、
島状半導体を形成するためのレジストを形成し、
酸化膜、窒化膜をエッチングし、
レジストを剥離し、
ｐ型シリコンをエッチングし、島状半導体を形成する工程と、
酸化膜を堆積し、平坦化し、エッチバックを行い、
酸化を行い酸化膜を形成し、
イオン注入時のマスクとするため、ポリシリコンを堆積し、エッチバックし、サイドウォール状に残す工程と、
酸化膜を剥離しリンを注入する場所を露出し、
イオン注入時のイオンチャネリング防止のため酸化膜を形成し、
リンをイオン注入し、熱工程を行い、信号線とｎ+型拡散層を形成する工程と、
ポリシリコン、酸化膜を剥離し、
酸化膜を堆積し、平坦化し、エッチバックし、酸化膜層を形成し、
ゲート酸化を行いゲート酸化膜を形成し、ポリシリコンを堆積し、平坦化を行い、エッチバックを行い、
ゲートのためのレジストを形成し、
ポリシリコンをエッチングし、ゲートを形成する工程と、
レジストを剥離し、
シリコン柱の側壁の薄い酸化膜を剥離し、イオン注入時のイオンチャネリング防止のため、シリコン柱側壁とゲートのポリシリコンを酸化し、酸化膜を形成し、
リンを注入し、ｎ型拡散層を形成する工程と、
窒化膜を剥離し、
酸化膜を堆積し、平坦化し、エッチバックし、酸化膜層を形成し、
イオン注入時のイオンチャネリング防止のため酸化し、酸化膜を形成し、
ボロンを注入し、熱工程を行い、ｐ+型拡散層を形成する工程と、
酸化膜を剥離し、
金属を堆積し、平坦化し、エッチバックし、
画素選択線のためのレジストを形成し、
金属をエッチングし、画素選択線を形成する工程と、
をさらに含むことを特徴とする前記固体撮像素子の製造方法が提供される。
また、本発明の好ましい態様では、前記第２の半導体層の一部は円柱形状であり、前記ゲートは、前記絶縁膜を介して、前記第２の半導体層の一部の外周を取り囲む。
前記第２の半導体層の他の一部は円柱形状であり、前記第３の半導体層は、前記第２の半導体層の前記他の一部の外周を取り囲む。
前記第２の半導体層の他の一部は円柱形状であり、前記第３の半導体層は、前記第２の半導体層の前記他の一部の外周を取り囲む。
従来のＣＭＯＳイメージセンサの単位画素は、フォトダイオードの他に、3個のＭＯＳトランジスタ、計４素子を平面に持つ。すなわち、１画素の表面積に対する、受光部(フォトダイオード)の表面積の割合を大きくすることは難しい。０．１５μｍ ｗｉｒｉｎｇ-ｒｕｌｅプロセスを用いたとき、１画素の表面積に対する、受光部（フォトダイオード）の表面積の割合は３０％であると、報告されている。
本発明では、
ゲートとソースが光電変換用フォトダイオードとして機能し、ゲートが電荷蓄積部として機能し、電荷蓄積部の電荷を増幅する接合トランジスタからなる増幅用トランジスタと、
増幅用トランジスタのゲートにソースが接続され、電荷蓄積部をリセットするＭＯＳトランジスタからなるリセットトランジスタと、
増幅用トランジスタのドレインに陽極が接続され、リセットトランジスタのドレインに陰極が接続されたダイオードと、
増幅用トランジスタのソースに接続された画素選択線と、
ダイオードの陰極に接続された信号線と、
で構成された固体撮像素子である。
すなわち、光電変換部と増幅部と画素選択部及びリセット部を、接合トランジスタからなる増幅用トランジスタと、ＭＯＳトランジスタからなるリセットトランジスタと、ダイオード、計３素子で構成するため、１画素中の素子数を減らすことができる。
本発明では、
ゲートとソースが光電変換用フォトダイオードとして機能し、ゲートが電荷蓄積部として機能し、電荷蓄積部の電荷を増幅する接合トランジスタからなる増幅用トランジスタと、
増幅用トランジスタのゲートにソースが接続され、電荷蓄積部をリセットするＭＯＳトランジスタからなるリセットトランジスタと、
増幅用トランジスタのドレインに陽極が接続され、リセットトランジスタのドレインに陰極が接続されたダイオードと、
増幅用トランジスタのソースに接続された画素選択線と、
ダイオードの陰極に接続された信号線と、
で構成された固体撮像素子である。
すなわち、光電変換部と増幅部と画素選択部及びリセット部を、接合トランジスタからなる増幅用トランジスタと、ＭＯＳトランジスタからなるリセットトランジスタと、ダイオード、計３素子で構成するため、１画素中の素子数を減らすことができる。
また、本発明では、
基板上に形成された信号線と、
前記信号線の上に配置される島状半導体と、
前記島状半導体の上部に接続された画素選択線とを含む固体撮像素子であって、
前記島状半導体は、
前記島状半導体の下部に配置され、前記信号線に接続された第１の半導体層と、
前記第１の半導体層の上側に隣接する第２の半導体層と、
前記第２の半導体層に絶縁膜を介して接続されたゲートと、
前記第２の半導体層に接続された、受光すると電荷量が変化する第３の半導体層からなる前記電荷蓄積部と、
前記第２の半導体層と前記第３の半導体層の上側に隣接し、前記画素選択線に接続された第４の半導体層とを備えた固体撮像素子が提供される。
前記第３の半導体層と前記第４の半導体層は、光電変換用フォトダイオードとして機能し、
前記第２の半導体層と前記第３の半導体層と前記第４の半導体層とは、増幅用トランジスタとして機能し、
前記第１の半導体層と前記第２の半導体層と前記第３の半導体層と前記ゲートとはリセットトランジスタとして機能する。
これにより、光電変換部と増幅部と画素選択部及びリセット部をフォトダイオードの面積で実現するため、１画素の表面積に対する受光部の表面積の割合が大きいイメージセンサを可能とする。
基板上に形成された信号線と、
前記信号線の上に配置される島状半導体と、
前記島状半導体の上部に接続された画素選択線とを含む固体撮像素子であって、
前記島状半導体は、
前記島状半導体の下部に配置され、前記信号線に接続された第１の半導体層と、
前記第１の半導体層の上側に隣接する第２の半導体層と、
前記第２の半導体層に絶縁膜を介して接続されたゲートと、
前記第２の半導体層に接続された、受光すると電荷量が変化する第３の半導体層からなる前記電荷蓄積部と、
前記第２の半導体層と前記第３の半導体層の上側に隣接し、前記画素選択線に接続された第４の半導体層とを備えた固体撮像素子が提供される。
前記第３の半導体層と前記第４の半導体層は、光電変換用フォトダイオードとして機能し、
前記第２の半導体層と前記第３の半導体層と前記第４の半導体層とは、増幅用トランジスタとして機能し、
前記第１の半導体層と前記第２の半導体層と前記第３の半導体層と前記ゲートとはリセットトランジスタとして機能する。
これにより、光電変換部と増幅部と画素選択部及びリセット部をフォトダイオードの面積で実現するため、１画素の表面積に対する受光部の表面積の割合が大きいイメージセンサを可能とする。
また、固体撮像装置において、前記固体撮像素子をハニカム状に配置することにより、１画素の表面積に対する受光部の表面積の割合が大きいイメージセンサを可能とする。
以下、図面に示す実施形態に基づいてこの発明を記述する。なお、この発明は、これによって限定されるものではない。
この発明に係る固体撮像素子の等価回路を図２に示す。この発明に係る固体撮像素子は、フォトダイオード４０１と電荷蓄積部４０２と増幅用トランジスタ４０３とゲート(リセット線)４０６とリセットトランジスタ４０５とダイオード４０９と画素選択線４０４と信号線４０７からなる。
すなわち、光電変換部と増幅部と画素選択部及びリセット部を、接合トランジスタからなる増幅用トランジスタと、ＭＯＳトランジスタからなるリセットトランジスタと、ダイオード、計３素子で構成するため、従来のＣＭＯＳイメージセンサより１画素中の素子数を減らすことができる。
すなわち、光電変換部と増幅部と画素選択部及びリセット部を、接合トランジスタからなる増幅用トランジスタと、ＭＯＳトランジスタからなるリセットトランジスタと、ダイオード、計３素子で構成するため、従来のＣＭＯＳイメージセンサより１画素中の素子数を減らすことができる。
この発明に係る固体撮像素子の駆動方法を図３、図４、図５(ａ)、図５(ｂ)に示す。
はじめに、画素選択線４０４に０Ｖを印加し、信号線４０７に信号線電圧ＶH例えば１Ｖを印加し、ゲート(リセット線)４０６にＶH＋Ｖｔｈを印加することにより、電荷蓄積部４０２をＶHとしリセットを行う（図３）。ただし、Ｖｔｈはリセットトランジスタのしきい値電圧であり、例えば０．５Ｖである。
はじめに、画素選択線４０４に０Ｖを印加し、信号線４０７に信号線電圧ＶH例えば１Ｖを印加し、ゲート(リセット線)４０６にＶH＋Ｖｔｈを印加することにより、電荷蓄積部４０２をＶHとしリセットを行う（図３）。ただし、Ｖｔｈはリセットトランジスタのしきい値電圧であり、例えば０．５Ｖである。
次に、画素選択線４０４に０Ｖ、ゲート(リセット線)４０６に０Ｖを印加し、信号線４０７に０Ｖを印加することにより、フォトダイオード４０１に入射した光信号を電荷に変換し、変換された信号電荷を電荷蓄積部４０２に蓄積する。すなわち、光が入射すると、電荷蓄積部４０２の電圧は低下する(図４)。
次に、画素選択線４０４にＶH例えば１Ｖ、ゲート(リセット線)４０６に０Ｖ、信号線４０７に０Ｖを印加することにより、電荷蓄積部４０２に蓄積した電荷が増幅され、読み出し電流Ｉｒｅａｄ４０８が流れ、電流Ｉｒｅａｄ４０８がダイオード４０９を流れ、読み出される。光が強い程、電荷蓄積部４０２の電圧は低下し、電流は流れる(図５(ａ))。また、フォトダイオードに光が入射しなかった場合、電荷蓄積部４０２の電圧は、ＶH例えば１Ｖであり、電流は流れない（図５(ｂ)）。
以上の駆動方法により、フォトダイオードからなる光電変換部で生成された電荷を蓄積し、蓄積した電荷を増幅部にて増幅し、画素選択部を用いて増幅した電荷を読み出すことができる。
以上の駆動方法により、フォトダイオードからなる光電変換部で生成された電荷を蓄積し、蓄積した電荷を増幅部にて増幅し、画素選択部を用いて増幅した電荷を読み出すことができる。
この発明に係る固体撮像素子１個の鳥瞰図を図６に示す。また、図７(ａ)は、図６のＸ1−Ｘ1'断面図であり、図７(ｂ)は図７(ａ)の等価回路図であり、図８(ａ)は、図６のＹ1−Ｙ1'断面図であり、図８(ｂ)は図８(ａ)の等価回路図である。
本発明では、
シリコン基板１６０上に、酸化膜１６１が形成され、酸化膜１６１上に信号線１５４が形成され、
前記信号線の上に島状半導体が形成され、前記島状半導体は、
前記島状半導体下部の、前記信号線に接続されたｎ+型拡散層１５３と、
前記ｎ+型拡散層の上側に隣接するｐ型不純物添加領域１５２と、
前記ｐ型不純物添加領域に絶縁膜を介して接続されたゲート１５５と、
前記第ｐ型不純物添加領域に接続された、受光すると電荷量が変化するｎ型拡散層からなる電荷蓄積部１５１と、
前記ｐ型不純物添加領域と前記ｎ型拡散層の上側に隣接するｐ+型拡散層１５０と、を備え、
前記島状半導体上部の前記ｐ+型拡散層に接続する画素選択線１５６が形成される。
層間絶縁膜として、酸化膜１５７が形成される。
ｐ+型拡散層１５０と、ｎ型拡散層１５１とは、光電変換用フォトダイオード１６４として機能し、
ｐ+型拡散層１５０と、ｎ型拡散層１５１と、ｐ型不純物添加領域１５２とは、増幅用トランジスタ１６５として機能し、
ｎ+型拡散層１５３と、ｐ型不純物添加領域１５２と、ｎ型拡散層１５１とゲート１５５とは、リセットトランジスタ１６３として機能し、
ｐ型不純物添加領域１５２と、ｎ+型拡散層１５３とは、ダイオード１６２として機能する。
本発明では、
シリコン基板１６０上に、酸化膜１６１が形成され、酸化膜１６１上に信号線１５４が形成され、
前記信号線の上に島状半導体が形成され、前記島状半導体は、
前記島状半導体下部の、前記信号線に接続されたｎ+型拡散層１５３と、
前記ｎ+型拡散層の上側に隣接するｐ型不純物添加領域１５２と、
前記ｐ型不純物添加領域に絶縁膜を介して接続されたゲート１５５と、
前記第ｐ型不純物添加領域に接続された、受光すると電荷量が変化するｎ型拡散層からなる電荷蓄積部１５１と、
前記ｐ型不純物添加領域と前記ｎ型拡散層の上側に隣接するｐ+型拡散層１５０と、を備え、
前記島状半導体上部の前記ｐ+型拡散層に接続する画素選択線１５６が形成される。
層間絶縁膜として、酸化膜１５７が形成される。
ｐ+型拡散層１５０と、ｎ型拡散層１５１とは、光電変換用フォトダイオード１６４として機能し、
ｐ+型拡散層１５０と、ｎ型拡散層１５１と、ｐ型不純物添加領域１５２とは、増幅用トランジスタ１６５として機能し、
ｎ+型拡散層１５３と、ｐ型不純物添加領域１５２と、ｎ型拡散層１５１とゲート１５５とは、リセットトランジスタ１６３として機能し、
ｐ型不純物添加領域１５２と、ｎ+型拡散層１５３とは、ダイオード１６２として機能する。
また、上記固体撮像素子を、ハニカム状に配置した固体撮像素子行列（固体撮像装置）の平面図を図９に示す。また、図１０は鳥瞰図である。図１１は図１０のＺ1−Ｚ1'断面図であり、図１２は図１０のＺ2−Ｚ2'断面図であり、図１３は図１０のＺ3−Ｚ3'断面図であり、図１４は図１０のＺ4−Ｚ4'断面図である。図１５は図１０のＺ5−Ｚ5'断面図である。
図１０に示される例では、固体撮像素子行列（固体撮像装置）は、シリコン基板上に、
ｐ+型拡散層２０１，２０２，２０３を有する固体撮像素子を所定間隔(垂直画素ピッチＶＰ)で垂直方向に配列した第１の固体撮像素子列と、
ｐ+型拡散層２０４，２０５，２０６を有する固体撮像素子を第１の固体撮像素子列と同じ間隔で垂直方向に配列し、且つ第１の固体撮像素子列に対して垂直方向に垂直画素ピッチVPに対して１/２ずらして配置された第２の固体撮像素子列と、
ｐ+型拡散層２０７，２０８，２０９を有する固体撮像素子を第１の固体撮像素子列と同じ間隔で垂直方向に配列した第３の固体撮像素子列と、
で構成された素子列を水平方向に複数並べて構成されている。
図１０に示される例では、固体撮像素子行列（固体撮像装置）は、シリコン基板上に、
ｐ+型拡散層２０１，２０２，２０３を有する固体撮像素子を所定間隔(垂直画素ピッチＶＰ)で垂直方向に配列した第１の固体撮像素子列と、
ｐ+型拡散層２０４，２０５，２０６を有する固体撮像素子を第１の固体撮像素子列と同じ間隔で垂直方向に配列し、且つ第１の固体撮像素子列に対して垂直方向に垂直画素ピッチVPに対して１/２ずらして配置された第２の固体撮像素子列と、
ｐ+型拡散層２０７，２０８，２０９を有する固体撮像素子を第１の固体撮像素子列と同じ間隔で垂直方向に配列した第３の固体撮像素子列と、
で構成された素子列を水平方向に複数並べて構成されている。
隣り合う第１の固体撮像素子列及び隣り合う第２の固体撮像素子列及び第３の固体撮像素子列は、垂直画素ピッチを√３／２倍した間隔（水平画素ピッチＨＰ）で配置される。
即ち、固体撮像素子は、いわゆるハニカム状に配列されている。
即ち、固体撮像素子は、いわゆるハニカム状に配列されている。
第１の固体撮像素子列のｐ+型拡散層２０１，２０２，２０３は、画素選択線２１０に接続される。
第２の固体撮像素子列のｐ+型拡散層２０４，２０５，２０６は、画素選択線２１１に接続される。
第３の固体撮像素子列のｐ+型拡散層２０７，２０８，２０９は、画素選択線２１２に接続される。
第２の固体撮像素子列のｐ+型拡散層２０４，２０５，２０６は、画素選択線２１１に接続される。
第３の固体撮像素子列のｐ+型拡散層２０７，２０８，２０９は、画素選択線２１２に接続される。
第１の固体撮像素子列のｐ型不純物添加領域２２２，２２３，２２４は、絶縁膜を介してゲート２３１に接続される。
第２の固体撮像素子列のｐ型不純物添加領域２２５，２２６，２２７は、絶縁膜を介してゲート２３２に接続される。
第３の固体撮像素子列のｐ型不純物添加領域２２８，２２９，２３０は、絶縁膜を介してゲート２３３に接続される。
第２の固体撮像素子列のｐ型不純物添加領域２２５，２２６，２２７は、絶縁膜を介してゲート２３２に接続される。
第３の固体撮像素子列のｐ型不純物添加領域２２８，２２９，２３０は、絶縁膜を介してゲート２３３に接続される。
第１の固体撮像素子列のｐ型不純物添加領域２２２，２２３，２２４は、受光すると電荷量が変化するｎ型拡散層からなる電荷蓄積部２１３，２１４，２１５に接続される。
第２の固体撮像素子列のｐ型不純物添加領域２２５，２２６，２２７は、受光すると電荷量が変化するｎ型拡散層からなる電荷蓄積部２１６，２１７，２１８に接続される。
第３の固体撮像素子列のｐ型不純物添加領域２２８，２２９，２３０は、受光すると電荷量が変化するｎ型拡散層からなる電荷蓄積部２１９，２２０，２２１に接続される。
第２の固体撮像素子列のｐ型不純物添加領域２２５，２２６，２２７は、受光すると電荷量が変化するｎ型拡散層からなる電荷蓄積部２１６，２１７，２１８に接続される。
第３の固体撮像素子列のｐ型不純物添加領域２２８，２２９，２３０は、受光すると電荷量が変化するｎ型拡散層からなる電荷蓄積部２１９，２２０，２２１に接続される。
ｐ+型拡散層２０１，２０４，２０７を有する固体撮像素子のｎ+型拡散層２３４，２３７，２４０は、信号線２４３に接続される。
ｐ+型拡散層２０２，２０５，２０８を有する固体撮像素子のｎ+型拡散層２３５，２３８，２４１は、信号線２４４に接続される。
ｐ+型拡散層２０３，２０６，２０９を有する固体撮像素子のｎ+型拡散層２３６，２３９，２４２は、信号線２４５に接続される。
ｐ+型拡散層２０２，２０５，２０８を有する固体撮像素子のｎ+型拡散層２３５，２３８，２４１は、信号線２４４に接続される。
ｐ+型拡散層２０３，２０６，２０９を有する固体撮像素子のｎ+型拡散層２３６，２３９，２４２は、信号線２４５に接続される。
また、図１６は図９のＸ2−Ｘ2'断面図であり、図１７は図９のＹ2−Ｙ2'断面図である。
シリコン基板２５０上に、酸化膜２５１が形成され、酸化膜２５１上に信号線２４５が形成され、
前記信号線の上に島状半導体が形成され、前記島状半導体は、
前記島状半導体下部の、前記信号線に接続されたｎ+型拡散層２３６と、
前記ｎ+型拡散層の上側に隣接するｐ型不純物添加領域２２４と、
前記ｐ型不純物添加領域に絶縁膜を介して接続されたゲート２３１と、
前記第ｐ型不純物添加領域に接続された、受光すると電荷量が変化するｎ型拡散層からなる電荷蓄積部２１５と、
前記ｐ型不純物添加領域と前記ｎ型拡散層の上側に隣接するｐ+型拡散層２０３と、を備え、
前記島状半導体上部の前記ｐ+型拡散層に接続する画素選択線２１０が形成され、
シリコン基板２５０上に、酸化膜２５１が形成され、酸化膜２５１上に信号線２４５が形成され、
前記信号線の上に島状半導体が形成され、前記島状半導体は、
前記島状半導体下部の、前記信号線に接続されたｎ+型拡散層２４２と、
前記ｎ+型拡散層の上側に隣接するｐ型不純物添加領域２３０と、
前記ｐ型不純物添加領域に絶縁膜を介して接続されたゲート２３３と、
前記第ｐ型不純物添加領域に接続された、受光すると電荷量が変化するｎ型拡散層からなる電荷蓄積部２２１と、
前記ｐ型不純物添加領域と前記ｎ型拡散層の上側に隣接するｐ+型拡散層２０９と、を備え、
前記島状半導体上部の前記ｐ+型拡散層に接続する画素選択線２１２が形成される。
画素選択線２１０，２１２の間には、画素選択線２１１が配線される。
ゲート２３１，２３３の間には、ゲート２３２が配線される。
層間絶縁膜として、酸化膜２４６が形成される。
前記信号線の上に島状半導体が形成され、前記島状半導体は、
前記島状半導体下部の、前記信号線に接続されたｎ+型拡散層２３６と、
前記ｎ+型拡散層の上側に隣接するｐ型不純物添加領域２２４と、
前記ｐ型不純物添加領域に絶縁膜を介して接続されたゲート２３１と、
前記第ｐ型不純物添加領域に接続された、受光すると電荷量が変化するｎ型拡散層からなる電荷蓄積部２１５と、
前記ｐ型不純物添加領域と前記ｎ型拡散層の上側に隣接するｐ+型拡散層２０３と、を備え、
前記島状半導体上部の前記ｐ+型拡散層に接続する画素選択線２１０が形成され、
シリコン基板２５０上に、酸化膜２５１が形成され、酸化膜２５１上に信号線２４５が形成され、
前記信号線の上に島状半導体が形成され、前記島状半導体は、
前記島状半導体下部の、前記信号線に接続されたｎ+型拡散層２４２と、
前記ｎ+型拡散層の上側に隣接するｐ型不純物添加領域２３０と、
前記ｐ型不純物添加領域に絶縁膜を介して接続されたゲート２３３と、
前記第ｐ型不純物添加領域に接続された、受光すると電荷量が変化するｎ型拡散層からなる電荷蓄積部２２１と、
前記ｐ型不純物添加領域と前記ｎ型拡散層の上側に隣接するｐ+型拡散層２０９と、を備え、
前記島状半導体上部の前記ｐ+型拡散層に接続する画素選択線２１２が形成される。
画素選択線２１０，２１２の間には、画素選択線２１１が配線される。
ゲート２３１，２３３の間には、ゲート２３２が配線される。
層間絶縁膜として、酸化膜２４６が形成される。
また、シリコン基板２５０上に、酸化膜２５１が形成され、酸化膜２５１上に信号線２４５が形成され、
前記信号線の上に島状半導体が形成され、前記島状半導体は、
前記島状半導体下部の、前記信号線に接続されたｎ+型拡散層２４２と、
前記ｎ+型拡散層の上側に隣接するｐ型不純物添加領域２３０と、
前記ｐ型不純物添加領域に絶縁膜を介して接続されたゲート２３３と、
前記第ｐ型不純物添加領域に接続された、受光すると電荷量が変化するｎ型拡散層からなる電荷蓄積部２２１と、
前記ｐ型不純物添加領域と前記ｎ型拡散層の上側に隣接するｐ+型拡散層２０９と、を備え、
前記島状半導体上部の前記ｐ+型拡散層に接続する画素選択線２１２が形成される。
シリコン基板２５０上に、酸化膜２５１が形成され、酸化膜２５１上に信号線２４４が形成され、
前記信号線の上に島状半導体が形成され、前記島状半導体は、
前記島状半導体下部の、前記信号線に接続されたｎ+型拡散層２４１と、
前記ｎ+型拡散層の上側に隣接するｐ型不純物添加領域２２９と、
前記ｐ型不純物添加領域に絶縁膜を介して接続されたゲート２３３と、
前記第ｐ型不純物添加領域に接続された、受光すると電荷量が変化するｎ型拡散層からなる電荷蓄積部２２０と、
前記ｐ型不純物添加領域と前記ｎ型拡散層の上側に隣接するｐ+型拡散層２０８と、を備え、
前記島状半導体上部の前記ｐ+型拡散層に接続する画素選択線２１２が形成される。
シリコン基板２５０上に、酸化膜２５１が形成され、酸化膜２５１上に信号線２４３が形成され、
前記信号線の上に島状半導体が形成され、前記島状半導体は、
前記島状半導体下部の、前記信号線に接続されたｎ+型拡散層２４０と、
前記ｎ+型拡散層の上側に隣接するｐ型不純物添加領域２２８と、
前記ｐ型不純物添加領域に絶縁膜を介して接続されたゲート２３３と、
前記第ｐ型不純物添加領域に接続された、受光すると電荷量が変化するｎ型拡散層からなる電荷蓄積部２１９と、
前記ｐ型不純物添加領域と前記n型拡散層の上側に隣接するｐ+型拡散層２０７と、を備え、
前記島状半導体上部の前記ｐ+型拡散層に接続する画素選択線２１２が形成される。
層間絶縁膜として、酸化膜２４６が形成される。
前記信号線の上に島状半導体が形成され、前記島状半導体は、
前記島状半導体下部の、前記信号線に接続されたｎ+型拡散層２４２と、
前記ｎ+型拡散層の上側に隣接するｐ型不純物添加領域２３０と、
前記ｐ型不純物添加領域に絶縁膜を介して接続されたゲート２３３と、
前記第ｐ型不純物添加領域に接続された、受光すると電荷量が変化するｎ型拡散層からなる電荷蓄積部２２１と、
前記ｐ型不純物添加領域と前記ｎ型拡散層の上側に隣接するｐ+型拡散層２０９と、を備え、
前記島状半導体上部の前記ｐ+型拡散層に接続する画素選択線２１２が形成される。
シリコン基板２５０上に、酸化膜２５１が形成され、酸化膜２５１上に信号線２４４が形成され、
前記信号線の上に島状半導体が形成され、前記島状半導体は、
前記島状半導体下部の、前記信号線に接続されたｎ+型拡散層２４１と、
前記ｎ+型拡散層の上側に隣接するｐ型不純物添加領域２２９と、
前記ｐ型不純物添加領域に絶縁膜を介して接続されたゲート２３３と、
前記第ｐ型不純物添加領域に接続された、受光すると電荷量が変化するｎ型拡散層からなる電荷蓄積部２２０と、
前記ｐ型不純物添加領域と前記ｎ型拡散層の上側に隣接するｐ+型拡散層２０８と、を備え、
前記島状半導体上部の前記ｐ+型拡散層に接続する画素選択線２１２が形成される。
シリコン基板２５０上に、酸化膜２５１が形成され、酸化膜２５１上に信号線２４３が形成され、
前記信号線の上に島状半導体が形成され、前記島状半導体は、
前記島状半導体下部の、前記信号線に接続されたｎ+型拡散層２４０と、
前記ｎ+型拡散層の上側に隣接するｐ型不純物添加領域２２８と、
前記ｐ型不純物添加領域に絶縁膜を介して接続されたゲート２３３と、
前記第ｐ型不純物添加領域に接続された、受光すると電荷量が変化するｎ型拡散層からなる電荷蓄積部２１９と、
前記ｐ型不純物添加領域と前記n型拡散層の上側に隣接するｐ+型拡散層２０７と、を備え、
前記島状半導体上部の前記ｐ+型拡散層に接続する画素選択線２１２が形成される。
層間絶縁膜として、酸化膜２４６が形成される。
また、実施例では、島状半導体は円柱形状である固体撮像素子を用いたが、
図１８に示すように、島状半導体８２０は六角柱形状である固体撮像素子でもよい。
図１８に示すように、島状半導体８２０は六角柱形状である固体撮像素子でもよい。
また、実施例では、島状半導体が円柱形状である、隣り合う第１の固体撮像素子列及び隣り合う第２の固体撮像素子列及び第３の固体撮像素子列は、垂直画素ピッチを√３／２倍した間隔（水平画素ピッチＨＰ）で配置され、即ち、固体撮像素子は、いわゆるハニカム状に配列されている構造の固体撮像素子列を示したが、
図１９に示すように、島状半導体８２１、８２２、８２３、８２４、８２５、８２６、８２７、８２８、８２９が円柱形状である、前記固体撮像素子をn行m列（n、mは1以上）基板に対して配列した固体撮像素子行列（固体撮像装置）としてもよい。
図１９に示すように、島状半導体８２１、８２２、８２３、８２４、８２５、８２６、８２７、８２８、８２９が円柱形状である、前記固体撮像素子をn行m列（n、mは1以上）基板に対して配列した固体撮像素子行列（固体撮像装置）としてもよい。
また、実施例では、島状半導体が円柱形状である、隣り合う第１の固体撮像素子列及び隣り合う第２の固体撮像素子列及び第３の固体撮像素子列は、垂直画素ピッチを√３／２倍した間隔（水平画素ピッチＨＰ）で配置され、即ち、固体撮像素子は、いわゆるハニカム状に配列されている構造の固体撮像素子列を示したが、
図２０に示すように、島状半導体８３０、８３１、８３２、８３３、８３４、８３５、８３６、８３７、８３８が四角柱形状である、前記固体撮像素子をn行m列（n、mは1以上）基板に対して配列した固体撮像素子行列（固体撮像装置）としてもよい。
このように、固体撮像素子の形状は、円柱、六角柱、又は四角柱であってもよい。さらには、固体撮像素子の形状は、辺の数が５以上の多角柱であってもよい。また、固体撮像素子の基板上での配列は、島状半導体層の柱形状に応じて、ハニカム状であってもよいし、行列状であってもよい。重要なのは、固体撮像素子を基板上に配列したときの密度がより高くなるように、固体撮像素子が有する柱形状に対応させて基板上に固体撮像素子を配列することである。、固体撮像素子が有する柱形状に対応させて基板上に固体撮像素子を配列することにより、固体撮像素子行列（固体撮像装置）の１画素の表面積に対する固体撮像素子の受光部の表面積の割合を高めることができる。
図２０に示すように、島状半導体８３０、８３１、８３２、８３３、８３４、８３５、８３６、８３７、８３８が四角柱形状である、前記固体撮像素子をn行m列（n、mは1以上）基板に対して配列した固体撮像素子行列（固体撮像装置）としてもよい。
このように、固体撮像素子の形状は、円柱、六角柱、又は四角柱であってもよい。さらには、固体撮像素子の形状は、辺の数が５以上の多角柱であってもよい。また、固体撮像素子の基板上での配列は、島状半導体層の柱形状に応じて、ハニカム状であってもよいし、行列状であってもよい。重要なのは、固体撮像素子を基板上に配列したときの密度がより高くなるように、固体撮像素子が有する柱形状に対応させて基板上に固体撮像素子を配列することである。、固体撮像素子が有する柱形状に対応させて基板上に固体撮像素子を配列することにより、固体撮像素子行列（固体撮像装置）の１画素の表面積に対する固体撮像素子の受光部の表面積の割合を高めることができる。
以下に、この発明に係る固体撮像素子の構造を形成するための製造工程の一例を図２１〜図８０を参照して説明する。
図２１、２３、２５、２７、２９、３１、３３、３５、３７、３９、４１、４３、４５、４７、４９、５１、５３、５５、５７、５９、６１、６３、６５、６７、６９、７１、７３、７５、７７、７９は、ＴＯＰ Ｖｉｅｗである。
図２２（ａ）、２４（ａ）、２６（ａ）、２８（ａ）、３０（ａ）、３２（ａ）、３４（ａ）、３６（ａ）、３８（ａ）、４０（ａ）、４２（ａ）、４４（ａ）、４６（ａ）、４８（ａ）、５０（ａ）、５２（ａ）、５４（ａ）、５６（ａ）、５８（ａ）、６０（ａ）、６２（ａ）、６４（ａ）、６６（ａ）、６８（ａ）、７０（ａ）、７２（ａ）、７４（ａ）、７６（ａ）、７８（ａ）、８０（ａ）は、ＴＯＰ ＶｉｅｗのＸ3−Ｘ3'断面に対応する。
図２２（ｂ）、２４（ｂ）、２６（ｂ）、２８（ｂ）、３０（ｂ）、３２（ｂ）、３４（ｂ）、３６（ｂ）、３８（ｂ）、４０（ｂ）、４２（ｂ）、４４（ｂ）、４６（ｂ）、４８（ｂ）、５０（ｂ）、５２（ｂ）、５４（ｂ）、５６（ｂ）、５８（ｂ）、６０（ｂ）、６２（ｂ）、６４（ｂ）、６６（ｂ）、６８（ｂ）、７０（ｂ）、７２（ｂ）、７４（ｂ）、７６（ｂ）、７８（ｂ）、８０（ｂ）は、ＴＯＰ ＶｉｅｗのＹ3−Ｙ3'断面に対応する。
はじめに、シリコン基板２５０上に、酸化膜２５１が形成され、酸化膜２５１上に、p型シリコン５０１が形成され、ｐ型シリコン５０１上に、窒化膜(ＳｉＮ)５０２を堆積し、シリコン酸化膜５０３を堆積する（図２１、２２（ａ）、（ｂ））。
図２２（ａ）、２４（ａ）、２６（ａ）、２８（ａ）、３０（ａ）、３２（ａ）、３４（ａ）、３６（ａ）、３８（ａ）、４０（ａ）、４２（ａ）、４４（ａ）、４６（ａ）、４８（ａ）、５０（ａ）、５２（ａ）、５４（ａ）、５６（ａ）、５８（ａ）、６０（ａ）、６２（ａ）、６４（ａ）、６６（ａ）、６８（ａ）、７０（ａ）、７２（ａ）、７４（ａ）、７６（ａ）、７８（ａ）、８０（ａ）は、ＴＯＰ ＶｉｅｗのＸ3−Ｘ3'断面に対応する。
図２２（ｂ）、２４（ｂ）、２６（ｂ）、２８（ｂ）、３０（ｂ）、３２（ｂ）、３４（ｂ）、３６（ｂ）、３８（ｂ）、４０（ｂ）、４２（ｂ）、４４（ｂ）、４６（ｂ）、４８（ｂ）、５０（ｂ）、５２（ｂ）、５４（ｂ）、５６（ｂ）、５８（ｂ）、６０（ｂ）、６２（ｂ）、６４（ｂ）、６６（ｂ）、６８（ｂ）、７０（ｂ）、７２（ｂ）、７４（ｂ）、７６（ｂ）、７８（ｂ）、８０（ｂ）は、ＴＯＰ ＶｉｅｗのＹ3−Ｙ3'断面に対応する。
はじめに、シリコン基板２５０上に、酸化膜２５１が形成され、酸化膜２５１上に、p型シリコン５０１が形成され、ｐ型シリコン５０１上に、窒化膜(ＳｉＮ)５０２を堆積し、シリコン酸化膜５０３を堆積する（図２１、２２（ａ）、（ｂ））。
レジストを形成し、酸化膜エッチングを行い、窒化膜エッチングを行い、レジストを剥離し、窒化膜マスク５８０、５８１、５８２、酸化膜マスク５０４、５０５、５０６を形成する（図２３、２４（ａ）、（ｂ））。
ｐ型シリコンをエッチングし、信号線２４３、２４４、２４５を形成する（図２５、２６（ａ）、（ｂ））。
レジスト５０７、５０８、５０９、５１０、５１１、５１２、５１３、５１４、５１５を形成する（図２７、２８（ａ）、（ｂ））。
酸化膜、窒化膜をエッチングし、酸化膜マスク５８３、５８４、５８５、５８６、５８７、５８８、５８９、５９０、５９１、窒化膜マスク５９２、５９３、５９４、５９５、５９６、５９７、５９８、５９９、６００を形成する（図２９、３０（ａ）、（ｂ））。
レジストを剥離する（図３１、３２（ａ）、（ｂ））。
ｐ型シリコンをエッチングし、島状半導体５１６、５１７、５１８、５１９、５２０、５２１、５２２、５２３、５２４を形成する（図３３、３４（ａ）、（ｂ））。
酸化膜５２５を堆積し、平坦化し、エッチバックを行う（図３５、３６（ａ）、（ｂ））。
酸化を行い、酸化膜５２６、５２７、５２８、５２９、５３０、５３１、５３２、５３３、５３４を形成する（図３７、３８（ａ）、（ｂ））。
イオンインプラ時のマスクとするため、ポリシリコンを堆積し、エッチバックし、サイドウォール５３５、５３６、５３７、５３８、５３９、５４０、５４１、５４２、５４３状に残す。（図３９、４０（ａ）、（ｂ））。
酸化膜を剥離し、リンをインプラントする場所を露出する(図４１、４２（ａ）、（ｂ）)。
イオンインプラ時のイオンチャネリング防止のため酸化膜６０１、６０２、６０３を形成する(図４３、４４（ａ）、（ｂ）)。
リンをイオンインプラし、アニールを行い、信号線２４３、２４４、２４５とｎ+型拡散層２３４、２３５、２３６、２３７、２３８、２３９、２４０、２４１、２４２を形成する（図４５、４６（ａ）、（ｂ））。
ポリシリコン、酸化膜を剥離する（図４７、４８（ａ）、（ｂ））。
酸化膜を堆積し、平坦化し、エッチバックし、酸化膜層５４４を形成する（図４９、５０（ａ）、（ｂ））。
ゲート酸化を行いゲート酸化膜５４５、５４６、５４７、５４８、５４９、５５０、５５１、５５２、５５３を形成し、ポリシリコン５５４を堆積し、平坦化を行い、エッチバックを行う（図５１、５２（ａ）、（ｂ））。
ゲート(リセット線)のためのレジスト５５５、５５６、５５７を形成する（図５３、５４（ａ）、（ｂ））。
ポリシリコンをエッチングし、ゲート(リセット線)２３１、２３２、２３３を形成する（図５５、５６（ａ）、（ｂ））。
レジストを剥離する（図５７、５８（ａ）、（ｂ））。
シリコン柱の側壁の薄い酸化膜を剥離し、その後、イオンインプラ時のイオンチャネリング防止のため、シリコン柱側壁とゲートのポリシリコンを酸化し、酸化膜６０４、６０５、６０６を形成する。（図５９、６０（ａ）、（ｂ））。
リンをインプラントし、ｎ型拡散層２１３、２１４、２１５、２１６、２１７、２１８、２１９、２２０、２２１を形成する（図６１、６２（ａ）、（ｂ））。
窒化膜を剥離する（図６３、６４（ａ）、（ｂ））。
酸化膜を堆積し、平坦化し、エッチバックし、酸化膜２４６を形成する（図６５、６６（ａ）、（ｂ））。
イオンインプラ時のイオンチャネリング防止のため酸化し、酸化膜５５９、５６０、５６１、５６２、５６３、５６４、５６５、５６６、５６７を形成する（図６７、６８（ａ）、（ｂ））。
ボロンをインプラし、アニールし、ｐ+型拡散層２０１、２０２、２０３、２０４、２０５、２０６、２０７、２０８、２０９を形成する（図６９、７０（ａ）、（ｂ））。
酸化膜を剥離する（図７１、７２（ａ）、（ｂ））。
金属５６８を堆積し、平坦化し、エッチバックする（図７３、７４（ａ）、（ｂ））。
画素選択線のためのレジスト５６９、５７０、５７１を形成する（図７５、７６（ａ）、（ｂ））。
金属をエッチングし、画素選択線２１０，２１１，２１２を形成する（図７７、７８（ａ）、（ｂ））。
レジストを剥離し、表面保護膜５７２を形成する（図７９、８０（ａ）、（ｂ））。
また、実施例では、
ｐ型不純物添加領域を、電荷蓄積部が取り囲み、
ｐ型不純物添加領域を、絶縁膜を介してゲートが取り囲む構造の固体撮像素子を用いたが、
図８１に示すように、絶縁膜を介してゲート６５５がp型不純物添加領域６５２の一部を、取り囲んでもよい。
図８１は、この発明に係わる他の実施例を示す鳥瞰図であり、図８２(ａ)は、図８１のＸ4−Ｘ4'断面図であり、図８２(ｂ)は図８２(ａ)の等価回路図であり、図８３(ａ)は、図８１のＹ4−Ｙ4'断面図であり、図８３(ｂ)は図８３(ａ)の等価回路図である。
シリコン基板６６０上に、酸化膜６６１が形成され、酸化膜６６１上に信号線６５４が形成され、
前記信号線の上に島状半導体が形成され、前記島状半導体は、
前記島状半導体下部の、前記信号線に接続されたｎ+型拡散層６５３と、
前記ｎ+型拡散層の上側に隣接するｐ型不純物添加領域６５２と、
前記ｐ型不純物添加領域に絶縁膜を介して接続されたゲート６５５と、
前記第ｐ型不純物添加領域に接続された、受光すると電荷量が変化するｎ型拡散層からなる電荷蓄積部６５１と、
前記ｐ型不純物添加領域と前記ｎ型拡散層の上側に隣接するｐ+型拡散層６５０と、を備え、
前記島状半導体上部の前記ｐ+型拡散層に接続する画素選択線６５６が形成される。
層間絶縁膜として、酸化膜６５７が形成される。
ｐ+型拡散層６５０と、ｎ型拡散層６５１とは、光電変換用フォトダイオード６６４として機能し、
ｐ+型拡散層６５０と、ｎ型拡散層６５１と、ｐ型不純物添加領域６５２とは、増幅用トランジスタ６６５として機能し、
ｎ+型拡散層６５３と、ｐ型不純物添加領域６５２と、ｎ型拡散層６５１とゲート６５５とは、リセットトランジスタ６６３として機能し、
ｐ型不純物添加領域６５２と、ｎ+型拡散層６５３とは、ダイオード６６２として機能する。
また、図８４に示すように、電荷蓄積部７５１がｐ型不純物添加領域７５２の一部を取り囲み、
絶縁膜を介してゲート７５５がｐ型不純物添加領域７５２の一部を、取り囲んでもよい。
図８４は、この発明に係わる他の実施例を示す鳥瞰図であり、図８５(ａ)は、図８４のＸ5−Ｘ5'断面図であり、図８５(ｂ)は図８５(ａ)の等価回路図であり、図８６(ａ)は、図８４のＹ5−Ｙ5'断面図であり、図８６(ｂ)は図８６(ａ)の等価回路図である。
シリコン基板７６０上に、酸化膜７６１が形成され、酸化膜７６１上に信号線７５４が形成され、
前記信号線の上に島状半導体が形成され、前記島状半導体は、
前記島状半導体下部の、前記信号線に接続されたｎ+型拡散層７５３と、
前記ｎ+型拡散層の上側に隣接するｐ型不純物添加領域７５２と、
前記ｐ型不純物添加領域に絶縁膜を介して接続されたゲート７５５と、
前記第ｐ型不純物添加領域に接続された、受光すると電荷量が変化するｎ型拡散層からなる電荷蓄積部７５１と、
前記ｐ型不純物添加領域と前記ｎ型拡散層の上側に隣接するｐ+型拡散層７５０と、を備え、
前記島状半導体上部の前記ｐ+型拡散層に接続する画素選択線７５６が形成される。
層間絶縁膜として、酸化膜７５７が形成される。
ｐ+型拡散層７５０と、ｎ型拡散層７５１とは、光電変換用フォトダイオード７６４として機能し、
ｐ+型拡散層７５０と、ｎ型拡散層７５１と、ｐ型不純物添加領域７５２とは、増幅用トランジスタ７６５として機能し、
ｎ+型拡散層７５３と、ｐ型不純物添加領域７５２と、ｎ型拡散層７５１とゲート７５５とは、リセットトランジスタ７６３として機能し、
ｐ型不純物添加領域７５２と、ｎ+型拡散層７５３とは、ダイオード７６２として機能する。
ｐ型不純物添加領域を、電荷蓄積部が取り囲み、
ｐ型不純物添加領域を、絶縁膜を介してゲートが取り囲む構造の固体撮像素子を用いたが、
図８１に示すように、絶縁膜を介してゲート６５５がp型不純物添加領域６５２の一部を、取り囲んでもよい。
図８１は、この発明に係わる他の実施例を示す鳥瞰図であり、図８２(ａ)は、図８１のＸ4−Ｘ4'断面図であり、図８２(ｂ)は図８２(ａ)の等価回路図であり、図８３(ａ)は、図８１のＹ4−Ｙ4'断面図であり、図８３(ｂ)は図８３(ａ)の等価回路図である。
シリコン基板６６０上に、酸化膜６６１が形成され、酸化膜６６１上に信号線６５４が形成され、
前記信号線の上に島状半導体が形成され、前記島状半導体は、
前記島状半導体下部の、前記信号線に接続されたｎ+型拡散層６５３と、
前記ｎ+型拡散層の上側に隣接するｐ型不純物添加領域６５２と、
前記ｐ型不純物添加領域に絶縁膜を介して接続されたゲート６５５と、
前記第ｐ型不純物添加領域に接続された、受光すると電荷量が変化するｎ型拡散層からなる電荷蓄積部６５１と、
前記ｐ型不純物添加領域と前記ｎ型拡散層の上側に隣接するｐ+型拡散層６５０と、を備え、
前記島状半導体上部の前記ｐ+型拡散層に接続する画素選択線６５６が形成される。
層間絶縁膜として、酸化膜６５７が形成される。
ｐ+型拡散層６５０と、ｎ型拡散層６５１とは、光電変換用フォトダイオード６６４として機能し、
ｐ+型拡散層６５０と、ｎ型拡散層６５１と、ｐ型不純物添加領域６５２とは、増幅用トランジスタ６６５として機能し、
ｎ+型拡散層６５３と、ｐ型不純物添加領域６５２と、ｎ型拡散層６５１とゲート６５５とは、リセットトランジスタ６６３として機能し、
ｐ型不純物添加領域６５２と、ｎ+型拡散層６５３とは、ダイオード６６２として機能する。
また、図８４に示すように、電荷蓄積部７５１がｐ型不純物添加領域７５２の一部を取り囲み、
絶縁膜を介してゲート７５５がｐ型不純物添加領域７５２の一部を、取り囲んでもよい。
図８４は、この発明に係わる他の実施例を示す鳥瞰図であり、図８５(ａ)は、図８４のＸ5−Ｘ5'断面図であり、図８５(ｂ)は図８５(ａ)の等価回路図であり、図８６(ａ)は、図８４のＹ5−Ｙ5'断面図であり、図８６(ｂ)は図８６(ａ)の等価回路図である。
シリコン基板７６０上に、酸化膜７６１が形成され、酸化膜７６１上に信号線７５４が形成され、
前記信号線の上に島状半導体が形成され、前記島状半導体は、
前記島状半導体下部の、前記信号線に接続されたｎ+型拡散層７５３と、
前記ｎ+型拡散層の上側に隣接するｐ型不純物添加領域７５２と、
前記ｐ型不純物添加領域に絶縁膜を介して接続されたゲート７５５と、
前記第ｐ型不純物添加領域に接続された、受光すると電荷量が変化するｎ型拡散層からなる電荷蓄積部７５１と、
前記ｐ型不純物添加領域と前記ｎ型拡散層の上側に隣接するｐ+型拡散層７５０と、を備え、
前記島状半導体上部の前記ｐ+型拡散層に接続する画素選択線７５６が形成される。
層間絶縁膜として、酸化膜７５７が形成される。
ｐ+型拡散層７５０と、ｎ型拡散層７５１とは、光電変換用フォトダイオード７６４として機能し、
ｐ+型拡散層７５０と、ｎ型拡散層７５１と、ｐ型不純物添加領域７５２とは、増幅用トランジスタ７６５として機能し、
ｎ+型拡散層７５３と、ｐ型不純物添加領域７５２と、ｎ型拡散層７５１とゲート７５５とは、リセットトランジスタ７６３として機能し、
ｐ型不純物添加領域７５２と、ｎ+型拡散層７５３とは、ダイオード７６２として機能する。
本発明では、
ゲートとソースが光電変換用フォトダイオードとして機能し、ゲートが電荷蓄積部として機能し、電荷蓄積部の電荷を増幅する接合トランジスタからなる増幅用トランジスタと、
増幅用トランジスタのゲートにソースが接続され、電荷蓄積部をリセットするＭＯＳトランジスタからなるリセットトランジスタと、
増幅用トランジスタのドレインに陽極が接続され、リセットトランジスタのドレインに陰極が接続されたダイオードと、
増幅用トランジスタのソースに接続された画素選択線と、
ダイオードの陰極に接続された信号線と、
で構成された固体撮像素子である。
すなわち、光電変換部と増幅部と画素選択部及びリセット部を、接合トランジスタからなる増幅用トランジスタと、ＭＯＳトランジスタからなるリセットトランジスタと、ダイオード、計３素子で構成するため、１画素中の素子数を減らすことができる。
ゲートとソースが光電変換用フォトダイオードとして機能し、ゲートが電荷蓄積部として機能し、電荷蓄積部の電荷を増幅する接合トランジスタからなる増幅用トランジスタと、
増幅用トランジスタのゲートにソースが接続され、電荷蓄積部をリセットするＭＯＳトランジスタからなるリセットトランジスタと、
増幅用トランジスタのドレインに陽極が接続され、リセットトランジスタのドレインに陰極が接続されたダイオードと、
増幅用トランジスタのソースに接続された画素選択線と、
ダイオードの陰極に接続された信号線と、
で構成された固体撮像素子である。
すなわち、光電変換部と増幅部と画素選択部及びリセット部を、接合トランジスタからなる増幅用トランジスタと、ＭＯＳトランジスタからなるリセットトランジスタと、ダイオード、計３素子で構成するため、１画素中の素子数を減らすことができる。
また、本発明では、
基板上に形成された信号線と、
前記信号線の上に配置される島状半導体と、
前記島状半導体の上部に接続された画素選択線とを含んでいる固体撮像素子であって、
前記島状半導体は、
前記島状半導体の下部に配置され、前記信号線に接続された第１の半導体層と、
前記第１の半導体層の上側に隣接する第２の半導体層と、
前記第２の半導体層に絶縁膜を介して接続されたゲートと、
前記第２の半導体層に接続された、受光すると電荷量が変化する第３の半導体層からなる前記電荷蓄積部と、
前記第２の半導体層と前記第３の半導体層の上側に隣接し、前記画素選択線に接続された第４の半導体層とを備えた固体撮像素子が提供される。
前記第３の半導体層と前記第４の半導体層は、光電変換用フォトダイオードとして機能し、
前記第２の半導体層と前記第３の半導体層と前記第４の半導体層とは、増幅用トランジスタとして機能し、
前記第１の半導体層と前記第２の半導体層と前記第３の半導体層と前記ゲートとはリセットトランジスタとして機能する。
これにより、光電変換部と増幅部と画素選択部及びリセット部をフォトダイオードの面積で実現するため、１画素の表面積に対する受光部の表面積の割合が大きいイメージセンサを可能とする。
基板上に形成された信号線と、
前記信号線の上に配置される島状半導体と、
前記島状半導体の上部に接続された画素選択線とを含んでいる固体撮像素子であって、
前記島状半導体は、
前記島状半導体の下部に配置され、前記信号線に接続された第１の半導体層と、
前記第１の半導体層の上側に隣接する第２の半導体層と、
前記第２の半導体層に絶縁膜を介して接続されたゲートと、
前記第２の半導体層に接続された、受光すると電荷量が変化する第３の半導体層からなる前記電荷蓄積部と、
前記第２の半導体層と前記第３の半導体層の上側に隣接し、前記画素選択線に接続された第４の半導体層とを備えた固体撮像素子が提供される。
前記第３の半導体層と前記第４の半導体層は、光電変換用フォトダイオードとして機能し、
前記第２の半導体層と前記第３の半導体層と前記第４の半導体層とは、増幅用トランジスタとして機能し、
前記第１の半導体層と前記第２の半導体層と前記第３の半導体層と前記ゲートとはリセットトランジスタとして機能する。
これにより、光電変換部と増幅部と画素選択部及びリセット部をフォトダイオードの面積で実現するため、１画素の表面積に対する受光部の表面積の割合が大きいイメージセンサを可能とする。
従来のＣＭＯＳイメージセンサの１画素の表面積に対する、受光部（フォトダイオード）の表面積の割合は３０％であった。本発明のイメージセンサを行列状に配置したときの１画素の表面積に対する、受光部（フォトダイオード）の表面積の割合を見積もる。図８７は円柱形状の島状半導体を持つ本発明のイメージセンサ９０１、９０２、９０３、９０４、９０５、９０６、９０７、９０８、９０９を行列状に配置した平面図であり、図８８は一画素を拡大した平面図であり、受光部９１１と画素選択線９１０が示される。Ｆは、ｗｉｒｉｎｇ ｒｕｌｅである。１画素当たりの表面積を２μｍ×２μｍとし、０．１５μｍ ｗｉｒｉｎｇ ｒｕｌｅプロセスを用いた。受光部（フォトダイオード）の表面積は、３．１４×０．８５μｍ×０．８５μｍである。円柱形状の島状半導体を持つ本発明のイメージセンサを行列状に配置したときの１画素の表面積に対する、受光部（フォトダイオード）の表面積の割合は、５６．７％となる。
図８９は四角柱形状の島状半導体を持つ本発明のイメージセンサ９１２、９１３、９１４、９１５、９１６、９１７、９１８、９１９、９２０を行列状に配置した平面図であり、図９０は一画素を拡大した平面図であり、受光部９２２と画素選択線９２１が示される。Ｆは、ｗｉｒｉｎｇ ｒｕｌｅである。１画素当たりの表面積を２μｍ×２μｍとし、０．１５μｍ ｗｉｒｉｎｇ ｒｕｌｅプロセスを用いた。受光部（フォトダイオード）の表面積は、１．７μｍ×１．７μｍである。四角柱形状の島状半導体を持つ本発明のイメージセンサを行列状に配置したときの１画素の表面積に対する、受光部（フォトダイオード）の表面積の割合は、７２．２５％となる。すなわち、イメージセンサの単位画素をフォトダイオードの面積で実現するため、1画素の表面積に対する受光部の表面積の割合が大きいイメージセンサを可能とする。
図８９は四角柱形状の島状半導体を持つ本発明のイメージセンサ９１２、９１３、９１４、９１５、９１６、９１７、９１８、９１９、９２０を行列状に配置した平面図であり、図９０は一画素を拡大した平面図であり、受光部９２２と画素選択線９２１が示される。Ｆは、ｗｉｒｉｎｇ ｒｕｌｅである。１画素当たりの表面積を２μｍ×２μｍとし、０．１５μｍ ｗｉｒｉｎｇ ｒｕｌｅプロセスを用いた。受光部（フォトダイオード）の表面積は、１．７μｍ×１．７μｍである。四角柱形状の島状半導体を持つ本発明のイメージセンサを行列状に配置したときの１画素の表面積に対する、受光部（フォトダイオード）の表面積の割合は、７２．２５％となる。すなわち、イメージセンサの単位画素をフォトダイオードの面積で実現するため、1画素の表面積に対する受光部の表面積の割合が大きいイメージセンサを可能とする。
また、固体撮像装置において固体撮像素子を基板上にハニカム状に配置することにより、１画素の表面積に対する受光部の表面積の割合が大きいイメージセンサを可能とする。
本発明のイメージセンサをハニカム状に配置したときの１画素の表面積に対する、受光部（フォトダイオード）の表面積の割合を見積もる。図９１は円柱形状の島状半導体を持つ本発明のイメージセンサ９２３、９２４、９２５、９２６、９２７、９２８、９２９、９３０、９３１をハニカム状に配置した平面図であり、図９２は一画素を拡大した平面図であり、受光部９３３と画素選択線９３２が示される。Ｆは、ｗｉｒｉｎｇ ｒｕｌｅである。フォトダイオードの半径を０．８５μｍとし、０．１５μｍｗｉｒｉｎｇ ｒｕｌｅプロセスを用いた。受光部（フォトダイオード）の表面積は、３．１４×０．８５μｍ×０．８５μｍである。1画素の表面積は、６×(１μｍ×２/√３μｍ)/２である。円柱形状の島状半導体を持つ本発明のイメージセンサを行列状に配置したときの１画素の表面積に対する、受光部（フォトダイオード）の表面積の割合は、６５．５％となる。図９３は六角柱形状の島状半導体を持つ本発明のイメージセンサ９３４、９３５、９３６、９３７、９３８、９３９、９４０、９４１、９４２をハニカム状に配置した平面図であり、図９４は一画素を拡大した平面図であり、受光部９４４と画素選択線９４３が示される。Ｆは、ｗｉｒｉｎｇ ｒｕｌｅである。１画素の表面積を６×(１μｍ×２/√３μｍ)/２とし、０．１５μｍｗｉｒｉｎｇ ｒｕｌｅプロセスを用いた。受光部（フォトダイオード）の表面積は、６×(０．８５μｍ×２×０．８５/√３μｍ)/２である。1画素の表面積は、６×(１μｍ×２/√３μｍ)/２である。六角柱形状の島状半導体を持つ本発明のイメージセンサを行列状に配置したときの１画素の表面積に対する、受光部（フォトダイオード）の表面積の割合は、７２．２５％となる。すなわちハニカム状に配置することにより、１画素の表面積に対する受光部の表面積の割合が大きいイメージセンサを可能とする。
５. 光電変換用フォトダイオード
１１. 画素選択クロックライン
１２. リセットクロックライン
１３. 信号線
１４. 電源線
１０１. 増幅用トランジスタ
１０２. リセットトランジスタ
１０３. 選択トランジスタ
１１４. リセット用の電源線
１５０. ｐ+型拡散層
１５１. 電荷蓄積部
１５２. ｐ型不純物添加領域
１５３. ｎ+型拡散層
１５４. 信号線
１５５. ゲート
１５６. 画素選択線
１５７. 酸化膜
１６０. シリコン基板
１６１. 酸化膜
１６２. ダイオード
１６３. リセットトランジスタ
１６４. 光電変換用フォトダイオード
１６５. 増幅用トランジスタ
２０１. ｐ+型拡散層
２０２. ｐ+型拡散層
２０３. ｐ+型拡散層
２０４. ｐ+型拡散層
２０５. ｐ+型拡散層
２０６. ｐ+型拡散層
２０７. ｐ+型拡散層
２０８. ｐ+型拡散層
２０９. ｐ+型拡散層
２１０. 画素選択線
２１１. 画素選択線
２１２. 画素選択線
２１３. 電荷蓄積部
２１４. 電荷蓄積部
２１５. 電荷蓄積部
２１６. 電荷蓄積部
２１７. 電荷蓄積部
２１８. 電荷蓄積部
２１９. 電荷蓄積部
２２０. 電荷蓄積部
２２１. 電荷蓄積部
２２２. ｐ型不純物添加領域
２２３. ｐ型不純物添加領域
２２４. ｐ型不純物添加領域
２２５. ｐ型不純物添加領域
２２６. ｐ型不純物添加領域
２２７. ｐ型不純物添加領域
２２８. ｐ型不純物添加領域
２２９. ｐ型不純物添加領域
２３０. ｐ型不純物添加領域
２３１. ゲート
２３２. ゲート
２３３. ゲート
２３４. ｎ+型拡散層
２３５. ｎ+型拡散層
２３６. ｎ+型拡散層
２３７. ｎ+型拡散層
２３８. ｎ+型拡散層
２３９. ｎ+型拡散層
２４０. ｎ+型拡散層
２４１. ｎ+型拡散層
２４２. ｎ+型拡散層
２４３. 信号線
２４４. 信号線
２４５. 信号線
２４６. 酸化膜
２５０. シリコン基板
２５１. 酸化膜
４０１. フォトダイオード
４０２. 電荷蓄積部
４０３. 増幅用トランジスタ
４０４. 画素選択線
４０５. リセットトランジスタ
４０６. ゲート（リセット線）
４０７. 信号線
４０８. 読み出し電流Ｉｒｅａｄ
４０９. ダイオード
５０１. p型シリコン
５０２. 窒化膜(ＳｉＮ)
５０３. シリコン酸化膜
５０４. マスク
５０５. マスク
５０６. マスク
５０７. レジスト
５０８. レジスト
５０９. レジスト
５１０. レジスト
５１１. レジスト
５１２. レジスト
５１３. レジスト
５１４. レジスト
５１５. レジスト
５１６. 島状半導体
５１７. 島状半導体
５１８. 島状半導体
５１９. 島状半導体
５２０. 島状半導体
５２１. 島状半導体
５２２. 島状半導体
５２３. 島状半導体
５２４. 島状半導体
５２５. 酸化膜
５２６. 酸化膜
５２７. 酸化膜
５２８. 酸化膜
５２９. 酸化膜
５３０. 酸化膜
５３１. 酸化膜
５３２. 酸化膜
５３３. 酸化膜
５３４. 酸化膜
５３５. サイドウォール
５３６. サイドウォール
５３７. サイドウォール
５３８. サイドウォール
５３９. サイドウォール
５４０. サイドウォール
５４１. サイドウォール
５４２. サイドウォール
５４３. サイドウォール
５４４. 酸化膜層
５４５. ゲート酸化膜
５４６. ゲート酸化膜
５４７. ゲート酸化膜
５４８. ゲート酸化膜
５４９. ゲート酸化膜
５５０. ゲート酸化膜
５５１. ゲート酸化膜
５５２. ゲート酸化膜
５５３. ゲート酸化膜
５５４. ポリシリコン
５５５. レジスト
５５６. レジスト
５５７. レジスト
５５９. 酸化膜
５６０. 酸化膜
５６１. 酸化膜
５６２. 酸化膜
５６３. 酸化膜
５６４. 酸化膜
５６５. 酸化膜
５６６. 酸化膜
５６７. 酸化膜
５６８. 金属
５６９. レジスト
５７０. レジスト
５７１. レジスト
５７２. 表面保護膜
５８０. 窒化膜マスク
５８１. 窒化膜マスク
５８２. 窒化膜マスク
５８３. 酸化膜マスク
５８４. 酸化膜マスク
５８５. 酸化膜マスク
５８６. 酸化膜マスク
５８７. 酸化膜マスク
５８８. 酸化膜マスク
５８９. 酸化膜マスク
５９０. 酸化膜マスク
５９１. 酸化膜マスク
５９２. 窒化膜マスク
５９３. 窒化膜マスク
５９４. 窒化膜マスク
５９５. 窒化膜マスク
５９６. 窒化膜マスク
５９７. 窒化膜マスク
５９８. 窒化膜マスク
５９９. 窒化膜マスク
６００. 窒化膜マスク
６０１. 酸化膜
６０２. 酸化膜
６０３. 酸化膜
６０４. 酸化膜
６０５. 酸化膜
６０６. 酸化膜
６５０. ｐ+型拡散層
６５１. 電荷蓄積部
６５２. ｐ型不純物添加領域
６５３. ｎ+型拡散層
６５４. 信号線
６５５. ゲート
６５６. 画素選択線
６５７. 酸化膜
６６０. シリコン基板
６６１. 酸化膜
６６２. ダイオード
６６３. リセットトランジスタ
６６４. 光電変換用フォトダイオード
６６５. 増幅用トランジスタ
７５０. ｐ+型拡散層
７５１. 電荷蓄積部
７５２. ｐ型不純物添加領域
７５３. ｎ+型拡散層
７５４. 信号線
７５５. ゲート
７５６. 画素選択線
７５７. 酸化膜
７６０. シリコン基板
７６１. 酸化膜
７６２. ダイオード
７６３. リセットトランジスタ
７６４. 光電変換用フォトダイオード
７６５. 増幅用トランジスタ
８２０. 島状半導体
８２１. 島状半導体
８２２. 島状半導体
８２３. 島状半導体
８２４. 島状半導体
８２５. 島状半導体
８２６. 島状半導体
８２７. 島状半導体
８２８. 島状半導体
８２９. 島状半導体
８３０. 島状半導体
８３１. 島状半導体
８３２. 島状半導体
８３３. 島状半導体
８３４. 島状半導体
８３５. 島状半導体
８３６. 島状半導体
８３７. 島状半導体
８３８. 島状半導体
９０１. イメージセンサ
９０２. イメージセンサ
９０３. イメージセンサ
９０４. イメージセンサ
９０５. イメージセンサ
９０６. イメージセンサ
９０７. イメージセンサ
９０８. イメージセンサ
９０９. イメージセンサ
９１０. 画素選択線
９１１. 受光部
９１２. イメージセンサ
９１３. イメージセンサ
９１４. イメージセンサ
９１５. イメージセンサ
９１６. イメージセンサ
９１７. イメージセンサ
９１８. イメージセンサ
９１９. イメージセンサ
９２０. イメージセンサ
９２１. 画素選択線
９２２. 受光部
９２３. イメージセンサ
９２４. イメージセンサ
９２５. イメージセンサ
９２６. イメージセンサ
９２７. イメージセンサ
９２８. イメージセンサ
９２９. イメージセンサ
９３０. イメージセンサ
９３１. イメージセンサ
９３２. 画素選択線
９３３. 受光部
９３４. イメージセンサ
９３５. イメージセンサ
９３６. イメージセンサ
９３７. イメージセンサ
９３８. イメージセンサ
９３９. イメージセンサ
９４０. イメージセンサ
９４１. イメージセンサ
９４２. イメージセンサ
９４３. 画素選択線
９４４. 受光部
１１. 画素選択クロックライン
１２. リセットクロックライン
１３. 信号線
１４. 電源線
１０１. 増幅用トランジスタ
１０２. リセットトランジスタ
１０３. 選択トランジスタ
１１４. リセット用の電源線
１５０. ｐ+型拡散層
１５１. 電荷蓄積部
１５２. ｐ型不純物添加領域
１５３. ｎ+型拡散層
１５４. 信号線
１５５. ゲート
１５６. 画素選択線
１５７. 酸化膜
１６０. シリコン基板
１６１. 酸化膜
１６２. ダイオード
１６３. リセットトランジスタ
１６４. 光電変換用フォトダイオード
１６５. 増幅用トランジスタ
２０１. ｐ+型拡散層
２０２. ｐ+型拡散層
２０３. ｐ+型拡散層
２０４. ｐ+型拡散層
２０５. ｐ+型拡散層
２０６. ｐ+型拡散層
２０７. ｐ+型拡散層
２０８. ｐ+型拡散層
２０９. ｐ+型拡散層
２１０. 画素選択線
２１１. 画素選択線
２１２. 画素選択線
２１３. 電荷蓄積部
２１４. 電荷蓄積部
２１５. 電荷蓄積部
２１６. 電荷蓄積部
２１７. 電荷蓄積部
２１８. 電荷蓄積部
２１９. 電荷蓄積部
２２０. 電荷蓄積部
２２１. 電荷蓄積部
２２２. ｐ型不純物添加領域
２２３. ｐ型不純物添加領域
２２４. ｐ型不純物添加領域
２２５. ｐ型不純物添加領域
２２６. ｐ型不純物添加領域
２２７. ｐ型不純物添加領域
２２８. ｐ型不純物添加領域
２２９. ｐ型不純物添加領域
２３０. ｐ型不純物添加領域
２３１. ゲート
２３２. ゲート
２３３. ゲート
２３４. ｎ+型拡散層
２３５. ｎ+型拡散層
２３６. ｎ+型拡散層
２３７. ｎ+型拡散層
２３８. ｎ+型拡散層
２３９. ｎ+型拡散層
２４０. ｎ+型拡散層
２４１. ｎ+型拡散層
２４２. ｎ+型拡散層
２４３. 信号線
２４４. 信号線
２４５. 信号線
２４６. 酸化膜
２５０. シリコン基板
２５１. 酸化膜
４０１. フォトダイオード
４０２. 電荷蓄積部
４０３. 増幅用トランジスタ
４０４. 画素選択線
４０５. リセットトランジスタ
４０６. ゲート（リセット線）
４０７. 信号線
４０８. 読み出し電流Ｉｒｅａｄ
４０９. ダイオード
５０１. p型シリコン
５０２. 窒化膜(ＳｉＮ)
５０３. シリコン酸化膜
５０４. マスク
５０５. マスク
５０６. マスク
５０７. レジスト
５０８. レジスト
５０９. レジスト
５１０. レジスト
５１１. レジスト
５１２. レジスト
５１３. レジスト
５１４. レジスト
５１５. レジスト
５１６. 島状半導体
５１７. 島状半導体
５１８. 島状半導体
５１９. 島状半導体
５２０. 島状半導体
５２１. 島状半導体
５２２. 島状半導体
５２３. 島状半導体
５２４. 島状半導体
５２５. 酸化膜
５２６. 酸化膜
５２７. 酸化膜
５２８. 酸化膜
５２９. 酸化膜
５３０. 酸化膜
５３１. 酸化膜
５３２. 酸化膜
５３３. 酸化膜
５３４. 酸化膜
５３５. サイドウォール
５３６. サイドウォール
５３７. サイドウォール
５３８. サイドウォール
５３９. サイドウォール
５４０. サイドウォール
５４１. サイドウォール
５４２. サイドウォール
５４３. サイドウォール
５４４. 酸化膜層
５４５. ゲート酸化膜
５４６. ゲート酸化膜
５４７. ゲート酸化膜
５４８. ゲート酸化膜
５４９. ゲート酸化膜
５５０. ゲート酸化膜
５５１. ゲート酸化膜
５５２. ゲート酸化膜
５５３. ゲート酸化膜
５５４. ポリシリコン
５５５. レジスト
５５６. レジスト
５５７. レジスト
５５９. 酸化膜
５６０. 酸化膜
５６１. 酸化膜
５６２. 酸化膜
５６３. 酸化膜
５６４. 酸化膜
５６５. 酸化膜
５６６. 酸化膜
５６７. 酸化膜
５６８. 金属
５６９. レジスト
５７０. レジスト
５７１. レジスト
５７２. 表面保護膜
５８０. 窒化膜マスク
５８１. 窒化膜マスク
５８２. 窒化膜マスク
５８３. 酸化膜マスク
５８４. 酸化膜マスク
５８５. 酸化膜マスク
５８６. 酸化膜マスク
５８７. 酸化膜マスク
５８８. 酸化膜マスク
５８９. 酸化膜マスク
５９０. 酸化膜マスク
５９１. 酸化膜マスク
５９２. 窒化膜マスク
５９３. 窒化膜マスク
５９４. 窒化膜マスク
５９５. 窒化膜マスク
５９６. 窒化膜マスク
５９７. 窒化膜マスク
５９８. 窒化膜マスク
５９９. 窒化膜マスク
６００. 窒化膜マスク
６０１. 酸化膜
６０２. 酸化膜
６０３. 酸化膜
６０４. 酸化膜
６０５. 酸化膜
６０６. 酸化膜
６５０. ｐ+型拡散層
６５１. 電荷蓄積部
６５２. ｐ型不純物添加領域
６５３. ｎ+型拡散層
６５４. 信号線
６５５. ゲート
６５６. 画素選択線
６５７. 酸化膜
６６０. シリコン基板
６６１. 酸化膜
６６２. ダイオード
６６３. リセットトランジスタ
６６４. 光電変換用フォトダイオード
６６５. 増幅用トランジスタ
７５０. ｐ+型拡散層
７５１. 電荷蓄積部
７５２. ｐ型不純物添加領域
７５３. ｎ+型拡散層
７５４. 信号線
７５５. ゲート
７５６. 画素選択線
７５７. 酸化膜
７６０. シリコン基板
７６１. 酸化膜
７６２. ダイオード
７６３. リセットトランジスタ
７６４. 光電変換用フォトダイオード
７６５. 増幅用トランジスタ
８２０. 島状半導体
８２１. 島状半導体
８２２. 島状半導体
８２３. 島状半導体
８２４. 島状半導体
８２５. 島状半導体
８２６. 島状半導体
８２７. 島状半導体
８２８. 島状半導体
８２９. 島状半導体
８３０. 島状半導体
８３１. 島状半導体
８３２. 島状半導体
８３３. 島状半導体
８３４. 島状半導体
８３５. 島状半導体
８３６. 島状半導体
８３７. 島状半導体
８３８. 島状半導体
９０１. イメージセンサ
９０２. イメージセンサ
９０３. イメージセンサ
９０４. イメージセンサ
９０５. イメージセンサ
９０６. イメージセンサ
９０７. イメージセンサ
９０８. イメージセンサ
９０９. イメージセンサ
９１０. 画素選択線
９１１. 受光部
９１２. イメージセンサ
９１３. イメージセンサ
９１４. イメージセンサ
９１５. イメージセンサ
９１６. イメージセンサ
９１７. イメージセンサ
９１８. イメージセンサ
９１９. イメージセンサ
９２０. イメージセンサ
９２１. 画素選択線
９２２. 受光部
９２３. イメージセンサ
９２４. イメージセンサ
９２５. イメージセンサ
９２６. イメージセンサ
９２７. イメージセンサ
９２８. イメージセンサ
９２９. イメージセンサ
９３０. イメージセンサ
９３１. イメージセンサ
９３２. 画素選択線
９３３. 受光部
９３４. イメージセンサ
９３５. イメージセンサ
９３６. イメージセンサ
９３７. イメージセンサ
９３８. イメージセンサ
９３９. イメージセンサ
９４０. イメージセンサ
９４１. イメージセンサ
９４２. イメージセンサ
９４３. 画素選択線
９４４. 受光部
Claims (13)
- 基板上に配列された固体撮像素子を備えた固体撮像装置であって、
前記固体撮像素子は、
基板上に信号線が形成され、
前記信号線の上に島状半導体が形成され、
前記島状半導体は、
前記島状半導体下部の前記信号線に接続された第１の半導体層と、
前記第１の半導体層の上側に隣接し、該第１の半導体層と異なる極性の第２の半導体層と、
前記第２の半導体層の下部の側面に形成された絶縁膜を介して、当該第２の半導体層を取り囲むゲートであって、当該第２の半導体層に絶縁膜を介して接続される前記ゲートと、
前記第２の半導体層の上部を取り囲む第３の半導体層であって、当該上部に接続される、前記第１の半導体層と同じ極性の第３の半導体層と、
前記第２の半導体層と前記第３の半導体層の上側に隣接する、前記第２の半導体層と同じ極性の第４の半導体層とからなり、
前記第３の半導体層は、受光すると電荷量が変化する電荷蓄積部として機能し、
前記島状半導体上部の前記第４の半導体層に接続する画素選択線が形成されており、
前記固体撮像素子を基板上にハニカム状に配列したことを特徴とする固体撮像装置。 - 前記信号線はｎ+型拡散層であり、前記第１の半導体層はｎ+型拡散層であり、前記第２の半導体層はｐ型不純物添加領域であり、前記第３の半導体層はｎ型拡散層であり、前記第４の半導体層はｐ+型拡散層である請求項１に記載の固体撮像装置。
- 前記ｐ+型拡散層と、ｎ型拡散層とは、光電変換用フォトダイオードとして機能し、
前記ｐ+型拡散層と、ｎ型拡散層と、ｐ型不純物添加領域とは、増幅用トランジスタとして機能し、
前記第１の半導体層のｎ+型拡散層と、ｐ型不純物添加領域と、ｎ型拡散層とゲートとは、リセットトランジスタとして機能し、
前記ｐ型不純物添加領域と、ｎ+型拡散層とは、ダイオードとして機能する請求項２に記載の固体撮像装置。 - 前記島状半導体は円柱形状である請求項１から３のいずれか１つに記載の固体撮像装置。
- 前記島状半導体は六角柱形状である請求項１から３のいずれか１つに記載の固体撮像装置。
- 基板上に配列された固体撮像素子を備えた固体撮像装置であって、
前記固体撮像素子は、
基板上に信号線が形成され、
前記信号線の上に島状半導体が形成され、
前記島状半導体は、
前記島状半導体下部の前記信号線に接続された第１の半導体層と、
前記第１の半導体層の上側に隣接し、該第１の半導体層と異なる極性の第２の半導体層と、
前記第２の半導体層の下部の側面に形成された絶縁膜を介して、当該第２の半導体層を取り囲むゲートであって、当該第２の半導体層に絶縁膜を介して接続される前記ゲートと、
前記第２の半導体層の上部を取り囲む第３の半導体層であって、当該上部に接続される、前記第１の半導体層と同じ極性の第３の半導体層と、
前記第２の半導体層と前記第３の半導体層の上側に隣接する、前記第２の半導体層と同じ極性の第４の半導体層とからなり、
前記第３の半導体層は、受光すると電荷量が変化する電荷蓄積部として機能し、
前記島状半導体上部の前記第４の半導体層に接続する画素選択線が形成されており、
前記固体撮像素子は、基板上にn行m列（n、mは1以上）として行列状に配列され、
前記島状半導体は円柱形状である固体撮像装置。 - 基板上に配列された固体撮像素子を備えた固体撮像装置であって、
前記固体撮像素子は、
基板上に信号線が形成され、
前記信号線の上に島状半導体が形成され、
前記島状半導体は、
前記島状半導体下部の前記信号線に接続された第１の半導体層と、
前記第１の半導体層の上側に隣接し、該第１の半導体層と異なる極性の第２の半導体層と、
前記第２の半導体層の下部の側面に形成された絶縁膜を介して、当該第２の半導体層を取り囲むゲートであって、当該第２の半導体層に絶縁膜を介して接続される前記ゲートと、
前記第２の半導体層の上部を取り囲む第３の半導体層であって、当該上部に接続される、前記第１の半導体層と同じ極性の第３の半導体層と、
前記第２の半導体層と前記第３の半導体層の上側に隣接する、前記第２の半導体層と同じ極性の第４の半導体層とからなり、
前記第３の半導体層は、受光すると電荷量が変化する電荷蓄積部として機能し、
前記島状半導体上部の前記第４の半導体層に接続する画素選択線が形成されており、
前記固体撮像素子は、基板上にn行m列（n、mは1以上）として行列状に配列され、
前記島状半導体は四角柱形状である固体撮像装置。 - 前記信号線はｎ+型拡散層であり、前記第１の半導体層はｎ+型拡散層であり、前記第２の半導体層はｐ型不純物添加領域であり、前記第３の半導体層はｎ型拡散層であり、前記第４の半導体層はｐ+型拡散層である請求項６又は７に記載の固体撮像装置。
- 前記ｐ+型拡散層と、ｎ型拡散層とは、光電変換用フォトダイオードとして機能し、
前記ｐ+型拡散層と、ｎ型拡散層と、ｐ型不純物添加領域とは、増幅用トランジスタとして機能し、
前記第１の半導体層のｎ+型拡散層と、ｐ型不純物添加領域と、ｎ型拡散層とゲートとは、リセットトランジスタとして機能し、
前記ｐ型不純物添加領域と、ｎ+型拡散層とは、ダイオードとして機能する請求項８の固体撮像装置。 - 固体撮像素子の製造方法であって、
基板上に信号線を形成する工程と、
前記信号線上の島状半導体を形成する工程であって、
前記島状半導体下部の前記信号線に接続された第１の半導体層を形成し、
前記第１の半導体層の上側に隣接する第２の半導体層を形成し、
前記第１の半導体層上に隣接する第２の半導体層に絶縁膜を介して接続されたゲートを形成し、
前記第２の半導体層に接続された第３の半導体層を形成し、
前記第２の半導体層と前記第３の半導体層の上側に隣接する第４の半導体層を形成することを含む工程と、
前記第４の半導体層に接続する画素選択線を形成する工程と、
を含むことを特徴とする請求項１から９のいずれか１つに記載の固体撮像素子の製造方法。 - 固体撮像素子の製造方法であって、
酸化膜上に、p型シリコンを形成し、ｐ型シリコン上に、窒化膜を堆積し、シリコン酸化膜堆積し、
レジストを形成し、酸化膜エッチングを行い、窒化膜エッチングを行い、レジストを剥離し、前記信号線を形成するための酸化膜マスクと窒化膜マスクを形成し、
ｐ型シリコンをエッチングし、前記信号線を形成する工程と、
前記島状半導体を形成するためのレジストを形成し、
酸化膜、窒化膜をエッチングし、
レジストを剥離し、
ｐ型シリコンをエッチングし、前記島状半導体を形成する工程であって、
酸化膜を堆積し、平坦化し、エッチバックを行い、
酸化を行い酸化膜を形成し、
イオン注入時のマスクとするため、ポリシリコンを堆積し、エッチバックし、サイドウォール状に残し、
酸化膜を剥離しリンを注入する場所を露出し、
イオン注入時のイオンチャネリング防止のため酸化膜を形成し、
リンをイオン注入し、熱工程を行い、ｎ+型拡散層を形成し、
ポリシリコン、酸化膜を剥離し、
酸化膜を堆積し、平坦化し、エッチバックし、酸化膜層を形成し、
ゲート酸化を行いゲート酸化膜を形成し、ポリシリコンを堆積し、平坦化を行い、エッチバックを行い、
ゲートのためのレジストを形成し、
ポリシリコンをエッチングし、ゲートを形成し、
レジストを剥離し、
シリコン柱の側壁の薄い酸化膜を剥離し、イオン注入時のイオンチャネリング防止のため、シリコン柱側壁とゲートのポリシリコンを酸化し、酸化膜を形成し、
リンを注入し、ｎ型拡散層を形成し、
窒化膜を剥離し、
酸化膜を堆積し、平坦化し、エッチバックし、酸化膜層を形成し、
イオン注入時のイオンチャネリング防止のため酸化し、酸化膜を形成し、
ボロンを注入し、熱工程を行い、ｐ+型拡散層を形成する、前記島状半導体を形成する工程と、
酸化膜を剥離し、
金属を堆積し、平坦化し、エッチバックし、
画素選択線のためのレジストを形成し、
金属をエッチングし、前記画素選択線を形成する工程と、
をさらに含むことを特徴とする請求項１０に記載の固体撮像素子の製造方法。 - 前記第２の半導体層の一部は円柱形状であり、前記ゲートは、前記絶縁膜を介して、前記第２の半導体層の一部の外周を取り囲む請求項１に記載の固体撮像素子。
- 前記第２の半導体層の他の一部は円柱形状であり、前記第３の半導体層は、前記第２の半導体層の前記他の一部の外周を取り囲む請求項１２に記載の固体撮像素子。
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