JP5283235B2 - 固体撮像素子 - Google Patents
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- 239000004065 semiconductor Substances 0.000 claims description 188
- 238000009792 diffusion process Methods 0.000 claims description 147
- 238000003384 imaging method Methods 0.000 claims description 103
- 239000012535 impurity Substances 0.000 claims description 99
- 238000004519 manufacturing process Methods 0.000 claims description 47
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 42
- 229910052710 silicon Inorganic materials 0.000 claims description 42
- 239000010703 silicon Substances 0.000 claims description 42
- 239000000758 substrate Substances 0.000 claims description 37
- 150000004767 nitrides Chemical class 0.000 claims description 28
- 238000003860 storage Methods 0.000 claims description 28
- 239000011159 matrix material Substances 0.000 claims description 22
- 238000005530 etching Methods 0.000 claims description 21
- 238000006243 chemical reaction Methods 0.000 claims description 11
- 230000003321 amplification Effects 0.000 claims description 9
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 8
- 229920005591 polysilicon Polymers 0.000 claims description 8
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 6
- 229910052698 phosphorus Inorganic materials 0.000 claims description 6
- 239000011574 phosphorus Substances 0.000 claims description 6
- 230000001681 protective effect Effects 0.000 claims description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 3
- 238000000137 annealing Methods 0.000 claims description 3
- 229910052796 boron Inorganic materials 0.000 claims description 3
- 230000005465 channeling Effects 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 claims description 3
- 230000002265 prevention Effects 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims description 2
- 238000007254 oxidation reaction Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 198
- 238000000034 method Methods 0.000 description 45
- 240000004050 Pentaglottis sempervirens Species 0.000 description 7
- 235000004522 Pentaglottis sempervirens Nutrition 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910006404 SnO 2 Inorganic materials 0.000 description 2
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 2
- 229910001887 tin oxide Inorganic materials 0.000 description 2
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- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Description
この発明は、固体撮像素子に関するものである。
各画素毎に増幅機能を持たせ、走査回路により読み出す増幅型固体撮像装置すなわちＣＭＯＳイメージセンサが提案されている。ＣＭＯＳイメージセンサでは、１画素内に、光電変換部と増幅部と画素選択部及びリセット部が形成され、フォトダイオードからなる光電変換部の他に３個のＭＯＳトランジスタが用いられる（例えば、特許文献１）。すなわち、従来のCMOSイメージセンサは、４つの素子からなる。ＣＭＯＳセンサは、フォトダイオードからなる光電変換部で生成された電荷を蓄積し、蓄積した電荷を増幅部にて増幅し、画素選択部を用いて増幅した電荷を読み出す。
図１に、従来のＣＭＯＳイメージセンサの単位画素を示す。図１において、００１は光電変換用フォトダイオード、００６は増幅用トランジスタ、００７はリセットトランジスタ、００８は選択トランジスタ、００４は信号線、００２は画素選択クロックライン、００３はリセットクロックライン、００５は電源線、００９はリセット用の電源線である。従来のＣＭＯＳイメージセンサの単位画素は、フォトダイオードの他に、３個のＭＯＳトランジスタ、計４素子を平面に持つ。すなわち、１画素の表面積に対する、受光部(フォトダイオード)の表面積の割合を大きくすることは、困難であった。
０．３５μｍ, 1ポリシリコン層, ２金属層ＣＭＯＳプロセスを用いた、従来のＣＭＯＳイメージセンサにおいて、１画素の表面積に対する受光部（フォトダイオード）の割合は１７%であると、報告されている（非特許文献１）。また、０．１５μｍ ｗｉｒｉｎｇ−ｒｕｌｅプロセスを用いたとき、１画素の表面積に対する、受光部（フォトダイオード）の表面積の割合は３０％であると、報告されている（非特許文献２）。１画素の表面積に対する、受光部（フォトダイオード）の表面積の割合が３０％のとき、集光のためにマイクロレンズが形成されている（非特許文献２）。すなわち、１画素の表面積に対する、受光部（フォトダイオード）の表面積の割合が低いと、集光のためマイクロレンズが必要となる。
そこで、１画素の表面積に対する受光部の表面積の割合が大きいイメージセンサを提供することを課題とする。
本発明の１態様では、
基板上に形成された信号線と、前記信号線の上に配置される島状半導体と、前記島状半導体の上部に接続された画素選択線とを備えた固体撮像素子であって、
前記島状半導体は、
前記島状半導体の下部に配置され、前記信号線に接続された第１の半導体層と、
前記第１の半導体層の上側に隣接する第２の半導体層と、
前記第２の半導体層に絶縁膜を介して接続されたゲートと、
前記第２の半導体層に接続された、受光すると電荷量が変化する第３の半導体層からなる前記電荷蓄積部と、
前記第２の半導体層と前記第３の半導体層の上側に隣接し、前記画素選択線に接続された第４の半導体層とを備え、
前記画素選択線は、透明導電膜により形成されており、
前記ゲートの一部は、前記第２の半導体層の側壁に形成された窪みの内部に配置されている固体撮像素子が提供される。
基板上に形成された信号線と、前記信号線の上に配置される島状半導体と、前記島状半導体の上部に接続された画素選択線とを備えた固体撮像素子であって、
前記島状半導体は、
前記島状半導体の下部に配置され、前記信号線に接続された第１の半導体層と、
前記第１の半導体層の上側に隣接する第２の半導体層と、
前記第２の半導体層に絶縁膜を介して接続されたゲートと、
前記第２の半導体層に接続された、受光すると電荷量が変化する第３の半導体層からなる前記電荷蓄積部と、
前記第２の半導体層と前記第３の半導体層の上側に隣接し、前記画素選択線に接続された第４の半導体層とを備え、
前記画素選択線は、透明導電膜により形成されており、
前記ゲートの一部は、前記第２の半導体層の側壁に形成された窪みの内部に配置されている固体撮像素子が提供される。
また、本発明の好ましい態様では、
前記固体撮像素子において、前記信号線はｎ+型拡散層であり、前記第１の半導体層はｎ+型拡散層であり、前記第２の半導体層はｐ型不純物添加領域であり、前記第３の半導体層はｎ型拡散層であり、前記第４の半導体層はｐ+型拡散層である。
前記固体撮像素子において、前記信号線はｎ+型拡散層であり、前記第１の半導体層はｎ+型拡散層であり、前記第２の半導体層はｐ型不純物添加領域であり、前記第３の半導体層はｎ型拡散層であり、前記第４の半導体層はｐ+型拡散層である。
また、本発明の好ましい態様では、
前記固体撮像素子において、前記ｐ+型拡散層と、ｎ型拡散層とは、前記光電変換用フォトダイオードとして機能し、
前記ｐ+型拡散層と、ｎ型拡散層と、ｐ型不純物添加領域とは、前記増幅用トランジスタとして機能し、
前記第１の半導体層のｎ+型拡散層と、ｐ型不純物添加領域と、ｎ型拡散層とゲートとは、前記リセットトランジスタとして機能し、
前記ｐ型不純物添加領域と、ｎ+型拡散層とは、前記ダイオードとして機能する。
前記固体撮像素子において、前記ｐ+型拡散層と、ｎ型拡散層とは、前記光電変換用フォトダイオードとして機能し、
前記ｐ+型拡散層と、ｎ型拡散層と、ｐ型不純物添加領域とは、前記増幅用トランジスタとして機能し、
前記第１の半導体層のｎ+型拡散層と、ｐ型不純物添加領域と、ｎ型拡散層とゲートとは、前記リセットトランジスタとして機能し、
前記ｐ型不純物添加領域と、ｎ+型拡散層とは、前記ダイオードとして機能する。
また、本発明の好ましい態様では、前記固体撮像素子において、前記島状半導体は四角柱形状である。
また、本発明の好ましい態様では、前記固体撮像素子において、前記島状半導体は六角柱形状である。
また、本発明の好ましい態様では、前記固体撮像素子において、前記島状半導体は円柱形状である。
また、本発明の好ましい態様では、前記固体撮像素子をn行m列（n、mは1以上）基板に対して配列した固体撮像装置が提供される。
また、本発明の好ましい態様では、前記島状半導体が四角柱形状である前記固体撮像素子をn行m列（n、mは1以上）基板に対して配列した固体撮像装置が提供される。
また、本発明の好ましい態様では、前記島状半導体が円柱形状である前記固体撮像素子をn行m列（n、mは1以上）基板に対して配列した固体撮像装置が提供される。
また、本発明の好ましい態様では、前記固体撮像素子を基板上にハニカム状に配列した固体撮像装置が提供される。
また、本発明の好ましい態様では、前記固体撮像素子を基板上にハニカム状に配列した固体撮像装置において、前記島状半導体が六角柱形状である。
また、本発明の好ましい態様では、前記固体撮像素子を基板上にハニカム状に配列した固体撮像装置において、前記島状半導体が円柱形状である。
また、本発明の別の態様によると、固体撮像素子の製造方法であって、
シリコン基板上に、酸化膜が形成され、酸化膜上に、p型シリコンが形成され、ｐ型シリコン上に、窒化膜を堆積し、酸化膜を堆積し、シリコン柱のレジストを形成し、酸化膜、窒化膜をエッチングし、レジストを剥離し、窒化膜マスク、酸化膜マスクを形成する工程と、
シリコンをエッチングし、窒化膜を堆積し、エッチングし、シリコン柱側壁にサイドウォール状に残し、等方性エッチングを用いシリコンをエッチングし、ｐ型不純物添加領域の側壁に窪みを形成する工程と、
シリコンをエッチングし、ｐ型不純物添加領域の側壁に窪みを有する島状半導体を形成し、イオンインプラ時のイオンチャネリング防止のため、薄い酸化膜を形成し、リンをインプラントし、アニールし、n+型拡散層を形成し、信号線のためのレジストを形成し、薄い酸化膜をエッチングし、シリコンをエッチングし、n+拡散層と信号線を形成する工程と、
レジストを剥離し、窒化膜を剥離し、薄い酸化膜を剥離し、酸化膜を堆積し、平坦化し、エッチバックし、ゲート絶縁膜を形成し、ポリシリコンを堆積し、平坦化し、エッチバックし、ゲートのためのレジストを形成し、ポリシリコンをエッチングし、ゲートを形成する工程と、
レジストを剥離し、リンをインプラントし、電荷蓄積部を形成する工程と、
酸化膜を堆積し、平坦化し、エッチバックし、窒化膜を剥離し、酸化膜を形成し、ボロンをインプラントし、アニールを行い、p+型拡散層を形成する工程と、
酸化膜を剥離し、透明導電膜を堆積し、画素選択線のためのレジストを形成し、透明導電膜をエッチングし、レジストを剥離し、画素選択線を形成する工程と、
表面保護膜を形成する工程と
を含む固体撮像素子の製造方法が提供される。
シリコン基板上に、酸化膜が形成され、酸化膜上に、p型シリコンが形成され、ｐ型シリコン上に、窒化膜を堆積し、酸化膜を堆積し、シリコン柱のレジストを形成し、酸化膜、窒化膜をエッチングし、レジストを剥離し、窒化膜マスク、酸化膜マスクを形成する工程と、
シリコンをエッチングし、窒化膜を堆積し、エッチングし、シリコン柱側壁にサイドウォール状に残し、等方性エッチングを用いシリコンをエッチングし、ｐ型不純物添加領域の側壁に窪みを形成する工程と、
シリコンをエッチングし、ｐ型不純物添加領域の側壁に窪みを有する島状半導体を形成し、イオンインプラ時のイオンチャネリング防止のため、薄い酸化膜を形成し、リンをインプラントし、アニールし、n+型拡散層を形成し、信号線のためのレジストを形成し、薄い酸化膜をエッチングし、シリコンをエッチングし、n+拡散層と信号線を形成する工程と、
レジストを剥離し、窒化膜を剥離し、薄い酸化膜を剥離し、酸化膜を堆積し、平坦化し、エッチバックし、ゲート絶縁膜を形成し、ポリシリコンを堆積し、平坦化し、エッチバックし、ゲートのためのレジストを形成し、ポリシリコンをエッチングし、ゲートを形成する工程と、
レジストを剥離し、リンをインプラントし、電荷蓄積部を形成する工程と、
酸化膜を堆積し、平坦化し、エッチバックし、窒化膜を剥離し、酸化膜を形成し、ボロンをインプラントし、アニールを行い、p+型拡散層を形成する工程と、
酸化膜を剥離し、透明導電膜を堆積し、画素選択線のためのレジストを形成し、透明導電膜をエッチングし、レジストを剥離し、画素選択線を形成する工程と、
表面保護膜を形成する工程と
を含む固体撮像素子の製造方法が提供される。
従来のＣＭＯＳイメージセンサの単位画素は、フォトダイオードの他に、3個のＭＯＳトランジスタ、計４素子を平面に持つ。すなわち、１画素の表面積に対する、受光部(フォトダイオード)の表面積の割合を大きくすることは難しい。０．１５μｍ ｗｉｒｉｎｇ-ｒｕｌｅプロセスを用いたとき、１画素の表面積に対する、受光部（フォトダイオード）の表面積の割合は３０％であると、報告されている。
本発明では、
基板上に形成された信号線と、前記信号線の上に配置される島状半導体と、前記島状半導体の上部に接続された画素選択線とを備えた固体撮像素子であって、
前記島状半導体は、
前記島状半導体の下部に配置され、前記信号線に接続された第１の半導体層と、
前記第１の半導体層の上側に隣接する第２の半導体層と、
前記第２の半導体層に絶縁膜を介して接続されたゲートと、
前記第２の半導体層に接続された、受光すると電荷量が変化する第３の半導体層からなる前記電荷蓄積部と、
前記第２の半導体層と前記第３の半導体層の上側に隣接し、前記画素選択線に接続された第４の半導体層とを備え、
前記画素選択線は、透明導電膜により形成されており、
前記ゲートの一部は、前記第２の半導体層の側壁に形成された窪みの内部に配置されている固体撮像素子が提供される。
前記第３の半導体層と前記第４の半導体層は、前記光電変換用フォトダイオードとして機能し、
前記第２の半導体層と前記第３の半導体層と前記第４の半導体層とは、前記増幅用トランジスタとして機能し、
前記第１の半導体層と前記第２の半導体層と前記第３の半導体層と前記ゲートとは前記リセットトランジスタとして機能し、
前記第２の半導体層と前記第１の半導体層とは、前記ダイオードとして機能する。
従来半導体製造工程に使用されているアルミニウム、銅といった金属は、光を反射するため、第４の半導体層の側壁に接続する必要がある。本発明では、酸化インジウム錫(ＩＴＯ)、酸化亜鉛(ＺｎＯ)、酸化錫(ＳｎＯ2)といった透明導電膜を画素選択線に用いることにより、画素選択線を第４の半導体層の上部に接続することができる。すなわち、透明導電膜を用いることにより１画素の表面積に対する受光部の表面積の割合が大きいイメージセンサを可能とする。
また、ゲートを第２の半導体層の側壁に絶縁膜を介して接続すると、１画素の表面積は、フォトダイオードの面積とゲートの面積と素子間の面積の和になる。本発明では、ゲートが、前記第２の半導体層の側壁に形成された窪みの内部にその一部を配置してなることにより、１画素の表面積は、フォトダイオードの面積と素子間の面積の和となり、１画素の表面積に対する受光部の表面積の割合が大きいイメージセンサを可能とする。
本発明では、
基板上に形成された信号線と、前記信号線の上に配置される島状半導体と、前記島状半導体の上部に接続された画素選択線とを備えた固体撮像素子であって、
前記島状半導体は、
前記島状半導体の下部に配置され、前記信号線に接続された第１の半導体層と、
前記第１の半導体層の上側に隣接する第２の半導体層と、
前記第２の半導体層に絶縁膜を介して接続されたゲートと、
前記第２の半導体層に接続された、受光すると電荷量が変化する第３の半導体層からなる前記電荷蓄積部と、
前記第２の半導体層と前記第３の半導体層の上側に隣接し、前記画素選択線に接続された第４の半導体層とを備え、
前記画素選択線は、透明導電膜により形成されており、
前記ゲートの一部は、前記第２の半導体層の側壁に形成された窪みの内部に配置されている固体撮像素子が提供される。
前記第３の半導体層と前記第４の半導体層は、前記光電変換用フォトダイオードとして機能し、
前記第２の半導体層と前記第３の半導体層と前記第４の半導体層とは、前記増幅用トランジスタとして機能し、
前記第１の半導体層と前記第２の半導体層と前記第３の半導体層と前記ゲートとは前記リセットトランジスタとして機能し、
前記第２の半導体層と前記第１の半導体層とは、前記ダイオードとして機能する。
従来半導体製造工程に使用されているアルミニウム、銅といった金属は、光を反射するため、第４の半導体層の側壁に接続する必要がある。本発明では、酸化インジウム錫(ＩＴＯ)、酸化亜鉛(ＺｎＯ)、酸化錫(ＳｎＯ2)といった透明導電膜を画素選択線に用いることにより、画素選択線を第４の半導体層の上部に接続することができる。すなわち、透明導電膜を用いることにより１画素の表面積に対する受光部の表面積の割合が大きいイメージセンサを可能とする。
また、ゲートを第２の半導体層の側壁に絶縁膜を介して接続すると、１画素の表面積は、フォトダイオードの面積とゲートの面積と素子間の面積の和になる。本発明では、ゲートが、前記第２の半導体層の側壁に形成された窪みの内部にその一部を配置してなることにより、１画素の表面積は、フォトダイオードの面積と素子間の面積の和となり、１画素の表面積に対する受光部の表面積の割合が大きいイメージセンサを可能とする。
以下、図面に示す実施形態に基づいてこの発明を記述する。なお、この発明は、これによって限定されるものではない。
この発明に係る固体撮像素子１個の鳥瞰図を図２に示す。また、図３は、この発明に係る固体撮像素子１個の平面図である。図４(ａ)は、図３のＸ1−Ｘ1'断面図であり、図４(ｂ)は図４(ａ)の等価回路図であり、図５(ａ)は、図３のＹ1−Ｙ1'断面図であり、図５(ｂ)は図５(ａ)の等価回路図である。
本発明では、シリコン基板１０７上に、酸化膜１０８が形成され、酸化膜１０８上に信号線１０６が形成され、
信号線１０６の上に島状半導体が形成され、島状半導体は、
島状半導体下部の、信号線に接続されたｎ+型拡散層１０５と、
ｎ+型拡散層の上側に隣接するｐ型不純物添加領域１１１と、
ｐ型不純物添加領域に絶縁膜を介して接続されたゲート１０４と、
ｐ型不純物添加領域に接続された、受光すると電荷量が変化するｎ型拡散層からなる電荷蓄積部１０３と、
ｐ型不純物添加領域と前記ｎ型拡散層の上側に隣接するｐ+型拡散層１０２と、を備え、
島状半導体上部のｐ+型拡散層の上部に接続する透明導電膜からなる画素選択線１０１が形成され、
前記ゲートが、前記ｐ型不純物添加領域の側壁に形成された窪みの内部にその一部を配置してなるよう形成される。
ｐ+型拡散層１０２と、ｎ型拡散層１０３とは、光電変換用フォトダイオード１０９として機能し、
ｐ+型拡散層１０２と、ｎ型拡散層１０３と、ｐ型不純物添加領域１１１とは、増幅用トランジスタ１１３として機能し、
ｎ+型拡散層１０５と、ｐ型不純物添加領域１１１と、ｎ型拡散層１０３とゲート１０４とは、リセットトランジスタ１１２として機能し、
ｐ型不純物添加領域１１１と、ｎ+型拡散層１０５とは、ダイオード１１４として機能する。
層間絶縁膜として、酸化膜１１０が形成される。
本発明では、シリコン基板１０７上に、酸化膜１０８が形成され、酸化膜１０８上に信号線１０６が形成され、
信号線１０６の上に島状半導体が形成され、島状半導体は、
島状半導体下部の、信号線に接続されたｎ+型拡散層１０５と、
ｎ+型拡散層の上側に隣接するｐ型不純物添加領域１１１と、
ｐ型不純物添加領域に絶縁膜を介して接続されたゲート１０４と、
ｐ型不純物添加領域に接続された、受光すると電荷量が変化するｎ型拡散層からなる電荷蓄積部１０３と、
ｐ型不純物添加領域と前記ｎ型拡散層の上側に隣接するｐ+型拡散層１０２と、を備え、
島状半導体上部のｐ+型拡散層の上部に接続する透明導電膜からなる画素選択線１０１が形成され、
前記ゲートが、前記ｐ型不純物添加領域の側壁に形成された窪みの内部にその一部を配置してなるよう形成される。
ｐ+型拡散層１０２と、ｎ型拡散層１０３とは、光電変換用フォトダイオード１０９として機能し、
ｐ+型拡散層１０２と、ｎ型拡散層１０３と、ｐ型不純物添加領域１１１とは、増幅用トランジスタ１１３として機能し、
ｎ+型拡散層１０５と、ｐ型不純物添加領域１１１と、ｎ型拡散層１０３とゲート１０４とは、リセットトランジスタ１１２として機能し、
ｐ型不純物添加領域１１１と、ｎ+型拡散層１０５とは、ダイオード１１４として機能する。
層間絶縁膜として、酸化膜１１０が形成される。
また、上記固体撮像素子を、行列状に配置した固体撮像素子行列の鳥瞰図を図６に示す。また、平面図を図７に示す。図８は図７のＸ2−Ｘ2'断面図であり、図９は図７のＸ3−Ｘ3'断面図であり、図１０は図７のＸ4−Ｘ4'断面図であり、図１１は図７のＹ2−Ｙ2'断面図である。
シリコン基板２４２上に、酸化膜２４１が形成され、酸化膜２４１上に信号線２２５が形成され、
信号線２２５の上に島状半導体が形成され、島状半導体は、
島状半導体下部の、信号線に接続されたｎ+型拡散層２３７と、
ｎ+型拡散層の上側に隣接するｐ型不純物添加領域２３４と、
ｐ型不純物添加領域に絶縁膜を介して接続されたゲート２１９と、
ｐ型不純物添加領域に接続された、受光すると電荷量が変化するｎ型拡散層からなる電荷蓄積部２３１と、
ｐ型不純物添加領域と前記ｎ型拡散層の上側に隣接するｐ+型拡散層２２８と、を備え、
島状半導体上部のｐ+型拡散層の上部に接続する透明導電膜からなる画素選択線２０１が形成され、
前記ゲートが、前記ｐ型不純物添加領域の側壁に形成された窪みの内部にその一部を配置してなるよう形成される。
また、
シリコン基板２４２上に、酸化膜２４１が形成され、酸化膜２４１上に信号線２２５が形成され、
信号線２２５の上に島状半導体が形成され、島状半導体は、
島状半導体下部の、信号線に接続されたｎ+型拡散層２３８と、
ｎ+型拡散層の上側に隣接するｐ型不純物添加領域２３５と、
ｐ型不純物添加領域に絶縁膜を介して接続されたゲート２２０と、
ｐ型不純物添加領域に接続された、受光すると電荷量が変化するｎ型拡散層からなる電荷蓄積部２３２と、
ｐ型不純物添加領域と前記ｎ型拡散層の上側に隣接するｐ+型拡散層２２９と、を備え、
島状半導体上部のｐ+型拡散層の上部に接続する透明導電膜からなる画素選択線２０２が形成され、
前記ゲートが、前記ｐ型不純物添加領域の側壁に形成された窪みの内部にその一部を配置してなるよう形成される。
また、
シリコン基板２４２上に、酸化膜２４１が形成され、酸化膜２４１上に信号線２２５が形成され、
信号線２２５の上に島状半導体が形成され、島状半導体は、
島状半導体下部の、信号線に接続されたｎ+型拡散層２３９と、
ｎ+型拡散層の上側に隣接するｐ型不純物添加領域２３６と、
ｐ型不純物添加領域に絶縁膜を介して接続されたゲート２２１と、
ｐ型不純物添加領域に接続された、受光すると電荷量が変化するｎ型拡散層からなる電荷蓄積部２３３と、
ｐ型不純物添加領域と前記ｎ型拡散層の上側に隣接するｐ+型拡散層２３０と、を備え、
島状半導体上部のｐ+型拡散層の上部に接続する透明導電膜からなる画素選択線２０３が形成され、
前記ゲートが、前記ｐ型不純物添加領域の側壁に形成された窪みの内部にその一部を配置してなるよう形成される。
層間絶縁膜として、酸化膜２４０が形成される。
シリコン基板２４２上に、酸化膜２４１が形成され、酸化膜２４１上に信号線２２５が形成され、
信号線２２５の上に島状半導体が形成され、島状半導体は、
島状半導体下部の、信号線に接続されたｎ+型拡散層２３７と、
ｎ+型拡散層の上側に隣接するｐ型不純物添加領域２３４と、
ｐ型不純物添加領域に絶縁膜を介して接続されたゲート２１９と、
ｐ型不純物添加領域に接続された、受光すると電荷量が変化するｎ型拡散層からなる電荷蓄積部２３１と、
ｐ型不純物添加領域と前記ｎ型拡散層の上側に隣接するｐ+型拡散層２２８と、を備え、
島状半導体上部のｐ+型拡散層の上部に接続する透明導電膜からなる画素選択線２０１が形成され、
前記ゲートが、前記ｐ型不純物添加領域の側壁に形成された窪みの内部にその一部を配置してなるよう形成される。
また、
シリコン基板２４２上に、酸化膜２４１が形成され、酸化膜２４１上に信号線２２５が形成され、
信号線２２５の上に島状半導体が形成され、島状半導体は、
島状半導体下部の、信号線に接続されたｎ+型拡散層２３８と、
ｎ+型拡散層の上側に隣接するｐ型不純物添加領域２３５と、
ｐ型不純物添加領域に絶縁膜を介して接続されたゲート２２０と、
ｐ型不純物添加領域に接続された、受光すると電荷量が変化するｎ型拡散層からなる電荷蓄積部２３２と、
ｐ型不純物添加領域と前記ｎ型拡散層の上側に隣接するｐ+型拡散層２２９と、を備え、
島状半導体上部のｐ+型拡散層の上部に接続する透明導電膜からなる画素選択線２０２が形成され、
前記ゲートが、前記ｐ型不純物添加領域の側壁に形成された窪みの内部にその一部を配置してなるよう形成される。
また、
シリコン基板２４２上に、酸化膜２４１が形成され、酸化膜２４１上に信号線２２５が形成され、
信号線２２５の上に島状半導体が形成され、島状半導体は、
島状半導体下部の、信号線に接続されたｎ+型拡散層２３９と、
ｎ+型拡散層の上側に隣接するｐ型不純物添加領域２３６と、
ｐ型不純物添加領域に絶縁膜を介して接続されたゲート２２１と、
ｐ型不純物添加領域に接続された、受光すると電荷量が変化するｎ型拡散層からなる電荷蓄積部２３３と、
ｐ型不純物添加領域と前記ｎ型拡散層の上側に隣接するｐ+型拡散層２３０と、を備え、
島状半導体上部のｐ+型拡散層の上部に接続する透明導電膜からなる画素選択線２０３が形成され、
前記ゲートが、前記ｐ型不純物添加領域の側壁に形成された窪みの内部にその一部を配置してなるよう形成される。
層間絶縁膜として、酸化膜２４０が形成される。
また、シリコン基板２４２上に、酸化膜２４１が形成され、酸化膜２４１上に信号線２２６が形成され、
信号線２２６の上に島状半導体が形成され、島状半導体は、
島状半導体下部の、信号線に接続されたｎ+型拡散層２５２と、
ｎ+型拡散層の上側に隣接するｐ型不純物添加領域２４９と、
ｐ型不純物添加領域に絶縁膜を介して接続されたゲート２１９と、
ｐ型不純物添加領域に接続された、受光すると電荷量が変化するｎ型拡散層からなる電荷蓄積部２４６と、
ｐ型不純物添加領域と前記ｎ型拡散層の上側に隣接するｐ+型拡散層２４３と、を備え、
島状半導体上部のｐ+型拡散層の上部に接続する透明導電膜からなる画素選択線２０１が形成され、
前記ゲートが、前記ｐ型不純物添加領域の側壁に形成された窪みの内部にその一部を配置してなるよう形成される。
また、
シリコン基板２４２上に、酸化膜２４１が形成され、酸化膜２４１上に信号線２２６が形成され、
信号線２２６の上に島状半導体が形成され、島状半導体は、
島状半導体下部の、信号線に接続されたｎ+型拡散層２５３と、
ｎ+型拡散層の上側に隣接するｐ型不純物添加領域２５０と、
ｐ型不純物添加領域に絶縁膜を介して接続されたゲート２２０と、
ｐ型不純物添加領域に接続された、受光すると電荷量が変化するｎ型拡散層からなる電荷蓄積部２４７と、
ｐ型不純物添加領域と前記ｎ型拡散層の上側に隣接するｐ+型拡散層２４４と、を備え、
島状半導体上部のｐ+型拡散層の上部に接続する透明導電膜からなる画素選択線２０２が形成され、
前記ゲートが、前記ｐ型不純物添加領域の側壁に形成された窪みの内部にその一部を配置してなるよう形成される。
また、
シリコン基板２４２上に、酸化膜２４１が形成され、酸化膜２４１上に信号線２２６が形成され、
信号線２２６の上に島状半導体が形成され、島状半導体は、
島状半導体下部の、信号線に接続されたｎ+型拡散層２５４と、
ｎ+型拡散層の上側に隣接するｐ型不純物添加領域２５１と、
ｐ型不純物添加領域に絶縁膜を介して接続されたゲート２２１と、
ｐ型不純物添加領域に接続された、受光すると電荷量が変化するｎ型拡散層からなる電荷蓄積部２４８と、
ｐ型不純物添加領域と前記ｎ型拡散層の上側に隣接するｐ+型拡散層２４５と、を備え、
島状半導体上部のｐ+型拡散層の上部に接続する透明導電膜からなる画素選択線２０３が形成され、
前記ゲートが、前記ｐ型不純物添加領域の側壁に形成された窪みの内部にその一部を配置してなるよう形成される。
層間絶縁膜として、酸化膜２４０が形成される。
信号線２２６の上に島状半導体が形成され、島状半導体は、
島状半導体下部の、信号線に接続されたｎ+型拡散層２５２と、
ｎ+型拡散層の上側に隣接するｐ型不純物添加領域２４９と、
ｐ型不純物添加領域に絶縁膜を介して接続されたゲート２１９と、
ｐ型不純物添加領域に接続された、受光すると電荷量が変化するｎ型拡散層からなる電荷蓄積部２４６と、
ｐ型不純物添加領域と前記ｎ型拡散層の上側に隣接するｐ+型拡散層２４３と、を備え、
島状半導体上部のｐ+型拡散層の上部に接続する透明導電膜からなる画素選択線２０１が形成され、
前記ゲートが、前記ｐ型不純物添加領域の側壁に形成された窪みの内部にその一部を配置してなるよう形成される。
また、
シリコン基板２４２上に、酸化膜２４１が形成され、酸化膜２４１上に信号線２２６が形成され、
信号線２２６の上に島状半導体が形成され、島状半導体は、
島状半導体下部の、信号線に接続されたｎ+型拡散層２５３と、
ｎ+型拡散層の上側に隣接するｐ型不純物添加領域２５０と、
ｐ型不純物添加領域に絶縁膜を介して接続されたゲート２２０と、
ｐ型不純物添加領域に接続された、受光すると電荷量が変化するｎ型拡散層からなる電荷蓄積部２４７と、
ｐ型不純物添加領域と前記ｎ型拡散層の上側に隣接するｐ+型拡散層２４４と、を備え、
島状半導体上部のｐ+型拡散層の上部に接続する透明導電膜からなる画素選択線２０２が形成され、
前記ゲートが、前記ｐ型不純物添加領域の側壁に形成された窪みの内部にその一部を配置してなるよう形成される。
また、
シリコン基板２４２上に、酸化膜２４１が形成され、酸化膜２４１上に信号線２２６が形成され、
信号線２２６の上に島状半導体が形成され、島状半導体は、
島状半導体下部の、信号線に接続されたｎ+型拡散層２５４と、
ｎ+型拡散層の上側に隣接するｐ型不純物添加領域２５１と、
ｐ型不純物添加領域に絶縁膜を介して接続されたゲート２２１と、
ｐ型不純物添加領域に接続された、受光すると電荷量が変化するｎ型拡散層からなる電荷蓄積部２４８と、
ｐ型不純物添加領域と前記ｎ型拡散層の上側に隣接するｐ+型拡散層２４５と、を備え、
島状半導体上部のｐ+型拡散層の上部に接続する透明導電膜からなる画素選択線２０３が形成され、
前記ゲートが、前記ｐ型不純物添加領域の側壁に形成された窪みの内部にその一部を配置してなるよう形成される。
層間絶縁膜として、酸化膜２４０が形成される。
また、シリコン基板２４２上に、酸化膜２４１が形成され、酸化膜２４１上に信号線２２７が形成され、
信号線２２７の上に島状半導体が形成され、島状半導体は、
島状半導体下部の、信号線に接続されたｎ+型拡散層２２２と、
ｎ+型拡散層の上側に隣接するｐ型不純物添加領域２５５と、
ｐ型不純物添加領域に絶縁膜を介して接続されたゲート２１９と、
ｐ型不純物添加領域に接続された、受光すると電荷量が変化するｎ型拡散層からなる電荷蓄積部２１６と、
ｐ型不純物添加領域と前記ｎ型拡散層の上側に隣接するｐ+型拡散層２１３と、を備え、
島状半導体上部のｐ+型拡散層の上部に接続する透明導電膜からなる画素選択線２０１が形成され、
前記ゲートが、前記ｐ型不純物添加領域の側壁に形成された窪みの内部にその一部を配置してなるよう形成される。
また、
シリコン基板２４２上に、酸化膜２４１が形成され、酸化膜２４１上に信号線２２７が形成され、
信号線２２７の上に島状半導体が形成され、島状半導体は、
島状半導体下部の、信号線に接続されたｎ+型拡散層２２３と、
ｎ+型拡散層の上側に隣接するｐ型不純物添加領域２５６と、
ｐ型不純物添加領域に絶縁膜を介して接続されたゲート２２０と、
ｐ型不純物添加領域に接続された、受光すると電荷量が変化するｎ型拡散層からなる電荷蓄積部２１７と、
ｐ型不純物添加領域と前記ｎ型拡散層の上側に隣接するｐ+型拡散層２１４と、を備え、
島状半導体上部のｐ+型拡散層の上部に接続する透明導電膜からなる画素選択線２０２が形成され、
前記ゲートが、前記ｐ型不純物添加領域の側壁に形成された窪みの内部にその一部を配置してなるよう形成される。
また、
シリコン基板２４２上に、酸化膜２４１が形成され、酸化膜２４１上に信号線２２７が形成され、
信号線２２７の上に島状半導体が形成され、島状半導体は、
島状半導体下部の、信号線に接続されたｎ+型拡散層２２４と、
ｎ+型拡散層の上側に隣接するｐ型不純物添加領域２５７と、
ｐ型不純物添加領域に絶縁膜を介して接続されたゲート２２１と、
ｐ型不純物添加領域に接続された、受光すると電荷量が変化するｎ型拡散層からなる電荷蓄積部２１８と、
ｐ型不純物添加領域と前記ｎ型拡散層の上側に隣接するｐ+型拡散層２１５と、を備え、
島状半導体上部のｐ+型拡散層の上部に接続する透明導電膜からなる画素選択線２０３が形成され、
前記ゲートが、前記ｐ型不純物添加領域の側壁に形成された窪みの内部にその一部を配置してなるよう形成される。
層間絶縁膜として、酸化膜２４０が形成される。
信号線２２７の上に島状半導体が形成され、島状半導体は、
島状半導体下部の、信号線に接続されたｎ+型拡散層２２２と、
ｎ+型拡散層の上側に隣接するｐ型不純物添加領域２５５と、
ｐ型不純物添加領域に絶縁膜を介して接続されたゲート２１９と、
ｐ型不純物添加領域に接続された、受光すると電荷量が変化するｎ型拡散層からなる電荷蓄積部２１６と、
ｐ型不純物添加領域と前記ｎ型拡散層の上側に隣接するｐ+型拡散層２１３と、を備え、
島状半導体上部のｐ+型拡散層の上部に接続する透明導電膜からなる画素選択線２０１が形成され、
前記ゲートが、前記ｐ型不純物添加領域の側壁に形成された窪みの内部にその一部を配置してなるよう形成される。
また、
シリコン基板２４２上に、酸化膜２４１が形成され、酸化膜２４１上に信号線２２７が形成され、
信号線２２７の上に島状半導体が形成され、島状半導体は、
島状半導体下部の、信号線に接続されたｎ+型拡散層２２３と、
ｎ+型拡散層の上側に隣接するｐ型不純物添加領域２５６と、
ｐ型不純物添加領域に絶縁膜を介して接続されたゲート２２０と、
ｐ型不純物添加領域に接続された、受光すると電荷量が変化するｎ型拡散層からなる電荷蓄積部２１７と、
ｐ型不純物添加領域と前記ｎ型拡散層の上側に隣接するｐ+型拡散層２１４と、を備え、
島状半導体上部のｐ+型拡散層の上部に接続する透明導電膜からなる画素選択線２０２が形成され、
前記ゲートが、前記ｐ型不純物添加領域の側壁に形成された窪みの内部にその一部を配置してなるよう形成される。
また、
シリコン基板２４２上に、酸化膜２４１が形成され、酸化膜２４１上に信号線２２７が形成され、
信号線２２７の上に島状半導体が形成され、島状半導体は、
島状半導体下部の、信号線に接続されたｎ+型拡散層２２４と、
ｎ+型拡散層の上側に隣接するｐ型不純物添加領域２５７と、
ｐ型不純物添加領域に絶縁膜を介して接続されたゲート２２１と、
ｐ型不純物添加領域に接続された、受光すると電荷量が変化するｎ型拡散層からなる電荷蓄積部２１８と、
ｐ型不純物添加領域と前記ｎ型拡散層の上側に隣接するｐ+型拡散層２１５と、を備え、
島状半導体上部のｐ+型拡散層の上部に接続する透明導電膜からなる画素選択線２０３が形成され、
前記ゲートが、前記ｐ型不純物添加領域の側壁に形成された窪みの内部にその一部を配置してなるよう形成される。
層間絶縁膜として、酸化膜２４０が形成される。
また、シリコン基板２４２上に、酸化膜２４１が形成され、酸化膜２４１上に信号線２２７が形成され、
信号線２２７の上に島状半導体が形成され、島状半導体は、
島状半導体下部の、信号線に接続されたｎ+型拡散層２２３と、
ｎ+型拡散層の上側に隣接するｐ型不純物添加領域２５６と、
ｐ型不純物添加領域に絶縁膜を介して接続されたゲート２２０と、
ｐ型不純物添加領域に接続された、受光すると電荷量が変化するｎ型拡散層からなる電荷蓄積部２１７と、
ｐ型不純物添加領域と前記ｎ型拡散層の上側に隣接するｐ+型拡散層２１４と、を備え、
島状半導体上部のｐ+型拡散層の上部に接続する透明導電膜からなる画素選択線２０２が形成され、
前記ゲートが、前記ｐ型不純物添加領域の側壁に形成された窪みの内部にその一部を配置してなるよう形成される。
また、
シリコン基板２４２上に、酸化膜２４１が形成され、酸化膜２４１上に信号線２２６が形成され、
信号線２２６の上に島状半導体が形成され、島状半導体は、
島状半導体下部の、信号線に接続されたｎ+型拡散層２５３と、
ｎ+型拡散層の上側に隣接するｐ型不純物添加領域２５０と、
ｐ型不純物添加領域に絶縁膜を介して接続されたゲート２２０と、
ｐ型不純物添加領域に接続された、受光すると電荷量が変化するｎ型拡散層からなる電荷蓄積部２４７と、
ｐ型不純物添加領域と前記ｎ型拡散層の上側に隣接するｐ+型拡散層２４４と、を備え、
島状半導体上部のｐ+型拡散層の上部に接続する透明導電膜からなる画素選択線２０２が形成され、
前記ゲートが、前記ｐ型不純物添加領域の側壁に形成された窪みの内部にその一部を配置してなるよう形成される。
また、
シリコン基板２４２上に、酸化膜２４１が形成され、酸化膜２４１上に信号線２２５が形成され、
信号線２２５の上に島状半導体が形成され、島状半導体は、
島状半導体下部の、信号線に接続されたｎ+型拡散層２３８と、
ｎ+型拡散層の上側に隣接するｐ型不純物添加領域２３５と、
ｐ型不純物添加領域に絶縁膜を介して接続されたゲート２２０と、
ｐ型不純物添加領域に接続された、受光すると電荷量が変化するｎ型拡散層からなる電荷蓄積部２３２と、
ｐ型不純物添加領域と前記ｎ型拡散層の上側に隣接するｐ+型拡散層２２９と、を備え、
島状半導体上部のｐ+型拡散層の上部に接続する透明導電膜からなる画素選択線２０２が形成され、
前記ゲートが、前記ｐ型不純物添加領域の側壁に形成された窪みの内部にその一部を配置してなるよう形成される。
信号線２２７の上に島状半導体が形成され、島状半導体は、
島状半導体下部の、信号線に接続されたｎ+型拡散層２２３と、
ｎ+型拡散層の上側に隣接するｐ型不純物添加領域２５６と、
ｐ型不純物添加領域に絶縁膜を介して接続されたゲート２２０と、
ｐ型不純物添加領域に接続された、受光すると電荷量が変化するｎ型拡散層からなる電荷蓄積部２１７と、
ｐ型不純物添加領域と前記ｎ型拡散層の上側に隣接するｐ+型拡散層２１４と、を備え、
島状半導体上部のｐ+型拡散層の上部に接続する透明導電膜からなる画素選択線２０２が形成され、
前記ゲートが、前記ｐ型不純物添加領域の側壁に形成された窪みの内部にその一部を配置してなるよう形成される。
また、
シリコン基板２４２上に、酸化膜２４１が形成され、酸化膜２４１上に信号線２２６が形成され、
信号線２２６の上に島状半導体が形成され、島状半導体は、
島状半導体下部の、信号線に接続されたｎ+型拡散層２５３と、
ｎ+型拡散層の上側に隣接するｐ型不純物添加領域２５０と、
ｐ型不純物添加領域に絶縁膜を介して接続されたゲート２２０と、
ｐ型不純物添加領域に接続された、受光すると電荷量が変化するｎ型拡散層からなる電荷蓄積部２４７と、
ｐ型不純物添加領域と前記ｎ型拡散層の上側に隣接するｐ+型拡散層２４４と、を備え、
島状半導体上部のｐ+型拡散層の上部に接続する透明導電膜からなる画素選択線２０２が形成され、
前記ゲートが、前記ｐ型不純物添加領域の側壁に形成された窪みの内部にその一部を配置してなるよう形成される。
また、
シリコン基板２４２上に、酸化膜２４１が形成され、酸化膜２４１上に信号線２２５が形成され、
信号線２２５の上に島状半導体が形成され、島状半導体は、
島状半導体下部の、信号線に接続されたｎ+型拡散層２３８と、
ｎ+型拡散層の上側に隣接するｐ型不純物添加領域２３５と、
ｐ型不純物添加領域に絶縁膜を介して接続されたゲート２２０と、
ｐ型不純物添加領域に接続された、受光すると電荷量が変化するｎ型拡散層からなる電荷蓄積部２３２と、
ｐ型不純物添加領域と前記ｎ型拡散層の上側に隣接するｐ+型拡散層２２９と、を備え、
島状半導体上部のｐ+型拡散層の上部に接続する透明導電膜からなる画素選択線２０２が形成され、
前記ゲートが、前記ｐ型不純物添加領域の側壁に形成された窪みの内部にその一部を配置してなるよう形成される。
以下に、この発明に係る固体撮像素子の構造を形成するための製造工程の一例を図１２〜図３１を参照して説明する。
はじめに、シリコン基板２４２上に、酸化膜２４１が形成され、酸化膜２４１上に、p型シリコン３０１が形成され、ｐ型シリコン３０１上に、窒化膜を堆積し、酸化膜を堆積し、シリコン柱のレジストを形成し、酸化膜、窒化膜をエッチングし、レジストを剥離し、窒化膜マスク３０２、３０３、３０４、３０８、３０９、酸化膜マスク３０５、３０６、３０７、３１０、３１１を形成する（図１２（ａ）、（ｂ））。
シリコンをエッチングする（図１３（ａ）、（ｂ））。
窒化膜を堆積し、エッチングし、シリコン柱側壁にサイドウォール状３１２、３１３、３１４、３１５、３１６に残す（図１４（ａ）、（ｂ））。
等方性エッチングを用いシリコンをエッチングし、ｐ型不純物添加領域の側壁に窪みを形成する（図１５（ａ）、（ｂ））。
シリコンをエッチングし、ｐ型不純物添加領域の側壁に窪みを有する島状半導体３１７、３１８、３１９、３２０、３２１を形成する（図１６（ａ）、（ｂ））。
イオンインプラ時のイオンチャネリング防止のため、薄い酸化膜３２２を形成する（図１７（ａ）、（ｂ））。
リンをインプラントし、アニールし、n+型拡散層３２３を形成する（図１８（ａ）、（ｂ））。
信号線のためのレジスト３２４、３２５、３２６を形成する（図１９（ａ）、（ｂ））。
薄い酸化膜をエッチングし、シリコンをエッチングし、n+拡散層２３７、２３８、２３９、２２３、２５３、と信号線２２５、２２６、２２７を形成する（図２０（ａ）、（ｂ））。
レジストを剥離し、窒化膜を剥離し、薄い酸化膜を剥離する（図２１（ａ）、（ｂ））。
酸化膜３２７を堆積し、平坦化し、エッチバックする（図２２（ａ）、（ｂ））。
ゲート絶縁膜３２８、３２９、３３０、３３２、３３３を形成し、ポリシリコン３３１を堆積し、平坦化し、エッチバックする（図２３（ａ）、（ｂ））。
ゲートのためのレジスト３３４、３３５、３３６を形成する（図２４（ａ）、（ｂ））。
ポリシリコンをエッチングし、ゲート２１９、２２０、２２１を形成し、レジストを剥離する（図２５（ａ）、（ｂ））。
リンをインプラントし、電荷蓄積部２３１、２３２、２３３、２１７、２４７を形成する（図２６（ａ）、（ｂ））。
酸化膜２４０を堆積し、平坦化し、エッチバックし、窒化膜を剥離する（図２７（ａ）、（ｂ））。
酸化膜３３７、３３８、３３９、３４０、３４１を形成し、ボロンをインプラントし、アニールを行い、p+型拡散層２２８、２２９、２３０、２１４、２４４を形成する（図２８（ａ）、（ｂ））。
酸化膜を剥離し、透明導電膜３４２を堆積する（図２９（ａ）、（ｂ））。
画素選択線のためのレジストを形成し、透明導電膜をエッチングし、レジストを剥離し、画素選択線２０１、２０２、２０３を形成する（図３０（ａ）、（ｂ））。
表面保護膜３４３を形成する。
また、実施例では、
ｐ型不純物添加領域側面の窪みの断面形状が半円であったが、図３２に示すように、四角形など他の形状でもよい。
図３２は、この発明に係る他の実施例を示す断面図である。
シリコン基板７０７上に、酸化膜７０８が形成され、酸化膜７０８上に信号線７０６が形成され、
信号線７０６の上に島状半導体が形成され、島状半導体は、
島状半導体下部の、信号線に接続されたｎ+型拡散層７０５と、
ｎ+型拡散層の上側に隣接するｐ型不純物添加領域７１１と、
ｐ型不純物添加領域に絶縁膜を介して接続されたゲート７０４と、
ｐ型不純物添加領域に接続された、受光すると電荷量が変化するｎ型拡散層からなる電荷蓄積部７０３と、
ｐ型不純物添加領域と前記ｎ型拡散層の上側に隣接するｐ+型拡散層７０２と、を備え、
島状半導体上部のｐ+型拡散層の上部に接続する透明導電膜からなる画素選択線７０１が形成され、
前記ｐ型不純物添加領域の側壁に形成された断面形状が四角形の窪みの内部に、前記ゲートの一部を配置してなるよう形成される。
ｐ+型拡散層７０２と、ｎ型拡散層７０３とは、光電変換用フォトダイオード７０９として機能する。また、層間絶縁膜として、酸化膜７１０が形成される。
ｐ型不純物添加領域側面の窪みの断面形状が半円であったが、図３２に示すように、四角形など他の形状でもよい。
図３２は、この発明に係る他の実施例を示す断面図である。
シリコン基板７０７上に、酸化膜７０８が形成され、酸化膜７０８上に信号線７０６が形成され、
信号線７０６の上に島状半導体が形成され、島状半導体は、
島状半導体下部の、信号線に接続されたｎ+型拡散層７０５と、
ｎ+型拡散層の上側に隣接するｐ型不純物添加領域７１１と、
ｐ型不純物添加領域に絶縁膜を介して接続されたゲート７０４と、
ｐ型不純物添加領域に接続された、受光すると電荷量が変化するｎ型拡散層からなる電荷蓄積部７０３と、
ｐ型不純物添加領域と前記ｎ型拡散層の上側に隣接するｐ+型拡散層７０２と、を備え、
島状半導体上部のｐ+型拡散層の上部に接続する透明導電膜からなる画素選択線７０１が形成され、
前記ｐ型不純物添加領域の側壁に形成された断面形状が四角形の窪みの内部に、前記ゲートの一部を配置してなるよう形成される。
ｐ+型拡散層７０２と、ｎ型拡散層７０３とは、光電変換用フォトダイオード７０９として機能する。また、層間絶縁膜として、酸化膜７１０が形成される。
また、実施例では、島状半導体は四角柱形状である固体撮像素子を用いたが、
図３３に示すように、島状半導体４０１は六角柱形状である固体撮像素子でもよい。
図３３に示すように、島状半導体４０１は六角柱形状である固体撮像素子でもよい。
また、実施例では、島状半導体が四角柱形状である固体撮像素子をｎ行ｍ列（n、mは1以上）基板に対して配列した固体撮像素子行列を示したが、
図３４に示すように、島状半導体が六角柱形状である固体撮像素子４０２、４０３、４０４を配列した第１の固体撮像素子列、及び島状半導体が六角柱形状である固体撮像素子４０５、４０６、４０７を配列した第２の固体撮像素子列、及び島状半導体が六角柱形状である固体撮像素子４０８、４０９、４１０を配列した第３の固体撮像素子列は、垂直画素ピッチを√３／２倍した間隔（水平画素ピッチＨＰ）で配置され、即ち、固体撮像素子は、いわゆるハニカム状に配列されている構造の固体撮像素子行列としてもよい。
図３４に示すように、島状半導体が六角柱形状である固体撮像素子４０２、４０３、４０４を配列した第１の固体撮像素子列、及び島状半導体が六角柱形状である固体撮像素子４０５、４０６、４０７を配列した第２の固体撮像素子列、及び島状半導体が六角柱形状である固体撮像素子４０８、４０９、４１０を配列した第３の固体撮像素子列は、垂直画素ピッチを√３／２倍した間隔（水平画素ピッチＨＰ）で配置され、即ち、固体撮像素子は、いわゆるハニカム状に配列されている構造の固体撮像素子行列としてもよい。
また、実施例では、島状半導体は四角柱形状である固体撮像素子を用いたが、図３５に示すように、島状半導体５０１は円柱形状である固体撮像素子でもよい。
本発明では、
基板上に形成された信号線と、前記信号線の上に配置される島状半導体と、前記島状半導体の上部に接続された画素選択線とを備えた固体撮像素子であって、
前記島状半導体は、
前記島状半導体の下部に配置され、前記信号線に接続された第１の半導体層と、
前記第１の半導体層の上側に隣接する第２の半導体層と、
前記第２の半導体層に絶縁膜を介して接続されたゲートと、
前記第２の半導体層に接続された、受光すると電荷量が変化する第３の半導体層からなる前記電荷蓄積部と、
前記第２の半導体層と前記第３の半導体層の上側に隣接し、前記画素選択線に接続された第４の半導体層とを備え、
前記画素選択線は、透明導電膜により形成されており、
前記ゲートの一部は、前記第２の半導体層の側壁に形成された窪みの内部に配置されている固体撮像素子が提供される。
前記第３の半導体層と前記第４の半導体層は、前記光電変換用フォトダイオードとして機能し、
前記第２の半導体層と前記第３の半導体層と前記第４の半導体層とは、前記増幅用トランジスタとして機能し、
前記第１の半導体層と前記第２の半導体層と前記第３の半導体層と前記ゲートとは前記リセットトランジスタとして機能し、
前記第２の半導体層と前記第１の半導体層とは、前記ダイオードとして機能する。
従来半導体製造工程に使用されているアルミニウム、銅といった金属は、光を反射するため、第４の半導体層の側壁に接続する必要がある。酸化インジウム錫(ＩＴＯ)、酸化亜鉛(ＺｎＯ)、酸化錫(ＳｎＯ2)といった透明導電膜を画素選択線に用いることにより、画素選択線を第４の半導体層の上部に接続することができる。すなわち、透明導電膜を用いることにより１画素の表面積に対する受光部の表面積の割合が大きいイメージセンサを可能とする。
また、ゲートを第２の半導体層の側壁に絶縁膜を介して接続すると、１画素の表面積は、フォトダイオードの面積とゲートの面積と素子間の面積の和になる。ゲートが、前記第２の半導体層の側壁に形成された窪みの内部にその一部を配置してなることにより、１画素の表面積は、フォトダイオードの面積と素子間の面積の和となり、１画素の表面積に対する受光部の表面積の割合が大きいイメージセンサを可能とする。
基板上に形成された信号線と、前記信号線の上に配置される島状半導体と、前記島状半導体の上部に接続された画素選択線とを備えた固体撮像素子であって、
前記島状半導体は、
前記島状半導体の下部に配置され、前記信号線に接続された第１の半導体層と、
前記第１の半導体層の上側に隣接する第２の半導体層と、
前記第２の半導体層に絶縁膜を介して接続されたゲートと、
前記第２の半導体層に接続された、受光すると電荷量が変化する第３の半導体層からなる前記電荷蓄積部と、
前記第２の半導体層と前記第３の半導体層の上側に隣接し、前記画素選択線に接続された第４の半導体層とを備え、
前記画素選択線は、透明導電膜により形成されており、
前記ゲートの一部は、前記第２の半導体層の側壁に形成された窪みの内部に配置されている固体撮像素子が提供される。
前記第３の半導体層と前記第４の半導体層は、前記光電変換用フォトダイオードとして機能し、
前記第２の半導体層と前記第３の半導体層と前記第４の半導体層とは、前記増幅用トランジスタとして機能し、
前記第１の半導体層と前記第２の半導体層と前記第３の半導体層と前記ゲートとは前記リセットトランジスタとして機能し、
前記第２の半導体層と前記第１の半導体層とは、前記ダイオードとして機能する。
従来半導体製造工程に使用されているアルミニウム、銅といった金属は、光を反射するため、第４の半導体層の側壁に接続する必要がある。酸化インジウム錫(ＩＴＯ)、酸化亜鉛(ＺｎＯ)、酸化錫(ＳｎＯ2)といった透明導電膜を画素選択線に用いることにより、画素選択線を第４の半導体層の上部に接続することができる。すなわち、透明導電膜を用いることにより１画素の表面積に対する受光部の表面積の割合が大きいイメージセンサを可能とする。
また、ゲートを第２の半導体層の側壁に絶縁膜を介して接続すると、１画素の表面積は、フォトダイオードの面積とゲートの面積と素子間の面積の和になる。ゲートが、前記第２の半導体層の側壁に形成された窪みの内部にその一部を配置してなることにより、１画素の表面積は、フォトダイオードの面積と素子間の面積の和となり、１画素の表面積に対する受光部の表面積の割合が大きいイメージセンサを可能とする。
従来のＣＭＯＳイメージセンサの１画素の表面積に対する、受光部（フォトダイオード）の表面積の割合は３０％であった。本発明のイメージセンサを行列状に配置したときの１画素の表面積に対する、受光部（フォトダイオード）の表面積の割合を見積もる。図３６は四角柱形状の島状半導体を持つ本発明のイメージセンサ６０１、６０２、６０３、６０４、６０５、６０６、６０７、６０８、６０９を行列状に配置した平面図であり、図３７は一画素を拡大した平面図であり、受光部６１０が示される。Ｆは、ｗｉｒｉｎｇ ｒｕｌｅである。１画素当たりの表面積を２μｍ×２μｍとし、０．１５μｍ ｗｉｒｉｎｇ ｒｕｌｅプロセスを用いた。受光部（フォトダイオード）の表面積は、１．９２５μｍ×１．９２５μｍである。四角柱形状の島状半導体を持つ本発明のイメージセンサを行列状に配置したときの１画素の表面積に対する、受光部（フォトダイオード）の表面積の割合は、９２．６％となる。すなわち、イメージセンサの単位画素をフォトダイオードの面積で実現するため、1画素の表面積に対する受光部の表面積の割合が大きいイメージセンサを可能とする。
００１．光電変換用フォトダイオード
００２．画素選択クロックライン
００３．リセットクロックライン
００４．信号線
００５．電源線
００６．増幅用トランジスタ
００７．リセットトランジスタ
００８．選択トランジスタ
００９．リセット用の電源線
１０１．画素選択線
１０２．ｐ＋型拡散層
１０３．電荷蓄積部
１０４．ゲート
１０５．ｎ＋型拡散層
１０６．信号線
１０７．基板
１０８．酸化膜
１０９．受光部（フォトダイオード）
１１０．酸化膜
１１１．ｐ型不純物添加領域
１１２．リセットトランジスタ
１１３．増幅用トランジスタ
１１４．ダイオード
２０１．画素選択線
２０２．画素選択線
２０３．画素選択線
２１３．ｐ＋型拡散層
２１４．ｐ＋型拡散層
２１５．ｐ＋型拡散層
２１６．電荷蓄積部
２１７．電荷蓄積部
２１８．電荷蓄積部
２１９．ゲート
２２０．ゲート
２２１．ゲート
２２２．ｎ＋型拡散層
２２３．ｎ＋型拡散層
２２４．ｎ＋型拡散層
２２５．信号線
２２６．信号線
２２７．信号線
２２８．ｐ＋型拡散層
２２９．ｐ＋型拡散層
２３０．ｐ＋型拡散層
２３１．電荷蓄積部
２３２．電荷蓄積部
２３３．電荷蓄積部
２３４．ｐ型不純物添加領域
２３５．ｐ型不純物添加領域
２３６．ｐ型不純物添加領域
２３７．ｎ＋型拡散層
２３８．ｎ＋型拡散層
２３９．ｎ＋型拡散層
２４０．酸化膜
２４１．酸化膜
２４２．基板
２４３．ｐ＋型拡散層
２４４．ｐ＋型拡散層
２４５．ｐ＋型拡散層
２４６．電荷蓄積部
２４７．電荷蓄積部
２４８．電荷蓄積部
２４９．ｐ型不純物添加領域
２５０．ｐ型不純物添加領域
２５１．ｐ型不純物添加領域
２５２．ｎ＋型拡散層
２５３．ｎ＋型拡散層
２５４．ｎ＋型拡散層
２５５．ｐ型不純物添加領域
２５６．ｐ型不純物添加領域
２５７．ｐ型不純物添加領域
３０１．ｐ型シリコン
３０２．窒化膜マスク
３０３．窒化膜マスク
３０４．窒化膜マスク
３０５．酸化膜マスク
３０６．酸化膜マスク
３０７．酸化膜マスク
３０８．窒化膜マスク
３０９．窒化膜マスク
３１０．酸化膜マスク
３１１．酸化膜マスク
３１２．窒化膜サイドウォール
３１３．窒化膜サイドウォール
３１４．窒化膜サイドウォール
３１５．窒化膜サイドウォール
３１６．窒化膜サイドウォール
３１７．島状半導体
３１８．島状半導体
３１９．島状半導体
３２０．島状半導体
３２１．島状半導体
３２２．酸化膜
３２３．ｎ＋型拡散層
３２４．レジスト
３２５．レジスト
３２６．レジスト
３２７．酸化膜
３２８．ゲート絶縁膜
３２９．ゲート絶縁膜
３３０．ゲート絶縁膜
３３１．ポリシリコン
３３２．ゲート絶縁膜
３３３．ゲート絶縁膜
３３４．レジスト
３３５．レジスト
３３６．レジスト
３３７．酸化膜
３３８．酸化膜
３３９．酸化膜
３４０．酸化膜
３４１．酸化膜
３４２．透明導電膜
３４３．表面保護膜
４０１．六角柱状島状半導体
４０２．六角柱状島状半導体
４０３．六角柱状島状半導体
４０４．六角柱状島状半導体
４０５．六角柱状島状半導体
４０６．六角柱状島状半導体
４０７．六角柱状島状半導体
４０８．六角柱状島状半導体
４０９．六角柱状島状半導体
４１０．六角柱状島状半導体
５０１．円柱状島状半導体
６０１．イメージセンサ
６０２．イメージセンサ
６０３．イメージセンサ
６０４．イメージセンサ
６０５．イメージセンサ
６０６．イメージセンサ
６０７．イメージセンサ
６０８．イメージセンサ
６０９．イメージセンサ
６１０．受光部
７０１．画素選択線
７０２．ｐ＋型拡散層
７０３．電荷蓄積部
７０４．ゲート
７０５．ｎ＋型拡散層
７０６．信号線
７０７．基板
７０８．酸化膜
７０９．受光部（フォトダイオード）
７１０．酸化膜
７１１．ｐ型不純物添加領域
００２．画素選択クロックライン
００３．リセットクロックライン
００４．信号線
００５．電源線
００６．増幅用トランジスタ
００７．リセットトランジスタ
００８．選択トランジスタ
００９．リセット用の電源線
１０１．画素選択線
１０２．ｐ＋型拡散層
１０３．電荷蓄積部
１０４．ゲート
１０５．ｎ＋型拡散層
１０６．信号線
１０７．基板
１０８．酸化膜
１０９．受光部（フォトダイオード）
１１０．酸化膜
１１１．ｐ型不純物添加領域
１１２．リセットトランジスタ
１１３．増幅用トランジスタ
１１４．ダイオード
２０１．画素選択線
２０２．画素選択線
２０３．画素選択線
２１３．ｐ＋型拡散層
２１４．ｐ＋型拡散層
２１５．ｐ＋型拡散層
２１６．電荷蓄積部
２１７．電荷蓄積部
２１８．電荷蓄積部
２１９．ゲート
２２０．ゲート
２２１．ゲート
２２２．ｎ＋型拡散層
２２３．ｎ＋型拡散層
２２４．ｎ＋型拡散層
２２５．信号線
２２６．信号線
２２７．信号線
２２８．ｐ＋型拡散層
２２９．ｐ＋型拡散層
２３０．ｐ＋型拡散層
２３１．電荷蓄積部
２３２．電荷蓄積部
２３３．電荷蓄積部
２３４．ｐ型不純物添加領域
２３５．ｐ型不純物添加領域
２３６．ｐ型不純物添加領域
２３７．ｎ＋型拡散層
２３８．ｎ＋型拡散層
２３９．ｎ＋型拡散層
２４０．酸化膜
２４１．酸化膜
２４２．基板
２４３．ｐ＋型拡散層
２４４．ｐ＋型拡散層
２４５．ｐ＋型拡散層
２４６．電荷蓄積部
２４７．電荷蓄積部
２４８．電荷蓄積部
２４９．ｐ型不純物添加領域
２５０．ｐ型不純物添加領域
２５１．ｐ型不純物添加領域
２５２．ｎ＋型拡散層
２５３．ｎ＋型拡散層
２５４．ｎ＋型拡散層
２５５．ｐ型不純物添加領域
２５６．ｐ型不純物添加領域
２５７．ｐ型不純物添加領域
３０１．ｐ型シリコン
３０２．窒化膜マスク
３０３．窒化膜マスク
３０４．窒化膜マスク
３０５．酸化膜マスク
３０６．酸化膜マスク
３０７．酸化膜マスク
３０８．窒化膜マスク
３０９．窒化膜マスク
３１０．酸化膜マスク
３１１．酸化膜マスク
３１２．窒化膜サイドウォール
３１３．窒化膜サイドウォール
３１４．窒化膜サイドウォール
３１５．窒化膜サイドウォール
３１６．窒化膜サイドウォール
３１７．島状半導体
３１８．島状半導体
３１９．島状半導体
３２０．島状半導体
３２１．島状半導体
３２２．酸化膜
３２３．ｎ＋型拡散層
３２４．レジスト
３２５．レジスト
３２６．レジスト
３２７．酸化膜
３２８．ゲート絶縁膜
３２９．ゲート絶縁膜
３３０．ゲート絶縁膜
３３１．ポリシリコン
３３２．ゲート絶縁膜
３３３．ゲート絶縁膜
３３４．レジスト
３３５．レジスト
３３６．レジスト
３３７．酸化膜
３３８．酸化膜
３３９．酸化膜
３４０．酸化膜
３４１．酸化膜
３４２．透明導電膜
３４３．表面保護膜
４０１．六角柱状島状半導体
４０２．六角柱状島状半導体
４０３．六角柱状島状半導体
４０４．六角柱状島状半導体
４０５．六角柱状島状半導体
４０６．六角柱状島状半導体
４０７．六角柱状島状半導体
４０８．六角柱状島状半導体
４０９．六角柱状島状半導体
４１０．六角柱状島状半導体
５０１．円柱状島状半導体
６０１．イメージセンサ
６０２．イメージセンサ
６０３．イメージセンサ
６０４．イメージセンサ
６０５．イメージセンサ
６０６．イメージセンサ
６０７．イメージセンサ
６０８．イメージセンサ
６０９．イメージセンサ
６１０．受光部
７０１．画素選択線
７０２．ｐ＋型拡散層
７０３．電荷蓄積部
７０４．ゲート
７０５．ｎ＋型拡散層
７０６．信号線
７０７．基板
７０８．酸化膜
７０９．受光部（フォトダイオード）
７１０．酸化膜
７１１．ｐ型不純物添加領域
Claims (13)
- 基板上に形成された信号線と、前記信号線の上に配置される島状半導体と、前記島状半導体の上部に接続された画素選択線とを備えた固体撮像素子であって、
前記島状半導体は、
前記島状半導体の下部に配置され、前記信号線に接続された第１の半導体層と、
前記第１の半導体層の上側に隣接する第２の半導体層と、
前記第２の半導体層に絶縁膜を介して接続されたゲートと、
前記第２の半導体層に接続された、受光すると電荷量が変化する第３の半導体層からなる電荷蓄積部と、
前記第２の半導体層と前記第３の半導体層の上側に隣接し、前記画素選択線に接続された第４の半導体層とを備え、
前記画素選択線は、透明導電膜により形成されており、
前記ゲートの一部は、前記第２の半導体層の側壁に形成された窪みの内部に配置されている固体撮像素子。 - 前記信号線はｎ+型拡散層であり、前記第１の半導体層はｎ+型拡散層であり、前記第２の半導体層はｐ型不純物添加領域であり、前記第３の半導体層はｎ型拡散層であり、前記第４の半導体層はｐ+型拡散層である請求項１の固体撮像素子。
- 前記ｐ+型拡散層と、ｎ型拡散層とは、前記光電変換用フォトダイオードとして機能し、
前記ｐ+型拡散層と、ｎ型拡散層と、ｐ型不純物添加領域とは、前記増幅用トランジスタとして機能し、
前記第１の半導体層のｎ+型拡散層と、ｐ型不純物添加領域と、ｎ型拡散層とゲートとは、前記リセットトランジスタとして機能し、
前記ｐ型不純物添加領域と、ｎ+型拡散層とは、前記ダイオードとして機能する請求項２の固体撮像素子。 - 前記島状半導体は四角柱形状である請求項１の固体撮像素子。
- 前記島状半導体は六角柱形状である請求項１の固体撮像素子。
- 前記島状半導体は円柱形状である請求項１の固体撮像素子。
- 請求項１の固体撮像素子をn行m列（n、mは1以上）として行列状に基板に対して配列した固体撮像装置。
- 請求項４の固体撮像素子をn行m列（n、mは1以上）として行列状に基板に対して配列した固体撮像装置。
- 請求項６の固体撮像素子をn行m列（n、mは1以上）として行列状に基板に対して配列した固体撮像装置。
- 請求項１に記載の固体撮像素子を基板上にハニカム状に配列した固体撮像装置。
- 請求項５に記載の固体撮像素子を基板上にハニカム状に配列した固体撮像装置。
- 請求項６に記載の固体撮像素子を基板上にハニカム状に配列した固体撮像装置。
- 前記固体撮像素子の製造方法であって、
シリコン基板上に、酸化膜が形成され、酸化膜上に、p型シリコンが形成され、ｐ型シリコン上に、窒化膜を堆積し、酸化膜を堆積し、シリコン柱のレジストを形成し、酸化膜、窒化膜をエッチングし、レジストを剥離し、窒化膜マスク、酸化膜マスクを形成する工程と、
シリコンをエッチングし、窒化膜を堆積し、エッチングし、シリコン柱側壁にサイドウォール状に残し、等方性エッチングを用いシリコンをエッチングし、ｐ型不純物添加領域の側壁に窪みを形成する工程と、
シリコンをエッチングし、ｐ型不純物添加領域の側壁に窪みを有する島状半導体を形成し、イオンインプラ時のイオンチャネリング防止のため、酸化膜を形成し、リンをインプラントし、アニールし、n+型拡散層を形成し、信号線のためのレジストを形成し、酸化膜をエッチングし、シリコンをエッチングし、n+拡散層と信号線を形成する工程と、
レジストを剥離し、窒化膜を剥離し、酸化膜を剥離し、酸化膜を堆積し、平坦化し、エッチバックし、ゲート絶縁膜を形成し、ポリシリコンを堆積し、平坦化し、エッチバックし、ゲートのためのレジストを形成し、ポリシリコンをエッチングし、ゲートを形成する工程と、
レジストを剥離し、リンをインプラントし、電荷蓄積部を形成する工程と、
酸化膜を堆積し、平坦化し、エッチバックし、窒化膜を剥離し、酸化膜を形成し、ボロンをインプラントし、アニールを行い、p+型拡散層を形成する工程と、
酸化膜を剥離し、透明導電膜を堆積し、画素選択線のためのレジストを形成し、透明導電膜をエッチングし、レジストを剥離し、画素選択線を形成する工程と、
表面保護膜を形成する工程と
を含むことを特徴とする請求項１に記載の固体撮像素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010510180A JP5283235B2 (ja) | 2008-05-02 | 2009-05-07 | 固体撮像素子 |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP2008/058412 WO2009133623A1 (ja) | 2008-05-02 | 2008-05-02 | 固体撮像素子 |
| JPPCT/JP2008/058412 | 2008-05-02 | ||
| JP2010510180A JP5283235B2 (ja) | 2008-05-02 | 2009-05-07 | 固体撮像素子 |
| PCT/JP2009/058629 WO2009133957A1 (ja) | 2008-05-02 | 2009-05-07 | 固体撮像素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2009133957A1 JPWO2009133957A1 (ja) | 2011-09-01 |
| JP5283235B2 true JP5283235B2 (ja) | 2013-09-04 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010510180A Active JP5283235B2 (ja) | 2008-05-02 | 2009-05-07 | 固体撮像素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5283235B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04280676A (ja) * | 1991-03-08 | 1992-10-06 | Sony Corp | 増幅型固体撮像装置 |
| JPH0778959A (ja) * | 1993-09-09 | 1995-03-20 | Sony Corp | 固体撮像素子 |
-
2009
- 2009-05-07 JP JP2010510180A patent/JP5283235B2/ja active Active
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04280676A (ja) * | 1991-03-08 | 1992-10-06 | Sony Corp | 増幅型固体撮像装置 |
| JPH0778959A (ja) * | 1993-09-09 | 1995-03-20 | Sony Corp | 固体撮像素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPWO2009133957A1 (ja) | 2011-09-01 |
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| RD03 | Notification of appointment of power of attorney |
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