JP5348582B2 - 液晶表示装置 - Google Patents

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Description

本発明は液晶表示装置に関し、より詳細には各画素の電圧レベルを落とさないようにして視認性を改善した液晶表示装置に関する。
液晶表示装置は画素電極が具備される下部ガラス板、共通電極が具備される上部ガラス板、下部ガラス板と上部ガラス板の間に注入された誘電率異方性（ｄｉｅｌｅｃｔｒｉｃ ａｎｉｓｏｔｒｏｐｙ）を有する液晶層を有する液晶パネルを含む。画素電極と共通電極の間に電界が形成され、この電界の強さが調節されることによって液晶パネルを透過する光の量が制御されて望む画像が表示される。このような液晶パネルは画像を表示する最小単位の複数の画素で形成され、各画素はゲートラインとデータラインとカップリングされている。また、液晶表示装置は複数の画素を駆動するためのゲート駆動部とデータ駆動部を含む。ゲート駆動部はゲートラインを通して各画素にゲート電圧を供給し、データ駆動部はデータラインを通して各画素に画像データ電圧を供給する。
データ駆動部は複数のデータ駆動チップからなり、各データ駆動チップは複数の制御信号と電源電圧の供給を受けてデータ電圧を生成する。複数のデータ駆動チップは電源電圧を供給する電源電圧発生器とカスケード（ｃａｓｃａｄｅ）方式で接続される。このような場合、電源電圧は複数のデータ駆動チップを経て、電圧ラインの抵抗成分によって電圧レベルが落ちるようになる。したがって、複数のデータ駆動チップが互いに異なる電圧レベルの電源電圧を使用してデータ電圧を生成するようになるため、液晶表示装置の視認性が落ちるようになる。
韓国特許公開２００７−００１６３５６号公報
そこで本発明は上記従来の液晶表示装置における問題点に鑑みてなされたものであって、本発明の目的は、複数のデータ駆動チップの電荷共有期間を互いに異なるように調節することにより、各画素の電圧レベルを落とさないようにして視認性を改善できる液晶表示装置を提供することにある。
上記目的を達成するためになされた本発明による液晶表示装置は、複数の表示ブロックを含み、前記各表示ブロックに複数のゲートラインと、複数のデータラインと、各々前記ゲートライン及びデータラインにカップリングした複数の画素を含む液晶パネルと、データと電荷共有制御信号を含む統合信号を供給するタイミングコントローラと、前記複数の表示ブロックに各々対応し、前記タイミングコントローラと点対点（ｐｏｉｎｔ−ｔｏ−ｐｏｉｎｔ）方式でカップリングし前記統合信号の供給を受けて電荷共有期間内に対応する表示ブロック内の複数のデータラインを互いに短絡させる複数のデータ駆動チップと、を有し、前記複数のデータ駆動チップのうち少なくとも２個のデータ駆動チップの前記電荷共有期間を互いに異なるように調節し、該少なくとも２個のデータ駆動チップに対応する前記表示ブロックの画素の充電量を同一になるように調節することを特徴とする。
前記液晶表示装置は、電源電圧を発生する電源電圧発生器をさらに含み、前記複数のデータ駆動チップと前記電源電圧発生器は互いにカスケード方式でカップリングされることが好ましい。
前記複数のデータ駆動チップは第１及び第２データ駆動チップを含み、前記第２データ駆動チップは前記第１データ駆動チップを通して前記電源電圧の供給を受け、前記第２データ駆動チップは前記第１データ駆動チップより前記電荷共有期間を短く調節することが好ましい。
前記各データ駆動チップは前記電源電圧発生器から前記電源電圧の供給を受け、前記対応するデータラインを駆動するための画像データ電圧を生成することが好ましい。
前記各データ駆動チップは、前記統合信号の供給を受けて電荷共有信号を供給するデコーディング部と、前記複数のデータラインの間に形成されて前記電荷共有信号に応答して前記複数のデータラインを互いに短絡させる複数のスイッチング素子からなることが好ましい。
前記統合信号はシングルエンドシグナルであることが好ましい。
前記タイミングコントローラと前記複数のデータ駆動チップは電流駆動方式を利用して通信することが好ましい。
前記複数のデータ駆動チップは前記液晶パネル上にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式で実装されていることが好ましい。
また、上記目的を達成するためになされた本発明による液晶表示装置は、第１及び第２表示ブロックを含み、前記各表示ブロックに複数のゲートラインと、複数のデータラインと、各々前記ゲートライン及びデータラインにカップリングされた複数の画素を含む液晶パネルと、前記第１及び第２表示ブロックに各々対応する第１及び第２データ駆動チップと、を有し、前記第１データ駆動チップは前記第１表示ブロックに含まれた複数のデータラインを第１期間の間に互いに短絡させた後前記第１表示ブロックに含まれた前記複数のデータラインに画像データ電圧を印加し、前記第２データ駆動チップは前記第２表示ブロックに含まれた複数のデータラインを前記第１期間と異なる第２期間の間互いに短絡させた後前記第２表示ブロックに含まれた前記複数のデータラインに画像データ電圧を印加し、前記第２データ駆動チップは前記第２表示ブロックに含まれた複数のデータラインを前記第１期間と異なる前記第２期間の間互いに短絡させることによって、前記第１及び第２表示ブロックの画素の充電量を同一になるように調節することを特徴とする。
前記液体表示装置は前記第１データ駆動チップに第１電荷共有信号を供給し、前記第２データ駆動チップに前記第１電荷共有信号と異なる第２電荷共有信号を供給するタイミングコントローラをさらに含むことが好ましい。
前記タイミングコントローラはデータと第１電荷共有信号を含む第１統合信号を第１データ駆動チップに供給し、データと第２電荷共有信号を含む第２統合信号を第２データ駆動チップに供給し、前記第１及び第２統合信号はシングルエンドシグナルであることが好ましい。
前記第１及び第２データ駆動チップと前記タイミングコントローラと点対点（ｐｏｉｎｔ−ｔｏ−ｐｏｉｎｔ）方式でカップリングされることが好ましい。
前記タイミングコントローラと前記第１及び第２データ駆動チップは電流駆動方式を利用して通信することが好ましい。
前記第１及び第２データ駆動チップに電源電圧を発生する電源電圧発生器をさらに含み、前記第１及び第２データ駆動チップと前記電源電圧発生器は互いにカスケード方式でカップリングされ、前記第２データ駆動チップは、前記第２データ駆動チップによって前記電源電圧の供給を受け、前記第２期間は前記第１期間より短いことが好ましい。
前記第１及び第２データ駆動チップは前記液晶パネル上にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式で実装されていることが好ましい。
本発明に係る液晶表示装置によれば、電源電圧が複数のデータ駆動チップを経て電源ラインの抵抗成分によって電圧レベルが落ちるようになっていた従来の方式にかわって、複数のデータ駆動チップの電荷共有期間を互いに異なるように調節することにより、各画素の電圧レベルを落とさないようにして視認性を改善できるという効果がある。
次に本発明に係る液晶表示装置を実施するための最良の形態の具体例を図面を参照しながら説明する。
一つの素子（ｅｌｅｍｅｎｔｓ）が他の素子と”接続された（ｃｏｎｎｅｃｔｅｄ ｔｏ）”又は”カップリングされた（ｃｏｕｐｌｅｄ ｔｏ）”と称されることは、他の素子と直接接続又はカップリングされた場合又は中間に他の素子を介在した場合をすべて含む。反面、一つの素子が異なる素子と”直接接続された（ｄｉｒｅｃｔｌｙ ｃｏｎｎｅｃｔｅｄ ｔｏ）”又は”直接カップリングされた（ｄｉｒｅｃｔｌｙ ｃｏｕｐｌｅｄ ｔｏ）”と称されることは中間に他の素子を介在しないことを表わす。明細書全体にかけて、同一参照符号は同一構成要素を意味する。”及び／又は”は言及されたアイテムの各々及び一つ以上のすべての組合わせを含む。
たとえば、第１、第２等が多様な素子、構成要素及び／又はセクションを叙述するために使用されるが、これら素子、構成要素及び／又はセクションはこれら用語によって、制限されないことはもちろんである。これら用語は単に一つの素子、構成要素又はセクションを他の素子、構成要素又はセクションと区別するために使用するものである。したがって、以下で言及される第１素子、第１構成要素又は第１セクションは本発明の技術的思想内で第２素子、第２構成要素又は第２セクションであり得ることはもちろんである。
本明細書で使用された用語は実施形態を説明するためであり、本発明を制限しようとするものではない。本明細書で、単数型は文言で特別に言及しない限り複数型も含む。明細書で使用される”含む（ｃｏｍｐｒｉｓｅｓ）”及び／又は”含む（ｃｏｍｐｒｉｓｉｎｇ）”は言及された構成要素、段階、動作及び／又は素子は一つ以上の他の構成要素、段階、動作及び／又は素子の存在又は追加を排除しない。
他の定義がなければ、本明細書で使用されるすべての用語（技術及び科学的用語を含む）は本発明が属する技術分野で通常の知識を有する者に共通に理解できる意味で使用され得るものである。また一般的に使用される辞典に定義されている用語は明白に特別に定義されていない限り理想的に又は過度に解釈されない。
図１は本発明の一実施形態による液晶表示装置を説明するためのブロック図であり、図２は一画素の等価回路図である。図３は図１の複数のデータ駆動チップから出力される画像データ電圧を比較して表わした図である
まず、図１を参照すれば、液晶表示装置１０は液晶パネル３００、ゲート駆動部４００、データ駆動部５００、タイミングコントローラ６００を含む。
先に、液晶パネル３００は等価回路として見る時、複数の表示信号線（Ｇ１〜Ｇｎ、Ｄ１〜Ｄｍ）とこれに接続された複数の画素（未図示）を含む。複数の表示信号線（Ｇ１〜Ｇｎ、Ｄ１〜Ｄｍ）は複数のゲートライン（Ｇ１〜Ｇｎ）と複数のデータライン（Ｄ１〜Ｄｍ）を含む。
液晶パネル３００は複数の画素を含み、図２にある画素に対する等価回路が図示されている。画素（ＰＸ）、例えばｆ番目（ｆ＝１〜ｎ）ゲートライン（Ｇｆ）とｇ番目（ｇ＝１〜ｍ）データ線（Ｄｇ）に接続された画素（ＰＸ）は、ゲートライン（Ｇｆ）及びデータライン（Ｄｇ）に接続されたスイッチング素子（Ｑｐ）と、これに接続された液晶キャパシタ（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｃａｐａｃｉｔｏｒ）（Ｃｌｃ）及び維持キャパシタ（ｓｔｏｒａｇｅ ｃａｐａｃｉｔｏｒ）（Ｃｓｔ）を含む。液晶キャパシタ（Ｃｌｃ）は下部ガラス板１００の画素電極（ＰＥ）と、上部ガラス板２００の共通電極（ＣＥ）を含む。共通電極（ＣＥ）の一部には色フィルタ（ＣＦ）が形成されている。
ゲート駆動部４００はタイミングコントローラ６００からゲート制御信号の供給を受けてゲート信号をゲートライン（Ｇ１〜Ｇｎ）に印加する。ここでゲート信号はゲートオン／オフ電圧発生部（未図示）から供給されたゲートオン電圧（Ｖｏｎ）とゲートオフ電圧（Ｖｏｆｆ）の組合から成る。ゲート制御信号はゲート駆動部４００の動作を制御するための信号であって、ゲート駆動部４００の動作を開始する垂直開始信号、ゲートオン電圧の出力時期を決定するゲートクロック信号及びゲートオン電圧のパルス幅を決定する出力イネーブル信号などを含み得る。
ゲート駆動部４００は複数のゲート駆動チップを含むことができ、このような複数のゲート駆動チップは液晶パネル３００の上に直接実装されたり、可撓性印刷回路膜（ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｆｉｌｍ）（未図示）の上に実装されてテープキャリアパッケージ（ｔａｐｅ ｃａｒｒｉｅｒ ｐａｃｋａｇｅ）の形態で液晶パネル３００に付着することもできる。これとは異なり、ゲート駆動部４００は表示信号線（Ｇ１〜Ｇｎ、Ｄ１〜Ｄｍ）とスイッチング素子（Ｑｐ）などと共に液晶パネル３００に集積されることもできる。
データ駆動部５００はタイミングコントローラ６００からデータ制御信号の供給を受けて画像データ電圧をデータライン（Ｄ１〜Ｄｍ）に印加する。
一方、データ駆動部５００は複数のデータ駆動チップ（５００＿１〜５００＿８）からなり得る。図１では８個のデータ駆動チップ（５００＿１〜５００＿８）を図示しているが、これに限定されるものではない。必要によっては８個より多い数あるいは８個より少ない数のデータ駆動チップを使用することもできる。複数のデータ駆動チップ（５００＿１〜５００＿８）は液晶パネル３００の上に直接装着されたり（すなわち、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式）、可撓性印刷回路膜（ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｆｉｌｍ）（未図示）の上に装着されてテープキャリアパッケージ（ｔａｐｅ ｃａｒｒｉｅｒ ｐａｃｋａｇｅ）の形態で液晶パネル３００に付着することもできる。
本発明の一実施形態による液晶表示装置１０において、液晶パネル３００は複数の表示ブロック（ＢＬＫ１〜ＢＬＫ８）を含むことができ、複数の表示ブロック（ＢＬＫ１〜ＢＬＫ８）各々は複数のデータ駆動チップ（５００＿１〜５００＿８）に対応する。例えて説明すれば、図１に図示されたように、データ駆動チップ（５００＿１）は表示ブロック（ＢＬＫ１）に対応され、データ駆動チップ（５００＿２）は表示ブロック（ＢＬＫ２）に対応する。
特に、各データ駆動チップ（５００＿１〜５００＿８）は信号バス（ｓｉｇｎａｌ ｂｕｓ）５０２を通してタイミングコントローラ６００と点対点（ｐｏｉｎｔ−ｔｏ−ｐｏｉｎｔ）方式でカップリングされており、複数のデータ駆動チップ（５００＿１〜５００＿８）は電源電圧を供給する電源電圧発生器（未図示）と、電圧ライン５０４を通して、互いにカスケード（ｃａｓｃａｄｅ）方式でカップリングされている。このようなデータ駆動チップ（５００＿１〜５００＿８）、タイミングコントローラ６００、電源電圧発生器の間の詳しい接続関係は図４及び図５によって例示的に図示した。
具体的に、前述した接続関係を説明すれば次のとおりである。
各データ駆動チップ（５００＿１〜５００＿８）は信号バス（ｓｉｇｎａｌ ｂｕｓ）５０２を通してタイミングコントローラ６００と点対点（ｐｏｉｎｔ−ｔｏ−ｐｏｉｎｔ）方式でカップリングされている。点対点（ｐｏｉｎｔ−ｔｏ−ｐｏｉｎｔ）方式でカップリングされているため、各データ駆動チップ（５００＿１〜５００＿８）は信号バス５０２を通してタイミングコントローラ６００からデータ制御信号を直接供給される。すなわち、各データ駆動チップ（例えば、５００＿１）はデータ制御信号を他のデータ駆動チップ（例えば、５００＿２）を通して伝達されるのではなく、タイミングコントローラ６００から直接データ制御信号の供給を受ける。
特に、本実施形態において、データ制御信号は統合信号、駆動クロック、データ入出力信号などを含み得る。ここで、統合信号はデータと少なくとも一つの制御信号（例えば、電荷共有制御信号、反転信号など）を含む信号を意味する。したがって、タイミングコントローラ６００は一つの信号バス５０２によってデータと前記少なくとも一つの制御信号を供給することができる。
また、このようなデータ制御信号はシングルエンドシグナル（ｓｉｎｇｌｅ−ｅｎｄｅｄ ｓｉｇｎａｌ）であり、タイミングコントローラ６００と複数のデータ駆動チップ（５００＿１〜５００＿８）は電流駆動方式によって通信することができる。したがって、データ駆動チップ（５００＿１〜５００＿８）はタイミングコントローラ６００で供給するデータの電流レベルを基準電流レベルと比較してハイレベルなのかローレベルなのかを判断する。
一方、複数のデータ駆動チップ（５００＿１〜５００＿８）は電源電圧を供給する電源電圧発生器（未図示）と、電圧ライン５０４によって、互いにカスケード（ｃａｓｃａｄｅ）方式でカップリングされている。したがって、電源電圧は複数のデータ駆動チップ（５００＿１〜５００＿８）を経て、電圧ライン５０４の抵抗成分によって、電圧レベルが低くなり得る。例えば、電源電圧がデータ駆動チップ（５００＿２）を経て、データ駆動チップ（５００＿１）に伝達されれば、データ駆動チップ（５００＿１）が使用する電源電圧のレベルはデータ駆動チップ（５００＿２）が使用する電源電圧のレベルより低いこともある。データ駆動チップ（５００＿１、５００＿２）はこのように互いに異なるレベルの電源電圧を利用して画像データ電圧を生成するため、データ駆動チップ（５００＿１、５００＿２）がタイミングコントローラ６００から同一なデータの供給を受けてこれに対応する画像データ電圧を生成しても、データ駆動チップ（５００＿１、５００＿２）各々が出力する画像データ電圧の出力電圧が異なるようになる。したがって、データ駆動チップ（５００＿１）に対応する表示ブロック（ＢＬＫ１）内の画素の充電量と、データ駆動チップ（５００＿２）に対応する表示ブロック（ＢＬＫ２）内の画素の充電量が互いに異なるようになる。したがって、表示ブロック（ＢＬＫ１）の視認性と、表示ブロック（ＢＬＫ２）の視認性が互いに異なることもあり得る。
しかし、本発明の一実施例では複数のデータ駆動チップ（５００＿１〜５００＿８）は電荷共有期間を互いに異なるように調節することによって表示ブロック（ＢＬＫ１〜ＢＬＫ８）間の視認性の差異を改善する。これに対して詳しい説明すれば次のとおりである。複数のデータ駆動チップ（５００＿１〜５００＿８）は複数のデータライン（Ｄ１〜Ｄｍ）に画像データ電圧を印加する前に、所定の電荷共有期間内に対応するデータライン（Ｄ１〜Ｄｍ）を互いに短絡させる。短絡させることにより互いに異なる極性の画像データ電圧で充電されているデータライン（Ｄ１〜Ｄｍ）は互いに電荷共有する。これにより、データライン（Ｄ１〜Ｄｍ）の電圧レベルはほぼ共通電圧（Ｖｃｏｍ）になる。データ駆動チップ（５００＿１〜５００＿８）は電荷共有期間後にデータライン（Ｄ１〜Ｄｍ）に画像データ電圧を印加する。これにより、画像データ電圧でデータライン（Ｄ１〜Ｄｍ）を充電するために必要な時間が短縮される。
ここで、図３を参照すれば、Ｓ１とＳ２は互いに異なるデータ駆動チップで出力される画像データ電圧を表す。例えば、データ駆動チップ（例えば、５００＿１）の電源電圧が他のデータ駆動チップ（例えば、５００＿２）から供給される場合、Ｓ１がデータ駆動チップ（５００＿１）から出力される画像データ電圧であれば、Ｓ２はデータ駆動チップ（５００＿２）から出力される画像データ電圧であり得る。また、データ駆動チップ（例えば、５００＿８）の電源電圧が他のデータ駆動チップ（例えば、５００＿７）から供給される場合、Ｓ１がデータ駆動チップ（５００＿８）から出力される画像データ電圧であれば、Ｓ２はデータ駆動チップ（５００＿７）から出力される画像データ電圧であり得る。
以下では説明の便宜のため、データ駆動チップ（例えば、５００＿１）の電源電圧が他のデータ駆動チップ（例えば、５００＿２）から供給される場合だけに限定して説明する。すなわち、Ｓ１はデータ駆動チップ（５００＿１）から出力される画像データ電圧でありＷ１はデータ駆動チップ（５００＿１）から出力される画像データ電圧の電荷共有期間を表す。Ｓ２はデータ駆動チップ（５００＿２）から出力される画像データ電圧であり、Ｗ２はデータ駆動チップ（５００＿２）から出力される画像データ電圧の電荷共有期間を表す。
Ｓ１とＳ２を比較すると、データ駆動チップ（５００＿１）で使用する電源電圧がデータ駆動チップ（５００＿２）で使用する電源電圧より小さいため、画像データ信号（Ｓ１）の電圧レベルが画像データ信号（Ｓ２）の電圧レベルより小さいことが分かる。反面、画像データ信号（Ｓ１）の電荷共有期間（Ｗ１）が画像データ信号（Ｓ２）の電荷共有期間（Ｗ２）より短いことが分かる。
ここで、電荷共有期間（Ｗ１、Ｗ２）を調節することによって面積Ａ、Ｂを実質的に同一にすれば、データ駆動チップ（５００＿１）に対応する表示ブロック（ＢＬＫ１）内の画素の充電量と、データ駆動チップ（５００＿２）に対応する表示ブロック（ＢＬＫ２）内の画素の充電量を実質的に同一にすることができる。したがって、表示ブロック（ＢＬＫ１、ＢＬＫ２）の間の視認性差異を改善することができる。
以下、図４〜図８を参照して、複数のデータ駆動チップ（５００＿１〜５００＿８）の電荷共有期間を調節する方式に対して具体的に説明する。
図４及び図５は図１の複数のデータ駆動チップの配置、信号バス、電圧ラインを説明するための概略ブロック図であり、図４は理解の便宜のために信号バスと電圧ラインを概略的に図示したものであり、図５は信号バスと電圧ラインを図４より詳しく図示したものである。
図４及び図５を参照すれば、複数のデータ駆動チップ（５００＿１〜５００＿８）が液晶パネル３００の下部ガラス板１００上にＣＯＧ方式で直接実装されている。タイミングコントローラ（未図示）、電源電圧発生器（未図示）、ガンマ電圧発生器（未図示）などが回路基板６１０上に実装されている。液晶パネル３００と回路基板６１０は可撓性印刷回路膜（６２０＿１、６２０＿２）によって互いに接続されている。
複数のデータ駆動チップ（５００＿１〜５００＿８）の配置を参照すれば、可撓性印刷回路膜（６２０＿１）を中心に２個のデータ駆動チップ（５００＿１、５００＿２）は左側に配置されて２個のデータ駆動チップ（５００＿３、５００＿４）は右側に配置されている。また、可撓性印刷回路膜（６２０＿２）を中心に２個のデータ駆動チップ（５００＿５、５００＿６）は左側に配置されて２個のデータ駆動チップ（５００＿７、５００＿８）は右側に配置されている。このような配置は例示的なものであり、これに限定されるものではない。
前述したように、複数のデータ駆動チップ（５００＿１〜５００＿８）とタイミングコントローラ６００は点対点方式でカップリングされているため、複数のデータ駆動チップ（５００＿１〜５００＿８）はそれぞれの対応する信号バス５０２を通してデータ制御信号の供給を受ける。データ制御信号は第１及び第２統合信号（Ｄ０、Ｄ１）、データ入出力信号（ＤＩＯ）、駆動クロック（ＣＬＫ）などを含み得る。ここで、第１統合信号（Ｄ０）はデータと電荷共有制御信号（ＣＳＰ）を含むことができ、第２統合信号（Ｄ１）はデータと反転信号（ＰＯＬ）を含み得る。ここで、データ駆動チップ（５００＿１〜５００＿８）は電荷共有制御信号（ＣＳＰ）をデコーディングして電荷共有期間を調節する。
また、複数のデータ駆動チップ（５００＿１〜５００＿８）は電源電圧発生器とカスケード方式でカップリングされており、ガンマ電圧発生器ともカスケード方式でカップリングされている。具体的には、複数のデータ駆動チップ（５００＿１〜５００＿８）は電圧ライン（５０４＿１）を通して電源電圧の供給を受け、電圧ライン（５０４＿２）を通してガンマ電圧の供給を受ける。ここで、電源電圧はロジック電源電圧（ＶＤＤ１、ＶＳＳ１）、アナログ電源電圧（ＶＤＤ２、ＶＳＳ２）などを含む。
複数のデータ駆動チップ（５００＿１〜５００＿８）は電源電圧発生器とカスケード方式でカップリングされ、各データ駆動チップ（５００＿１〜５００＿８）で使用する電源電圧のレベルが互いに異なることもある。しかし、データ駆動チップ（５００＿１〜５００＿８）はタイミングコントローラと点対点方式でカップリングされている。したがって、それぞれのデータ駆動チップ（５００＿１〜５００＿８）は電荷共有期間を調節できる電荷共有制御信号（ＣＳＰ）をタイミングコントローラから各々受信し、複数のデータ駆動チップ（５００＿１〜５００＿８）は電荷共有期間を適切に調節することができる。
以下で、図６及び図７を参照してデータ駆動チップの内部構造を説明する。図６は図１のデータ駆動チップの内部ブロックを説明するためのブロック図である。図７は図６の出力バッファを説明するための回路図である。
図６を参照すれば、データ駆動チップ（５００＿１〜５００＿８）はデコーダ５１０、デシリアライザ（ｄｅｓｅｒｉａｌｉｚｅｒ）５２０、シフトレジスタ（ｓｈｉｆｔ ｒｅｇｉｓｔｅｒ）５３０、データラッチ５４０、デジアナコンバータ（ｄｉｇｉｔａｌ−ａｎａｌｏｇｕｅ ｃｏｎｖｅｒｔｅｒと、ＤＡＣ）５５０、ガンマバッファ５６０及び出力バッファ５７０を含む。
デコーダ５１０はタイミングコントローラ６００からデータ入出力信号（ＤＩＯ）、駆動クロック（ＣＬＫ）、第１及び第２統合信号（Ｄ０、Ｄ１）の供給を受け、これらをデコーディングして電荷共有信号（ＳＨＲ）、反転信号（ＰＯＬ）、ラッチ指示信号（ＤＬ）、水平開始信号（ＳＴＨ）を供給する。各信号を説明すれば、電荷共有信号（ＳＨＲ）は複数のデータラインを短絡させて複数のデータラインが電荷共有をするようにする信号であり、反転信号（ＰＯＬ）は画像データ電圧の極性を選択させる信号であり、ラッチ指示信号（ＤＬ）はデータラッチ５４０の動作開始を決定する信号であり、水平開始信号（ＳＴＨ）はデータ駆動チップの動作開始を決定する信号である。
デシリアライザ５２０はシリアルに入力される第１及び第２統合信号（Ｄ０、Ｄ１）内のデータを並列で再配置する。
シフトレジスタ５３０は水平開始信号（ＳＴＨ）の供給を受けて動作が始まり、デシリアライザ５２０を経て供給されるデータを順次にデータラッチ５４０に供給する。
データラッチ５４０はラッチ指示信号（ＤＬ）の供給を受けて動作が始まり、シフトレジスタ５３０からデータの供給を受けてラッチし、供給されたデータを同時にデジアナコンバータ５５０に供給する。
デジアナコンバータ５５０はガンマバッファ５６０からガンマ電圧（ＶＧＭＡ１〜ＶＧＭＡ８）の供給受け、デジタル形態のデータをアナログ形態の画像データ電圧（Ｙ１〜Ｙ４８０）に変換する。ここで、デジアナコンバータ５５０が出力する各々の画像データ電圧は階調レベル電圧（ｇｒａｙ ｌｅｖｅｌ ｖｏｌｔａｇｅ）を表す。
出力バッファ５７０は反転信号（ＰＯＬ）の供給を受けて画像データ電圧（Ｙ１〜Ｙ４８０）の極性を選択し、電荷共有信号（ＳＨＲ）の供給を受けてデータラインを互いに短絡させることによってデータラインが互いに電荷共有をするようにする。出力バッファ５７０は図７に図示したように、バッファ回路５７２、第１スイッチング部５７４、第２スイッチング部５７６を含み得る。バッファ回路５７２は正極性の画像データ電圧と負極性の画像データ電圧を出力し、第１スイッチング部５７４は反転信号（ＰＯＬ）を供給されて正極性の画像データ電圧と負極性の画像データ電圧のうち一つを選択して出力する。第２スイッチング部５７６は電荷共有信号（ＳＨＲ）の供給を受けて電荷共有期間内に複数のデータラインを互いに短絡させる。例えば、第２スイッチング部５７６は電荷共有信号（ＳＨＲ）の供給を受けてターンオンされるＭＯＳトランジスタであり得る。
以下、図６ないし図８を参照してデータ駆動チップの動作を説明する。図８は図１のデータ駆動チップの動作を説明するためのタイミング図である。
まず、図８を参照すれば、駆動クロック（ＣＬＫ）の３クロックのあいだにデータ入出力信号（ＤＩＯ）がローレベルであり第１及び第２統合信号（Ｄ０、Ｄ１）が各々ハイレベルである場合、（区間ｔ１参照）、データ駆動チップ（５００＿１〜５００＿８）内のデコーダ５１０は水平開始信号（ＳＴＨ）を出力する。
シフトレジスタ５３０は水平開始信号（ＳＴＨ）の供給を受けて動作を始め、区間ｔ２のあいだ、入力される第１及び第２統合信号（Ｄ０、Ｄ１）内のデータの供給を受けるようになる。
続いて、デコーダ５１０は第１統合信号（Ｄ０）内の６ビットの電荷共有制御信号（ＣＳＰ）の供給を受けてデコーディングし、電荷共有信号（ＳＨＲ）を生成する。電荷共有信号は電荷共有期間を決定できる。６ビットの電荷共有信号にともなう電荷共有期間を例にあげれば、表１のようである。例えば、電荷共有信号（ＣＳＰ）が００１０００である場合には駆動クロック（ＣＬＫ）１７ｃｌｋのあいだに電荷共有をするようになる。すなわち、複数のデータラインが互いに電荷共有する区間（ｔ５）が１７ｃｌｋになる。したがって、データ駆動チップは電荷共有制御信号（ＣＳＰ）の値にしたがって、電荷共有期間を調節するようになる。すなわち、タイミングコントローラは複数のデータ駆動チップに印加される電荷共有制御信号（ＣＳＰ）の値を異なるように調節することによって電荷共有期間を調節することができる。
Figure 0005348582
駆動クロックの２クロックのあいだにデータ入出力信号（ＤＩＯ）がローレベルである場合（区間ｔ４参照）、デコーダ５１０はラッチ指示信号（ＤＬ）を供給する。データラッチ５４０はラッチ指示信号（ＤＬ）の供給を受けて動作する。
デジアナコンバータ５５０はガンマバッファ５６０からガンマ電圧（ＶＧＭＡ１〜ＶＧＭＡ８）の供給を受けて、デジタル形態のデータをアナログ形態の画像データ電圧に変換する。ここで、デジアナコンバータ５５０が出力する各々の画像データ電圧は階調レベル電圧（ｇｒａｙ ｌｅｖｅｌ ｖｏｌｔａｇｅ）を表す。
出力バッファ５７０は反転信号（ＰＯＬ）の供給を受けて画像データ電圧（Ｙ１〜Ｙ４８０）の極性を選択し、電荷共有信号（ＳＨＲ）の供給を受けてデータラインを互いに短絡させることによってデータラインが互いに電荷共有をするようにする。
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
本発明の一実施形態による液晶表示装置を説明するためのブロック図である。 一画素の等価回路図である。 図１の複数のデータ駆動チップから出力される画像データ電圧を比較して表わした図である。 図１の複数のデータ駆動チップの配置、信号バス、電圧ラインを説明するための概略ブロック図である 図１の複数のデータ駆動チップの配置、信号バス、電圧ラインを説明するための概略ブロック図である 図１のデータ駆動チップの内部ブロックを説明するためのブロック図である。 図６の出力バッファを説明するための回路図である。 図１のデータ駆動チップの動作を説明するためのタイミング図である。
符号の説明
１０ 液晶表示装置
３００ 液晶パネル
４００ ゲート駆動部
５００ データ駆動部
５００＿１〜５００＿８ データ駆動チップ
５１０ デコーダ
５２０ デシリアライザ
５３０ シフトレジスタ
５４０ データラッチ
５５０ デジアナコンバータ
５６０ ガンマバッファ
５７０ 出力バッファ
６００ タイミングコントローラ

Claims (15)

  1. 複数の表示ブロックを含み、前記各表示ブロックに複数のゲートラインと、複数のデータラインと、各々前記ゲートライン及びデータラインにカップリングした複数の画素を含む液晶パネルと、
    データと電荷共有制御信号を含む統合信号を供給するタイミングコントローラと、
    前記複数の表示ブロックに各々対応し、前記タイミングコントローラと点対点（ｐｏｉｎｔ−ｔｏ−ｐｏｉｎｔ）方式でカップリングし前記統合信号の供給を受けて電荷共有期間内に対応する表示ブロック内の複数のデータラインを互いに短絡させる複数のデータ駆動チップと、を有し、
    前記複数のデータ駆動チップのうち少なくとも２個のデータ駆動チップの前記電荷共有期間を互いに異なるように調節し、該少なくとも２個のデータ駆動チップに対応する前記表示ブロックの画素の充電量を同一になるように調節することを特徴とする液晶表示装置。
  2. 電源電圧を発生する電源電圧発生器をさらに含み、
    前記複数のデータ駆動チップと前記電源電圧発生器は互いにカスケード方式でカップリングされることを特徴とする請求項１に記載の液晶表示装置。
  3. 前記複数のデータ駆動チップは第１及び第２データ駆動チップを含み、前記第２データ駆動チップは前記第１データ駆動チップを通して前記電源電圧の供給を受け、
    前記第２データ駆動チップは前記第１データ駆動チップより前記電荷共有期間を短く調節することを特徴とする請求項２に記載の液晶表示装置。
  4. 前記各データ駆動チップは前記電源電圧発生器から前記電源電圧の供給を受け、前記対応するデータラインを駆動するための画像データ電圧を生成することを特徴とする請求項２に記載の液晶表示装置。
  5. 前記各データ駆動チップは、
    前記統合信号の供給を受けて電荷共有信号を供給するデコーディング部と、
    前記複数のデータラインの間に形成されて前記電荷共有信号に応答して前記複数のデータラインを互いに短絡させる複数のスイッチング素子からなる電荷共有部を含むことを特徴とする請求項１に記載の液晶表示装置。
  6. 前記統合信号はシングルエンドシグナルであることを特徴とする請求項１に記載の液晶表示装置。
  7. 前記タイミングコントローラと前記複数のデータ駆動チップは電流駆動方式を利用して通信することを特徴とする請求項１又は６に記載の液晶表示装置。
  8. 前記複数のデータ駆動チップは前記液晶パネル上にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式で実装されていることを特徴とする請求項１に記載の液晶表示装置。
  9. 第１及び第２表示ブロックを含み、前記各表示ブロックに複数のゲートラインと、複数のデータラインと、各々前記ゲートライン及びデータラインにカップリングされた複数の画素を含む液晶パネルと、
    前記第１及び第２表示ブロックに各々対応する第１及び第２データ駆動チップと、を有し、
    前記第１データ駆動チップは前記第１表示ブロックに含まれた複数のデータラインを第１期間の間に互いに短絡させた後前記第１表示ブロックに含まれた前記複数のデータラインに画像データ電圧を印加し、
    前記第２データ駆動チップは前記第２表示ブロックに含まれた複数のデータラインを前記第１期間と異なる第２期間の間互いに短絡させた後前記第２表示ブロックに含まれた前記複数のデータラインに画像データ電圧を印加し、
    前記第２データ駆動チップは前記第２表示ブロックに含まれた複数のデータラインを前記第１期間と異なる前記第２期間の間互いに短絡させることによって、前記第１及び第２表示ブロックの画素の充電量を同一になるように調節することを特徴とする液晶表示装置。
  10. 前記第１データ駆動チップに第１電荷共有信号を供給し、前記第２データ駆動チップに前記第１電荷共有信号と異なる第２電荷共有信号を供給するタイミングコントローラをさらに含むことを特徴とする請求項９に記載の液晶表示装置。
  11. 前記タイミングコントローラはデータと第１電荷共有信号を含む第１統合信号を第１データ駆動チップに供給し、データと第２電荷共有信号を含む第２統合信号を第２データ駆動チップに供給し、
    前記第１及び第２統合信号はシングルエンドシグナルであることを特徴とする請求項１０に記載の液晶表示装置。
  12. 前記第１及び第２データ駆動チップと前記タイミングコントローラと点対点（ｐｏｉｎｔ−ｔｏ−ｐｏｉｎｔ）方式でカップリングされることを特徴とする請求項１０に記載の液晶表示装置。
  13. 前記タイミングコントローラと前記第１及び第２データ駆動チップは電流駆動方式を利用して通信することを特徴とする請求項１０に記載の液晶表示装置。
  14. 前記第１及び第２データ駆動チップに電源電圧を発生する電源電圧発生器をさらに含み、
    前記第１及び第２データ駆動チップと前記電源電圧発生器は互いにカスケード方式でカップリングされ、
    前記第２データ駆動チップは、前記第２データ駆動チップによって前記電源電圧の供給を受け、前記第２期間は前記第１期間より短いことを特徴とする請求項９に記載の液晶表示装置。
  15. 前記第１及び第２データ駆動チップは前記液晶パネル上にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式で実装されていることを特徴とする請求項９に記載の液晶表示装置。
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