JP5341327B2

JP5341327B2 - Semiconductor device

Info

Publication number: JP5341327B2
Application number: JP2007202592A
Authority: JP
Inventors: 慎哉内藤; 英明藤原; 徹壇
Original assignee: Semiconductor Components Industries LLC
Current assignee: Semiconductor Components Industries LLC
Priority date: 2006-09-28
Filing date: 2007-08-03
Publication date: 2013-11-13
Anticipated expiration: 2027-08-03
Also published as: JP2008153613A

Description

本発明は、半導体装置に関する。 The present invention relates to a semiconductor device.

従来の半導体装置の一例として、電流駆動型のバイポーラトランジスタが知られている。図２７は、従来のバイポーラトランジスタのエミッタ層−ベース層間のエネルギバンドを示した図である。従来のバイポーラトランジスタでは、エミッタ層およびベース層の不純物の濃度差によって拡散電流が生じ、エミッタ層からベース層に電子電流（エミッタ電流）が流れ、ベース層からエミッタ層に正孔電流（ベース電流）が流れる。一般に、バイポーラトランジスタの電流の増幅率は、コレクタ電流をベース電流によって割った値により表されるが、コレクタ電流とエミッタ電流とは、ほぼ同じ大きさなので、バイポーラトランジスタの電流の増幅率は、エミッタ電流をベース電流によって割った値と考えてもよい。従来のバイポーラトランジスタでは、エミッタ層およびベース層の不純物濃度に差を設け、エミッタ電流とベース電流との差を生じさせることによって、バイポーラトランジスタの電流の増幅を行っている。また、近年では、バイポーラトランジスタの高速応答性（高周波特性）を向上させるために、ベース層の抵抗を低くすることが求められており、そのため、ベース層により多くの不純物の注入が行われている。しかし、多くの不純物を注入するとベース電流が大きくなってしまうので、バイポーラトランジスタの電流の増幅率が低下するという不都合がある。 As an example of a conventional semiconductor device, a current-driven bipolar transistor is known. FIG. 27 is a diagram showing an energy band between an emitter layer and a base layer of a conventional bipolar transistor. In a conventional bipolar transistor, a diffusion current is generated due to a difference in impurity concentration between the emitter layer and the base layer, an electron current (emitter current) flows from the emitter layer to the base layer, and a hole current (base current) flows from the base layer to the emitter layer. Flows. In general, the current amplification factor of a bipolar transistor is expressed by the value obtained by dividing the collector current by the base current. Since the collector current and the emitter current are almost the same size, the current amplification factor of the bipolar transistor is It may be considered as a value obtained by dividing the current by the base current. In the conventional bipolar transistor, the current of the bipolar transistor is amplified by providing a difference in the impurity concentration between the emitter layer and the base layer and causing a difference between the emitter current and the base current. In recent years, in order to improve the high-speed response (high-frequency characteristics) of bipolar transistors, it has been required to lower the resistance of the base layer. Therefore, more impurities are implanted into the base layer. . However, if a large amount of impurities are implanted, the base current becomes large, which disadvantageously reduces the current amplification factor of the bipolar transistor.

そこで、従来、バイポーラトランジスタのベース層の不純物濃度を高くしてベース層の抵抗を低くしながら、バイポーラトランジスタの電流の増幅率の低下を小さくすることが可能な構造が提案されている（たとえば、特許文献１参照）。この特許文献１に記載の半導体装置では、ＳｉＧｅからなるベース層を用いている。Ｇｅのバンドギャップは、シリコンのバンドギャップよりも小さいので、ＳｉＧｅのバンドギャップは、シリコンとＧｅの中間の値となる。これにより、ベース層のバンドギャップは、Ｓｉからなるエミッタ層やコレクタ層のバンドギャップよりも小さくなる。これにより、エミッタ層−ベース層の境界領域の価電子帯側のエネルギ差が大きくなるので、シリコンからなるベース層を用いた場合に比べてベース層からエミッタ層への正孔の移動（正孔電流）はある程度減少する。その結果、ベース層の抵抗を下げるためにベース層の不純物濃度を高くしても、正孔の移動は、ある程度減少するので、バイポーラトランジスタの電流の増幅率の低下を小さくすることが可能になる。 Therefore, conventionally, a structure has been proposed that can reduce the decrease in the amplification factor of the current of the bipolar transistor while increasing the impurity concentration of the base layer of the bipolar transistor to reduce the resistance of the base layer (for example, Patent Document 1). In the semiconductor device described in Patent Document 1, a base layer made of SiGe is used. Since the band gap of Ge is smaller than the band gap of silicon, the band gap of SiGe is an intermediate value between silicon and Ge. Thereby, the band gap of the base layer becomes smaller than the band gap of the emitter layer and collector layer made of Si. As a result, the energy difference on the valence band side in the boundary region between the emitter layer and the base layer becomes larger, so that the movement of holes from the base layer to the emitter layer (hole Current) decreases to some extent. As a result, even if the impurity concentration of the base layer is increased in order to reduce the resistance of the base layer, the movement of holes is reduced to some extent, so that the decrease in the current amplification factor of the bipolar transistor can be reduced. .

特開２００６−５４４０９号公報JP 2006-54409 A

しかしながら、上記特許文献１に記載の半導体装置では、エミッタ層およびベース層の正孔の移動を十分に抑制することは困難であるという問題点がある。 However, the semiconductor device described in Patent Document 1 has a problem that it is difficult to sufficiently suppress the movement of holes in the emitter layer and the base layer.

この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、正孔の移動を十分に抑制することが可能な半導体装置を提供することである。 The present invention has been made to solve the above-described problems, and one object of the present invention is to provide a semiconductor device capable of sufficiently suppressing the movement of holes.

この発明の一の局面による半導体装置は、第１導電型のコレクタ層と、第２導電型のベース層と、第１導電型のエミッタ層と、コレクタ層とベース層との境界、ベース層中、ベース層とエミッタ層との境界、および、エミッタ層中の少なくともいずれかに形成され、電子または正孔のいずれか一方に対する電位障壁としての効果を有する電荷移動防止体とを備え、電荷移動防止体は、ＴｉＯ _２膜を含み、電荷移動防止体の厚みは、エミッタ層の厚みよりも小さい。
A semiconductor device according to an aspect of the present invention includes a first conductivity type collector layer, a second conductivity type base layer, a first conductivity type emitter layer, a boundary between the collector layer and the base layer, and in the base layer. , the boundary between the base layer and the emitter layer, and, formed on at least one of the emitter layer, and a charge transfer protection having an effect as a potential barrier to either the electron or hole, preventing charge transfer The body includes a TiO ₂ film, and the thickness of the charge transfer prevention body is smaller than the thickness of the emitter layer .

この一の局面による半導体装置では、上記のように、コレクタ層とベース層との境界、ベース層中、ベース層とエミッタ層との境界、および、エミッタ層中の少なくともいずれかに、電子または正孔のいずれか一方に対する電位障壁としての効果を有する電荷移動防止体を備えることによって、電子または正孔のいずれか他方は、電荷移動防止体を越えて移動することができるが、電子または正孔のいずれか一方は、電荷移動防止体の電位障壁としての効果により、電荷移動防止体を越えて移動するのを十分に抑制することができる。たとえば、電荷移動防止体として、正孔に対する電位障壁としての効果を有する電荷移動防止体を用いた場合では、電子の移動を抑制しないか、または少しのみ抑制しながら、正孔の移動を十分に抑制することができる。 In the semiconductor device according to this aspect, as described above, at least one of the boundary between the collector layer and the base layer, the base layer, the boundary between the base layer and the emitter layer, and at least one of the emitter layer has an electron or positive electrode. By providing a charge transfer prevention body that has an effect as a potential barrier against either one of the holes, either the electron or the hole can move beyond the charge transfer prevention body. Any one of these can be sufficiently suppressed from moving beyond the charge transfer prevention body due to the effect of the charge transfer prevention body as a potential barrier. For example, when a charge transfer prevention body having an effect as a potential barrier against holes is used as the charge transfer prevention body, the movement of holes is sufficiently suppressed while suppressing the movement of electrons or suppressing the movement a little. Can be suppressed.

以下、本発明の実施形態を図面に基づいて説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.

（第１実施形態）
図１は、本発明の第１実施形態による電荷移動防止膜を備えたｎｐｎ型のバイポーラトランジスタ１００の構造を示した断面図である。 (First embodiment)
FIG. 1 is a cross-sectional view illustrating a structure of an npn-type bipolar transistor 100 including a charge transfer prevention film according to a first embodiment of the present invention.

バイポーラトランジスタ１００では、ｐ型シリコン基板１の表面には、ｎ型コレクタ層２が形成されている。また、ｎ型コレクタ層２の表面の素子形成領域を取り囲むように、ＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）を用いた素子分離領域３が形成されている。また、ｎ型コレクタ層２の表面上には、所定の間隔を隔てて、一対のｐ^＋拡散層４が形成されている。また、ｎ型コレクタ層２の上面上の一対のｐ^＋拡散層４に挟まれる領域には、約４０ｎｍの厚みを有するシリコンゲルマニウム（ＳｉＧｅ）からなるＳｉＧｅ層５が形成されている。また、ＳｉＧｅ層５の上面上には、約４０ｎｍの厚みを有するｐ型シリコン膜６が形成されている。なお、ｐ^＋拡散層４、ＳｉＧｅ層５およびｐ型シリコン膜６によってベース層が形成されている。 In the bipolar transistor 100, the n-type collector layer 2 is formed on the surface of the p-type silicon substrate 1. An element isolation region 3 using STI (Shallow Trench Isolation) is formed so as to surround the element formation region on the surface of the n-type collector layer 2. In addition, a pair of p ⁺ diffusion layers 4 are formed on the surface of the n-type collector layer 2 at a predetermined interval. A SiGe layer 5 made of silicon germanium (SiGe) having a thickness of about 40 nm is formed in a region sandwiched between the pair of p ⁺ diffusion layers 4 on the upper surface of the n-type collector layer 2. A p-type silicon film 6 having a thickness of about 40 nm is formed on the upper surface of the SiGe layer 5. A base layer is formed by the p ⁺ diffusion layer 4, the SiGe layer 5 and the p-type silicon film 6.

ｐ型シリコン膜６の上面上には、約３ｎｍ〜約１０ｎｍの厚みを有するＴｉＯ_２膜からなる電荷移動防止膜７が形成されている。この電荷移動防止膜７は、ほとんど電子の移動は抑制しないが、正孔の移動を十分に抑制する機能を有する。電荷移動防止膜７は、シリコンの比誘電率（約１１．９）に比べて高い比誘電率を有する材料により形成される必要があるが、好ましくは、比誘電率が約３０以上の材料を用いて形成することが望ましい。「高誘電体ゲート絶縁膜の開発と材料科学」、電子情報通信学会論文誌、Ｃ、Ｖｏｌ．Ｊ８４−Ｃ、Ｎｏ．２、ｐｐ．７６−８９、鳥海明、２００１年２月、に示されるように、比誘電率が３０以上の材料では、電子に対する電位障壁の高さが１ｅＶ以下となる。一般に、電子に対する電位障壁の高さが１ｅＶ以下になると、電子電流を抑制する効果が小さくなる。電荷移動防止膜７を構成するＴｉＯ_２膜の比誘電率は約５０であり、シリコンの比誘電率（約１１．９）に比べて高い比誘電率を有する。電荷移動防止膜７の上面上には、約２００ｎｍの厚みを有するｎ型エミッタ層８が形成されている。ｎ型エミッタ層８および一対のｐ^＋拡散層４の上面上には、コバルトシリサイド膜９ａおよび９ｂがそれぞれ形成されている。ｐ型シリコン膜６、電荷移動防止膜７、ｎ型エミッタ層８およびコバルトシリサイド膜９ａの側面には、シリコン窒化膜１０ａが形成されている。シリコン窒化膜１０ａの側面には、サイドウォール絶縁膜１１ａが形成されている。これらシリコン窒化膜１０ａおよびサイドウォール絶縁膜１１ａによって側壁絶縁膜１２が形成されている。 On the upper surface of the p-type silicon film 6, a charge transfer prevention film 7 made of a TiO ₂ film having a thickness of about 3 nm to about 10 nm is formed. The charge transfer prevention film 7 hardly suppresses the movement of electrons but has a function of sufficiently suppressing the movement of holes. The charge transfer prevention film 7 needs to be formed of a material having a relative dielectric constant higher than that of silicon (about 11.9). Preferably, a material having a relative dielectric constant of about 30 or more is used. It is desirable to form using. "Development and material science of high dielectric gate insulating film", IEICE Transactions, C, Vol. J84-C, no. 2, pp. 76-89, Toriumi Akira, February 2001, a material having a relative dielectric constant of 30 or more has a potential barrier height against electrons of 1 eV or less. Generally, when the height of the potential barrier with respect to electrons is 1 eV or less, the effect of suppressing the electron current is reduced. The relative permittivity of the TiO ₂ film constituting the charge transfer preventing film 7 is about 50, which is higher than the relative permittivity of silicon (about 11.9). An n-type emitter layer 8 having a thickness of about 200 nm is formed on the upper surface of the charge transfer preventing film 7. Cobalt silicide films 9a and 9b are formed on the upper surfaces of the n-type emitter layer 8 and the pair of p ⁺ diffusion layers 4, respectively. A silicon nitride film 10a is formed on the side surfaces of the p-type silicon film 6, the charge transfer prevention film 7, the n-type emitter layer 8, and the cobalt silicide film 9a. Sidewall insulating films 11a are formed on the side surfaces of the silicon nitride film 10a. Sidewall insulating film 12 is formed of silicon nitride film 10a and sidewall insulating film 11a.

図２は、本発明の第１実施形態によるバイポーラトランジスタ１００のエミッタ層−ベース層間のエネルギバンドを示した図である。 FIG. 2 is a diagram showing an energy band between the emitter layer and the base layer of the bipolar transistor 100 according to the first embodiment of the present invention.

電荷移動防止膜７は、電子に対する障壁高さ（ΔＥ_Ｃ）がほぼ０で、正孔に対する障壁高さ（ΔＥ_Ｖ）が大きいエネルギバンドを有する。これにより、電子は、ｎ型エミッタ層８から電荷移動防止膜７を超えてＳｉＧｅ層５およびｐ型シリコン膜６からなるベース層に拡散により移動する一方、正孔は、電荷移動防止膜７の障壁に阻まれ、ＳｉＧｅ層５およびｐ型シリコン膜６からなるベース層からｎ型エミッタ層８に移動することが十分に抑制される。なお、図２において、Ｅ_Ｃは、伝導帯の底のエネルギを表し、Ｅ_Ｖは価電子帯の頂上のエネルギを表す。また、Ｅ_Ｆは、フェルミエネルギを表す。 The charge transfer prevention film 7 has an energy band in which the barrier height against electrons (ΔE _C ) is almost 0 and the barrier height against holes (ΔE _V ) is large. As a result, electrons move from the n-type emitter layer 8 beyond the charge transfer prevention film 7 to the base layer composed of the SiGe layer 5 and the p-type silicon film 6, while holes move in the charge transfer prevention film 7. The barrier prevents the migration from the base layer composed of the SiGe layer 5 and the p-type silicon film 6 to the n-type emitter layer 8. Incidentally, in FIG. 2, E _C represents the energy of the bottom of the conduction band, E _V represents the top of the energy of the valence band. Also, _{E F} represents the Fermi energy.

図３〜図１２は、本発明の第１実施形態によるバイポーラトランジスタ１００の製造プロセスを説明するための断面図である。 3 to 12 are cross-sectional views for explaining a manufacturing process of the bipolar transistor 100 according to the first embodiment of the present invention.

図３に示すように、ｐ型シリコン基板１の所定の領域にリン（Ｐ）をイオン注入することによって、ｎ型コレクタ層２を形成する。次に、ｐ型シリコン基板１上に、ＳＴＩを用いた素子分離領域３を形成する。 As shown in FIG. 3, n-type collector layer 2 is formed by ion-implanting phosphorus (P) into a predetermined region of p-type silicon substrate 1. Next, an element isolation region 3 using STI is formed on the p-type silicon substrate 1.

次に、図４に示すように、減圧ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法を用いて、ｎ型コレクタ層２および素子分離領域３の上面上に、約４０ｎｍの厚みを有するＳｉＧｅ層５および約４０ｎｍの厚みを有するｐ型シリコン膜６を形成する。なお、ＳｉＧｅ層５およびｐ型シリコン膜６には、ホウ素（Ｂ）が約１．０×１０^１９ｃｍ^−３の濃度でドープされている。また、ＳｉＧｅ層５のＧｅの濃度は、ＳｉＧｅ層５内において一定であってもよいし、ＳｉＧｅ層５がｐ型シリコン膜６と接する側からｎ型コレクタ層２に向かってＧｅの濃度が徐々に増加する傾斜型のプロファイルにしてもよい。このとき、Ｇｅの濃度は、ｐ型シリコン膜６と接する側において実質的に０％程度にするとともに、ｎ型コレクタ層２と接する側において約１５％〜約２０％程度とするのが好ましい。Ｇｅの濃度を傾斜型のプロファイルにすることによって、電子を加速できるポテンシャルのスロープが形成されるので、ＳｉＧｅ層５を移動する電子の移動時間を短縮することが可能になる。その結果、バイポーラトランジスタ１００を高速に動作させることが可能になる。 Next, as shown in FIG. 4, a SiGe layer 5 having a thickness of about 40 nm and a thickness of about 40 nm are formed on the upper surfaces of the n-type collector layer 2 and the element isolation region 3 by using a low pressure CVD (Chemical Vapor Deposition) method. A p-type silicon film 6 having a thickness is formed. The SiGe layer 5 and the p-type silicon film 6 are doped with boron (B) at a concentration of about 1.0 × 10 ¹⁹ cm ⁻³ . Further, the Ge concentration of the SiGe layer 5 may be constant in the SiGe layer 5, or the Ge concentration gradually increases from the side where the SiGe layer 5 contacts the p-type silicon film 6 toward the n-type collector layer 2. It is also possible to use an inclined profile that increases rapidly. At this time, the Ge concentration is preferably about 0% on the side in contact with the p-type silicon film 6 and about 15% to about 20% on the side in contact with the n-type collector layer 2. By setting the Ge concentration to an inclined profile, a potential slope capable of accelerating electrons is formed, so that it is possible to shorten the movement time of electrons moving through the SiGe layer 5. As a result, the bipolar transistor 100 can be operated at high speed.

次に、減圧ＣＶＤ法を用いて、ｐ型シリコン膜６の上面上に、約３ｎｍ〜約１０ｎｍの厚みを有するＴｉＯ_２膜からなる電荷移動防止膜７を形成する。このとき、電荷移動防止膜７は、平坦な上面を有するように非晶質で形成してもよいし、結晶の粒径が約５ｎｍ〜約２０ｎｍ程度の結晶粒により構成される多結晶膜で形成してもよい。また、電荷移動防止膜７をＴＤＭＡＴ（ＴｅｔｒａｋｉｓＤｉｍｅｔｈｙｌａｍｉｎｏＴｉｔａｎｉｕｍ）やＴＤＥＡＴ（ＴｅｔｒａｋｉｓＤｉｅｔｈｙｌａｍｉｎｏＴｉｔａｎｉｕｍ）のような、有機金属を原料ガスとして用いて形成してもよい。この場合、不純物として含まれている炭素（Ｃ）は、後述する熱処理を施す際に、ＳｉＧｅ層５の中に拡散する。 Next, a charge transfer prevention film 7 made of a TiO ₂ film having a thickness of about 3 nm to about 10 nm is formed on the upper surface of the p-type silicon film 6 by using a low pressure CVD method. At this time, the charge transfer prevention film 7 may be formed amorphous so as to have a flat upper surface, or a polycrystalline film composed of crystal grains having a crystal grain size of about 5 nm to about 20 nm. It may be formed. Alternatively, the charge transfer preventing film 7 may be formed using an organic metal as a source gas, such as TDMAT (Tetrakis Diethylamino Titanium) or TDEAT (Tetrakis Diethylamino Titanium). In this case, carbon (C) contained as an impurity diffuses into the SiGe layer 5 when a heat treatment described later is performed.

次に、図５に示すように、リソグラフィ法を用いて、ＳｉＧｅ層５、ｐ型シリコン膜６および電荷移動防止膜７の所定の領域を除去する。 Next, as shown in FIG. 5, predetermined regions of the SiGe layer 5, the p-type silicon film 6, and the charge transfer prevention film 7 are removed by lithography.

次に、図６に示すように、素子分離領域３および電荷移動防止膜７の上面上に多結晶シリコン膜２０およびシリコン窒化膜３０を順次形成する。なお、多結晶シリコン膜２０は、ｎ型に形成されている。 Next, as shown in FIG. 6, the polycrystalline silicon film 20 and the silicon nitride film 30 are sequentially formed on the upper surfaces of the element isolation region 3 and the charge transfer prevention film 7. Note that the polycrystalline silicon film 20 is formed in an n-type.

次に、図７に示すように、リソグラフィ法を用いて、ドライエッチングによって、シリコン窒化膜３０、多結晶シリコン膜２０およびｐ型シリコン膜６をパターニングする。このとき、シリコン窒化膜３０の下面下の多結晶シリコン膜２０は、ｎ型エミッタ層８として形成されるとともに、ＳｉＧｅ層５とｐ型シリコン膜６との側面に側壁導電膜８ａが形成される。また、ドライエッチングは、ｐ型シリコン膜６を完全に除去するまでは行わず、ＳｉＧｅ層５の上面上にもｐ型シリコン膜６が残る状態において終了する。これにより、ｐ型シリコン膜６は、断面が凸部を有する形状に形成される。 Next, as shown in FIG. 7, the silicon nitride film 30, the polycrystalline silicon film 20, and the p-type silicon film 6 are patterned by dry etching using a lithography method. At this time, the polycrystalline silicon film 20 below the lower surface of the silicon nitride film 30 is formed as the n-type emitter layer 8, and the sidewall conductive film 8 a is formed on the side surfaces of the SiGe layer 5 and the p-type silicon film 6. . Further, the dry etching is not performed until the p-type silicon film 6 is completely removed, and is finished in a state where the p-type silicon film 6 remains on the upper surface of the SiGe layer 5. Thereby, the p-type silicon film 6 is formed in a shape having a convex section.

次に、図８に示すように、全面を覆うように、シリコン窒化膜１０を形成する。シリコン窒化膜１０の上面上にシリコン酸化膜１１を形成する。 Next, as shown in FIG. 8, a silicon nitride film 10 is formed so as to cover the entire surface. A silicon oxide film 11 is formed on the upper surface of the silicon nitride film 10.

次に、図９に示すように、ドライエッチングを用いて、シリコン酸化膜１１の全面をエッチバックすることによって、ｐ型シリコン膜６の凸部、電荷移動防止膜７、ｎ型エミッタ層８およびシリコン窒化膜３０がシリコン窒化膜１０に囲まれる側面にシリコン酸化膜からなるサイドウォール絶縁膜１１ａを形成する。 Next, as shown in FIG. 9, the entire surface of the silicon oxide film 11 is etched back by dry etching, so that the protrusions of the p-type silicon film 6, the charge transfer prevention film 7, the n-type emitter layer 8, and A sidewall insulating film 11 a made of a silicon oxide film is formed on the side surface of the silicon nitride film 30 surrounded by the silicon nitride film 10.

次に、図１０に示すように、イオン注入法を用いて、シリコン窒化膜１０およびサイドウォール絶縁膜１１ａの上面上からホウ素（Ｂ）を注入することにより、ｐ型シリコン膜６、ＳｉＧｅ層５、側壁導電膜８ａおよびｎ型コレクタ層２のうち、ホウ素が注入された個所が、ＳｉＧｅ層５を挟むように一対のｐ^＋拡散層４を形成する。このとき、ｎ型エミッタ層８上のシリコン窒化膜３０によりホウ素イオン（Ｂ^＋）が通過しないために、ｎ型エミッタ層８にホウ素イオン（Ｂ^＋）が注入されることはない。 Next, as shown in FIG. 10, boron (B) is implanted from above the upper surfaces of the silicon nitride film 10 and the sidewall insulating film 11a by using ion implantation, so that the p-type silicon film 6 and the SiGe layer 5 are implanted. The pair of p ⁺ diffusion layers 4 are formed so that the portion where the boron is implanted in the sidewall conductive film 8 a and the n-type collector layer 2 sandwich the SiGe layer 5. At this time, since boron ions (B ⁺ ) do not pass through the silicon nitride film 30 on the n-type emitter layer 8, boron ions (B ⁺ ) are not implanted into the n-type emitter layer 8.

次に、図１１に示すように、ＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）を用いて、熱処理を行うことによって、ｎ型エミッタ層８のｎ型の不純物を活性化する。 Next, as shown in FIG. 11, n-type impurities in the n-type emitter layer 8 are activated by performing heat treatment using RTA (Rapid Thermal Anneal).

次に、図１２に示すように、リン酸を用いて、素子分離領域３、ｐ^＋拡散層４および図１１に示すシリコン窒化膜３０の所定の上面上のシリコン窒化膜１０を除去する。同様に、シリコン窒化膜３０と、図示しないコレクタ電極上のシリコン窒化膜１０とを除去することによって、シリコン窒化膜１０ａおよびサイドウォール絶縁膜１１ａからなる側壁絶縁膜１２を形成する。これにより、サイドウォール絶縁膜１１ａと、ｐ型シリコン膜６、電荷移動防止膜７およびｎ型エミッタ層８との間にのみシリコン窒化膜１０ａが形成される。このように、シリコン窒化膜１０ａが、サイドウォール絶縁膜１１ａとｐ型シリコン膜６との間に位置していることによって、熱処理が施されたとき、ｐ型シリコン膜６に含まれる不純物であるホウ素（Ｂ）がサイドウォール絶縁膜１１ａに拡散するのを防止することが可能になる。これにより、ｐ型シリコン膜６において所定のホウ素（Ｂ）の不純物濃度を維持することが可能になるので、設計通りの特性を有するバイポーラトランジスタ１００を得ることが可能になる。 Next, as shown in FIG. 12, the element isolation region 3, the p ⁺ diffusion layer 4, and the silicon nitride film 10 on a predetermined upper surface of the silicon nitride film 30 shown in FIG. 11 are removed using phosphoric acid. Similarly, by removing the silicon nitride film 30 and the silicon nitride film 10 on the collector electrode (not shown), the sidewall insulating film 12 including the silicon nitride film 10a and the sidewall insulating film 11a is formed. As a result, the silicon nitride film 10a is formed only between the sidewall insulating film 11a and the p-type silicon film 6, the charge transfer preventing film 7 and the n-type emitter layer 8. As described above, the silicon nitride film 10a is located between the sidewall insulating film 11a and the p-type silicon film 6, so that it is an impurity contained in the p-type silicon film 6 when heat treatment is performed. It becomes possible to prevent boron (B) from diffusing into the sidewall insulating film 11a. As a result, it becomes possible to maintain a predetermined impurity concentration of boron (B) in the p-type silicon film 6, so that the bipolar transistor 100 having the designed characteristics can be obtained.

次に、図１に示したように、ｎ型エミッタ層８およびｐ^＋拡散層４の上面上に、図示しないコバルト（Ｃｏ）層を形成した後、熱処理を行うことによって、コバルトシリサイド膜９ａおよび９ｂを形成する。これにより、内部ベース層（ＳｉＧｅ層５およびｐ型シリコン膜６のうち、ｎ型エミッタ層８と同じ幅を有する、ｎ型エミッタ層８の下部に位置する部分）と、外部ベース層（内部ベース層以外のベース層）とにつながる図示しないベース電極との間に発生する寄生抵抗を下げることが可能になる。 Next, as shown in FIG. 1, a cobalt (Co) layer (not shown) is formed on the upper surfaces of the n-type emitter layer 8 and the p ⁺ diffusion layer 4, and then heat treatment is performed, whereby the cobalt silicide film 9a and 9b is formed. As a result, the internal base layer (the portion of the SiGe layer 5 and the p-type silicon film 6 having the same width as the n-type emitter layer 8 and positioned under the n-type emitter layer 8) and the external base layer (internal base layer) It is possible to reduce the parasitic resistance generated between the base electrode (not shown) connected to the base layer other than the base layer.

この後、図示はしないが、プラズマＴＥＯＳ膜などの層間絶縁膜をバイポーラトランジスタ１００の表面上に堆積した後、コレクタ電極部、ベース電極部およびエミッタ電極部のコンタクト部を開口する。そして、Ｔｉなどからなるバリアメタル層、およびＡｌまたはＡｌ合金からなる導電層を形成することによって、第１実施形態によるｎｐｎ型のバイポーラトランジスタ１００が形成される。 Thereafter, although not shown, after an interlayer insulating film such as a plasma TEOS film is deposited on the surface of the bipolar transistor 100, contact portions of the collector electrode portion, the base electrode portion, and the emitter electrode portion are opened. Then, by forming a barrier metal layer made of Ti or the like and a conductive layer made of Al or Al alloy, the npn-type bipolar transistor 100 according to the first embodiment is formed.

第１実施形態では、上記のように、ＳｉＧｅ層５とｎ型エミッタ層８との間に、正孔に対する電位障壁としての効果を有する電荷移動防止膜７を備える。よって、電子は、ｎ型エミッタ層８からＳｉＧｅ層５に移動することができる一方、正孔は、ＳｉＧｅ層５からｎ型エミッタ層８へ移動するのを十分に抑制することができる。これにより、ＳｉＧｅ層５に過度の不純物の注入を行っても正孔の移動が電荷移動防止膜７によって十分に抑制されるので、ＳｉＧｅ層５の抵抗を低くするとともに、バイポーラトランジスタ１００の増幅率が低下するのを抑制することができる。また、ＳｉＧｅ層５の抵抗を低くできることによって、ＳｉＧｅ層５を低抵抗にしながら薄膜化できることにより、ベース走行時間を短縮することができるので、バイポーラトランジスタ１００の最大周波数を向上させることができるとともに、バイポーラトランジスタ１００自身で発生する雑音の特性であるＮＦ（ＮｏｉｓｅＦｉｇｕｒｅ）も向上させることができる。 In the first embodiment, as described above, the charge transfer preventing film 7 having an effect as a potential barrier against holes is provided between the SiGe layer 5 and the n-type emitter layer 8. Therefore, electrons can move from the n-type emitter layer 8 to the SiGe layer 5, while holes can be sufficiently suppressed from moving from the SiGe layer 5 to the n-type emitter layer 8. Thereby, even if excessive impurities are implanted into the SiGe layer 5, the movement of holes is sufficiently suppressed by the charge transfer preventing film 7, so that the resistance of the SiGe layer 5 is lowered and the amplification factor of the bipolar transistor 100 is increased. Can be suppressed. In addition, since the resistance of the SiGe layer 5 can be reduced, the SiGe layer 5 can be thinned while reducing the resistance, so that the base travel time can be shortened, so that the maximum frequency of the bipolar transistor 100 can be improved, NF (Noise Figure), which is a characteristic of noise generated in the bipolar transistor 100 itself, can also be improved.

また、第１実施形態では、上記のように、電荷移動防止膜７を、Ｓｉよりバンドギャップの大きな半導体であるＴｉＯ_２膜により形成している。半導体であるＴｉＯ_２膜は、正孔に対する電位障壁としての効果を有する一方、電子に対しては実質的に電位障壁とならない。また、ＴｉＯ_２膜は、金属原子の拡散を抑制するので、ＴｉＯ_２膜によって金属原子がｎ型エミッタ層８の下のｐ型シリコン膜６に拡散することが抑制される。この効果によって、ｎ型エミッタ層８を多結晶シリコン膜で形成した従来のエミッタ層に代えて、シリサイドプロセスを用いて、容易に金属エミッタを製造することができる。また、ＴｉＯ_２膜の下に、ｎ型エミッタ層８を備えた構造としてもよい。この構造により、ｎ型エミッタ層８の膜厚を確保することが容易となり、簡便な増幅率の制御が可能となる。これにより、ｎ型エミッタ層８の抵抗を低減することができるので、遮断周波数を大きくすることができる。 In the first embodiment, as described above, the charge transfer prevention film 7 is formed of a TiO ₂ film that is a semiconductor having a larger band gap than Si. The TiO ₂ film, which is a semiconductor, has an effect as a potential barrier against holes, but does not substantially become a potential barrier against electrons. Further, the TiO ₂ film, so to suppress the diffusion of the metal atoms, it is prevented that the metal atom by the TiO ₂ film is diffused into the p-type silicon film 6 below the n-type emitter layer 8. With this effect, a metal emitter can be easily manufactured using a silicide process instead of the conventional emitter layer in which the n-type emitter layer 8 is formed of a polycrystalline silicon film. Also, a structure in which the n-type emitter layer 8 is provided under the TiO ₂ film may be employed. With this structure, it becomes easy to secure the film thickness of the n-type emitter layer 8, and simple amplification rate control is possible. Thereby, since the resistance of the n-type emitter layer 8 can be reduced, the cutoff frequency can be increased.

また、第１実施形態では、上記のように、電荷移動防止膜７に炭素が不純物として含有されることによって、ｎｐｎ型のバイポーラトランジスタ１００に熱処理を施したときに、不純物として含有される炭素がＳｉＧｅ層５の中に拡散する。炭素がＳｉＧｅ層５に導入されることにより、ＳｉＧｅ層５の歪みが緩和され、結晶欠陥を形成することなくＳｉＧｅ層５のＧｅ濃度を高くすることが可能となる。さらに、炭素が導入されたＳｉＧｅ層５では、ＳｉＧｅ層５に含まれる不純物であるホウ素（Ｂ）の濃度を高くしても、ｎ型コレクタ層２にホウ素（Ｂ）が拡散するのを抑制することができる。 In the first embodiment, as described above, since the charge transfer prevention film 7 contains carbon as an impurity, when the npn bipolar transistor 100 is subjected to heat treatment, the carbon contained as an impurity is not contained. It diffuses into the SiGe layer 5. By introducing carbon into the SiGe layer 5, the strain of the SiGe layer 5 is relaxed, and the Ge concentration of the SiGe layer 5 can be increased without forming crystal defects. Furthermore, in the SiGe layer 5 into which carbon is introduced, even if the concentration of boron (B) that is an impurity contained in the SiGe layer 5 is increased, the diffusion of boron (B) into the n-type collector layer 2 is suppressed. be able to.

また、第１実施形態では、上記のように、電荷移動防止膜７としてシリコンに比べて誘電率が高いＴｉＯ_２膜を用いることによって、電荷移動防止膜７にかかる電界が小さくなるので、電荷移動防止膜７の電位障壁の勾配が小さくなる。これにより、容易に、電子が電荷移動防止膜７の電位障壁を超えて移動することができる。その結果、電子の移動が速くなるので、バイポーラトランジスタ１００の最大周波数を向上させることができる。 In the first embodiment, as described above, by using a TiO ₂ film having a dielectric constant higher than that of silicon as the charge transfer preventing film 7, the electric field applied to the charge transfer preventing film 7 is reduced. The gradient of the potential barrier of the prevention film 7 is reduced. As a result, electrons can easily move beyond the potential barrier of the charge transfer preventing film 7. As a result, the movement of electrons becomes faster, so that the maximum frequency of the bipolar transistor 100 can be improved.

（第２実施形態）
図１３は、本発明の第２実施形態による電荷移動防止膜を備えたｎｐｎ型のバイポーラトランジスタの構造を示した断面図である。バイポーラトランジスタ２００では、ｐ型シリコン膜６とｎ型エミッタ層８との間に電荷移動防止膜７が設けられていることに加えて、上記第１実施形態と異なり、ＳｉＧｅ層５とｎ型コレクタ層２との間にも電荷移動防止膜１７が形成されている。これにより、電荷移動防止膜１７が存在しない場合と比較してｎ型コレクタ層２に大量の電子流を流入させる動作状態にしてもＳｉＧｅ層５から正孔がｎ型コレクタ層２に流入することを防ぐので、実効ベース幅がｎ型コレクタ層２側に広がるベース広がり効果を抑制できる。その結果、電流値をより大きくすることができる。また、電荷移動防止膜１７によって正孔がｎ型コレクタ層２からＳｉＧｅ層５に移動することが抑制されるので、半導体にある閾値以上の高い電場をかけると、加速された電子が別の原子に衝突し、なだれのように次々に新しい電子・正孔対を形成する現象であるアバランシェ効果を抑制することができる。なお、電荷移動防止膜１７にシリコンよりも低い誘電率を持つ材料を用いれば、電荷移動防止膜１７に加わる電界が大きくなるのでＳｉＧｅ層５からｎ型コレクタ層２への電子の移動がより加速される。これにより、バイポーラトランジスタ２００の最大周波数を向上させることができる。 (Second Embodiment)
FIG. 13 is a cross-sectional view illustrating the structure of an npn-type bipolar transistor including a charge transfer prevention film according to a second embodiment of the present invention. In the bipolar transistor 200, in addition to the provision of the charge transfer prevention film 7 between the p-type silicon film 6 and the n-type emitter layer 8, the SiGe layer 5 and the n-type collector are different from the first embodiment. A charge transfer prevention film 17 is also formed between the layer 2. As a result, holes are allowed to flow from the SiGe layer 5 into the n-type collector layer 2 even in an operation state in which a large amount of electron current flows into the n-type collector layer 2 as compared with the case where the charge transfer prevention film 17 is not present. Therefore, the base spreading effect that the effective base width spreads to the n-type collector layer 2 side can be suppressed. As a result, the current value can be further increased. In addition, since the charge transfer prevention film 17 suppresses the movement of holes from the n-type collector layer 2 to the SiGe layer 5, when a high electric field higher than a threshold value is applied to the semiconductor, the accelerated electrons are separated from other atoms. The avalanche effect, which is a phenomenon of forming new electron-hole pairs one after another like avalanche, can be suppressed. If a material having a dielectric constant lower than that of silicon is used for the charge transfer preventing film 17, the electric field applied to the charge transfer preventing film 17 is increased, so that the movement of electrons from the SiGe layer 5 to the n-type collector layer 2 is further accelerated. Is done. Thereby, the maximum frequency of the bipolar transistor 200 can be improved.

なお、第２実施形態のその他の効果は、上記第１実施形態と同様である。 The remaining effects of the second embodiment are similar to those of the aforementioned first embodiment.

（第３実施形態）
図１４は、本発明の第３実施形態による電荷移動防止体を備えたｎｐｎ型のバイポーラトランジスタ３００の構造を示した断面図である。バイポーラトランジスタ３００では、上記第１実施形態と異なり、電荷移動防止体２８がｎ型拡散層２７（エミッタ層）中に部分的に形成されている。 (Third embodiment)
FIG. 14 is a cross-sectional view illustrating a structure of an npn-type bipolar transistor 300 including a charge transfer prevention body according to a third embodiment of the present invention. In the bipolar transistor 300, unlike the first embodiment, the charge transfer prevention body 28 is partially formed in the n-type diffusion layer 27 (emitter layer).

バイポーラトランジスタ３００では、図１４に示すように、ｐ型シリコン膜６の上面上には、ｎ型拡散層２７が形成されている。また、ｎ型拡散層２７の中には、結晶粒からなる電荷移動防止体２８が点在するように部分的に形成されている。この電荷移動防止体２８は、層状ではなく、隣接する電荷移動防止体２８間に隙間を有するように形成されている。また、電荷移動防止体２８は、ＴｉＯ_２からなるとともに、約５ｎｍ〜約２０ｎｍの粒径を有する。この電荷移動防止体２８は、ほとんど電子の移動は抑制しない一方、正孔の移動を十分に抑制する機能を有する。また、電荷移動防止体２８を構成するＴｉＯ_２の比誘電率は約５０であり、シリコンの比誘電率（約１１．９）に比べて高い比誘電率を有する。また、ｎ型拡散層２７の上面上には、約２００ｎｍの厚みを有するｎ型エミッタ層２９が形成されている。なお、ｎ型拡散層２７およびｎ型エミッタ層２９は、本発明の「エミッタ層」の一例である。また、ｎ型エミッタ層２９および一対のｐ^＋拡散層４の上面上には、コバルトシリサイド膜９ａおよび９ｂがそれぞれ形成されている。また、ｐ型シリコン膜６、ｎ型拡散層２７、電荷移動防止体２８、ｎ型エミッタ層２９およびコバルトシリサイド膜９ａの側面には、シリコン窒化膜１０ａが形成されている。また、シリコン窒化膜１０ａの側面には、サイドウォール絶縁膜１１ａが形成されている。これらシリコン窒化膜１０ａおよびサイドウォール絶縁膜１１ａによって側壁絶縁膜１２が形成されている。 In the bipolar transistor 300, as shown in FIG. 14, an n-type diffusion layer 27 is formed on the upper surface of the p-type silicon film 6. Further, the n-type diffusion layer 27 is partially formed so as to be dotted with charge transfer preventing bodies 28 made of crystal grains. The charge transfer prevention body 28 is not layered, and is formed with a gap between adjacent charge transfer prevention bodies 28. The charge transfer preventing body 28 is made of TiO ₂ and has a particle size of about 5 nm to about 20 nm. The charge transfer preventing body 28 has a function of suppressing the movement of holes while suppressing the movement of electrons. In addition, the relative dielectric constant of TiO ₂ constituting the charge transfer preventing body 28 is about 50, which is higher than that of silicon (about 11.9). An n-type emitter layer 29 having a thickness of about 200 nm is formed on the upper surface of the n-type diffusion layer 27. The n-type diffusion layer 27 and the n-type emitter layer 29 are examples of the “emitter layer” in the present invention. Cobalt silicide films 9a and 9b are formed on the upper surfaces of the n-type emitter layer 29 and the pair of p ⁺ diffusion layers 4, respectively. A silicon nitride film 10a is formed on the side surfaces of the p-type silicon film 6, the n-type diffusion layer 27, the charge transfer prevention body 28, the n-type emitter layer 29, and the cobalt silicide film 9a. A sidewall insulating film 11a is formed on the side surface of the silicon nitride film 10a. Sidewall insulating film 12 is formed of silicon nitride film 10a and sidewall insulating film 11a.

図１５〜図２０は、本発明の第３実施形態によるバイポーラトランジスタの製造プロセスを説明するための断面図である。 15 to 20 are cross-sectional views illustrating a manufacturing process of a bipolar transistor according to the third embodiment of the present invention.

まず、第１実施形態の図３に示す製造プロセスの後、図１５に示すように、減圧ＣＶＤ法を用いて、ｎ型コレクタ層２および素子分離領域３の上面上に、約４０ｎｍの厚みを有するＳｉＧｅ層５および約４０ｎｍの厚みを有するｐ型シリコン膜６を形成する。 First, after the manufacturing process shown in FIG. 3 of the first embodiment, a thickness of about 40 nm is formed on the upper surfaces of the n-type collector layer 2 and the element isolation region 3 by using a low pressure CVD method as shown in FIG. The SiGe layer 5 and the p-type silicon film 6 having a thickness of about 40 nm are formed.

次に、減圧ＣＶＤ法を用いて、ｐ型シリコン膜６の表面上に、ＴｉＯ_２からなる電荷移動防止体２８を形成する。この電荷移動防止体２８は、ｐ型シリコン膜６の表面上に所定の数密度でＴｉＯ_２を分散させて、このＴｉＯ_２の結晶を成長させることにより、約５ｎｍ〜約２０ｎｍの粒径を有する結晶粒またはアモルファスの粒状物になるように形成される。また、電荷移動防止体２８は、隣接する電荷移動防止体２８間に隙間を有するように形成される。なお、この隣接する電荷移動防止体２８間の隙間は、後述する熱処理をする際に、ｎ型エミッタ層２９のｎ型の不純物が多結晶シリコン膜４０およびｐ型シリコン膜６に拡散するための通路となる。 Next, a charge transfer prevention body 28 made of TiO _{2 is} formed on the surface of the p-type silicon film 6 by using a low pressure CVD method. The charge transfer prevention body 28 has a particle size of about 5 nm to about 20 nm by dispersing TiO ₂ at a predetermined number density on the surface of the p-type silicon film 6 and growing the TiO ₂ crystal. It is formed to be a crystal grain or an amorphous granule. Further, the charge transfer preventing body 28 is formed so as to have a gap between the adjacent charge transfer preventing bodies 28. The gap between the adjacent charge transfer prevention bodies 28 is used for diffusing the n-type impurities in the n-type emitter layer 29 into the polycrystalline silicon film 40 and the p-type silicon film 6 during the heat treatment described later. It becomes a passage.

次に、図１６に示すように、リソグラフィ法を用いて、ドライエッチングすることによって、ＳｉＧｅ層５、ｐ型シリコン膜６および電荷移動防止体２８の所定の領域を除去する。 Next, as shown in FIG. 16, predetermined regions of the SiGe layer 5, the p-type silicon film 6, and the charge transfer prevention body 28 are removed by dry etching using a lithography method.

次に、図１７に示すように、素子分離領域３、ｐ型シリコン膜６および電荷移動防止体２８の上面上に約１０ｎｍの厚みを有する不純物を含有しない多結晶シリコン膜４０、ｎ型不純物をドーピングした多結晶シリコン膜４１およびシリコン窒化膜４２を順次形成する。 Next, as shown in FIG. 17, on the upper surfaces of the element isolation region 3, the p-type silicon film 6 and the charge transfer prevention body 28, a polycrystalline silicon film 40 having no thickness of about 10 nm and containing no impurities, n-type impurities are added. A doped polycrystalline silicon film 41 and a silicon nitride film 42 are sequentially formed.

次に、図１８に示すように、リソグラフィ法を用いて、ドライエッチングによって、シリコン窒化膜４２、多結晶シリコン膜４１、電荷移動防止体２８および多結晶シリコン膜４０をパターニングする。このとき、多結晶シリコン膜４１は、ｎ型エミッタ層２９と、ＳｉＧｅ層５とｐ型シリコン膜６との側面に形成される側壁導電膜２９ａとして加工される。また、ドライエッチングは、ｐ型シリコン膜６を完全に除去するまでは行わず、ＳｉＧｅ層５の上面上にもｐ型シリコン膜６が残る状態において終了する。これにより、ｐ型シリコン膜６は、断面が凸部を有する形状に形成される。 Next, as shown in FIG. 18, the silicon nitride film 42, the polycrystalline silicon film 41, the charge transfer preventing body 28, and the polycrystalline silicon film 40 are patterned by dry etching using a lithography method. At this time, the polycrystalline silicon film 41 is processed as a sidewall conductive film 29 a formed on the side surfaces of the n-type emitter layer 29, the SiGe layer 5 and the p-type silicon film 6. Further, the dry etching is not performed until the p-type silicon film 6 is completely removed, and is finished in a state where the p-type silicon film 6 remains on the upper surface of the SiGe layer 5. Thereby, the p-type silicon film 6 is formed in a shape having a convex section.

次に、第１実施形態の図８〜図１０に示す製造プロセスと同様のプロセスを経ることにより図１９のようになる。 Next, a process similar to the manufacturing process shown in FIGS. 8 to 10 according to the first embodiment is performed as shown in FIG.

図２０に示すように、ＲＴＡを用いて、約１０５０℃の熱処理を約５秒〜約３０秒間行うことによって、ｎ型エミッタ層２９のｎ型の不純物を多結晶シリコン膜４０およびｐ型シリコン膜６に拡散させて、ｎ型拡散層２７を形成する。 As shown in FIG. 20, a thermal treatment at about 1050 ° C. is performed for about 5 seconds to about 30 seconds using RTA, so that the n-type impurity of the n-type emitter layer 29 is changed to the polycrystalline silicon film 40 and the p-type silicon film. 6, the n-type diffusion layer 27 is formed.

次に、第１実施形態における図１２および図１３に示す製造プロセスと同様のプロセスを経ることにより、図１４に示したようになる。ｎ型エミッタ層２９およびｐ^＋拡散層４の上面上に、図示しないコバルト（Ｃｏ）層を形成した後、熱処理を行うことによって、コバルトシリサイド膜９ａおよび９ｂを形成する。 Next, a process similar to the manufacturing process shown in FIGS. 12 and 13 in the first embodiment is performed, as shown in FIG. A cobalt (Co) layer (not shown) is formed on the upper surfaces of the n-type emitter layer 29 and the p ⁺ diffusion layer 4, and then heat treatment is performed to form cobalt silicide films 9a and 9b.

この後、図示はしないが、プラズマＴＥＯＳ膜などの層間絶縁膜をバイポーラトランジスタ３００の表面上に堆積した後、コレクタ電極部、ベース電極部およびエミッタ電極部のコンタクト部を開口する。そして、Ｔｉなどからなるバリアメタル層、およびＡｌまたはＡｌ合金からなる導電層を形成することによって、バイポーラトランジスタ３００が形成される。 Thereafter, although not shown, after an interlayer insulating film such as a plasma TEOS film is deposited on the surface of the bipolar transistor 300, the contact portions of the collector electrode portion, the base electrode portion, and the emitter electrode portion are opened. A bipolar transistor 300 is formed by forming a barrier metal layer made of Ti or the like and a conductive layer made of Al or an Al alloy.

第３実施形態では、上記のように、電荷移動防止体２８をｎ型拡散層２７（エミッタ層）中に部分的に形成することによって、ｐ型シリコン膜６（ベース層）とｎ型拡散層２７（エミッタ層）とに含まれる不純物の濃度差によって電流の増幅を起こす部分と、電荷移動防止体２８により電荷の移動が抑制される部分とが形成される。電荷移動防止体２８が存在しない部分では、ｐ型シリコン膜６（ベース層）とｎ型拡散層２７（エミッタ層）とに含まれる不純物の濃度差に応じた正孔電流が生じ、電荷移動防止体２８が存在する部分では、正孔電流は、電荷移動防止体２８の電位障壁によって抑制される。その結果、ｎ型拡散層２７（エミッタ層）の全体の正孔電流の流れは、電荷移動防止体２８を備えない場合に比べて抑制されている。これにより、正孔電流と電子電流との比で決められるバイポーラトランジスタ３００の増幅率は、電荷移動防止体２８を備えない場合に比べて大きくすることができる。また、電荷移動防止体２８の存在する部分の面積を変化させることにより、正孔電流の流れを制御することができるので、バイポーラトランジスタの増幅率を制御することができる。なお、電荷移動防止体２８の存在する部分の面積を変化させることによりバイポーラトランジスタの増幅率を制御することができる点は、後述する本願発明者によるシミュレーションにより確認済みである。 In the third embodiment, the p-type silicon film 6 (base layer) and the n-type diffusion layer are formed by partially forming the charge transfer prevention body 28 in the n-type diffusion layer 27 (emitter layer) as described above. A portion where the current is amplified due to a difference in concentration of impurities contained in 27 (emitter layer) and a portion where the movement of charges is suppressed by the charge transfer prevention body 28 are formed. In the portion where the charge transfer prevention body 28 does not exist, a hole current corresponding to the concentration difference of impurities contained in the p-type silicon film 6 (base layer) and the n-type diffusion layer 27 (emitter layer) is generated, thereby preventing charge transfer. In the portion where the body 28 exists, the hole current is suppressed by the potential barrier of the charge transfer prevention body 28. As a result, the entire hole current flow of the n-type diffusion layer 27 (emitter layer) is suppressed as compared with the case where the charge transfer prevention body 28 is not provided. Thereby, the amplification factor of the bipolar transistor 300 determined by the ratio between the hole current and the electron current can be increased as compared with the case where the charge transfer preventing body 28 is not provided. In addition, since the flow of hole current can be controlled by changing the area of the portion where the charge transfer prevention body 28 exists, the amplification factor of the bipolar transistor can be controlled. The fact that the amplification factor of the bipolar transistor can be controlled by changing the area of the portion where the charge transfer prevention body 28 exists has been confirmed by simulation by the inventor described later.

なお、第３実施形態のその他の効果は、上記第１実施形態と同様である。 The remaining effects of the third embodiment are similar to those of the aforementioned first embodiment.

次に、上記した第３実施形態の効果を確認するために行った図２１に示すシミュレーション結果について説明する。このシミュレーションでは、部分的に形成される電荷移動防止体の形成表面における占有率に対する、正孔電流量およびバイポーラトランジスタの増幅率を計算した。また、このシミュレーションでは、電荷移動防止体の数密度を１ｃｍ^２当たり５×１０^１１とし、電荷移動防止体の結晶の粒径を１ｎｍ〜１５ｎｍまで変化させた。 Next, the simulation result shown in FIG. 21 performed to confirm the effect of the third embodiment will be described. In this simulation, the hole current amount and the amplification factor of the bipolar transistor were calculated with respect to the occupation ratio on the formation surface of the partially formed charge transfer prevention body. In this simulation, the number density of the charge transfer prevention body was set to 5 × 10 ¹¹ per cm ^2, and the crystal grain size of the charge transfer prevention body was changed from 1 nm to 15 nm.

横軸は、部分的に形成される電荷移動防止体のたとえばベース層上の占有率を表し、縦軸は、正孔電流量（右側の縦軸）とバイポーラトランジスタの増幅率（左側の縦軸）とを表している。このシミュレーションでは、電荷移動防止体が形成されない場合（占有率が０の場合）にバイポーラトランジスタの増幅率が５０であると仮定して数値計算を行った。具体的には、電荷移動防止体が形成されない場合、コレクタ電流量は１μＡであり、ベース電流量は２０ｎＡであると仮定した。図２１に示すように、占有率が増加するに従って、正孔電流は直線的に減少している。また、占有率が増加するに従って、バイポーラトランジスタの増幅率は増加しており、増幅の仕方は、占有率が増加するに従って大きくなっている。バイポーラトランジスタの増幅率を１００に設定する場合には、電荷移動防止体のベース層上における占有率を約０．５弱にすればよいことが分かる。このように、電荷移動防止体の占有率を変化させることにより、バイポーラトランジスタの増幅率が変化させることが可能であることをこのシミュレーション結果により確認することができた。 The abscissa represents the occupancy ratio of the partially formed charge transfer prevention body, for example, on the base layer, and the ordinate represents the hole current amount (right ordinate) and the amplification factor of the bipolar transistor (left ordinate). ). In this simulation, the numerical calculation was performed on the assumption that the amplification factor of the bipolar transistor is 50 when the charge transfer prevention body is not formed (when the occupation ratio is 0). Specifically, when the charge transfer prevention body is not formed, it is assumed that the collector current amount is 1 μA and the base current amount is 20 nA. As shown in FIG. 21, the hole current decreases linearly as the occupation ratio increases. Further, as the occupation ratio increases, the amplification factor of the bipolar transistor increases, and the manner of amplification increases as the occupation ratio increases. It can be seen that when the amplification factor of the bipolar transistor is set to 100, the occupation ratio of the charge transfer prevention body on the base layer may be reduced to about 0.5. Thus, it was confirmed from this simulation result that the amplification factor of the bipolar transistor can be changed by changing the occupation ratio of the charge transfer prevention body.

（第４実施形態）
図２２は、本発明の第４実施形態による電荷移動防止膜を備えたｎｐｎ型のバイポーラトランジスタと同一基板上に電界効果型トランジスタが形成された半導体装置の断面図である。第４実施形態における半導体装置４００では、上記第１実施形態におけるバイポーラトランジスタ１００に隣接するようにｎ型の電界効果型トランジスタ１５０が形成されている。また、第４実施形態におけるバイポーラトランジスタ１００の電荷移動防止膜７は、結晶の粒径が約５ｎｍ〜約２０ｎｍ程度の結晶粒により構成される多結晶膜により形成されている。 (Fourth embodiment)
FIG. 22 is a cross-sectional view of a semiconductor device in which a field effect transistor is formed on the same substrate as an npn bipolar transistor having a charge transfer prevention film according to a fourth embodiment of the present invention. In the semiconductor device 400 in the fourth embodiment, an n-type field effect transistor 150 is formed so as to be adjacent to the bipolar transistor 100 in the first embodiment. Further, the charge transfer prevention film 7 of the bipolar transistor 100 in the fourth embodiment is formed of a polycrystalline film composed of crystal grains having a crystal grain size of about 5 nm to about 20 nm.

電界効果型トランジスタ１５０では、ｐ型シリコン基板１の表面に、バイポーラトランジスタ１００と電界効果型トランジスタ１５０とを分離するための、ＳＴＩを用いた素子分離領域３が形成されている。また、ｐ型シリコン基板１の表面には、チャネル領域を挟むように所定の間隔を隔てて、電界効果型トランジスタ１５０のｎ型のソース／ドレインとして機能する不純物領域５１および５２が形成されている。 In the field effect transistor 150, an element isolation region 3 using STI for separating the bipolar transistor 100 and the field effect transistor 150 is formed on the surface of the p-type silicon substrate 1. Impurity regions 51 and 52 functioning as n-type source / drains of the field effect transistor 150 are formed on the surface of the p-type silicon substrate 1 at a predetermined interval so as to sandwich the channel region. .

また、電界効果型トランジスタ１５０が形成される領域のｐ型シリコン基板１の表面には、ＳｉＯ_２からなるゲート絶縁膜５３が形成されている。また、ゲート絶縁膜５３の表面上には、ポリシリコンからなるゲート電極５４が形成されている。また、ゲート電極５４の側面には、サイドウォール絶縁膜５５が形成されている。 A gate insulating film 53 made of SiO ₂ is formed on the surface of the p-type silicon substrate 1 in a region where the field effect transistor 150 is formed. A gate electrode 54 made of polysilicon is formed on the surface of the gate insulating film 53. A sidewall insulating film 55 is formed on the side surface of the gate electrode 54.

なお、バイポーラトランジスタ１００におけるその他の構成については第１実施形態と同様である。 Other configurations of the bipolar transistor 100 are the same as those in the first embodiment.

図２３および図２４は、本発明の第４実施形態による半導体装置４００の製造プロセスを説明するための断面図である。 23 and 24 are cross-sectional views illustrating a manufacturing process of the semiconductor device 400 according to the fourth embodiment of the present invention.

まず、第１実施形態の図３〜図５におけるプロセスと同様のプロセスを行う。この際に、図２３に示すように、ｐ型シリコン基板１上におけるバイポーラトランジスタ１００と隣接する位置に、ＳＴＩを用いた素子分離領域３を形成するとともに、ｎ型不純物をイオン注入することによりｎ型の不純物領域５１および５２を形成する。次に、スパッタリングなどによりｐ型シリコン膜６の表面の所定の領域にＴｉからなる多結晶膜を形成する。 First, a process similar to that in FIGS. 3 to 5 of the first embodiment is performed. At this time, as shown in FIG. 23, an element isolation region 3 using STI is formed at a position adjacent to the bipolar transistor 100 on the p-type silicon substrate 1, and n-type impurities are ion-implanted. Type impurity regions 51 and 52 are formed. Next, a polycrystalline film made of Ti is formed in a predetermined region on the surface of the p-type silicon film 6 by sputtering or the like.

次に、図２４に示すように、素子形成領域の表面に熱酸化法を用いてシリコン酸化膜５３ａを形成する。このときの熱酸化により、ｐ型シリコン膜６上に形成されたＴｉからなる多結晶膜はＴｉＯ_２に酸化され、電荷移動防止膜７が形成される。次に、リソグラフィ法により、所定の位置におけるシリコン酸化膜５３ａを除去してゲート絶縁膜５３を形成する。これにより、Ｔｉの酸化工程およびゲート絶縁膜５３の形成における酸化工程は同一プロセスにより行うことが可能である。また、ゲート絶縁膜５３は、比誘電率が３０未満になるような材料により形成される。たとえば、Ｓｉ、Ｈｆ、Ｚｒ、Ｃｅ、Ｐｒ、Ｌａ、Ａｌなどを含む材料が挙げられる。 Next, as shown in FIG. 24, a silicon oxide film 53a is formed on the surface of the element formation region using a thermal oxidation method. By the thermal oxidation at this time, the polycrystalline film made of Ti formed on the p-type silicon film 6 is oxidized to TiO ₂ and the charge transfer preventing film 7 is formed. Next, the gate insulating film 53 is formed by removing the silicon oxide film 53a at a predetermined position by lithography. Thereby, the oxidation process of Ti and the oxidation process in forming the gate insulating film 53 can be performed by the same process. The gate insulating film 53 is formed of a material having a relative dielectric constant of less than 30. For example, a material containing Si, Hf, Zr, Ce, Pr, La, Al, or the like can be given.

次に、ゲート絶縁膜５３の表面上および側面に、順次ゲート電極５４およびサイドウォール絶縁膜５５を形成することにより図２２のような形状が形成される。 Next, the gate electrode 54 and the side wall insulating film 55 are sequentially formed on the surface and side surfaces of the gate insulating film 53, thereby forming a shape as shown in FIG.

第４実施形態では、上記のように、それぞれ異なる材料からゲート絶縁膜５３および電荷移動防止膜７を同一酸化工程により形成することによって、工程数の増加を抑制することができる。また、正孔に対する電位障壁としての効果を有するＴｉＯ_２からなる電荷移動防止膜７と同一酸化工程により形成されるゲート絶縁膜５３は、比誘電率が３０未満の材料により形成されるので、電子に対する電位障壁としての効果を有する。これにより、ゲート電極５４とｐ型シリコン基板１（のチャネル領域）との間に発生するリーク電流を抑制することができる。その結果、消費電力の増加を抑制することができる。 In the fourth embodiment, as described above, by forming the gate insulating film 53 and the charge transfer prevention film 7 from different materials by the same oxidation process, it is possible to suppress an increase in the number of processes. Further, since the gate insulating film 53 formed by the same oxidation process as the charge transfer preventing film 7 made of TiO ₂ having an effect as a potential barrier against holes is formed of a material having a relative dielectric constant of less than 30, It has an effect as a potential barrier against. Thereby, the leakage current generated between the gate electrode 54 and the p-type silicon substrate 1 (channel region thereof) can be suppressed. As a result, an increase in power consumption can be suppressed.

（第５実施形態）
図２５は、本発明の第５実施形態による層間絶縁膜上に電荷移動防止膜を含むバイポーラトランジスタが形成された半導体装置５００の断面図である。第５実施形態では、図２２に示した第４実施形態における半導体装置４００上に形成された層間絶縁膜６０上に、バイポーラトランジスタ２５０が形成されている。 (Fifth embodiment)
FIG. 25 is a cross-sectional view of a semiconductor device 500 in which a bipolar transistor including a charge transfer prevention film is formed on an interlayer insulating film according to a fifth embodiment of the present invention. In the fifth embodiment, a bipolar transistor 250 is formed on the interlayer insulating film 60 formed on the semiconductor device 400 in the fourth embodiment shown in FIG.

バイポーラトランジスタ２５０では、ポリシリコンからなるエミッタ層６１、ベース層６２およびコレクタ層６３が形成されている。エミッタ層６１とベース層６２との間、および、ベース層６２とコレクタ層６３との間には、それぞれ、ＴｉＯ_２からなる電荷移動防止膜６４が形成されている。 In the bipolar transistor 250, an emitter layer 61, a base layer 62, and a collector layer 63 made of polysilicon are formed. A charge transfer prevention film 64 made of TiO ₂ is formed between the emitter layer 61 and the base layer 62 and between the base layer 62 and the collector layer 63, respectively.

また、バイポーラトランジスタ１００のｎ型コレクタ層２、バイポーラトランジスタ２５０のエミッタ層６１、ベース層６２およびコレクタ層６３には、それぞれ、出力信号の伝送のためのコンタクトプラグ６５ａ、６５ｂ、６５ｃおよび６５ｄが接続されている。 Further, contact plugs 65a, 65b, 65c and 65d for transmitting output signals are connected to n-type collector layer 2 of bipolar transistor 100, emitter layer 61, base layer 62 and collector layer 63 of bipolar transistor 250, respectively. Has been.

なお、バイポーラトランジスタ１００、および、電界効果型トランジスタ１５０におけるその他の構成については、第４実施形態と同様である。 Other configurations of the bipolar transistor 100 and the field effect transistor 150 are the same as those in the fourth embodiment.

第５実施形態では、上記のように、エミッタ層６１およびベース層６２の間と、ベース層６２およびコレクタ層６３の間とに、それぞれ、正孔に対する電位障壁としての機能を有する電荷移動防止膜６４を形成することによって、エミッタ層６１とベース層６２との間、および、ベース層６２とコレクタ層６３との間に発生するリーク電流を抑制することができる。これにより、ベース層６２を形成する材料としてポリシリコンなどの多結晶の材料を用いることができるので、層間絶縁膜６０上にベース層６２を形成することができる。したがって、層間絶縁膜６０上にバイポーラトランジスタ２５０を形成することができる。 In the fifth embodiment, as described above, a charge transfer prevention film having a function as a potential barrier against holes between the emitter layer 61 and the base layer 62 and between the base layer 62 and the collector layer 63, respectively. By forming 64, leakage current generated between the emitter layer 61 and the base layer 62 and between the base layer 62 and the collector layer 63 can be suppressed. As a result, a polycrystalline material such as polysilicon can be used as a material for forming the base layer 62, so that the base layer 62 can be formed on the interlayer insulating film 60. Therefore, the bipolar transistor 250 can be formed on the interlayer insulating film 60.

なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。 The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is shown not by the above description of the embodiments but by the scope of claims for patent, and further includes all modifications within the meaning and scope equivalent to the scope of claims for patent.

たとえば、上記第１実施形態では、ゲート絶縁膜が、電荷移動防止膜（ＴｉＯ_２）とは異なる材料（ＳｉＯ_２）により形成される例を示したが、本発明はこれに限らず、ゲート絶縁膜を、ＴｉＯ_２層と絶縁膜との積層構造にしてもよい。この場合、ＴｉＯ_２層は電子に対する電位障壁としての機能をほとんど有していないために、絶縁膜を、シリコン基板表面とゲート電極との間に形成する必要がある。なお、この構成の場合では、電荷移動防止膜とゲート絶縁膜におけるＴｉＯ_２層との形成プロセスを同一工程において行うことが可能である。 For example, in the first embodiment, the gate insulating film is formed of a material (SiO ₂ ) different from the charge transfer preventing film (TiO ₂ ). However, the present invention is not limited to this, and the gate insulating film is not limited thereto. The film may have a laminated structure of a TiO ₂ layer and an insulating film. In this case, since the TiO ₂ layer has almost no function as a potential barrier against electrons, it is necessary to form an insulating film between the surface of the silicon substrate and the gate electrode. In this configuration, the formation process of the charge transfer preventing film and the TiO ₂ layer in the gate insulating film can be performed in the same process.

また、上記第１実施形態〜第５実施形態では、ＴｉＯ_２膜からなる電荷移動防止体を用いた例を示したが、本発明はこれに限らず、ＳｒＴｉＯ_３またはＢａＴｉＯ_３からなる電荷移動防止体を用いてもよい。また、これらの電荷移動防止体は、上記第１実施形態および第３実施形態で示すように、減圧ＣＶＤで形成してもよいが、減圧ＣＶＤに代わる方法、たとえばスパッタや蒸着法を用いて形成してもよい。 In the first to fifth embodiments, an example using a charge transfer prevention body made of a TiO ₂ film has been shown. However, the present invention is not limited to this, and charge transfer prevention made of SrTiO ₃ or BaTiO _{3 is used.} The body may be used. In addition, as shown in the first and third embodiments, these charge transfer prevention bodies may be formed by low-pressure CVD, but they are formed by a method instead of low-pressure CVD, for example, sputtering or vapor deposition. May be.

また、上記第１実施形態〜第５実施形態では、ｎｐｎ型のバイポーラトランジスタに電荷移動防止体を形成した例を示したが、本発明はこれに限らず、ｐｎｐ型のバイポーラトランジスタに電荷移動防止体を形成してもよい。このとき、正孔に対しては実質的に電位障壁としての効果がないか、または小さい一方、電子に対しては電位障壁としての効果が大きい電荷移動防止体を用いる必要がある。 In the first to fifth embodiments, the example in which the charge transfer prevention body is formed in the npn type bipolar transistor has been shown. However, the present invention is not limited to this, and the charge transfer prevention is provided in the pnp type bipolar transistor. You may form a body. At this time, it is necessary to use a charge transfer preventer that has substantially no effect as a potential barrier for holes or is small but has a large effect as a potential barrier for electrons.

また、上記第１実施形態〜第５実施形態では、ｐ型シリコン基板の上面上に素子分離領域を形成した後、コレクタ層を形成した例を示したが、本発明はこれに限らず、ｐ型シリコン基板の上面上にコレクタ層としてｎ型不純物を注入したシリコンからなるエピタキシャル層を形成した後、素子分離領域を形成してもよい。 In the first to fifth embodiments, the example in which the collector layer is formed after forming the element isolation region on the upper surface of the p-type silicon substrate has been shown. However, the present invention is not limited to this, and p An element isolation region may be formed after forming an epitaxial layer made of silicon into which an n-type impurity is implanted as a collector layer on the upper surface of the silicon substrate.

また、上記第１実施形態〜第５実施形態では、ｎ型のコレクタ層の上面上にＳｉＧｅからなるベース層を形成した例を示したが、本発明はこれに限らず、ＳｉＧｅからなるベース層の形成の前に、ホウ素（Ｂ）を含まないシリコン膜またはホウ素（Ｂ）を含まないＳｉＧｅからなる膜を減圧ＣＶＤ法によってエピタキシャル成長させてもよい。 In the first to fifth embodiments, the example in which the base layer made of SiGe is formed on the upper surface of the n-type collector layer is shown. However, the present invention is not limited to this, and the base layer made of SiGe is used. Before the formation of, a silicon film not containing boron (B) or a film made of SiGe not containing boron (B) may be epitaxially grown by a low pressure CVD method.

また、上記第１実施形態および第２実施形態では、電荷移動防止膜を、エミッタ層−ベース層間、および、エミッタ層−ベース層間とベース層−コレクタ層間とに形成した例を示したが、本発明はこれに限らず、電荷移動防止膜をベース層−コレクタ層間のみに形成してもよい。 In the first and second embodiments, the charge transfer prevention film is formed between the emitter layer and the base layer, and between the emitter layer and the base layer and between the base layer and the collector layer. The invention is not limited to this, and the charge transfer prevention film may be formed only between the base layer and the collector layer.

また、上記第２実施形態では、電荷移動防止膜を、エミッタ層−ベース層間、および、ベース層−コレクタ層間とに形成した例を示したが、本発明はこれに限らず、エミッタ層−ベース層間に電荷移動防止膜が形成されていれば、ベース層を多結晶または非晶質などで形成してもよい。これは、エミッタ層−ベース層間に電荷（正孔）移動防止膜が形成されていれば、増幅率を非常に高く保ちながらベース層のドーピング濃度（キャリア濃度）を高くできる。したがって、ベース層内では電界のかかるところがほとんどなく、欠陥によるキャリアの生成消滅が起こりにくい。また、電荷移動防止膜とポリシリコンとの界面もシリコンのグレインバウンダリやダングリングボンドは、隣の酸化物との界面では酸素終端を受けやすく、リーク電流の発生源となりにくい。以上より、エミッタ層とベース層とにおける接合がｎ⁺ポリシリコンとｐ⁺ポリシリコンとにおける接合となっても、介在するＴｉＯ_２の存在によりｐｎ接合近傍からのリーク電流は十分に抑制しながらベース層の低抵抗化と高い増幅率が実現できる。 In the second embodiment, the charge transfer prevention film is formed between the emitter layer and the base layer and between the base layer and the collector layer. However, the present invention is not limited to this, and the emitter layer and the base are formed. If a charge transfer prevention film is formed between the layers, the base layer may be formed of polycrystalline or amorphous. This is because if the charge (hole) transfer prevention film is formed between the emitter layer and the base layer, the doping concentration (carrier concentration) of the base layer can be increased while keeping the amplification factor very high. Therefore, there is almost no place where an electric field is applied in the base layer, and the generation and disappearance of carriers due to defects hardly occur. In addition, the grain boundary or dangling bond of silicon at the interface between the charge transfer prevention film and the polysilicon is easily subjected to oxygen termination at the interface with the adjacent oxide, and is unlikely to be a source of leakage current. As described above, even when the junction between the emitter layer and the base layer is a junction between n ⁺ polysilicon and p ⁺ polysilicon, the leakage current from the vicinity of the pn junction is sufficiently suppressed due to the presence of intervening TiO _2. Low layer resistance and high gain can be achieved.

また、上記第３実施形態では、ＲＴＡを用いて、約１０５０℃の熱処理を約５秒〜約３０秒間行うことによって、ｎ型エミッタ層２９のｎ型の不純物を多結晶シリコン膜４０およびｐ型シリコン膜６に拡散させて、ｎ型拡散層２７を形成する例を示したが、本発明はこれに限らず、図２６に示す第３実施形態の変形例のように、多結晶シリコン膜４０を形成せずに、ｎ型エミッタ層２９のｎ型の不純物をｐ型シリコン膜６に拡散させて、ｎ型拡散層２７ｂを形成してもよい。 In the third embodiment, the thermal treatment at about 1050 ° C. is performed for about 5 seconds to about 30 seconds using RTA, so that the n-type impurity of the n-type emitter layer 29 is changed to the polycrystalline silicon film 40 and the p-type. Although the example in which the n-type diffusion layer 27 is formed by diffusing into the silicon film 6 has been shown, the present invention is not limited to this, and the polycrystalline silicon film 40 is not limited to this, as in the modification of the third embodiment shown in FIG. The n-type diffusion layer 27b may be formed by diffusing the n-type impurity of the n-type emitter layer 29 into the p-type silicon film 6 without forming the n-type emitter layer 29.

本発明の第１実施形態によるバイポーラトランジスタの構造を示した断面図である。1 is a cross-sectional view illustrating a structure of a bipolar transistor according to a first embodiment of the present invention. 本発明の第１実施形態によるバイポーラトランジスタのエミッタ層−ベース層間のエネルギバンドを示した図である。It is the figure which showed the energy band between the emitter layer-base layers of the bipolar transistor by 1st Embodiment of this invention. 本発明の第１実施形態によるバイポーラトランジスタの製造プロセスを説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the bipolar transistor by 1st Embodiment of this invention. 本発明の第１実施形態によるバイポーラトランジスタの製造プロセスを説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the bipolar transistor by 1st Embodiment of this invention. 本発明の第１実施形態によるバイポーラトランジスタの製造プロセスを説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the bipolar transistor by 1st Embodiment of this invention. 本発明の第１実施形態によるバイポーラトランジスタの製造プロセスを説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the bipolar transistor by 1st Embodiment of this invention. 本発明の第１実施形態によるバイポーラトランジスタの製造プロセスを説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the bipolar transistor by 1st Embodiment of this invention. 本発明の第１実施形態によるバイポーラトランジスタの製造プロセスを説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the bipolar transistor by 1st Embodiment of this invention. 本発明の第１実施形態によるバイポーラトランジスタの製造プロセスを説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the bipolar transistor by 1st Embodiment of this invention. 本発明の第１実施形態によるバイポーラトランジスタの製造プロセスを説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the bipolar transistor by 1st Embodiment of this invention. 本発明の第１実施形態によるバイポーラトランジスタの製造プロセスを説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the bipolar transistor by 1st Embodiment of this invention. 本発明の第１実施形態によるバイポーラトランジスタの製造プロセスを説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the bipolar transistor by 1st Embodiment of this invention. 本発明の第２実施形態によるバイポーラトランジスタの構造を示した断面図である。FIG. 6 is a cross-sectional view illustrating a structure of a bipolar transistor according to a second embodiment of the present invention. 本発明の第３実施形態によるバイポーラトランジスタの構造を示した断面図である。FIG. 6 is a cross-sectional view illustrating a structure of a bipolar transistor according to a third embodiment of the present invention. 本発明の第３実施形態によるバイポーラトランジスタの製造プロセスを説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the bipolar transistor by 3rd Embodiment of this invention. 本発明の第３実施形態によるバイポーラトランジスタの製造プロセスを説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the bipolar transistor by 3rd Embodiment of this invention. 本発明の第３実施形態によるバイポーラトランジスタの製造プロセスを説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the bipolar transistor by 3rd Embodiment of this invention. 本発明の第３実施形態によるバイポーラトランジスタの製造プロセスを説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the bipolar transistor by 3rd Embodiment of this invention. 本発明の第３実施形態によるバイポーラトランジスタの製造プロセスを説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the bipolar transistor by 3rd Embodiment of this invention. 本発明の第３実施形態によるバイポーラトランジスタの製造プロセスを説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the bipolar transistor by 3rd Embodiment of this invention. 部分的に形成される電荷移動防止体の占有率に対する、正孔電流量およびバイポーラトランジスタの増幅率の関係を表す図である。It is a figure showing the relationship between the hole current amount and the amplification factor of a bipolar transistor with respect to the occupation rate of the charge transfer prevention body formed partially. 本発明の第４実施形態による半導体装置の構造を示した断面図である。It is sectional drawing which showed the structure of the semiconductor device by 4th Embodiment of this invention. 本発明の第４実施形態による半導体装置の製造プロセスを説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the semiconductor device by 4th Embodiment of this invention. 本発明の第４実施形態による半導体装置の製造プロセスを説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the semiconductor device by 4th Embodiment of this invention. 本発明の第５実施形態による半導体装置の構造を示した断面図である。It is sectional drawing which showed the structure of the semiconductor device by 5th Embodiment of this invention. 本発明の第３実施形態の変形例によるバイポーラトランジスタの断面図である。It is sectional drawing of the bipolar transistor by the modification of 3rd Embodiment of this invention. 従来のバイポーラトランジスタのエミッタ層−ベース層間のエネルギバンドを示した図である。It is the figure which showed the energy band between the emitter layer-base layers of the conventional bipolar transistor.

Explanation of symbols

１ｐ型シリコン基板
２ｎ型コレクタ層（コレクタ層）
４ｐ^＋拡散層（ベース層）
５ＳｉＧｅ層（ベース層）
６ｐ型シリコン膜（ベース層）
７、７ａ電荷移動防止膜
８ｎ型エミッタ層（エミッタ層）
２７、２７ｂｎ型拡散層（エミッタ層）
２８電荷移動防止体 1 p-type silicon substrate 2 n-type collector layer (collector layer)
4 p ⁺ diffusion layer (base layer)
5 SiGe layer (base layer)
6 p-type silicon film (base layer)
7, 7a Charge transfer prevention film 8 n-type emitter layer (emitter layer)
27, 27b n-type diffusion layer (emitter layer)
28 Charge transfer prevention body

Claims

A first conductivity type collector layer;
A second conductivity type base layer;
An emitter layer of a first conductivity type;
Formed on at least one of the boundary between the collector layer and the base layer, the base layer, the boundary between the base layer and the emitter layer, and the emitter layer, and is for either electrons or holes. A charge transfer prevention body having an effect as a potential barrier ,
The charge transfer preventing body includes a TiO ₂ film, and the thickness of the charge transfer preventing body is smaller than the thickness of the emitter layer .

2. The semiconductor device according to claim 1, wherein the charge transfer prevention body includes a charge transfer prevention film formed in a layer at the boundary between the base layer and the emitter layer.

2. The semiconductor according to claim 1, wherein the charge transfer prevention body is partially formed in at least one of the base layer, a boundary between the base layer and the emitter layer, and the emitter layer. apparatus.

The semiconductor device according to claim 3, wherein the charge transfer prevention body is configured by partially forming an aggregate of small pieces having a minute area including a crystal.

The semiconductor device according to claim 2, wherein the charge transfer prevention body is made of a material having a relative dielectric constant of 30 or more.

The semiconductor device according to claim 1, wherein the charge transfer prevention body includes a semiconductor having a band gap larger than that of Si having an effect as a potential barrier against the holes.

The semiconductor device according to claim 6 , wherein the charge transfer prevention body contains carbon as an impurity.

A semiconductor substrate on which a bipolar transistor including the collector layer, the base layer, the emitter layer, and the charge transfer prevention body is formed;
A field effect transistor including a gate electrode formed on the semiconductor substrate via a gate insulating film;
The gate insulating film is formed from the charge transfer protection body and different materials, semiconductor device according to any one of claims 1-7.

The semiconductor device according to claim 8 , wherein the gate insulating film is made of a material having a relative dielectric constant of less than 30.

A semiconductor substrate;
Further comprising an interlayer insulating film formed on the semiconductor substrate,
2. The semiconductor device according to claim 1, wherein a bipolar transistor including the collector layer, the base layer, the emitter layer, and the charge transfer prevention body is formed on the interlayer insulating film.

The second conductivity type base layer is formed by any of a polycrystalline film or an amorphous film, the semiconductor device according to any one of claims 1 to 1 0.