JP5338795B2 - Chip varistor - Google Patents
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Abstract
Description
本発明は、チップバリスタに関する。 The present invention relates to a chip varistor.
チップバリスタとして、バリスタ層とバリスタ層を挟むように配置された内部電極とを有するバリスタ素体と、バリスタ素体の端部に対応する内部電極に接続されるように配置された端子電極と、を備えた積層チップバリスタが知られている(たとえば、特許文献1参照)。積層チップバリスタでは、バリスタ層における内部電極で挟まれる領域が、電圧非直線特性(以下、「バリスタ特性」と称する場合もある)を発現する領域として機能する。 As a chip varistor, a varistor element having a varistor layer and an internal electrode arranged so as to sandwich the varistor layer, a terminal electrode arranged to be connected to an internal electrode corresponding to an end of the varistor element, There is known a multilayer chip varistor provided with (for example, see Patent Document 1). In the multilayer chip varistor, a region sandwiched between internal electrodes in the varistor layer functions as a region that develops a voltage nonlinear characteristic (hereinafter also referred to as “varistor characteristic”).
最近の高速インターフェイスでは、高速化を実現するために、IC自体の構造がESD(Electrostatic Discharge:静電気放電)に対して脆弱になってきている。このため、高速伝送系ICにおけるESD対策の要求が高まっており、ESD対策部品として特許文献1に記載されている積層チップバリスが用いられている。高速伝送系用のESD対策部品に要求される特性として、静電容量の低減は必須である。発現する静電容量が大きいと、信号品位に問題を生じ、最悪の場合は通信不可となる懼れがある。
In recent high-speed interfaces, the structure of the IC itself is becoming vulnerable to ESD (Electrostatic Discharge) in order to achieve high speed. For this reason, the request | requirement of the ESD countermeasure in high-speed transmission type | system | group IC is increasing, and the multilayer chip | tip ballus described in
積層チップバリスタの静電容量を低減させる手法としては、内部電極が互いに重なり合う部分の面積を少なくする手法が考えられる。内部電極が互いに重なり合う部分の面積を少なくすることにより、静電容量が発現する領域が減少して、静電容量が低減する。しかしながら、内部電極が互いに重なり合う部分の面積(以下、「重なり面積」と称する)を少なくすると、ESDに対する耐量(以下、「ESD耐量」と称する)が低下するという新たな問題点が生じる。ESDのようなサージ電圧を印加した場合、内部電極が互いに重なり合う部分での電界分布は、内部電極が互いに重なり合う部分の端部に集中する。内部電極が互いに重なり合う部分の電界分布が端部に集中すると、重なり面積が少なくなればなるほど、ESD耐量は急激に低下する。 As a method of reducing the capacitance of the multilayer chip varistor, a method of reducing the area of the portion where the internal electrodes overlap with each other can be considered. By reducing the area of the portion where the internal electrodes overlap each other, the area where the electrostatic capacity is generated is reduced, and the electrostatic capacity is reduced. However, if the area of the portion where the internal electrodes overlap with each other (hereinafter referred to as “overlap area”) is reduced, a new problem arises that the resistance to ESD (hereinafter referred to as “ESD resistance”) decreases. When a surge voltage such as ESD is applied, the electric field distribution in the portion where the internal electrodes overlap with each other is concentrated at the end of the portion where the internal electrodes overlap each other. When the electric field distribution of the portion where the internal electrodes overlap each other is concentrated on the end portion, the ESD tolerance decreases rapidly as the overlapping area decreases.
積層チップバリスタは、上述したように、内部電極を備えるために、ESD耐量を良好に維持しつつ、低静電容量化を図ることが困難であった。 As described above, since the multilayer chip varistor includes the internal electrode, it is difficult to reduce the capacitance while maintaining good ESD tolerance.
本発明の目的は、内部電極を備えることなく、ESD耐量を良好に維持しつつ、低静電容量化を図ることが可能なチップバリスタを提供することである。 An object of the present invention is to provide a chip varistor capable of reducing the capacitance while maintaining good ESD resistance without providing an internal electrode.
本発明は、互いに対向する一対の端面を含む素体と、素体の端面側にそれぞれ配置された端子電極と、を備えたチップバリスタであって、素体は、ZnOを主成分とする焼結体からなり、端子電極に接続されるように一対の端面間にわたって延び、電圧非直線特性を発現するバリスタ部と、ZnOを主成分とする焼結体からなり、端子電極に接続されるように一対の端面間にわたって延び且つ一対の端面の対向方向に直交する方向にバリスタ部を挟んで位置される支持部と、を有し、バリスタ部は、アルカリ金属、Ag、及びCuからなる群より選ばれる少なくとも一種の元素が存在する第一領域と、一対の端面間にわたって延びる且つアルカリ金属、Ag、及びCuからなる群より選ばれる元素が存在しない第二領域と、を含んでいることを特徴とする。 The present invention is a chip varistor including an element body including a pair of end faces facing each other and terminal electrodes respectively disposed on the end face side of the element body, and the element body is a sintered body mainly composed of ZnO. A varistor portion that extends over a pair of end faces so as to be connected to the terminal electrode, and that develops a voltage nonlinear characteristic, and a sintered body mainly composed of ZnO, and is connected to the terminal electrode. And a support portion located between the pair of end surfaces and sandwiching the varistor portion in a direction orthogonal to the opposing direction of the pair of end surfaces, the varistor portion being made of a group consisting of alkali metal, Ag, and Cu. A first region containing at least one element selected, and a second region extending between a pair of end faces and free from an element selected from the group consisting of alkali metal, Ag, and Cu. And features.
本発明に係るチップバリスタでは、バリスタ部が端子電極に接続されるように一対の端面間にわたって延びており、バリスタ部が端子電極間にバリスタ特性を直接的に発現する領域として機能する。すなわち、本発明のチップバリスタは、上述した積層チップバリスタと異なり、内部電極を備えることなく、端子電極間にバリスタ特性を発現する。このため、ESDのようなサージ電圧が印加された場合でも、電界分布が集中する箇所がバリスタ部に生じることはなく、ESD耐量が低下しない。 In the chip varistor according to the present invention, the varistor portion extends between the pair of end faces so as to be connected to the terminal electrode, and the varistor portion functions as a region that directly expresses the varistor characteristics between the terminal electrodes. That is, the chip varistor of the present invention, unlike the multilayer chip varistor described above, exhibits varistor characteristics between the terminal electrodes without providing an internal electrode. For this reason, even when a surge voltage such as ESD is applied, a portion where the electric field distribution is concentrated does not occur in the varistor part, and the ESD tolerance does not decrease.
本発明では、ZnOを主成分とする焼結体からなるバリスタ部が、アルカリ金属、Ag、及びCuからなる群より選ばれる少なくとも一種の元素が存在する第一領域を含んでいる。バリスタ部において、アルカリ金属、Ag、及びCuからなる群より選ばれる少なくとも一種の元素が存在する第一領域は、アルカリ金属、Ag、及びCuからなる群より選ばれる元素が存在していない第二領域に比して、電気伝導率が低く、比誘電率が低い。したがって、バリスタ部が上記第一領域を含むことにより、バリスタ部の静電容量が低くなり、チップバリスタの低静電容量化を図ることができる。
本発明では、支持部は、一対の端面の対向方向に直交する方向にバリスタ部を挟むように位置している。これにより、支持部によりバリスタ部を確実に保護することができる。
In this invention, the varistor part which consists of a sintered compact which has ZnO as a main component contains the 1st area | region where at least 1 type of element chosen from the group which consists of an alkali metal, Ag, and Cu exists. In the varistor part, the first region where at least one element selected from the group consisting of alkali metal, Ag and Cu is present is the second region where no element selected from the group consisting of alkali metal, Ag and Cu is present. Compared to the region, the electric conductivity is low and the relative dielectric constant is low. Therefore, when the varistor portion includes the first region, the capacitance of the varistor portion is reduced, and the capacitance of the chip varistor can be reduced.
In the present invention, the support portion is positioned so as to sandwich the varistor portion in a direction orthogonal to the opposing direction of the pair of end surfaces. Thereby, a varistor part can be reliably protected by a support part.
バリスタ部の第一領域は、一対の端面の対向方向から見て、バリスタ部の第二領域の両側を挟むようにバリスタ部の外表面側に位置していてもよい。この場合、バリスタ部の外表面側の電気伝導率が低いことから、バリスタ部の外表面を表面電流が流れ難い。この結果、漏れ電流の発生を抑制することができる。 The first region of the varistor portion may be located on the outer surface side of the varistor portion so as to sandwich both sides of the second region of the varistor portion when viewed from the opposing direction of the pair of end faces. In this case, since the electric conductivity on the outer surface side of the varistor part is low, the surface current hardly flows on the outer surface of the varistor part. As a result, the occurrence of leakage current can be suppressed.
アルカリ金属、Ag、及びCuからなる群より選ばれる元素は、バリスタ部における一対の端面の対向方向に伸びる両側面から拡散されることにより、第一領域に存在していてもよい。この場合、アルカリ金属、Ag、及びCuからなる群より選ばれる少なくとも一種の元素が素体の外表面から拡散されることとなるので、アルカリ金属、Ag、及びCuからなる群より選ばれる少なくとも一種の元素が拡散する範囲を容易に制御することができる。 The element selected from the group consisting of alkali metal, Ag, and Cu may be present in the first region by diffusing from both side surfaces extending in the opposing direction of the pair of end faces in the varistor part. In this case, since at least one element selected from the group consisting of alkali metals, Ag, and Cu is diffused from the outer surface of the element body, at least one element selected from the group consisting of alkali metals, Ag, and Cu is used. The range in which these elements diffuse can be easily controlled.
支持部は、アルカリ金属、Ag、及びCuからなる群より選ばれる少なくとも一種の元素が存在する領域を含んでいてもよい。この場合、支持部の静電容量が低くなる。チップバリスタの静電容量は、端子電極間に位置することとなるバリスタ部及び支持部それぞれの静電容量の和で表すことができる。したがって、チップバリスタのより一層の低静電容量化を図ることができる。 The support part may include a region where at least one element selected from the group consisting of alkali metal, Ag, and Cu is present. In this case, the electrostatic capacity of the support portion is reduced. The capacitance of the chip varistor can be represented by the sum of the capacitances of the varistor part and the support part that are located between the terminal electrodes. Therefore, the capacitance of the chip varistor can be further reduced.
支持部は、副成分としてSr、Zr、及びCoを含有していてもよい。Zrは、ZnOの粒成長を抑制する物質として作用する。このため、支持部では、ZnOの粒成長が抑制され、ZnOの結晶粒が比較的小さい。ZnOの結晶粒内の電気抵抗値に比べZnOの結晶粒界の電気抵抗値が遥かに大きく、電界は、主としてZnOの結晶粒界に加わる。このため、ZnOの結晶粒からなる焼結体に発現する静電容量は、端子電極間におけるZnOの結晶粒界の数に影響を受ける。すなわち、端子電極間におけるZnOの結晶粒界の数が少ないと、静電容量は高く、端子電極間におけるZnOの結晶粒界の数が多いと、静電容量は低い。支持部でのZnOの粒成長が抑制され、ZnOの結晶粒が比較的小さいことから、端子電極間におけるZnOの結晶粒界の数が比較的多い。このため、支持部の静電容量が低くなり、チップバリスタのより一層の低静電容量化を図ることができる。 The support part may contain Sr, Zr, and Co as subcomponents. Zr acts as a substance that suppresses grain growth of ZnO. For this reason, in the support portion, grain growth of ZnO is suppressed, and the crystal grains of ZnO are relatively small. The electric resistance value of the ZnO crystal grain boundary is much larger than that of the ZnO crystal grain, and the electric field is mainly applied to the ZnO crystal grain boundary. For this reason, the electrostatic capacity developed in the sintered body made of ZnO crystal grains is affected by the number of ZnO crystal grain boundaries between the terminal electrodes. That is, when the number of ZnO crystal grain boundaries between the terminal electrodes is small, the capacitance is high, and when the number of ZnO crystal grain boundaries between the terminal electrodes is large, the capacitance is low. Since the ZnO grain growth in the support portion is suppressed and the ZnO crystal grains are relatively small, the number of ZnO crystal grain boundaries between the terminal electrodes is relatively large. For this reason, the electrostatic capacitance of a support part becomes low, and the electrostatic capacitance of a chip varistor can be further reduced.
Srは、焼成の際に、液相を形成するため、バリスタ部の上記主面と支持部の上記主面とを接続する糊剤として機能する。したがって、バリスタ部と支持部との界面における接続強度は強固となり、バリスタ部と支持部との間での剥離の発生を抑制できる。 Since Sr forms a liquid phase during firing, it functions as a glue that connects the main surface of the varistor part and the main surface of the support part. Therefore, the connection strength at the interface between the varistor part and the support part becomes strong, and the occurrence of peeling between the varistor part and the support part can be suppressed.
バリスタ部は、副成分としてSrを更に含有していてもよい。この場合、バリスタ部と支持部との界面における接続強度がより一層強固となり、バリスタ部と支持部との間での剥離の発生をより一層抑制できる。 The varistor part may further contain Sr as a subcomponent. In this case, the connection strength at the interface between the varistor part and the support part is further strengthened, and the occurrence of peeling between the varistor part and the support part can be further suppressed.
本発明によれば、内部電極を備えることなく、ESD耐量を良好に維持しつつ、低静電容量化を図ることが可能なチップバリスタを提供することができる。 According to the present invention, it is possible to provide a chip varistor capable of reducing the capacitance while maintaining good ESD resistance without providing an internal electrode.
以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。 Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the description, the same reference numerals are used for the same elements or elements having the same function, and redundant description is omitted.
まず、図1〜図4を参照して、本実施形態に係るチップバリスタ1の構成を説明する。図1は、本実施形態に係るチップバリスタを示す斜視図である。図2〜図4は、本実施形態に係るチップバリスタの断面構成を説明する図である。
First, the configuration of the
チップバリスタ1は、図1に示されるように、略直方体形状の素体3と、素体3の両端に形成された一対の端子電極5とを備えている。このチップバリスタ1は、たとえば、図示Y方向における長さが0.4mm、Z方向における高さが0.2mm、X方向における幅が0.2mmといった極小サイズ(いわゆる0402サイズ)のチップバリスタである。
As shown in FIG. 1, the
素体3は、バリスタ部7と、複数(本実施形態においては、二つ)の支持部9と、を有している。素体3は、外表面として、互いに対向し且つ正方形状の端面3a,3bと、端面3a,3bに直交する方向に延びる4つの側面3c〜3fとを有している。支持部9は、図2及び図3に示されるように、側面3e,3fの対向方向、すなわち端面3a,3bの対向方向に交差(直交)する方向でバリスタ部7を挟んでいる。
The
バリスタ部7は、素体3の厚み方向(図中Z方向)の略中央に位置する直方体形状の部分であり、バリスタ特性を発現する焼結体(半導体セラミック)からなる。バリスタ部7は、素体3の端面3a,3b間にわたって延びている。バリスタ部7は、その厚み方向(図中Y方向)に対向する一対の主面7a,7bを含んでいる。バリスタ部7の厚みは、たとえば5〜100μm程度に設定される。主面7a,7bは、素体3の端面3a,3b間にわたって延びている。
The
バリスタ部7は、ZnO(酸化亜鉛)を主成分として含むと共に、副成分としてCo、希土類金属元素、IIIb族元素(B、Al、Ga、In)、Si、Cr、Mo、アルカリ金属元素(K、Rb、Cs)及びアルカリ土類金属元素(Mg、Ca、Sr、Ba)などの金属単体やこれらの酸化物を含む。本実施形態において、バリスタ部7は、副成分としてCo、Pr、Cr、Ca、K、及びAlを含んでいる。バリスタ部7におけるZnOの含有量は、特に限定されないが、バリスタ部7を構成する全体の材料を100質量%とした場合に、通常、99.8〜69.0質量%である。
The
希土類金属元素(たとえば、Pr)は、バリスタ特性を発現させる物質として作用する。バリスタ部7における希土類金属元素の含有量は、たとえば0.01〜10原子%程度に設定される。Coは、希土類金属元素によるバリスタ特性の発現を補助する物質として作用する。バリスタ部7におけるCoの含有量は、たとえば0.05〜50原子%程度に設定される。好ましくは、バリスタ部7におけるCoの含有量は、たとえば0.5〜10原子%程度に設定される。
The rare earth metal element (for example, Pr) acts as a substance that exhibits varistor characteristics. The content of the rare earth metal element in the
バリスタ部7は、素体3の長手方向に延びる側面7c,7dと、主面7a,7bと側面7c,7dとに直交する方向に延びる端面7e,7fと、を更に含んでいる。側面7cは、側面3eの一部を構成し、側面7dは、側面3fの一部を構成している。端面7eは、端面3aの一部を構成し、端面7fは、端面3bの一部を構成している。
The
支持部9は、図1及び図2に示されるように、略直方体形状の部分であり、バリスタ部7をその間に挟むように配置されている。支持部9は、素体3の端面3a,3b間にわたって延びている。支持部9は、バリスタ部7(主面7a,7b)に接続される主面9aと、主面9aに対向する主面9bと、を有している。主面9a,9bは、素体3の端面3a,3b間にわたって延びている。本実施形態では、バリスタ部7の主面7a,7bの略全体が、支持部9の主面9aと接触して、接続されている。支持部9の主面9aは、バリスタ部7の主面7a,7bと略同じ形状を呈している。支持部9の主面9bは、素体3の側面3c,3dを構成する。
As shown in FIGS. 1 and 2, the
支持部9は、ZnOを主成分として含む焼結体からなる。支持部9は、副成分として、Sr、Zr、及びCoを含んでいる。支持部9におけるZnOの含有量は、特に限定されないが、支持部9を構成する全体の材料を100質量%とした場合に、たとえば100〜69.0質量%である。支持部9におけるSrの含有量は、たとえば0.1〜30原子%程度に設定される。支持部9におけるZrの含有量は、たとえば0.1〜20原子%程度に設定される。支持部9におけるCoの含有量は、たとえば0.05〜50原子%程度に設定される。支持部9は、上記Sr、Zr、及びCo以外にも、副成分として、Ca、Ba、Al、又はGaなどを含有していてもよい。
The
支持部9は、素体3の長手方向に延びる側面9c,9dと、主面9a,9bと側面9c,9dとに直交する方向に延びる端面9e,9fと、を更に含んでいる。側面9cは、側面3eの一部を構成し、側面9dは、側面3fの一部を構成している。端面9eは、端面3aの一部を構成し、端面9fは、端面3bの一部を構成している。
The
端子電極5は、素体3の各端面3a,3bを覆うように多層に形成されている。したがって、端子電極5は、バリスタ部7と支持部9とに接続されている。端子電極5は、たとえば、第一〜第三電極層からなる層構造とされる。第一電極層は、素体3のバリスタ部7と支持部9とに直接接続され且つAg等を主成分とした導電性粉末及びガラスフリットを含む。第二電極層は、第一電極層を覆うように形成され且つNiを主成分とする。第三電極層は、第二電極層を覆うように形成され且つSnを主成分とする。
The
バリスタ部7及び支持部9は、図3及び図4にも示されるように、第一領域8a,10aと、第二領域8b,10bと、をそれぞれ含んでいる。第一領域8a,10aは、アルカリ金属、Ag、及びCuからなる群より選ばれる少なくとも一種の元素が存在している。第一領域8a,10aでは、アルカリ金属、Ag、及びCuからなる群より選ばれる少なくとも一種の元素は、ZnOの結晶粒内に固溶して存在している、又は、ZnOの結晶粒界に存在している。第二領域8b,10bは、アルカリ金属、Ag、及びCuからなる群より選ばれる元素が存在していない。本実施形態では、上記元素としてアルカリ金属元素、特にLiが用いられている。Liは、イオン半径が比較的小さく、ZnOの結晶粒内に固溶し易く、拡散速度も速い。第一領域8a,10aは、アルカリ金属、Ag、及びCuからなる群より選ばれる二種以上の元素が存在していてもよい。
The
バリスタ部7において、第二領域8bは、端面3a,3b(端面7e,7f)の対向方向から見て、バリスタ部7の略中央に位置している。第二領域8bは、端面3a,3b(端面7e,7f)の対向方向に直交する方向から見て、端面7eと端面7fとの間にわたって延びている。すなわち、第二領域8bは、素体3の端面3a,3bの間にわたって延びており、端子電極5に接続されている。第一領域8aは、端面3a,3b(端面7e,7f)の対向方向から見て、第二領域8bの両側を挟むようにバリスタ部7の外表面側に位置している。第一領域8aも、その端面3a,3b(端面7e,7f)の対向方向での端部において、端子電極5に接続されている。
In the
支持部9において、第二領域10bは、端面3a,3b(端面9e,9f)の対向方向から見て、素体3の略中央側に位置している。第二領域10bは、端面3a,3b(端面9e,9f)の対向方向に直交する方向から見て、端面9eと端面9fとの間にわたって延びている。すなわち、第二領域10bは、素体3の端面3a,3bの間にわたって延びており、端子電極5に接続されている。第一領域10aは、端面3a,3b(端面7e,7f)の対向方向から見て、第二領域8bの外側を囲むように支持部9の外表面側に位置している。第一領域10aも、その端面3a,3b(端面7e,7f)の対向方向での端部において、端子電極5に接続されている。
In the
アルカリ金属、Ag、及びCuからなる群より選ばれる元素は、ZnOの結晶粒内に固溶していると、n型半導体としての性質を示すZnOは、上記元素によりドナーが減ぜられて、電気伝導率が低くなり、バリスタ特性が発現し難くなる。また、上記元素がZnOの結晶粒界に存在することによっても、電気伝導率が低くなると考えられる。したがって、第一領域8a,10aは、第二領域8b,10bに比して、電気伝導率が低く、静電容量も低い。バリスタ部7では、第二領域8bが、主として、バリスタ特性を発現する領域として機能する。
When an element selected from the group consisting of an alkali metal, Ag, and Cu is dissolved in the crystal grains of ZnO, ZnO that exhibits properties as an n-type semiconductor has its donors reduced by the above elements, The electrical conductivity is lowered, and the varistor characteristics are hardly exhibited. It is also considered that the electrical conductivity is lowered by the presence of the above-mentioned elements at the grain boundaries of ZnO. Therefore, the
続いて、図5及び図6を参照して、上述した構成を有するチップバリスタ1の製造過程の一例について説明する。図5及び図6は、本実施形態に係るチップバリスタの製造過程を説明するための図である。
Subsequently, an example of a manufacturing process of the
まず、バリスタ部7を構成する主成分であるZnOと、Co、Pr、Cr、Ca、K、及びAlの金属又は酸化物等の微量添加物とを所定の割合となるように各々秤量した後、各成分を混合してバリスタ材料を調整する。その後、このバリスタ材料に有機バインダ、有機溶剤、有機可塑剤等を加えて、ボールミル等を用いて混合及び粉砕を行ってスラリーを得る。このスラリーを、ドクターブレード法等の公知の方法により、例えばポリエチレンテレフタレートからなるフィルム上に塗布した後、乾燥して所定の厚さ(たとえば30μm程度)の膜を形成する。こうして得られた膜をフィルムから剥離して第一のグリーンシートを得る。
First, after weighing ZnO which is a main component constituting the
また、支持部9を構成する主成分であるZnOと、Sr、Zr、及びCoの金属又は酸化物等の微量添加物とを所定の割合となるように各々秤量した後、各成分を混合して支持部9用の材料を調整する。その後、この支持部9用の材料に有機バインダ、有機溶剤、有機可塑剤等を加えて、ボールミル等を用いて混合及び粉砕を行ってスラリーを得る。このスラリーを、ドクターブレード法等の公知の方法により、例えばポリエチレンテレフタレートからなるフィルム上に塗布した後、乾燥して所定の厚さ(たとえば30μm程度)の膜を形成する。こうして得られた膜をフィルムから剥離して第二のグリーンシートを得る。
In addition, ZnO, which is a main component constituting the
次に、第一のグリーンシートと第二のグリーンシートとを所定の枚数ずつ重ね、第一のグリーンシートからなるバリスタグリーン層と第二のグリーンシートからなる支持グリーン層とが、バリスタグリーン層が支持グリーン層の間に挟まれるように積層する。その後、積層されたグリーンシートに圧力を加えて各グリーンシートを互いに圧着させる。バリスタグリーン層の厚みは、第一のグリーンシートの枚数により調整される。支持グリーン層の厚みは、第二のグリーンシートの枚数により調整される。第一のグリーンシートの枚数は、少なくとも1枚でよい。 Next, a predetermined number of first green sheets and second green sheets are stacked, and a varistor green layer made of the first green sheet and a supporting green layer made of the second green sheet are Laminate so as to be sandwiched between supporting green layers. Thereafter, pressure is applied to the stacked green sheets to press the green sheets together. The thickness of the varistor green layer is adjusted by the number of first green sheets. The thickness of the support green layer is adjusted by the number of second green sheets. The number of first green sheets may be at least one.
以上により、図5に示されるように、バリスタグリーン層L1と支持グリーン層L2とが積層された積層体LBが準備されることとなる。 As described above, as shown in FIG. 5, a laminate LB in which the varistor green layer L1 and the support green layer L2 are laminated is prepared.
次に、積層体LBを乾燥させた後、図6に示されるように、チップ単位に切断し、複数のグリーン素体GC(焼成前の素体3)を得る。積層体LBの切断は、たとえばダイシングソーなどにより行う。
Next, after drying the stacked body LB, as shown in FIG. 6, the stacked body LB is cut into units of chips to obtain a plurality of green bodies GC (
次に、複数のグリーン素体GCに、所定の条件(たとえば、180〜400℃で且つ0.5〜24時間)で加熱処理を実施して脱バインダを行った後、さらに、所定の条件(たとえば、1000〜1400℃で且つ0.5〜8時間)で焼成を行う。この焼成によって、第一のグリーンシートからなるバリスタグリーン層L1はバリスタ部7となり、第二のグリーンシートからなる支持グリーン層L2は支持部9となり、バリスタ部7が支持部9で挟まれた複数の素体3が得られることとなる。バリスタグリーン層L1と支持グリーン層L2とは、一体に焼成される。焼成後、必要に応じて素体3にバレル研磨を施してもよい。バレル研磨は、焼成前、すなわち積層体LBの切断後に行ってもよい。
Next, the plurality of green element bodies GC are subjected to heat treatment under predetermined conditions (for example, 180 to 400 ° C. and 0.5 to 24 hours) to perform binder removal, and further, predetermined conditions ( For example, baking is performed at 1000 to 1400 ° C. and 0.5 to 8 hours. By this firing, the varistor green layer L1 made of the first green sheet becomes the
次に、素体3の両端面3a,3bを覆うように導電性ペーストを付与して、熱処理を施すことにより導電性ペーストを素体3に焼付けて、第一電極層を形成する。その後、第一電極層を覆うように、Niめっき及びSnめっき等の電気めっき処理を施すことにより第二及び第三電極層を形成する。これらにより、素体3の両端側に端子電極5が形成されることとなる。導電性ペーストは、例えば金属粉末にガラスフリット及び有機ビヒクルを混合したものを用いることができる。金属粉末は、たとえばCu、Ag、又はAg−Pd合金を主成分とするもの用いることができる。
Next, a conductive paste is applied so as to cover both end faces 3a and 3b of the
次に、素体3の露出表面(4つの側面3c〜3f)からアルカリ金属(たとえば、Li、Na等)、Ag、及びCuからなる群より選ばれる少なくとも一種の元素を拡散させる。ここでは、アルカリ金属元素を拡散させる例を説明する。
Next, at least one element selected from the group consisting of alkali metals (for example, Li, Na, etc.), Ag, and Cu is diffused from the exposed surface (four
まず、端子電極5が形成された素体3の表面(4つの側面3c〜3f)にアルカリ金属化合物を付着させる。アルカリ金属化合物の付着には、密閉回転ポットを用いることができる。アルカリ金属化合物としては、特に限定されないが、熱処理することにより、アルカリ金属が素体3の表面から拡散できる化合物であり、アルカリ金属の酸化物、水酸化物、塩化物、硝酸塩、硼酸塩、炭酸塩及び蓚酸塩等が用いられる。
First, an alkali metal compound is attached to the surface (four
そして、このアルカリ金属化合物が付着している素体3を電気炉で、所定の温度及び時間で熱処理する。この結果、アルカリ金属化合物からアルカリ金属が素体3の表面(4つの側面3c〜3f)から内部に拡散する。好ましい熱処理温度は、700〜1000℃であり、熱処理雰囲気は大気である。熱処理時間(保持時間)は、好ましくは10分〜4時間である。
And the element |
素体3(バリスタ部7及び支持部9)におけるアルカリ金属元素が拡散した部分、すなわちアルカリ金属元素が存在する第一領域8a,10aは、上述したように高抵抗化及び低静電容量化が図られる。素体3の端面3a,3b(バリスタ部7の端面7e,7f)は、端子電極5により覆われていることから、アルカリ金属元素が端面3a,3bから拡散することはない。したがって、アルカリ金属元素が、端子電極5とバリスタ部7との電気的な接続に支障になることはない。
In the element body 3 (
これらの過程により、チップバリスタ1が得られる。
By these processes, the
以上のように、本実施形態では、バリスタ部7が端子電極5に接続されるように一対の端面3a,3b間にわたって延びており、バリスタ部7が端子電極5間にバリスタ特性を直接的に発現する領域として機能する。すなわち、チップバリスタ1は、いわゆる積層チップバリスタと異なり、内部電極を備えることなく、端子電極5間にバリスタ特性を発現する。このため、ESDのようなサージ電圧が印加された場合でも、電界分布が集中する箇所がバリスタ部7に生じることはなく、ESD耐量が低下しない。
As described above, in this embodiment, the
本実施形態では、バリスタ部7が、アルカリ金属、Ag、及びCuからなる群より選ばれる少なくとも一種の元素が存在する第一領域8aを含んでいる。第一領域8aは、アルカリ金属、Ag、及びCuからなる群より選ばれる元素が存在していない第二領域8bに比して、電気伝導率が低く、比誘電率が低い。したがって、バリスタ部7が第一領域8aを含むことにより、バリスタ部7の静電容量が低くなり、チップバリスタ1の低静電容量化を図ることができる。
In the present embodiment, the
積層チップバリスタでは、バリスタグリーンシートへの電極パターンの形成精度、バリスタグリーンシートの積層ずれ、又は積層体の切断ずれなどの要因により、内部電極が互いに重なり合う部分の面積にばらつきが生じる懼れがある。内部電極が互いに重なり合う部分の面積にばらつきが生じると、内部電極が互いに重なり合う部分により発現する静電容量にばらつきが生じる。これに対して、チップバリスタ1は、上述したように、内部電極を備えていないことから、内部電極に起因する静電容量のばらつきが生じることはない。
In the multilayer chip varistor, the area of the portion where the internal electrodes overlap may vary due to factors such as the accuracy of electrode pattern formation on the varistor green sheet, misalignment of the varistor green sheet, or misalignment of the laminate. . When the area of the portion where the internal electrodes overlap each other varies, the capacitance generated by the portion where the internal electrodes overlap each other varies. On the other hand, since the
本実施形態では、支持部9が、端面3a,3b(端面9e,9f)の対向方向に直交する方向にバリスタ部7を挟むように位置している。これにより、支持部9によりバリスタ部7を確実に保護することができる。
In the present embodiment, the
本実施形態では、バリスタ部7の第一領域8aは、端面3a,3b(端面7e,7f)の対向方向から見て、バリスタ部7の第二領域8bの両側を挟むようにバリスタ部7の外表面(側面7c,7d)側に位置している。バリスタ部7の外表面(側面7c,7d)側の電気伝導率が低いことから、バリスタ部7の外表面(側面7c,7d)を表面電流が流れ難い。この結果、チップバリスタ1では、漏れ電流の発生を抑制することができる。
In the present embodiment, the
本実施形態では、アルカリ金属、Ag、及びCuからなる群より選ばれる元素は、バリスタ部7における端面3a,3b(端面9e,9f)の対向方向に伸びる両側面7c,7dから拡散されることにより、第一領域8aに存在している。アルカリ金属、Ag、及びCuからなる群より選ばれる少なくとも一種の元素が素体3の外表面から拡散されることとなるので、アルカリ金属、Ag、及びCuからなる群より選ばれる少なくとも一種の元素が拡散する範囲を容易に制御することができる。
In the present embodiment, the element selected from the group consisting of alkali metal, Ag, and Cu is diffused from both side surfaces 7c, 7d extending in the opposing direction of the end surfaces 3a, 3b (end
本実施形態では、支持部9も、アルカリ金属、Ag、及びCuからなる群より選ばれる少なくとも一種の元素が存在する第一領域10aを含んでおり、静電容量が低くなる。チップバリスタ1の静電容量は、端子電極5間に位置することとなるバリスタ部7及び支持部9それぞれの静電容量の和で表すことができる。したがって、チップバリスタ1のより一層の低静電容量化を図ることができる。
In the present embodiment, the
本実施形態では、ZnOを主成分として含有している支持部9が副成分としてZrを含有している。Zrは、ZnOの粒成長を抑制する物質として作用する。このため、支持部9では、ZnOの粒成長が抑制され、図7に示されるように、ZnOの結晶粒が比較的小さい。切断法により求めたバリスタ部7の平均結晶粒径は10〜30μmであり、支持部9の平均結晶粒径は1〜3μmである。切断法は、1000〜5000倍程度の電子顕微鏡を用いて撮影された写真上で、結晶を横断する任意の線分を引き、当該任意の線分の長さをその任意の線分と交わる結晶の個数で割り、平均値を求める手法である。切断法により求められた平均値が平均結晶粒径とされる。
In this embodiment, the
バリスタ部7では、Zrは、原料由来や工程由来のコンタミネーションによるもの以外は含有していないため、ZnOの結晶粒が比較的大きい。Zrは、含有量が20原子%より多いと、焼結不足になる傾向にあり、0.1原子%よりも少ないと、ZnOが粒成長してしまう傾向にある。したがって、支持部9におけるZrの含有量は、0.1〜20原子%の範囲が好ましい。
In the
ZnOの結晶粒内の電気抵抗値に比べZnOの結晶粒界の電気抵抗値が遥かに大きく、電界は、主としてZnOの結晶粒界に加わる。このため、ZnOの結晶粒からなる焼結体に発現する静電容量は、端子電極5間におけるZnOの結晶粒界の数に影響を受ける。すなわち、端子電極5間におけるZnOの結晶粒界の数が少ないと、静電容量は高く、端子電極5間におけるZnOの結晶粒界の数が多いと、静電容量は低い。
The electric resistance value of the ZnO crystal grain boundary is much larger than that of the ZnO crystal grain, and the electric field is mainly applied to the ZnO crystal grain boundary. For this reason, the electrostatic capacity developed in the sintered body made of ZnO crystal grains is affected by the number of ZnO crystal grain boundaries between the
上述したように、チップバリスタ1では、支持部9では、ZnOの粒成長が抑制され、ZnOの結晶粒が比較的小さいことから、端子電極5間におけるZnOの結晶粒界の数が比較的多い。これに対して、バリスタ部7では、ZnOの結晶粒が比較的大きく、端子電極5間におけるZnOの結晶粒界の数が比較的少ない。この結果、支持部9の静電容量が低くなり、チップバリスタ1の低静電容量化を図ることができる。支持部9では、上述したように、端子電極5間におけるZnOの結晶粒界の数が比較的多い。このため、支持部9では、バリスタ電圧が非常に高くなり、支持部9は実質的にバリスタとして機能しない。
As described above, in the
本実施形態では、支持部9が副成分としてSrを含有している。Srは、焼成の際に、液相を形成するため、バリスタ部7の主面7a,7bと支持部の主面9a,9bとを接続する糊剤として機能する。したがって、バリスタ部7と支持部9との界面における接続強度は強固となり、バリスタ部7と支持部9との間での剥離の発生を抑制できる。Srは、含有量が30原子%より多いと、溶融し易い傾向にあり、0.1原子%よりも少ないと、焼結不足になると共に、バリスタ部7と支持部9との間で剥離が生じる傾向にある。したがって、支持部9におけるSrの含有量は、0.1〜30原子%の範囲が好ましい。
In this embodiment, the
本実施形態では、支持部9が副成分としてCoを含有している。Coは、含有量が50原子%より多いと、バリスタ部7へ拡散し、バリスタ部7のバリスタ電圧が上昇し、実用に適さない。Coは、含有量が0.05原子%よりも少ないと、バリスタ部7からCoが拡散することとなり、バリスタ部7の非直線性が劣化する傾向にある。したがって、支持部9におけるCoの含有量は、0.05〜50原子%の範囲が好ましい。バリスタ部7と支持部9とのCoの含有量は、特性の劣化が生じないように、近似していることが好ましい。
In this embodiment, the
以上、本発明の好適な実施形態について説明してきたが、本発明は必ずしも上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で様々な変更が可能である。 The preferred embodiments of the present invention have been described above. However, the present invention is not necessarily limited to the above-described embodiments, and various modifications can be made without departing from the scope of the present invention.
バリスタ部7は、副成分としてSrを更に含有していてもよい。この場合、バリスタ部7と支持部9との界面における接続強度がより一層強固となり、バリスタ部7と支持部9との間での剥離の発生をより一層抑制できる。
The
支持部9は、副成分として、上述した成分以外に、希土類金属元素を含有していてもよい。支持部9では、上述したように、Zrを含有することから、端子電極5間におけるZnOの結晶粒界の数が多くなり、バリスタ電圧が非常に高くなる。したがって、支持部9が希土類金属元素を含有していても、支持部9はバリスタ特性を実質的に発現せず、バリスタとして機能することはない。
The
支持部9は、アルカリ金属、Ag、及びCuからなる群より選ばれる少なくとも一種の元素が存在する第一領域10aを必ずしも含んでいる必要はない。すなわち、支持部9には、アルカリ金属、Ag、及びCuからなる群より選ばれる少なくとも一種の元素が存在していなくてもよい。逆に、支持部9の全体が、アルカリ金属、Ag、及びCuからなる群より選ばれる少なくとも一種の元素が存在する領域であってもよい。
The
1…チップバリスタ、3…素体、3a,3b…端面、3c〜3f…側面、5…端子電極、7…バリスタ部、7a,7b…主面、7c,7d…側面、7e,7f…端面、8a…第一領域、8b…第二領域、9…支持部、9a,9b…主面、9c,9d…側面、9e,9f…端面、10a…第一領域、10b…第二領域。
DESCRIPTION OF
Claims (6)
前記素体は、
ZnOを主成分とする焼結体からなり、前記端子電極に接続されるように前記一対の端面間にわたって延び、電圧非直線特性を発現するバリスタ部と、
ZnOを主成分とする焼結体からなり、前記端子電極に接続されるように前記一対の端面間にわたって延び且つ前記一対の端面の対向方向に直交する方向に前記バリスタ部を挟んで位置される支持部と、を有し、
前記バリスタ部は、アルカリ金属、Ag、及びCuからなる群より選ばれる少なくとも一種の元素が存在する第一領域と、前記端子電極に接続されるように前記一対の端面間にわたって延びる且つアルカリ金属、Ag、及びCuからなる群より選ばれる元素が存在しない第二領域と、を含み、
前記第一領域では、アルカリ金属、Ag、及びCuからなる群より選ばれる少なくとも一種の元素がZnOの結晶粒内に固溶しており、前記第一領域は、前記第二領域に比して、ZnOの結晶粒の電気伝導率が低く且つ静電容量が低いことを特徴とするチップバリスタ。 A chip varistor comprising: an element body including a pair of end faces facing each other; and a terminal electrode disposed on each of the end faces of the element body,
The prime field is
A varistor portion comprising a sintered body mainly composed of ZnO, extending between the pair of end faces so as to be connected to the terminal electrode, and expressing a voltage nonlinear characteristic;
It is made of a sintered body containing ZnO as a main component, extends between the pair of end faces so as to be connected to the terminal electrode, and is positioned with the varistor portion sandwiched in a direction perpendicular to the opposing direction of the pair of end faces. A support part,
The varistor portion includes a first region where at least one element selected from the group consisting of alkali metal, Ag, and Cu is present, and an alkali metal extending between the pair of end faces so as to be connected to the terminal electrode, A second region in which an element selected from the group consisting of Ag and Cu does not exist,
In the first region, at least one element selected from the group consisting of alkali metal, Ag, and Cu is dissolved in the crystal grains of ZnO, and the first region is compared with the second region. A chip varistor characterized in that the electrical conductivity of ZnO crystal grains is low and the capacitance is low .
The chip varistor according to claim 5, wherein the varistor portion further contains Sr as a subcomponent.
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