JP5318828B2 - 電源制御装置 - Google Patents

Description

本発明は電源制御装置に係り、例えば、電子写真方式の複写機、ファクシミリ機、プリンタ又はこれらの機能を搭載した複合機（ＭＦＰ：Multi Function Peripheral）等の画像形成装置に用いて好適する電源制御装置の改良に関する。

この種の画像形成装置にあっては、一般に、原稿上の画像情報から画像データを光学的に読み取り、その画像データに基づきトナー像を形成して用紙に転写定着させて印刷（印字）する印刷機能の他、画像データに対する種々の画像処理機能、画像データをファクシミリ送受信するファクシミリ機能、その他種々の画像データ処理機能を有している。

そして、画像形成装置では、それら諸機能を実現するために、種々の電子回路やモータ等の構成要素および種々の設定データに基づきそれらを制御する制御部等を有しており、ＡＣ−ＤＣコンバータおよびＤＣ−ＤＣコンバータを用いて異なる直流電源を生成、供給してそれらの機能を実行している。

しかも、画像形成装置では、電源オフ時にパラメータ等の種々の設定データを記憶部に書き込み退避させて安定的な動作を確保するため、特別な工夫が必要である。

例えば、特開平１０−１８５９６５号公報（特許文献１）に示す電圧低下予測装置はこの種のものである。

すなわち、この特許文献１は、交流電圧を整流・平滑化して所定の直流電圧を出力する電圧回路における出力電圧の低下を予測する装置であり、交流電圧のゼロクロス点を検出する検出手段と、このゼロクロス点が所定時間検出されない場合に上記出力電圧が低下すると予測する判定手段とを備え、停電やコンセント抜けなどの異常事態によって交流電圧が供給されなくなってもメンテナンスに必要な累積コピー回数などの最新のデータを確実に保存できるようにしたものである。

また、特開２００２−２８３６６１号公報（特許文献２）の画像形成装置も提案されている。

この特許文献２は、ＡＣ電源に接続された整流平滑手段と、この整流平滑手段の出力により直流電源が供給されるＤＣ／ＤＣコンバータと、このＤＣ／ＤＣコンバータの出力電圧を上下する制御信号（ＰＷＭ信号）を発生する電源制御手段と、そのＤＣ／ＤＣコンバータ出力により直流電源が供給される画像形成制御手段と、保存要求の入力によりデータを保存した後は電源遮断後もデータを保持できる不揮発性メモリを備え、その画像形成制御手段に供給される直流電源電圧を検出し、その電源制御手段が出力するＤＣ／ＤＣコンバータの制御信号の状態が予め設定された状態以上に出力電圧を上げる状態にあることが検知されると、上限検知信号を発生し、この上限検知信号の発生を検知すると上記不揮発性メモリにデータを保存する構成を有し、ＡＣ電源が遮断して電源電圧が低下たことを正確に検知し、電源遮断中も必要なデータを確実に保存できるようにしたものである。

さらに、特開２００９−１４５７４８号公報（特許文献３）の画像形成装置も提案されている。

この特許文献３は、交流電源から駆動系負荷へ電力を供給する第一の電源および信号系負荷へ電力を供給する第二の電源を生成する電源装置と、その第二の電源から電力が供給される制御手段と、その第一の電源の電力供給の可否を切り替えるスイッチ手段と、その交流電源のゼロクロスのタイミングを検出するゼロクロス検出手段と、その第二の電源から電力が供給されることによって動作する、所要のデータを保存するための不揮発メモリとを備え、その制御手段は、検出手段でゼロクロスが検出されない場合、そのスイッチ手段をオフ状態として第一の電源の電力供給を遮断するとともに、その不揮発メモリに所要のデータを保存させる構成を有し、画像形成装置に供給されている商用電源が遮断された場合でも、必要なデータを不揮発メモリに書き込めるようにしたものである。

特開平１０−１８５９６５号公報 特開２００２−２８３６６１号公報 特開２００９−１４５７４８号公報

しかしながら、上述した従来の特許文献１〜３では、交流電源が遮断された場合にもパラメータ等の必要データを記憶部に保存できるようにしているが、記憶部に必要データを保存した後の処理については考慮されておらず、必要データを保存するとともに装置を速やかに完全な電源遮断状態にするには、更なる改善の余地がある。

しかも、不用意なごく短時間の電源オンオフがあったとき、不必要な設定データの記憶部への退避動作を抑えるため、ごく短時間の電源オンオフ（４０ｍｓ程度の瞬停）を検知しないように構成することがある。

このような場合、電源スイッチをオフさせてから、記憶部へのデータ書き込み確保期間が長くなりがちとなり、実際に装置本体の機能停止に至るまでに時間がかかり、ユーザにとって操作性を低下させた印象を与え易い。

さらに、各電源の出力を管理するためのＣＰＵ（central processing unit）を駆動する制御用電源（５Ｖ）は、他の構成要素への電源よりも先に出力し、かつ、電源オフ時には最後に出力ダウンさせる必要があるが、従来構成では、各直流電源の出力を停止させる手順であるオフシーケンスを満たさない心配があった。

本発明はそのような課題を解決するためになされたもので、必要なデータ保存を確保するとともに、速やかな装置本体の電源遮断状態も確保し、好ましい電源オフシーケンスも達成し易い電源制御装置の提供を目的とする。

そのような課題を解決するために本発明の請求項１に係る電源制御装置は、外部の交流電源を整流平滑して第１の直流電源を生成する第１の電源部と、その第１の直流電源から第２の直流電源を生成する第２の電源部と、その交流電源を整流平滑して第２の直流電源とは異なる第３の直流電源を生成する第３の電源部と、その交流電源の遮断状態を検出する交流電源検出部と、その第２の直流電源によって動作し、当該機器に係るデータを記憶する記憶部と、この記憶部へのデータの記憶を制御するとともに記憶完了を検出する記憶制御部と、その交流電源検出部が交流電源の遮断状態を検出し、その記憶制御部が記憶完了を検出したとき、その第２の直流電源に係る保持電源を消費する第１の保持電源消費部と、を具備している。

本発明の請求項２に係る電源制御装置は、その交流電源検出部が交流電源の遮断状態を検出し、その第２の直流電源の保持電源が消費されたとき、上記第３の直流電源に係る保持電源を消費する第２の保持電源消費部を有する構成である。

本発明の請求項３に係る電源制御装置は、上記記憶制御部が、その記憶部に対する記憶時のクロック信号が検出されないとき記憶完了を検出する構成である。

本発明の請求項４に係る電源制御装置は、上記第１の電源部の負荷部側への出力をオンオフする第１のスイッチ部と、その交流電源検出部が交流電源の遮断状態を検出したときその第１のスイッチ部をオフ制御する電源制御部を有する構成である。

本発明の請求項５に係る電源制御装置は、上記第１の電源部の動作をオンオフする第２のスイッチ部と、その記憶制御部が記憶完了を検出したとき、その電源制御部が第２のスイッチ部をオフ制御する構成である。

このような本発明の請求項１に係る電源制御装置では、交流電源が遮断状態となっても、第１の直流電源の保持電源で生成された第２の直流電源によって記憶制御部が動作し、当該機器に係るデータが記憶部に記憶され、記憶制御部が記憶部への記憶制御が完了すると、第１の保持電源消費部が第２の直流電源を消費するから、記憶部への記憶制御が完了すると、第１の直流電源の保持電源から生成される第２の直流電源が速やかに低下し、速やかな装置本体の電源遮断状態が確保され易い。

本発明の請求項２に係る電源制御装置では、その第２の直流電源の保持電源が消費されたとき、第２の保持電源消費部が第３の直流電源を消費するから、第２の直流電源の保持電源が消費されると、第３の直流電源も速やかに低下し、電源オフシーケンスの確保が可能である。

本発明の請求項３に係る電源制御装置では、その記憶部に対する記憶時のクロック信号が検出されないとき記憶完了を検出する構成であるから、記憶完了によって記憶部へのクロック信号が停止される構成であれば、記憶完了検出がきわめて容易である。

本発明の請求項４に係る電源制御装置では、その交流電源検出部が交流電源の遮断状態を検出すると電源制御部がその第１のスイッチ部をオフ制御するから、外部の交流電源が遮断状態となっても、第１の直流電源の消費が抑えられ、記憶制御部によるデータの記憶部への記憶制御が確保され易い。

本発明の請求項５に係る電源制御装置では、その記憶制御部が記憶完了を検出したとき、その電源制御部が第２のスイッチ部をオフ制御するから、外部の交流電源が遮断状態となっても、第３の直流電源が保持され、確実に電源オフシーケンスの確保が可能である。

本発明に係る電源制御装置の実施の形態を示す概略ブロック図である。 図１に示す電源制御装置の実施の形態を示す概略回路図である。 図１に示す電源制御装置にある第１および第２の保持電源消費部の回路図である。 図１に示す電源制御装置の動作を説明する波形図である。

以下、本発明に係る電源制御装置の実施の形態を図面を参照して説明する。

図１は本発明に係る電源制御装置の実施の一形態を示す概略ブロック図である。

図１において、本発明に係る電源制御装置は、第１の電源部１、交流電源検出部３、第２の電源部５、第３の電源部７、記憶部９、本体制御部１１、第１の保持電源消費部１３、第２の保持電源消費部１５および電源制御部１７を有して構成されている。符号１９は負荷部である。

第１の電源部１は、外部の交流電源ＡＣを整流平滑して例えば２４Ｖの第１の直流電源を生成する機能を有し、図２に示すように、主電源スイッチＳＷを介して外部の交流電源ＡＣがブリッジ形整流回路Ｄに供給されるようになっている。

交流電源検出部３は、主電源スイッチＳＷとブリッジ形整流回路Ｄの間に配置され、例えば外部交流電源電圧のゼロクロス点の電圧有無から交流電源が遮断されたか否かを検出し、交流電源の遮断を検出したとき、電源遮断検出信号Ｓ１を第１の保持電源消費部１３、第２の保持電源消費部１５および電源制御部１７に出力する機能を有している。

交流電源の遮断を検出したときの電源遮断検出信号Ｓ１は「０」又は「Ｌ」レベルであり、第１および第２の保持電源消費部１３、１５への電源遮断検出信号Ｓ１は図２では図示されていない。

第１の電源部１は、交流電源ＡＣを全波整流するブリッジ形整流回路Ｄと、全波整流された脈流を平滑するためにブリッジ形整流回路Ｄの出力端と共通端の間に接続された平滑コンデンサＣ１と、１次巻線Ｔａ１、２次巻線Ｔａ２およびＴａ３を有し整流平滑された直流電源が１次巻線Ｔａ１の一端に印加されるトランスＴａと、１次巻線Ｔａ１の他端とブリッジ形整流回路Ｄの共通端に接続され１次巻線Ｔａ１に印加され直流電源をスイッチングするＦＥＴ（電界効果型トランジスタ）からなるスイッチング素子Ｑ１とを有している。

第１の電源部１は、２次巻線Ｔａ２の一端から順方向接続された整流ダイオードｄ１と、整流された脈流を平滑するために整流ダイオードｄ１と２次巻線Ｔａ２の他端（アース：ＧＮＤ）の間に接続された平滑コンデンサＣ２と、整流平滑された直流電源をオンオフするスイッチ部（第２のスイッチ部）ｓｗ２と、２次巻線Ｔａ２の他端が接続され、スイッチ部ｓｗ２からの直流電源Ｖｃｃによって動作するスイッチング制御部２１を有している。

スイッチング制御部２１は、後述する検出部２３からの検出信号Ｖｒｅｆ１が所定の基準電圧（例えば５Ｖ）に近づくよう、スイッチング素子Ｑ１のゲートを所定の周波数でスイッチング制御し、１次巻線Ｔａ１を流れる電源信号を当該周波数でフィードバックスイッチング制御する機能を有している。

第１の電源部１は、２次巻線Ｔａ３の一端から順方向接続された整流ダイオードｄ２と、整流された脈流を平滑するために整流ダイオードｄ２と２次巻線Ｔａ３の他端（アース：ＧＮＤ）の間に接続され２４Ｖの第１の直流電源を出力する平滑コンデンサＣ３と、平滑コンデンサＣ３に並列接続され整流平滑された第１の直流電源電圧を検出する検出部２３と、平滑コンデンサＣ３から負荷部１９側への第１の直流電源をオンオフ（断続）するスイッチ部（第１のスイッチ部）ｓｗ１とを有している。

検出部２３による検出信号Ｖｒｅｆ１はスイッチング制御部２１に出力されている。

なお、上述したスイッチ部ｓｗ１、ｓｗ２は、交流電源ＡＣが遮断されずに供給された状態ではオン動作状態になっており、電源制御部１７によってオンオフ制御される。詳細は後述する。

第２の電源部５は、第１の電源部１の平滑コンデンサＣ２に並列接続された公知のＤＣ／ＤＣコンバータからなり、２４Ｖの第１の直流電源から例えば５Ｖの第２の直流電源（Ｖ１）を生成する機能を有している。

第３の電源部７は、交流電源ＡＣを整流平滑して第２の直流電源（Ｖ１）とは異なる５Ｖの第３の直流電源（Ｖ０）を形成する機能を有しており、ブリッジ形整流回路Ｄおよび平滑コンデンサＣ１は共通である。

すなわち、第３の電源部７は、１次巻線Ｔｂ１、２次巻線Ｔｂ２およびＴｂ３を有して整流平滑された直流電源が１次巻線Ｔｂ１の一端に印加されるトランスＴｂと、１次巻線Ｔｂ１の他端とブリッジ形整流回路Ｄの共通端に接続され１次巻線Ｔｂ１に印加され直流電源をスイッチングするＦＥＴからなるスイッチング素子Ｑ２とを有している。

第３の電源部７は、２次巻線Ｔｂ２の一端から順方向接続された整流ダイオードｄ３と、整流された脈流を平滑するために整流ダイオードｄ３と２次巻線Ｔｂ２の他端（アース：ＧＮＤ）との間に接続された平滑コンデンサＣ４と、２次巻線Ｔｂ２の他端が接続され、ダイオードｄ３からの直流電源Ｖｃｃによって動作するスイッチング制御部２５を有している。

スイッチング制御部２５は、後述する検出部２７からの検出電圧Ｖｒｅｆ２が所定の基準電圧（例えば５Ｖ）に近づくよう、スイッチング素子Ｑ２のゲートを所定の周波数でスイッチング制御し、１次巻線Ｔｂ１を流れる電源信号を当該周波数でフィードバックスイッチング制御する機能を有している。

第３の電源部７は、２次巻線Ｔｂ３の一端から順方向接続された整流ダイオードｄ４と、整流された脈流を平滑するために整流ダイオードｄ４と２次巻線Ｔｂ３の他端（アース：ＧＮＤ）との間に接続され５Ｖの第３の直流電源（Ｖ０）を出力する平滑コンデンサＣ５と、平滑コンデンサＣ５に並列接続され整流平滑された直流電源電圧を検出する検出部２７とを有している。

なお、検出部２７による検出信号Ｖｒｅｆ２は、スイッチング制御部２５に出力されており、第２の直流電源（Ｖ１）と第３の直流電源（Ｖ０）とは、本例でたまたま電圧が同一であるが、異なるものである。

記憶部９は、５Ｖの第２の直流電源（Ｖ１）によって動作し、本体制御部１１の記憶や読み出し制御の下、当該機器に係るデータを読み書きする例えば半導体メモリ又はハードディスクである。

本体制御部１１は、記憶部９に第２の直流電源（Ｖ１）を供給するとともに、記憶部９への当該機器（例えば画像形成装置）の動作に係る設定パラメータ等のデータ記憶を制御する機能を有し、記憶完了を検出したとき、記憶完了信号Ｓ２を出力する機能を有する記憶制御部である。なお、電源遮断検出信号Ｓ１は「０」又は「Ｌ」レベルのものである。

本体制御部１１は、一般的に、記憶部９に対して記憶制御時のクロック信号を出力して記憶制御するとともに、記憶完了によってクロック信号の出力を停止させるから、そのクロック信号の有無から記憶完了を意味するクロック検出信号の検出が可能である。

クロック信号の有無検出以外に、別途、本体制御部１１が記憶完了を検出する機能を具備させることにより、記憶完了信号Ｓ２の出力が可能である。

なお、本体制御部１１は、記憶部９に対する記憶制御以外に、例えば画像形成装置における画像データ読取制御、読み取った画像データの記憶制御、記憶された画像データから潜像・トナー像を形成して用紙に画像転写定着する画像形成制御等の機能も有しているが、本発明の要旨ではないから説明および図示を省略する。

第１の保持電源消費部１３は第２の直流電源（Ｖ１）に係る保持電源を消費する機能を有し、第２の保持電源消費部１５は第３の直流電源（Ｖ０）に係る保持電源を消費する機能を有する。

すなわち、第１の保持電源消費部１３は、図３Ａに示すように、第３の直流電源（Ｖ０）に接続され電源遮断検出信号Ｓ１および記憶完了信号Ｓ２の入力されるＮＡＮＤ回路Ｇ１と、このＮＡＮＤ回路Ｇ１から出力によって第１の直流電源を、抵抗Ｒ１を介してアースと短絡するトランジスタ形のスイッチ素子Ｑ３を有している。

第２の保持電源消費部１５は、図３Ｂに示すように、第３の直流電源（Ｖ０）に接続され電源遮断検出信号Ｓ１および第２の直流電源（Ｖ１）の入力されるＮＡＮＤ回路Ｇ２と、このＮＡＮＤ回路Ｇ２から出力によって第３の直流電源（Ｖ０）を抵抗Ｒ２を介してアースと短絡するトランジスタからなるスイッチ素子Ｑ４を有している。

すなわち、第１の保持電源消費部１３は、「０」又は「Ｌ」レベルの電源遮断検出信号Ｓ１および記憶完了信号Ｓ２が入力されると、ＮＡＮＤ回路Ｇ１がスイッチ素子Ｑ１をオン動作させて第２の直流電源（Ｖ１）をアースに短絡させるので、ＡＣ電源遮断後に平滑コンデンサＣ３に保持された第１の直流電源（Ｖ１）が抵抗Ｒ１で電荷消費されて急激に低下し、「０」又は「Ｌ」レベルになる。

第２の保持電源消費部１５は、「０」又は「Ｌ」レベルの記憶完了信号Ｓ２および第２の直流電源（Ｖ１）が入力されると、ＮＡＮＤ回路Ｇ２がスイッチ素子Ｑ２をオン動作させて第３の直流電源（Ｖ０）をアースに短絡させるので、第２の直流電源（Ｖ１）が低下した後、平滑コンデンサＣ５に保持された第３の直流電源（Ｖ０）が抵抗Ｒ２で電荷消費され、急激に低下する。

電源制御部１７は、５Ｖの第３の直流電源（Ｖ０）によって動作し、交流電源検出部３が電源遮断検出信号Ｓ１を出力したとき、スイッチ部ｓｗ１をオフ動作させて第１の電源部１から負荷部１９側への第１の直流電源出力をオフ制御し、平滑コンデンサＣ３の保持電源電荷の低下を抑える他、当該装置内の種々の電源を制御する。

さらに、電源制御部１７は、記憶完了信号Ｓ２が出力されたとき、スイッチ部ｓｗ２をオフ動作させて第１のスイッチング制御部２１への電源供給をオフ制御し、第１の電源部１の動作をオフ制御して平滑コンデンサＣ１の保持電源電荷の低下を抑える機能を有している。

次に、本発明に係る電源制御装置の動作を図４を参照して簡単に説明する。

主電源スイッチＳＷが投入されると、外部の交流電源ＡＣがブリッジ形整流回路Ｄで整流されるとともに平滑コンデンサＣ１で平滑され、これが第１の電源部１を形成するトランスＴａの１次巻線Ｔａ１の一端および第３の電源部７を形成するトランスＴｂの１次巻線Ｔｂ１の一端に印加される。この状態では、スイッチ部ｓｗ１、ｓｗ２はオン制御される。

第１の電源部１では、１次巻線Ｔａ１の他端に接続されたスイッチング素子Ｑ１が１次巻線Ｔａ１を流れる電流をスイッチングして２次巻線Ｔａ３に誘起させ、誘起された周波数電源が整流ダイオードｄ２で整流され、平滑コンデンサＣ３で平滑されて２４Ｖの第１の直流電源が出力される。第１の直流電源は、スイッチ部ｓｗ１を介し、図示しないモータ等の負荷部１９へ供給される。

平滑された第１の直流電源は検出部２３で検出され、検出信号Ｖｒｅｆ１がスイッチング制御部２１に出力される。

スイッチング制御部２１は、２次巻線Ｔａ２に誘起された周波数電源が整流ダイオードｄ１で整流されるとともに平滑コンデンサＣ２で平滑され、スイッチ部ｓｗ２を介して印加された電源Ｖｃｃで動作し、検出部２３からの検出信号Ｖｒｅｆ１が所定の基準電圧（２４Ｖ）に近づくよう、スイッチング素子Ｑ１のゲートを所定の周波数でスイッチング制御し、平滑コンデンサＣ２から出力される第１の直流電源を２４Ｖに安定化させる。

第２の電源部５は、第１の電源部１の平滑コンデンサＣ２から出力される２４Ｖの第１の直流電源から５Ｖの第２の直流電源（Ｖ１）を生成し、本体制御部１１、記憶部９その他へ出力する。

第３の電源部７は、交流電源ＡＣを整流平滑して５Ｖの第２の直流電源（Ｖ１）とは異なる５Ｖの第３の直流電源（Ｖ０）を形成し、電源制御部１７や図示しないＣＰＵ等に出力する機能を有している。

第３の電源部５では、１次巻線Ｔｂ１の他端に接続されたスイッチング素子Ｑ２が１次巻線Ｔｂ１を流れる電流をスイッチングして２次巻線Ｔｂ３に誘起させ、誘起された周波数電源が整流ダイオードｄ４で整流され、平滑コンデンサＣ５で平滑されて出力される。

平滑された直流電源は検出部２７で検出され、検出信号Ｖｒｅｆ２がスイッチング制御部２５に出力される。

スイッチング制御部２５は、２次巻線Ｔｂ２に誘起された周波数電源が整流ダイオードｄ３で整流されるとともに平滑コンデンサＣ４で平滑されて印加された電源Ｖｃｃで動作し、検出部２７からの検出信号Ｖｒｅｆ２が所定の基準電圧（５Ｖ）に近づくよう、スイッチング素子Ｑ２のゲートを所定の周波数でスイッチング制御し、平滑コンデンサＣ５から出力される第３の直流電源（Ｖ０）を５Ｖに安定化させる。

そして、主電源スイッチＳＷをオフ操作すると、交流電源検出部３が外部交流電源電圧ＡＣのゼロクロス点の電圧から交流電源の遮断状態を検出し、電源遮断検出信号Ｓ１を第１の保持電源消費部１３、第２の保持電源消費部１５および電源制御部１７へ出力する。

これにより、電源制御部１７がスイッチ部ｓｗ１をオフ制御して第１の直流電源の負荷部１９への供給を停止する。

この状態では、第１の電源部１の平滑コンデンサＣ３に保持された電荷が消費され難くなり、第２の電源部５が動作継続して記憶部９、本体電源部１１へ第２の直流電源（Ｖ１）を供給し続ける。

そのため、本体制御部１１は、当該機器に係るデータを記憶部９に書き込み制御し、記憶完了によって停止されたクロック信号を検出し、そのクロック信号の停止から記憶完了を検出して記憶完了信号（クロック検出信号）Ｓ２を第１の保持電源消費部１３へ出力する。

第１の保持電源消費部１３は、入力された電源遮断検出信号Ｓ１および記憶完了信号Ｓ２によってＮＡＮＤ回路Ｇ１がスイッチ素子Ｑ３をオン動作させ、第２の直流電源（Ｖ１）をアースに短絡させる。

そのため、ＡＣ電源遮断後に保持された第２の直流電源（Ｖ１）がスイッチ素子Ｑ３および抵抗Ｒ１を流れて抵抗Ｒ１で電荷消費されて急激に低下（電源ダウン）する。

電源制御部１７は、記憶完了信号Ｓ２が出力されたとき、スイッチ部ｓｗ２をオフ動作させて第１のスイッチング制御部２１への電源供給をオフ制御し、平滑コンデンサＣ１の保持電源電荷の低下を抑える。

さらに、第２の保持電源消費部１５は、第２の直流電源（Ｖ１）および電源遮断検出信号Ｓ１が入力されると、ＮＡＮＤ回路Ｇ２がスイッチ素子Ｑ４をオン動作させ、第３の直流電源（Ｖ０）をアースに短絡させ、第２の直流電源（Ｖ１）が低下した後、第３の直流電源（Ｖ０）がスイッチ素子Ｑ４および抵抗Ｒ２を流れて抵抗Ｒ２で電荷消費され、急激に低下（電源ダウン）する。
そのため、当該装置は、実際に装置本体の機能停止に至る。

なお、上述した図２中の平滑コンデンサＣ１、Ｃ３等は、交流電源ＡＣが遮断された後、記憶部９へ当該機器に係るデータを確実に記憶するために必要な例えば１００ｍ／ｓｅｃ程度の期間、第１の直流電源および第２の直流電源（Ｖ１）を保持可能な容量値に設定することが好ましい。

このように、本発明の電源制御装置は、外部の交流電源ＡＣを整流平滑して第１の直流電源を生成する第１の電源部１と、この第１の直流電源１から第２の直流電源（Ｖ１）を生成する第２の電源部５と、その交流電源ＡＣを整流平滑して第２の直流電源（Ｖ１）とは異なる第３の直流電源（Ｖ０）を生成する第３の電源部７と、その交流電源ＡＣの遮断状態を検出する交流電源検出部３と、その第２の直流電源（Ｖ１）によって動作し当該機器に係るデータを記憶する記憶部９と、この記憶部９へのデータの記憶を制御するとともに記憶完了を検出する記憶制御部（本体制御部）１１と、その交流電源検出部３が交流電源の遮断状態を検出し、その記憶制御部１１が記憶完了を検出したとき、その第２の直流電源（Ｖ１）に係る保持電源を消費する第１の保持電源消費部１３とを具備している。

そのため、記憶部９への記憶制御が完了すると、第１の直流電源の保持電源から生成される第２の直流電源（Ｖ１）が速やかに低下し、速やかな装置本体の電源遮断状態が確保され易い。

そして、その第２の直流電源（Ｖ１）の保持電源が消費されたとき、第２の保持電源消費部１５が第３の直流電源（Ｖ０）を消費するから、第２の直流電源（Ｖ１）の保持電源が消費されると、第３の直流電源（Ｖ０）も速やかに低下し、電源オフシーケンスの確保が可能である。

また、その記憶部９へのクロック信号が検出されないとき記憶完了を検出するから、記憶完了によって記憶部９へのクロック信号が停止される構成であれば、記憶完了検出がきわめて容易である。

さらに、交流電源検出部１が交流電源の遮断状態を検出すると電源制御部１７がその第１のスイッチ部ｓｗ１をオフ制御するから、外部の交流電源ＡＣが遮断状態となっても、第１の直流電源の消費が抑えられ、記憶制御部１１によるデータの記憶部９への記憶制御が確保される。

さらにまた、記憶制御部１１が記憶完了を検出したとき、その電源制御部１７が第２のスイッチ部ｓｗ２をオフ制御するから、外部の交流電源ＡＣが遮断状態となっても、第３の直流電源（Ｖ０）が保持され、電源オフシーケンスの確保が確実である。

また、本発明に係る電源制御装置において、上述した第１〜第３の直流電源（Ｖ１、Ｖ０）の保持電源は、平滑コンデンサＣ１、Ｃ３、Ｃ５の両端の保持電源（保持電荷）や第１、第２の保持電源消費部１３、１５の両端電源であり、これらが消費された状態は、第１〜第３の直流電源（Ｖ１、Ｖ０）が「０」又は「Ｌ」レベルに低下した状態である。

ところで、本発明に係る電源制御装置は、複写、ファクシミリ機、複合機等の画像形成装置に限らず、種々の電子機器において実施可能であり、上述した効果と同様の効果が得られる。

１ 第１の電源部
３ 交流電源検出部
５ 第２の電源部
７ 第３の電源部
９ 記憶部
１１ 本体制御部（記憶制御部）
１３ 第１の保持電源消費部
１５ 第２の保持電源消費部
１７ 電源制御部
１９ 負荷部
２１、２５ スイッチング制御部
２３、２７ 検出部
Ｃ１、Ｃ２、Ｃ３、Ｃ４ 平滑コンデンサ
Ｄ ブリッジ形整流回路
ｄ１、ｄ２、ｄ３、ｄ４ ダイオード
Ｇ１、Ｇ２ ＮＡＮＤ回路
Ｑ１、Ｑ２ スイッチング素子
Ｑ３、Ｑ４ スイッチ素子
Ｒ１、Ｒ２ 抵抗
Ｓ１ 電源遮断検出信号
ＳＷ 主電源スイッチ
ｓｗ１ 第１のスイッチ部
ｓｗ２ 第２のスイッチ部
Ｔａ、Ｔｂ トランス
Ｔａ１、Ｔｂ１ １次巻線
Ｔａ２、Ｔａ３、Ｔｂ２、Ｔｂ３ ２次巻線

Claims (5)

1. 外部の交流電源を整流平滑して第１の直流電源を生成する第１の電源部と、
   前記第１の直流電源から第２の直流電源を生成する第２の電源部と、
   前記交流電源を整流平滑して前記第２の直流電源とは異なる第３の直流電源を生成する第３の電源部と、
   前記交流電源の遮断状態を検出する交流電源検出部と、
   前記第２の直流電源によって動作し、当該機器に係るデータを記憶する記憶部と、
   この記憶部への前記データの記憶を制御するとともに記憶完了を検出する記憶制御部と、
   前記交流電源検出部が前記交流電源の遮断状態を検出し、前記記憶制御部が記憶完了を検出したとき、前記第２の直流電源に係る保持電源を消費する第１の保持電源消費部と、
   を具備することを特徴とする電源制御装置。
2. 前記記憶制御部が記憶完了を検出し、前記第２の直流電源の保持電源が消費されたとき、前記第３の直流電源に係る保持電源を消費する第２の保持電源消費部を有する請求項１記載の電源制御装置。
3. 前記記憶制御部は、前記記憶部に対する記憶時のクロック信号が検出されないとき前記記憶完了を検出する請求項１又は２項記載の電源制御装置。
4. 前記第１の電源部の負荷部側への出力をオンオフする第１のスイッチ部と、前記交流電源検出部が前記交流電源の遮断状態を検出したとき前記第１のスイッチ部をオフ制御する電源制御部を有する請求項１〜３いずれか１項記載の電源制御装置。
5. 前記第１の電源部の動作をオンオフする第２のスイッチ部と、前記記憶制御部が記憶完了を検出したとき、前記電源制御部が前記第２のスイッチ部をオフ制御する請求項１〜４いずれか1項記載の電源制御装置。

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