JP5294019B2

JP5294019B2 - 発振器

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Publication number: JP5294019B2
Application number: JP2009035153A
Authority: JP
Inventors: 浩一済木
Original assignee: Aisin Seiki Co Ltd; Aisin Corp
Current assignee: Aisin Corp
Priority date: 2009-02-18
Filing date: 2009-02-18
Publication date: 2013-09-18
Anticipated expiration: 2029-02-18
Also published as: JP2010193148A

Description

本発明は、コンデンサの一方の電極に接続される第１スイッチ素子の開閉状態と、コンデンサの他方の電極に接続される第２スイッチ素子の開閉状態とを、コンデンサの充放電に応じて変化する端子間電圧に基づいて交互に切り替えて所定の周期を有するパルス信号を出力する発振器に関する。

従来、所定の周期を有するパルス信号を利用する場合には発振器が用いられてきた。この種の発振器において、簡単な回路構成でパルス信号を得られるものとして、例えばマルチバイブレータがある。マルチバイブレータには、無安定マルチバイブレータや単安定マルチバイブレータや双安定マルチバイブレータ等がある。無安定マルチバイブレータは、電源を投入すると連続してパルス信号を出力し続けるものである。単安定マルチバイブレータは、所定の入力があった場合に、その入力が行われた時間に関係なく一定のパルス信号を出力するものである。双安定マルチバイブレータは、２つの所定の入力があった場合に１つのパルス信号を出力するものである。

このようなマルチバイブレータは、タイマＩＣを用いて構成したり、オペアンプを用いて構成したりすることが可能であるが、低コストで構成する方法のひとつとしてトランジスタを用いて構成する方法がある。このようなトランジスタを用いて構成されたマルチバイブレータ（特に無安定マルチバイブレータ）が、例えば特許文献１に記載されている。

特許文献１に記載の無安定マルチバイブレータを用いた振幅制御発振器は、パルス信号の温度依存性や非線形性を向上するために、所謂エミッタ結合形マルチバイブレータからなる発振器と、定電流回路及び増幅器を含むレプリカ回路と、を備えて構成される。エミッタ結合形マルチバイブレータは、コンデンサの両端に夫々のエミッタ端子が接続された一対のトランジスタを含んで構成される。特許文献１に記載の無安定マルチバイブレータでは、当該一対のトランジスタのハイサイドに一対のクランプ用トランジスタが備えられ、このクランプ用トランジスタのベース−エミッタ間電圧の工程ばらつきや温度ばらつきが発生した場合でも、ばらつきをキャンセルすることができるように増幅器と定電流回路とが備えられる。そして、一対のクランプ用トランジスタのコレクタ端子とエミッタ端子との間には夫々プルアップ抵抗が配設される。

特開平１１−８８１２６号公報

特許文献１に記載の振幅制御発振器が備える無安定マルチバイブレータのプルアップ抵抗の抵抗値が、製造ばらつきや温度ばらつきにより変動した場合には、一対のクランプ用トランジスタのエミッタ電流が変動するため、当該一対のクランプ用トランジスタのベース−エミッタ間電圧が変動してしまう。このため、コレクタ電流が変動してコンデンサの端子間電圧が所期の電圧値から変動してしまうので、パルス信号の発振周波数が変動してしまうといった問題があった。

本発明の目的は、上記問題に鑑み、発振周波数が一定なパルス信号を出力することが可能な発振器を提供することにある。

上記目的を達成するための本発明に係る発振器の特徴構成は、コンデンサの一方の電極に接続される第１スイッチ素子の開閉状態と、前記コンデンサの他方の電極に接続される第２スイッチ素子の開閉状態とを、前記コンデンサの充放電に応じて変化する端子間電圧に基づいて交互に切り替えて所定の周期を有するパルス信号を出力するために、前記第１スイッチ素子の開閉状態を制御する制御信号を出力する制御信号出力部と、前記第１スイッチ素子の閉状態への移行に応じて、前記第１スイッチ素子を閉状態にする制御信号の信号レベルを保持する閉信号レベル保持部と、前記第２スイッチ素子の閉状態への移行に応じて、前記第１スイッチ素子を開状態にする制御信号の信号レベルを保持する開信号レベル保持部と、を備える点にある。

このような特徴構成とすれば、コンデンサの一方の電極に接続される第１スイッチ素子の閉状態への移行に応じて第１スイッチ素子を閉状態にする制御信号の信号レベルを閉信号レベル保持部が保持し、コンデンサの他方の電極に接続される第２スイッチ素子の閉状態への移行に応じて第１スイッチ素子を開状態にする制御信号の信号レベルを開信号レベル保持部が保持するので、第１スイッチ素子の閉状態及び開状態を一定に保持することが可能となる。したがって、温度ばらつきや製造ばらつき等に起因する発振周波数の変動を無くすことができる。即ち、発振周波数が一定なパルス信号を出力することが可能となる。また、高価なＩＣやオペアンプ等を用いることなく主に安価なトランジスタで構成できるので、低コストで発振器を構成することができる。

また、前記第１スイッチ素子と前記コンデンサを充電する電源が接続された電源ラインとの間に前記第２スイッチ素子の閉状態への移行に伴い閉状態となる第３スイッチ素子を備えると共に、前記閉信号レベル保持部が、前記第３スイッチ素子とカレントミラー回路を構成する第４スイッチ素子を備えていると好適である。

このような構成とすれば、第１スイッチ素子の閉状態への移行に応じて、確実に閉信号レベル保持部を動作させることが可能となる。このため、第１スイッチ素子に対して温度ばらつきや製造ばらつき等により変動することがない第１スイッチ素子を閉状態にする制御信号を供給することが可能となる。したがって、コンデンサを定電流で充電することが可能になると共に、コンデンサを充電した場合の端子間電圧を一定に保つことができるので、発振周波数が一定なパルス信号を出力することが可能となる。

また、前記第２スイッチ素子と前記コンデンサを充電する電源が接続された電源ラインとの間に前記第２スイッチ素子の閉状態への移行に伴い閉状態となる第５スイッチ素子が備えられ、前記開信号レベル保持部が、前記第５スイッチ素子とカレントミラー回路を構成する第６スイッチ素子と、当該第６スイッチ素子の閉状態への移行に伴い閉状態に移行する第７スイッチ素子と、当該第７スイッチ素子とカレントミラー回路を構成する第８スイッチ素子と、を更に備えて構成されると好適である。

このような構成とすれば、第２スイッチ素子の閉状態への移行に応じて、確実に開信号レベル保持部を動作させることが可能となる。したがって、第１スイッチ素子に対して温度ばらつきや製造ばらつき等により変動することがない第１スイッチ素子を開状態にする制御信号を供給することが可能となる。

実施例１に係る発振器の回路図である。発振器の各部の電圧波形を示す図である。第１スイッチ素子が閉状態である場合の各スイッチ素子の開閉状態を示す図である。第２スイッチ素子が閉状態である場合の各スイッチ素子の開閉状態を示す図である。実施例２に係る発振器の回路図である。その他の実施例に係る発振器の回路図である。その他の実施例に係る発振器の回路図である。その他の実施例に係る発振器の回路図である。

以下、本発明の実施の形態について、詳細に説明する。本発明に係る発振器１００は、コンデンサＣの一方の電極に接続される第１スイッチ素子Ｑ１の開閉状態と、コンデンサＣの他方の電極に接続される第２スイッチ素子Ｑ２の開閉状態とを、コンデンサＣの充放電に応じて変化する端子間電圧に基づいて交互に切り替えて所定の周期を有するパルス信号を出力する。本発振器１００においては、複数のスイッチ素子が用いられるが、当該スイッチ素子は特に断りが無い限り、ＭＯＳ−ＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）であるとして説明する。また、周知のようにＭＯＳ−ＦＥＴは、その駆動方式（チャネルの種別）によりＮチャネルＭＯＳ−ＦＥＴ及びＰチャネルＭＯＳ−ＦＥＴがあるが、以下の説明では、夫々Ｎ−ＭＯＳ及びＰ−ＭＯＳとして説明する。

以下、発振器１００の実施例１について説明する。図１は、発振器１００の回路構成を示す図である。詳細は後述するが、図１に示されるように、本発振器１００は無安定マルチバイブレータと複数のカレントミラー回路とを含んで構成される。また、本実施例では第１スイッチ素子Ｑ１はＮ−ＭＯＳが用いられ、第２スイッチ素子Ｑ２もＮ−ＭＯＳが用いられる。コンデンサＣの一方の電極に第１スイッチ素子Ｑ１のソース端子（以下、ソース）が接続され、コンデンサＣの他方の電極に第２スイッチ素子Ｑ２のソースが接続される。このため、第１スイッチ素子Ｑ１や第２スイッチ素子Ｑ２が閉状態である場合には、コンデンサＣに電荷が充電される。また、夫々のソースとＧＮＤ端子（以下、ＧＮＤ）との間には電流源Ｉ０が接続される。このため、第１スイッチ素子Ｑ１や第２スイッチ素子Ｑ２が開状態である場合には、当該電流源Ｉ０によりコンデンサＣの電荷が放電される。ここで、詳細説明は後述するが、第１スイッチ素子Ｑ１と第２スイッチ素子Ｑ２とは、コンデンサＣの充放電に応じて変化する端子間電圧に基づいて交互に開閉状態が切り替えられる。

制御信号出力部１０は、第１スイッチ素子Ｑ１の開閉状態を制御する制御信号を出力する。上述のように、第１スイッチ素子Ｑ１と第２スイッチ素子Ｑ２とは、開閉状態が交互に切り替えられて動作する。このため、制御信号出力部１０は、第１スイッチ素子Ｑ１の開閉状態を制御する制御信号出力部１０と、第２スイッチ素子Ｑ２の開閉状態を制御する制御信号出力部２０（後述する）とがある。説明の理解を容易にするために、以降の説明においては、制御信号出力部１０を第１制御信号出力部１０とし、制御信号出力部２０を第２制御信号出力部２０として説明する。また、第１制御信号出力部１０から出力される制御信号は第１制御信号とし、第２制御信号出力部２０から出力される制御信号は第２制御信号（後述する）として説明する。

第１制御信号出力部１０は、一対のスイッチ素子Ｑ７、Ｑ８から構成される。スイッチ素子Ｑ７、Ｑ８はＮ−ＭＯＳが用いられ、夫々の動作閾値電圧が同じものが用いられる。スイッチ素子Ｑ７、Ｑ８の夫々のソースは第１スイッチ素子Ｑ１のゲート端子（以下、ゲート）に接続される。また、スイッチ素子Ｑ７、Ｑ８の夫々のドレーン端子（以下、ドレーン）は電源ライン３０に接続され、電源ライン３０はＶＣＣ端子に接続される。ＶＣＣ端子は第１外部電源（図示しない）から所定の電圧が供給される。第１外部電源は、コンデンサＣを充電する電源として利用される。なお、以下の説明ではＶＣＣ端子に供給される電圧をＶＣＣとして説明する。

また、スイッチ素子Ｑ７のゲートは、ＶＲＥＦ端子に接続される。ＶＲＥＦ端子は、第２外部電源（図示しない）から所定の電圧が供給される。以下の説明では、このＶＲＥＦ端子に供給される電圧をＶＲＥＦとして説明する。ここで、ＶＲＥＦは少なくともＶＣＣより低い電圧である。スイッチ素子Ｑ８のゲートはＶＣＣを供給可能に、後述する閉信号レベル保持部１１を介してＶＣＣ端子に接続される。スイッチ素子Ｑ７とスイッチ素子Ｑ８とは、いずれか一方が開状態の場合には、他方が閉状態となるように動作する。ここで、スイッチ素子Ｑ７やスイッチ素子Ｑ８が閉状態にある場合の夫々のゲート−ソース間電圧をＶＧＳとすると、スイッチ素子Ｑ７が閉状態であれば、第１スイッチ素子Ｑ１のゲートには「ＶＲＥＦ−ＶＧＳ」が供給される。一方、スイッチ素子Ｑ８が閉状態であれば、第１スイッチ素子Ｑ１のゲートには「ＶＣＣ−ＶＧＳ」が供給される。このように、第１制御信号出力部１０は、ＶＣＣを基準とする第１制御信号とＶＲＥＦを基準とする第１制御信号とを切り替えて、第１スイッチ素子Ｑ１のゲートに供給する。

ここで、第１スイッチ素子Ｑ１とコンデンサＣを充電する電源が接続された電源ライン３０との間には、第１スイッチ素子Ｑ１の閉状態への移行に伴い閉状態となる第３スイッチ素子Ｑ３が備えられる。第３スイッチ素子Ｑ３のソースは電源ライン３０に接続され、第３スイッチ素子Ｑ３のドレーンは第１スイッチ素子Ｑ１のドレーンに接続される。また、第３スイッチ素子Ｑ３のゲートは当該第３スイッチ素子Ｑ３のドレーンに接続される。この第３スイッチ素子Ｑ３は、Ｐ−ＭＯＳが用いられる。したがって、第１スイッチ素子Ｑ１が閉状態へ移行した場合には、第１スイッチ素子Ｑ１にドレーン電流が流れる。その後、第３スイッチ素子Ｑ３のゲートがＶＣＣから少なくとも動作閾値電圧だけ低くなった場合に第３スイッチ素子Ｑ３も閉状態となる。

閉信号レベル保持部１１は、第１スイッチ素子Ｑ１の閉状態への移行に応じて、第１スイッチ素子Ｑ１を閉状態にする制御信号の信号レベルを保持する。ここで、上述のように第１スイッチ素子Ｑ１を閉状態にする制御信号は、第１制御信号である。したがって、閉信号レベル保持部１１は、第１スイッチ素子Ｑ１を開状態にする第１制御信号の信号レベルを保持する。詳細は後述するが、発振器１００は、第２スイッチ素子Ｑ２を閉状態にする第２制御信号の信号レベルを保持する閉信号レベル保持部２１も備えられている。このため、理解を容易にするために、第１スイッチ素子Ｑ１を閉状態にする第１制御信号の信号レベルを保持する閉信号レベル保持部１１を第１閉信号レベル保持部１１とし、第２スイッチ素子Ｑ２を閉状態にする第２制御信号の信号レベルを保持する閉信号レベル保持部２１を第２閉信号レベル保持部２１として説明する。

また、第１閉信号レベル保持部１１は、第３スイッチ素子Ｑ３とカレントミラー回路を構成する第４スイッチ素子Ｑ１５を備えて構成される。第４スイッチ素子Ｑ１５のソースは電源ライン３０に接続され、第４スイッチ素子Ｑ１５のドレーンは第１制御信号出力部１０が備えるスイッチ素子Ｑ８のゲートと接続される。また、第４スイッチ素子Ｑ１５のゲートは第３スイッチ素子Ｑ３のゲートと接続される。このような第４スイッチ素子Ｑ１５は第３スイッチ素子Ｑ３と同様にＰ−ＭＯＳが用いられる。そして、夫々の動作閾値電圧は同じものが用いられる。したがって、第３スイッチ素子Ｑ３と第４スイッチ素子Ｑ１５とはカレントミラー回路を構成することとなる。

上述のように、第１スイッチ素子Ｑ１と電源ライン３０との間には、第１スイッチ素子Ｑ１の閉状態への移行に伴って閉状態となる第３スイッチ素子Ｑ３が備えられる。したがって、第１スイッチ素子Ｑ１が閉状態へ移行した際には、第４スイッチ素子Ｑ１５も閉状態となる。即ち、第１スイッチ素子Ｑ１にドレーン電流が流れた場合には、第４スイッチ素子Ｑ１５が閉状態となる。ここで、第４スイッチ素子Ｑ１５は非飽和領域で使用される。したがって、第４スイッチ素子Ｑ１５が閉状態となった場合には、第１制御信号出力部１０が備えるスイッチ素子Ｑ８のゲートにＶＣＣが供給されることとなる。このＶＣＣが、第１スイッチ素子Ｑ１を閉状態にする第１制御信号の信号レベルに相当する。このようにして、閉信号レベル保持部１１は、第１スイッチ素子Ｑ１の閉状態への移行に応じて、第１スイッチ素子Ｑ１を閉状態にする第１制御信号の信号レベルを保持することが可能となる。このように、第１閉信号レベル保持部１１により、温度ばらつきや製造ばらつき等により変動することがない、第１スイッチ素子Ｑ１を閉状態とする第１制御信号が供給されるので、第１スイッチ素子Ｑ１が閉状態の場合には定電流でコンデンサＣを充電することが可能となる。なお、係る場合、第１スイッチ素子Ｑ１のゲートには、ＶＣＣからスイッチ素子Ｑ８のゲート−ソース間電圧が減じられた電圧、即ち「ＶＣＣ−ＶＧＳ」が供給される。

開信号レベル保持部１２は、第２スイッチ素子Ｑ２の閉状態への移行に応じて、第１スイッチ素子Ｑ１を開状態にする制御信号の信号レベルを保持する。ここで、上述のように第１スイッチ素子Ｑ１を閉状態にする制御信号は、第１制御信号である。したがって、開信号レベル保持部１２は、第２スイッチ素子Ｑ２の閉状態への移行に応じて、第１スイッチ素子Ｑ１を開状態にする第１制御信号の信号レベルを保持する。詳細は後述するが、発振器１００は、第１スイッチ素子Ｑ１の閉状態への移行に応じて、第２スイッチ素子Ｑ２を開状態にする第２制御信号の信号レベルを保持する開信号レベル保持部２２も備えられている。このため、理解を容易にするために、第１スイッチ素子Ｑ１を開状態にする第１制御信号の信号レベルを保持する開信号レベル保持部１２を第１開信号レベル保持部１２とし、第２スイッチ素子Ｑ２を開状態にする第２制御信号の信号レベルを保持する開信号レベル保持部２２を第２開信号レベル保持部２２として説明する。本実施形態では、第１開信号レベル保持部１２はダイオードＤ２により構成される。ダイオードＤ２は、カソード端子（以下、カソード）がスイッチ素子Ｑ８のゲートに接続され、アノード端子（以下、アノード）が電源ライン３０に接続される。

ここで、上述のように、第１制御信号出力部１０は、ＶＣＣを基準とする第１制御信号とＶＲＥＦを基準とする第１制御信号とを切り替えて、第１スイッチ素子Ｑ１のゲートに供給する。第１スイッチ素子Ｑ１のゲートにＶＣＣを基準とする第１制御信号を供給する場合には、上述の第１閉信号レベル保持部１１が備える第４スイッチ素子Ｑ１５が閉状態となることにより実現される。この場合、上述のように、第４スイッチ素子Ｑ１５は非飽和領域で使用されるため、スイッチ素子Ｑ８のゲートにはＶＣＣが供給される。このため第４スイッチ素子Ｑ１５が閉状態となる場合には、ダイオードＤ２は順方向電圧の影響により閉状態となることはない（順方向電流が流れることはない）。一方、第１制御信号出力部１０が、第１スイッチ素子Ｑ１のゲートにＶＲＥＦを基準とする第１制御信号を供給する場合には、上述の第１閉信号レベル保持部１１が備える第４スイッチ素子Ｑ１５が開状態となる。

ここで、本発振器１００は、上述のように第１スイッチ素子Ｑ１の開閉状態と、第２スイッチ素子Ｑ２の開閉状態とを交互に切り替えてコンデンサＣの充放電を行う。即ち、第１スイッチ素子Ｑ１が閉状態であれば第２スイッチ素子Ｑ２は開状態となり、第１スイッチ素子Ｑ１が開状態であれば第２スイッチ素子Ｑ２は閉状態となる。

また、第２スイッチ素子Ｑ２とコンデンサＣを充電する電源が接続された電源ライン３０との間には、第２スイッチ素子Ｑ２の閉状態への移行に伴い閉状態となる第５スイッチ素子Ｑ４が備えられる。第５スイッチ素子Ｑ４のソースは電源ライン３０に接続され、第５スイッチ素子Ｑ４のドレーンは第２スイッチ素子Ｑ２のドレーンに接続される。また、第５スイッチ素子Ｑ４のゲートは当該第５スイッチ素子Ｑ４のドレーンに接続される。この第３スイッチ素子Ｑ３はＰ−ＭＯＳが用いられる。したがって、第２スイッチ素子Ｑ２が閉状態への移行に伴い、第２スイッチ素子Ｑ２にドレーン電流が流れ、第５スイッチ素子Ｑ４のゲート電圧がＶＣＣから少なくとも動作閾値電圧だけ低くなった場合に第５スイッチ素子Ｑ４も閉状態となる。

ここで、上述の第１開信号レベル保持部１２は、第５スイッチ素子Ｑ４とカレントミラー回路を構成する第６スイッチ素子Ｑ１１と、当該第６スイッチ素子Ｑ１１の閉状態への移行に伴い閉状態に移行する第７スイッチ素子Ｑ１２と、当該第７スイッチ素子Ｑ１２とカレントミラー回路を構成する第８スイッチ素子Ｑ１６と、を更に備えて構成される。第６スイッチ素子Ｑ１１のソースは電源ライン３０に接続され、第６スイッチ素子Ｑ１１のドレーンは第７スイッチ素子Ｑ１２のドレーンに接続される。また、第６スイッチ素子Ｑ１１のゲートは第５スイッチ素子Ｑ４のゲートと接続される。このような第６スイッチ素子Ｑ１１は第５スイッチ素子Ｑ４と同様にＰ−ＭＯＳが用いられる。そして、夫々の動作閾値電圧は同じものが用いられる。したがって、第５スイッチ素子Ｑ４と第６スイッチ素子Ｑ１１とはカレントミラー回路を構成することとなる。このため、第２スイッチ素子Ｑ２の閉状態への移行に伴い、第２スイッチ素子Ｑ２にドレーン電流が流れた場合に第５スイッチ素子Ｑ４も閉状態となる。

第７スイッチ素子Ｑ１２のソースはＧＮＤに接地される。また、第７スイッチ素子Ｑ１２のゲートは当該第７スイッチ素子Ｑ１２のドレーンに接続される。この第７スイッチ素子Ｑ１２は、Ｎ−ＭＯＳが用いられる。このため、第６スイッチ素子Ｑ１１が閉状態に移行し、第７スイッチ素子Ｑ１２のゲートの電圧が第７スイッチ素子Ｑ１２の動作閾値電圧以上となれば、第７スイッチ素子Ｑ１２が閉状態に移行する。

第８スイッチ素子Ｑ１６のドレーンは、第１制御信号出力部１０が備えるスイッチ素子Ｑ８のゲートに接続され、第８スイッチ素子Ｑ１６のソースはＧＮＤに接地される。また、第８スイッチ素子Ｑ１６のゲートは第７スイッチ素子Ｑ１２のゲートと接続される。このような第８スイッチ素子Ｑ１６は第７スイッチ素子Ｑ１２と同様にＮ−ＭＯＳが用いられる。そして、夫々の動作閾値電圧は同じものが用いられる。したがって、第７スイッチ素子Ｑ１２と第８スイッチ素子Ｑ１６とはカレントミラー回路を構成することとなる。このため、第７スイッチ素子Ｑ１２の閉状態への移行に伴い第８スイッチ素子Ｑ１６も閉状態となる。

第１制御信号出力部１０から、ＶＲＥＦ基準となる第１制御信号が出力されている場合には、第１スイッチ素子Ｑ１が開状態となり、第２スイッチ素子Ｑ２が閉状態となる。したがって、上述のように第５スイッチ素子Ｑ４、第６スイッチ素子Ｑ１１、第７スイッチ素子Ｑ１２、及び第８スイッチ素子Ｑ１６が夫々閉状態となることにより、第１開信号レベル保持部１２のダイオードＤ２は閉状態となり（導通状態となり）、スイッチ素子Ｑ８のゲート電位は「ＶＣＣ−ＶＦ（ダイオードＤ２のＯＮ電圧）」となる。したがって、第２スイッチ素子Ｑ２が閉状態となった場合には、第１開信号レベル保持部１２が動作することにより、確実に第１スイッチ素子Ｑ１のゲートにＶＲＥＦ基準の第１制御信号を供給することが可能となる。このように、第１開信号レベル保持部１２により、温度ばらつきや製造ばらつき等により変動することがない、第１スイッチ素子Ｑ１を開状態とする第１制御信号を供給することが可能となる。

本発振器１００が備える一方の出力端子ＯＵＴ１は、第１スイッチ素子Ｑ１のゲートに接続される。第１スイッチ素子Ｑ１のゲートとＧＮＤとの間には、定電流源ＩＢ１が備えられる。第１スイッチ素子Ｑ１のゲートは、上述のように第１制御信号出力部１０が備えるスイッチ素子Ｑ７のソース及びスイッチ素子Ｑ８のソースと接続される。したがって、出力端子ＯＵＴ１からは、第１制御信号と同じ信号が出力されることとなる。即ち、本発振器１００の出力端子ＯＵＴ１から出力されるパルス信号は、第１制御信号出力部１０からの第１制御信号と同じ信号となる。

即ち、第２スイッチ素子Ｑ２が開状態であり、第１スイッチ素子Ｑ１が閉状態である場合には、コンデンサＣに充電された電荷は第１スイッチ素子Ｑ１のソースとＧＮＤとの間に備えられた電流源Ｉ０から定電流で放電される。一方、この状態にあっては、第１スイッチ素子Ｑ１のゲートには上述のようにＶＣＣを基準とした電圧が供給されている。即ち、ＶＣＣからスイッチ素子Ｑ８のゲート−ソース間電圧が減じられた「ＶＣＣ−ＶＧＳ」が供給されている。したがって、出力端子ＯＵＴ１からは、「ＶＣＣ−ＶＧＳ」が出力される。

一方、第１スイッチ素子Ｑ１が開状態であり、第２スイッチ素子Ｑ２が閉状態である場合には、コンデンサＣに蓄えられた電荷は第２スイッチ素子Ｑ２のソースとＧＮＤとの間に備えられた電流源Ｉ０から定電流で放電される。一方、この状態にあっては、第１スイッチ素子Ｑ１のゲートには上述のようにＶＲＥＦを基準とした電圧が供給されている。即ち、ＶＲＥＦからスイッチ素子Ｑ７のゲート−ソース間電圧が減じられた「ＶＲＥＦ−ＶＧＳ」が供給されている。したがって、出力端子ＯＵＴ１からは、「ＶＲＥＦ−ＶＧＳ」が出力される。

本発振器１００は、上述のように第１スイッチ素子Ｑ１の開閉状態と第２スイッチ素子Ｑ２の開閉状態とを交互に切り替えてコンデンサＣの充放電を行う。したがって、上述の第１スイッチ素子Ｑ１の開状態及び閉状態において説明した各スイッチ素子と同様のものが、第２スイッチ素子Ｑ２の開状態及び閉状態において動作するように備えられる。基本的な構成は同様であるため、以下では概略のみ説明する。

第２制御信号出力部２０は、第２スイッチ素子Ｑ２の開閉状態を制御する第２制御信号を出力する。第２制御信号出力部２０は、一対のスイッチ素子Ｑ５、Ｑ６から構成される。スイッチ素子Ｑ５、Ｑ６はＮ−ＭＯＳが用いられ、夫々の動作閾値電圧（以下、ＶＧＳ）は同じものが用いられる。スイッチ素子Ｑ５、Ｑ６の夫々のソースは第２スイッチ素子Ｑ２のゲートに接続される。また、スイッチ素子Ｑ５、Ｑ６の夫々のドレーンは電源ライン３０に接続される。また、スイッチ素子Ｑ６のゲートはＶＲＥＦ端子に接続される。スイッチ素子Ｑ５のゲートはＶＣＣを供給可能に後述する第２閉信号レベル保持部２１を介してＶＣＣ端子に接続される。スイッチ素子Ｑ５とスイッチ素子Ｑ６とは、いずれか一方が開状態の場合には、他方が閉状態となるように動作する。スイッチ素子Ｑ６が閉状態であれば、第２スイッチ素子Ｑ２のゲートには「ＶＲＥＦ−ＶＧＳ」が供給される。一方、スイッチ素子Ｑ５が閉状態であれば、第２スイッチ素子Ｑ２のゲートには「ＶＣＣ−ＶＧＳ」が供給される。このように、第２制御信号出力部２０は、ＶＣＣを基準とする第２制御信号とＶＲＥＦを基準とする第２制御信号とを切り替えて、第２スイッチ素子Ｑ２のゲートに供給する。

ここで、第２スイッチ素子Ｑ２と電源ライン３０との間には、上述のように第２スイッチ素子Ｑ２の閉状態への移行に伴い閉状態となる第５スイッチ素子Ｑ４が備えられる。この第５スイッチ素子Ｑ４は、第２スイッチ素子Ｑ２の閉状態への移行に伴い、第５スイッチ素子Ｑ４にドレーン電流が流れ、第５スイッチ素子Ｑ４のゲート電圧がＶＣＣから少なくとも動作閾値電圧だけ低くなった場合に閉状態となる。

第２閉信号レベル保持部２１は、第２スイッチ素子Ｑ２の閉状態への移行に応じて、第２スイッチ素子Ｑ２を閉状態にする第２制御信号の信号レベルを保持する。ここで、第２閉信号レベル保持部２１は、第５スイッチ素子Ｑ４とカレントミラー回路を構成する第９スイッチ素子Ｑ１３を備えて構成される。第９スイッチ素子Ｑ１３のソースは電源ライン３０に接続され、第９スイッチ素子Ｑ１３のドレーンは第２制御信号出力部２０が備えるスイッチ素子Ｑ５のゲートと接続される。また、第９スイッチ素子Ｑ１３のゲートは第５スイッチ素子Ｑ４のゲートと接続される。このような第９スイッチ素子Ｑ１３は第５スイッチ素子Ｑ４と同様にＰ−ＭＯＳが用いられる。そして、夫々の動作閾値電圧は同じものが用いられる。したがって、第５スイッチ素子Ｑ４と第９スイッチ素子Ｑ１３とはカレントミラー回路を構成することとなる。

上述のように、第２スイッチ素子Ｑ２と電源ライン３０との間には、第２スイッチ素子Ｑ２の閉状態への移行に伴って閉状態となる第５スイッチ素子Ｑ４が備えられる。したがって、第２スイッチ素子Ｑ２が閉状態へ移行した際には、第９スイッチ素子Ｑ１３も閉状態となる。即ち、第２スイッチ素子Ｑ２にドレーン電流が流れた場合には、第９スイッチ素子Ｑ１３が閉状態となる。ここで、第９スイッチ素子Ｑ１３は非飽和領域で使用される。したがって、第９スイッチ素子Ｑ１３が閉状態となった場合には、第２制御信号出力部２０が備えるスイッチ素子Ｑ５のゲートにＶＣＣが供給されることとなる。このＶＣＣが、第２スイッチ素子Ｑ２を閉状態にする第２制御信号の信号レベルに相当する。このようにして、第２閉信号レベル保持部２１は、第２スイッチ素子Ｑ２の閉状態への移行に応じて、第２スイッチ素子Ｑ２を閉状態にする第２制御信号の信号レベルを保持することが可能となる。このように、第２閉信号レベル保持部２１により、温度ばらつきや製造ばらつき等により変動することがない、第２スイッチ素子Ｑ２を閉状態とする第２制御信号が供給されるので、第２スイッチ素子Ｑ２が閉状態の場合には定電流でコンデンサＣを充電することが可能となる。なお、係る場合、第２スイッチ素子Ｑ２のゲートには、上述のように、ＶＣＣからスイッチ素子Ｑ５のゲート−ソース間電圧が減じられた電圧、即ち「ＶＣＣ−ＶＧＳ」が供給される。

第２開信号レベル保持部２２は、第１スイッチ素子Ｑ１の閉状態への移行に応じて、第２スイッチ素子Ｑ２を開状態にする第２制御信号の信号レベルを保持する。本実施形態では、第２開信号レベル保持部２２はダイオードＤ１により構成される。ダイオードＤ１は、カソードがスイッチ素子Ｑ５のゲートに接続され、アノードが電源ライン３０に接続される。

ここで、上述のように、第２制御信号出力部２０は、ＶＣＣを基準とする第２制御信号とＶＲＥＦを基準とする第２制御信号とを切り替えて、第２スイッチ素子Ｑ２のゲートに供給する。第２スイッチ素子Ｑ２のゲートにＶＣＣを基準とする第２制御信号を供給する場合には、上述の第２閉信号レベル保持部２１が備える第９スイッチ素子Ｑ１３が閉状態となることにより実現される。この場合、上述のように、第９スイッチ素子Ｑ１３は非飽和領域で使用されるため、スイッチ素子Ｑ５のゲートには「ＶＣＣ−ＶＦ（ダイオードＤ１のＯＮ電圧）」が供給される。このため第９スイッチ素子Ｑ１３が閉状態となる場合には、ダイオードＤ１は順方向電圧の影響により閉状態となることはない（順方向電流が流れることはない）。一方、第２制御信号出力部２０が、第２スイッチ素子Ｑ２のゲートにＶＲＥＦを基準とする第２制御信号を供給する場合には、上述の第２閉信号レベル保持部２１が備える第９スイッチ素子Ｑ１３が開状態となる。

また、上述のように第１スイッチ素子Ｑ１とコンデンサＣを充電する電源が接続された電源ライン３０との間には、第１スイッチ素子Ｑ１の閉状態への移行に伴い閉状態となる第３スイッチ素子Ｑ３が備えられる。この第３スイッチ素子Ｑ３は、第１スイッチ素子Ｑ１が閉状態への移行に伴い、第１スイッチ素子Ｑ１にドレーン電流が流れ、第３スイッチ素子Ｑ３のゲートがＶＣＣから少なくとも動作閾値電圧だけ低くなった場合に閉状態となる。

ここで、上述の第２開信号レベル保持部２２は、第３スイッチ素子Ｑ３とカレントミラー回路を構成する第１０スイッチ素子Ｑ９と、当該第１０スイッチ素子Ｑ９の閉状態への移行に伴い閉状態に移行する第１１スイッチ素子Ｑ１０と、当該第１１スイッチ素子Ｑ１０とカレントミラー回路を構成する第１２スイッチ素子Ｑ１４と、を更に備えて構成される。第１０スイッチ素子Ｑ９のソースは電源ライン３０に接続され、第１０スイッチ素子Ｑ９のドレーンは第１１スイッチ素子Ｑ１０のドレーンに接続される。また、第１０スイッチ素子Ｑ９のゲートは第３スイッチ素子Ｑ３のゲートと接続される。このような第１０スイッチ素子Ｑ９は第３スイッチ素子Ｑ３と同様にＰ−ＭＯＳが用いられる。そして、夫々の動作閾値電圧は同じものが用いられる。したがって、第１０スイッチ素子Ｑ９と第３スイッチ素子Ｑ３とはカレントミラー回路を構成することとなる。このため、第１スイッチ素子Ｑ１の閉状態への移行に伴い、第１スイッチ素子Ｑ１にドレーン電流が流れた場合に第３スイッチ素子Ｑ３も閉状態となる。

第１１スイッチ素子Ｑ１０のソースはＧＮＤに接地される。また、第１１スイッチ素子Ｑ１０のゲートは当該第１１スイッチ素子Ｑ１０のドレーンに接続される。この第１１スイッチ素子Ｑ１０は、Ｎ−ＭＯＳが用いられる。このため、第１０スイッチ素子Ｑ９が閉状態に移行し、第１１スイッチ素子Ｑ１０のゲートの電圧が第１１スイッチ素子Ｑ１０の動作閾値電圧以上となれば、第１１スイッチ素子Ｑ１０が閉状態に移行する。

第１２スイッチ素子Ｑ１４のドレーンは、第２制御信号出力部２０が備えるスイッチ素子Ｑ５のゲートに接続され、第１２スイッチ素子Ｑ１４のソースはＧＮＤに接地される。また、第１２スイッチ素子Ｑ１４のゲートは第１１スイッチ素子Ｑ１０のゲートと接続される。このような第１２スイッチ素子Ｑ１４は第１１スイッチ素子Ｑ１０と同様にＮ−ＭＯＳが用いられる。そして、夫々の動作閾値電圧は同じものが用いられる。したがって、第１１スイッチ素子Ｑ１０と第１２スイッチ素子Ｑ１４とはカレントミラー回路を構成することとなる。このため、第１１スイッチ素子Ｑ１０の閉状態への移行に伴い第１２スイッチ素子Ｑ１４も閉状態となる。

第２制御信号出力部２０から、ＶＲＥＦ基準となる第２制御信号が出力されている場合には、第２スイッチ素子Ｑ２が開状態となり、第１スイッチ素子Ｑ１が閉状態となる。したがって、上述のように第３スイッチ素子Ｑ３、第１０スイッチ素子Ｑ９、第１１スイッチ素子Ｑ１０、及び第１２スイッチ素子Ｑ１４が夫々閉状態となることにより、第２開信号レベル保持部２２のダイオードＤ１は閉状態となり（導通状態となり）、スイッチ素子Ｑ５のゲートは「ＶＣＣ−ＶＦ」電位となる。したがって、第１スイッチ素子Ｑ１が閉状態となった場合には、第２開信号レベル保持部２２が動作することにより、確実に第２スイッチ素子Ｑ２のゲートにＶＲＥＦ基準の第２制御信号を供給することが可能となる。このように、第２開信号レベル保持部２２により、温度ばらつきや製造ばらつき等により変動することがない、第２スイッチ素子Ｑ２を開状態とする第２制御信号を供給することが可能となる。

本発振器１００が備える他方の出力端子ＯＵＴ２は、第２スイッチ素子Ｑ２のゲートに接続される。第２スイッチ素子Ｑ２のゲートとＧＮＤとの間には、定電流源ＩＢ１が備えられる。第２スイッチ素子Ｑ２のゲートは、上述のように第２制御信号出力部２０が備えるスイッチ素子Ｑ５のソース及びスイッチ素子Ｑ６のソースと接続される。したがって、出力端子ＯＵＴ２からは、第２制御信号と同じ信号が出力されることとなる。即ち、本発振器１００の出力端子ＯＵＴ２から出力されるパルス信号は、第２制御信号出力部２０からの第２制御信号と同じ信号となる。

即ち、第１スイッチ素子Ｑ１が開状態であり、第２スイッチ素子Ｑ２が閉状態である場合には、コンデンサＣの充電された電荷は第２スイッチ素子Ｑ２のソースとＧＮＤとの間に備えられた電流源Ｉ０から定電流で放電される。一方、この状態にあっては、第２スイッチ素子Ｑ２のゲートには上述のようにＶＣＣを基準とした電圧が供給されている。即ち、ＶＣＣからスイッチ素子Ｑ５のゲート−ソース間電圧が減じられた「ＶＣＣ−ＶＧＳ」が供給されている。したがって、出力端子ＯＵＴ２からは、「ＶＣＣ−ＶＧＳ」が出力される。

一方、第２スイッチ素子Ｑ２が開状態であり、第１スイッチ素子Ｑ１が閉状態である場合には、コンデンサＣに蓄えられた電荷は第１スイッチ素子Ｑ１のソースとＧＮＤとの間に備えられた電流源Ｉ０から定電流で放電される。一方、この状態にあっては、第２スイッチ素子Ｑ２のゲートには上述のようにＶＲＥＦを基準とした電圧が供給されている。即ち、ＶＲＥＦからスイッチ素子Ｑ６のゲート−ソース間電圧が減じられた「ＶＲＥＦ−ＶＧＳ」が供給されている。したがって、出力端子ＯＵＴ２からは、「ＶＲＥＦ−ＶＧＳ」が出力される。

次に、出力端子ＯＵＴ１及び出力端子ＯＵＴ２から出力されるパルス信号と、各スイッチ素子の開閉状態に関して説明する。図２（ａ）は出力端子ＯＵＴ１の電圧波形、図２（ｂ）は第１スイッチ素子Ｑ１のソースの電圧波形、図２（ｃ）は出力端子ＯＵＴ２の電圧波形、図２（ｄ）は第２スイッチ素子Ｑ２のソースの電圧波形である。また、図３は第１スイッチ素子Ｑ１が閉状態となった場合の各スイッチ素子の開閉状態を示した図であり、図４は第２スイッチ素子Ｑ２が閉状態となった場合の各スイッチ素子の開閉状態を示した図である。なお、図３及び図４において、ＶＣＣに基づく電圧及び電流は太実線で示し、ＶＲＥＦに基づく電圧及び電流は太破線で示している。

ここで、以下の説明においては各スイッチ素子が閉状態となった場合のゲート−ソース間電圧は、Ｎ−ＭＯＳ及びＰ−ＭＯＳに拘らずＶＧＳで表わすこととする。コンデンサＣに蓄えられる電荷が第１スイッチ素子Ｑ１のソースに接続された定電流源Ｉ０により放電され、第１スイッチ素子Ｑ１のソースの電圧が第１スイッチ素子Ｑ１のゲートの電圧より少なくとも動作閾値電圧以上低くなると（例えば図２（ａ）における時間：ｔ１）、第１スイッチ素子Ｑ１は閉状態となる。この場合、第１スイッチ素子Ｑ１のゲートの電圧は「ＶＣＣ−ＶＧＳ」となり、第１スイッチ素子Ｑ１のソースの電圧は「ＶＣＣ−２ＶＧＳ」となる。

図３は、出力端子ＯＵＴ１が「ＶＣＣ−ＶＧＳ」となる場合の各スイッチ素子は状態を示す図である。出力端子ＯＵＴ１が「ＶＣＣ−ＶＧＳ」となる場合には、太実線で示したラインのスイッチ素子に対してＶＣＣに起因する電圧の印加又は電流の通電が行われる。一方、太破線で示したラインのスイッチ素子に対してＶＲＥＦに起因する電圧の印加又は電流の通電が行われる。第１スイッチ素子Ｑ１が閉状態となることから第３スイッチ素子Ｑ３が閉状態となる。当該第３スイッチ素子Ｑ３とカレントミラー回路を構成する第４スイッチ素子Ｑ１５が閉状態となり、スイッチ素子Ｑ８のゲートにＶＣＣが供給される。したがって、第１スイッチ素子Ｑ１のゲートには、確実に「ＶＣＣ−ＶＧＳ」を供給することが可能となる。

また、第３スイッチ素子Ｑ３が閉状態となることから、当該第３スイッチ素子Ｑ３とカレントミラー回路を構成する第１０スイッチ素子Ｑ９が閉状態となる。このため、第１１スイッチ素子Ｑ１０が閉状態となり、当該第１１スイッチ素子Ｑ１０とカレントミラー回路を構成する第１２スイッチ素子Ｑ１４が閉状態となる。第１２スイッチ素子Ｑ１４が閉状態となると、当該第１２スイッチ素子Ｑ１４のドレーンが「ＶＣＣ−ＶＦ」電位となるためダイオードＤ１が動作して確実にスイッチ素子Ｑ５を動作させないようにすることが可能となる。したがって、第２制御信号出力部２０が備えるスイッチ素子Ｑ６が閉状態となり、出力端子ＯＵＴ２は「ＶＲＥＦ−ＶＧＳ」となる。また、第２スイッチ素子Ｑ２のソースの電圧は、コンデンサＣによりクランプされ「２ＶＣＣ−ＶＲＥＦ−２ＶＧＳ」となる。第１スイッチ素子Ｑ１の閉状態にあっては、上記スイッチ素子が閉状態となり、それ以外のスイッチ素子は開状態となる。

この状態でコンデンサＣの容量は、第２スイッチ素子Ｑ２のソースに接続された定電流源Ｉ０により放電される。このため、第２スイッチ素子Ｑ２のソースの電圧は次第に低下する。当該ソースの電圧が「ＶＲＥＦ−２ＶＧＳ」となると、第２スイッチ素子Ｑ２は開状態から閉状態に移行し、第２スイッチ素子Ｑ２のゲートが「ＶＣＣ−ＶＧＳ」となる。

図４は、出力端子ＯＵＴ２が「ＶＣＣ−ＶＧＳ」となる場合の各スイッチ素子は状態を示す図である。出力端子ＯＵＴ２が「ＶＣＣ−ＶＧＳ」となる場合には、太実線で示したラインのスイッチ素子に対してＶＣＣに起因する電圧の印加又は電流の通電が行われる。一方、太破線で示したラインのスイッチ素子に対してＶＲＥＦに起因する電圧の印加又は電流の通電が行われる。第２スイッチ素子Ｑ２が閉状態となると第５スイッチ素子Ｑ４が閉状態となる。当該第５スイッチ素子Ｑ４とカレントミラー回路を構成する第９スイッチ素子Ｑ１３が閉状態となり、スイッチ素子Ｑ５のゲートにＶＣＣが供給される。したがって、第２スイッチ素子Ｑ２のゲートには、確実に「ＶＣＣ−ＶＧＳ」を供給することが可能となる。

また、第５スイッチ素子Ｑ４が閉状態となることから、当該第５スイッチ素子Ｑ４とカレントミラー回路を構成する第６スイッチ素子Ｑ１１が閉状態となる。このため、第７スイッチ素子Ｑ１２が閉状態となり、当該第７スイッチ素子Ｑ１２とカレントミラー回路を構成する第８スイッチ素子Ｑ１６が閉状態となる。第８スイッチ素子Ｑ１６が閉状態となると、当該第８スイッチ素子Ｑ１６のドレーンが「ＶＣＣ−ＶＦ」電位となるためダイオードＤ２が動作して確実にスイッチ素子Ｑ８を動作させないようにすることが可能となる。したがって、第１制御信号出力部１０が備えるスイッチ素子Ｑ８が閉状態となり、出力端子ＯＵＴ２は「ＶＲＥＦ−ＶＧＳ」となる。また、第１スイッチ素子Ｑ１のソースの電圧は、コンデンサＣによりクランプされ「２ＶＣＣ−ＶＲＥＦ−２ＶＧＳ」となる。第２スイッチ素子Ｑ２の閉状態にあっては、上記スイッチ素子が閉状態となり、それ以外のスイッチ素子は開状態となる。

このように本発振器１００は、出力端子ＯＵＴ１及び出力端子ＯＵＴ２から、所定の周期でパルス信号を出力する。なお、このパルス信号の発振周波数ｆは、Ｉ０／（４×Ｃ×（ＶＣＣ−ＶＲＥＦ））となる。したがって、発振周波数ｆをコンデンサＣ以外の部品のばらつき等に起因した発振周波数の変動をなくすことが可能となる。ただし、適切に発振させるには「ＶＣＣ−ＶＲＥＦ」をダイオードＤ１、Ｄ２の順方向電圧よりも小さくする必要がある。

次に、発振器１００の実施例２について説明する。図５は、実施例２に係る発振器１００の回路構成を示す図である。実施例２の発振器１００は、第６スイッチ素子Ｑ１１、第７スイッチ素子Ｑ１２、第８スイッチ素子Ｑ１６、第１０スイッチ素子Ｑ９、第１１スイッチ素子Ｑ１０、及び第１２スイッチ素子Ｑ１４の代わりに２つの定電流源Ｉ０／２を備えている点で実施例１の発振器１００と異なる。以下、その異なる点を中心に説明する。

実施例２に係る発振器１００も、実施例１の発振器１００と同様に、第１スイッチ素子Ｑ１の開閉状態と、第２スイッチ素子Ｑ２の開閉状態とをコンデンサＣの充放電に基づき交互に切り替えて、所定の周期でパルス信号を出力する。したがって、第１スイッチ素子Ｑ１が閉状態にあれば第２スイッチ素子Ｑ１は開状態となり、第１スイッチ素子Ｑ１が開状態にあれば第２スイッチ素子Ｑ２は閉状態となる。

第１スイッチ素子Ｑ１が閉状態となると、当該第１スイッチ素子Ｑ１と電源ライン３０との間に備えられる第３スイッチ素子Ｑ３も閉状態となる。第３スイッチ素子Ｑ３が閉状態となると、当該第３スイッチ素子Ｑ３とカレントミラー回路を構成する第４スイッチ素子Ｑ１５も閉状態となる。当該第４スイッチ素子Ｑ１５が閉状態となれば、第１制御信号出力部１０が備えるスイッチ素子Ｑ８のゲートにＶＣＣを供給することが可能になる。

一方、上述のように第１スイッチ素子Ｑ１が閉状態である場合には、第２スイッチ素子Ｑ２は開状態となる。したがって、第２スイッチ素子Ｑ２と電源ライン３０との間に備えられた第５スイッチ素子Ｑ４も開状態となる。したがって、当該第５スイッチ素子Ｑ４とカレントミラー回路を構成する第９スイッチ素子Ｑ１３も開状態となる。ここで、第９スイッチ素子Ｑ１３のドレーンとＧＮＤとの間には、定電流源Ｉ０／２が備えられる。第９スイッチ素子Ｑ１３も開状態であるため、定電流源Ｉ０／２はダイオードＤ１を介して電源ライン３０から定電流を掃引する。このため、スイッチ素子Ｑ５のゲートの電圧を「ＶＣＣ−ＶＦ（ダイオードＤ１のＯＮ電圧）」レベルまで低くすることが可能となると共に、第２スイッチ素子Ｑ２のゲートの電圧をＶＲＥＦに基づく第２制御信号を供給することが可能となる。したがって、確実に第２スイッチ素子Ｑ２を開状態とすることが可能となる。

一方、第２スイッチ素子Ｑ２が開状態となると、当該第２スイッチ素子Ｑ２と電源ライン３０との間に備えられる第５スイッチ素子Ｑ４も閉状態となる。第５スイッチ素子Ｑ４が閉状態となると、当該第５スイッチ素子Ｑ４とカレントミラー回路を構成する第９スイッチ素子Ｑ１３も閉状態となる。当該第９スイッチ素子Ｑ１３が閉状態となれば、第２制御信号出力部２０が備えるスイッチ素子Ｑ５のゲートにＶＣＣを供給することが可能となる。

また、第２スイッチ素子Ｑ２が閉状態である場合には、第１スイッチ素子Ｑ１が開状態となる。したがって、第１スイッチ素子Ｑ１と電源ライン３０との間に備えられた第３スイッチ素子Ｑ３も開状態となる。したがって、当該第３スイッチ素子Ｑ３とカレントミラー回路を構成する第３スイッチ素子Ｑ１５も開状態となる。ここで、第４スイッチ素子Ｑ１５のドレーンとＧＮＤとの間には、定電流源Ｉ０／２が備えられる。第４スイッチ素子Ｑ１５も開状態であるため、定電流源Ｉ０／２はダイオードＤ２を介して電源ライン３０から定電流を掃引する。このため、スイッチ素子Ｑ８のゲートの電圧をＧＮＤレベルまで低くすることが可能となると共に、第１スイッチ素子Ｑ１のゲートの電圧をＶＲＥＦに基づく第１制御信号を供給することが可能となる。したがって、確実に第１スイッチ素子Ｑ１を開状態とすることが可能となる。

このように、実施例２に係る発振器１００であっても、出力端子ＯＵＴ１及び出力端子ＯＵＴ２から、所定の周期でパルス信号を出力する。このパルス信号の発振周波数ｆは、実施例１と同様に、Ｉ０／（４×Ｃ×（ＶＣＣ−ＶＲＥＦ））となる。したがって、発振周波数ｆをコンデンサＣ以外の部品のばらつき等に起因した発振周波数ｆの変動をなくすことが可能となる。

〔その他の実施例〕
上記実施例では、第１制御信号制御部１２がダイオードＤ１から構成され、第２制御信号制御部２２がダイオードＤ２から構成されるとして説明した。しかしながら、本発明の適用範囲は、これに限定されるものではない。例えば、図６に示されるように、第１制御信号制御部１２を抵抗器Ｒ１により構成し、第２制御信号制御部２２を抵抗器Ｒ２により構成することも当然に可能である。このような構成であっても、上述の実施例１及び実施例２のようにばらつきのない発振周波数ｆを有するパルス信号を出力することは当然に可能である。

また、図７に示されるように、第１制御信号制御部１２をバイポーラトランジスタＴｒ１により構成し、第２制御信号制御部２２をバイポーラトランジスタＴｒ２により構成することも当然に可能である。係る場合には、ＮＰＮトランジスタを用いると好適である。バイポーラトランジスタＴｒ１のエミッタ端子（以下、エミッタ）をスイッチ素子Ｑ５のゲートに接続し、バイポーラトランジスタＴｒ１のコレクタ端子（以下、コレクタ）及びベース端子（以下、ベース）を電源ライン３０に接続すると好適である。また、バイポーラトランジスタＴｒ２のエミッタをスイッチ素子Ｑ８のゲートに接続し、バイポーラトランジスタＴｒ２のコレクタ及びベースを電源ライン３０に接続すると好適である。このような構成であっても、上述の実施例１及び実施例２のようにばらつきのない発振周波数ｆを有するパルス信号を出力することは当然に可能である。

更には、図８に示されるように、第１制御信号制御部１２をＭＯＳ−ＦＥＴＴｒ１により構成し、第２制御信号制御部２２をＭＯＳ−ＦＥＴＴｒ２により構成することも当然に可能である。係る場合には、Ｎ−ＭＯＳを用いると好適である。ＭＯＳ−ＦＥＴＴｒ１のソースをスイッチ素子Ｑ５のゲートに接続し、ＭＯＳ−ＦＥＴＴｒ１のドレーン及びゲートを電源ライン３０に接続すると好適である。また、ＭＯＳ−ＦＥＴＴｒ２のソースをスイッチ素子Ｑ８のゲートに接続し、ＭＯＳ−ＦＥＴＴｒ２のドレーン及びゲートを電源ライン３０に接続すると好適である。このような構成であっても、上述の実施例１及び実施例２のようにばらつきのない発振周波数ｆを有するパルス信号を出力することは当然に可能である。

上記実施例では、ＶＣＣが第１外部電源から供給し、ＶＲＥＦは第２外部電源から供給されるとして説明した。例えば、第２外部電源をＶＣＣ基準のバンドギャップリファレンス回路を用いて構成することにより、ＶＣＣの変動や温度ばらつきがあった場合でもＶＲＥＦを一定にすることができる。したがって、高精度の発振周波数ｆのパルス信号を出力可能な高精度の発振器１００を構成することが可能となる。

本発明は、コンデンサの一方の電極に接続される第１スイッチ素子の開閉状態と、コンデンサの他方の電極に接続される第２スイッチ素子の開閉状態とを、コンデンサの充放電に応じて変化する端子間電圧に基づいて交互に切り替えて所定の周期を有するパルス信号を出力する発振器に利用可能である。

１０：制御信号出力部（第１制御信号出力部）
１１：閉信号レベル保持部（第１閉信号レベル保持部）
１２：開信号レベル保持部（第１開信号レベル保持部）
２０：第２制御信号出力部
２１：第２閉信号レベル保持部
２２：第２開信号レベル保持部
３０：電源ライン
１００：発振器
Ｑ１：第１スイッチ素子
Ｑ２：第２スイッチ素子

Claims

コンデンサの一方の電極に接続される第１スイッチ素子の開閉状態と、前記コンデンサの他方の電極に接続される第２スイッチ素子の開閉状態とを、前記コンデンサの充放電に応じて変化する端子間電圧に基づいて交互に切り替えて所定の周期を有するパルス信号を出力する発振器であって、
前記第１スイッチ素子の開閉状態を制御する制御信号を出力する制御信号出力部と、
前記第１スイッチ素子の閉状態への移行に応じて、前記第１スイッチ素子を閉状態にする制御信号の信号レベルを保持する閉信号レベル保持部と、
前記第２スイッチ素子の閉状態への移行に応じて、前記第１スイッチ素子を開状態にする制御信号の信号レベルを保持する開信号レベル保持部と、
を備える発振器。
前記第１スイッチ素子と前記コンデンサを充電する電源が接続された電源ラインとの間に前記第２スイッチ素子の閉状態への移行に伴い閉状態となる第３スイッチ素子を備えると共に、
前記閉信号レベル保持部が、前記第３スイッチ素子とカレントミラー回路を構成する第４スイッチ素子を備えている請求項１に記載の発振器。
前記第２スイッチ素子と前記コンデンサを充電する電源が接続された電源ラインとの間に前記第２スイッチ素子の閉状態への移行に伴い閉状態となる第５スイッチ素子が備えられ、
前記開信号レベル保持部が、前記第５スイッチ素子とカレントミラー回路を構成する第６スイッチ素子と、当該第６スイッチ素子の閉状態への移行に伴い閉状態に移行する第７スイッチ素子と、当該第７スイッチ素子とカレントミラー回路を構成する第８スイッチ素子と、を更に備えて構成される請求項１又は２に記載の発振器。