JP5276710B2 - 電気物理層活動検出器 - Google Patents

Description

本発明は、主にアナログ回路設計に係り、特に、小さな差分信号活動を検出しつつ大きな同相信号(コモン・モード・シグナル）の除去をすることが可能な、低消費電流である検出回路の設計に関する。

メディア・オリエンテッド・システム・トランスポート（ＭＯＳＴ）は光ファイバー・ネットワークであり、大量のデータの効率的な輸送を低コストで行うように構成されている。ＭＯＳＴは典型的には低オーバーヘッドでありかつ低コストのインターフェースであるため、マイクロホンおよびスピーカなどの車両環境内の多様な周辺デバイスとの通信用途において利用されることが多い。全般的に、ＭＯＳＴは同期ネットワークであり、この同期ネットワークにおいて、タイミング・マスターがクロック信号を同期連続データ信号と共に供給するが、その際、その他の全てのデバイスは動作をこのクロック信号と同期させている。その結果、バッファリングの必要性が無くなり、また、サンプルレート変換を行う必要も無くなるため、ネットワーク・インターフェース・ハードウェアの複雑性およびコストを最低限に抑えつつ、単純かつ廉価なデバイスを相互接続することが可能になる。

公衆交換電話ネットワークの場合とほとんど同様に、ＭＯＳＴシステムにより、複数のストリーミング・データ・チャンネルおよび制御チャンネルを同期ベース・データ信号に入れて輸送することが容易化される。制御チャンネルは典型的には、送信者と受信者との間のストリーミング・データ・チャンネルの設定において用いられる。送信者と受信者との間の接続が確立された後は、さらなるアドレッシングまたはパケット・ラベル情報処理を何ら行う必要無く、データを連続的に流すことが可能になる。ストリーミング・データ・チャンネルの帯域は専用ストリーム用に予約されて（かつ利用可能となって）いるため、データ・ストリーム輸送の割り込み、衝突または減速は発生しない。そのため、ＭＯＳＴは、ストリーミング・データ（すなわち、視聴覚コンテンツなどの情報の連続的流れ）のデリバリーのための最適なメカニズムであることが多い。

コンピュータ・ベースのデータ（例えば、インターネット・トラフィックまたはナビゲーション・システムからの情報）は、ショート（非同期）バーストで送信することで、パケットとして多数の異なる宛先へとリレーすることができる。このような信号に対応するために、ＭＯＳＴは、制御チャンネルおよびストリーミング・データ・チャンネルに加えて非同期パケット・ベースのデータを送信するための効率的メカニズムを備えている。これらのメカニズムは、永久同期データ信号上で動作することが多いが、制御チャンネルおよびストリーミング・データ・チャンネルから完全に分離されたままであり、相互に干渉しない。

ＭＯＳＴ仕様は、アプリケーション部、ネットワーク部およびハードウェア部という３つの主要部分からなる。ハードウェア部は、可能な異なる物理層を備える。１つの可能な物理層として電気物理層（ｅＰＨＹ）が挙げられ、この電気物理層（ｅＰＨＹ）は、撚り線バス（すなわち、差分信号線）を備え得る。ＭＯＳＴネットワークが起動（ウェークアップ）され得るのは、ｅＰＨＹ信号線上での活動（アクティビティ）が検出された際であり、このような起動（ウェークアップ）は、多様な様式で行うことが可能である。例えば、いくつかのＭＯＳＴ環境は、検出を行うために、ダイオード、フィルタおよび比較器と共に構成されている場合がある。しかし、このような構成は、同相信号の除去を（行うのが可能である場合でも）行うのに理想的に適合せず、また、理想的な電流量よりも多くの電流を消費する。そのため、このようなソリューションの場合、バス上の有効バス活動を示す所望の差分信号を同時検出することで所与のＭＯＳＴノードをウェークアップさせつつ、差分（ｅＰＨＹ）線上の大きな同相信号の除去をすることはできない。

当業者にとって、このような先行技術を本明細書中に記載のような本発明と比較すれば、先行技術に関連する他の対応する問題が明らかである。

極めて低い電流を用いる検出器回路（低電流検出[回路]とも呼ばれる）の多様な実施形態は、一対の差分入力線（例えば、ＭＯＳＴ（メディア・オリエンテッド・システム・トランスポート）ｅＰＨＹ線）上の大きな同相信号の除去をし、かつ、より小さな差分通信信号は検出するように、動作可能である。前記［低電流］検出回路は、ＭＯＳＴ環境において当該機能を行うために典型的に用いられる回路よりも、低レベル信号（例えば、電圧信号）の検出のためのより良いソリューションを提供することができる。例えば、今日のダイオード、フィルタおよび比較器を用いた検出回路の場合、典型的には、同相信号除去において問題があり、かつ、本明細書中記載の低電流検出回路の多様な実施形態よりもより多くの電流を使用する。

一連の実施形態において、低電流検出器（または検出回路）は、トランスリニア・バッファを備え得る。前記トランスリニア・バッファは、バッファ入力およびバッファ出力において差分入力信号（例えば、ＭＯＳＴ ｅＰＨＹ信号）によって駆動される。差分入力信号は、バッファ出力デバイスを通じて半波整流でき、検出された出力が得られるようにフィルタリングされ得る。同相信号が適用された場合、前記バッファの入力および出力は相互に追跡し合うので、出力デバイス中で整流される電流はゼロとなり得るので、これにより、優れた同相除去（コモン・モード・リジェクション）が提供される。

一実施形態において、低電流回路は、ＭＯＳＴ ｅＰＨＹ線として機能し得る撚り線バス上の活動（アクティビティ）を検出するように構成される。前記回路は、特定のビットレート（例えば、５０Ｍｂｐｓ）を有する信号を検出でき、１００ＭＨｚ〜４００ＭＨｚの同相信号を特定のピーク・ツー・ピーク電圧まで（例えば、１Ｖのピーク・ツー・ピークまで）除去できる。一実施形態において、前記回路は、トランスリニア・ループを形成するように構成された一対のＮＭＯＳデバイスおよび一対のＰＭＯＳデバイスを備え得る。前記回路の第１のノードは、供給電圧（例えば、３．３Ｖ）と基準電圧（例えば、基準接地）との間の電圧レベルで存在するように、構成される。一連の実施形態において、前記第１のノードは、供給電圧と基準接地との中間の電圧レベルで存在するように、構成される。

前記回路は、以下のような一連のさらなる所望の電圧レベルを入手するように、構成され得る。第２のノードにおいて生じた電圧は、第１のノードにおいて生じた電圧および第１のＰＭＯＳデバイス内において生じたゲート／ソース電圧の和に等しくされる。第３のノードにおいて生じた電圧は、第２のノードにおいて生じた電圧と第１のＮＭＯＳデバイス内において生じたゲート／ソース電圧との間の差に等しくされる。第４のノードにおいて生じた電圧は、第３のノードにおいて生じた電圧と第２のＰＭＯＳデバイス内において生じたゲート／ソース電圧との間の差に等しくされる。前記回路は、第１のノードにおいて生じた電圧が、第４のノードにおいて生じた電圧および第２のＮＭＯＳデバイス内において生じたゲート／ソース電圧の和とも等しくなり得るように、構成される。その結果、第１のＰＭＯＳデバイスにおいて生じたゲート／ソース電圧および第２のＮＭＯＳデバイス内において生じたゲート／ソース電圧の和は、第１のＮＭＯＳデバイスにおいて生じたゲート／ソース電圧および第２のＰＭＯＳデバイス内において生じたゲート／ソース電圧の和と等しくなり得る。

一連の実施形態において、第１の電流が、第２のノードにおいて構成され得る第１のＰＭＯＳデバイスのソース端子に付加でき、第２の電流が、第４のノードにおいて構成され得る第２のＮＭＯＳデバイスのソース端子に付加できる。そのため、４つのＭＯＳデバイス全てのチャンネル幅およびチャンネル長さが同じであり、かつ第１の電流が第２の電流に等しい場合、第１のＮＭＯＳデバイスおよび第２のＰＭＯＳデバイス内において生じた電流も第１の電流に等しくなる。そのため、トランスリニア・バッファを、第１のノードにおいて構成されたバッファ入力および第３のノードにおいて構成された低インピーダンスバッファ出力と共に得ることが可能になる。

差分入力（例えば、ＭＯＳＴ ｅＰＨＹバス）からの２つの入力は、第１のノード（これは、第１のＰＭＯＳデバイスおよび第２のＮＭＯＳデバイスの各ゲート端子も共に連結し得る）に連結された第１の入力ノードと、第３のノード（これは、第１のＮＭＯＳデバイスおよび第２のＰＭＯＳデバイスの各ソース端子も共に連結し得る）に連結された第２の入力ノードとにおいて、それぞれ付加され得る。これらの入力上に同相信号が存在する場合、第２のＰＭＯＳデバイスおよび第１のＮＭＯＳデバイス内において生じた電流は一定のままにすることができる。なぜならば、第１のノードにおいて生じた電圧の変化は全て、第３のノードにおいて同一に追跡できるからである。換言すれば、第３のノードにおいて生じた電圧は、第１のノードにおいて生じた電圧に対して同一に変化し得る。従って、第１のＮＭＯＳデバイスおよび第２のＰＭＯＳデバイスの各ドレイン端子において生じた各電圧を不変のままにできる。

一実施形態において、これらの電圧は、第１のＮＭＯＳデバイスのドレイン端子と供給電圧との間に接続された第１のレジスタと、第２のＰＭＯＳデバイスのドレイン端子と基準電圧（例えば、基準接地）との間に接続された第２のレジスタとによって、決定できる。より詳細には、（供給電圧から）第１のレジスタにおける電圧降下により、第１のＮＭＯＳデバイスのゲート端子において生じた電圧の値を決定でき、第２のレジスタにおける（基準電圧への）電圧降下により、第２のＰＭＯＳデバイスのゲート端子において生じた電圧を決定できる。電流が第１のＮＭＯＳデバイスおよび第２のＰＭＯＳデバイス双方、したがって第１のレジスタおよび第２のレジスタ内を流れる場合、この電流の値は、第１の電流に等しく、各レジスタにわたる電圧降下も、第１の電流をレジスタの各値で乗算した値と等しい。加えて、第１のキャパシタンスを第１のレジスタの端子にわたって結合させることができ、第２のキャパシタンスを第２のレジスタの端子にわたって結合させることができ、これにより、フィルタとして機能することが可能な各抵抗負荷／容量性負荷を形成することができる。

差分入力信号が検出回路の第１の入力および第２の入力に付加されると、第１のＮＭＯＳデバイスおよび第２のＰＭＯＳデバイス双方は、そのそれぞれのドレイン端子を通じてそのそれぞれの抵抗負荷／容量性負荷へと流れる電流のスパイクを受け取り得る。これらの電流スパイクは一方向にしか流れないため、フィルタリングされると、第１のＮＭＯＳデバイスのドレイン端子において各ＤＣ電圧をそして第２のＰＭＯＳデバイスにおいて各ＤＣ電圧を生成し得る。ここで、これら２つのＤＣ電圧は同一の値であり、差分入力電圧のサイズに比例する。従って、同相信号入力は、第１のＮＭＯＳデバイスおよび第２のＰＭＯＳデバイスの各ドレイン端子において除去することができ、一方、差分信号は、同一の各ドレイン端子において電圧が上昇するように整流することができる。

別の実施形態において、検出回路は、第１の入力および第２の入力を含む差分入力を有し、出力信号を提供するように構成された出力を有し、その出力信号は、前記差分入力上の差分信号活動を示す。前記検出回路は、その第１の入力に連結された入力を有する第１のバッファと、その第２の入力に連結された入力を有する第２のバッファとを備え得る。第１のバッファは、その出力を提供するように構成された出力デバイスを含み、第２のバッファは、その出力を提供するように構成された出力デバイスを含み、第１のバッファの出力および第２のバッファの出力は、共通の（第１の）ノードに連結される。前記検出回路は、負荷回路をさらに含み、第１のバッファの出力デバイスおよび第２のバッファの出力デバイスは、前記検出回路の差分入力に存在する差分信号を十分に整流し、十分に整流された第１の信号を生成するように構成され、前記負荷回路は、前記検出回路の出力信号が得られるように前記十分に整流された第１の信号をフィルタリングし、これにより、前記検出回路の差分入力において差分信号活動があるか否かを示す。

本発明の上記および他の目的、機能および利点は、以下の発明を実施するための形態を添付図面と共に参照すれば、より完全に理解され得る。

差分入力線上の大きな同相信号の除去をし、かつ、より小さな差分信号を検出する低電流検出回路の一実施形態を示す。 差分入力線上の大きな同相信号の除去をし、かつ、より小さな差分信号を検出する低電流検出回路の別の実施形態を示す。 図２の低電流検出回路と共に用いることが可能であり、この較正回路により前記低電流検出回路の較正が可能になる、較正回路の一実施形態を示す。 較正能力を有する、図２の低電流検出回および図３の較正回路と共に構成される検出回路の一実施形態を示す。 １組の入力信号の電圧波形と、前記入力信号が本発明の原理に従って設計された低電流検出回路の一実施形態の差分入力に付加された場合に結果として得られる出力の電圧波形とを示す。

本発明は多様な改変および代替の形態を受け入れることが可能であるが、図面中、本発明の特定の実施形態を例示目的のために示し、本明細書中詳細に説明する。しかし、本発明の図面および詳細な説明は、本発明を開示された特定の形態に限定することを意図しておらず、それどころか、その意図は、添付の特許請求の範囲によって規定されるような本発明の意図および範囲内に収まる全ての改変、均等物および代替例を網羅することであることが理解されるべきである。標題はひとえに整理目的のためのものであり、記載または請求項を限定または解釈するために用いられることを意図していない点に留意されたい。さらに、本出願全体において、「〜得る」という言葉は、許容的意味合い（すなわち、可能性がある、可能である）で用いられるものであり、強制的意味合い（すなわち、〜なければならない）ではない点に留意されたい。「含む」という言葉およびその派生語は、「含むが、これに限定しない」ということを意味する。「接続される」という用語は、「直接的または間接的に接続される」ということを意味し、「連結される」という用語は、「直接的または間接的に接続される」ということを意味する。

本明細書中用いられる場合「構造型」とは、個々の抵抗素子または所与のプロセスにおいて集積回路上に実装されたレジスタの物理的構造を指す。例えば、所与のＣＭＯＳプロセスにおいて、レジスタを、多様な構造型（例えば、ｎ拡散、ｐ拡散、ｎウェル、ｐウェル、ピンチｎウェル、ピンチｐウェル、ポリシリコンおよび金属を含み得る）のうちの１つとなるように実装することができる。集積回路上で構成する場合、単一の「抵抗」を単一のレジスタとして、または各個々のレジスタは異なる構造型であってもよい２つ以上の共に接続されたレジスタとして構築すればよい。２つ以上のレジスタで構築される場合、抵抗の公称値は、当該抵抗を構成するレジスタの公称値の和と等しくてもよい。「レジスタストリング」とは、直列接続された抵抗を指し、これらの抵抗の端子において接続タップが利用可能である。同様に、「キャパシタンス」とは、単一のコンデンサとしてまたは２つ以上の共に接続されたコンデンサとして構築され得る。２つ以上のコンデンサで構築される場合、キャパシタンスの公称値は、当該キャパシタンスを構成するコンデンサの公称値の和に等しくすることができる。

さらに、本明細書中用いられる場合「トランスリニア・ループ」という用語は、非線形デバイス（例えば、電圧対電流の関係が非線形であるデバイス（例えば、トランジスタデバイス））を備える回路を指し、これらの非線形デバイスは、入力内に流れる入力電流および出力内に流れる出力電流の相互関係が線形になるような入力および出力を有する回路を形成するように、構成される。換言すれば、トランスリニア・ループは、構造の出力電流および構造の入力電流に関連する線形伝達関数により、当該構造の出力電流を入力電流を用いて線形制御され得るような構造に配置された非線形デバイスを備え得る。従って、トランスリニア・ループを、個々に非線形の電圧対電流特性を示すデバイス（例えば、ＣＭＯＳトランジスタ・デバイス）を備える線形電流モード回路とみなすことができる。

図１は、差分入力線１５０および１５２に付加されるより小さな差分信号を検出しつつ、同一の組の差分入力線１５０および１５２上の大きな同相信号の除去をするように動作可能な低電流検出回路１００の一実施形態を示す。このように構成されると、回路１００は、撚り線バス上の活動を検出（例えば、ＭＯＳＴネットワークのｅＰＨＹ（電気物理層）線上の活動を検出）し、ＭＯＳＴネットワークをウェークアップさせるように、動作することができる。回路１００は、特定のビットレート（例えば、５０Ｍｂｐｓ）を有する信号を検出するように構成可能であり、第１の特定の周波数（例えば、１００ＭＨｚ）〜第２の特定の周波数（例えば、４００ＭＨｚ）で、最高特定のピーク・ツー・ピーク電圧（例えば、１Ｖピーク・ツー・ピーク）までの同相信号の除去をなし得る。

一実施形態において、前記回路は、図１に示すようなトランスリニア・ループを形成するように構成された第１のトランジスタ（例えば、ＰＭＯＳデバイス１１０）、第２のトランジスタ（例えば、ＮＭＯＳデバイス１１２）、第３のトランジスタ（例えば、ＮＭＯＳデバイス１１８）および第４のトランジスタ（例えば、ＰＭＯＳデバイス１２０）を備え得る。回路１００の第１のノード１３０は、供給電圧Ｖｄｄ（例えば、３．３Ｖ）と基準電圧信号（例えば、基準接地）との間の電圧レベルにおいて存在するように、構成され得る。図１に示す実施形態において、第１のレジスタ１０４および第２のレジスタ１０６のそれぞれの値は、ノード１３０において所望の電圧を生じさせるように指定され得る。ノード１３０は、供給電圧Ｖｄｄと基準接地とのおよそ中間に存在するように、設定され得る。回路１００への差分入力信号は、入力ノード１５０および１５２において付加され得、入力ノード１５０および１５２は、それぞれコンデンサ１０２および１２６を介してノード１３０および１３６にそれぞれ連結され得る。ＮＭＯＳデバイス１１８およびＰＭＯＳデバイス１２０はそれぞれ、そのそれぞれのドレイン端子において付加されるそれぞれの負荷回路を持ち得る。例えば、コンデンサ１２４に並列接続されるレジスタ１１６は、ＶｄｄとＮＭＯＳデバイス１１８のドレイン端子との間の負荷回路となり得、コンデンサ１２８に並列接続されたレジスタ１２２は、ＰＭＯＳデバイス１２０のドレイン端子と基準接地との間の負荷回路であり得る。１組の実施形態において、回路１００の出力１５４は、ＰＭＯＳデバイス１２０のドレイン端子において構成され得る。別の実施形態において、ＮＭＯＳデバイス１１８のドレイン端子（レジスタ１１６およびコンデンサ１２４を備え得る負荷回路への連結）は、入力Ｉｎ１５０およびＩｎｘ１５２における差分入力信号の存在も示すことができるため、回路１００の出力１５４は、ＮＭＯＳデバイス１１８のドレイン端子において同様に構成され得る（ただし、このような構成が所望される場合）。

回路１００は、一連の所望の電圧レベルを以下のようにして入手するように、構成可能である。第２のノード１３２において生じた電圧は、第１のノード１３０において生じた電圧および第１のＰＭＯＳデバイス１１０において生じたゲート／ソース電圧（Ｖ_GS）の和に等しくてもよい。第３のノード１３６において生じた電圧は、第２のノード１３２において生じた電圧と、第１のＮＭＯＳデバイス１１８内において生じたＶ_GSとの差に等しくてもよい。第４のノード１３４において生じた電圧は、第３のノード１３６において生じた電圧と、第２のＰＭＯＳデバイス１２０内において生じたＶ_GSとの間の差に等しくてもよい。回路１００は、第１のノード１３０において生じた電圧が第４のノード１３４において生じた電圧と第２のＮＭＯＳデバイス１１２内において生じたＶ_GSとの和にも等しくなるように、さらに構成してもよい。その結果、第１のＰＭＯＳデバイス１１０において生じたＶ_GSと第２のＮＭＯＳデバイス１１２において生じたＶ_GSとの和を、第１のＮＭＯＳデバイス１１８において生じたＶ_GSと第２のＰＭＯＳデバイス１２０において生じたＶ_GSとの和に等しくなり得る。

第１の電流源１０８は、第１の電流Ｉ₁を第１のＰＭＯＳデバイス１１０のソース端子に付加するように構成されてもよく、第２の電流源１１４は、第２の電流Ｉ₂を第２のＮＭＯＳデバイス１１２のソース端子に付加するように構成可されてもよい。．従って、４つのＭＯＳデバイス（すなわち、デバイス１１０、１１８、１２０、および１１２）全てのチャンネル幅（Ｗ）およびチャンネル長さ（Ｌ）が同一であり、かつＩ₁がＩ₂に等しい場合、第１のＮＭＯＳデバイス１１８内において生じた電流の大きさ、第２のＰＭＯＳデバイス１２０内において生じた電流の大きさは、どちらもＩ₁に等しい。そのため、トランスリニア・バッファを第１のノード１３０において構成されたバッファ入力および第３のノード１３６において構成された低インピーダンスバッファ出力と共に得ることができる。同相信号が入力端子１５０および１５２上に存在する場合、第１のノード１３０において生じた電圧の変化を第３のノード１３６において同じように追跡することができるため、第２のＰＭＯＳデバイス１２０内および第１のＮＭＯＳデバイス１１８内において生じた電流は一定のままにすることができる。換言すれば、第３のノード１３６において生じた電圧は、第１のノード１３０において生じた電圧と同じように変化し得る。従って、第１のＮＭＯＳデバイス１１８および第２のＰＭＯＳデバイス１２０のそれぞれのドレイン端子において生じたそれぞれの電圧を不変のままとなり得る。

従って、図１に示す実施形態における電圧関係を以下の電圧方程式によってまとめることができる。
（１）Ｖ₁₃₂＝Ｖ₁₃₀＋Ｖ_GS110
（２）Ｖ₁₃₆＝Ｖ₁₃₂−Ｖ_GS118＝Ｖ₁₃₀＋Ｖ_GS110−Ｖ_GS118
（３）Ｖ₁₃₄＝Ｖ₁₃₆−Ｖ_GS120＝Ｖ₁₃₀＋Ｖ_GS110−Ｖ_GS118−Ｖ_GS120
（４）Ｖ₁₃₀＝Ｖ₁₃₄＋Ｖ_GS112、
上記式から、以下が成り立つ。
（５）Ｖ_GS110＋Ｖ_GS112＝Ｖ_GS118＋Ｖ_GS120
上記式において、Ｖ_xは、ノード「ｘ」において生じた電圧を表し（例えば、Ｖ₁₃₀は、ノード１３０において生じた電圧を表し）、Ｖ_GSxは、ＭＯＳデバイス「ｘ」において生じたゲート／ソース電圧を表す（例えば、Ｖ_GS110は、ＰＭＯＳデバイス１１０において生じたゲート／ソース電圧を表す）。

撚り対線からの入力（例えば、ＭＯＳＴネットワークにおけるｅＰＨＹ入力）は、差分入力Ｉｎ１５０およびＩｎｘ１５２として構成することができ、Ｉｎ１５０はコンデンサ１０２を介してトランスリニア・バッファの入力１３０に連結され、Ｉｎｘ１５２はコンデンサ１２６を介してトランスリニア・バッファの出力１３６に連結される。上述したように、同相信号が入力Ｉｎ１５０およびＩｎｘ１５２に付加された場合、Ｖ₁₃₀の変化と共にＶ₁₃₆も同一に変化し得るため、ＮＭＯＳデバイス１１８およびＰＭＯＳデバイス１２０内において生じた電流は一定のままの状態にすることができる。ノード１３８および１５４において生じたそれぞれの電圧（ここで、ノード１５４は電流検出回路１００の出力も示す）は、以下の電圧において不変のままの状態にすることができる。
（６）Ｖ₁₃₈＝Ｖｄｄ−Ｉ₁₀₈＊Ｒ₃、および
（７）Ｖ₁₅₄＝Ｉ₁₀₈＊Ｒ₄、
ここで、Ｉ₁₀₈は、電流１０８の値（すなわち、Ｉ１）を表し、Ｒ３およびＲ４は、それぞれレジスタ１１６および１２２を表す。

そのため、差分信号が入力Ｉｎ１５０およびＩｎｘ１５２に付加されると、ＮＭＯＳデバイス１１８およびＰＭＯＳデバイス１２０はどちらも、そのドレイン端子からそのそれぞれのドレイン抵抗／容量性負荷回路（これら回路は、レジスタ１１６およびコンデンサ１２４と、レジスタ１２２およびコンデンサ１２８とをそれぞれ含む）へと流れる電流スパイクを受け取ることができる。しかし、これらの電流スパイクは一方向にしか流れないため、フィルタリングを受けると、ノード１３８においてＤＣ電圧Ｖ₁₃₈をそしてノード１５４においてＤＣ電圧Ｖ₁₅₄を生成し得る。ＤＣ電圧Ｖ₁₃₈およびＤＣ電圧Ｖ₁₅₄はそれぞれ、差分入力電圧のサイズに比例させることができる。その結果、ノード１３８および１５４における電圧増加を引き起こす差分信号を整流しつつ、ノード１３８および１５４において同相信号入力を除去することが可能になる。そのため、回路１００は、ノード１５４において設けられた検出信号により同相信号を同時に除去しつつ、入力Ｉｎ１５０と入力Ｉｎｘ１５２との間に付加された小さな差分入力を検出するように動作し得る。

検出回路１００は非対称構造であるため、入力Ｉｎ１５０におけるインピーダンスおよび入力Ｉｎｘ１５２におけるインピーダンスを相互に異なっていてもよい。そのため、場合によっては、これら２つの入力インピーダンスの間の実際の差に応じて、データ伝送時において検出回路１００を通じてエラーが発生する可能性が出てくる。しかし、より対称な構造を設計することで、差分入力において見られるそれぞれの入力インピーダンスの差から発生し得るデータ伝送エラーの可能性を回避することができる。図２は、本発明の原理に従って設計された低電流活動検出器の別の実施形態を示す。図１に示す実施形態中における単一のバッファを用いたアプローチの代わりに、２つのバッファを用いて検出回路２００を実装して、より対称な構造にすることができる。従って、検出回路２００を、そのそれぞれの差分入力において整合インピーダンスを有するように構成することができる。

図２に示すように、検出回路２００は、トランジスタ・デバイス２０４、２０６、２０８および２１０を備え得る第１のバッファと、ランジスタ・デバイス２１６、２１８、２２０および２２２を備え得る第２のバッファと共に構成することができる。検出回路２００の差分入力Ｉｎ２５０およびＩｎｘ２５２は、コンデンサ２０２を介して第１のバッファの入力２３８に、そしてコンデンサ２０３を介して第２のバッファの入力２４６にそれぞれ連結することができる。これら２つのバッファのそれぞれの出力を共に結んで、図示のようなノード２４２を形成することができる。１組の実施形態において、出力ノード２５４と第１の電圧基準（例えば、基準接地）との間で連結されたレジスタ２２８およびコンデンサ２３０を備える抵抗／容量性負荷回路により、トランジスタ２１０および２１８のそれぞれのドレイン端子を検出回路２００の出力Ｏｕｔ２５４を形成するように共に連結することができる。別の実施形態において、検出回路２００の出力Ｏｕｔ２５４は、出力ノード２５４と供給電圧（例えば、供給電圧Ｖｄｄ）との間に連結されたレジスタ２２８およびコンデンサ２３０を備えるものと同様に、トランジスタ２０８および２１６のそれぞれのドレイン端子を抵抗／容量性負荷回路と共に連結することにより、形成することができる。

負荷回路は、以下にさらに説明するように、平滑化フィルタとして機能することができる。ノード２３８においてＶ_refの値を有する電圧を確立するように、第１のレジスタ２３４を特定の第２の基準電圧Ｖ_refとノード２３８との間に連結することができる。同様に、ノード２４６においてＶ_refの値を有する電圧を確立するように、第２のレジスタ２３２を基準電圧Ｖｒｅｆとノード２４６との間に連結することができる。１組の実施形態において、Ｖｄｄの値の半分の値を持つようにＶ_refを指定することができる。最後に、電流源２１２、２１４、２２４および２２６は、それぞれの電流を図示のようにトランジスタデバイス２０４、２０６、２２０および２２２のそれぞれのドレイン端子に供給するように、構成することができる。検出回路２００は、以下にさらに説明するように、検出回路２００の較正が可能なように、スイッチＳＷ₁〜ＳＷ₆と共に構成することができる。検出回路２００の通常動作時は、スイッチＳＷ₁〜ＳＷ₆は、図２に示すような位置にあるものと仮定される。

検出回路２００は、検出回路１００の動作原理と同様の原理に従って動作することができる。上述したように、差分入力Ｉｎ２５０およびＩｎｘ２５２は、ＭＯＳＴ ｅＰＨＹバス線を表し得、例えば、ノード２３８および２５６に連結され得る。ノード２３８および２５６は、やはり上述したように、２つのバッファのそれぞれの入力に対応することができる。

同相信号での動作

以下、同相信号（例えば、同相電圧信号）が入力Ｉｎ２５０およびＩｎｘ２５２に付加された場合（すなわち、各入力における信号（およびよって各入力における電圧）が任意の時点において同一の値を有する場合））の検出回路２００の動作について説明する。しかし、簡潔にするために、検出回路２００は対称構造であるため、検出回路２００の片側（この場合、Ｉｎ２５０によって駆動される側）の動作について説明すれば十分である。従って、検出回路のＩｎｘ２５２によって駆動される側も同様に動作し、これにより、検出回路２００の全体的動作が得られる。従って、（回路２００の各側にある）以下の構成要素対を相互に対応するものとしてみなすことができる（すなわち、ＮＭＯＳデバイス２０４および２２０、ＮＭＯＳデバイス２０８および２１６、ＰＭＯＳデバイス２０６および２２２、ＰＭＯＳデバイス２１０および２１８、電流源２１２および２２４、電流源２１４および２２６、ならびにレジスタ２３４および２３２）。従って、当業者であれば、検出回路２００の片側に含まれる構成要素のうち任意のものの動作は、検出回路２００の他方側に含まれる対応する構成要素の動作と同一であり得ることを理解するであろう。

１組の実施形態において、第１の電流Ｉ₁は、電流源２１２によってＮＭＯＳデバイス２０４へ提供され得、第１の電流Ｉ₁に等しい値を有する第２の電流Ｉ₂は、電流源２１４によってＰＭＯＳデバイス２０６へ提供され得る。ノード２３８および２４６において電圧レベルＶ_refが確立された場合、レジスタ２３４およびレジスタ２３２内を流れる電流は無くなる。ＮＭＯＳトランジスタ２０４および２０８は、チャンネル幅対チャンネル長さの比（Ｗ／Ｌ）が同一になるように構成され得、ＰＭＯＳトランジスタ２０６および２１０も、チャンネル幅対チャンネル長さの比が同一になるように構成され得る。その結果、Ｉ₁がＩ₂と同じ大きさである場合、ＮＭＯＳデバイス２０４およびＰＭＯＳデバイス２０６ならびにＮＭＯＳデバイス２０８およびＰＭＯＳデバイス２１０内を流れる電流は、同じ大きさ（この場合、Ｉ₁）であり得る。そのため、ノード２４０において生じた電圧（Ｖ₂₄₀）は、共に結ばれているＮＭＯＳデバイス２０４のゲート端子およびドレイン端子により、Ｖ_refおよびＶ_GS204の和（これは、ＮＭＯＳデバイス２０４において生じたゲート／ソース電圧である）に等しくなり得る。ノード２４２において生じた電圧（Ｖ₂₄₂）は、Ｖ₂₄₀とＶ_GS208との間の差（これは、ＮＭＯＳデバイス２０８において生じたゲート／ソース電圧である）に等しい値を有し得る。換言すれば、ノード２４２において生じた電圧（Ｖ₂₄₂）は、Ｖ_refに等しくてもよい。

上述したように、検出回路２００は対称構造であるため、Ｉｎｘ２５２によって駆動される前記回路の側に同一の分析を行うことができ、その結果、ＮＭＯＳデバイス２１６および２２０ならびにＰＭＯＳデバイス２１８および２２２を通じて流れる同一の大きさの電流（この場合、Ｉ₃）を通じて、ノード２４２においてＶ_refを維持することができる（ただし、Ｉ₄がＩ₃と同じ大きさの電流である場合）。トランジスタデバイス２０８、２１６、２１０および２１８のソースは共に結ばれているため、検出回路２００中を流れる差分電流は無く、ＰＭＯＳデバイス２１０およびＰＭＯＳデバイス２１８からのそれぞれの電流は、結果的にレジスタ２２８を通って基準接地へと流れるＤＣ電流（この場合、Ｉ₁＋Ｉ₃）となり得、これにより、出力ノード２５４における電圧は不変となる。従って、検出回路２００は、同相信号を除去するように動作し得る。

差分信号での動作

以下、差分信号がＩｎ２５０およびＩｎｘ２５２に付加された場合の検出回路２００の動作について説明する。換言すれば、Ｉｎ２５０に付加される信号（例えば、電圧信号）は、Ｉｎｘ２５２に付加される信号と異なる大きさであり得る。この例において、Ｉｎ２５０における信号をＩｎｘ２５２における信号よりも高いものと仮定する。Ｉｎ２５０における信号レベルがＩｎｘ２５２における信号レベルよりも高くなった場合、ＮＭＯＳデバイス２０８のゲート端子（すなわち、ノード２４０）における電圧およびＰＭＯＳデバイス２１０のゲート端子における電圧がどちらとも上昇し得、ＮＭＯＳデバイス２１６のゲート端子（すなわち、ノード２４４）における電圧レベルおよびＰＭＯＳデバイス２１８のゲート端子における電圧レベルはどちらも低下し得る。その結果、電流ｉｎＮＭＯＳデバイス２０８内の電流が上昇し、ＰＭＯＳデバイス２１０内の電流が低下し、ＮＭＯＳデバイス２１６内の電流が低下し、ＰＭＯＳデバイス２１８内の電流が上昇し、その結果、電流がＮＭＯＳデバイス２０８からＰＭＯＳデバイス２１８へとさらに流れ、ノード２５４を通じてレジスタ２２８内へと流れ込む。ＮＭＯＳデバイス２０８およびＰＭＯＳデバイス２１８内における電流上昇は、ＮＭＯＳデバイス２１６およびＰＭＯＳデバイス２１０内における電流低下よりも高くなり得、その結果、Ｏｕｔ２５４における電圧は、差分入力信号のレベル（すなわち、差分入力信号レベル）に応じて変化する。レジスタ２２８およびコンデンサ２３０を備える抵抗／容量性負荷は、Ｏｕｔ２５４における出力信号の変化をフィルタリングするように動作し得、これにより、Ｉｎ２５０およびＩｎｘ２５２における差分信号活動の検出の間一定のＤＣ電圧が得られる。

上述したように、検出回路２００は構造が対称であるため、検出回路２００は、差分信号に起因してＩｎｘ２５２における電圧がＩｎ２５０における電圧よりも高くなった場合、今まで述べてきたような様態と同様の様態で動作することができる。Ｉｎｘ２５２における信号レベルがＩｎ２５０における信号レベルよりも高くなった場合、ＮＭＯＳデバイス２１６のゲート端子（すなわち、ノード２４４）における電圧と、ＰＭＯＳデバイス２１８のゲート端子における電圧とはどちらとも上昇し得、ＮＭＯＳデバイス２０８のゲート端子（すなわち、ノード２４０）における電圧レベルと、ＰＭＯＳデバイス２１０のゲート端子における電圧レベルとはどちらとも低下し得る。その結果、ＮＭＯＳデバイス２１６内の電流が上昇し得、ＰＭＯＳデバイス２１８内の電流が低下し得、ＮＭＯＳデバイス２０８内の電流が低下し得、ＰＭＯＳデバイス２１０内の電流が上昇し得、その結果、電流がＮＭＯＳデバイス２１６からＰＭＯＳデバイス２１０へと流れ、ノード２５４を通じてレジスタ２２８内へと流れ込む。ＮＭＯＳデバイス２１６およびＰＭＯＳデバイス２１０内での電流上昇は、ＮＭＯＳデバイス２０８およびＰＭＯＳデバイス２１８内での電流低下よりも高くなり得、その結果、Ｏｕｔ２５４における電圧は、差分入力信号に応じて変化する。

そのため、検出回路２００は、２つのバッファを用いて差分入力信号を十分に整流し、同相信号を除去しつつ（すなわち、同相信号が差分入力に付加された場合に検出信号を生成せずに）検出回路の入力における差分信号活動を示す検出信号を提供するように、動作することができる。図１からの検出回路１００とは対照的に、検出回路２００は、同一差分信号に対してより高い出力電圧振幅を生成し得、また、差分入力Ｉｎ２５０およびＩｎｘ２５２における整合インピーダンスに起因して、データ伝送の間のエラーを無くし得る。しかし、検出回路２００の構造を対称でありかつ整合トランジスタデバイスおよび電流源を含む物として特徴付けてきたが、製造の間において完全に整合した構成要素を達成するのは困難な場合がある点に留意されたい。そのため、同相信号が入力Ｉｎ２５０およびＩｎｘ２５２に付加された際、Ｏｕｔ２５４における出力電圧は、完全に不変の状態ではない場合がある。その場合、入力Ｉｎ２５０およびＩｎｘ２５２に付加された差分信号が無い場合でも、入力Ｉｎ２５０およびＩｎｘ２５２における差分活動を示すＯｕｔ２５４が発生する場合がある。

製造プロセスから発生し得る任意の構成要素の不整合を修正するための１つの可能なソリューションとして、使用前に検出回路２００を較正する方法がある。図３は、較正回路３００を示す。較正回路３００を検出回路２００のスイッチＳＷ１〜ＳＷ６と共に用いて、検出回路２００を較正することができる。１組の実施形態において、検出回路２００の出力を（図３に示すように）較正回路３００の入力に連結して、図４に示すような検出回路４００を得ることができる。従って、ここで、検出回路４００は、検出回路２００および較正回路３００を含むことができ、較正回路３００の出力は、検出回路４００の実際の検出出力となることができる。このようにして、各検出回路を製造し、システムにおいて構成し、システム電源を入れる前に毎回較正するかまたは通常動作時において必要に応じて定期的に較正することができ、これにより、現在のシステム条件に適合して、システム条件に関係無く動作を正確にすることができる。

前記検出回路の較正は、以下のようにして行うことができる。内部に検出回路４００が構成されたシステムの電源を入れた後、検出回路２００内のスイッチＳＷ₁〜ＳＷ₆の極性を、図２に示す位置から変化してもよい。そのため、スイッチＳＷ₁、ＳＷ₂、ＳＷ₄およびＳＷ₅を開き、スイッチＳＷ₃およびＳＷ₆を閉じ、入力Ｉｎ２５０およびＩｎｘ２５２における信号がノード２３８および２４６にそれぞれ結合することを回避してもよい。換言すれば、上述したスイッチの極性を変化させることにより、Ｉｎ２５０およびＩｎｘ２５２において存在し得る同相入力信号または差分入力信号を全てノード２３８および２４６からそれぞれ結合解除する。その結果、ノード２３８およびノード２４６を強制的にＶ_refに等しい電圧レベルで存在させ得る。検出回路２００内の構成要素が不整合である場合（例えば、ＮＭＯＳデバイス２０４がＮＭＯＳデバイス２０８と同じＷ／Ｌを持っていない場合、電流源２１２および２１４が完全に同じ電流を提供していない場合など）、トランジスタ・デバイス２０８、２１０、２１６および２１８のゲートにおける電圧レベルは同一にすることができず、上述した検出回路２００の差分信号動作毎に、電流がノード２４２にわたって１つのバッファから他方のバッファへと流れ得る。ただし、この場合、影響を受けるトランジスタ・デバイスのうちのいずれかのゲートにおける電圧変化は、Ｉｎ２５０とＩｎｘ２５２との間の電圧差に起因するのではなく、構成要素の不整合により検出回路２００の構造に発生した非対称に起因する。その結果、名目上は同相信号がノード２３８および２４６に付加された場合でも、Ｏｕｔ２５４において電圧変化が発生し得る。

続いて、較正回路３００内のスイッチの極性を図３に示す位置から変更した場合（すなわち、スイッチＳＷ₇およびＳＷ₈を閉じ、スイッチＳＷ₉を開いた場合）、コンデンサ３０４をＯｕｔ２５４において生じた電圧まで充電し得る。あるいは、同じ結果を得るために、較正回路３００内のスイッチの極性を、検出回路２００内のスイッチの極性の変更の前または検出回路２００内のスイッチの極性の変更と同時に、図３に示す位置から変更してもよい。コンデンサ３０４をＯｕｔ２５４における電圧レベルまで充電した後、スイッチＳＷ₇およびＳＷ₈を再度開いてもよく、その後、スイッチＳＷ９を閉じてもよく、その結果、Ｏｕｔ２５４に現れた電圧をコンデンサ３０４上に保存する。その後、検出回路２００内のスイッチを再度図２に示す位置に変更してもよく、検出回路４００は通常の動作を開始し得る。コンデンサ３０４において保存された電圧は、入力Ｉｎ２５０およびＩｎｘ２５２における入力信号が無い場合に静止電流がＲ３内に流れた結果出力Ｏｕｔ２５４において発生し得る「静止電圧」を表す。この静止電圧は、検出回路２００内部の構成要素が完全に整合していない場合にも、さらに影響を受け得る。通常動作時においてこの静止電圧を検出２００の出力から減算することにより、検出信号からエラーを無くすことができる。図３に示すように、通常動作時において、コンデンサ３０４上に保存された静止電圧を回路３０２を用いて検出回路２００の出力から減算することができ、その後、回路３０２の出力を検出回路４００の出力において用いて、入力線Ｉｎ２５０およびＩｎｘ２５２上の差分信号活動を示すことができる。

１組の実施形態において、Ｉｎ２５０およびＩｎｘ２５２に連結された信号線上の信号活動として検出回路４００によって検出され得る最低レベルの差分信号または電圧を決定し得るビルトイン・オフセットまたは閾値電圧を回路３０２内に付加することにより、検出回路４００の感度も指定することができる。例えば、回路３０２は、Ｏｕｔ２５４における信号レベルがコンデンサ３０４上に保存された静止電圧と特定の閾値電圧との和に等しい合計電圧を上回った場合のみに、その検出出力のトグルを開始するように構成することができる。例えば、閾値電圧を１００ｍＶに設定してもよく、その場合、検出回路４００は１００ｍＶよりも低い差分信号は検出せず、これにより、Ｉｎ２５０およびＩｎｘ２５４に連結された差分信号線上の特定量のノイズを許し、このようなノイズは、これらの信号線上の有効信号活動として検出されなくなる。

図５は、図１に示す低電流検出回路１００に入力信号が付加された場合の１組の入力信号５０２および５０４の電圧波形と、その結果得られた出力の電圧波形５１０とを示し、本発明の原理に従って設計された低電流検出回路の少なくとも一実施形態の動作の一例を示す。図５中の出力波形５１０によって示すように、同相信号５０２（この場合、１Ｖのピーク・ツー・ピーク同相モードの電圧）が検出回路１００の入力Ｉｎ１５０に付加され、同一の同相信号５０４が検出回路１００の入力Ｉｎｘ１５２に付加された場合、検出回路１００の出力Ｏｕｔ１５４は、その電圧レベルにおいて顕著な変化を示さず、そのため、同相信号を除去する。電圧波形５０６および５０８に示すように差分信号を同相信号に付加した後、検出回路の出力は上昇し、一定レベルに留まり、その間、差分信号活動が入力Ｉｎ１５０およびＩｎｘ１５２上に存在している。その結果、差分信号活動の存在が示される。

上記の実施形態についてかなり詳細に説明してきたが、他のバージョンも可能である。当業者にとって、上記開示を深く理解すれば、多数の変更および改変が明らかである。以下の請求項は、このような変更および改変を全て包含するものとして解釈されることが意図される。本明細書中用いられる標題はひとえに整理目的のためのものであり、本明細書中記載の説明または本明細書に添付されている請求項を限定することを意味していない点に留意されたい。

Claims (15)

1. 差分信号の存在を検出する検出器であって、当該検出器は、
   第１の入力および第２の入力を含む差分入力と、
   前記検出器の出力信号を生じる出力であって、前記出力信号は前記差分入力の差分信号の存在を示すものである、前記出力と、
   前記検出器の前記第１の入力に連結された入力を有するバッファであって、前記バッファは前記バッファの出力を提供するように構成された出力デバイスを含み、且つ、前記バッファの前記出力は前記検出器の前記第２の入力に連結されている、バッファと
   を備え、
   前記バッファの前記出力デバイスは、前記差分入力において存在する差分入力信号を半波整流し、半波整流された第１の信号を生成するように、構成され、
   前記検出器は、前記出力信号を生成するように、前記半波整流された第１の信号をフィルタリングするように構成されて成る、
   検出器。
2. 前記バッファの前記入力および前記バッファの前記出力は、同相信号が前記検出器の前記差分入力に付加された際に、前記バッファの前記入力に生じる入力電圧を追跡する入力電圧を前記バッファの前記出力に有するように構成されて成る、請求項１に記載の検出器。
3. 前記差分入力は、撚り対線バス上の前記差分信号の存在を検出するように前記撚り対線バスに連結される、請求項１に記載の検出器。
4. 前記バッファは、第１のＮＭＯＳデバイスおよび第２のＮＭＯＳデバイスと、第１のＰＭＯＳデバイスおよび第２のＰＭＯＳデバイスとを備え、前記バッファの前記出力デバイスは、前記第１のＮＭＯＳデバイスおよび前記第１のＰＭＯＳデバイスを備える、請求項１に記載の検出器。
5. 前記第１のＮＭＯＳデバイス、前記第２のＮＭＯＳデバイス、前記第１のＰＭＯＳデバイスおよび前記第２のＰＭＯＳデバイスは、トランスリニア・ループを形成するように構成される、請求項４に記載の検出器。
6. 前記第１のＰＭＯＳデバイス内において生じるゲート／ソース電圧と、前記第２のＮＭＯＳデバイス内において生じるゲート／ソース電圧との和は、前記第１のＮＭＯＳデバイスにおいて生じるゲート／ソース電圧と、前記第２のＰＭＯＳデバイスにおいて生じるゲート／ソース電圧との和に等しい、請求項４に記載の検出器。
7. 前記第１のＮＭＯＳデバイスおよび前記第２のＰＭＯＳデバイスは、前記第１のＰＭＯＳデバイスのソース端子に付加される第２の電流の値と等しい第１の値を有する電流を伝導させるように構成され、前記第１の値は、前記第２のＮＭＯＳデバイスのソース端子に付加される第３の電流の値とさらに等しい、請求項４に記載の検出器。
8. 前記バッファの前記入力において生じる電圧は、供給電圧と基準電圧との間の電圧差の半分である、請求項１に記載の検出器。
9. 差分信号の存在を検出する方法であって、
   差分入力信号を受信することと、
   前記差分入力信号によってバッファの入力および出力を駆動することと、
   前記差分入力信号により前記バッファの前記入力および前記出力を前記駆動することに応答して、前記出力バッファは、前記差分入力信号を半波長整流して、半波整流された信号を生成することと、
   前記差分入力信号の大きさに比例する出力が得られるように前記半波整流された信号をフィルタリングして、差分信号の存在を示すことと、
   を含む、方法。
10. 同相入力信号を受信することと、
    前記バッファの前記入力および前記出力を前記同相入力信号により駆動することと、
    第１の電圧を前記バッファの前記出力において生じさせ、かつ第２の電圧を前記バッファの前記入力において生じさせることであって、前記第２の電圧は、前記第１の電圧を追跡することと、
    をさらに含み、
    前記追跡することに応答して、前記バッファの出力段において生じた電流は整流せず、これにより、前記同相入力信号を除去する、
    請求項９に記載の方法。
11. 前記バッファの前記入力を前記駆動することは、前記バッファの入力段として構成された第１のＰＭＯＳデバイスおよび第１のＮＭＯＳデバイスのそれぞれのゲート端子に前記差分入力信号の残りの部分を付加することを含み、
    前記バッファの前記出力を前記駆動することは、前記バッファの前記出力を前記バッファの前記出力段に備えられる第２のＮＭＯＳデバイスおよび第２のＰＭＯＳデバイスのそれぞれのソース端子に駆動する前記差分入力信号の前記部分を付加することを含み、
    前記第１のＮＭＯＳデバイス、前記第２のＮＭＯＳデバイス、前記第１のＰＭＯＳデバイスおよび前記第２のＰＭＯＳデバイスは、トランスリニア・ループを形成するように構成され、
    前記半波整流された信号をフィルタリングすることは、前記第２のＰＭＯＳデバイスのドレイン端子において前記出力を提供することを含む、
    請求項９に記載の方法。
12. 差分信号線上の差分信号の存在を検出するための低電流回路であって、
    トランスリニア・ループを形成する第１のＮＭＯＳデバイスおよび第２のＮＭＯＳデバイスならびに第１のＰＭＯＳデバイスおよび第２のＰＭＯＳデバイスを備え、前記第１のＰＭＯＳデバイスおよび前記第２のＮＭＯＳデバイスのそれぞれのゲート端子は、前記トランスリニア・ループの入力を形成するように第１のノードに連結され、前記第１のＮＭＯＳデバイスおよび前記第２のＰＭＯＳデバイスのそれぞれのソース端子は、前記トランスリニア・ループの出力を形成するように第２のノードに連結されており、
    前記差分信号線に連結するように構成された差分入力を備え、その差分入力には前記第１のノードに連結された第１の入力および前記第２のノードに連結された第２の入力が含まれ、
    前記第１のＰＭＯＳデバイスにおいて生じたゲート／ソース電圧（Ｖ _GS ）と前記第２のＮＭＯＳデバイスにおいて生じたゲート／ソース電圧（Ｖ _GS ）との和が、前記第１のＮＭＯＳデバイスにおいて生じたゲート／ソース電圧（Ｖ _GS ）と前記第２のＰＭＯＳデバイスにおいて生じたゲート／ソース電圧（Ｖ _GS ）との和に等しくするように構成された制御回路を備え、
    出力を備え、その出力は、前記第２のＰＭＯＳデバイスのドレイン端子、または、前記第１のＮＭＯＳデバイスのドレイン端子のうちの１つに構成されており、
    前記出力において生じるＤＣ電圧は、前記低電流回路の前記第１の入力と前記低電流回路の前記第２の入力との間の電圧差のサイズに比例するよう構成された、低電流回路。
13. 前記低電流回路の前記第１の入力と前記第１のノードとの間に連結された第１のコンデンサと、前記低電流回路の前記第２の入力と前記第２のノードとの間に連結された第２のコンデンサとをさらに備える、請求項１２に記載の低電流回路。
14. 供給電圧と前記第１のＮＭＯＳデバイスのドレイン端子との間に連結された第１の負荷回路と、前記第２のＰＭＯＳデバイスの前記ドレイン端子と基準電圧との間に連結された第２の負荷回路とをさらに備える、請求項１２に記載の低電流回路。
15. 前記第１のＰＭＯＳデバイスのソース端子および前記第１のＮＭＯＳデバイスのゲート端子に連結された第３のノードと、
    前記第２のＮＭＯＳデバイスのソース端子および前記第２のＰＭＯＳデバイスのゲート端子に連結された第４のノードと、
    第１の電流を前記第３のノードに付加するように構成された第１の電流源と、
    第２の電流を前記第４のノードに付加するように構成された第２の電流源と、
    をさらに備え、
    前記第１のＮＭＯＳデバイスにおいて生じた電流および前記第２のＰＭＯＳデバイスにおいて生じた電流は、前記第１の電流の値と等しい値を有する、
    請求項１２に記載の低電流回路。

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