JP5259182B2 - 直角位相オフセット電力増幅器 - Google Patents

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Description

本発明は、マイクロ波周波数送信機で使用されるマイクロ波周波数電力増幅器に関し、さらに詳細には、改善された効率及び直線性を達成する装置及び方法に関する。
背景技術
当該技術分野で既知のように、過去数年にわたる商用の電気通信システム及び軍用の電気通信システムは、デジタル変調技法を使用する傾向を示してきた。これらのデジタルシステムは、引き続き費用効率を維持するために、高密度の搬送周波数を取り扱う能力を必要とする。さらに宇宙ベースのシステムの傾向によって、高効率の制約条件及び重量最小化の制約条件が課される。電力増幅器は、上記仕様に準拠しなければならないので、重要な設計課題を表す。あいにく、電力増幅器における高効率は、多数の搬送波周波数について達成するのが困難であった。つまり、これは、従来の増幅器設計における直接的なトレードオフである。
同様に当該技術分野で既知のように、電気通信システム、衛星システム等では、無線周波数（ＲＦ）電力増幅器（ＰＡ）が、効率の高い方法でＲＦ信号を線形に増幅することが望ましい。効率は、一般に、ＲＦ出力電力レベルの関数であり、したがって、ＲＦ入力レベルの関数でもある。良好な効率性能を有する増幅器の構成の場合、効率は、ＲＦ出力電力レベルの平方根にほぼ比例して変化する。高効率は、通常、増幅器がその最大出力電力に近づくまで達成されない。しかしながら、これは、線形動作と一致しない。したがって、通常、ＲＦ電力増幅器回路では、最大効率の達成と高い線形性の達成との間でトレードオフを行わなければならない。
提案された技法には、増幅器のＲＦトランジスタのバイアス状態を低減すること、又は、増幅器のトランジスタの或る部分を遮断することが含まれる。これらの手法は、バックオフ電力出力領域、すなわち、飽和領域からバックオフされた領域における効率の最低限の改善しか提供しなかった。バイアスを低減する一手法は、切換（スイッチ）負荷ライン（switched loadline）を提供することである。或る切換負荷ライン技法は、出力整合ネットワークにＰＩＮダイオードスイッチを使用する。しかしながら、ＰＩＮダイオードスイッチは、オン・オフ状態の一方でＤＣ電流を必要とし、また、効率向上に一部の劣化を引き起こすＲＦ損失を追加する。
発明の概要
本発明によれば、共通の入力節点（ノード）と共通の出力ノードとの間に結合される一対の増幅器部を有する増幅器が提供される。増幅器部の第１のものは、共通の出力ノードに結合される出力を有する第１のトランジスタと、第１のバイアス源と、制御信号に従って選択的に、相対的に高い電力動作モードの期間中は、第１のトランジスタの制御電極を第１のバイアス源に結合して、このような第１のトランジスタを導通状態にバイアスするか、又は、相対的に低い電力動作モードの期間中は、このような制御電極を第１のバイアス源から取り除いて、第１のトランジスタを非導通状態にするためのスイッチとを有する。一対の増幅器部の第２のものは、共通の出力ノードに結合される出力を有する第２のトランジスタと、相対的に高い電力動作モード及び相対的に低い電力動作モードの双方の期間中に、第２のトランジスタへの制御電極に結合されて、このような第２のトランジスタを導通状態にバイアスするための第２のバイアス源とを含む。第１の回路部が、第２のトランジスタの出力と共通の出力ノードとの間に結合されて、相対的に低い電力動作モードの期間中とは異なるインピーダンスを、相対的に高い電力動作モードの期間中に第２のトランジスタの出力において提供する。第２の回路部が、共通の入力ノードと第２のトランジスタデバイスの制御電極との間に結合される。第１の回路部及び第２の回路部の一方は位相進みを提供し、第１の回路部及び第２の回路部の他方は位相遅れを提供する。
一実施の形態では、回路部の一方の位相進みは、実質的に（４ｎ＋１）π／２ラジアンであり、ここで、ｎは０を含む整数であり、回路部の他方の位相遅れは、実質的に（４ｎ＋１）π／２ラジアンである。
一実施の形態では、第２の増幅器は、制御信号に従って選択的に、相対的に高い電力動作モードの期間中、第２のトランジスタの制御電極を第２のバイアス源に結合して、この第２のトランジスタを第１の導通レベルにバイアスするか、又は、相対的に低い電力動作モードの期間中は、第２のトランジスタの制御電極を第３のバイアス源に結合して、第２のトランジスタを第２の導通レベルにバイアスするためのスイッチを含む。
このような配置により、バイアスは、特定の導通状態でトランジスタを動作させる電流源にトランジスタの制御電極を接続するスイッチによってスイッチングされる。このスイッチは、制御モジュールから得られる制御信号によってその２つの状態のいずれかに設定される。この制御モジュールは、増幅器の外部にあり、通常は、増幅器を使用する通信システム等のシステムの一部である。制御信号は、通常、一対の増幅器部の双方のスイッチ状態を同時に制御するのに使用される。高動作電力モードでは、各トランジスタがその対応する高動作電力状態に設定された状態で、増幅器部の双方が高動作電力状態で使用される。低動作電力モードでは、バイアスは、一対の増幅器部の第１のものでオフにスイッチングされ、第２の増幅器部で低動作電力状態にスイッチングされる。第２の増幅器に対するバイアスは、高電力動作状態及び低電力動作状態の双方について同じとすることができる。この場合、第２の増幅器部のバイアス状態を変更するのに必要なスイッチは存在しない。したがって、バックオフモード、すなわち低動作電力モードで、スイッチングされたバイアスを使用することによって、ピーク増幅器段を効率的にオンにする駆動の下で自己バイアスのドハティモード（Doherty mode）を使用する配置と区別して、効率が改善される。
一実施の形態では、負荷は、共通の出力ノードにおいてインピーダンスＺｏを示す。トランジスタの第１のものの出力におけるインピーダンスは、相対的に高い電力動作モードの期間中は２Ｚｏである。相対的に低い電力動作モードの期間中、トランジスタの第１のものは非導通状態であり、その結果、そのトランジスタからの信号は、共通の出力ノードに印加されない。第２のトランジスタの出力と共通の出力ノードとの間に結合される回路部は、特性インピーダンスＺＣＩ＝２Ｚｏを有する。このような回路部は、相対的に高い電力動作モードの期間中は、第２のトランジスタの出力において２Ｚｏのインピーダンスを提供し、相対的に低い電力動作モードの期間中は、第２のトランジスタの出力において（ＺＣＩ）２／Ｚｏのインピーダンスを提供する。
一実施の形態では、双方の増幅器部は、当該増幅器部のトランジスタが、２つのトランジスタのバイアス状態を高動作電力状態又は低動作電力状態のいずれかに設定する共通の制御信号でバイアススイッチングされる。高動作電力状態では、２つの増幅器部は、当該２つの増幅器部のトランジスタが、それらトランジスタの各導通バイアス電流値にバイアスされる。低動作電力状態（すなわち、バックオフの期間中）では、一対の増幅器部の第１のものは、当該第１のもののトランジスタが、バイアスから有効に遮断され、したがって、電流はこのようなトランジスタのベースに供給されない。増幅器部の第２のものは、当該第２のもののトランジスタが、より良い効率を得るために、その導通バイアス電流値に設定される。一方、第２の増幅器部にバイアススイッチを有しないより基本的な構成では、トランジスタをスイッチングする必要はなく、そのバイアス電流値のまま放置することができる。この基本的な場合には、効率は、スイッチングを有するものほど良くないが、それでも、本発明を用いない単純な増幅器よりもはるかに良い。
一実施の形態では、位相進み回路部及び位相遅れ回路部（すなわち、直角位相オフセット部）が、増幅器全体の整合回路部の内部のトランジスタの入力及び出力に隣接している。本発明を用いない場合、整合ネットワークは、通常、２つの増幅器部の双方におけるトランジスタの入力及び出力で使用される。本発明を用いる手法では、単一の整合ネットワークのみが、結合増幅器部の入力及び出力において使用されるように、整合回路部が簡略化される。これによって、通常ならば、各増幅器部が２つの増幅器部の入力及び出力のそれぞれにおいて個別に整合される場合に使用される整合ネットワークの２つが取り除かれる。
一実施の形態では、位相進み回路部（すなわち、負の遅延部）は、増幅器部の第２のもののトランジスタの入力で使用される。位相遅れ回路部は、増幅器部の第２のもののトランジスタの出力にある。この位相進み回路部によって、フル動作電力モード及び低減された動作電力（すなわち、バックオフ領域）モードでのトランジスタ動作と互換性のある簡略化された入力分離ネットワークが可能になる。この手法は、共通の入力ノードに直接接続される増幅器部の第１のもののトランジスタの入力を有する。したがって、そのトランジスタが低動作電力モードでオフにスイッチングされると、オフのトランジスタの高い入力インピーダンスは、その共通のノードに対して最低限のインピーダンス負荷効果を有し、その結果、増幅器全体の入力に印加されるＲＦ信号は、依然として、増幅器部の第２のもののトランジスタの入力に印加されることになる。本発明を用いない場合、位相遅れネットワークは、通常、増幅器部の第１のもののトランジスタの入力で使用される一方、第２の増幅器部のトランジスタの入力は、共通の入力ノードに接続される。その場合、増幅器部の第１のもののトランジスタのトランジスタがオフにされると、位相遅れネットワークは、共通の入力ノードに低いインピーダンスが課されるように、オフのトランジスタの入力における高い入力インピーダンスのインピーダンス変換を引き起こす。そのノードにおけるこの低いインピーダンスは、その後、そのノードにおいて、ＲＦ入力信号の大幅な低減を引き起こす。ＲＦ信号は増幅器部の第２のもののトランジスタの入力に殆ど印加されず、増幅器全体のゲインが大幅に低減されるようになる。
一実施の形態では、増幅器部の第２のもののトランジスタの入力における直角位相入力部（たとえば、位相進み回路部）は、通常は高域Ｔ型ネットワークと呼ばれる構成で互いに接続されるインダクタ及びコンデンサ等の集中定数コンポーネント（素子）で実施される。このコンポーネント構成は、ネットワークのコンデンサがＤＣ阻止（ブロック）機能も提供するという付加的な利点を有し、その結果、通常ならばＤＣ阻止を提供するための別のコンポーネントが必要であるが、その必要はない。
一実施の形態では、直角位相出力部（たとえば、位相遅れ回路部）は、通常は低域Π型ネットワークと呼ばれる構成で互いに接続されるインダクタ及びコンデンサ等の集中定数コンポーネントで実施される。このコンポーネント構成によって、１つのコレクタバイアスフィードを使用して双方の増幅器部にＤＣコレクタバイアスを提供することを可能にするために、ＤＣコレクタ電流がその増幅器部を通過することが可能になる。さらに、分路コンデンサのリアクタンスの一部又はすべてを、通常は増幅器全体の出力で使用される出力整合ネットワーク内に取り込むことができる。通常の出力整合ネットワークは、コンポーネントを追加することなくネットワークのコンポーネントの値を変更することにより追加リアクタンスを取り込むことができる。したがって、このリアクタンスの取り込み手法によって、直角位相ネットワークのコンポーネントの少なくとも１つを除去することができる。残りの分路コンデンサ及び直列インダクタは、直角位相ネットワークの一部として実装されるように残される。
上述した配置により、低減されたバイアス状態と共にトランジスタの構成に本来備わっている負荷ラインスイッチング手法を有し、且つ、増幅器のＲＦトランジスタの或る部分を遮断する直角位相オフセット増幅器が提供される。この負荷ライン（すなわち、負荷インピーダンス）は、ＲＦトランジスタの１つが付加的コンポーネントがないように遮断されると、直角位相出力部によって適切に変換される。この付加的コンポーネントは、通常は、本来的なＲＦ損失を有し、改善を劣化させる。直角位相オフセット部を実施するのに使用される僅かな追加コンポーネントは、通常の増幅器内に容易に組み込まれ、それらのコンポーネントのＲＦ効果の少なくとも一部は、通常の増幅器の整合回路部を完成させるのにすでに使用されている回路部に統合することができる。それら２つの状態のバイアス状態は、外部ＤＣ電圧信号によって制御されるように容易に設定され、一貫したＲＦ性能を提供する。
さらに、直角位相オフセット増幅器は、電力増幅器段を構成する２つの並列ＲＦトランジスタの周囲の回路部の構成によって実装される負荷ライン（すなわち、インピーダンス）スイッチング手法も提供する。出力回路の直角位相遅延部（すなわち、位相遅れ）は、本来的に、他方のトランジスタが遮断されている時に、より高い負荷ライン（すなわち、インピーダンス）をトランジスタの一方に提供する。高いインピーダンス負荷ライン及びトランジスタにおける低減された追加バイアス設定の結果、バックオフモードにおける増幅器の動作について、効率が約２倍改善される。低域形式の出力直角位相は、通常の出力整合回路及びバイアスフィードと容易に統合される。入力における直角位相部は、回路での実施を簡略化して、トランジスタのバイアスモードのスイッチングによって引き起こされる有害な影響を最小にする位相進み回路部を使用する。
本発明の１つ又は２つ以上の実施の形態の詳細な内容は、添付図面及び以下の説明に述べられている。本発明の他の特徴、目的、及び利点は、それら説明及び図面、並びに特許請求の範囲から明らかになるであろう。
さまざまな図面における同様の参照符号は、同様の要素を示す。
発明の詳細な説明
ここで図１を参照すると、無線周波数信号増幅器１０は、一対の増幅器部１２、１４を含む。この無線周波数信号増幅器１０は、ここでは、直角位相オフセット電力増幅器である。この実施の形態では、増幅器部１２は、図示するように、トランジスタ１６を含む。このトランジスタ１６は、ここでは、たとえばバイポーラトランジスタである。トランジスタ１６は、入力、すなわち制御電極を有する。この制御電極は、ここでは、ベース電極である。この入力は、（１）直流阻止（ブロック）コンデンサ２１を有する直列回路を介した入力インピーダンス整合ネットワーク１８の出力と、（２）ベース電流バイアスネットワーク２０とに結合されている。このベース電流バイアスネットワーク２０は、ここでは、スイッチング可能バイアスネットワークである。増幅器部１２は、ここでは、図示するように、直流阻止コンデンサ２１とトランジスタ１６のベース電極との間に接続される直列インダクタＬ及び／又は直列抵抗器Ｒ等の付加的補償／安定化／リアクタンス調整コンポーネントを含む。インダクタＬ及び抵抗器Ｒは必要とされない場合があることは理解されるはずである。
増幅器部１２の出力、より詳細には、エミッタ接地トランジスタ１６のコレクタは、（１）出力整合ネットワーク２２の入力と、（２）インダクタ２６を介したコレクタバイアス電源２４とに接続されている。このコレクタバイアス電源２４は、ここでは、＋Ｖｃｃである。インダクタ２６及びコレクタバイアス電源２４は、図示するように、コンデンサ３０を介して接地（グラウンド）に接続されていることに留意されたい。出力整合ネットワーク２２は、負荷ＺＬ（図２Ａ及び図２Ｂ）に結合されている。出力整合ネットワーク２２及び接続される負荷ＺＬ（図２Ａ及び図２Ｂ）によって提供される、出力ノード６２におけるインピーダンスは、Ｚｏである。
増幅器部１４は、トランジスタ３２を含む。このトランジスタ３２は、ここでは、たとえばバイポーラトランジスタである。トランジスタ３２は、入力、すなわち制御電極を有する。この制御電極は、ここでは、ベース電極である。この入力は、直流阻止コンデンサ２３と９０度進み回路部３８とを有する直列回路を介して入力インピーダンス整合ネットワーク１８の出力に結合されている。９０度進み回路部３８は、公称９０度（すなわち、実質的に（４ｎ＋１）π／２ラジアン、ここで、ｎは０を含む整数である）位相進みを、当該回路部３８を通過する信号に提供する。ここでは、回路部３８は、図示するように、ここでは一対の直列コンデンサＣ１及びＣ２と分路（シャント）インダクタＬ１とを有するＴ型ラダー（はしご）ネットワークとして図１Ａに示すような集中定数素子で形成される。トランジスタ３２の制御電極は、図示するように、ライン４１を介して、ベースバイアスネットワーク４０にも接続されている。このベースバイアスネットワーク４０は、本明細書では、固定バイアスネットワークである。
ここでは、増幅器部１２と同様に、増幅器部１４も、図示するように、直流阻止コンデンサ２３とトランジスタ２１のベース電極との間に接続される直列インダクタＬ及び／又は直列抵抗器Ｒ等の付加的補償／安定化／リアクタンス調整コンポーネントを含む。このようなインダクタＬ及び抵抗器Ｒは必要とされない場合があることに留意されたい。一般に、等価な安定化及び調整は、入力整合回路部１８に取り入れることもできる。これらのコンポーネントがトランジスタ１６及び３２のベース端子に配置されている場合に、同じ値を有する同じコンポーネントが、双方のトランジスタの入力で使用されることになる。これらの調整コンポーネントと結合されたトランジスタの入力インピーダンスの新たな値は、入力進みネットワーク３８及び入力整合回路１８の回路部の設計を決定するために、トランジスタ単独だけのインピーダンスの値の代わりに使用されることになる。
増幅器部１４の出力、より詳細には、エミッタ接地トランジスタ３２のコレクタは、図示するように、回路部４２を介して出力整合ネットワーク２２の入力に接続されている。この回路部４２は、ここでは、公称９０度（すなわち、実質的に（４ｎ＋１）π／２ラジアン、ここで、ｎは０を含む整数である）位相遅れを、当該回路部４２を通過する信号に提供する回路部である。回路部４２は、図示するように、インダクタ２６を介してコレクタバイアス電源２４に結合されている。この実施の形態では、９０度遅れネットワーク４２は、図示するように、一対の分路コンデンサＣ３及びＣ４と直列インダクタＬ２とを有するΠ（パイ）型はしごネットワークとして図１Ｂに示されている。回路部４２は、たとえば、４分の１波長伝送ラインとすることができ、たとえば、ストリップ伝送ライン回路部又はマイクロストリップ伝送ライン回路部とすることができることが理解されるはずである。ノード６２から出力整合ネットワーク２２内を見た場合に見られるインピーダンスはＺｏである。遅れネットワーク回路部４２の特性インピーダンスＺＣＩは、２Ｚｏに等しい。
スイッチング可能ベース電流バイアスネットワーク２０は、ライン５１の制御信号に応答して動作し、トランジスタ１６のライン５０のベースバイアス電流として、バイアス電流１又はバイアス電流２のいずれかを選択する。ここで、本明細書では、バイアス１は０、すなわち開（オープン）回路である。
ライン５１の制御信号は、通常、スマートシステムコントローラ５２から得られる。このスマートシステムコントローラ５２は、たとえば、増幅器１０が携帯電話において使用される電話プロセッサチップ等であり、このような携帯電話の機能のすべてを制御する。そのプロセッサ５２は、通常、図示しない電話と基地局との間で実行される２方向ハンドシェークに基づく良好な信号完全性を維持するのに必要なＲＦ電力出力のレベルを決定する。同じ手法は、スマートプロセッサが信号レベルを制御する無線ＬＡＮ構成において使用される。より単純化したシナリオでは、ライン５１の制御信号は、高電力状態又は低電力状態のいずれで動作するかのユーザの選択に基づいて設定される手動スイッチとすることができる。所望の状態は、バッテリ寿命、干渉効果、伝送品質、データ転送速度等の多数の因子に基づいて選ぶことができる。
たとえば、基地局が携帯電話の近くにあるときのように低動作電力状態では、プロセッサ５２は、増幅器１０の２つの側の一方のバイアスのスイッチを切り（すなわち、この実施の形態では、トランジスタ１６のスイッチをオフにする一方、トランジスタ３２には引き続きバイアスがかけられる）、たとえば、基地局が携帯電話から比較的離れているときのように高動作電力状態では、プロセッサ５２は、増幅器１０の双方の側を使用する（すなわち、トランジスタ１６にバイアスをかけると同時に、トランジスタ３２には引き続きバイアスがかけられる）。
直角位相オフセット電力増幅器１０の動作
ベースライン直角位相オフセット電力増幅器１０は、ＲＦトランジスタを有する１段増幅器である。このＲＦトランジスタは、それぞれ共通のＲＦ入力ポート６０及び共通の出力ポート６２において互いに結合された２つの並列トランジスタ部１２、１４に分離されている。上部ＲＦパスのＲＦトランジスタ１６、すなわち増幅器部１２は、基本的には、共通の入力ノード６０及び共通の出力ノード６２に直接結合されている。下部ＲＦパスのＲＦトランジスタ３２、すなわち増幅器部１４は、共通の入力ノード６０と共通の出力ノード６２との間においてその入力及び出力に直角位相オフセットをそれぞれ有する。これらの直角位相オフセットは、それぞれ、進みネットワーク３８及び遅れネットワーク４２によって、実質的に９０度に等しい大きさではあるが逆の極性を有する挿入位相シフトを提供することが望ましい。概略図に示すように、入力オフセットは、９０度進みネットワーク３８（図１Ａ）によって提供される直角位相進みと等価な＋９０度の挿入位相を有する。出力オフセットは、９０度遅れネットワーク４２（図１Ｂ）によって提供される直角位相遅れと等価な−９０度の挿入位相を有する。位相極性が逆（すなわち、進みと遅れ）であるために、下部パス、すなわちネットワーク１４は、上部パス、すなわちネットワーク１２と比較して挿入位相に最終的な相違を何ら有しない。したがって、それらパス、すなわちネットワーク１２、１４のそれぞれからのＲＦ信号電力は、共通の出力ノード６２において同相で結合する。
各トランジスタ、すなわち増幅器部１２、１４は、自身のベースバイアス電源２０、４０をそれぞれ有し、ベースバイアス電流の設定によって各増幅器部１２、１４を個別に制御できるようにする。単一のコレクタ電源２４は、出力回路部２２の前にあるノード６２における接続で双方の増幅器部１２、１４に共通のコレクタバイアスを提供する。コレクタ電源２４は、ここでは固定電圧、Ｖｃｃである。
増幅器１０は、上部トランジスタ１６及び下部トランジスタ３２の双方のベースバイアス状態を、目的とする用途の最良のＲＦ出力電力、電力付加効率、ゲイン、及び線形性に通常は使用されるのと同じ状態に設定することによって、高動作電力モードで動作させることができる。また、増幅器１０は、いわゆるバックオフ条件である低入力ＲＦ駆動レベルでも動作される。最大電力及びバックオフで最良の効率を得るために、増幅器のベースバイアス状態は、通常、ＲＦトランジスタ１６、３２をほぼクラスＢ（Ｂ級）モードで動作させるように設定される。クラスＢモードでは、入力信号が、増幅器１０を最大ＲＦ出力電力レベルへ駆動するのに必要なレベルより低いレベルに低減されるにつれて、ＲＦトランジスタ１６、３２のＤＣコレクタ電流は減少する。この電流は、出力電力レベルが減少するにつれて降下するので、バックオフの効率は、通例、許容可能である。ただし、その効率は、増幅器１０がゲイン圧縮の状態になると、最高出力電力レベルで到達するピーク効率よりも低い。
ＲＦトランジスタ１６、３２のコレクタにおいてそれらトランジスタに示される出力インピーダンス負荷ラインは、増幅器１０の圧縮時の最大出力電力、効率、及び線形性を決定する重要なパラメータの１つである。インピーダンス負荷ラインの値は、所与のレベルの動作出力電力のピークＲＦ電圧波形及びピークＲＦ電流波形等、トランジスタのコレクタにおけるＲＦ信号の特性を決定する。効率及び線形性について最良の性能を提供するインピーダンスの値は、主として、ＤＣコレクタ電源電圧及びＲＦ出力電力レベルの関数である。出力インピーダンス負荷ラインが、バックオフにおいて選択されたより低いレベルの出力電力にとってより適したインピーダンス値に設定されている場合、増幅器１０の効率は、バックオフ電力レベルで動作される時に改善することができる。一方、通常、その代わりの負荷ラインがバックオフ電力レベルにとってより良い値に設定されていると、増幅器は、通常の高動作電力レベルで必要とされる性能を満たすことができない。
バックオフ動作状態の下で動作することが望ましい場合に、直角位相オフセット増幅器１０は、ベースバイアス状態を、上部ＲＦトランジスタ１６を効率的に遮断する代わりの状態に設定することによって、代わりの負荷ラインを提供する能力を有する。下部ＲＦトランジスタ３２は、依然としてバイアスされ、ＲＦ出力電力を出力に提供する。バックオフ状態と呼ばれるこの代わりのバイアス状態では、増幅器１０は、必要とされる直線性を依然として満たすと同時に、バックオフ駆動レベルにおいて改善された効率を示す。直角位相オフセット増幅器１０は、負荷ラインが、高動作電力レベルにとってのみ最良である値で一定に維持される類似の増幅器で得られる効率と比較して、バックオフレベルで得られる効率の値を通常２倍にすることができる。
高電力動作モードの期間中、すなわち、双方のトランジスタ１６及び３２にバイアスがかけられている時の増幅器１０の出力部の等価回路を図２Ａに示す。低電力動作モードの期間中（すなわち、トランジスタ３２にバイアスがかけられ、且つ、トランジスタ１６がオフである時、トランジスタ１６のベースは開回路に接続されている）の増幅器１０の出力部の等価回路を図２Ｂに示す。
したがって、図２Ａを参照すると、双方のトランジスタ１６及び３２がオンである高電力動作モードの期間中、上述したように、遅れネットワーク回路部４２の特性インピーダンスＺＣＩも２Ｚｏに等しいので、トランジスタ１６及び３２の出力、すなわちコレクタにおけるインピーダンスは、それぞれ２Ｚｏである。これら２つのインピーダンスの有効な結合、すなわち並列結合は、したがってＺｏであり、出力整合ネットワーク２２及び接続される負荷ＺＬにより出力ノード６２において提供される負荷インピーダンスと同じである。
他方、トランジスタ１６がオフである一方、トランジスタ３２がオンである低電力動作モードの期間中、トランジスタ１６の出力、すなわちコレクタ内に見られるインピーダンスは、図２Ｂに示すように、相対的に高い（すなわち、開回路である）。したがって、遅れネットワーク４２の出力におけるインピーダンスもＺｏである。上述したように、遅れネットワーク回路部４２の特性インピーダンスＺＣＩは２Ｚｏに等しい。したがって、トランジスタ３２の出力（すなわち、コレクタ）におけるインピーダンスは、（ＺＣＩ）２／Ｚｏ＝（２Ｚｏ）２／Ｚｏ＝４Ｚｏである。
したがって、双方のトランジスタ１６及び３２が導通している高電力動作モードの期間中、これら２つのインピーダンスの有効な結合、すなわち並列結合はＺｏである。これは、出力整合ネットワーク２２及び負荷ＺＬにより出力端子６２において提供されるインピーダンスと同じである。一方、トランジスタ１６がオフであり、且つ、トランジスタ３２がオンである低電力動作モードの期間中、導通しているトランジスタ３２の出力におけるインピーダンスは４Ｚｏであり、この例では、４倍の増加である。
直角位相オフセット部１４による負荷ラインスイッチング
出力における直角位相オフセット部４２は、増幅器１０に組み込まれているが、双方のトランジスタ１６及び３２がオンにされているフル電力モードで動作される時の増幅器１０の動作には影響を与えない。増幅器１０の通常の実施態様では、上部トランジスタ１６及び下部トランジスタ３２は同じサイズである。増幅器１０が、双方のトランジスタ１６、３２がオンにされているフル動作電力バイアス状態にある時、各トランジスタに示される負荷ラインインピーダンスは、対称性のために、出力整合ネットワーク２２によって提供される等価インピーダンスの２倍になる。出力直角位相オフセット部４２の特性インピーダンスは、直角位相オフセット部４２からノード６２を見た負荷ラインと同じであり、その結果、直角位相オフセット部４２は、負荷ラインインピーダンスに影響を与えない。増幅器部１４は、トランジスタ３２の出力側のネットワーク４２を用いて９０度位相遅れを提供する一方、位相進みネットワーク３８を有する増幅器部１４の対応する入力直角位相部は、２つのトランジスタ１６、３２がフル動作電力モードにおいて同相で有効に動作するように、出力遅れネットワークの効果をキャンセルする挿入位相を提供する。各トランジスタ１６、３２は、増幅器１０全体の出力電力の２分の１を自身の負荷ラインに供給しており、結合された増幅器１０は、高電力出力動作モードで必要とされる性能を満たすことができる。
出力における直角位相オフセットは、上部トランジスタ１６がバックオフバイアス状態で遮断されている時に代わりの負荷ラインを提供することへの鍵となる。オフのトランジスタ１６は、共通の出力ノード６２に電力を何ら供給していないので、下部トランジスタ３２には、フル動作電力モードとは異なる負荷ラインが提供されることになる。共通の出力ノード６２におけるインピーダンスは、回路部４２の実効インピーダンスの２分の１であるが、遅れネットワーク４２によって提供される４分の１波長伝送ライン変換器の既知の効果のために、共通の出力ノード６２の４倍のインピーダンス値に変換される。直角位相部遅れネットワーク４２は、低域Π型部４２として実施されたものとして示されているが、分路コンデンサＣ２及びＣ３の値並びに直列インダクタＬ３の値は、４分の１波長ＲＦ伝送ラインが、たとえば、マイクロストリップであろうと、ストリップラインであろうと、導波管であろうと、その４分の１波長ＲＦ伝送ラインの集中定数素子バージョンとして等価なＲＦ性能を提供する。したがって、低動作モードの下部トランジスタ３２により見られる負荷ラインは、高動作電力モードで通常見られる値の２倍であり、フル動作電力状態の結合増幅器１０の負荷ラインの負荷ライン値の４倍である。
負荷ラインインピーダンスのこの代わりの高い値により、このバックオフモードの増幅器１０は、その出力動作電力能力が、高電力モードの増幅器１０の電力能力と比較して、同じ４倍だけ低減されていることが分かる。この低い電力能力は、通常、バックオフモードの動作の性能要件と一致する。一方、この代わりの負荷ラインでは、バックオフモードの増幅器１０の効率は、高電力モードで動作している時の増幅器１０のバックオフ出力電力レベルで得られる効率と比較して、バックオフ出力電力レベルで約２倍だけ改善される。
ベースバイアススイッチング
バックオフモードの効率の全改善を調べるために、下部トランジスタ３２のベースバイアスは、通常、より低い静止電流レベルに設定される。このレベルは、真のクラスＢバイアス状態により近い。トランジスタ３２のこのより低い静止バイアスへのスイッチングにより、ＲＦ駆動電力がこのバックオフ状態に向けて低減されるにつれて、トランジスタ３２のコレクタ電流がより低い値に下がることが可能になり、したがって、バックオフの効率改善の全利益が与えられる。この低減された静止バイアス設定は、図３に示すように、トランジスタ３２の制御電極に代わりのバイアス電流を供給するスイッチング可能バイアス回路部２０’により達成される。スイッチング可能バイアス回路部２０’は、電力レベルをバイアス電流レベル３（すなわち、電流バイアス源３）からバイアス電流レベル４（すなわち、電流バイアス源４）へ変更する。トランジスタ３２に対する静止バイアスをより低く変更することは、上部トランジスタ１６が、自身のベースバイアス回路部２０を介して遮断されるのと同時に行われる。コントローラ５２は、双方のスイッチング可能電流源２０及び２０’にライン５１の共通のスイッチ信号を提供する。スイッチング可能電流源２０’は、スマートコントローラ５２により増幅器部１２について決定された所望の動作状態に基づいて、コントローラ５２からのライン５１の制御信号により設定される。
通常、２０及び２０’として示すスイッチング可能バイアス回路部は、２つの動作モードについて、上部トランジスタ１６及び下部トランジスタ３２の二組のバイアス状態を提供するために、図示しない単純なトランジスタ、図示しない抵抗器、及び図示しないインバータ段を組み合わせたものから構成される。
増幅器１０の場合：
高電力動作モードの期間中、増幅器部１２のバイアス電流は、相対的に高い電流レベルであり（すなわち、電流レベル２は相対的に高い）、低電力動作モードの期間中、増幅器部１２のバイアス電流は、相対的に低い（ここでは、開回路である）。高電力動作モード及び低電力動作モードの双方の期間中、増幅器部１４のバイアス電流は、相対的に高い電流レベルである。
増幅器１０’の場合：
高電力動作モードの期間中、増幅器部１２のバイアス電流は、相対的に高い電流レベルであり（すなわち、電流レベル２は相対的に高い）、低電力動作モードの期間中、増幅器部１２のバイアス電流は、相対的に低い（すなわち、電流レベル１は相対的に低く、ここでは、開回路である）。高電力動作モードの期間中、増幅器１４のバイアス電流（図３の電流３）は、相対的に高い電流レベルである一方、低電力動作モードの期間中、増幅器部１４のバイアス電流レベル（図３の電流４）は、相対的に低い電流レベルである。
入力直角位相オフセット効果
入力回路の直角位相オフセット部１４の主な機能は、下部ＲＦパス、すなわち直角位相オフセット部１４の挿入位相を、上部ＲＦパスである直角位相オフセット部１２と等しくすることである。図１の概略図に示すように、直角位相オフセット部１４は、進みネットワーク３８を使用して位相進みを提供し、遅れネットワーク４２の位相遅れを相殺する。進みネットワーク３８は、通常は下部トランジスタ３２の入力インピーダンスとほぼ同じである特性インピーダンスＺＣＬＢを有し、その結果、直角位相部１４の入力内を見た場合に見られるインピーダンスは、下部トランジスタ３２のインピーダンスとなる。増幅器１０が高電力モードで動作されると、上部トランジスタ１６も、同様に、下部トランジスタ３２と同じ状態にバイアスされ、その結果、トランジスタ１６の入力インピーダンスは、トランジスタ３２の入力インピーダンスとほぼ同じとなる。増幅器１０の入力における整合回路１８は、６０における共通のノード接続で結合された２つのＲＦパス、すなわち直角位相オフセット部１２、１４の等価な並列インピーダンスと整合するように設計される。上部パス、すなわち直角位相オフセット部１２のトランジスタ１６は、そのノードに直接接続される一方、下部パスのトランジスタ３２は、トランジスタ３２とノード６０との間に、直角位相部、すなわち遅れネットワーク３８を有する。２つのＲＦパスの並列インピーダンスは、トランジスタ１６及び３２のそれぞれの入力におけるインピーダンスのほぼ２分の１である。
増幅器１０が、上部トランジスタ１６及び下部トランジスタ３２の双方が完全にバイアスされたフル電力モードで動作している時、ＲＦ入力信号は、２つのＲＦパス、すなわち直角位相オフセット部１２、１４に等分割され、その結果、双方のトランジスタ１６、３２は、同じＲＦ電力で駆動される。増幅器１０全体の入力から分かるように、整合回路１８の入力において、入力インピーダンスは、所望の外部特性インピーダンスに整合される。この所望の外部特性インピーダンスは、通常、５０オームである。増幅器１０が、低動作電力モードにスイッチングされると、上部トランジスタ１６はオフにされ、それによって、その入力インピーダンスは、より高いインピーダンスの値に変化し、通常は、バイアス時のトランジスタの入力インピーダンスよりもかなり高い。この時、共通の入力ノード６０は、下部パス、すなわち直角位相オフセット部１４だけのインピーダンスのみで負荷を受けるので、ノード６０で見られるインピーダンスは、より高く、ほぼ２倍である。この場合、増幅器１０の入力は、この低動作電力モードで動作している時に不整合になる。
図３に示す増幅器１０’を参照すると、スイッチング可能ベースバイアス回路２０’が、図１に示す固定電流バイアス回路２０の代わりに使用される。図３に示すように、このスイッチング可能ベースバイアス回路２０’は、下部トランジスタ３２が低動作電力モードにバイアスされるようにライン４１のベースバイアス電流をスイッチングするのに使用される。トランジスタ３２のバイアスのその変化の結果、トランジスタ３２の入力におけるインピーダンスは増加することになる。そのわずかに大きなインピーダンスの値は、９０度位相進みネットワーク３８のインピーダンス変換効果のために、入力進みネットワーク３８によって、より低いインピーダンスに変換される。したがって、入力の共通のノード６０において、低動作電力モードの場合に見られるインピーダンスは、高電力動作電力モードの場合のバイアス時に増幅器のそのノードにおいて見られるインピーダンスにより近い値にシフトされる。したがって、トランジスタ３２のスイッチング可能ベースバイアスを有する場合、増幅器１０’の入力整合も、所望の外部特性インピーダンスにより近い値にシフトされる。この場合、増幅器１０’の入力インピーダンスは、高動作電力モード及び低動作電力モードの双方について許容可能である。
本発明の多数の実施の形態を説明してきた。それにもかかわらず、本発明の精神及び範囲から逸脱することなく、さまざまな変更を行えることが理解されよう。したがって、他の実施の形態は、特許請求の範囲の範囲に含まれる。
本発明による増幅器の概略ブロック図である。 図１の増幅器での使用に適した位相進みネットワークの概略図である。 図１の増幅器での使用に適した位相遅れネットワークの概略図である。 図１の増幅器が高電力動作モードにある時のこのような増幅器の概略ブロック図である。 図１の増幅器が低電力動作モードにある時のこのような増幅器の概略ブロック図である。 本発明の一代替的な実施の形態による増幅器の概略ブロック図である。

Claims (13)

  1. 共通の入力ノードと共通の出力ノードとの間に結合される一対の増幅器部を備え、
    （Ａ）前記増幅器部の第１のものは、
    （ｉ）第１電極、前記共通の出力ノードに結合される出力電極、及び前記第１電極と出力電極との間の電流の流れを制御する制御電極を有する第１のトランジスタと、
    （ｉｉ）第１のバイアス源と、
    （ｉｉｉ）制御信号に従って選択的に、相対的に高い電力動作モードの期間中、前記第１のトランジスタの制御電極を前記第１のバイアス源に結合して、該第１のトランジスタを導通状態にバイアスするか、又は、相対的に低い電力動作モードの期間中、制御電極を前記第１のバイアス源から除去して、前記第１のトランジスタを非導通状態にするためのスイッチと、を有し、
    （Ｂ）前記増幅器部の第２のものは、
    （ｉ）第１電極、出力電極、及び前記第１電極と出力電極との間の電流の流れを制御する制御電極を有する第２のトランジスタと、
    （ｉｉ）前記相対的に高い電力動作モード及び前記相対的に低い電力動作モードの双方の期間中、前記第２のトランジスタの制御電極に結合されて、該第２のトランジスタを導通状態にバイアスするための第２のバイアス源と、
    （ｉｉｉ）前記第２のトランジスタの出力と前記共通の出力ノードとの間に結合される第１の回路部と、
    （ｉｖ）前記共通の入力ノードと前記第２のトランジスタの前記制御電極との間に結合される第２の回路部と、を有し、
    （Ｃ）前記第１の回路部及び前記第２の回路部の一方は位相進みを提供し、前記第１の回路部及び前記第２の回路部の他方は位相遅れを提供し、
    （Ｄ）前記第１の回路部は、前記第２のトランジスタの出力と前記共通の出力ノードとの間に、前記第１のトランジスタの出力と前記共通の出力ノードとの間の位相シフトと異なる位相シフトを提供する位相シフト・ネットワークを含み、更に
    （Ｅ）前記共通の出力ノードに結合されるＤＣ電圧源を備え、
    前記第２の増幅器部が、前記制御信号に従って選択的に、前記相対的に高い電力動作モードの期間中、前記第２のトランジスタの制御電極を前記第２のバイアス源に結合して、該第２のトランジスタを第１の導通レベルにバイアスするか、又は、前記相対的に低い電力動作モードの期間中、前記第２のトランジスタの制御電極を第３のバイアス源に結合して、該第２のトランジスタを第２の導通レベルにバイアスするためのスイッチを含み、
    前記相対的に低い電力動作モードの期間中に、前記第１の導通レベルから前記第２の導通レベルへの変化に伴い増加された前記第２のトランジスタの入力インピーダンスが、前記第２の回路部によってより低いインピーダンスに変換され、前記共通の入力ノードにおけるインピーダンスが、前記相対的に高い電力動作モードにおけるインピーダンスに近い値にシフトされることを特徴とする、増幅器。
  2. 前記位相進みは、実質的に（４ｎ＋１）π／２ラジアンであり、ここで、ｎは０を含む整数であり、前記位相遅れは、実質的に（４ｎ＋１）π／２ラジアンであり、ここで、ｎは０を含む整数である、請求項１に記載の増幅器。
  3. 共通の入力ノードと共通の出力ノードとの間に結合される一対の増幅器部を備え、
    （Ａ）前記増幅器部の第１のものは、
    （ｉ）第１電極、前記共通の出力ノードに結合される出力電極、及び前記第１電極と出力電極との間の電流の流れを制御する制御電極を有する第１のトランジスタと、
    （ｉｉ）第１のバイアス源と、
    （ｉｉｉ）制御信号に従って選択的に、相対的に高い電力動作モードの期間中、前記第１のトランジスタの制御電極を前記第１のバイアス源に結合して、該第１のトランジスタを導通状態にバイアスするか、又は、相対的に低い電力動作モードの期間中、制御電極を前記第１のバイアス源から除去して、前記第１のトランジスタを非導通状態にするためのスイッチと、を有し、
    （Ｂ）前記増幅器部の第２のものは、
    （ｉ）第１電極、前記共通の出力ノードに結合される出力電極、及び前記第１電極と出力電極との間の電流の流れを制御する制御電極を有する第２のトランジスタと、
    （ｉｉ）前記相対的に高い電力動作モード及び前記相対的に低い電力動作モードの双方の期間中、前記第２のトランジスタの制御電極に結合されて、該第２のトランジスタを導通状態にバイアスするための第２のバイアス源と、
    （ｉｉｉ）前記第２のトランジスタの出力と前記共通の出力ノードとの間に結合され、前記相対的に高い電力動作モードの期間中、前記相対的に低い電力動作モードの期間中と異なるインピーダンスを、前記第２のトランジスタの出力に提供する第１の回路部と、
    （ｉｖ）前記共通の入力ノードと前記第２のトランジスタの前記制御電極との間に結合される第２の回路部と、を有し、
    （Ｃ）前記第１の回路部及び前記第２の回路部の一方は位相進みを提供し、前記第１の回路部及び前記第２の回路部の他方は位相遅れを提供し、
    （Ｄ）前記位相進みは、実質的に（４ｎ＋１）π／２ラジアンであり、ここで、ｎは０を含む整数であり、前記位相遅れは、実質的に（４ｎ＋１）π／２ラジアンであり、ここで、ｎは０を含む整数であり、更に
    （Ｅ）前記共通の出力ノードに結合されるインピーダンスＺｏを有する負荷を含み、
    前記第１の回路部は、特性インピーダンスＺＣＩ＝２Ｚｏを有し、該回路部は、前記相対的に高い電力動作モードの期間中は前記第２のトランジスタの前記出力において２Ｚｏのインピーダンスを提供し、前記相対的に低い電力動作モードの期間中は前記第２のトランジスタの前記出力において（ＺＣＩ）２／Ｚｏのインピーダンスを提供し、
    前記第２の増幅器部が、前記制御信号に従って選択的に、前記相対的に高い電力動作モードの期間中、前記第２のトランジスタの制御電極を前記第２のバイアス源に結合して、該第２のトランジスタを第１の導通レベルにバイアスするか、又は、前記相対的に低い電力動作モードの期間中、前記第２のトランジスタの制御電極を第３のバイアス源に結合して、該第２のトランジスタを第２の導通レベルにバイアスするためのスイッチを含み、
    前記相対的に低い電力動作モードの期間中に、前記第１の導通レベルから前記第２の導通レベルへの変化に伴い増加された前記第２のトランジスタの入力インピーダンスが、前記第２の回路部によってより低いインピーダンスに変換されて、前記共通の入力ノードにおけるインピーダンスが、前記相対的に高い電力動作モードにおけるインピーダンスに近い値にシフトされることを特徴とする、
    増幅器。
  4. 共通の入力ノードと共通の出力ノードとの間に結合される一対の増幅器部を備え、
    （Ａ）前記増幅器部の第１のものは、
    （ｉ）第１電極、前記共通の出力ノードに結合される出力電極、及び前記第１電極と出力電極との間の電流の流れを制御する制御電極を有する第１のトランジスタと、
    （ｉｉ）第１のバイアス源と、
    （ｉｉｉ）制御信号に従って選択的に、相対的に高い電力動作モードの期間中、前記第１のトランジスタの制御電極を前記第１のバイアス源に結合して、該第１のトランジスタを導通状態にバイアスするか、又は、相対的に低い電力動作モードの期間中、制御電極を前記第１のバイアス源から除去して、前記第１のトランジスタを非導通状態にするためのスイッチと、を有し、
    （Ｂ）前記増幅器部の第２のものは、
    （ｉ）第１電極、前記共通の出力ノードに結合される出力電極、及び前記第１電極と出力電極との間の電流の流れを制御する制御電極を有する第２のトランジスタと、
    （ｉｉ）前記相対的に高い電力動作モード及び前記相対的に低い電力動作モードの双方の期間中、前記第２のトランジスタの制御電極に結合されて、該第２のトランジスタを導通状態にバイアスするための第２のバイアス源と、
    （ｉｉｉ）前記第２のトランジスタの出力と前記共通の出力ノードとの間に結合され、前記相対的に高い電力動作モードの期間中、前記相対的に低い電力動作モードの期間中と異なるインピーダンスを、前記第２のトランジスタの出力に提供する第１の回路部と、
    （ｉｖ）前記共通の入力ノードと前記第２のトランジスタの前記制御電極との間に結合される第２の回路部と、を有し、
    （Ｃ）前記第１の回路部及び前記第２の回路部の一方は位相進みを提供し、前記第１の回路部及び前記第２の回路部の他方は位相遅れを提供し、
    （Ｄ）前記第１の回路部は、前記第２のトランジスタの出力と前記共通の出力ノードとの間に、前記第１のトランジスタの出力と前記共通の出力ノードとの間の位相シフトと異なる位相シフトを提供する位相シフト・ネットワークを含み、
    （Ｅ）前記第２の増幅器部は、前記制御信号に従って選択的に、相対的に高い電力動作モードの期間中、前記第２のトランジスタの制御電極を前記第２のバイアス源に結合して、該第２のトランジスタを第１の導通レベルにバイアスするか、又は、相対的に低い電力動作モードの期間中、前記第２のトランジスタの制御電極を第３のバイアス源に結合して、該第２のトランジスタを第２の導通レベルにバイアスするためのスイッチを含み、
    前記相対的に低い電力動作モードの期間中に、前記第１の導通レベルから前記第２の導通レベルへの変化に伴い増加された前記第２のトランジスタの入力インピーダンスが、前記第２の回路部によってより低いインピーダンスに変換されて、前記共通の入力ノードにおけるインピーダンスが、前記相対的に高い電力動作モードにおけるインピーダンスに近い値にシフトされることを特徴とする、
    増幅器。
  5. 前記位相進みは、実質的に（４ｎ＋１）π／２ラジアンであり、ここで、ｎは０を含む整数であり、前記位相遅れは、実質的に（４ｎ＋１）π／２ラジアンであり、ここで、ｎは０を含む整数である、請求項４に記載の増幅器。
  6. 前記共通の出力ノードに結合されるインピーダンスＺｏを有する負荷を含み、
    前記第１の回路部は、特性インピーダンスＺＣＩ＝２Ｚｏを有し、該回路部は、前記相対的に高い電力動作モードの期間中は前記第２のトランジスタの前記出力において２Ｚｏのインピーダンスを提供し、前記相対的に低い電力動作モードの期間中は前記第２のトランジスタの前記出力において（ＺＣＩ）２／Ｚｏのインピーダンスを提供する、請求項５に記載の増幅器。
  7. 第１電極、出力ノードに結合される出力電極、及び前記第１電極と出力電極との間の電流の流れを制御する制御電極を有する第１のトランジスタと、
    第１電極、前記出力ノードに結合される出力電極、及び前記第１電極と出力電極との間の電流の流れを制御する制御電極を有する第２のトランジスタと、を備え、
    前記第１のトランジスタの制御電極が入力ノードに結合され、更に、
    第１のバイアス源と、
    制御信号に従って選択的に、相対的に高い電力動作モードの期間中、前記第１のトランジスタの制御電極を前記第１のバイアス源に結合して、該第１のトランジスタを導通状態にバイアスするか、又は、相対的に低い電力動作モードの期間中、制御電極を前記第１のバイアス源から除去して、前記第１のトランジスタを非導通状態にするためのスイッチと、
    前記相対的に高い電力動作モード及び前記相対的に低い電力動作モードの双方の期間中、前記第２のトランジスタの制御電極に結合されて、該第２のトランジスタを導通状態にバイアスするための第２のバイアス源と、
    前記第２のトランジスタの出力と前記出力ノードとの間に結合される第１の回路部と、
    前記入力ノードと前記第２のトランジスタの制御電極との間に結合される第２の回路部と、
    前記制御信号に従って選択的に、前記相対的に高い電力動作モードの期間中、前記第２のトランジスタの制御電極を前記第２のバイアス源に結合して、該第２のトランジスタを第１の導通レベルにバイアスするか、又は、前記相対的に低い電力動作モードの期間中、前記第２のトランジスタの制御電極を第３のバイアス源に結合して、該第２のトランジスタを第２の導通レベルにバイアスするためのスイッチと、
    を有し、
    前記第１の回路部及び前記第２の回路部の一方は位相進みを提供し、前記第１の回路部及び前記第２の回路部の他方は位相遅れを提供し、
    前記相対的に低い電力動作モードの期間中に、前記第１の導通レベルから前記第２の導通レベルへの変化に伴い増加された前記第２のトランジスタの入力インピーダンスが、前記第２の回路部によってより低いインピーダンスに変換されて、前記共通の入力ノードにおけるインピーダンスが、前記相対的に高い電力動作モードにおけるインピーダンスに近い値にシフトされ、
    更に、
    前記出力ノードに結合されるＤＣ電圧源を備える、
    増幅器。
  8. 前記位相進みは、実質的に（４ｎ＋１）π／２ラジアンであり、ここで、ｎは０を含む整数であり、前記位相遅れは、実質的に（４ｎ＋１）π／２ラジアンであり、ここで、ｎは０を含む整数である、請求項７に記載の増幅器。
  9. 共通の入力ノードと共通の出力ノードとの間に結合される一対の増幅器部を備え、
    （Ａ）前記増幅器部の第１のものは、
    （ｉ）前記共通の出力ノードに結合される出力電極を有する第１のトランジスタと、
    （ｉｉ）第１のバイアス源と、
    （ｉｉｉ）制御信号に従って選択的に、相対的に高い電力動作モードの期間中、前記第１のトランジスタの制御電極を前記第１のバイアス源に結合して、該第１のトランジスタを導通状態にバイアスするか、又は、相対的に低い電力動作モードの期間中、制御電極を前記第１のバイアス源から除去して、前記第１のトランジスタを非導通状態にするためのスイッチと、を有し、
    （Ｂ）前記増幅器部の第２のものは、
    （ｉ）第１電極、前記共通の出力ノードに結合される出力電極、及び前記第１電極と出力電極との間の電流の流れを制御する制御電極を有する第２のトランジスタと、
    （ｉｉ）前記相対的に高い電力動作モード及び前記相対的に低い電力動作モードの双方の期間中、前記第２のトランジスタの制御電極に結合されて、該第２のトランジスタを導通状態にバイアスするための第２のバイアス源と、
    （ｉｉｉ）前記第２のトランジスタの出力と前記共通の出力ノードとの間に結合される第１の回路部と、
    （ｉｖ）前記共通の入力ノードと前記第２のトランジスタの前記制御電極との間に結合される第２の回路部と、を有し、
    （Ｃ）前記第１の回路部及び前記第２の回路部の一方は位相進みを提供し、前記第１の回路部及び前記第２の回路部の他方は位相遅れを提供し、
    （Ｄ）前記第１の回路部は、前記第２のトランジスタの出力と前記共通の出力ノードとの間に、前記第１のトランジスタの出力と前記共通の出力ノードとの間の位相シフトと異なる位相シフトを提供する位相シフト・ネットワークを含み、更に
    （Ｅ）前記位相進みは、実質的に（４ｎ＋１）π／２ラジアンであり、ここで、ｎは０を含む整数であり、前記位相遅れは、実質的に（４ｎ＋１）π／２ラジアンであり、ここで、ｎは０を含む整数であり、更に、
    （Ｆ）前記共通の出力ノードに結合されるインピーダンスＺｏを有する負荷を含み、
    前記第１の回路部は、特性インピーダンスＺＣＩ＝２Ｚｏを有し、該回路部は、前記相対的に高い電力動作モードの期間中は前記第２のトランジスタの前記出力において２Ｚｏのインピーダンスを提供し、前記相対的に低い電力動作モードの期間中は前記第２のトランジスタの前記出力において（ＺＣＩ）２／Ｚｏのインピーダンスを提供し、
    前記第２の増幅器部が、前記制御信号に従って選択的に、前記相対的に高い電力動作モードの期間中、前記第２のトランジスタの制御電極を前記第２のバイアス源に結合して、該第２のトランジスタを第１の導通レベルにバイアスするか、又は、前記相対的に低い電力動作モードの期間中、前記第２のトランジスタの制御電極を第３のバイアス源に結合して、該第２のトランジスタを第２の導通レベルにバイアスするためのスイッチを含み、
    前記相対的に低い電力動作モードの期間中に、前記第１の導通レベルから前記第２の導通レベルへの変化に伴い増加された前記第２のトランジスタの入力インピーダンスが、前記第２の回路部によってより低いインピーダンスに変換されて、前記共通の入力ノードにおけるインピーダンスが、前記相対的に高い電力動作モードにおけるインピーダンスに近い値にシフトされることを特徴とする、増幅器。
  10. 回路において入力整合ネットワーク（１８）及び出力整合ネットワーク（２２）の間を結合する増幅器（１０’）であって、
    入力整合ネットワーク（１８）に結合する共通の入力ノード（６０）と、
    出力整合ネットワーク（２２）に結合する共通の出力ノード（６２）と、
    前記共通の入力ノード（６０）及び前記共通の出力ノード（６２）の間に結合される一対の増幅器部（１２、１４）とを備え、
    （Ａ）前記一対の増幅器部のうち第１の増幅器部（１２）は、
    （ｉ）第１のトランジスタ（１６）であって、基準電位に結合される第１電極、前記共通の出力ノード（６２）に結合される出力電極、及び前記第１電極と出力電極との間の電流の流れを制御する制御電極を有する第１のトランジスタ（１６）と、
    （ｉｉ）第１のバイアス源と、
    （ｉｉｉ）スイッチであって、制御信号に従って選択的に、相対的に高い電力動作モードの期間中、前記第１のトランジスタ（１６）の制御電極を前記第１のバイアス源に結合して、該第１のトランジスタ（１６）を導通状態にバイアスするか、又は、相対的に低い電力動作モードの期間中、制御電極を前記第１のバイアス源から除去して、前記第１のトランジスタ（１６）を非導通状態にするためのスイッチと、を有し、
    （Ｂ）前記一対の増幅器部のうち第２の増幅器部（１４）は、
    （ｉ）第２のトランジスタ（３２）であって、前記基準電位に結合される第１電極、前記共通の出力ノード（６２）に結合される出力電極、及び前記第１電極と当該第２トランジスタ（３２）の出力電極との間の電流の流れを制御する制御電極を有する第２のトランジスタと、
    （ｉｉ）前記第２のトランジスタ（３２）を導通状態にバイアスするための第２のバイアス源と、
    （ｉｉｉ）前記第２のトランジスタ（３２）の出力及び前記共通の出力ノード（６２）の間に結合される第１の回路部（４２）であって、前記第２トランジスタ（３２）の出力において、前記相対的に高い電力動作モードの期間中に、前記相対的に低い電力動作制御モードの期間中とは異なるインピーダンスを提供する、第１回路部（４２）と、を有し、
    （Ｃ）ＤＣ電圧源（２４）は、前記共通の出力ノード（６２）に結合され、
    前記一対の増幅器部のうち第２の増幅器部（１４）が、
    前記共通の入力ノード（６０）及び前記第２のトランジスタ（３２）の前記制御電極の間に結合される第２の回路部（３８）と、
    前記制御信号に従って選択的に、前記相対的に高い電力動作モードの期間中、前記第２のトランジスタ（３２）の制御電極を、前記第２のバイアス源に結合して、該第２のトランジスタ（３２）を第１の導通レベルにバイアスするか、又は、前記相対的に低い電力動作モードの期間中、第３のバイアス源に結合して、前記第２のトランジスタ（３２）を第２の導通レベルにバイアスするためのスイッチと、を有し、
    （Ｄ）前記第１の回路部（４２）及び前記第２の回路部（３８）の一方は位相進みを提供し、前記第１の回路部（３８）及び前記第２の回路部（４２）の他方は位相遅れを提供すること
    を特徴とする、増幅器。
  11. 前記位相進みは、実質的に（４ｎ＋１）π／２ラジアンであり、ここで、ｎは０を含む整数であり、前記位相遅れは、実質的に（４ｎ＋１）π／２ラジアンであり、ここで、ｎは０を含む整数である、請求項１０に記載の増幅器。
  12. 請求項１１に記載の増幅器であって、前記共通の出力ノード（６２）に結合されるインピーダンスＺｏを有する負荷を含み、
    前記第１の回路部（４２）は、特性インピーダンスＺＣＩ＝２Ｚｏを有し、該回路部（４２）は、前記相対的に高い電力動作モードの期間中は前記第２のトランジスタ（３２）の前記出力電極において２Ｚｏのインピーダンスを提供し、前記相対的に低い電力動作モードの期間中は前記第２のトランジスタ（３２）の前記出力において（ＺＣＩ）２／Ｚｏのインピーダンスを提供する、増幅器。
  13. 請求項１０乃至１２のいずれか一項に記載の増幅器において、前記第１回路部（４２）が位相遅れを提供し、前記第２回路部（３８）が位相進みを提供する、増幅器。
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