JP5259082B2 - 一致検証方法及び装置 - Google Patents

Description

この発明は、半導体集積回路の設計検証を行うＨＤＬ機能シミュレーションでの動作結果と当該ＨＤＬで記述した半導体集積回路を搭載したＦＰＧＡの実機動作結果との一致性を確認する一致検証方法及び装置に関するものである。

ＦＰＧＡ（Field Programmable Gate Array）は、書き換え可能なハードウェアを提供するＬＳＩ（大規模半導体集積回路）であり、このハードウェアに用途（ユーザ）が要求する機能を実現するデジタル回路である半導体集積回路を搭載することで、ＡＳＩＣ（Application Specific Integrated Circuit：特定用途向けＩＣ）として多用されている。

このＦＰＧＡへの半導体集積回路の搭載は、一般に、次のような手順で行われる。すなわち、まず、用途（ユーザ）が要求する機能を実現する半導体集積回路の全体をシステムとして捉えて動作を定義するシステム設計を行い、その定義した各動作を記述した動作レベル記述を作成する。次に、作成した動作レベル記述を、ＨＤＬ（Hardware Description Language：回路記述言語）を用いて、回路の設計データとなるＲＴＬ（Register Transfer Level）記述に変換する。そして、論理合成ツールを用いて、そのＲＴＬ記述をゲートレベル記述（ゲートレベル論理回路；ネットリスト）に自動変換する機能・論理設計を行い、生成されたネットリストに基づきレイアウト設計を行う。このようにして得られた半導体集積回路のＨＤＬモデルをＦＰＧＡに書き込むことで、所望の半導体集積回路が実装されたＬＳＩであるＦＰＧＡが得られる。

以上のような半導体集積回路の設計では、上記した各設計過程での設計の正当性を調べる設計検証が行われる。この設計検証には、例えば、各設計過程での変換処理が正しいか否かを検証する等価性検証と、各記述が設計対象を正しく表現しているか否かを検証する仕様検証とがある。

従来、この等価性検証を行う装置として、例えば、機能レベルのＨＤＬによるハードウェア記述で表現された論理回路と、ゲートレベルのＨＤＬによるハードウェア記述で表現された上記と同じ論理回路との論理の等価性の検証を行う場合に、プール式の比較による論理検証と、テストパターンを使用した比較シミュレーションによる論理検証とのいずれを使用するかを、論理回路を分割して得られる個々の部分回路ごとに切り分けることによって行う論理検証装置などが提案されている（例えば、特許文献１参照）。

また、仕様検証を行う方法として、例えば、仕様に基づく回路動作をＰＳＬ（Property Specification Language）などの専用言語（アサーション言語）を用いて定義し、これに違反する動作が検出された場合に警告を発する仕組みであるアサーションチェックをＨＤＬによる論理回路に対して設定し、仕様に違反する動作の有無をチェックする方法が用いられる。なお、アサーションチェックは、回路仕様などに基づいて、専用のマニュアルで作成されており、一種の回路又は組み込みソフトウェアの一部として、ＲＴＬ設計やソフトウェア中に組み込まれる（例えば、特許文献２参照）。

特開平３−２９８６８号公報 特開平１０−３１２３１１号公報

しかしながら、ＨＤＬによるＲＴＬ記述と、当該ＲＴＬ記述から自動変換されたネットリストを実装したＦＰＧＡとの間で動作上の一致性を確認する場合に、従来では、ＲＴＬ記述のＨＤＬ機能シミュレーション出力値と、実機検証におけるＦＰＧＡ出力値とを別々の検証システムで取得し、両者を比較するようにしているので、出力値の全比較に時間的コストが掛かるという問題がある。

また、上記した従来の一致検証方法では、実機検証で観測できるのはＦＰＧＡの出力信号のみであり、ＦＰＧＡの回路内部で起こる動作の不一致は検出できない。さらに、等価性検証方式においては、半導体集積回路の大規模化に伴い、回路全体の一括した等価性保証が不可能になっているという問題がある。

この発明は、上記に鑑みてなされたものであり、ＨＤＬ機能シミュレーション結果とＦＰＧＡの実機動作結果との一致検証の実行時間を減少可能とし、かつ回路内部の動作不一致も検出できる一致検証方法及び装置を得ることを目的とする。

上述した目的を達成するために、この発明は、設計した半導体集積回路のＨＤＬモデルの機能シミュレーションでの動作結果と前記ＨＤＬモデルを搭載したＦＰＧＡの実機検証での動作結果との一致性を検証する一致検証方法であって、（ａ）前記機能シミュレーションでのシミュレーション動作が前記半導体集積回路の仕様通りであるか否かをアサーションチェック機能を用いて検証する工程と、（ｂ）前記（ａ）の工程でのアサーションチェック機能によるアサーションチェックの結果履歴を抽出する工程と、（ｃ）前記ＨＤＬモデルとともに前記アサーションチェック機能を前記ＦＰＧＡ上に搭載するための論理合成処理及びマッピング処理を実施する工程と、（ｄ）前記（ｃ）の工程にてＨＤＬモデルを搭載した前記ＦＰＧＡの実機検証での実機動作が仕様通りであるか否かを前記（ｃ）の工程にて当該ＦＰＧＡ上に搭載した前記アサーションチェック機能を用いて検証する工程と、（ｅ）前記（ｄ）の工程での実機検証における前記アサーションチェック機能によるアサーションチェックの結果履歴を抽出する工程と、（ｆ）前記（ｂ）の工程で得られたアサーションチェック結果履歴と前記（ｅ）の工程で得られたアサーションチェック結果履歴とを比較処理し、得られた差異を一致検証結果としてレポート出力する工程とを含むことを特徴とする。

この発明によれば、設計した半導体集積回路のＨＤＬモデルとともにアサーションチェック機能をＦＰＧＡに搭載するので、ＨＤＬモデルの機能シミュレーション結果に含ませたアサーションチェック結果と、ＨＤＬモデルを実装したＦＰＧＡ上での実機動作結果に含ませたアサーションチェック結果とを用いて双方の動作上の一致検証を行うことができる。したがって、従来行われていた全出力比較による一致検証と比較して、一致検証の実行時間を減少させることが可能になる。また、外部信号のみならず、内部信号も動きの一致検証が行えるので、一致検証精度の向上を図ることができる。

この発明によれば、ＨＤＬ機能シミュレーション結果とＦＰＧＡ実機動作結果との一致検証の実行時間を減少可能とし、かつ回路内部の動作不一致も検出して一致検証精度の向上を図ることができるという効果を奏する。

以下に図面を参照して、この発明にかかる一致検証方法及び装置の好適な実施の形態を詳細に説明する。

実施の形態１．
図１は、この発明の実施の形態１による一致検証方法を実施する一致検証装置の構成を示すブロック図である。図１において、ＨＤＬ機能シミュレーション結果とＦＰＧＡ上での実機動作結果との間での一致検証を行う一致検証装置１ａは、機能シミュレーション部２と、シミュレーション結果抽出部３と、ＦＰＧＡ合成部４ａと、実機検証部５と、実機検証結果抽出部６と、実行結果比較部７と、これらの各構成要素での処理データの入出力や保持に用いる記憶部８〜１３とを備えている。

記憶部８には、「ＨＤＬデザイン記述」が保持されている。この「ＨＤＬデザイン記述」は、Ｖｅｒｉｌｏｇ−ＨＤＬなどのＨＤＬを用いて記述されたＲＴＬの回路設計データであり、機能シミュレーション部２とＦＰＧＡ合成部４ａとが用いる。

記憶部９には、「アサーション記述」が保持されている。「アサーション記述」は、ＰＳＬなどのアサーション言語を用いて記述されたアサーションチェックのための回路仕様記述である。アサーション記述には、回路の内部信号及び外部信号が守るべき規則、例えば、信号同士の相互排他関係、バス信号のとり得る値の範囲、または、信号変化が発生するタイミングなどが記述されている。このアサーション記述は、機能シミュレーション部２とＦＰＧＡ合成部４ａとを用いる。

機能シミュレーション部２は、記憶部８からＨＤＬデザイン記述を、記憶部９からアサーション記述をそれぞれ読み込み、アサーションチェックを含むＨＤＬ機能シミュレーションを行うことによって、設計した半導体集積回路の機能検証を行い、その検証結果をシミュレーション結果抽出部３に与える。このように、機能シミュレーション部２は、アサーションチェック可能なシミュレーション装置（シミュレータ）である。

シミュレーション結果抽出部３は、機能シミュレーション部２にて実行されたアサーションチェックを含むＨＤＬ機能シミュレーションの結果から、「シミュレーション結果履歴」を抽出し、外部ファイルまたはデータベースである記憶部１０に保存する。なお、記憶部１０に保存される「シミュレーション結果履歴」は、実行結果比較部７が読み込むことができる形式になっている。

記憶部１０に保存される「シミュレーション結果履歴」を、シミュレーション結果履歴１０と略記すると、このように抽出されたシミュレーション結果履歴１０は、例えば図２に示すように、アサーションチェックの実行結果を含んでいる。アサーションチェックの実行結果には、不合格となったアサーションに関する情報と合格となったアサーションに関する情報とがある。シミュレーション結果履歴１０には、不合格となったアサーションに関する情報だけを含む形式でもよく、合格となったアサーションに関する情報だけを含む形式でもよいが、図２では、双方を含む形式で示してある。すなわち、図２では、不合格となったアサーション及び合格となったアサーションを特定するための「アサーション識別子」「不合格が発生した回数」「不合格が発生した時刻に関する情報」「合格が発生した回数」「合格が発生した時刻に関する情報」が示されている。

ＦＰＧＡ合成部４ａは、記憶部８からＨＤＬデザイン記述を、記憶部９からアサーション記述をそれぞれ読み込み、両者を特定のＦＰＧＡデバイス上に実装するための論理合成及びマッピングを行う。すなわち、記憶部８から読み込んだＨＤＬデザイン記述は、半導体集積回路のシステム仕様を実現するデザイン回路としてＦＰＧＡ内に埋め込まれる。また、記憶部９から読み込んだアサーション記述は、テスト回路としてＦＰＧＡ内に埋め込まれる。論理合成処理及びマッピング処理の結果は、「合成結果」として記憶部１１に保持される。

実機検証部５は、記憶部１１から合成結果を読込み、ＦＰＧＡ合成部４ａにてデザイン回路とともにアサーションチェック用のテスト回路が埋め込まれたＦＰＧＡ上で実機検証を行う。つまり、実機検証部５では、実機検証を行うことで、アサーションチェックが実行される。このように、実機検証部５は、ＦＰＧＡが搭載された評価ボードとその実機検証を行うための実行環境になっている。

実機検証結果抽出部６は、実機検証部５にて実行されたアサーションチェックを含む実機検証の結果から、実機検証結果履歴を抽出し、外部ファイルまたはデータベースである記憶部１２に保存する。なお、記憶部１２に保存される実機検証結果履歴は、実行結果比較部７が読み込むことができる形式になっている。

記憶部１２に保存される実機検証結果履歴を、実機検証結果履歴１２と略記すると、このように抽出された実機検証結果履歴１２は、実機検証でのアサーションチェックの実行結果を含んでいる。実機検証結果履歴１２に含まれる実機検証でのアサーションチェックの実行結果は、シミュレーション結果履歴１０に含まれるＨＤＬ機能シミュレーションでのアサーションチェックの実行結果と同様である。つまり、実機検証結果履歴１２には、シミュレーション結果履歴１０と同様に、不合格となったアサーションに関する情報と合格となったアサーションに関する情報との一方または双方が含まれている。双方を含む開式で図に示すと、前記した図２に示すようになる。

実行結果比較部７は、シミュレーション結果履歴１０と実機検証結果履歴１２とを読込み、両者が有するアサーションに関する情報毎に比較を行い、ＨＤＬ機能シミュレーションの結果とＦＰＧＡ上での実機動作結果とに一致があるか、不一致があるかを検証し、検証結果を一致検証結果として記憶部１３に出力する。この一致検証結果には、比較結果、差異が発見されなかった場合は一致していることを示す情報が含まれ、差異が発見された場合は不一致のあるアサーションの識別子とともに、差異が発生している時刻に関する情報などが含まれている。

このとき、実行結果比較部７は、比較結果を特定の条件によってフィルタリングする機能を有してもよい。例えば、シミュレーション結果履歴１０及び実機検証結果履歴１２中の不合格したアサーションについてのみ比較結果を出力したり、特定の時刻に発生する不一致を比較結果から除外したり、もしくは、特定回数以上発生した不一致のみを出力したりするフィルタリング機能を有してもよい。こうしたフィルタリングを通した結果が一致検証結果として記憶部１３に保持される。

ＦＰＧＡに搭載する半導体集積回路（ＬＳＩ）の設計者は、記憶部１３から一致検証結果を読み出すことで、半導体集積回路についてのＨＤＬ機能シミュレーション結果とその半導体集積回路を実装したＦＰＧＡ上での実機動作結果との間に致命的な不一致動作が存在するか否か確認することができる。ここでの確認には、外部信号のみならず、内部信号の動きの確認も含まれている。

以上のように、この実施の形態１によれば、ＦＰＧＡにもアサーションチェックを搭載するので、半導体集積回路についてのＨＤＬ機能シミュレーション結果に含ませたアサーションチェック結果と、その半導体集積回路を実装したＦＰＧＡ上での実機動作結果に含ませたアサーションチェック結果とを用いて双方の動作上の一致検証が行える。

したがって、従来行われていた全出力比較による一致検証と比較して、一致検証の実行時間を減少させることが可能になる。また、外部信号のみならず、内部信号も動きの一致検証が行えるので、一致検証精度の向上を図ることができる。

実施の形態２．
図３は、この発明の実施の形態２による一致検証方法を実施する一致検証装置の構成を示すブロック図である。なお、図３では、図１（実施の形態１）に示した構成要素と同一ないしは同等である構成要素には同一の符号が付されている。ここでは、この実施の形態２に関わる部分を中心に説明する。

図３に示すように、この実施の形態２による一致検証装置１ｂは、図１（実施の形態１）に示した構成において、ＦＰＧＡ合成部４ａに代えてＦＰＧＡ合成部４ｂが設けられ、ＦＰＧＡ合成部４ｂが用いる「比較回路記述」の記憶部２１が追加され、記憶部１１に代えてＦＰＧＡ合成部４ｂが出力する「比較回路を含む合成結果」の記憶部２２が設けられている。

そして、図１（実施の形態１）に示した構成において、実機検証部３，実機検証結果抽出部６及び実行結果比較部７に代えて比較処理を含む実機検証部２０が設けられ、「実機検証結果履歴」の記憶部１１は削除されている。つまり、この比較処理を含む実機検証部２０は、図１（実施の形態１）に示した構成において、実機検証結果抽出部６と実行結果比較部７とを実機検証部５の中に取り込んだ構成を有していると言える。

記憶部２１に保持され「比較回路記述」は、図１（実施の形態１）における実機検証結果抽出部６と実行結果比較部７とを実現するＲＴＬの比較回路記述である。

ＦＰＧＡ合成部４ｂは、記憶部８からＨＤＬデザイン記述を、記憶部９からアサーション記述を、記憶部２１から比較回路記述をそれぞれ読み込み、三者を特定のＦＰＧＡデバイス上に実装するための論理合成及びマッピングを行う。論理合成処理及びマッピング処理の結果は、「比較回路を含む合成結果」として記憶部２２に保持される。

比較処理を含む実機検証部２０は、シミュレーション結果履歴１０と記憶部２２の「比較回路を含む合成結果」とを読み込み、ＦＰＧＡ実機検証処理と、実機検証結果の抽出処理と、シミュレーション結果履歴１０とＦＰＧＡ実機検証結果との間の実行結果比較処理との全てをＦＰＧＡ上で実行する。

ここで、実機検証処理は、実施の形態１にて説明した実機検証部５での処理と同様である。実機検証結果の抽出処理は、実施の形態１にて説明した実機検証結果抽出部６と同様の処理をＦＰＧＡ上で実機検証処理と平行して実行する。シミュレーション結果履歴１０とＦＰＧＡ実機検証結果との間の実行結果比較処理は、比較内容については実施の形態１にて説明した実行結果比較部７と同様である。比較処理の手順としては、比較処理の必要に応じて記憶部１０から「シミュレーション結果履歴」をＦＰＧＡ内に読み込み、ＦＰＧＡ内で抽出される実機検証結果と比較して「一致検証結果」を記憶部１３に出力する。

以上のように、この実施の形態２によれば、ＨＤＬ機能シミュレーション結果とＦＰＧＡ実機動作結果との比較処理がＦＰＧＡ内に実装して実行されるので、実施の形態１と比べて「一致検証結果」の出力までの処理時間が短縮される。

以上のように、この発明にかかる一致検証方法及び装置は、設計した半導体集積回路のＨＤＬモデルの機能シミュレーションでの動作結果と前記ＨＤＬモデルを搭載したＦＰＧＡの実機検証での動作結果との一致性を検証する実行時間を短くするとともに、回路内部の動作不一致も検出して一致検証精度の向上を図るのに有用である。

この発明の実施の形態１による一致検証方法を実施する一致検証装置の構成を示すブロック図である。 図１に示すシミュレーション結果履歴、または、実機検証結果履歴の一例を示す図である。 この発明の実施の形態２による一致検証方法を実施する一致検証装置の構成を示すブロック図である。

符号の説明

１ａ，１ｂ 一致検証装置
２ 機能シミュレーション部
３ シミュレーション結果抽出部
４ａ，４ｂ ＦＰＧＡ合成部
５ 実機検証部
６ 実機検証結果抽出部
７ 実行結果比較部
８ ＨＤＬデザイン記述の記憶部
９ アサーション記述の記憶部
１０ シミュレーション結果履歴の記憶部
１１ 合成結果の記憶部
１２ 実機検証結果履歴の記憶部
１３ 一致検証結果の記憶部
２０ 比較処理を含む実機検証部
２１ 比較回路記述の記憶部
２２ 比較回路を含む合成結果の記憶部

Claims (10)

1. 設計した半導体集積回路のＨＤＬモデルの機能シミュレーションでの動作結果と前記ＨＤＬモデルを搭載したＦＰＧＡの実機検証での動作結果との一致を検証する一致検証方法であって、
   （ａ）前記機能シミュレーションでのシミュレーション動作が前記半導体集積回路の仕様通りであるか否かをアサーションチェック機能を用いて検証する工程と、
   （ｂ）前記（ａ）の工程でのアサーションチェック機能によるアサーションチェックの結果履歴を抽出する工程と、
   （ｃ）前記ＨＤＬモデルとともに前記アサーションチェック機能を前記ＦＰＧＡ上に搭載するための論理合成処理及びマッピング処理を実施する工程と、
   （ｄ）前記（ｃ）の工程にてＨＤＬモデルを搭載した当該ＦＰＧＡの実機検証での実機動作が仕様通りであるか否かを前記（ｃ）の工程にて当該ＦＰＧＡ上に搭載した前記アサーションチェック機能を用いて検証する工程と、
   （ｅ）前記（ｄ）の工程での実機検証における前記アサーションチェック機能によるアサーションチェックの結果履歴を抽出する工程と、
   （ｆ）前記（ｂ）の工程で得られたアサーションチェック結果履歴と前記（ｅ）の工程で得られたアサーションチェック結果履歴とを比較処理し、得られた差異を一致検証結果としてレポート出力する工程と
   を含むことを特徴とする一致検証方法。
2. 設計した半導体集積回路のＨＤＬモデルの機能シミュレーションでの動作結果と前記ＨＤＬモデルを搭載したＦＰＧＡの実機検証での動作結果との一致を検証する一致検証方法であって、
   （ａ）前記機能シミュレーションでのシミュレーション動作が前記半導体集積回路の仕様通りであるか否かをアサーションチェック機能を用いて検証する工程と、
   （ｂ）前記（ａ）の工程でのアサーションチェック機能によるアサーションチェックの結果履歴を抽出する工程と、
   （ｃ）前記ＨＤＬモデルとともに、前記アサーションチェック機能、前記アサーションチェック機能によるアサーションチェック結果履歴を抽出する機能、及び比較機能を当該ＦＰＧＡ上に搭載するための論理合成処理及びマッピング処理を実施する工程と、
   （ｄ）前記（ｃ）の工程にてＨＤＬモデルを搭載した当該ＦＰＧＡの実機検証において前記のアサーションチェック機能及びアサーションチェック結果履歴を抽出する機能を用いて実機動作が仕様通りであるか否かについてのアサーションチェック結果履歴を取得し、得られたアサーションチェック結果履歴と前記（ｂ）の工程にて得られたアサーションチェック結果履歴との差異を前記（ｃ）の工程にて搭載された前記の比較機能を用いて検出し、得られた前記差異を一致検証結果としてレポート出力する工程と
   を含むことを特徴とする一致検証方法。
3. 前記アサーションチェック結果履歴には、合格したアサーションに関する情報と不合格したアサーションに関する情報との一方または双方が含まれていることを特徴とする請求項１または２に記載の一致検証方法。
4. 前記レポート出力する差異には、当該差異が発生した時刻に関する情報及び発生回数が含まれていることを特徴とする請求項１または２に記載の一致検証方法。
5. 前記レポート出力する差異は、比較結果を特定の条件によってフィルタリングし条件に合致したケースのみでの差異であることを特徴とする請求項４に記載の一致検証方法。
6. 設計した半導体集積回路のＨＤＬモデルの機能シミュレーションでの動作結果と前記ＨＤＬモデルを搭載したＦＰＧＡの実機検証での動作結果との一致を検証する一致検証装置であって、
   前記機能シミュレーションでのシミュレーション動作が前記半導体集積回路の仕様通りであるか否かをアサーションチェック回路によって検証する機能シミュレーション部と、
   前記機能シミュレーション部での前記アサーションチェック回路によるアサーションチェックの結果履歴を抽出するシミュレーション結果抽出部と、
   前記ＨＤＬモデルとともに前記アサーションチェック回路を前記ＦＰＧＡ上に搭載するための論理合成処理及びマッピング処理を実施するＦＰＧＡ合成部と、
   前記ＦＰＧＡ合成部にてＨＤＬモデルを搭載した前記ＦＰＧＡの実機検証での実機動作が仕様通りであるか否かを前記ＦＰＧＡ合成部にて当該ＦＰＧＡ上に搭載した前記アサーションチェック回路を用いて検証する実機検証部と、
   前記実機検証部での前記アサーションチェック回路によるアサーションチェックの結果履歴を抽出する実機検証結果抽出部と、
   前記シミュレーション結果抽出部でのアサーションチェック結果履歴と前記実機検証結果抽出部でのアサーションチェック結果履歴とを比較処理し、得られた差異を一致検証結果としてレポート出力する実行結果比較部と
   を備えていることを特徴とする一致検証装置。
7. 設計した半導体集積回路のＨＤＬモデルの機能シミュレーションでの動作結果と前記ＨＤＬモデルを搭載したＦＰＧＡの実機検証での動作結果との一致を検証する一致検証装置であって、
   前記機能シミュレーションでのシミュレーション動作が前記半導体集積回路の仕様通りであるか否かをアサーションチェック回路によって検証する機能シミュレーション部と、
   前記機能シミュレーション部での前記アサーションチェック回路によるアサーションチェックの結果履歴を抽出するシミュレーション結果抽出部と、
   前記ＨＤＬモデルとともに、前記アサーションチェック回路、前記アサーションチェック回路による検証の結果履歴を抽出する回路、及び比較回路を当該ＦＰＧＡ上に搭載するための論理合成処理及びマッピング処理を実施するＦＰＧＡ合成部と、
   前記ＦＰＧＡ合成部によってＨＤＬモデルを搭載した当該ＦＰＧＡの実機検証において前記ＦＰＧＡ合成部によって搭載された前記のアサーションチェック機能及びアサーションチェック結果履歴を抽出する機能を用いて実機動作が仕様通りであるか否かについてのアサーションチェック結果履歴を取得し、得られたアサーションチェック結果履歴と前記シミュレーション結果抽出部によるアサーションチェック結果履歴との差異を前記ＦＰＧＡ合成部によって搭載された前記の比較回路を用いて検出し、得られた前記差異を一致検証結果としてレポート出力する実機検証部と
   を備えていることを特徴とする一致検証装置。
8. 前記アサーションチェック結果履歴には、合格したアサーションに関する情報と不合格したアサーションに関する情報との一方または双方が含まれていることを特徴とする請求項６または７に記載の一致検証装置。
9. 前記レポート出力する差異には、当該差異が発生した時刻に関する情報及び発生回数が含まれていることを特徴とする請求項６または７に記載の一致検証装置。
10. 前記レポート出力する差異は、比較結果を特定の条件によってフィルタリングし条件に合致したケースのみでの差異であることを特徴とする請求項９に記載の一致検証装置。

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