JP5218351B2

JP5218351B2 - Semiconductor memory device

Info

Publication number: JP5218351B2
Application number: JP2009208186A
Authority: JP
Inventors: 達哉臼杵; 俊郎二木
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2009-09-09
Filing date: 2009-09-09
Publication date: 2013-06-26
Anticipated expiration: 2018-11-12
Also published as: JP2010021562A

Description

本発明は、新たな動作原理に基づく半導体記憶装置に関する。代表的な半導体記憶装置として、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）が知られている。ＤＲＡＭは、１つのＭＩＳＦＥＴと１つのキャパシタからなる１メモリセルに１ビットの情報を記憶する。ＤＲＡＭにおいては、メモリセルの微細化及び大容量化が進んでいるが、より大容量化を図ることが可能な半導体記憶装置が望まれている。 The present invention relates to a semiconductor memory device based on a new operation principle. As a typical semiconductor memory device, a dynamic random access memory (DRAM) is known. The DRAM stores 1-bit information in one memory cell composed of one MISFET and one capacitor. In DRAMs, miniaturization and increase in capacity of memory cells are progressing, but a semiconductor memory device capable of increasing capacity is desired.

さらなる大容量化を図ることが可能な半導体記憶装置として、フラッシュメモリが注目されている。フラッシュメモリは、１つのＭＩＳＦＥＴのみで１つのメモリセルを構成するため、大容量化に適している。 As a semiconductor memory device capable of further increasing the capacity, a flash memory has attracted attention. The flash memory is suitable for increasing the capacity because one memory cell is constituted by only one MISFET.

フラッシュメモリでは、フローティングゲート型ＦＥＴのフローティングゲート電極へキャリアを注入することにより情報を記憶する。フローティングゲート電極に注入されたキャリアを保持するために、フローティングゲート電極とチャネル領域との間の絶縁膜の厚さは８ｎｍ程度以上とされる。この絶縁膜を通したフローティングゲート電極へのキャリアの注入は、チャネルとフローティングゲート電極間に高電圧を印加することにより行う。両者間に高電圧を印加すると、ファウラノルドハイムトンネル（ＦＬトンネル）現象により、キャリアがフローティングゲート電極に注入される。 In the flash memory, information is stored by injecting carriers into the floating gate electrode of the floating gate type FET. In order to hold the carriers injected into the floating gate electrode, the thickness of the insulating film between the floating gate electrode and the channel region is about 8 nm or more. Carriers are injected into the floating gate electrode through the insulating film by applying a high voltage between the channel and the floating gate electrode. When a high voltage is applied between the two, carriers are injected into the floating gate electrode by the Fowler-Nordheim tunnel (FL tunnel) phenomenon.

ＦＬトンネル現象を利用してキャリアをフローティングゲート電極に注入するためには、１０〜２０Ｖ程度の電圧が必要とされる。このため、低電圧化、低消費電力化を図ることが困難である。 In order to inject carriers into the floating gate electrode using the FL tunnel phenomenon, a voltage of about 10 to 20 V is required. For this reason, it is difficult to achieve low voltage and low power consumption.

本発明の目的は、大容量化、低電圧化を図ることが可能な半導体記憶装置を提供することである。 An object of the present invention is to provide a semiconductor memory device capable of increasing the capacity and reducing the voltage.

本発明の一観点によると、半導体基板と、前記半導体基板の表面層のチャネル領域の両側に形成された第１導電型のソース領域及びドレイン領域と、前記半導体基板の前記チャネル領域上に形成され、キャリアがダイレクトトンネル現象により移動することができる厚さを有するトンネル絶縁膜と、前記トンネル絶縁膜の上に形成され、不純物が添加された半導体材料を含むフローティングゲート電極であって、基板法線方向から見たとき、該フローティングゲート電極が前記ソース領域及び前記ドレイン領域のいずれにも重ならないように配置されている前記フローティングゲート電極と、前記フローティングゲート電極を覆うように、前記チャネル領域の上方に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたコントロールゲート電極であって、基板法線方向から見たとき、該コントロール電極が前記ソース領域及びドレイン領域に接するかまたは部分的に重なるように配置された前記コントロールゲート電極とを有し、前記フローティングゲート電極と前記ソース領域との間隔、および、前記フローティングゲート電極と前記ドレイン領域との間隔が、キャリアがトンネル現象により移動できない距離とされており、前記フローティングゲート電極に電荷が注入された状態において、前記チャネル領域と前記コントロールゲート電極との間に外部から電圧を印加しない状態のときに、前記チャネル領域は空乏化され、前記フローティングゲート電極のフェルミ準位が前記チャネル領域の禁制帯の中に位置するように、前記フローティングゲート電極の半導体材料および不純物濃度、ならびに、前記チャネル領域の材料が選択されており、前記フローティングゲート電極に添加される不純物は、該フローティングゲート電極のフェルミ準位近傍にキャリアのとり得るエネルギ準位を形成し、前記チャネル領域は、前記フローティングゲート電極のフェルミ準位および該フェルミ準位近傍に形成されたエネルギ準位に対応するエネルギ準位を有さない半導体記憶装置が提供される。 According to an aspect of the present invention, a semiconductor substrate, a source region and a drain region of a first conductivity type formed on both sides of a channel region of a surface layer of the semiconductor substrate, and the channel region of the semiconductor substrate are formed. A floating gate electrode including a tunnel insulating film having a thickness capable of moving carriers by a direct tunnel phenomenon and a semiconductor material formed on the tunnel insulating film and doped with an impurity, and having a substrate normal line When viewed from the direction, the floating gate electrode is disposed so as not to overlap with either the source region or the drain region, and the channel region so as to cover the floating gate electrode. Formed on the gate insulating film and a controller formed on the gate insulating film. A gate electrode, when viewed from the substrate normal direction, and a said control gate electrode said control electrode is arranged so as to overlap the or partially in contact with the source region and the drain region, the floating gate The distance between the electrode and the source region, and the distance between the floating gate electrode and the drain region are such that carriers cannot move due to a tunnel phenomenon, and in a state where charges are injected into the floating gate electrode, The channel region is depleted when no external voltage is applied between the channel region and the control gate electrode, and the Fermi level of the floating gate electrode is located in the forbidden band of the channel region. The semiconductor material of the floating gate electrode And the impurity concentration and the material of the channel region are selected, and the impurity added to the floating gate electrode forms an energy level that carriers can take in the vicinity of the Fermi level of the floating gate electrode, A semiconductor memory device is provided in which the channel region does not have an energy level corresponding to the Fermi level of the floating gate electrode and the energy level formed in the vicinity of the Fermi level.

コントロールゲート電極とソース／ドレイン領域との間に電圧を印加すると、チャネル領域内のキャリアがトンネル絶縁膜をトンネルしてフローティングゲート電極に注入される。フローティングゲート電極に注入されたキャリアは、そのフェルミ準位近傍の準位を占める。フローティングゲート電極のフェルミ準位が、チャネル領域の禁制帯の中に位置するため、注入された電子はトンネル現象によってチャネル領域に移動できない。このため、フローティングゲート電極に、電子を長時間蓄積することができる。 When a voltage is applied between the control gate electrode and the source / drain region, carriers in the channel region tunnel through the tunnel insulating film and are injected into the floating gate electrode. The carriers injected into the floating gate electrode occupy a level near the Fermi level. Since the Fermi level of the floating gate electrode is located in the forbidden band of the channel region, injected electrons cannot move to the channel region due to a tunnel phenomenon. For this reason, electrons can be accumulated in the floating gate electrode for a long time.

比較的低電圧で情報の書き込み及び消去を行うことができる。また、１つのフローティングゲート型ＦＥＴで１つのメモリセルを構成するため、高集積化を図ることが可能になる。 Information can be written and erased at a relatively low voltage. In addition, since one memory cell is formed by one floating gate type FET, high integration can be achieved.

第１の実施例による半導体メモリ装置の１つのメモリセル部分の断面図である。1 is a cross-sectional view of one memory cell portion of a semiconductor memory device according to a first embodiment. 第１の実施例による半導体メモリ装置の動作原理を説明するためのエネルギバンド図である。FIG. 3 is an energy band diagram for explaining an operation principle of the semiconductor memory device according to the first embodiment. 第１の実施例の変形例による半導体メモリ装置の動作原理を説明するためのエネルギバンド図である。It is an energy band figure for demonstrating the operation principle of the semiconductor memory device by the modification of a 1st Example. 第２の実施例による半導体メモリ装置の１つのメモリセル部分の断面図である。It is sectional drawing of one memory cell part of the semiconductor memory device by a 2nd Example. 第２の実施例による半導体メモリ装置の動作原理を説明するためのエネルギバンド図である。It is an energy band figure for demonstrating the operation principle of the semiconductor memory device by a 2nd Example. 第２の実施例による半導体メモリ装置のチャネル領域の不純物濃度を低くした場合の、情報保持状態におけるエネルギバンド図である。It is an energy band figure in an information retention state when the impurity concentration of the channel region of the semiconductor memory device according to the second embodiment is lowered. 本発明の実施例による半導体メモリ装置の等価回路図である。1 is an equivalent circuit diagram of a semiconductor memory device according to an embodiment of the present invention.

図１は、本発明の第１の実施例による半導体メモリ装置の１メモリセル部分の断面図を示す。 FIG. 1 is a sectional view of one memory cell portion of a semiconductor memory device according to a first embodiment of the present invention.

ｐ⁻型シリコン基板１の表面層のチャネル領域４の両側に、ｎ型のソース領域２及びドレイン領域３が形成されている。ｐ⁻型シリコン基板の不純物濃度は、例えば５×１０^１５ｃｍ^−３である。チャネル長、すなわちソース領域２とドレイン領域３との間隔は、例えば１５０ｎｍである。チャネル領域４の表面上に、ＳｉＯ_２からなる厚さ２〜３ｎｍのトンネル絶縁膜５が形成されている。トンネル絶縁膜５の厚さは、キャリアがトンネル現象により移動することができる程度の厚さである。 An n-type source region 2 and a drain region 3 are formed on both sides of the channel region 4 on the surface layer of the p ⁻ -type silicon substrate 1. The impurity concentration of the p ⁻ type silicon substrate is, for example, 5 × 10 ¹⁵ cm ⁻³ . The channel length, that is, the distance between the source region 2 and the drain region 3 is, for example, 150 nm. A tunnel insulating film 5 made of SiO ₂ and having a thickness of ₂ to 3 nm is formed on the surface of the channel region 4. The thickness of the tunnel insulating film 5 is such a thickness that carriers can move by a tunnel phenomenon.

トンネル絶縁膜５の表面上に、厚さ１０ｎｍのフローティングゲート電極６が配置されている。フローティングゲート電極６は、ＴｉＮ等の高融点金属で形成されている。フローティングゲート電極６は、基板法線方向から見たとき、ソース領域２及びドレイン領域３のいずれにも重ならないように配置されている。例えば、フローティングゲート電極６のソース領域２側の縁とソース領域２のチャネル領域４側の縁との間隔、及びフローティングゲート電極６のドレイン領域３側の縁とドレイン領域３のチャネル領域４側の縁との間隔は、５０ｎｍである。 A floating gate electrode 6 having a thickness of 10 nm is arranged on the surface of the tunnel insulating film 5. The floating gate electrode 6 is made of a refractory metal such as TiN. The floating gate electrode 6 is disposed so as not to overlap any of the source region 2 and the drain region 3 when viewed from the substrate normal direction. For example, the distance between the edge on the source region 2 side of the floating gate electrode 6 and the edge on the channel region 4 side of the source region 2, and the edge on the drain region 3 side of the floating gate electrode 6 and the channel region 4 side of the drain region 3 The distance from the edge is 50 nm.

トンネル絶縁膜５及びフローティングゲート電極６を覆うように、ＳｉＯ_２からなる厚さ６〜１０ｎｍのゲート絶縁膜７が形成されている。ゲート絶縁膜７の表面上に、ｎ^＋型ポリシリコンからなるコントロールゲート電極８が形成されている。トンネル絶縁膜５、ゲート絶縁膜７、及びコントロールゲート電極８からなる積層構造のソース領域２とドレイン領域３側の周縁部は、基板法線方向から見たとき、ソース領域２及びドレイン領域３に接するか、または部分的に重なるように配置されている。 A gate insulating film 7 made of SiO ₂ and having a thickness of 6 to 10 nm is formed so as to cover the tunnel insulating film 5 and the floating gate electrode 6. A control gate electrode 8 made of n ⁺ type polysilicon is formed on the surface of the gate insulating film 7. The peripheral portion on the source region 2 and drain region 3 side of the laminated structure composed of the tunnel insulating film 5, the gate insulating film 7, and the control gate electrode 8 is located in the source region 2 and the drain region 3 when viewed from the substrate normal direction. It is arranged so as to touch or partially overlap.

コントロールゲート電極８に電圧を印加していない状態のとき、チャネル領域４の表面層部分は空乏化している。なお、ｐ⁻型シリコン基板１とソース領域２との界面及びｐ⁻型シリコン基板１とドレイン領域３との界面にも空乏層が形成されている。 When no voltage is applied to the control gate electrode 8, the surface layer portion of the channel region 4 is depleted. A depletion layer is also formed at the interface between the p ⁻ type silicon substrate 1 and the source region 2 and at the interface between the p ⁻ type silicon substrate 1 and the drain region 3.

次に、図２を参照して、図１に示す第１の実施例による半導体メモリ装置の動作原理を説明する。 Next, the operation principle of the semiconductor memory device according to the first embodiment shown in FIG. 1 will be described with reference to FIG.

図２（Ａ）は、コントロールゲート電極８に電圧を印加していないときのエネルギバンド図を示す。チャネル領域４のバンド端が下方に曲がり、チャネル領域４の表面層が空乏化している。フローティングゲート電極６のフェルミ準位Ｅｆが、チャネル領域４の伝導帯下端Ｅｃと価電子帯上端Ｅｖとの間、すなわち禁制帯の中に位置している。 FIG. 2A shows an energy band diagram when no voltage is applied to the control gate electrode 8. The band edge of the channel region 4 is bent downward, and the surface layer of the channel region 4 is depleted. The Fermi level Ef of the floating gate electrode 6 is located between the conduction band lower end Ec and the valence band upper end Ev of the channel region 4, that is, in the forbidden band.

図２（Ｂ）は、書込時のエネルギバンド図を示す。コントロールゲート電極８に、ソース／ドレイン領域に対して正の電圧を印加する。例えば、コントロールゲート電極８に＋５Ｖの電圧を印加する。フローティングゲート電極６とチャネル領域４との間に約１．５Ｖ程度の電位差が発生する。この電位差により、チャネル領域４の表面に反転層が形成される。この反転層内の電子が、トンネル現象によりフローティングゲート電極６に注入される。注入された電子は、フローティングゲート電極６のフェルミ準位近傍のエネルギ準位を占める。 FIG. 2B shows an energy band diagram at the time of writing. A positive voltage is applied to the control gate electrode 8 with respect to the source / drain region. For example, a voltage of +5 V is applied to the control gate electrode 8. A potential difference of about 1.5 V is generated between the floating gate electrode 6 and the channel region 4. Due to this potential difference, an inversion layer is formed on the surface of the channel region 4. Electrons in the inversion layer are injected into the floating gate electrode 6 by a tunnel phenomenon. The injected electrons occupy an energy level in the vicinity of the Fermi level of the floating gate electrode 6.

図２（Ｃ）は、情報保持状態におけるエネルギバンド図を示す。フローティングゲート電極６に電子が蓄積されているため、図２（Ａ）の状態に比べて、フローティングゲート電極６の電位が下がる。このため、チャネル領域４の表面のバンド端の曲がりが少なくなっている。図２（Ｃ）の場合は、図２（Ａ）の場合に比べて、フローティングゲート型ＦＥＴのしきい値が大きくなる。この２つの状態のしきい値の違いを検出することにより、記憶された情報を読みだすことができる。 FIG. 2C shows an energy band diagram in the information holding state. Since electrons are accumulated in the floating gate electrode 6, the potential of the floating gate electrode 6 is lower than that in the state of FIG. For this reason, the bending of the band edge on the surface of the channel region 4 is reduced. In the case of FIG. 2C, the threshold value of the floating gate type FET is larger than that in the case of FIG. By detecting the difference between the threshold values of the two states, the stored information can be read out.

図２（Ｃ）の状態において、フローティングゲート電極６のフェルミ準位は、チャネル領域４の禁制帯の中に位置する。このため、フェルミ準位近傍のエネルギを持つ電子が、トンネル現象によりチャネル領域４内に移動することはない。また、チャネル領域４の表面には、正孔がほとんど存在しないため、正孔がチャネル領域４からフローティングゲート電極６に注入されることもない。 In the state of FIG. 2C, the Fermi level of the floating gate electrode 6 is located in the forbidden band of the channel region 4. For this reason, electrons having energy near the Fermi level do not move into the channel region 4 due to the tunnel phenomenon. Further, since there are almost no holes on the surface of the channel region 4, the holes are not injected from the channel region 4 into the floating gate electrode 6.

図１において、フローティングゲート電極６の両端とソース／ドレイン領域２及び３との間には、キャリアがトンネルできない程度の間隔が確保されている。このため、フローティングゲート電極６に蓄積された電子が、トンネル現象によりソース／ドレイン領域２及び３に移動することもない。従って、フローティングゲート電極６内に電子が長時間保持される。すなわち、フローティングゲート電極６の両端の各々とソース／ドレイン領域２及び３との間隔を、トンネル絶縁膜５の厚さよりも広くしておく必要がある。 In FIG. 1, a space is secured between both ends of the floating gate electrode 6 and the source / drain regions 2 and 3 so that carriers cannot tunnel. For this reason, electrons accumulated in the floating gate electrode 6 do not move to the source / drain regions 2 and 3 due to a tunnel phenomenon. Therefore, electrons are held in the floating gate electrode 6 for a long time. In other words, the distance between each of both ends of the floating gate electrode 6 and the source / drain regions 2 and 3 needs to be wider than the thickness of the tunnel insulating film 5.

図２（Ｄ）は、消去時のエネルギバンド図を示す。コントロールゲート電極８に、ソース／ドレイン領域に対して負の電圧を印加する。例えばソース／ドレイン領域に０Ｖを印加し、コントロールゲート電極８に−５Ｖを印加する。チャネル領域４の表面に蓄積層が形成される。この蓄積層内の正孔が、トンネル現象によりフローティングゲート電極６に注入される。正孔の注入により、フローティングゲート電極６に蓄積されていた電荷が中和される。コントロールゲート電極８への電圧の印加を停止すると、図２（Ａ）の状態に戻る。 FIG. 2D shows an energy band diagram at the time of erasing. A negative voltage is applied to the control gate electrode 8 with respect to the source / drain region. For example, 0 V is applied to the source / drain region, and −5 V is applied to the control gate electrode 8. A storage layer is formed on the surface of the channel region 4. Holes in the accumulation layer are injected into the floating gate electrode 6 by a tunnel phenomenon. By the injection of holes, the charges accumulated in the floating gate electrode 6 are neutralized. When the application of the voltage to the control gate electrode 8 is stopped, the state shown in FIG.

図２（Ｂ）に示す書込時、及び図２（Ｄ）に示す消去時に、キャリアがトンネル絶縁膜５をダイレクトトンネリングする。ＦＮトンネル現象を利用していないため、比較的低電圧で書込及び消去を行うことができる。 At the time of writing shown in FIG. 2B and at the time of erasing shown in FIG. 2D, carriers directly tunnel the tunnel insulating film 5. Since the FN tunnel phenomenon is not used, writing and erasing can be performed at a relatively low voltage.

次に、図１に示す半導体メモリ装置の製造方法を説明する。ｐ⁻型シリコン基板１の表面に素子分離構造体を形成し、活性領域を画定する。活性領域の表面を熱酸化し、トンネル絶縁膜５を形成する。トンネル絶縁膜５の上に、ＴｉＮ膜を堆積し、パターニングすることにより、フローティングゲート電極６を形成する。ＴｉＮ膜の堆積は、例えば反応性スパッタリング、または化学気相成長（ＣＶＤ）により行うことができる。 Next, a method for manufacturing the semiconductor memory device shown in FIG. 1 will be described. An element isolation structure is formed on the surface of the p ⁻ type silicon substrate 1 to define an active region. The surface of the active region is thermally oxidized to form the tunnel insulating film 5. A floating gate electrode 6 is formed by depositing and patterning a TiN film on the tunnel insulating film 5. The TiN film can be deposited, for example, by reactive sputtering or chemical vapor deposition (CVD).

トンネル絶縁膜５及びフローティングゲート電極６の上に、ＳｉＯ_２からなるゲート絶縁膜７をＣＶＤにより堆積する。ゲート絶縁膜７の上に、ｎ^＋型ポリシリコンからなるコントロールゲート電極８をＣＶＤにより堆積する。コントールゲート電極８からトンネル絶縁膜５までの積層構造をパターニングし、図１に示すトンネル絶縁膜５からコントロールゲート電極８までのメサ構造を形成する。 A gate insulating film 7 made of SiO _{2 is} deposited on the tunnel insulating film 5 and the floating gate electrode 6 by CVD. A control gate electrode 8 made of n ⁺ type polysilicon is deposited on the gate insulating film 7 by CVD. The laminated structure from the control gate electrode 8 to the tunnel insulating film 5 is patterned to form a mesa structure from the tunnel insulating film 5 to the control gate electrode 8 shown in FIG.

このメサ構造をマスクとしてリンイオンを注入することにより、ソース／ドレイン領域２及び３を形成する。このようにして、図１に示すフローティングゲート型ＦＥＴが形成される。 Source / drain regions 2 and 3 are formed by implanting phosphorus ions using this mesa structure as a mask. Thus, the floating gate type FET shown in FIG. 1 is formed.

上記第１の実施例では、フローティングゲート電極６を高融点金属で形成した場合を説明した。次に、フローティングゲート電極６を、ｐ型Ｇｅで形成した第１の実施例の変形例について説明する。なお、ｐ型Ｇｅの代わりにｐ型ＳｉＧｅを用いてもよい。装置構成は、図１に示す第１の実施例の構成と同様である。 In the first embodiment, the case where the floating gate electrode 6 is formed of a refractory metal has been described. Next, a modification of the first embodiment in which the floating gate electrode 6 is formed of p-type Ge will be described. Note that p-type SiGe may be used instead of p-type Ge. The apparatus configuration is the same as that of the first embodiment shown in FIG.

Ｇｅ膜の堆積は、例えばＧｅＨ_４を用いた減圧ＣＶＤにより行うことができる。また、ＳｉＨ_４とＧｅＨ_４を用いることにより、ＳｉＧｅ膜を堆積することができる。ｐ型導電性の付与は、成膜後にボロンをイオン注入することにより行ってもよいし、成膜中にＢ_２Ｈ_６ガスを導入することにより行ってもよい。これらの成膜方法については、例えばＩＥＥＥエレクトロンデバイスレターズ第１８巻第９号（１９９７年９月）の４５６〜４５８頁（IEEE Electron Device Letters, Vol.18, No.9, Sep. 1997, pp.456-458）に説明されている。 The deposition of the Ge film can be performed, for example, by low pressure CVD using GeH ₄ . Further, by using SiH ₄ and GeH ₄ , a SiGe film can be deposited. The p-type conductivity may be imparted by ion implantation of boron after the film formation, or by introducing B ₂ H ₆ gas during the film formation. As for these film forming methods, for example, IEEE Electron Device Letters, Vol. 18, No. 9, Sep. 1997, pp. 456-458 of IEEE Electron Device Letters Vol. 18 No. 9 (September 1997). 456-458).

図３（Ａ）は、電圧無印加時のエネルギバンド図を示す。Ｇｅの価電子帯上端のエネルギ準位は、Ｓｉの価電子帯上端のエネルギ準位よりも約０．５ｅＶ程度高い。このため、ｐ型Ｇｅのフェルミ準位は、チャネル領域４の禁制帯のほぼ中間に位置する。 FIG. 3A shows an energy band diagram when no voltage is applied. The energy level at the top of the valence band of Ge is about 0.5 eV higher than the energy level at the top of the valence band of Si. For this reason, the Fermi level of p-type Ge is located approximately in the middle of the forbidden band of the channel region 4.

図３（Ｂ）は、書込時のエネルギバンド図を示す。図２（Ｂ）の場合と同様にコントロールゲート電極８に、ソース／ドレイン領域に対して正の電圧を印加する。チャネル領域４からフローティングゲート電極６に電子が注入される。注入された電子は、フェルミ準位近傍の準位、すなわち価電子帯上端近傍のエネルギ準位を占める。 FIG. 3B shows an energy band diagram at the time of writing. As in the case of FIG. 2B, a positive voltage is applied to the control gate electrode 8 with respect to the source / drain region. Electrons are injected from the channel region 4 into the floating gate electrode 6. The injected electrons occupy a level near the Fermi level, that is, an energy level near the top of the valence band.

図３（Ｃ）は、情報保持状態におけるエネルギバンド図を示す。フローティングゲート電極６に電子が蓄積されているため、図３（Ａ）の状態に比べて、フローティングゲート電極６の電位が下がる。図２（Ｃ）の場合と同様に、フローティングゲート型ＦＥＴのしきい値が変化する。 FIG. 3C shows an energy band diagram in the information holding state. Since electrons are accumulated in the floating gate electrode 6, the potential of the floating gate electrode 6 is lower than that in the state of FIG. Similar to the case of FIG. 2C, the threshold value of the floating gate type FET changes.

フローティングゲート電極６に注入された電子は、価電子帯上端近傍のエネルギを有する。このエネルギ準位は、チャネル領域４の禁制帯の中に位置するため、この電子のチャネル領域４への移動は起こらない。従って、図２（Ｃ）の場合と同様に、フローティングゲート電極６内に電子が保持される。 The electrons injected into the floating gate electrode 6 have energy near the upper end of the valence band. Since this energy level is located in the forbidden band of the channel region 4, the electrons do not move to the channel region 4. Therefore, as in the case of FIG. 2C, electrons are held in the floating gate electrode 6.

図３（Ｄ）は、消去時のエネルギバンド図を示す。コントロールゲート電極８に、ソース／ドレイン領域に対して負の電圧を印加する。図２（Ｄ）の場合と同様に、チャネル領域４からフローティングゲート電極６に正孔が注入され、フローティングゲート電極６の負電荷が中和される。 FIG. 3D shows an energy band diagram at the time of erasing. A negative voltage is applied to the control gate electrode 8 with respect to the source / drain region. As in the case of FIG. 2D, holes are injected from the channel region 4 to the floating gate electrode 6, and the negative charge of the floating gate electrode 6 is neutralized.

このように、フローティングゲート電極６にｐ型Ｇｅを用いた場合にも、第１の実施例の場合と同様に、半導体メモリ装置として機能する。フローティングゲート電極６にｐ型ＳｉＧｅを用いた場合にも、同様の機能が得られる。 Thus, even when p-type Ge is used for the floating gate electrode 6, it functions as a semiconductor memory device as in the case of the first embodiment. A similar function can be obtained when p-type SiGe is used for the floating gate electrode 6.

上記第１の実施例及びその変形例では、フローティングゲート電極６に注入された電子を保持することにより、情報を記憶する。電子の保持時間を長くするためには、図２（Ｃ）及び図３（Ｃ）の保持状態において、フローティングゲート電極６のフェルミ準位がチャネル領域４の表面における禁制帯の中に位置することが望ましい。さらには、電圧無印加時におけるフローティングゲート電極６のフェルミ準位をＥｆ_０、チャネル領域４の表面における伝導帯下端のエネルギをＥｃ、価電子帯上端のエネルギをＥｖとしたとき、 In the first embodiment and its modifications, information is stored by holding electrons injected into the floating gate electrode 6. In order to lengthen the electron holding time, the Fermi level of the floating gate electrode 6 must be located in the forbidden band on the surface of the channel region 4 in the holding state of FIGS. 2 (C) and 3 (C). Is desirable. Furthermore, when the Fermi level of the floating gate electrode 6 when no voltage is applied is Ef ₀ , the energy at the bottom of the conduction band on the surface of the channel region 4 is Ec, and the energy at the top of the valence band is Ev,

（数１）
（Ｅｃ−Ｅｆ_０）≧０．４ｅＶかつ（Ｅｆ_０−Ｅｖ）≧０．４ｅＶ
となるように、チャネル領域４、フローティングゲート電極６、及びコントロール電極８の材料を選択することが好ましい。ＥｃとＥｆ_０との差、及びＥｆ_０とＥｖとの差が０．４ｅＶ以上ある場合には、室温（３００Ｋ）の熱エネルギを有するキャリアに対しても、このエネルギ差が十分なポテンシャルバリアとして機能する。 (Equation 1)
(Ec−Ef ₀ ) ≧ 0.4 eV and (Ef ₀ −Ev) ≧ 0.4 eV
It is preferable to select materials for the channel region 4, the floating gate electrode 6, and the control electrode 8 so that When the difference between Ec and Ef ₀ and the difference between Ef ₀ and Ev is 0.4 eV or more, this energy difference is sufficient as a potential barrier even for carriers having thermal energy at room temperature (300 K). Function.

ただし、真性シリコンのように、フェルミ準位が禁制帯のほぼ中央に位置するような半導体材料をフローティングゲート電極６に用いることは好ましくない。第１の実施例の変形例で用いたｐ型Ｇｅのように、フェルミ準位の近傍に電子のとり得るエネルギ準位が存在することが好ましい。室温の熱エネルギを有するキャリアは、Ｅｆ_０＋５０ｍｅＶのエネルギ準位の状態に、十分大きな確率で存在することができる。従って、フローティングゲート電極６の材料として、Ｅｆ_０±５０ｍｅＶの範囲内に電子のとり得るエネルギ準位が存在するものを選択することが好ましい。 However, it is not preferable to use a semiconductor material, such as intrinsic silicon, whose Fermi level is located at the approximate center of the forbidden band for the floating gate electrode 6. Like the p-type Ge used in the modification of the first embodiment, it is preferable that an energy level that can be taken by electrons exists in the vicinity of the Fermi level. Carriers having room temperature thermal energy can exist with a sufficiently large probability in an energy level of Ef ₀ +50 meV. Therefore, it is preferable to select a material for the floating gate electrode 6 that has an energy level that can be taken by electrons within the range of Ef ₀ ± 50 meV.

次に、図４及び図５を参照して、第２の実施例について説明する。上記第１の実施例では、フローティングゲート電極６として、高融点金属、ｐ型Ｇｅ、またはｐ型ＳｉＧｅを使用した。第２の実施例では、フローティングゲート電極６としてｎ型ポリシリコンを使用する。 Next, a second embodiment will be described with reference to FIGS. In the first embodiment, a refractory metal, p-type Ge, or p-type SiGe is used as the floating gate electrode 6. In the second embodiment, n-type polysilicon is used as the floating gate electrode 6.

図４は、第２の実施例による半導体メモリ装置の１つのメモリセル部分の断面図を示す。基本構成は、図１に示す第１の実施例による半導体メモリ装置と同様であるため、相違点についてのみ説明する。図４の半導体メモリ装置の各構成部分には、図１の対応する構成部分と同一の参照番号が付されている。 FIG. 4 is a sectional view of one memory cell portion of the semiconductor memory device according to the second embodiment. Since the basic configuration is the same as that of the semiconductor memory device according to the first embodiment shown in FIG. 1, only the differences will be described. Each component of the semiconductor memory device of FIG. 4 is given the same reference numeral as the corresponding component of FIG.

第２の実施例の場合には、チャネル領域４の表面層４ａの不純物濃度が、基板深層部の不純物濃度よりも高くされている。例えば表面層４ａの不純物濃度は、１×１０^１８ｃｍ^−３以上である。フローティングゲート電極６は、リンを添加されたｎ型ポリシリコンで形成されている。フローティングゲートゲート電極６の不純物濃度は、例えば１×１０^２０ｃｍ^−３である。 In the case of the second embodiment, the impurity concentration of the surface layer 4a of the channel region 4 is set higher than the impurity concentration of the substrate deep layer portion. For example, the impurity concentration of the surface layer 4a is 1 × 10 ¹⁸ cm ⁻³ or more. The floating gate electrode 6 is made of n-type polysilicon to which phosphorus is added. The impurity concentration of the floating gate gate electrode 6 is, for example, 1 × 10 ²⁰ cm ⁻³ .

表面層４ａは、トンネル絶縁膜５を形成する前に、例えばボロンをイオン注入することにより形成される。ポリシリコン膜の堆積は、ＳｉＨ_４を用いたＣＶＤにより行うことができる。 The surface layer 4a is formed, for example, by ion implantation of boron before the tunnel insulating film 5 is formed. The polysilicon film can be deposited by CVD using SiH ₄ .

次に、図５を参照して、第２の実施例による半導体メモリ装置の動作原理について説明する。 Next, the operation principle of the semiconductor memory device according to the second embodiment will be described with reference to FIG.

図５（Ａ）は、コントロールゲート電極８に電圧を印加していないときのエネルギバンド図を示す。チャネル領域４の表面近傍において、バンド端が下方に曲がっている。フローティングゲート電極６のフェルミ準位は、チャネル領域４の禁制帯の中に位置する。 FIG. 5A shows an energy band diagram when no voltage is applied to the control gate electrode 8. Near the surface of the channel region 4, the band end is bent downward. The Fermi level of the floating gate electrode 6 is located in the forbidden band of the channel region 4.

図５（Ｂ）は、情報書込時のエネルギバンド図を示す。コントロールゲート電極８にソース／ドレイン領域２及び３に対して正の電圧を印加する。チャネル領域４の表面に反転層が形成される。反転層内の電子がトンネル現象によりフローティングゲート電極６に注入される。注入された電子は、フェルミ準位近傍の準位、すなわち伝導帯下端近傍のエネルギ準位を占める。 FIG. 5B shows an energy band diagram at the time of writing information. A positive voltage is applied to the control gate electrode 8 with respect to the source / drain regions 2 and 3. An inversion layer is formed on the surface of the channel region 4. Electrons in the inversion layer are injected into the floating gate electrode 6 by a tunnel phenomenon. The injected electrons occupy a level near the Fermi level, that is, an energy level near the lower end of the conduction band.

図５（Ｃ）は、情報を保持している状態のエネルギバンド図を示す。フローティングゲート電極６に蓄積された負電荷のため、その電位が低下する。フローティングゲート電極６の電位の低下により、チャネル領域４の表面におけるバンド端の曲がりが少なくなる。このため、図５（Ｃ）の状態のフローティングゲート型ＦＥＴのしきい値は、図５（Ａ）の状態のしきい値よりも大きくなる。 FIG. 5C shows an energy band diagram in a state where information is held. Due to the negative charges accumulated in the floating gate electrode 6, the potential is lowered. Due to the decrease in the potential of the floating gate electrode 6, the bending of the band edge on the surface of the channel region 4 is reduced. For this reason, the threshold value of the floating gate type FET in the state of FIG. 5C is larger than the threshold value of the state in FIG.

フローティングゲート電極６のフェルミ準位が、チャネル領域４の禁制帯の中に位置する。さらに、チャネル領域４の表面の不純物濃度を高くしてあるため、チャネル領域４とフローティングゲート電極６との電位差のうち大部分がトンネル絶縁膜５に加わる。 The Fermi level of the floating gate electrode 6 is located in the forbidden band of the channel region 4. Furthermore, since the impurity concentration on the surface of the channel region 4 is increased, most of the potential difference between the channel region 4 and the floating gate electrode 6 is applied to the tunnel insulating film 5.

トンネル絶縁膜５の両側に大きな電位差が発生するため、チャネル領域４の表面には、フローティングゲート電極６の伝導帯下端に過剰に蓄積された電子のエネルギ準位に対応するエネルギ準位が存在しない。このため、フローティングゲート電極６内に注入された電子は、トンネル現象によりチャネル領域４内へ移動することができない。電子がチャネル領域４に移動しないため、注入された電子をフローティングゲート電極６内に長時間保持することができる。 Since a large potential difference is generated on both sides of the tunnel insulating film 5, there is no energy level corresponding to the energy level of electrons accumulated excessively at the lower end of the conduction band of the floating gate electrode 6 on the surface of the channel region 4. . For this reason, electrons injected into the floating gate electrode 6 cannot move into the channel region 4 due to a tunnel phenomenon. Since electrons do not move to the channel region 4, the injected electrons can be held in the floating gate electrode 6 for a long time.

図６は、チャネル領域４の表面の不純物濃度を深層部に比べて高くしていない場合の、情報保持状態のエネルギバンド図を示す。チャネル領域４の不純物濃度が比較的低いため、フローティングゲート電極６とチャネル領域４との間の電位差が、チャネル領域４の深層部にまで加わる。 FIG. 6 shows an energy band diagram of the information holding state when the impurity concentration on the surface of the channel region 4 is not higher than that of the deep layer portion. Since the impurity concentration of the channel region 4 is relatively low, the potential difference between the floating gate electrode 6 and the channel region 4 is applied to the deep layer portion of the channel region 4.

トンネル絶縁膜５に加わる電圧が少なくなるため、フローティングゲート電極６の伝導帯下端よりもやや高い位置に、チャネル領域４の伝導帯下端が位置することになる。このため、フローティングゲート電極６の伝導帯下端近傍に過剰に蓄積された電子がトンネル現象によりチャネル領域４内に移動しやすくなる。フローティングゲート電極６に蓄積された電子がチャネル領域４に移動すると、記憶された情報が消滅してしまう。 Since the voltage applied to the tunnel insulating film 5 is reduced, the lower end of the conduction band of the channel region 4 is located at a position slightly higher than the lower end of the conduction band of the floating gate electrode 6. For this reason, electrons accumulated excessively near the lower end of the conduction band of the floating gate electrode 6 are likely to move into the channel region 4 due to a tunnel phenomenon. When electrons accumulated in the floating gate electrode 6 move to the channel region 4, the stored information disappears.

チャネル領域４の表面層の不純物濃度を、その深層部の不純物濃度よりも高くしておくことにより、情報を長時間保持することができる。なお、基板全体の不純物濃度を高くしておいても、図５（Ｃ）のようにトンネル絶縁膜５に多くの電圧が加わる。しかし、基板の不純物濃度を高くすることは、ソース／ドレイン領域２及び３と基板間とのリーク電流の増大の要因になるため、好ましくない。 Information can be held for a long time by keeping the impurity concentration of the surface layer of the channel region 4 higher than the impurity concentration of the deep layer portion. Even if the impurity concentration of the entire substrate is increased, a large voltage is applied to the tunnel insulating film 5 as shown in FIG. However, increasing the impurity concentration of the substrate is not preferable because it causes an increase in leakage current between the source / drain regions 2 and 3 and the substrate.

図５（Ｄ）は、情報消去時のエネルギバンド図を示す。フローティングゲート電極８にソース／ドレイン領域２及び３に対して負の電圧を印加する。図２（Ｄ）に示す第１の実施例及び図３（Ｄ）に示す第１の実施例の変形例の場合には、チャネル領域４からフローティングゲート電極６内に正孔を注入することにより電荷を中和した。第２の実施例の図５（Ｃ）の状態では、チャネル領域４の価電子帯上端のエネルギ準位が、フローティングゲート電極６の禁制帯の中に位置する。 FIG. 5D shows an energy band diagram when information is erased. A negative voltage is applied to the floating gate electrode 8 with respect to the source / drain regions 2 and 3. In the case of the first embodiment shown in FIG. 2D and the modification of the first embodiment shown in FIG. 3D, holes are injected from the channel region 4 into the floating gate electrode 6. The charge was neutralized. In the state of FIG. 5C of the second embodiment, the energy level at the upper end of the valence band of the channel region 4 is located in the forbidden band of the floating gate electrode 6.

このため、フローティングゲート電極６にわずかな負電圧を印加しただけでは、チャネル領域４からフローティングゲート電極６に正孔を注入することができない。フローティングゲート電極６に印加する負電圧を大きくし、チャネル領域４とフローティングゲート電極６との価電子帯上端のエネルギ準位がほぼ等しくなった時点で、正孔の注入が始まる。しかし、この時、両者の伝導帯下端のエネルギ準位もほぼ等しくなる。このため、フローティングゲート電極６に過剰に蓄積されていた電子が、トンネル現象によりチャネル領域４に移動する。 For this reason, holes cannot be injected from the channel region 4 into the floating gate electrode 6 only by applying a slight negative voltage to the floating gate electrode 6. When the negative voltage applied to the floating gate electrode 6 is increased and the energy levels at the upper ends of the valence bands of the channel region 4 and the floating gate electrode 6 become substantially equal, hole injection starts. However, at this time, the energy levels at the lower ends of both conduction bands are also substantially equal. For this reason, the electrons accumulated excessively in the floating gate electrode 6 move to the channel region 4 by a tunnel phenomenon.

フローティングゲート電極６への正孔の注入よりも、チャネル領域４への電子の移動の方が支配的となる。フローティングゲート電極６からチャネル領域４への電子の移動により、情報が消去される。 The movement of electrons into the channel region 4 is more dominant than the injection of holes into the floating gate electrode 6. Information is erased by the movement of electrons from the floating gate electrode 6 to the channel region 4.

また、第２の実施例では、フローティングゲート電極６にポリシリコンを使用する。このため、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）等の製造に用いられる通常のシリコンプロセスにより製造することができる。 In the second embodiment, polysilicon is used for the floating gate electrode 6. Therefore, it can be manufactured by a normal silicon process used for manufacturing a dynamic random access memory (DRAM) or the like.

図７は、上記第１及び第２の実施例による半導体メモリ装置の等価回路図を示す。相互に平行に配置された複数のゲート線２０が図の横方向に延在する。相互に平行に配置された複数のソース線２１及びドレイン線２２が、図の縦方向に延在する。ソース線２１とドレイン線２２とは、交互に配置されている。 FIG. 7 is an equivalent circuit diagram of the semiconductor memory device according to the first and second embodiments. A plurality of gate lines 20 arranged in parallel to each other extend in the horizontal direction of the drawing. A plurality of source lines 21 and drain lines 22 arranged in parallel to each other extend in the vertical direction of the drawing. The source lines 21 and the drain lines 22 are alternately arranged.

ソース線２１とドレイン線２２との一組とゲート線２０との各交差箇所に、フローティングゲート型ＦＥＴ２５が配置されている。フローティングゲート型ＦＥＴ２５のコントロールゲート電極、ソース領域、及びドレイン領域は、それぞれ対応するゲート線２０、ソース線２１、及びドレイン線２２に接続されている。すべてのゲート線２０は、ゲート線制御回路３０に接続され、すべてのソース線２１及びドレイン線２２は、ソース／ドレイン線制御回路３１に接続されている。 A floating gate type FET 25 is disposed at each intersection of the pair of source line 21 and drain line 22 and the gate line 20. The control gate electrode, source region, and drain region of the floating gate type FET 25 are connected to the corresponding gate line 20, source line 21, and drain line 22, respectively. All gate lines 20 are connected to a gate line control circuit 30, and all source lines 21 and drain lines 22 are connected to a source / drain line control circuit 31.

特定のメモリセルに情報を書き込む方法を説明する。情報を書き込むべきメモリセルに対応するソース線２１及びドレイン線２２に電圧０Ｖを印加し、対応するゲート線２０に電圧（＋Ｖ_{ｗｒｉｔｅ}）を印加する。選択されないソース線２１及びドレイン線２２には、電圧（＋Ｖ_{ｗｒｉｔｅ}）を印加し、選択されないゲート線２０には、電圧０Ｖを印加する。これらの電圧の印加は、ゲート線制御回路３０及びソース／ドレイン線制御回路３１により行われる。 A method for writing information to a specific memory cell will be described. A voltage of 0 V is applied to the source line 21 and the drain line 22 corresponding to the memory cell in which information is to be written, and a voltage (+ V _write ) is applied to the corresponding gate line 20. A voltage (+ V _write ) is applied to the unselected source line 21 and drain line 22, and a voltage of 0 V is applied to the unselected gate line 20. These voltages are applied by the gate line control circuit 30 and the source / drain line control circuit 31.

選択されたメモリセルのコントロールゲート電極とチャネル領域間に電圧Ｖ_{ｗｒｉｔｅ}が印加され、情報が書き込まれる。選択されないメモリセルにおいては、ソース／ドレイン領域とチャネル領域との間のｐｎ接合が逆バイアスされる。このため、図１に示すコントロールゲート電極８の端部とソース／ドレイン領域２及び３の先端との間に電界が集中し、フローティングゲート電極７とチャネル領域４との間には大きな電圧が印加されない。従って、選択されていないメモリセルには、情報の書込が行われない。 A voltage V _write is applied between the control gate electrode of the selected memory cell and the channel region, and information is written. In a non-selected memory cell, the pn junction between the source / drain region and the channel region is reverse-biased. Therefore, the electric field is concentrated between the end of the control gate electrode 8 shown in FIG. 1 and the tips of the source / drain regions 2 and 3, and a large voltage is applied between the floating gate electrode 7 and the channel region 4. Not. Therefore, information is not written into a memory cell that is not selected.

情報を消去する場合には、ゲート線２０に電圧（−Ｖ_{ｗｒｉｔｅ}）を印加する。電圧（−Ｖ_{ｗｒｉｔｅ}）が印加されたゲート線２０に接続されているメモリセルにおいて、一括して情報の消去が行われる。 In the case of erasing information, a voltage (−V _write ) is applied to the gate line 20. Information is erased collectively in the memory cells connected to the gate line 20 to which the voltage (−V _write ) is applied.

次に、情報を読み出す方法を説明する。情報を読み出すべきメモリセルのゲート線２０に、消去状態におけるしきい値と書込状態におけるしきい値との中間の電圧＋Ｖ_ｒｅａｄを印加する。その他のゲート線２０には電圧０Ｖを印加しておき、すべてのメモリセルを非導通状態にしておく。読み出すべきメモリセルのソース線２１とドレイン線２２との間に電圧を印加し、流れる電流を検出する。情報が書き込まれている場合には電流が流れ、消去されている場合には電流がほとんど流れない。 Next, a method for reading information will be described. An intermediate voltage + V _read between the threshold value in the erased state and the threshold value in the written state is applied to the gate line 20 of the memory cell from which information is to be _read . A voltage of 0 V is applied to the other gate lines 20, and all the memory cells are kept in a non-conductive state. A voltage is applied between the source line 21 and the drain line 22 of the memory cell to be read, and the flowing current is detected. When information is written, a current flows, and when information is erased, a current hardly flows.

上記実施例による半導体メモリ装置では、１つのメモリセルが、１つのフローティングゲート型ＦＥＴのみで構成されている。このため、高集積化を図ることが可能になる。 In the semiconductor memory device according to the above embodiment, one memory cell is composed of only one floating gate type FET. For this reason, high integration can be achieved.

上記実施例では、ｐ⁻型シリコン基板を使用し、ｎチャネルのフローティングゲート型ＦＥＴを形成する場合を説明したが、ｎ型シリコン基板を使用し、ｐチャネルのフローティングゲート型ＦＥＴを形成してもよい。この場合、ソース／ドレイン領域２及び３とコントロールゲート電極８との間に印加する電圧の極性を逆にする。また、第２の実施例の場合には、フローティングゲート電極６をｐ型ポリシリコンで形成する。なお、コントロールゲート電極８の導電型は、基板と同一導電型とすることが好ましい。 In the above embodiment, the case where the p ^- type silicon substrate is used to form the n-channel floating gate FET has been described, but the n-type silicon substrate is used to form the p-channel floating gate FET. Good. In this case, the polarity of the voltage applied between the source / drain regions 2 and 3 and the control gate electrode 8 is reversed. In the case of the second embodiment, the floating gate electrode 6 is formed of p-type polysilicon. The conductivity type of the control gate electrode 8 is preferably the same conductivity type as that of the substrate.

以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。 Although the present invention has been described with reference to the embodiments, the present invention is not limited thereto. It will be apparent to those skilled in the art that various modifications, improvements, combinations, and the like can be made.

１ｐ⁻型シリコン基板
２ソース領域
３ドレイン領域
４チャネル領域
５トンネル絶縁膜
６フローティングゲート電極
７ゲート絶縁膜
８コンロールゲート電極
２０ゲート線
２１ソース線
２２ドレイン線
２５フローティングゲート型ＦＥＴ
３０ゲート線制御回路
３１ソース／ドレイン線制御回路 1 p ⁻ type silicon substrate 2 source region 3 drain region 4 channel region 5 tunnel insulating film 6 floating gate electrode 7 gate insulating film 8 control gate electrode 20 gate line 21 source line 22 drain line 25 floating gate type FET
30 Gate line control circuit 31 Source / drain line control circuit

Claims

A semiconductor substrate;
A source region and a drain region of a first conductivity type formed on both sides of the channel region of the surface layer of the semiconductor substrate;
A tunnel insulating film formed on the channel region of the semiconductor substrate and having a thickness that allows carriers to move by direct tunneling;
A floating gate electrode formed on the tunnel insulating film and including a semiconductor material to which an impurity is added, and when viewed from the normal direction of the substrate, the floating gate electrode is located in either the source region or the drain region. And the floating gate electrode arranged so as not to overlap,
A gate insulating film formed above the channel region so as to cover the floating gate electrode;
A control gate electrode formed on the gate insulating film, wherein the control electrode is disposed so as to contact or partially overlap the source region and the drain region when viewed from the normal direction of the substrate. A control gate electrode,
The distance between the floating gate electrode and the source region, and the distance between the floating gate electrode and the drain region are such that carriers cannot move due to a tunnel phenomenon,
In a state where charges are injected into the floating gate electrode, when no voltage is applied from the outside between the channel region and the control gate electrode, the channel region is depleted, and the Fermi of the floating gate electrode The semiconductor material and impurity concentration of the floating gate electrode and the material of the channel region are selected so that the level is located in the forbidden band of the channel region,
Impurities added to the floating gate electrode form energy levels that carriers can take near the Fermi level of the floating gate electrode,
The semiconductor memory device in which the channel region does not have an energy level corresponding to a Fermi level of the floating gate electrode and an energy level formed in the vicinity of the Fermi level.

The semiconductor memory device according to claim 1, wherein the channel region is formed of silicon having a second conductivity type opposite to the first conductivity type.

3. The semiconductor memory device according to claim 2, wherein the floating gate electrode is formed of germanium or silicon germanium to which a p-type impurity is added.

The semiconductor memory device according to claim 2, wherein the floating gate electrode is formed of silicon doped with an impurity of a first conductivity type.

The semiconductor memory device according to claim 4, wherein an impurity concentration of a surface layer of the channel region is higher than an impurity concentration of a deep layer portion of the channel region.

6. The semiconductor according to claim 1, wherein a distance between the floating gate electrode and the source region and a distance between the floating gate electrode and the drain region are distances where carriers cannot move due to a tunnel phenomenon. Storage device.

The semiconductor memory device according to claim 1, wherein the tunnel insulating film has a thickness of 2 to 3 nm.

When the Fermi level of the floating gate electrode is Ef0, the energy at the bottom of the conduction band on the surface of the channel region is Ec, and the energy at the top of the conduction band is Ev, Ec−Ef0 is 0.4 eV or more, and Ef0− The semiconductor memory device according to claim 1, wherein Ev is 0.4 eV or more.

9. The semiconductor memory device according to claim 1, wherein the impurity added to the floating gate electrode forms an energy level that carriers can take within a range of ± 50 meV of the Fermi level of the floating gate electrode. .