JP5217919B2 - シリアル通信装置、通信制御方法、通信制御プログラム - Google Patents

Description

本発明は、画像処理装置内における高速シリアル通信の技術に関する。

これまで、コピー機やスキャナなどの画像データを転送する装置は、パラレル・インターフェースが主流であり、そのインターフェースを介して１つのライン毎に所定のタイミングで画像データの送信、受信が行なわれていた。

しかしながら、これらの装置の高速化、高解像度化の流れに伴い画像データの転送量を大幅に増やす必要性が出てきた。従来のようにパラレル・インターフェースを介してデータの転送を行っていると、データの信号線の増加、転送クロックの高速化によりＥＭＩ（Electro Magnetic Interference）ノイズ等の問題が懸念されるようになった。

そこで、近年ＥＭＩノイズの低減などを目的としたインターフェースとしてＬＶＤＳ（Low Voltage Differential Signaling）に代表される高速シリアル転送のインターフェースが脚光を浴びている。この高速シリアル転送では、トランスミッタ回路がシリアル化されたデータを差動信号（Differential
Signals）により送信し、レシーバ回路が差動信号を差動増幅することでデータ転送を実現する。このシリアル転送を電子装置間で使用することにより、インターフェースの物理的な信号線数が少なくなり、ＥＭＩノイズの低減も実現できるようになった。

しかし、通信を行なう装置の制御装置同士の通信もシリアル通信にしてしまうと、シリアル通信が失敗した場合に制御装置同士の通信が出来なくなってしまう。その問題を解決するため、特許文献１等では、装置間でデータの送受信を行うシリアルラインが通信不能な状態となっても、装置間で制御情報を送受信することができる信号伝送システムを提供されているのが実情である。
特開２００５−３０３６００号公報

そこで、本発明では画像データの特性を生かし、伝送路上のノイズ等による受信エラーが発生した時でもリアルタイム性を損なわないシリアル通信装置、通信制御方法、通信制御プログラムを提供することを目的とする。

開示するシリアル通信装置の一形態では、画像データを含むパラレルデータをシリアルデータに変換して出力するシリアライザ回路と、該シリアライザ回路から出力される該シリアルデータをパラレルデータに変換して出力するデシリアライザ回路と、を有するシリアル通信装置であって、
前記シリアライザ回路は、前記シリアルデータにおける有効データの始まり位置及び終了位置示す制御情報を、前記シリアルデータの有効データの前と後とに、それぞれ、複数挿入し、
前記デシリアライザ回路は、前記制御情報の検出を行い、検出した前記制御情報に基づいて、前記シリアルデータに含まれている前記有効データである前記画像データを抽出し、抽出した該画像データを出力することを特徴とする。

また、開示するシリアル通信装置の一形態では、前記デシリアライザ回路は、前記シリアルデータの有効データの前と後とに、それぞれ、挿入された複数の制御情報内の一部の制御情報に基づいて、有効データの開始と終了を認識することを特徴とする。

また、開示するシリアル通信装置の一形態では、前記シリアライザ回路は、スキャナが出力した画像データを含むパラレルデータをシリアルデータに変換して出力することを特徴とする。

上記のような特徴に基づいて、開示のシリアル通信装置は、画像データの特性を生かし、伝送路上のノイズ等による受信エラーが発生した時でもリアルタイム性を損なわないシリアル通信の機能を有する。

画像データの特性を生かし、伝送路上のノイズ等による受信エラーが発生した時でもリアルタイム性を損なわないシリアル通信装置を提供する。

図面を参照しながら、本発明を実施するための最良の形態について説明する。図１には、本実施の形態に係るシリアル通信装置１００の構成を表したブロック図を示す。シリアル通信装置１００は、シリアライザ制御回路２６０、送信データ処理回路２２０、8b10b符号化回路２３０、パラレル／シリアル変換回路２４０、ドライバ２５０を含むシリアライザ回路２１０と、レシーバ３２０及びＣＤＲ（Clock
Data Recovery）回路３３０、シリアル／パラレル変換回路３４０、エラスティックバッファ回路３５０、10B8B復号化回路３６０、受信データ処理回路３７０、デシリアライザ制御回路３８０を含むデシリアライザ回路３００とを有する。

シリアライザ回路２１０は、スキャナなどの外部装置２００に組み込まれ、画像データをシリアル化して画像書込み制御装置３００のデシリアライザ回路３１０へ転送する。外部装置２００から画像書込み制御装置３００へのシリアルデータ送信は差動信号線（差動信号線ペア）を介して行なわれ、シリアライザ回路２１０とデシリアライザ回路３１０は、Serial ATAケーブル等で接続される。

デシリアライザ回路３１０は、画像書込み制御装置３００に組み込まれ、外部装置２００のシリアライザ回路２１０から送信されるシリアルデータをパラレルデータに変換し画像書込み制御回路（不図示）へ出力する。

なお、シリアル通信装置１００は、図１に示す回路の全てを含む必要はなくそれらの一部を省略する構成又は追加する構成であっても良い。

以下では、シリアライザ回路２１０の動作について説明する。リセット解除後、送信データ処理回路２２０は、スキャナ等から送信される画像データである送信データを受信する。図２で示すように、送信データは無効データと有効データとを含む。この有効データは、例えば、画像の水平方向の１ライン分のデータに相当する。

その送信データの中で、有効データであるか否かは送信制御信号によりシリアライザ制御回路２６０で判断する。ここで、図２では、送信制御信号がＬｏｗの時は無効データ、送信制御信号がＨｉｇｈの時は有効データであることを示している。

そして、有効データの前部にstp１−stp４、有効データの後部にend１−end４の付加情報（以下、制御コードという）を、無効データ部分には無効データ用の制御コードcomを制御コード生成回路２２４で生成し、データタイミング調整回路２２２でタイミングを合わせた元の送信データをセレクタ２２６で切り替えることにより制御コードを挿入し、次段の8b10b符号化回路２３０に出力する。セレクタ２２６の切替はシリアライザ制御回路２６０で行なわれる（図３）。

8b10b符号化回路２３０は、８ビットのデータを8b10b符号化技術により１０ビットに符号化する。この技術はSerial
ATAやPCI Expressなどの高速シリアルインターフェース規格で採用されている。この8b10b符号化技術では、１０ビットのビット列の内、データは２５６通りのＤコードとして割り当てられ、残りの余ったコードは制御用にＫコード（キャラクタ）として割り当てられている。

8b10b符号化回路２３０は、前述のstp１−stp４、end１−end４、comは上記Ｋコードに、有効データはＤコードに変換されてパラレル／シリアル変換回路２４０へ出力する。

図４は、本実施の形態において使用するＫコードの一例を示す図である。「com」は無効データを示す為に用いられ、「stp１」「stp２」「stp３」「stp４」は有効データの始まり示す為に用いられ、「end１」「end２」「end３」「end４」は有効データの終わりを示す為に用いられる。

なお、図４中のRD-／RD+はランニング・ディスパリティ（RD）と呼ばれ、RD+であれば次はRD-を送出し、逆にRD-であれば次はRD+のコードを送出する事でDCバランスが取れる仕組みとなっている。

パラレル／シリアル変換回路２４０は、符号化された１０ビットのデータを1ビットにシリアル化する。そして、そのシリアル化されたデータをドライバ２５０が差動信号（Tx+／Tx-）により送信する。

なお、ここで扱う有効データは、プリンタやコピー機で扱う画像データを想定している為、人間に目には分からない程度のビットエラーは問題とせず、１ライン分の有効データが全て抜ける、又は有効データ数が異なる場合を問題とする。

以下では、デシリアライザ回路３１０の動作について説明する。レシーバ３２０は、シリアライザ回路２１０から送信された差動信号シリアルデータを受信し２値化する。ＣＤＲ回路３３０は、その２値化したシリアルデータのエッジタイミングを検出して内部で使用するクロックの位相調整を行うことで、クロックに同期したシリアルデータをシリアル／パラレル変換回路３４０へ出力する。

シリアル／パラレル変換回路３４０は、ＣＤＲ回路３３０から入力されるシリアルデータを１０ビットのパラレルデータに変換する。また、Ｋコードのcom（K28.5）の検出を行い、シンボルロックを行なう。

エラスティックバッファ回路３５０は、シリアライザ回路２１０から入力されるデータ周波数と、デシリアライザ内部PLLで生成されるクロックとの周波数差を吸収するための回路である。

10b8b復号化回路３６０は、シリアライザ回路２１０で１０ビットに符号化されたデータを元の８ビットのデータに復号化する回路である。

受信データ処理回路３７０は、デシリアライザ回路３１０の次の回路へデータを出力する為のインターフェースとなる。

デシリアライザ制御回路３８０では、デシリアライザ回路３１０全体の制御を行なうと共に、シリアライザ回路２１０で付加したＫコードの検出を行ない有効データと無効データの識別を行なう。

図５で示すよう、有効データを認識する為、シリアライザ回路２１０において有効データの前に制御コード「stp１」「stp２」「stp３」「stp４」を挿入し、有効データの後に制御コード「end１」「end２」「end３」「end４」を挿入している。

制御コード「stp1」は、４サイクル後のデータから有効データであることを示す制御コードである。同様に、制御コード「stp２」は３サイクル後、制御コード「stp３」は２サイクル後、制御コード「stp４」は次のサイクルのデータから有効データであることを示す制御コードである。

また、制御コード「end１」は、１サイクル手前のデータまで有効データであることを示す制御コードであり、これと同様に、「end２」は２サイクル手前、「end３」は３サイクル手前、「end4」は４サイクル手前のデータまで有効データであることを示す制御コードである。本実施の形態においては、制御コードの個数を有効データの前後それぞれ４つとして説明しているが、有効データの前後に挿入する制御コードの個数は、４つ以外であっても良く、有効データの前後で挿入個数が異なっていても良い。

図６に、シリアル／パラレル変換回路３４０のブロック図を示す。まず、シリアル／パラレル変換回路３４０は、ＣＤＲ回路３３０から入力されるシリアルデータをパラレルデータに変換する。シリアル／パラレル変換回路３４０は、このシリアルデータをパラレルデータに変換する際、シリアルデータのどの場所を切れ目と認識するかのシンボルロック制御は、制御コード「com」を認識することで行なう。

パラレルデータ変換後、シリアル／パラレル変換回路３４０は、制御コード検出回路３４４で制御コード「stp１」「stp２」「stp３」「stp４」と制御コード「end１」「end２」「end３」「end４」の検出を行なう。この時点のパラレルデータはまだ復号化されていないデータであるので、制御コードの検出は図4のRD-／RD+の両方を考慮する必要がある。

有効データの始まりを認識する方法は、制御コード「stp１」「stp２」「stp３」「stp４」の全てを検出したときではなく、制御コード「stp１」「stp２」「stp３」「stp４」の４種類の内の複数個、例えば、２つ検出したときに有効データの開始点を認識する。

これは、例えば、図５の制御コード「stp１」及び「stp３」がノイズ等の影響で受信エラーとなり正しく認識できなかった場合（例えば、ＫコードではなくＤコードと認識した場合）、制御コード「stp２」及び「stp４」さえ検出できれば、制御コード「stp４」の次のサイクルからは有効データであると認識できるからである。仮に、４つ全ての制御コードを検出した時にのみ有効データと認識する方法である場合、４つの内一つでも受信エラーとなれば、有効データの始まりを認識することができないこととなる。

有効データの終わりを認識する方法も同様に、制御コード「end１」「end２」「end３」「end４」の全てを検出したときではなく、制御コード「end１」「end２」「end３」「end４」の４種類の内の複数個、例えば、２つ以上検出したときに有効データの終点を認識する。

上記のように、複数の制御コードで有効データを囲み（有効データの前後に複数の制御コードを挿入し）、さらに、その複数の制御コードの内、例えば、４つの内２つを認識した時に有効データの始まり又は終わりを認識することで、ノイズ等の影響により受信エラーが制御コードに発生した場合でも、正確に有効データの始点と終点とを把握することができる。

（総括）
開示のシリアル通信装置は、画像データの特性を生かし、伝送路上のノイズ等による受信エラーが発生した時でもリアルタイム性を損なわないシリアル通信の機能を有する。
以上、本発明の実施の形態について詳述したが、本発明は係る特定の実施の形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲において、種々の変形・変更が可能である。

本実施の形態に係るシリアル通信装置の構成を表したブロック図である。 本実施の形態に係るシリアル通信装置において取り扱うデータの一例を示す図である。 本実施の形態に係る送信データ処理回路及びシリアライザ制御回路の動作を説明するための図である。 本実施の形態に係るシリアル通信装置において使用するＫコードの一例を示す図である。 本実施の形態に係るシリアル通信装置において制御コードを利用して有効データの位置を認識する方法を説明するための図である。 本実施の形態に係るシリアル／パラレル変換回路の動作を説明するための図である。

符号の説明

１００ シリアル通信装置
２００ 外部装置
２１０ シリアライザ回路
２２０ 送信データ処理回路
２２２ データタイミング調整回路
２２４ 制御コード生成回路
２２６ セレクタ
２３０ 8b10b符号化回路
２４０ パラレル／シリアル変換回路
２５０ ドライバ
２６０ シリアライザ制御回路
３００ 画像書き込み制御装置
３１０ デシリアライザ回路
３２０ レシーバ
３３０ ＣＤＲ回路
３４０ シリアル／パラレル変換回路
３４２ シリアル／パラレル変換、シンボルロック制御
３４４ 制御コード検出回路
３５０ エラスティックバッファ回路
３６０ １０ｂ８ｂ復号化回路
３７０ 受信データ処理回路
３８０ デシリアライザ制御回路

Claims (7)

1. 画像データを含むパラレルデータをシリアルデータに変換して出力するシリアライザ回路と、該シリアライザ回路から出力される該シリアルデータをパラレルデータに変換して出力するデシリアライザ回路と、を有するシリアル通信装置であって、
   前記シリアライザ回路は、前記シリアルデータにおける有効データの始まり位置及び終了位置示す制御情報を、前記シリアルデータの有効データの前と後とに、それぞれ、複数挿入し、
   前記デシリアライザ回路は、前記制御情報の検出を行い、検出した前記制御情報に基づいて、前記シリアルデータに含まれている前記有効データである前記画像データを抽出し、抽出した該画像データを出力することを特徴とするシリアル通信装置。
2. 前記デシリアライザ回路は、前記シリアルデータの有効データの前と後とに、それぞれ、挿入された複数の制御情報内の一部の制御情報に基づいて、有効データの開始と終了を認識することを特徴とする請求項１に記載のシリアル通信装置。
3. 前記シリアライザ回路は、スキャナが出力した画像データを含むパラレルデータをシリアルデータに変換して出力することを特徴とする請求項１又は２に記載のシリアル通信装置。
4. 画像データを含むパラレルデータをシリアルデータに変換して出力するシリアライザ回路と、該シリアライザ回路から出力される該シリアルデータをパラレルデータに変換して出力するデシリアライザ回路と、を有するシリアル通信装置の通信制御方法であって、
   前記シリアライザ回路が、前記シリアルデータにおける有効データの始まり位置及び終了位置示す制御情報を、前記シリアルデータの有効データの前と後とに、それぞれ、複数挿入するステップと、
   前記デシリアライザ回路が、前記制御情報の検出を行い、検出した前記制御情報に基づいて、前記シリアルデータに含まれている前記有効データである前記画像データを抽出し、抽出した該画像データを出力するステップを有することを特徴とする通信制御方法。
5. 前記デシリアライザ回路は、前記シリアルデータの有効データの前と後とに、それぞれ、挿入された複数の制御情報内の一部の制御情報に基づいて、有効データの開始と終了を認識することを特徴とする請求項４に記載の通信制御方法。
6. 前記シリアライザ回路が、スキャナが出力した画像データを含むパラレルデータをシリアルデータに変換して出力するステップを有することを特徴とする請求項４又は５に記載の通信制御方法。
7. コンピュータに、請求項４乃至６の何れか一に記載の通信制御方法を実行させるための通信制御プログラム。

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