JP2011019188A

JP2011019188A - シリアル通信装置、通信制御方法、通信制御プログラム

Info

Publication number: JP2011019188A
Application number: JP2009164031A
Authority: JP
Inventors: Yasuhiro Izawa; 康浩井澤
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2009-07-10
Filing date: 2009-07-10
Publication date: 2011-01-27

Abstract

【課題】
リアルタイム性を損なわずに画像データの受信異常を検出すること。
【解決手段】
開示のシリアル通信装置は、画像データを含むパラレルデータをシリアルデータに変換して出力するシリアライザ回路２１０と、シリアライザ回路から出力されるシリアルデータをパラレルデータに変換して出力するデシリアライザ回路３１０と、を有するシリアル通信装置であって、シリアライザ回路は、パラレルデータ内における画像データを検出するための付加情報を、パラレルデータ内の画像データの前と後とに挿入し、デシリアライザ回路は、変換したパラレルデータ内において、シリアライザ回路により挿入された各付加情報の検出を行い、各付加情報を検出できる場合は各付加情報に基づきパラレルデータ内から画像データを抽出し、各付加情報のいずれか一方を検出できない場合は受信異常状態を検出することを特徴とする。
【選択図】図１

Description

本発明は、画像処理装置内における高速シリアル通信の技術に関する。

これまで、コピー機やスキャナなどの画像データを転送する装置は、パラレル・インターフェースが主流であり、そのインターフェースを介して１つのライン毎に所定のタイミングで画像データの送信、受信が行なわれていた。

しかしながら、これらの装置の高速化、高解像度化の流れに伴い画像データの転送量を大幅に増やす必要性が出てきた。従来のようにパラレル・インターフェースを介してデータの転送を行っていると、データの信号線の増加、転送クロックの高速化によりＥＭＩ（Electro Magnetic Interference）ノイズ等の問題が懸念されるようになった。

そこで、近年ＥＭＩノイズの低減などを目的としたインターフェースとしてＬＶＤＳ（Low Voltage Differential Signaling）に代表される高速シリアル転送のインターフェースが脚光を浴びている。この高速シリアル転送では、トランスミッタ回路がシリアル化されたデータを差動信号（Differential Signals）により送信し、レシーバ回路が差動信号を差動増幅することでデータ転送を実現する。このシリアル転送を電子装置間で使用することにより、インターフェースの物理的な信号線数が少なくなり、ＥＭＩノイズの低減も実現できるようになった。

しかし、通信を行なう装置の制御装置同士の通信もシリアル通信にしてしまうと、シリアル通信が失敗した場合に制御装置同士の通信が出来なくなってしまう。その問題を解決するため、特許文献１等では、装置間でデータの送受信を行うシリアルラインが通信不能な状態となっても、装置間で制御情報を送受信することができる信号伝送システムを提供されているのが実情である。

しかし、伝送路上のノイズ等による受信エラーが発生した時でもリアルタイム性を損なわないシリアル通信装置を考えた場合でも、ＢＥＲ（Bet Error Rate）が通常の仕様の範囲を大幅に超える異常状態（例えば静電ノイズ等）に陥ったときには、異常状態をホスト装置が検出できないことが考えられる。

そこで、開示の装置は、かかる問題に鑑みてなされたものであり、リアルタイム性を損なわずに画像データの受信異常を検出することができるシリアル通信装置、通信制御方法、通信制御プログラムを提供することを目的とする。

開示するシリアル通信装置の一形態では、画像データを含むパラレルデータをシリアルデータに変換して出力するシリアライザ回路と、該シリアライザ回路から出力される該シリアルデータをパラレルデータに変換して出力するデシリアライザ回路と、を有するシリアル通信装置であって、前記シリアライザ回路は、前記パラレルデータ内における前記画像データを検出するための付加情報を、該パラレルデータ内の該画像データの前と後とに挿入し、前記デシリアライザ回路は、変換した前記パラレルデータ内において、前記シリアライザ回路により挿入された各付加情報の検出を行い、前記各付加情報を検出できる場合は前記各付加情報に基づき該パラレルデータ内から前記画像データを抽出し、前記各付加情報のいずれか一方を検出できない場合は受信異常状態を検出することを特徴とする。

また、開示する通信制御方法の一形態では、画像データを含むパラレルデータをシリアルデータに変換して出力するシリアライザ回路と、該シリアライザ回路から出力される該シリアルデータをパラレルデータに変換して出力するデシリアライザ回路と、を有するシリアル通信装置の通信制御方法であって、前記シリアライザ回路が、前記パラレルデータ内における前記画像データを検出するための付加情報を、該パラレルデータ内の該画像データの前と後とに挿入するステップと、前記デシリアライザ回路が、変換した前記パラレルデータ内において、前記シリアライザ回路により挿入された各付加情報の検出を行うステップと、前記検出の結果、前記各付加情報を検出できる場合は前記各付加情報に基づき該パラレルデータ内から前記画像データを抽出し、前記各付加情報のいずれか一方を検出できない場合は受信異常状態を検出するステップとを有することを特徴とする。

画像データの特性を生かし、リアルタイム性を損なわずに画像データの受信異常を検出することができるシリアル通信装置を提供する。

本実施の形態に係るシリアル通信装置の構成を表したブロック図である。本実施の形態に係るシリアル通信装置において取り扱うデータの一例を示す図である。本実施の形態に係る送信データ処理回路及びシリアライザ制御回路の動作を説明するための図である。本実施の形態に係るシリアル通信装置において使用するＫコードの一例を示す図である。本実施の形態に係るシリアル通信装置において制御コードを利用して有効データの位置を認識する方法を説明するための図である。本実施の形態に係るシリアル／パラレル変換回路の動作を説明するための図である。本実施の形態に係るシリアル通信装置における受信異常時（ライン抜け）を説明するための図である。本実施の形態に係るシリアル通信装置における受信異常時（ライン結合）を説明するための図である。本実施他の形態に係るシリアル通信装置の制御コード制御処理を示すフローチャートである。

図面を参照しながら、本発明を実施するための形態について説明する。図１には、本実施の形態に係るシリアル通信装置１００の構成を表したブロック図を示す。シリアル通信装置１００は、シリアライザ制御回路２６０、送信データ処理回路２２０、8b10b符号化回路２３０、パラレル／シリアル変換回路２４０、ドライバ２５０を含むシリアライザ回路２１０と、レシーバ３２０及びＣＤＲ（Clock Data Recovery）回路３３０、シリアル／パラレル変換回路３４０、エラスティックバッファ回路３５０、10B8B復号化回路３６０、受信データ処理回路３７０、デシリアライザ制御回路３８０を含むデシリアライザ回路３００とを有する。

シリアライザ回路２１０は、スキャナなどの外部装置２００に組み込まれ、画像データをシリアル化して画像書込み制御装置３００のデシリアライザ回路３１０へ転送する。外部装置２００から画像書込み制御装置３００へのシリアルデータ送信は差動信号線（差動信号線ペア）を介して行なわれ、シリアライザ回路２１０とデシリアライザ回路３１０は、Serial ATAケーブル等で接続される。

デシリアライザ回路３１０は、画像書込み制御装置３００に組み込まれ、外部装置２００のシリアライザ回路２１０から送信されるシリアルデータをパラレルデータに変換し画像書込み制御回路（不図示）へ出力する。

なお、シリアル通信装置１００は、図１に示す回路の全てを含む必要はなくそれらの一部を省略する構成又は追加する構成であっても良い。

以下では、シリアライザ回路２１０の動作について説明する。リセット解除後、送信データ処理回路２２０は、スキャナ等から送信される画像データである送信データを受信する。

図２は、本実施の形態に係るシリアル通信装置において取り扱うデータの一例を示す図である。図２に示すように、送信データは無効データと有効データとを含む。有効データは、例えば、画像の水平方向の１ライン分のデータに相当する。

送信データの中で、有効データであるか否かは送信制御信号によりシリアライザ制御回路２６０で判断する。ここで、図２に示す例では、送信制御信号がＬｏｗの時は無効データ、送信制御信号がＨｉｇｈの時は有効データであることを示している。

図３は、本実施の形態に係るデータ処理回路及びシリアライザ制御回路の動作を説明するための図である。制御コード生成回路２２４は、有効データの前部にstp１−stp４、有効データの後部にend１−end４の付加情報（以下、制御コードという）を、無効データ部分には無効データ用の制御コードcomを生成する。データタイミング調整回路２２２でタイミングを合わせた元の送信データは、セレクタ２２６により切り替えられることで制御コードが挿入される。セレクタ２２６は、制御コード挿入後の送信データを次段の8b10b符号化回路２３０に出力する。セレクタ２２６の切替は、シリアライザ制御回路２６０で行なわれる。

図１に戻り、8b10b符号化回路２３０は、８ビットのデータを8b10b符号化技術により１０ビットに符号化する。この技術はSerial ATAやPCI Expressなどの高速シリアルインターフェース規格で採用されている。8b10b符号化技術では、１０ビットのビット列の内、データは２５６通りのＤコードとして割り当てられ、残りの余ったコードは制御用にＫコード（キャラクタ）として割り当てられている。

8b10b符号化回路２３０は、前述のstp１−stp４、end１−end４、comは上記Ｋコードに、有効データはＤコードに変換されてパラレル／シリアル変換回路２４０へ出力する。

図４は、本実施の形態において使用するＫコードの一例を示す図である。「com」は無効データを示す為に用いられ、「stp１」「stp２」「stp３」「stp４」は有効データの始まり示す為に用いられ、「end１」「end２」「end３」「end４」は有効データの終わりを示す為に用いられる。

なお、図４中のRD-／RD+はランニング・ディスパリティ（RD）と呼ばれ、RD+であれば次はRD-を送出し、逆にRD-であれば次はRD+のコードを送出する事でDCバランスが取れる仕組みとなっている。

図１に戻り、パラレル／シリアル変換回路２４０は、符号化された１０ビットのデータを1ビットにシリアル化する。そして、シリアル化されたデータをドライバ２５０が差動信号（Tx+／Tx-）により送信する。

なお、ここで扱う有効データは、プリンタやコピー機で扱う画像データを想定している為、人間の目には分からない程度のビットエラーは問題とせず、１ライン分の有効データが全て抜ける、又は有効データ数が異なる場合を問題とする。

以下では、デシリアライザ回路３１０の動作について説明する。レシーバ３２０は、シリアライザ回路２１０から送信された差動信号シリアルデータを受信し２値化する。ＣＤＲ回路３３０は、その２値化したシリアルデータのエッジタイミングを検出して内部で使用するクロックの位相調整を行うことで、クロックに同期したシリアルデータをシリアル／パラレル変換回路３４０へ出力する。

シリアル／パラレル変換回路３４０は、ＣＤＲ回路３３０から入力されるシリアルデータを１０ビットのパラレルデータに変換する。また、Ｋコードのcom（K28.5）の検出を行い、シンボルロックを行なう。

エラスティックバッファ回路３５０は、シリアライザ回路２１０から入力されるデータ周波数と、デシリアライザ内部PLLで生成されるクロックとの周波数差を吸収するための回路である。

10b8b復号化回路３６０は、シリアライザ回路２１０で１０ビットに符号化されたデータを元の８ビットのデータに復号化する回路である。

受信データ処理回路３７０は、デシリアライザ回路３１０の次の回路へデータを出力する為のインターフェースとなる。

デシリアライザ制御回路３８０では、デシリアライザ回路３１０全体の制御を行なうと共に、シリアライザ回路２１０で付加したＫコードの検出を行ない有効データと無効データの識別を行なう。

図５は、本実施の形態に係るシリアル通信装置において制御コードを使用して有効データの位置を認識する方法を説明するための図である。図５に示すように、有効データを認識する為、シリアライザ回路２１０において有効データの前に制御コード「stp１」「stp２」「stp３」「stp４」を挿入し、有効データの後に制御コード「end１」「end２」「end３」「end４」を挿入している。

制御コード「stp1」は、４サイクル後のデータから有効データであることを示す制御コードである。同様に、制御コード「stp２」は３サイクル後、制御コード「stp３」は２サイクル後、制御コード「stp４」は次のサイクルのデータから有効データであることを示す制御コードである。

また、制御コード「end１」は、１サイクル手前のデータまで有効データであることを示す制御コードであり、これと同様に、「end２」は２サイクル手前、「end３」は３サイクル手前、「end4」は４サイクル手前のデータまで有効データであることを示す制御コードである。本実施の形態においては、制御コードの個数を有効データの前後それぞれ４つとして説明しているが、有効データの前後に挿入する制御コードの個数は、４つ以外であっても良く、有効データの前後で挿入個数が異なっていても良い。

図６は、本実施の形態に係るシリアル通信装置における制御コード検出回路を説明するための図である。図６に、シリアル／パラレル変換回路３４０のブロック図を示す。まず、シリアル／パラレル変換回路３４０は、ＣＤＲ回路３３０から入力されるシリアルデータをパラレルデータに変換する。シリアル／パラレル変換回路３４０は、このシリアルデータをパラレルデータに変換する際、シリアルデータのどの場所を切れ目と認識するかのシンボルロック制御は、制御コード「com」を認識することで行なう。

パラレルデータ変換後、デシリアライザ制御回路３８０は、制御コード検出回路３８２で制御コード「stp１」「stp２」「stp３」「stp４」と制御コード「end１」「end２」「end３」「end４」の検出を行なう。この時点のパラレルデータはまだ復号化されていないデータであるので、制御コードの検出は図4のRD-／RD+の両方を考慮する必要がある。

有効データの始まりを認識する方法は、制御コード「stp１」「stp２」「stp３」「stp４」の全てを検出したときではなく、制御コード「stp１」「stp２」「stp３」「stp４」の４種類の内の複数個、例えば、２つ検出したときに有効データの開始点を認識するとしてもよい。制御コード検出回路３８２は、有効データの開始点を認識するとSTP識別信号をイネーブルにする（図２参照）。

これは、例えば、図５の制御コード「stp１」及び「stp３」がノイズ等の影響で受信エラーとなり正しく認識できなかった場合（例えば、ＫコードではなくＤコードと認識した場合）、制御コード「stp２」及び「stp４」さえ検出できれば、制御コード「stp４」の次のサイクルからは有効データであると認識できるからである。仮に、４つ全ての制御コードを検出した時にのみ有効データと認識する方法である場合、４つの内一つでも受信エラーとなれば、有効データの始まりを認識することができないこととなる。

有効データの終わりを認識する方法も同様に、制御コード「end１」「end２」「end３」「end４」の全てを検出したときではなく、制御コード「end１」「end２」「end３」「end４」の４種類の内の複数個、例えば、２つ以上検出したときに有効データの終点を認識するとしてもよい。制御コード検出回路３８２は、有効データの終点を認識するとEND識別信号をイネーブルにする（図２参照）。

制御コード検出回路３８２は、STP認識信号がイネーブルになったときに有効データ信号をイネーブルにし、END認識信号がイネーブルになったときに有効データ信号をディセーブルにする。有効データ信号は、イネーブル状態のときは画像データであることを示す。制御コード検出回路３８２は、STP及び／又はEND認識信号、有効データ信号を受信異常検出回路３８４に出力する。

上記のように、複数の制御コードで有効データを囲み（有効データの前後に複数の制御コードを挿入し）、さらに、その複数の制御コードの内、例えば、４つの内２つを認識した時に有効データの始まり又は終わりを認識することで、ノイズ等の影響により通常の仕様の範囲内（例えばBER≦10^-12）内での受信エラーが制御コードに発生した場合でも、正確に有効データの始点と終点とを把握することができる。これにより、有効な画像データの抽出が可能となる。

ここで、静電ノイズ等により通常の仕様の範囲（例えばBER≦10^-12）をはるかに超える受信エラーが発生した場合を考える。ＢＥＲ（Bet Error Rate）が通常の仕様の範囲（例えばBER≦10^-12）を大幅に超える異常状態（例えば静電ノイズ等）に陥った場合、画像データの前後に付加した制御コードが認識できなくなる。このとき、画像データが１ライン抜ける、又は２ライン分の画像データが１ライン分に結合されてしまうなどの異常状態をホスト装置が検出できない。そこで、受信異常を検出するシリアル通信装置について以下説明する。

図７は、本実施の形態に係るシリアル通信装置における受信異常時（ライン抜け）を説明するための図である。図７に示すように、「stp１」「stp２」「stp３」「stp４」全てを検出できなかった場合、制御コード検出回路３８２は、STP認識信号をイネーブルにできないため有効データ信号をイネーブルにすることはできない。よって、このラインは画像データとして認識されず、ライン抜けが発生してしまう。

また、制御コードの複数種類のうちの一部を検出できた場合、例えば２つ以上検出した場合にSTP認識信号をイネーブルにする場合は、２つ以上の制御コードを検出できないときSTP認識信号はディセーブルのままとなる。

正常時には、END認識信号がイネーブルになった時、有効データ信号もイネーブル状態になっている。一方、有効データ信号がディセーブル状態の時にEND認識信号がイネーブルになれば、受信異常検出回路３８４は、ライン抜け状態になっていることを認識でき、ライン抜け認識信号をイネーブルにすることで受信異常（ライン抜け）を通知することができる。

図８は、本実施の形態に係るシリアル通信装置における受信異常時（ライン結合）を説明するための図である。図８に示すように、「end１」「end２」「end３」「end４」全てを検出できなかった場合、END認識信号をイネーブルにできないため、有効データ信号をディセーブルにすることはできない。よって、このラインは次のラインとの境目を識別されず、ライン結合状態となってしまう。

また、制御コードの複数種類のうちの一部を検出できた場合、例えば２つ以上検出した場合にEND認識信号をイネーブルにする場合は、２つ以上の制御コードを検出できないときEND認識信号はディセーブルのままとなる。

正常時には、STP認識信号がイネーブルになった時、有効データ信号はディセーブル状態になっている。一方、有効データ信号がイネーブル状態の時にSTP認識信号がイネーブルになれば、受信異常検出回路３８４は、ライン結合状態になっていることを認識でき、ライン結合認識信号をイネーブルにすることで受信異常（ライン結合）を通知することができる。

次に、本実施の形態に係るシリアル通信装置の動作について説明する。図９は、本実施他の形態に係るシリアル通信装置の制御コード制御処理を示すフローチャートである。ステップＳ１１において、制御コード検出回路３８２は、「stp」又は「end」の制御コードを検出したか否かを判定する。ステップＳ１１により「stp」の制御コードと判定されればステップＳ１２に進み、「end」の制御コードと判定されればステップＳ１５に進む。

ステップＳ１２において、受信異常検出回路３８４は、有効データ信号がディセーブル状態であるか否かを判定する。ステップＳ１２における判定結果がＹＥＳ（ディセーブル）でればステップＳ１３に進み、判定結果がＮＯ（イネーブル）であればステップＳ１４に進む。

ステップＳ１３において、デシリアライザ回路３１０は、「stp」制御コード以降の画像データを有効データとして認識でき、画像データを抽出する。

ステップＳ１４において、受信異常検出回路３８４は、有効データ信号がイネーブル状態で、ＳＴＰ認識信号がイネーブルになったということは、ライン結合が発生したことを検出し、受信異常通知信号を通知する（ライン結合認識信号をイネーブルにする）。

ステップＳ１５において、受信異常検出回路３８４は、有効データ信号がイネーブル状態であるか否かを判定する。ステップＳ１５における判定結果がＹＥＳ（イネーブル）でればステップＳ１６に進み、判定結果がＮＯ（ディセーブル）であればステップＳ１７に進む。

ステップＳ１７において、デシリアライザ回路３１０は、「end」制御コード以前の画像データを有効なデータの終了と認識でき、画像データの抽出を終了する。

ステップＳ１８において、受信異常検出回路３８４は、有効データ信号がディセーブル状態で、END認識信号がイネーブルになったということは、ライン抜けが発生したことを検出し、受信異常通知信号を通知する（ライン抜け認識信号をイネーブルにする）。

次に、前述した処理を行うためのプログラムやデータを記憶した記憶媒体の実施の形態を説明する。記憶媒体としては、具体的には、ＣＤ−ＲＯＭ、光磁気ディスク、ＤＶＤ−ＲＯＭ、ＦＤ、フラッシュメモリ、メモリカードや、メモリスティック、及びその他各種ＲＯＭやＲＡＭ等が挙げられる。これら記憶媒体に記憶したプログラムをコンピュータに実行させることで、本発明の実施の形態における処理を実現させることができる。また、前述した通信制御方法の処理やシリアル通信装置の機能を実現するためのプログラムを、記憶媒体に記憶したりネットワークを介して配信したりして流通させることにより、当該機能の実現を容易にすることができる。

また、開示するシリアル通信装置の一形態では、原稿画像を光学的に読み取り、読み取った結果を画像データとして出力するスキャナを有し、前記シリアライザ回路は、前記スキャナが出力した画像データを含むパラレルデータをシリアルデータに変換して出力することもできる。

（総括）
開示のシリアル通信装置は、画像データの特性を生かし、伝送路上のノイズ等による受信エラーが発生した時でもリアルタイム性を損なわないシリアル通信の機能を有し、かつ、受信エラーが通常の仕様の範囲を超える場合であっても、受信異常状態を検出し通知することができる。

以上、本発明の実施の形態について詳述したが、本発明は係る特定の実施の形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲において、種々の変形・変更が可能である。

１００シリアル通信装置
２００外部装置
２１０シリアライザ回路
２２０送信データ処理回路
２２２データタイミング調整回路
２２４制御コード生成回路
２２６セレクタ
２３０ 8b10b符号化回路
２４０パラレル／シリアル変換回路
２５０ドライバ
２６０シリアライザ制御回路
３００画像書き込み制御装置
３１０デシリアライザ回路
３２０レシーバ
３３０ＣＤＲ回路
３４０シリアル／パラレル変換回路
３４２シリアル／パラレル変換、シンボルロック制御
３８２制御コード検出回路
３８４受信異常検出回路
３５０エラスティックバッファ回路
３６０１０ｂ８ｂ復号化回路
３７０受信データ処理回路
３８０デシリアライザ制御回路

特開２００５−３０３６００号公報

Claims

画像データを含むパラレルデータをシリアルデータに変換して出力するシリアライザ回路と、該シリアライザ回路から出力される該シリアルデータをパラレルデータに変換して出力するデシリアライザ回路と、を有するシリアル通信装置であって、
前記シリアライザ回路は、前記パラレルデータ内における前記画像データを検出するための付加情報を、該パラレルデータ内の該画像データの前と後とに挿入し、
前記デシリアライザ回路は、変換した前記パラレルデータ内において、前記シリアライザ回路により挿入された各付加情報の検出を行い、前記各付加情報を検出できる場合は前記各付加情報に基づき該パラレルデータ内から前記画像データを抽出し、前記各付加情報のいずれか一方を検出できない場合は受信異常状態を検出することを特徴とするシリアル通信装置。
前記デシリアライザ回路は、前記画像データを有効データであると認識していない状態で前記画像データの後に挿入された前記付加情報を検出した場合は、前記受信異常状態として前記画像データの抜けを検出することを特徴とする請求項２記載のシリアル通信装置。
前記デシリアライザ回路は、前記画像データを有効データであると認識している状態で前記画像データの前に挿入された前記付加情報を検出した場合は、前記受信異常状態として前記画像データの結合を検出することを特徴とする請求項１又は２記載のシリアル通信装置。
前記画像データの前と後とに挿入される前記付加情報はそれぞれ複数有り、かつ、該各付加情報はそれぞれ異なり、
前記デシリアライザ回路は、前記画像データの前に挿入された複数の前記付加情報のうち一部の前記付加情報に係る検出結果と、前記画像データの後に挿入された複数の前記付加情報のうち一部の前記付加情報に係る検出結果とに基づき前記パラレルデータ内の前記画像データを抽出し、前記画像データの前又は後の前記一部の前記付加情報を検出できない場合に前記受信異常状態を検出することを特徴とする請求項１乃至３いずれか一項に記載のシリアル通信装置。
画像データを含むパラレルデータをシリアルデータに変換して出力するシリアライザ回路と、該シリアライザ回路から出力される該シリアルデータをパラレルデータに変換して出力するデシリアライザ回路と、を有するシリアル通信装置の通信制御方法であって、
前記シリアライザ回路が、
前記パラレルデータ内における前記画像データを検出するための付加情報を、該パラレルデータ内の該画像データの前と後とに挿入するステップと、
前記デシリアライザ回路が、
変換した前記パラレルデータ内において、前記シリアライザ回路により挿入された各付加情報の検出を行うステップと、
前記検出の結果、前記各付加情報を検出できる場合は前記各付加情報に基づき該パラレルデータ内から前記画像データを抽出し、前記各付加情報のいずれか一方を検出できない場合は受信異常を検出するステップとを有することを特徴とする通信制御方法。
コンピュータに、請求項５に記載の通信制御方法を実行させるための通信制御プログラム。