JP5217848B2 - Nonvolatile semiconductor memory device - Google Patents

Nonvolatile semiconductor memory device Download PDF

Info

Publication number
JP5217848B2
JP5217848B2 JP2008250471A JP2008250471A JP5217848B2 JP 5217848 B2 JP5217848 B2 JP 5217848B2 JP 2008250471 A JP2008250471 A JP 2008250471A JP 2008250471 A JP2008250471 A JP 2008250471A JP 5217848 B2 JP5217848 B2 JP 5217848B2
Authority
JP
Japan
Prior art keywords
erase
voltage
circuit
erasing
pulse application
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008250471A
Other languages
Japanese (ja)
Other versions
JP2010080031A (en
Inventor
多実結 加藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2008250471A priority Critical patent/JP5217848B2/en
Publication of JP2010080031A publication Critical patent/JP2010080031A/en
Application granted granted Critical
Publication of JP5217848B2 publication Critical patent/JP5217848B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Read Only Memory (AREA)

Description

この発明は、不揮発性半導体記憶装置に関し、特に、ホットキャリアを生成して電荷蓄積膜にキャリアを格納するセル構造を有する不揮発性半導体記憶装置に関する。より特定的には、この発明は、絶縁膜に電荷を蓄積するメモリセルの消去に要する時間を短縮するとともに、消去電圧発生回路の電流供給能力を効率的に利用するための構成に関する。   The present invention relates to a nonvolatile semiconductor memory device, and more particularly to a nonvolatile semiconductor memory device having a cell structure that generates hot carriers and stores carriers in a charge storage film. More specifically, the present invention relates to a configuration for reducing the time required for erasing a memory cell that accumulates charges in an insulating film and efficiently using the current supply capability of an erase voltage generating circuit.

マイクロコンピュータなどのプロセッサにおいては、ROM(読出専用メモリ)に代えて、データの書替えが可能な不揮発性メモリが内蔵メモリとして利用される。電気的に書替え可能な不揮発性メモリを内蔵メモリとして利用することにより、その記憶するプログラムの内容を用途等に応じての書替え、およびバグなどの修正を容易にする。   In a processor such as a microcomputer, a nonvolatile memory capable of rewriting data is used as a built-in memory in place of a ROM (read only memory). By using an electrically rewritable non-volatile memory as a built-in memory, the contents of the stored program can be easily rewritten according to the purpose and correction of bugs and the like.

この電気的に書替え可能な不揮発性メモリとして、プロセッサの製造工程との整合性を維持するために、絶縁膜に電荷を蓄積するMONO(金属−酸化膜−窒化膜−酸化膜)構造のメモリセルが利用される。フローティングゲート型フラッシュメモリセル構造のように、導電性のフローティングゲートに電荷を蓄積し、その蓄積電荷量に応じてメモリセルトランジスタのしきい値電圧を調整する構造と異なり、フローティングゲートが不要となり、プロセッサのロジックトランジスタとの製造工程とほぼ同一の製造工程でメモリセルを製造することができ、また、メモリセルトランジスタとロジックトランジスタとの段差も小さくすることができる。   As an electrically rewritable nonvolatile memory, a memory cell having a MONO (metal-oxide film-nitride film-oxide film) structure in which charges are accumulated in an insulating film in order to maintain consistency with a manufacturing process of a processor. Is used. Unlike a structure in which charges are accumulated in a conductive floating gate and the threshold voltage of the memory cell transistor is adjusted according to the amount of accumulated charge, like a floating gate type flash memory cell structure, a floating gate is no longer necessary. A memory cell can be manufactured in substantially the same manufacturing process as that of the processor and the logic transistor, and the step between the memory cell transistor and the logic transistor can be reduced.

この内蔵不揮発性メモリにおいては、プロセッサなどからの消去コマンドおよび書込コマンドに従ってデータの消去および書込(プログラム)が実行される。消去動作時においては、不揮発性メモリに含まれる内部の電圧発生回路から消去に必要な電圧を生成する。通常、この消去/書込に必要な電圧を発生するためには、チャージポンプ回路が利用される。チャージポンプ回路においては、クロック信号に従ってキャパシタの電極間電圧を変化させ、キャパシタのチャージポンプ動作を利用して、必要とされるレベルの電圧を生成する。   In this built-in nonvolatile memory, data erasing and writing (programming) are executed in accordance with an erasing command and a writing command from a processor or the like. In the erasing operation, a voltage necessary for erasing is generated from an internal voltage generation circuit included in the nonvolatile memory. Usually, a charge pump circuit is used to generate a voltage necessary for erasing / writing. In the charge pump circuit, the voltage between the electrodes of the capacitor is changed according to the clock signal, and a voltage of a required level is generated by using the charge pump operation of the capacitor.

この不揮発性メモリにおける消去電圧をチャージポンプ回路を用いて生成する構成の一例が、特許文献1(特開2006−31821号公報)に示されている。この特許文献1においては、メモリセルとして、セルトランジスタ側壁に形成されるMONO積層構造の絶縁膜に電荷を蓄積する「サイドウォール型メモリセル」を利用する。
特開2006−31821号公報
An example of a configuration for generating an erasing voltage in the nonvolatile memory using a charge pump circuit is shown in Patent Document 1 (Japanese Patent Laid-Open No. 2006-31821). In this Patent Document 1, a “side wall type memory cell” that accumulates charges in an insulating film having a MONO stacked structure formed on the side wall of a cell transistor is used as a memory cell.
JP 2006-31821 A

絶縁膜に電荷を蓄積し、その蓄積電荷量に応じて情報を記憶する不揮発性メモリセルにおいては、ホットキャリアを利用して、絶縁膜に電荷を蓄積する。すなわち、書込時においては、ホットエレクトロンを生成し、一方、消去時においては、ホットホールを生成する。書込時においては、チャネル電流からホットエレクトロンを生成して、絶縁膜(窒化膜)にエレクトロンを注入する。   In a nonvolatile memory cell that accumulates electric charge in an insulating film and stores information according to the amount of accumulated electric charge, the electric charge is accumulated in the insulating film using hot carriers. That is, hot electrons are generated during writing, while hot holes are generated during erasing. At the time of writing, hot electrons are generated from the channel current and injected into the insulating film (nitride film).

消去時においては、ホットホールを絶縁膜(窒化膜)に注入して絶縁膜中のエレクトロンと結合させる。このホットホール注入時においては、バンド間トンネリング現象を利用する。このバンド間トンネリングを生じさせるために、通常、メモリセルの基板領域とドレイン不純物領域の間のPN接合に、高い逆方向電圧を印加する。また、絶縁膜上のメモリゲートに負電圧を印加して、PN接合のバンドの勾配をさらに急峻にして、トンネリングを生じさせやすくしている。すなわち、この消去時のホットホール注入時においては、本質的にPN接合の降伏現象を利用しており、この不揮発性メモリセルを消去する際にメモリセルを流れる電流(消去電流)の消費量は、FN(ファウラー−ノルドハイム)トンネリング現象を利用するフラッシュメモリセルに比べて大きくなる。この消去時の消費電流は、以下の要因に依存する:
(a) 消去パルスが印加されるメモリセルの数、
(b) メモリセルへ印加される電圧レベル、
(c) ゲート長および初期しきい値電圧などのメモリセルの特性、および
(d) 現在のしきい値電圧(不揮発性メモリセルの絶縁膜の蓄積電荷が存在しない場合のしきい値電圧)および動作温度等のメモリセルの状態。
At the time of erasing, hot holes are injected into the insulating film (nitride film) and combined with electrons in the insulating film. During the hot hole injection, an interband tunneling phenomenon is used. In order to cause this band-to-band tunneling, a high reverse voltage is usually applied to the PN junction between the substrate region and the drain impurity region of the memory cell. In addition, a negative voltage is applied to the memory gate on the insulating film to further steepen the band gradient of the PN junction, thereby easily causing tunneling. That is, at the time of hot hole injection at the time of erasing, the breakdown phenomenon of the PN junction is essentially used, and the consumption of current (erase current) flowing through the memory cell when erasing this nonvolatile memory cell is , Larger than a flash memory cell using the FN (Fowler-Nordheim) tunneling phenomenon. The current consumption during erasing depends on the following factors:
(A) the number of memory cells to which an erase pulse is applied,
(B) the voltage level applied to the memory cell;
(C) characteristics of the memory cell such as gate length and initial threshold voltage; and (d) current threshold voltage (threshold voltage when there is no accumulated charge in the insulating film of the nonvolatile memory cell) and Memory cell status such as operating temperature.

上述の要因(c)においてゲート長に応じてチャネル部の抵抗が異なり、また、メモリセルトランジスタを流れる電流(消去電流)量が異なるため、ホットホールの注入効率が変化する。また、初期しきい値電圧に応じて、メモリセルを消去状態とするためのしきい値電圧変化量が異なり、応じて消去状態とするための注入ホットホール量が異なる。また、しきい値電圧により、電荷蓄積膜下部の反転層抵抗が異なり、応じてホットホール生成効率が異なる。従って、この要因(c)により、消去電流量が異なる。   In the above-mentioned factor (c), the resistance of the channel portion varies depending on the gate length, and the amount of current (erase current) flowing through the memory cell transistor varies, so the hot hole injection efficiency varies. Further, the amount of change in threshold voltage for setting the memory cell in the erased state differs depending on the initial threshold voltage, and the amount of injection hot holes for changing to the erased state varies accordingly. Also, the inversion layer resistance under the charge storage film varies depending on the threshold voltage, and the hot hole generation efficiency varies accordingly. Therefore, the amount of erase current varies depending on this factor (c).

また、上述の要因(d)において、温度が異なる場合、消去電流量が異なる。すなわち、高温ほど周辺トランジスタのオフリーク電流が多くなり、多くの消去電流を流す必要がある。また、そのときのしきい値電圧により、このメモリセルを消去状態とするために必要とされるホットホール量が異なり、応じて消去電流量も異なる。また、現実のしきい値電圧により、メモリセルを流れる消去電流量も異なり、応じて生成されるホットホール量も異なる。   In addition, in the above-described factor (d), when the temperature is different, the erase current amount is different. That is, the off-leakage current of the peripheral transistors increases as the temperature increases, and a large amount of erasing current needs to flow. Further, the amount of hot holes required to bring this memory cell into the erased state differs depending on the threshold voltage at that time, and the amount of erase current also varies accordingly. In addition, the amount of erase current flowing through the memory cell differs depending on the actual threshold voltage, and the amount of hot holes generated varies accordingly.

この消去時に必要とされる消去電圧は、通常、チャージポンプ回路から供給される。消去時に消費される電流量は、チャージポンプ回路の電流供給能力以内とする必要がある。したがって、前述の要因(a)および(b)は、変動要因(c)および(d)の最悪ケースを考慮して設定する必要がある。   The erase voltage required at the time of erasing is usually supplied from a charge pump circuit. The amount of current consumed at the time of erasing needs to be within the current supply capability of the charge pump circuit. Therefore, the aforementioned factors (a) and (b) need to be set in consideration of the worst case of the variation factors (c) and (d).

上述の特許文献1に示される構成においては、メモリアレイが複数の消去ブロックに分割され、各消去ブロックが、さらに複数のセクタに分割される。消去時においては、1または複数のセクタ単位で時分割的に消去を実行する。これにより、上述のような要因(a)において、消去ブロックのメモリセルすべてに対して並行して消去パルスを印加する一括消去を行なう場合の、消去時の消費電流がチャージポンプ回路の電流供給能力を超えるという問題を回避する。また、並行して消去されるセクタの数を、所定数に制限することにより、消去時の消費電流を抑制し、チャージポンプ回路の電流消費能力内に制限する。   In the configuration shown in Patent Document 1 described above, the memory array is divided into a plurality of erase blocks, and each erase block is further divided into a plurality of sectors. At the time of erasing, erasing is executed in a time division manner in units of one or a plurality of sectors. As a result, in the factor (a) as described above, the current consumption capability of the charge pump circuit is the current consumption capability in the charge pump circuit when performing batch erase in which erase pulses are applied in parallel to all the memory cells in the erase block. Avoid the problem of exceeding. Further, by limiting the number of sectors to be erased in parallel to a predetermined number, the current consumption at the time of erasing is suppressed, and the current consumption capacity of the charge pump circuit is limited.

また、この特許文献1においては、電流供給能力検出部を利用して、チャージポンプ回路の電流供給能力を検出する。この検出された電流供給能力に応じて並行して消去されるセクタの数を調整する。チャージポンプ回路の電流供給能力内で供給可能な最大消去電流となる最大セクタサイズ単位で消去し、消去回数を低減して消去時間の短縮を図る。この電流供給能力検出は、チャージポンプ回路に供給される電源電圧のレベルを検出することにより行われる。電源電圧のレベルにより、チャージポンプ回路の容量の電極電圧振幅が変動し、また供給されるクロック信号振幅および周波数が変化し、応じてチャージポンプ回路の電流供給能力が変化することを利用する。   Moreover, in this patent document 1, the current supply capability of a charge pump circuit is detected using a current supply capability detector. The number of sectors to be erased in parallel is adjusted according to the detected current supply capability. Erasing is performed in units of the maximum sector size, which is the maximum erasing current that can be supplied within the current supply capability of the charge pump circuit, and the erasing time is reduced by reducing the number of erasing. This current supply capability detection is performed by detecting the level of the power supply voltage supplied to the charge pump circuit. It utilizes the fact that the electrode voltage amplitude of the capacitance of the charge pump circuit varies depending on the level of the power supply voltage, the amplitude and frequency of the supplied clock signal change, and the current supply capability of the charge pump circuit changes accordingly.

この場合、特許文献1においては、電源電圧レベルと、消去時に並行して消去されるセクタの数との対応関係は、一意的に定められる。上述のように、消去時の消費電流は、変動要因(c)および(d)に依存して変化する。これらの変動要因(c)および(d)は、チップ間またはチップ内においてばらつきが生じる。従って、特許文献1の構成においては、電源電圧レベルと並行して消去されるセクタの数との対応の設定時において、基準となるチャージポンプ回路の電流供給能力を、変動要因(c)および(d)の最悪ケースを想定して設定し、この基準電流供給能力に基いて対応関係を設定する必要がある。したがって、実際の半導体チップにおける消去時においては、チャージポンプ回路の電流供給能力にある余裕が生じ、消去電圧を生成するチャージポンプ回路の能力を十分に発揮することができない。   In this case, in Patent Document 1, the correspondence between the power supply voltage level and the number of sectors to be erased in parallel at the time of erasure is uniquely determined. As described above, the current consumption during erasure varies depending on the variation factors (c) and (d). These fluctuation factors (c) and (d) vary between chips or within chips. Therefore, in the configuration of Patent Document 1, the current supply capability of the reference charge pump circuit is set as the fluctuation factors (c) and (c) at the time of setting corresponding to the number of sectors to be erased in parallel with the power supply voltage level. It is necessary to set assuming the worst case of d) and set the correspondence based on this reference current supply capability. Therefore, at the time of erasing in an actual semiconductor chip, there is a margin in the current supply capability of the charge pump circuit, and the capability of the charge pump circuit that generates the erase voltage cannot be fully exhibited.

また、通常、消去時においては、メモリセルへ印加される電圧は、メモリセルのしきい値電圧のシフト量を想定して、その電圧レベルが設定される。この場合、しきい値電圧のシフト量を予め定め、消去電圧パルス幅および高さを設定する。消去時のベリファイ回数に応じて、このパルス幅またはパルス高さを調整する。この場合においても、変動要因(c)および(d)の最悪ケースを想定して定めており、消去時の消費電流は、チャージポンプ回路の可能な電流供給能力よりも小さくされる。   Normally, at the time of erasing, the voltage level applied to the memory cell is set assuming a shift amount of the threshold voltage of the memory cell. In this case, the threshold voltage shift amount is determined in advance, and the erase voltage pulse width and height are set. The pulse width or pulse height is adjusted according to the number of verify times during erasure. In this case as well, the worst case of the fluctuation factors (c) and (d) is assumed, and the current consumption during erasing is made smaller than the current supply capability of the charge pump circuit.

したがって、特許文献1のように、電源電圧のレベルを検出して、消去セクタ数を設定する場合、チャージポンプ回路の電流供給能力を、十分に利用することができず、消去時間の短縮にも、限度が生じる。   Therefore, when the power supply voltage level is detected and the number of erase sectors is set as in Patent Document 1, the current supply capability of the charge pump circuit cannot be fully utilized, and the erase time can be shortened. Limits arise.

それゆえ、この発明の目的は、消去電圧を発生する回路の電流供給能力を十分に利用して消去動作時間を低減することのできる不揮発性半導体記憶装置を提供することである。   SUMMARY OF THE INVENTION Therefore, an object of the present invention is to provide a nonvolatile semiconductor memory device capable of reducing the erase operation time by fully utilizing the current supply capability of a circuit for generating an erase voltage.

この発明に係る不揮発性半導体記憶装置は、消去電圧を発生する回路の出力する消去電圧のレベルを該消去電圧の消去ブロックへの印加中に検出し、この判断結果に従って以降の消去条件を調整する。 Nonvolatile semiconductor memory device according to the present invention detects the level of the erase voltage output of a circuit for generating an erase voltage during application of the erase blocks of the erase voltage, adjusting the subsequent erasure condition according to the judgment result of this To do.

消去電圧レベルを検出することにより、実際に消費される消去電流と消去電圧発生回路の実際の供給可能電流との大小を判断することができ、その判断結果に応じて消去条件を調整る。したがって、消去電圧発生回路の消去電流供給能力を最大限利用することができ、消去動作に要する時間を低減することができる。 By detecting the erase voltage level, the magnitude of the actual suppliable current of the erase current and erase voltage generation circuit which is actually consumed can be made to determine, adjust the erasure condition according to the determination result. Therefore, the erase current supply capability of the erase voltage generating circuit can be utilized to the maximum, and the time required for the erase operation can be reduced.

[実施の形態1]
図1は、この発明に従う不揮発性半導体記憶装置において用いられるメモリセルの断面構造の一例を概略的に示す図である。図1において、メモリセルは、半導体基板領域1上に間をおいて形成される不純物領域2および3と、不純物領域2の一部と重なり合うように半導体基板領域1表面にゲート絶縁膜4を介して形成される選択ゲート5と、選択ゲート5の側壁および半導体基板領域1表面上に形成される絶縁膜7と、この絶縁膜7上に形成されるメモリゲート6とを含む。
[Embodiment 1]
FIG. 1 schematically shows an example of a cross-sectional structure of a memory cell used in a nonvolatile semiconductor memory device according to the present invention. In FIG. 1, the memory cell includes impurity regions 2 and 3 formed on the semiconductor substrate region 1 at an interval, and a gate insulating film 4 on the surface of the semiconductor substrate region 1 so as to overlap a part of the impurity region 2. The selection gate 5 is formed, the side wall of the selection gate 5 and the insulating film 7 formed on the surface of the semiconductor substrate region 1, and the memory gate 6 formed on the insulating film 7.

不純物領域2および3は、それぞれ、ビット線BLおよびソース線SLに結合される。選択ゲート5およびメモリゲート6は、それぞれ、選択ゲート線CGおよびメモリゲート線MGに結合される。メモリゲート6は、選択ゲート5のサイドウォールスペーサ(side wall spacer)と同様の手法を用いて形成される。すなわち、選択ゲート5上にたとえばポリシリコン膜を堆積し、このポリシリコン膜をエッチングによりパターニングする。メモリゲート長は、このポリシリコン膜の膜厚で調整することができる。したがって、選択ゲート5およびメモリゲート6の2つのゲートが設けられる構成においても、メモリゲート6を選択ゲート5に比べて十分に短くすることができ、メモリセルサイズの増加は十分に抑制される。   Impurity regions 2 and 3 are coupled to bit line BL and source line SL, respectively. Select gate 5 and memory gate 6 are coupled to select gate line CG and memory gate line MG, respectively. The memory gate 6 is formed using the same method as the side wall spacer of the selection gate 5. That is, for example, a polysilicon film is deposited on the select gate 5, and this polysilicon film is patterned by etching. The memory gate length can be adjusted by the thickness of the polysilicon film. Therefore, even in the configuration in which two gates of the selection gate 5 and the memory gate 6 are provided, the memory gate 6 can be made sufficiently shorter than the selection gate 5, and an increase in the memory cell size is sufficiently suppressed.

絶縁膜7は、ボトム酸化膜(O膜)7aと窒化膜(N膜)7bとトップ酸化膜(O膜)7cの積層構造を有する。窒化膜7bに電荷を蓄積し、その蓄積電荷量に応じてデータ(情報)を記憶する。   The insulating film 7 has a laminated structure of a bottom oxide film (O film) 7a, a nitride film (N film) 7b, and a top oxide film (O film) 7c. Electric charges are accumulated in the nitride film 7b, and data (information) is stored according to the accumulated electric charge amount.

この図1に示すメモリセルの構成においては、選択ゲート5、不純物領域2および半導体基板領域1により、選択トランジスタが形成される。メモリゲート6、不純物領域3、および半導体基板領域1によりメモリトランジスタが形成される。   In the configuration of the memory cell shown in FIG. 1, a selection transistor is formed by selection gate 5, impurity region 2 and semiconductor substrate region 1. A memory transistor is formed by memory gate 6, impurity region 3, and semiconductor substrate region 1.

図2は、図1に示すメモリセルの電気的等価回路を示す図である。図2に示すように、ビット線BLとソース線SLの間に、選択トランジスタSTとメモリトランジスタMTとが直列に接続される。図1および図2に示すメモリセルの書込(プログラム)および消去、読出および保持は、以下のようにして行なわれる。   FIG. 2 is a diagram showing an electrical equivalent circuit of the memory cell shown in FIG. As shown in FIG. 2, the select transistor ST and the memory transistor MT are connected in series between the bit line BL and the source line SL. Writing (programming) and erasing, reading and holding of the memory cells shown in FIGS. 1 and 2 are performed as follows.

書込(プログラム)時には、不純物層3にソース線SLを介して正電位を与え、メモリゲート6にはメモリゲート線MGを介してソース線SLの電圧よりも高いメモリゲート書込電圧を印加する。選択ゲート5へは、選択ゲート線CGを介して選択トランジスタSTのしきい値電圧よりも少し高い電圧を印加する。ビット線BLには、半導体基板領域1と同じたとえば接地電位レベルのビット線書込電圧が与えられる。   At the time of writing (programming), a positive potential is applied to impurity layer 3 via source line SL, and a memory gate write voltage higher than the voltage of source line SL is applied to memory gate 6 via memory gate line MG. . A voltage slightly higher than the threshold voltage of the selection transistor ST is applied to the selection gate 5 via the selection gate line CG. For example, the same bit line write voltage as that of semiconductor substrate region 1 is applied to bit line BL.

この状態においては、メモリトランジスタMTにおいて絶縁膜7の下部にチャネルが形成され、ソース線SLからビット線BLへ向かって電流が流れる。選択トランジスタSTは、選択ゲート5の電圧がそのしきい値電圧よりも少し高い電圧レベルに設定され、弱いオン状態にある。従って、選択ゲート5下部にチャネルが形成されても、そのチャネル抵抗は比較的高い。このため、メモリトランジスタMTおよび選択トランジスタSTの境界付近に強い電界が生じ、メモリトランジスタMTのチャネル電流において多くのホットエレクトロンが発生する。このホットエレクトロンが、メモリゲート6下部の絶縁膜7(窒化膜7b)に注入されてトラップされる。この書込(プログラム)状態は、メモリトランジスタMTのしきい値電圧が高い状態であり、一般に、データ“0”を記憶する状態に対応付けられる。   In this state, a channel is formed under the insulating film 7 in the memory transistor MT, and a current flows from the source line SL toward the bit line BL. The selection transistor ST is in a weak ON state in which the voltage of the selection gate 5 is set to a voltage level slightly higher than its threshold voltage. Therefore, even if a channel is formed below the select gate 5, the channel resistance is relatively high. For this reason, a strong electric field is generated in the vicinity of the boundary between the memory transistor MT and the selection transistor ST, and many hot electrons are generated in the channel current of the memory transistor MT. The hot electrons are injected and trapped in the insulating film 7 (nitride film 7b) below the memory gate 6. This write (program) state is a state in which the threshold voltage of the memory transistor MT is high, and is generally associated with a state in which data “0” is stored.

消去時においては、メモリゲート6にメモリゲート線MGを介して負電位を与える。ソース線SLを介して不純物領域3に正電位を与える。選択ゲート線CGと、ビット線BLおよび半導体基板領域1が同一電位に設定され、選択トランジスタSTは、オフ状態である。この状態においては、メモリゲート6のソース線SLに接続される不純物領域3端部とメモリゲート6が重なり合う領域で強い反転が生じ、バンド間トンネリング現象が生じ、ホールが生成される。この発生したホール(ホットホール)がメモリゲート6の負バイアスにより加速され、メモリゲート6下部の絶縁膜7(窒化膜7b)中に注入される。先に書込時に注入されたエレクトロンとこの注入されたホールとが結合し、窒化膜7aが電気的に中和されて、メモリトランジスタMTのしきい値電圧が低下する。この消去状態は、メモリトランジスタMTのしきい値電圧が低い状態であり、一般に、データ“1”を記憶する状態に対応付けられる。   At the time of erasing, a negative potential is applied to the memory gate 6 through the memory gate line MG. A positive potential is applied to impurity region 3 through source line SL. The selection gate line CG, the bit line BL, and the semiconductor substrate region 1 are set to the same potential, and the selection transistor ST is in an off state. In this state, strong inversion occurs in the region where the end of the impurity region 3 connected to the source line SL of the memory gate 6 and the memory gate 6 overlap, causing an interband tunneling phenomenon and generating holes. The generated holes (hot holes) are accelerated by the negative bias of the memory gate 6 and injected into the insulating film 7 (nitride film 7b) below the memory gate 6. Electrons previously injected at the time of writing are combined with the injected holes, and the nitride film 7a is electrically neutralized to lower the threshold voltage of the memory transistor MT. This erase state is a state in which the threshold voltage of the memory transistor MT is low, and is generally associated with a state in which data “1” is stored.

データ読出時においては、選択ゲート線CGを介して選択ゲート5に正の電圧を印加し、選択ゲート5直下の半導体基板領域1の表面にチャネルを形成する。メモリゲート6にはメモリゲート線MGを介して消去状態と書込状態のそれぞれのしきい値電圧の間の正の電圧を印加する。絶縁膜7に蓄積される電荷量に応じてメモリゲート6下部の半導体基板領域1表面に選択的にチャネルが形成される。このビット線BLおよびソース線SLの間にメモリセルを介して流れる電流量を検出することにより、メモリセルの記憶データの読出を行なう。   At the time of data reading, a positive voltage is applied to selection gate 5 via selection gate line CG to form a channel on the surface of semiconductor substrate region 1 immediately below selection gate 5. A positive voltage between the threshold voltages of the erase state and the write state is applied to the memory gate 6 via the memory gate line MG. A channel is selectively formed on the surface of the semiconductor substrate region 1 below the memory gate 6 in accordance with the amount of charge accumulated in the insulating film 7. By detecting the amount of current flowing through the memory cell between the bit line BL and the source line SL, data stored in the memory cell is read.

保持状態(スタンバイ状態)においては、データは、メモリゲート6下部の絶縁膜7に注入された電荷(エレクトロンまたはホール)として保持される。この絶縁膜(窒化膜7b)中での電荷の移動は小さくまたは遅い。これにより、メモリゲート6に電圧が印加されていない状態では、絶縁膜7、すなわち窒化膜7b中に電荷が保持される。   In the holding state (standby state), data is held as charges (electrons or holes) injected into the insulating film 7 below the memory gate 6. The movement of charges in the insulating film (nitride film 7b) is small or slow. As a result, in the state where no voltage is applied to the memory gate 6, electric charge is held in the insulating film 7, that is, the nitride film 7b.

消去時においては、上述のように、不純物領域3とその基板領域1表面のチャネル(反転層)の間のPN接合が逆バイアス状態に設定され、いわゆるPN接合の降伏が生じ、バンド間トンネリングによりホールが絶縁膜7の窒化膜7bに注入される。したがって、絶縁膜をトンネリングするファウラー−ノルドハイム(FN)トンネリング電流よりも多くの電流が流れ、消費電流が高くなる(FNトンネリング現象においては、フローティングゲートに蓄積されるエレクトロンを引き抜くだけであり、電流量は小さい)。一方、メモリゲート6は、基板領域および不純物領域3と絶縁膜7により分離されており、メモリゲート線MGの充放電だけであり、電流の消費はそれほど多くない。   At the time of erasing, as described above, the PN junction between the impurity region 3 and the channel (inversion layer) on the surface of the substrate region 1 is set to a reverse bias state, so-called breakdown of the PN junction occurs, and interband tunneling causes Holes are injected into the nitride film 7 b of the insulating film 7. Therefore, more current flows than the Fowler-Nordheim (FN) tunneling current for tunneling the insulating film, and the current consumption increases (in the FN tunneling phenomenon, only the electrons accumulated in the floating gate are extracted, Is small). On the other hand, the memory gate 6 is separated from the substrate region and the impurity region 3 by the insulating film 7, and only the charge / discharge of the memory gate line MG is performed, and current consumption is not so much.

メモリトランジスタMTの特性のバラツキにより、窒化膜7bに対するホールの注入効率が変動し、消去時に単位時間当たりに生成されるホールおよび絶縁膜に注入されるホール量が異なる。このホールを十分に生成するために、消去時に消費される電流量を十分に補償することができるように、消去電圧発生部の電流供給能力が、最悪ケースを想定して設定される。   Due to variations in characteristics of the memory transistor MT, the efficiency of hole injection into the nitride film 7b varies, and the amount of holes generated per unit time and the amount of holes injected into the insulating film during erasure differ. In order to sufficiently generate the holes, the current supply capability of the erase voltage generator is set assuming the worst case so that the amount of current consumed at the time of erase can be sufficiently compensated.

また、ソース線SLにできるだけ大きな消去電圧を供給することにより、バンドの勾配をより急峻とすることができ、また、ホットホールを多く生成することができ、効率的にホールを発生して絶縁膜(窒化膜7b)に注入して消去を行なうことができ、応じて消去に要する時間を短縮することができる。   Further, by supplying as large an erasing voltage as possible to the source line SL, the band gradient can be made steeper, more hot holes can be generated, holes are efficiently generated, and the insulating film Erasing can be performed by injecting into (nitride film 7b), and accordingly, the time required for erasing can be shortened.

本発明においては、消去電圧発生部の生成する消去電圧のレベルを検出し、その検出結果に基づいて消去電圧発生部の電流供給能力が最大限発揮されているかを識別し、その識別結果に従って消去条件を変更する。   In the present invention, the level of the erase voltage generated by the erase voltage generation unit is detected, and based on the detection result, it is identified whether the current supply capability of the erase voltage generation unit is maximized, and the erase is performed according to the identification result. Change the condition.

図3は、この発明の実施の形態1に従う不揮発性半導体記憶装置の全体の構成を概略的に示す図である。図3において、この発明の実施の形態1に従う不揮発性半導体記憶装置は、複数のメモリセルが配置されるメモリマット10と、このメモリマット10のメモリセルを指定するアドレスを生成するアドレスバッファ12と、アドレスバッファ12からの内部アドレスに従ってメモリマット10のアドレス指定されたメモリセルを選択するXデコーダ14およびYデコーダ16とを含む。   FIG. 3 schematically shows an overall configuration of the nonvolatile semiconductor memory device according to the first embodiment of the present invention. 3, the non-volatile semiconductor memory device according to the first embodiment of the present invention includes a memory mat 10 in which a plurality of memory cells are arranged, and an address buffer 12 that generates an address designating the memory cells of the memory mat 10. , And X decoder 14 and Y decoder 16 for selecting the addressed memory cell of memory mat 10 according to the internal address from address buffer 12.

メモリマット10は、その構成は後に詳細に説明するが、複数の消去ブロックに分割され、各消去ブロックが、複数の消去パルス印加単位に分割される。消去時においては、消去ブロック単位でメモリセルの記憶データの消去が実行される(1または複数の消去パルス印加単位毎に)。メモリマット10に含まれるメモリセルは図1および図2に示す構成を有する。   Although the configuration of the memory mat 10 will be described in detail later, it is divided into a plurality of erase blocks, and each erase block is divided into a plurality of erase pulse application units. At the time of erasing, the data stored in the memory cell is erased in units of erase blocks (for each erase pulse application unit or units). Memory cells included in the memory mat 10 have the configuration shown in FIGS.

アドレスバッファ12は、この不揮発性半導体記憶装置へのアクセス時(消去、書込および読出時)、与えられたアドレスADに従って内部アドレスを生成する。アドレスバッファ12から生成される内部アドレスの構成は、動作モード、すなわち読出モード、消去モードおよび書込モードに応じて異なる。消去モード時においては、内部アドレスは、消去対象のブロックを指定する消去ブロックアドレスと、この消去ブロック内の消去パルス印加単位を指定する消去アドレスとを含む。消去アドレスは、後に説明するように、内部行アドレスから生成される。   Address buffer 12 generates an internal address in accordance with a given address AD when accessing the nonvolatile semiconductor memory device (when erasing, writing and reading). The configuration of the internal address generated from address buffer 12 differs depending on the operation mode, that is, the read mode, erase mode, and write mode. In the erase mode, the internal address includes an erase block address designating a block to be erased and an erase address designating an erase pulse application unit in the erase block. The erase address is generated from the internal row address, as will be described later.

Xデコーダ14は、このアドレスバッファ12からの内部アドレス信号に従ってメモリマット10のメモリセル行を選択状態へ駆動する(消去パルス印加単位が、1または複数のメモリセル行で構成される)。メモリマット10においては、メモリセル行に対応してコントロールゲート線CGおよびメモリゲート線MGが配置され、また、メモリセル行に対応してソース線SLが配置される。メモリセル列に対応してビット線BLが配置される。各信号線の選択状態の電圧レベルは、動作モードに応じて異なる。消去モード時においては、選択消去ブロックのメモリセル行のメモリゲート線MGおよびソース線SLに、それぞれ負および正の消去電圧−VmgおよびVslが印加され、選択行のメモリセルに対する消去が実行される(1または複数のメモリセル行が、消去パルス印加単位を構成する)。   X decoder 14 drives a memory cell row of memory mat 10 to a selected state in accordance with an internal address signal from address buffer 12 (the erase pulse application unit is composed of one or a plurality of memory cell rows). In memory mat 10, control gate line CG and memory gate line MG are arranged corresponding to the memory cell row, and source line SL is arranged corresponding to the memory cell row. Bit lines BL are arranged corresponding to the memory cell columns. The voltage level in the selected state of each signal line varies depending on the operation mode. In the erase mode, negative and positive erase voltages -Vmg and Vsl are applied to the memory gate line MG and source line SL of the memory cell row of the selected erase block, respectively, and erasure is performed on the memory cells of the selected row. (One or more memory cell rows constitute an erase pulse application unit).

この不揮発性半導体記憶装置は、さらに、メモリマット10のメモリセル列(ビット線)を選択するYゲート18を含む。このYゲート18は、Yデコーダ16からの列選択信号に従ってメモリマット10のアドレス指定された列に対応するビット線を選択する。消去動作モード時においては、Yゲート18は、非導通状態に維持される。   The nonvolatile semiconductor memory device further includes a Y gate 18 for selecting a memory cell column (bit line) of the memory mat 10. Y gate 18 selects a bit line corresponding to the addressed column of memory mat 10 in accordance with a column selection signal from Y decoder 16. In the erase operation mode, Y gate 18 is maintained in a non-conductive state.

この不揮発性半導体記憶装置は、さらに、内部動作を制御する制御論理部20と、書込モード時、内部書込データDmを生成するライトドライバ22と、データ読出時、メモリセルデータ(ビット線電流)QMに従って内部読出データQIを生成するセンスアンプ24と、外部との間でのデータの入出力を行なうI/Oバッファ26とを含む。   The nonvolatile semiconductor memory device further includes a control logic unit 20 that controls internal operations, a write driver 22 that generates internal write data Dm in the write mode, and memory cell data (bit line current) during data read. ) Includes a sense amplifier 24 for generating internal read data QI according to QM and an I / O buffer 26 for inputting / outputting data to / from the outside.

制御論理部20は、たとえばシーケンスコントローラで構成され、外部からの動作モードを指定するコマンドCMDに従って、指定された動作モードの実行に必要な内部動作制御を行なう。   The control logic unit 20 is composed of, for example, a sequence controller, and performs internal operation control necessary for execution of the designated operation mode in accordance with a command CMD that designates the operation mode from the outside.

ライトドライバ22は、制御論理部20からの内部書込データWDIに従ってメモリセルに対する書込データをDmを生成する。ライトドライバ22からのセル書込データDmが、Yゲート18を介してメモリマット10のビット線へ与えられる。このメモリセルへの書込データDmに従って、メモリセルを書込状態(プログラム状態)に設定する場合に、選択列のビット線がたとえば接地電圧レベルに設定され、データ“1”が書込まれる、すなわち消去状態に維持されるメモリセルに対するビット線は、選択ゲート線と同程度の電圧レベルに設定される。この不揮発性半導体記憶装置においては、コマンドCMDとして、消去動作を示す消去コマンドとデータ書込(プログラム)を行なう書込コマンドとは別々に与えられ、消去状態のメモリブロックに対するデータ書込(プログラム)が指定され、データ“0”の書込が実行される。   Write driver 22 generates write data Dm for the memory cell in accordance with internal write data WDI from control logic unit 20. Cell write data Dm from write driver 22 is applied to the bit line of memory mat 10 via Y gate 18. When a memory cell is set in a write state (program state) in accordance with write data Dm to the memory cell, the bit line of the selected column is set to the ground voltage level, for example, and data “1” is written. That is, the bit line for the memory cell maintained in the erased state is set to a voltage level comparable to that of the selection gate line. In this nonvolatile semiconductor memory device, an erase command indicating an erase operation and a write command for performing data writing (programming) are separately applied as commands CMD, and data writing (programming) to an erased memory block is performed. Is specified, and data “0” is written.

センスアンプ24は、制御論理部20からのセンス制御信号φSに従ってYゲート18を介して選択されたメモリセル列(ビット線)を流れる電流(セルデータ)Qmを検知し、検知結果に従って内部読出データQIを生成する。   Sense amplifier 24 detects current (cell data) Qm flowing through the memory cell column (bit line) selected via Y gate 18 in accordance with sense control signal φS from control logic unit 20, and internally read data according to the detection result. Generate QI.

I/Oバッファ26は、データ読出時、センスアンプ24からの内部読出データQIに従って外部読出データDQを生成し、データ書込モード時、外部からの書込データDQに従って内部書込データDIを生成して制御論理部20へ与える。このI/Oバッファ26から与えられる内部書込データDIは、また、消去/書込ベリファイを行うベリファイモード時のベリファイ読出データであってもよい。すなわち、センスアンプ24が、外部へのデータ読出を行なう読出モード時にメモリセルデータ読出のために利用され、また、ベリファイモード時のメモリセルの状態を検証するためのメモリセルデータ読出のためにも利用されてもよい。   I / O buffer 26 generates external read data DQ according to internal read data QI from sense amplifier 24 at the time of data reading, and generates internal write data DI according to external write data DQ at the time of data write mode. To the control logic unit 20. Internal write data DI applied from I / O buffer 26 may be verify read data in a verify mode in which erase / write verify is performed. More specifically, sense amplifier 24 is used for reading memory cell data in the read mode for reading data to the outside, and for reading memory cell data for verifying the state of the memory cell in verify mode. It may be used.

この不揮発性半導体記憶装置は、さらに、各動作モードに応じて必要とされる内部電圧を発生する内部電圧発生回路30と、内部電圧発生回路30の生成する内部電圧のレベルを検出する電圧レベル検知回路32と、この電圧レベル検知回路32の検知結果に従って内部電圧発生回路30の電流供給能力を判定する供給能力判定回路34とを含む。   The nonvolatile semiconductor memory device further includes an internal voltage generation circuit 30 that generates an internal voltage required according to each operation mode, and a voltage level detection that detects the level of the internal voltage generated by the internal voltage generation circuit 30. A circuit 32 and a supply capability determination circuit 34 that determines the current supply capability of the internal voltage generation circuit 30 according to the detection result of the voltage level detection circuit 32 are included.

内部電圧発生回路30は、ビット線へ伝達されるビット線電圧Vbl、選択ゲート線CGへ与えられる選択ゲート電圧Vcg、メモリゲート線MGへ与えられるメモリゲート電圧Vmg、およびソース線SLへ与えられるソース線電圧Vslを生成する。この内部電圧発生回路30は、制御論理部20からの第1の制御信号CTL1に従って、その内部電圧発生動作が制御される。   Internal voltage generation circuit 30 includes a bit line voltage Vbl transmitted to the bit line, a selection gate voltage Vcg applied to selection gate line CG, a memory gate voltage Vmg applied to memory gate line MG, and a source applied to source line SL. A line voltage Vsl is generated. The internal voltage generation circuit 30 has its internal voltage generation operation controlled in accordance with the first control signal CTL 1 from the control logic unit 20.

電圧レベル検知回路32は、各動作モードに応じて、内部電圧発生回路30が生成する内部電圧レベルを、制御論理部20からの電圧レベル指定信号LVに従って調整する。すなわち、電圧レベル検知回路32は、電圧レベル指定信号LVに従って検知電圧レベルを設定し、内部電圧発生回路30が生成する内部電圧の電圧レベルが、指定された電圧レベルにあるかを検知し、その検知結果に従って内部電圧発生回路30の内部電圧発生動作を制御する。本実施の形態1においては、この電圧レベル検知回路32は、特に、消去モード時に内部電圧発生回路30が生成するソース線電圧Vslの電圧レベルを検知する。   The voltage level detection circuit 32 adjusts the internal voltage level generated by the internal voltage generation circuit 30 according to the voltage level designation signal LV from the control logic unit 20 according to each operation mode. That is, the voltage level detection circuit 32 sets the detection voltage level according to the voltage level designation signal LV, detects whether the voltage level of the internal voltage generated by the internal voltage generation circuit 30 is at the designated voltage level, and The internal voltage generation operation of the internal voltage generation circuit 30 is controlled according to the detection result. In the first embodiment, this voltage level detection circuit 32 particularly detects the voltage level of the source line voltage Vsl generated by the internal voltage generation circuit 30 in the erase mode.

具体的に、内部電圧発生回路30は、チャージポンプ回路で構成され、制御論理部20からの第1の制御信号CTL1に従って内部電圧発生動作を開始する。電圧レベル検知回路32が、消去モード時、ソース線電圧Vslが電圧レベル指定信号LVが指定する電圧レベルにあるかを識別し、その識別結果を示す第2の制御信号(ポンプ動作制御信号)CTL2を生成する。この第2の制御信号CTL2に従って、内部電圧発生回路30が選択的にチャージポンプ動作を実行して、ソース線電圧のレベルを調整する(ソース線に電荷を供給する)。   Specifically, the internal voltage generation circuit 30 includes a charge pump circuit, and starts an internal voltage generation operation in accordance with the first control signal CTL1 from the control logic unit 20. In the erase mode, the voltage level detection circuit 32 identifies whether the source line voltage Vsl is at the voltage level designated by the voltage level designation signal LV, and a second control signal (pump operation control signal) CTL2 indicating the identification result Is generated. In accordance with the second control signal CTL2, the internal voltage generation circuit 30 selectively executes a charge pump operation to adjust the level of the source line voltage (supply charges to the source line).

供給能力判定回路34は、この電圧レベル検知回路32からの第2の制御信号(ポンプ動作制御信号)CTL2に従って、消去モード時、内部電圧発生回路30のソース線消去電圧発生部(チャージポンプ回路)の電流供給能力に余裕があるかまたは最大限利用されているかを判定する。この供給能力判定回路34からの判定結果指示信号DETは、制御論理部20に含まれる消去条件調整部36へ与えられる。   In accordance with the second control signal (pump operation control signal) CTL2 from the voltage level detection circuit 32, the supply capability determination circuit 34, in the erase mode, in the source line erase voltage generation unit (charge pump circuit) of the internal voltage generation circuit 30 It is determined whether the current supply capacity of the system has a margin or is utilized to the maximum. The determination result instruction signal DET from the supply capability determination circuit 34 is given to the erasing condition adjustment unit 36 included in the control logic unit 20.

この消去条件調整部36は、供給能力判定回路34からの判定結果指示信号DETに従って以後の消去条件(消去電圧レベル、消去単位ブロックサイズ、およびパルス幅等)を調整する。供給能力判定回路34は、消去モード時、制御論理部20から与えられるリセット信号RSTに従って判定結果指示信号DETを初期状態にリセットする。   This erase condition adjusting unit 36 adjusts the subsequent erase conditions (erase voltage level, erase unit block size, pulse width, etc.) in accordance with the determination result instruction signal DET from the supply capability determination circuit 34. The supply capability determination circuit 34 resets the determination result instruction signal DET to the initial state in accordance with the reset signal RST supplied from the control logic unit 20 in the erase mode.

制御論理部20は、また消去モード時および書込モード時においては、内部で消去/書込およびベリファイを実行するため、外部からのアクセスを禁止するために、レディ/ビジー信号に相当する消去/書込完了指示信号PEENDを外部のたとえばプロセッサに供給する。   In the erase mode and the write mode, the control logic unit 20 executes erasing / writing and verifying internally, and in order to inhibit external access, the control / logic unit 20 erases / corresponds to the ready / busy signal. A write completion instruction signal PEEND is supplied to an external processor, for example.

図4は、図3に示すメモリマット10の構成を概略的に示す図である。図4において、メモリマット10は、複数の消去ブロックEB1−EBnに分割される。これらの消去ブロックEB1−EBnは、記憶データの属性に応じて、ブロックサイズ(容量)は異なっていてもよい。消去時においては、この消去ブロックEB1−EBnの1つが外部からのアドレスにより指定され(通常制御論理部20に含まれるレジスタに消去対象のブロックを指定するビットがセットされる)、指定された消去ブロック全体に対して消去が実行される。これらの消去ブロックEB1−EBnは、各々、通常のデータ書込時の書込単位よりも大きなブロックサイズを有している。   FIG. 4 schematically shows a configuration of memory mat 10 shown in FIG. In FIG. 4, memory mat 10 is divided into a plurality of erase blocks EB1-EBn. These erase blocks EB1-EBn may have different block sizes (capacities) depending on the attributes of the stored data. At the time of erasure, one of the erase blocks EB1 to EBn is designated by an external address (a bit for designating a block to be erased is set in a register included in the normal control logic unit 20), and the designated erase is performed. Erasing is performed on the entire block. Each of these erase blocks EB1-EBn has a block size larger than a writing unit at the time of normal data writing.

図5は、図4に示す消去ブロックEBi(i=1−n)の構成を概略的に示す図である。図5において、消去ブロックEBiは、m個の消去パルス印加単位EPU1−EPUmに分割される。これらの消去パルス印加単位EPU1−EPUmは、消去ブロックEBiにおけるアドレス領域を示し、メモリマット10内におけるメモリセルの具体的配置には正確には対応しない。   FIG. 5 schematically shows a structure of erase block EBi (i = 1-n) shown in FIG. In FIG. 5, the erase block EBi is divided into m erase pulse application units EPU1-EPUm. These erase pulse application units EPU1 to EPUm indicate address areas in the erase block EBi, and do not correspond exactly to the specific arrangement of the memory cells in the memory mat 10.

消去ブロックEBiを複数の消去パルス印加単位EPU1−EPUmに分割し、所定数の消去パルス印加単位毎に消去を行なうことにより、消去ブロックEBi全体に対し同時に消去を行なう場合に比べて消去時の消費電流を低減する。   The erase block EBi is divided into a plurality of erase pulse application units EPU1 to EPUm, and erase is performed for every predetermined number of erase pulse application units, so that the erase block EBi is consumed at the time of erase as compared with the case where the entire erase block EBi is erased simultaneously. Reduce current.

図6は、図4に示すメモリマット10に含まれる消去ブロックEBiの構成およびその周辺回路の構成を概略的に示す図である。図6においては、2行4列に配置されるメモリセルMCの配置および関連の周辺回路の構成を代表的に示す。   FIG. 6 schematically shows a structure of erase block EBi and its peripheral circuit included in memory mat 10 shown in FIG. FIG. 6 representatively shows the arrangement of memory cells MC arranged in 2 rows and 4 columns and the configuration of related peripheral circuits.

メモリセルMCは、図1および図2に示すように、選択トランジスタSTおよびメモリトランジスタMTの直列体で構成される。X方向に整列するメモリセルの選択トランジスタSTに対し共通に選択ゲート線CG(CGa、CGb)が設けられ、また、X方向に整列するメモリセルMCのメモリトランジスタMTに対し共通に、メモリゲート線MG(MGa、MGb)が配設される。   As shown in FIGS. 1 and 2, the memory cell MC is configured by a serial body of a selection transistor ST and a memory transistor MT. A selection gate line CG (CGa, CGb) is provided in common for the selection transistors ST of the memory cells aligned in the X direction, and a memory gate line in common for the memory transistors MT of the memory cells MC aligned in the X direction. MG (MGa, MGb) is disposed.

Y方向に整列するメモリセルに対しサブビット線SBLa、SBLb、SBLcおよびSBLdがそれぞれ設けられる。これらのサブビット線SBLa−SBLdの各々は、対応の列のメモリセルMCの選択トランジスタSTにビット線コンタクトBCTを介して接続される。ここで、サブビット線SBL(SBLa−SBLd)を用いているのは、複数の消去ブロックに共通にグローバルビット線が設けられ、このグローバルビット線を介して、センスアンプおよびライトドライバにより、データの書込/読出が実行されるためである。   Sub-bit lines SBLa, SBLb, SBLc and SBLd are provided for the memory cells aligned in the Y direction, respectively. Each of these sub-bit lines SBLa-SBLd is connected to select transistor ST of memory cell MC in the corresponding column via bit line contact BCT. Here, the sub bit line SBL (SBLa-SBLd) is used because a global bit line is provided in common to a plurality of erase blocks, and data is written by a sense amplifier and a write driver via the global bit line. This is because read / write is executed.

選択ゲート線CGaおよびCGbに対し、選択ゲートドライブ回路40aおよび40bが設けられ、メモリゲート線MGaおよびMGbに対しメモリゲートドライブ回路42aおよび42bが設けられる。ソース線SLaが、2行に配列されるメモリセルに共通に設けられ、ソース線ドライバ回路44aにより、その電圧レベルが設定される。   Select gate drive circuits 40a and 40b are provided for select gate lines CGa and CGb, and memory gate drive circuits 42a and 42b are provided for memory gate lines MGa and MGb. The source line SLa is provided in common to the memory cells arranged in two rows, and the voltage level is set by the source line driver circuit 44a.

選択ゲートドライブ回路40a、40b、ソース線ドライブ回路44a、およびメモリゲートドライブ回路42aおよび42bは、図3に示すXデコーダ14に含まれる。選択ゲートドライブ回路40aに対し選択ゲート電圧Vcgが一方動作電源電圧として供給され、メモリゲートドライブ回路42aおよび42bに対しメモリゲート電圧Vmgが与えられる。ソース線ドライブ回路44aに対しソース線電圧Vslが与えられる。   Select gate drive circuits 40a and 40b, source line drive circuit 44a, and memory gate drive circuits 42a and 42b are included in X decoder 14 shown in FIG. The selection gate voltage Vcg is supplied as one operation power supply voltage to the selection gate drive circuit 40a, and the memory gate voltage Vmg is supplied to the memory gate drive circuits 42a and 42b. Source line voltage Vsl is applied to source line drive circuit 44a.

サブビット線SBLa−SBLbに対しビット線周辺回路50が設けられる。このビット線周辺回路50は、図示しないグローバルビット線、および図3に示すYデコーダ16、Yゲート18、センスアンプ24およびライトドライバ22を含む。   Bit line peripheral circuit 50 is provided for sub-bit lines SBLa-SBLb. Bit line peripheral circuit 50 includes a global bit line (not shown), Y decoder 16, Y gate 18, sense amplifier 24, and write driver 22 shown in FIG.

図6に示すメモリマット10(消去ブロックGBi)の構成において、消去パルス印加単位は、1行のメモリセルであってもよく、また、2行のメモリセルであってもよく、また、それよりも多数の行のメモリセルで構成されても良い。図3に示す内部電圧発生回路30の電流供給能力に応じて、最小サイズの消去パルス印加単位を構成するメモリセルの配置は適宜定められる。   In the configuration of the memory mat 10 (erase block GBi) shown in FIG. 6, the erase pulse application unit may be one row of memory cells, may be two rows of memory cells, and Also, it may be composed of a number of rows of memory cells. According to the current supply capability of the internal voltage generation circuit 30 shown in FIG. 3, the arrangement of the memory cells constituting the minimum-size erase pulse application unit is appropriately determined.

消去動作時、1つの消去パルス印加単位において、選択ゲートドライブ回路40(40a,40b)により選択ゲート線CG(CGa、CGb)が非選択状態に維持され、一方、メモリゲートドライブ回路42(42a、42b)により、負のメモリゲート電圧Vmgがメモリゲート線MGへ与えられる。ソース線SLaに対しては、ソース線ドライブ回路44aにより、正の消去電圧Vslが供給される。サブビット線SBLa−SBLdは、すべて非選択状態(選択ゲート線CGと同一電圧レベル)に維持される。   During the erase operation, in one erase pulse application unit, the selection gate line CG (CGa, CGb) is maintained in the non-selected state by the selection gate drive circuit 40 (40a, 40b), while the memory gate drive circuit 42 (42a, 42b), a negative memory gate voltage Vmg is applied to the memory gate line MG. A positive erase voltage Vsl is supplied to the source line SLa by the source line drive circuit 44a. All sub-bit lines SBLa to SBLd are maintained in a non-selected state (the same voltage level as that of selection gate line CG).

したがって、消去パルス印加単位内のメモリセルMCにおいてメモリトランジスタMTのメモリゲートと対応のソース線SL(SLa、SLb)に消去電圧が印加され、消去パルス印加単位内のメモリセルに対するホットホールの注入が実行される。   Therefore, in the memory cell MC in the erase pulse application unit, an erase voltage is applied to the memory gate of the memory transistor MT and the corresponding source line SL (SLa, SLb), and hot holes are injected into the memory cells in the erase pulse application unit. Executed.

図7は、この発明の実施の形態1に従う不揮発性半導体記憶装置の消去時の動作を示すフロー図である。以下、図7を参照して、図3から図6に示す不揮発性半導体記憶装置(フラッシュメモリ)の消去動作について説明する。   FIG. 7 is a flowchart showing an operation at the time of erasure of the nonvolatile semiconductor memory device according to the first embodiment of the present invention. Hereinafter, an erasing operation of the nonvolatile semiconductor memory device (flash memory) shown in FIGS. 3 to 6 will be described with reference to FIG.

図3に示す制御論理部20は、外部からのコマンドCMDをモニタし、コマンドCMDとして、消去モードを指定する消去コマンドが与えられるのを待つ(ステップS1)。   The control logic unit 20 shown in FIG. 3 monitors the command CMD from the outside, and waits for an erase command designating the erase mode as the command CMD (step S1).

消去コマンドが与えられると、制御論理部20は、消去動作に必要な動作制御信号を所定のシーケンスで活性/非活性化する。また、内部電圧発生回路30に対し制御信号CTL1を与え、内部電圧発生回路30に内部電圧を発生させる。また、電圧レベル検知回路32(図3参照)は、制御論理部20からの電圧レベル指定信号LVにより、検知対象の電圧レベルが設定される。また、図示しないアドレスADがレジスタに格納され、消去対象のブロック(消去ブロック)を示すアドレスがセットされる(ステップS2)。   When an erase command is given, the control logic unit 20 activates / deactivates an operation control signal necessary for the erase operation in a predetermined sequence. Further, the control signal CTL1 is given to the internal voltage generation circuit 30 to cause the internal voltage generation circuit 30 to generate an internal voltage. The voltage level detection circuit 32 (see FIG. 3) sets the voltage level to be detected by the voltage level designation signal LV from the control logic unit 20. Further, an address AD (not shown) is stored in the register, and an address indicating a block to be erased (erase block) is set (step S2).

まず、この消去ブロックアドレスに従って消去対象のブロックEBiが消去状態にあるかの判定を行なう消去ベリファイが実行される(ステップS3)。この消去ベリファイ時においては、内部電圧発生回路30が生成する内部電圧は、ベリファイ電圧レベルに設定され、このベリファイ電圧レベルは、図3に示す電圧レベル検知回路32に対するレベル指定信号LVにより設定される。このベリファイ動作により、対象の消去ブロックEBiのメモリセルのデータの読出が行われる。   First, erase verify is performed to determine whether the block EBi to be erased is in the erased state according to the erase block address (step S3). At the time of erase verify, the internal voltage generated by internal voltage generation circuit 30 is set to a verify voltage level, and this verify voltage level is set by level designation signal LV for voltage level detection circuit 32 shown in FIG. . By this verify operation, data in the memory cell of the target erase block EBi is read.

次いで、この消去対象のブロックのメモリセルがすべて消去状態にあるかの判定が行なわれる(ステップS4)。この消去対象のメモリセルの記憶データが、すべて消去状態を示すとき(論理値“1”)の場合、対象の消去ブロックEBiのメモリセルはすべて消去状態にあるため、消去ベリファイOKであり(パス:Pass)であり、これ以上対象ブロックに対する消去を行なう必要はなく、消去動作は終了する。   Next, it is determined whether all the memory cells of the block to be erased are in the erased state (step S4). When all the data stored in the memory cell to be erased indicates an erased state (logical value “1”), all the memory cells in the target erase block EBi are in the erased state, and therefore, erase verify is OK (pass : Pass), it is not necessary to erase the target block any more, and the erasing operation ends.

一般に、消去コマンドが与えられた場合、対象のブロックは、未消去状態であり、書込状態のメモリセルが存在するため、ベリファイ結果は、未消去状態を示すベリファイ不良(フェイル(Fail))となり、対象のブロックに対する消去が実行される(ステップS5)。この消去ブロックにおける消去パルス印加領域EPRとして、まず初期領域EPR(0)を設定し、所定のサイズの消去パルス印加領域(1または複数の消去パルス印加単位)を規定する。この初期領域EPR(0)が指定する消去パルス印加領域は、消去対象の消去ブロックEBi全体であってもよい。   In general, when an erase command is given, the target block is in an unerased state, and there are memory cells in a written state. Therefore, the verify result is a verify failure (fail) indicating an unerased state. Then, erasure is performed on the target block (step S5). As an erase pulse application region EPR in this erase block, first, an initial region EPR (0) is set, and an erase pulse application region (one or a plurality of erase pulse application units) of a predetermined size is defined. The erase pulse application area specified by the initial area EPR (0) may be the entire erase block EBi to be erased.

この消去パルス印加領域EPRを設定した後、消去パルス印加領域EPRに対し消去パルス(EP)を印加する(ステップS6)。この消去パルス印加時においては、図3に示す内部電圧発生回路30からはメモリゲート電圧Vmgおよびソース線電圧Vslは、それぞれ、消去電圧レベルに設定され、その電圧レベルが、電圧レベル検知回路(32)により検知されており、内部電圧発生回路(30)の電圧発生動作が、この電圧レベル検知回路の検知結果(制御信号CTL2)に従って選択的に活性/非活性化される。   After setting the erase pulse application region EPR, an erase pulse (EP) is applied to the erase pulse application region EPR (step S6). At the time of application of the erase pulse, the memory gate voltage Vmg and the source line voltage Vsl are respectively set to the erase voltage level from the internal voltage generation circuit 30 shown in FIG. 3, and the voltage levels are set to the voltage level detection circuit (32 ), And the voltage generation operation of the internal voltage generation circuit (30) is selectively activated / deactivated according to the detection result (control signal CTL2) of the voltage level detection circuit.

この消去パルス印加時において、消費される消去電流が、内部電圧発生回路(30)が供給可能な消費電流量以下であるかを、図3に示す供給能力判定回路(34)により、電圧レベル検知回路32の出力するポンプ動作制御信号をモニタして識別する(ステップS7)。この消費される消去電流と内部電圧発生回路の供給可能な消費電流量の大小関係を識別する構成については、後に詳細に説明する。簡略化して説明すると、以下のようになる。内部電圧発生回路30はチャージポンプ動作により消去電圧を発生しており、そのチャージポンプ動作の停止/実行の有無により、消費された消去電流量と内部電圧発生回路30のチャージポンプの供給可能な電流量の大小を判定する。   When the erase pulse is applied, the supply level determination circuit (34) shown in FIG. 3 detects whether the erase current consumed is equal to or less than the amount of current consumed by the internal voltage generation circuit (30). The pump operation control signal output from the circuit 32 is monitored and identified (step S7). The configuration for identifying the magnitude relationship between the consumed erase current and the amount of consumed current that can be supplied by the internal voltage generation circuit will be described in detail later. The following is a simplified description. The internal voltage generating circuit 30 generates an erasing voltage by a charge pump operation. Depending on whether or not the charge pump operation is stopped / executed, the consumed erasing current amount and the current that can be supplied by the charge pump of the internal voltage generating circuit 30 Determine the amount.

このステップS7において、消費される消去電流量が、内部電圧発生回路30が供給可能な電流量以上と判定された場合には、ホットホールを十分に発生することができず、指定された時間内に消去を終わることができないために(消去ベリファイ不良となるため)、消去パルス印加領域EPRを小さな領域に低減する(ステップS8)。図7に示すフロー図においては、出発消去パルス印加領域EPRのサイズを1/2倍に設定する処置を行なう。一例として、消去パルス印加領域アドレスを1ビット下位方向に縮退状態から有効状態に更新することにより、消去パルス印加領域のサイズ更新は実現される。   If it is determined in step S7 that the amount of erasing current consumed is greater than or equal to the amount of current that can be supplied by the internal voltage generation circuit 30, hot holes cannot be generated sufficiently, and within the specified time. Therefore, the erase pulse application area EPR is reduced to a small area (step S8). In the flowchart shown in FIG. 7, a process of setting the size of the starting erase pulse application region EPR to ½ times is performed. As an example, the size of the erase pulse application area can be updated by updating the erase pulse application area address from the degenerate state to the valid state in the lower direction by 1 bit.

このステップS8において消去パルス印加領域のサイズ調整が行なわれた後、再びステップS6へ戻り、この指定された消去パルス印加領域におけるメモリセルに対する消去パルスが印加され、次いで、ステップS7において、この消去パルス印加時に消去電流と内部電圧発生回路の供給電流量の大小が比較される。このステップS6からステップS8のループは、ステップS7において消去電流の消費量が、内部電圧発生回路の供給可能な電流量以下となるまで繰返し実行される。   After the size of the erase pulse application region is adjusted in step S8, the process returns to step S6 again, and an erase pulse is applied to the memory cell in the designated erase pulse application region. Then, in step S7, the erase pulse is applied. At the time of application, the magnitude of the erase current and the amount of current supplied by the internal voltage generation circuit are compared. The loop from step S6 to step S8 is repeatedly executed until the consumption amount of the erase current becomes equal to or less than the amount of current that can be supplied by the internal voltage generation circuit in step S7.

ステップS7において、消去パルス印加領域における消去電流の消費量が、内部電圧発生回路30の供給可能な電流量よりも小さいと識別されると、この消去対象領域(消去ブロック)の全領域(全消去パルス印加単位)に対する消去パルス印加が行なわれたかの識別が行なわれる(ステップS9)。この消去対象の領域すなわち消去ブロックにおいてまだ消去パルスが印加されていない消去パルス印加単位が残っている場合には、次の消去パルス印加領域EPRに対し、消去パルスを印加する(ステップS10)。この消去パルス印加は、ステップS8において設定された消去パルス印加領域のサイズを維持して行われる。すなわち、このステップS7において消去電流量が、内部電圧発生回路の消去電流供給量よりも小さい消去パルス印加領域のサイズで消去が実行される。   If it is determined in step S7 that the amount of erase current consumed in the erase pulse application region is smaller than the amount of current that can be supplied by the internal voltage generation circuit 30, all regions (all erases) of this region to be erased (erase block) are identified. It is discriminated whether or not the erase pulse has been applied to (pulse application unit) (step S9). If there is an erase pulse application unit to which no erase pulse has been applied yet in this erase target area, that is, an erase block, an erase pulse is applied to the next erase pulse application area EPR (step S10). This erase pulse application is performed while maintaining the size of the erase pulse application region set in step S8. That is, in this step S7, erasing is executed with the size of the erase pulse application region in which the erase current amount is smaller than the erase current supply amount of the internal voltage generation circuit.

このステップS10の完了後、再びステップS9に戻る。ステップS9において、消去対象の領域、すなわち消去ブロックの全消去パルス印加単位のメモリセルに対し消去パルスが印加されたと判定されると、ステップS3に戻り、消去ベリファイが実行される。この消去ブロックのメモリセルがすべて消去状態のときには、消去動作が完了する。消去ベリファイの結果、未消去状態のメモリセルが存在する場合(消去ベリファイ不良の場合)、再び、この消去ブロックに対し、ステップS5以下の消去動作が実行される。   After completion of step S10, the process returns to step S9 again. If it is determined in step S9 that the erase pulse has been applied to the area to be erased, that is, the memory cell in the erase block application unit of the erase block, the process returns to step S3 and erase verify is executed. When all the memory cells of this erase block are in the erased state, the erase operation is completed. As a result of the erase verify, when there is an unerased memory cell (in the case of erase verify failure), the erase operation in step S5 and subsequent steps is executed again on this erase block.

したがって、消去時に消費される電流量(消去電流量)は、内部電圧発生回路の消去電圧を生成する部分(チャージポンプ回路)の供給可能電流量以下の領域のうち、最大サイズの消去パルス印加領域単位で消去を行なうことができる。したがって、最悪ケースとして、最小サイズの消去パルス印加単位(EPU)毎に消去を行なう場合と同様の消去時間が要求されるだけであり、複数の消去パルス印加単位に対し並行して消去を行なうことが可能となるため、消去時間を低減することができる。   Therefore, the amount of current consumed at the time of erasing (erasing current amount) is the erasing pulse application region of the maximum size among the regions less than the suppliable current amount of the portion that generates the erasing voltage of the internal voltage generating circuit (charge pump circuit). Erasing can be performed in units. Therefore, in the worst case, only the same erasing time as that for erasing for each erasing pulse application unit (EPU) of the minimum size is required, and erasing is performed in parallel for a plurality of erasing pulse application units. Therefore, the erasing time can be reduced.

また、消去電圧発生回路の電流供給能力を最大限利用することができ、チップ(不揮発性半導体記憶装置)の実力に応じた消去時間を設定することができる。   In addition, the current supply capability of the erase voltage generation circuit can be utilized to the maximum, and the erase time can be set according to the ability of the chip (nonvolatile semiconductor memory device).

図8は、この消去パルス印加領域EPRが、最小サイズの消去パルス印加単位EPUの場合の消去動作シーケンスを示すタイミング図である。図8に示すように、消去パルス印加単位毎に順次消去を行う選択消去の場合、消去パルス印加単位EPU1−EPUmに対して、順次消去が実行される。消去パルス印加単位EPU1−EPUm各々において消去時間Tが要するとすると、消去ブロック(消去パルス印加単位EPU1−EPUm)の消去に要する時間は、T・mとなる。消去時間Tにおいて、消去パルスが複数回連続的に印加されても良く、時間Tの幅のパルスが、消去パルスとして印加されても良い。消去パルスは、選択ゲート線およびソース線にパルス状に印加される消去電圧を示す。   FIG. 8 is a timing chart showing an erase operation sequence when the erase pulse application region EPR is the minimum size erase pulse application unit EPU. As shown in FIG. 8, in the case of selective erasure in which erasure is sequentially performed for each erase pulse application unit, erasure is sequentially performed on the erase pulse application units EPU1 to EPUm. If the erase time T is required in each of the erase pulse application units EPU1 to EPUm, the time required to erase the erase block (erase pulse application units EPU1 to EPUm) is T · m. In the erasing time T, an erasing pulse may be continuously applied a plurality of times, and a pulse having a width of the time T may be applied as an erasing pulse. The erase pulse indicates an erase voltage applied in a pulse form to the selection gate line and the source line.

図9は、消去パルス印加領域が消去ブロック全体の場合の消去動作を示すタイミング図である。図9に示すシーケンスにおいては、消去ブロックの消去パルス印加単位EPU1−EPUmに対して共通に消去が並行して行なわれる。従って、この消去ブロックの消去に要する時間は、各消去パルス印加単位の消去に要する時間と同じTである。この場合には、消去パルス印加単位毎に消去を行う場合に比べて、消去時間を1/m倍に低減することができる。   FIG. 9 is a timing chart showing an erase operation when the erase pulse application region is the entire erase block. In the sequence shown in FIG. 9, erasing is performed in parallel for the erase pulse application units EPU1-EPUm of the erase block. Therefore, the time required for erasing this erase block is the same T as the time required for erasing each erase pulse application unit. In this case, the erase time can be reduced to 1 / m times as compared with the case where erase is performed for each erase pulse application unit.

図10は、消去パルス印加領域EPRが、2つの消去パルス印加単位の場合の消去シーケンスを示すタイミング図である。図10に示すシーケンスにおいては、アドレスが隣接する2つの消去パルス印加単位EPUiおよびEPUi+1に対し並行して消去パルスが印加される。したがって、消去パルス印加単位EPUiの消去時間がTの場合、消去ブロック全体の消去に要する時間は、T・m/2となる。したがって、消去電圧を発生する部分の電流供給能力を最大限利用して消去を行なうことにより、消去に要する時間を短縮することができる。   FIG. 10 is a timing chart showing an erase sequence when the erase pulse application region EPR is two erase pulse application units. In the sequence shown in FIG. 10, an erase pulse is applied in parallel to two erase pulse application units EPUi and EPUi + 1 whose addresses are adjacent to each other. Therefore, when the erase time of the erase pulse application unit EPUi is T, the time required for erasing the entire erase block is T · m / 2. Therefore, the time required for erasing can be shortened by performing erasing by making the maximum use of the current supply capability of the portion that generates the erasing voltage.

図11は、図3に示す内部電圧発生回路30、電圧レベル検知回路32および供給能力判定回路34の構成の一例を概略的に示す図である。図11において、内部電圧発生回路30は、第1の制御信号CTL1に従ってイネーブルされて発振動作を行なう発振回路60と、発振回路60からの発振信号(ポンプクロック信号)PCLKに従ってチャージポンプ動作を行なってソース線電圧Vslを生成するチャージポンプ回路62とを含む。   FIG. 11 schematically shows an example of the configuration of internal voltage generation circuit 30, voltage level detection circuit 32, and supply capability determination circuit 34 shown in FIG. In FIG. 11, an internal voltage generation circuit 30 is enabled according to a first control signal CTL1 to perform an oscillation operation, and performs a charge pump operation according to an oscillation signal (pump clock signal) PCLK from the oscillation circuit 60. And a charge pump circuit 62 for generating a source line voltage Vsl.

発振回路60は、たとえば、リングオシレータで構成され、第1の制御信号CTL1が活性化状態(たとえばHレベル)に設定されるとイネーブルされて発振動作を行ない、電圧レベル検知回路32からの第2の制御信号(ポンプ動作制御信号)CTL2が非活性状態(Lレベル)のとき、発振動作を停止する。この電圧レベル検知回路32からの第2の制御信号CTL2は、ソース線電圧Vslが所定の消去電圧レベル以上のときに非活性状態とされ、発振回路60の発振動作を停止させる。   Oscillation circuit 60 is formed of, for example, a ring oscillator, and is enabled to perform an oscillation operation when first control signal CTL1 is set in an activated state (for example, H level). When the control signal (pump operation control signal) CTL2 is inactive (L level), the oscillation operation is stopped. The second control signal CTL2 from the voltage level detection circuit 32 is inactivated when the source line voltage Vsl is equal to or higher than a predetermined erase voltage level, and stops the oscillation operation of the oscillation circuit 60.

チャージポンプ回路62は、キャパシタを含み、発振信号PCLKをポンプクロック信号として利用して、チャージポンプ動作を行なって、その出力ノードに電荷を供給してソース線電圧Vslを生成する。   The charge pump circuit 62 includes a capacitor, performs a charge pump operation using the oscillation signal PCLK as a pump clock signal, supplies electric charges to its output node, and generates a source line voltage Vsl.

電圧レベル検知回路32は、内部電圧発生回路30からのソース線電圧Vslのレベルをシフトするレベルシフタ70と、図3に示す制御論理部からの電圧レベル指定信号LVに従って消去電圧レベルの比較基準電圧Versを生成する比較基準電圧発生回路74と、この比較基準電圧Versとレベルシフタ70のシフト後のソース線電圧Vslsとを比較する比較回路72を含む。   The voltage level detection circuit 32 includes a level shifter 70 that shifts the level of the source line voltage Vsl from the internal voltage generation circuit 30, and a comparison reference voltage Vers of the erase voltage level according to the voltage level designation signal LV from the control logic unit shown in FIG. And a comparison circuit 72 for comparing the comparison reference voltage Vers with the shifted source line voltage Vsls of the level shifter 70.

レベルシフタ70は、消去モード時、ソース線電圧Vslの電圧レベルをシフトダウンして、シフトソース線電圧Vslsを生成する。比較基準電圧発生回路74は、電圧レベル指定信号LVに従って、この消去モード時のソース線電圧Vslの電圧レベルを規定する比較基準電圧Versを生成する。   In the erase mode, the level shifter 70 shifts down the voltage level of the source line voltage Vsl to generate the shifted source line voltage Vsls. The comparison reference voltage generation circuit 74 generates a comparison reference voltage Vers that defines the voltage level of the source line voltage Vsl in the erase mode in accordance with the voltage level designation signal LV.

比較回路72は、レベルシフタ70からのシフト後のソース線電圧Vslsが比較基準電圧Versよりも高いときには、第2の制御信号(ポンプ動作制御信号)CTL2を非活性状態として、発振回路60の発振動作を停止させて、チャージポンプ回路62のポンプ動作を停止させる。レベルシフタ70からのシフト後のソース線電圧Vslsが比較基準電圧Versよりも低いときには、比較回路72は、第2の制御信号CTL2を活性状態に設定して、発振回路60を発振させて、チャージポンプ回路62にポンプ動作を実行させる。   When the shifted source line voltage Vsls from the level shifter 70 is higher than the comparison reference voltage Vers, the comparison circuit 72 deactivates the second control signal (pump operation control signal) CTL2, and the oscillation operation of the oscillation circuit 60 Is stopped, and the pumping operation of the charge pump circuit 62 is stopped. When the source line voltage Vsls after the shift from the level shifter 70 is lower than the comparison reference voltage Vers, the comparison circuit 72 sets the second control signal CTL2 to the active state, oscillates the oscillation circuit 60, and the charge pump The circuit 62 is caused to perform a pump operation.

供給能力判定回路34は、第2の制御信号(ポンプ動作制御信号)CTL2をバッファ処理するバッファ80と、バッファ80の出力信号の立下がりをカウントするNビットカウンタ82と、カウンタ82のNビットカウントの各ビットの論理和をとるORゲート84を含む。このORゲート84から能力検出信号(能力判定結果指示信号)DETが出力される。   The supply capability determination circuit 34 includes a buffer 80 that buffers the second control signal (pump operation control signal) CTL2, an N-bit counter 82 that counts the falling edge of the output signal of the buffer 80, and an N-bit count of the counter 82. An OR gate 84 that performs a logical sum of the respective bits is included. A capability detection signal (capability determination result instruction signal) DET is output from the OR gate 84.

バッファ80は、波形整形の機能を有し、電圧レベル検知回路32の比較回路72からの第2の制御信号CTL2がノイズなどの影響を受けて瞬間的に変動する場合、また、微小振幅で振動する場合などの影響を除去する。カウンタ82は、消去パルス印加時、制御論理部からのリセット信号RSTに従ってそのカウント値が初期値の“0(10進)”に設定される。ORゲート84は、カウンタ82のカウント値の少なくとも1ビットが“1”のときに、能力判定結果指示信号DETをHレベル(“1”)に設定する。   The buffer 80 has a waveform shaping function. When the second control signal CTL2 from the comparison circuit 72 of the voltage level detection circuit 32 fluctuates instantaneously due to the influence of noise or the like, the buffer 80 vibrates with a small amplitude. Eliminate the effects of such cases. When the erase pulse is applied, the counter 82 has its count value set to the initial value “0 (decimal)” in accordance with the reset signal RST from the control logic unit. The OR gate 84 sets the capability determination result instruction signal DET to the H level (“1”) when at least one bit of the count value of the counter 82 is “1”.

図12は、図11に示す回路の消去時の動作を示すタイミング図である。以下、図12を参照して、図11に示す内部電圧発生回路30、電圧レベル検知回路32および供給能力判定回路34の動作について説明する。   FIG. 12 is a timing chart showing an operation at the time of erasing of the circuit shown in FIG. Hereinafter, operations of the internal voltage generation circuit 30, the voltage level detection circuit 32, and the supply capability determination circuit 34 shown in FIG. 11 will be described with reference to FIG.

消去コマンドが印加され、消去モードが指定されると、制御論理部20は、第1の制御信号CTL1を活性化し、内部電圧発生回路30をイネーブルし、内部動作に必要な電圧を発生させる。この第1の制御信号CTL1に従って発振回路60が発振動作を行なう(このときには第2の制御信号CTL2は活性状態にある)。この発振回路60からの発振信号PCLKに従ってチャージポンプ回路62がポンプ動作を行ない、ソース線電圧Vslの電圧レベルを上昇させる。   When the erase command is applied and the erase mode is designated, the control logic unit 20 activates the first control signal CTL1, enables the internal voltage generation circuit 30, and generates a voltage necessary for the internal operation. In accordance with the first control signal CTL1, the oscillation circuit 60 performs an oscillation operation (at this time, the second control signal CTL2 is in an active state). In accordance with the oscillation signal PCLK from the oscillation circuit 60, the charge pump circuit 62 performs a pump operation to raise the voltage level of the source line voltage Vsl.

一方、比較基準電圧発生回路74へは、図3に示す制御論理部20からのレベル指定信号LVが与えられ、消去時のソース線の電圧を規定するソース線消去電圧Versを設定し、その電圧レベルが規定された電圧レベルに設定される。これにより、電源のセットアップが行なわれる。   On the other hand, the level specifying signal LV from the control logic unit 20 shown in FIG. 3 is applied to the comparison reference voltage generation circuit 74, and the source line erase voltage Vers that defines the voltage of the source line at the time of erasing is set. The level is set to the specified voltage level. Thereby, the power supply is set up.

消去実行前に、消去ベリファイが実行される。このベリファイ時においては、内部電圧発生回路30からのソース線電圧Vslは、利用されず、ソース線は、接地電圧レベルに設定される。この内部電圧発生回路30において、図示しない回路部分において、選択ゲート線およびメモリゲート線に対して伝達される消去ベリファイ電圧が生成され、行選択回路(Xデコーダ)へ与えられる。   The erase verify is executed before executing the erase. At the time of this verification, the source line voltage Vsl from the internal voltage generation circuit 30 is not used, and the source line is set to the ground voltage level. In the internal voltage generation circuit 30, an erase verify voltage transmitted to the selection gate line and the memory gate line is generated in a circuit portion (not shown), and applied to the row selection circuit (X decoder).

この消去ベリファイ後の消去動作開始前において、まずリセット信号RSTが活性化され、カウンタ82のカウント値が初期値の“0(10進)”に設定される。   Before the erase operation after the erase verify is started, the reset signal RST is first activated, and the count value of the counter 82 is set to the initial value “0 (decimal)”.

電源セットアップに従って、チャージポンプ回路62が、ポンプ動作を行い、ソース線電圧Vslの電圧レベルが上昇する。また、比較基準電圧Versが、電圧レベル指定信号LVに従って所定の電圧レベルに設定される。   In accordance with the power supply setup, the charge pump circuit 62 performs a pump operation, and the voltage level of the source line voltage Vsl increases. Further, the comparison reference voltage Vers is set to a predetermined voltage level in accordance with the voltage level designation signal LV.

内部電圧発生回路30からのソース線電圧Vslが比較基準電圧Versの電圧レベルが規定する電圧レベルよりも高くなると、すなわち、レベルシフタ70からのシフトソース線電圧Vslsが比較基準電圧Versの電圧レベルよりも高くなると、比較回路72からの第2の制御信号CTL2が非活性化される。ここで、図12においては、レベルシフタ70からのシフト電圧Vslsが比較基準電圧Versを超えてから、第2の制御信号CTL2が非活性化されているのは、以下の理由による。電源セットアップ時において、ソース線電圧(消去電圧)Vslが安定化した時、すなわち、比較基準電圧発生回路74からの比較基準電圧Versが安定化し、正確なレベル判定が行なわれるタイミングで、比較回路72の出力信号を有効とするためである。   When the source line voltage Vsl from the internal voltage generation circuit 30 becomes higher than the voltage level specified by the voltage level of the comparison reference voltage Vers, that is, the shifted source line voltage Vsls from the level shifter 70 is higher than the voltage level of the comparison reference voltage Vers. When it becomes higher, the second control signal CTL2 from the comparison circuit 72 is deactivated. Here, in FIG. 12, the second control signal CTL2 is inactivated after the shift voltage Vsls from the level shifter 70 exceeds the comparison reference voltage Vers for the following reason. When the source line voltage (erase voltage) Vsl is stabilized at the time of power supply setup, that is, when the comparison reference voltage Vers from the comparison reference voltage generation circuit 74 is stabilized and accurate level determination is performed, the comparison circuit 72 This is because the output signal is made effective.

この消去パルス印加期間が始まる前に、ソース線電圧Vslの消費は行なわれていないため、ソース線電圧Vslは、所定の電圧レベルを超え、応じて、一旦、第2の制御信号CTL2がLレベルに立下がる。この状態による判定誤動作を防止するために、消去パルスの印加期間Tの開始時に、リセット信号RSTが活性化され、カウンタ82からのカウント値が、初期値に設定される。なお、リセット信号RSTが、電源セットアップ時に活性化され、カウンタ82において、1回目の第2の制御信号CTL2の立下がりを無視する構成が、利用されても良い。   Since the source line voltage Vsl is not consumed before the erase pulse application period starts, the source line voltage Vsl exceeds a predetermined voltage level, and accordingly, the second control signal CTL2 is temporarily set to the L level. To fall. In order to prevent erroneous determination due to this state, the reset signal RST is activated at the start of the erase pulse application period T, and the count value from the counter 82 is set to the initial value. A configuration in which the reset signal RST is activated at the time of power supply setup and the counter 82 ignores the first falling of the second control signal CTL2 may be used.

消去パルス印加期間Tが始まると、ソース線電圧Vslが、選択消去パルス印加領域のメモリセルのソース線に供給される。このとき、消去電流の消費により、ソース線電圧Vslが低下する。ソース線電圧Vslの電圧レベルが、比較基準電圧Versが規定する電圧レベルよりも低下すると、比較回路72からの第2の制御信号CTL2が活性化される。応じて、発振回路60が再び発振動作を行ない、発振信号(ポンプクロック信号)PCLKに従ってチャージポンプ回路62がポンプ動作を行なって、ソース線電圧(消去電圧)Vslの電圧レベルを上昇させようとする。   When the erase pulse application period T starts, the source line voltage Vsl is supplied to the source line of the memory cell in the selective erase pulse application region. At this time, the source line voltage Vsl decreases due to consumption of the erase current. When the voltage level of the source line voltage Vsl is lower than the voltage level defined by the comparison reference voltage Vers, the second control signal CTL2 from the comparison circuit 72 is activated. In response, the oscillation circuit 60 performs the oscillation operation again, and the charge pump circuit 62 performs the pump operation according to the oscillation signal (pump clock signal) PCLK to increase the voltage level of the source line voltage (erase voltage) Vsl. .

チャージポンプ回路62の電荷供給能力(電流供給能力)が消去電流により消費される電流量よりも大きい場合には、ソース線電圧Vslは、比較基準電圧Versが規定する電圧レベルよりも高くなり、第2の制御信号CTL2が非活性化され、チャージポンプ回路62のポンプ動作が停止される。ポンプ動作が停止しても、電荷供給がある期間持続するため、ソース線電圧Vslの電圧レベルは、上昇する。この場合、消去パルスは、消去期間Tにおいて、間歇的に生成されてメモリセルに与えられても良い。   When the charge supply capability (current supply capability) of the charge pump circuit 62 is larger than the amount of current consumed by the erase current, the source line voltage Vsl becomes higher than the voltage level defined by the comparison reference voltage Vers. 2 is deactivated, and the pump operation of the charge pump circuit 62 is stopped. Even if the pumping operation is stopped, the charge supply lasts for a certain period, so that the voltage level of the source line voltage Vsl rises. In this case, the erase pulse may be generated intermittently and applied to the memory cell in the erase period T.

この第2の制御信号CTL2の非活性化(立下がり)に従って、カウンタ82がカウント動作を行い、ORゲート84からの能力判定結果指示信号DETがHレベルの活性状態に駆動される。   In accordance with the inactivation (falling) of the second control signal CTL2, the counter 82 performs a count operation, and the capability determination result instruction signal DET from the OR gate 84 is driven to an H level active state.

以降、ポンプ動作停止時において消去電流が消費されるため、ソース線電圧Vslが電圧Versが規定する電圧レベル以下に低下する毎に、第2の制御信号CTL2が活性/非活性化を繰返し実行し、カウンタ82のカウント値が増分される。カウンタ82のカウント値は、リセット信号RSTが与えられるまで維持されるため、能力判定結果指示信号DETは活性状態(Hレベル)を維持する。   Thereafter, since the erasing current is consumed when the pump operation is stopped, the second control signal CTL2 repeatedly executes activation / deactivation every time the source line voltage Vsl drops below the voltage level specified by the voltage Vers. The count value of the counter 82 is incremented. Since the count value of counter 82 is maintained until reset signal RST is applied, capability determination result instruction signal DET maintains the active state (H level).

消去パルス印加期間Tが完了すると、比較基準電圧発生回路74が、電圧レベル指定信号に従って動作を停止し、比較基準電圧Versが初期値に設定される。この過渡期において、電圧Vslが、比較基準電圧Versが規定する電圧レベルが高いため、第2の制御信号CTL2は非活性状態を維持し、発振回路60は、第1の制御信号CTL1が活性状態であっても発振動作を停止する。応じてチャージポンプ回路62のポンプ動作は停止され、信号線における放電またはリークにより、ソース線電圧Vslの電圧レベルが低下する。所定期間が経過すると、第1の制御信号CTL1が非活性化され、発振回路60の発振動作が停止される。この後、次の消去パルス印加領域に対する消去が行われ、消去ブロックの消去が完了すると、ベリファイ動作が実行される。   When the erase pulse application period T is completed, the comparison reference voltage generation circuit 74 stops operating in accordance with the voltage level designation signal, and the comparison reference voltage Vers is set to the initial value. In this transition period, since the voltage Vsl has a high voltage level defined by the comparison reference voltage Vers, the second control signal CTL2 is maintained in an inactive state, and the oscillation circuit 60 indicates that the first control signal CTL1 is in an active state. Even so, the oscillation operation is stopped. Accordingly, the pumping operation of the charge pump circuit 62 is stopped, and the voltage level of the source line voltage Vsl decreases due to discharge or leakage in the signal line. When the predetermined period elapses, the first control signal CTL1 is deactivated and the oscillation operation of the oscillation circuit 60 is stopped. Thereafter, the next erase pulse application area is erased, and when the erase of the erase block is completed, the verify operation is executed.

したがって、消去電流の消費量が、チャージポンプ回路62の電流供給能力よりも小さい場合には、チャージポンプ回路62は、ポンプ動作の活性/非活性化を繰返すため、この非活性状態への移行が生じた場合、チャージポンプ回路62の電流供給能力は消去電流の消費量よりも大きいと識別することができる。   Therefore, when the consumption amount of the erasing current is smaller than the current supply capability of the charge pump circuit 62, the charge pump circuit 62 repeats the activation / deactivation of the pump operation. When it occurs, it can be identified that the current supply capability of the charge pump circuit 62 is larger than the consumption amount of the erase current.

図13は、図11に示すチャージポンプ回路の消去電流供給能力が、消費される消去電流よりも小さい場合の動作を示すタイミング図である。以下、図13を参照して、図11に示すチャージポンプ回路62の電流供給能力が、消去電流の消費電流量よりも小さい場合の動作について説明する。   FIG. 13 is a timing chart showing an operation when the erase current supply capability of the charge pump circuit shown in FIG. 11 is smaller than the consumed erase current. Hereinafter, an operation when the current supply capability of the charge pump circuit 62 shown in FIG. 11 is smaller than the consumption current amount of the erase current will be described with reference to FIG.

消去パルス印加前の動作は、図12に示す動作と同じであり、比較基準電圧発生回路74からの比較基準電圧Versが、電圧レベル指定信号LVが指定する電圧レベルに設定される。また、チャージポンプ回路62がポンプクロック信号PCLKに従ってポンプ動作を実行する。消去パルス印加前に、リセット信号RSTに従ってカウンタ82のカウント値が初期値の“0”に設定される。   The operation before application of the erase pulse is the same as the operation shown in FIG. 12, and the comparison reference voltage Vers from the comparison reference voltage generation circuit 74 is set to the voltage level specified by the voltage level specifying signal LV. Further, the charge pump circuit 62 performs a pumping operation according to the pump clock signal PCLK. Before the erase pulse is applied, the count value of the counter 82 is set to the initial value “0” in accordance with the reset signal RST.

消去パルス印加動作が始まると、ソース線電圧Vslに従ってホットホールが生成されるため、消去電流が流れ、その電圧レベルが低下し、シフトソース線電圧Vslsが、比較基準電圧Versの電圧レベルよりも低下する。応じて、比較回路72からの第2の制御信号(ポンプ動作制御信号)CTL2が活性化される。この場合、消去電流は、チャージポンプ回路62から供給される電流(電荷量)よりも多く消費されるため、ソース線電圧Vslは、比較基準電圧Versが規定する電圧レベルよりも低い状態に維持される。ソース線電圧Vslが低下した状態では、生成されるホットホール量が低減され、消費電流量が少し低下するため、ソース線電圧Vslの電圧レベル低下速度は、少し遅くなる。しかしながら、この場合、ソース線電圧Vslは、比較基準電圧Versが規定する電圧レベルよりも低い電圧レベルであり、第2の制御信号CTL2は非活性状態(Lレベル)に維持され、発振回路60は、制御信号CTL1およびCTL2に従って発振動作を行なって、ポンプクロック信号PCLKを生成する。   When the erase pulse application operation starts, a hot hole is generated according to the source line voltage Vsl, so that an erase current flows, the voltage level thereof decreases, and the shift source line voltage Vsls decreases below the voltage level of the comparison reference voltage Vers. To do. In response, the second control signal (pump operation control signal) CTL2 from the comparison circuit 72 is activated. In this case, since the erase current is consumed more than the current (charge amount) supplied from the charge pump circuit 62, the source line voltage Vsl is maintained in a state lower than the voltage level defined by the comparison reference voltage Vers. The In the state where the source line voltage Vsl is reduced, the amount of generated hot holes is reduced and the amount of current consumption is slightly reduced. Therefore, the speed of the source line voltage Vsl is slightly reduced. However, in this case, the source line voltage Vsl is a voltage level lower than the voltage level defined by the comparison reference voltage Vers, the second control signal CTL2 is maintained in an inactive state (L level), and the oscillation circuit 60 is Oscillating operation is performed in accordance with control signals CTL1 and CTL2 to generate pump clock signal PCLK.

したがって、チャージポンプ回路の電流供給能力が消費電流量よりも小さい場合には、第2の制御信号CTL2の立下がりは生じないため、カウンタ82のカウント値は初期値(“0”)に維持され、ORゲート84からの能力判定結果指示信号DETはLレベルの非活性状態に維持される。   Therefore, when the current supply capability of the charge pump circuit is smaller than the consumption current amount, the second control signal CTL2 does not fall, so the count value of the counter 82 is maintained at the initial value (“0”). The capability determination result instruction signal DET from the OR gate 84 is maintained in the L level inactive state.

消去パルス印加時間Tが完了すると、ソース線電圧Vslの消費期間が完了し、その電圧レベルが上昇する。このとき、過渡期間において、比較基準電圧Versの電圧レベルが初期値に復帰し、シフト後のソース線電圧Vslsよりも低くなるため、第2の制御信号CTL2が立下がる。このときには、消去パルス印加時間Tは完了しているため、判定信号DETが破線で示すように立上がっても何ら判定動作には影響は及ぼさない(制御論理部においては消去パルス印加期間Tにおける信号DETのレベルを検知して能力判定を行なう)。   When the erase pulse application time T is completed, the consumption period of the source line voltage Vsl is completed, and the voltage level rises. At this time, in the transition period, the voltage level of the comparison reference voltage Vers returns to the initial value and becomes lower than the shifted source line voltage Vsls, so that the second control signal CTL2 falls. At this time, since the erase pulse application time T has been completed, even if the determination signal DET rises as shown by the broken line, the determination operation is not affected at all (the signal in the erase pulse application period T in the control logic unit). Detecting the DET level and judging the ability)

以上のように、チャージポンプ回路62の電流供給能力と消去時に消費される消去電流量との大小関係に応じて、第2の制御信号CTL2に従って、カウンタ82のカウント値が初期値またはそれ以外の値に設定される。したがって、能力判定結果指示信号DETの論理レベルを識別することにより、チャージポンプ回路62の電流供給能力が、消去電流の消費電流量よりも大きいか小さいかを識別することができる。   As described above, the count value of the counter 82 is set to the initial value or other values according to the second control signal CTL2 in accordance with the magnitude relationship between the current supply capability of the charge pump circuit 62 and the amount of erase current consumed during erasure. Set to a value. Therefore, by identifying the logic level of the capability determination result instruction signal DET, it is possible to identify whether the current supply capability of the charge pump circuit 62 is larger or smaller than the consumption current amount of the erase current.

[電圧レベル検知回路の変更例]
図14は、図1に示す電圧レベル検知回路の変更例の構成を概略的に示す図である。図14においては、内部電圧発生回路30および供給能力判定回路34の構成は、図11に示す構成と同じであり、対応する部分には同一参照番号を付して、その詳細説明は省略する。但し、供給能力判定回路34からの出力信号は、補の供給能力判定結果指示信号ZDETである。
[Example of changing the voltage level detection circuit]
FIG. 14 schematically shows a configuration of a modified example of the voltage level detection circuit shown in FIG. In FIG. 14, the configuration of internal voltage generation circuit 30 and supply capability determination circuit 34 is the same as the configuration shown in FIG. 11, and corresponding portions are denoted by the same reference numerals, and detailed description thereof is omitted. However, the output signal from the supply capability determination circuit 34 is the complementary supply capability determination result instruction signal ZDET.

電圧レベル検知回路32は、第1および第2のレベル検知回路32Aおよび32Bを含む。第1のレベル検知回路32Aは、図11に示す電圧レベル検知回路32の構成と同じであり、ソース線電圧Vslをシフトダウンするレベルシフタ70、比較基準電圧Versを生成する比較基準電圧発生回路74、およびレベルシフタ70からのシフトソース線電圧Vslsと比較基準電圧Versを比較して第2の制御信号(ポンプ動作制御信号)CTL2を生成する比較回路72を含む。この第2の制御信号CTL2は、図11に示す構成と異なり、発振回路60の発振動作を制御するために利用されるものの、供給能力判定回路34においては利用されない。   Voltage level detection circuit 32 includes first and second level detection circuits 32A and 32B. The first level detection circuit 32A has the same configuration as the voltage level detection circuit 32 shown in FIG. 11, a level shifter 70 that shifts down the source line voltage Vsl, a comparison reference voltage generation circuit 74 that generates a comparison reference voltage Vers, And a comparison circuit 72 that compares the shift source line voltage Vsls from the level shifter 70 and the comparison reference voltage Vers to generate a second control signal (pump operation control signal) CTL2. Unlike the configuration shown in FIG. 11, the second control signal CTL <b> 2 is used to control the oscillation operation of the oscillation circuit 60, but is not used in the supply capability determination circuit 34.

供給能力判定回路34は、第2のレベル検知回路32Bの出力信号CTL3に従って内部電圧発生回路の電流供給能力を判定する。この第2のレベル検知回路32Bは、レベルシフタ75、比較基準電圧発生回路79および比較回路77を含む。レベルシフタ75は、ソース線電圧Vslをシフトダウンする。比較基準電圧発生回路79は、制御論理部(図3参照)からの第2の電圧レベル指定信号LV2に従って、所定の電圧Vmonを生成する。この所定の電圧Vmonは、一定の電圧であり、例えば、ソース線電圧Vslの許容下限値を規定する電圧レベルである。   The supply capability determination circuit 34 determines the current supply capability of the internal voltage generation circuit in accordance with the output signal CTL3 of the second level detection circuit 32B. The second level detection circuit 32B includes a level shifter 75, a comparison reference voltage generation circuit 79, and a comparison circuit 77. The level shifter 75 shifts down the source line voltage Vsl. The comparison reference voltage generation circuit 79 generates a predetermined voltage Vmon according to the second voltage level designation signal LV2 from the control logic unit (see FIG. 3). The predetermined voltage Vmon is a constant voltage, for example, a voltage level that defines an allowable lower limit value of the source line voltage Vsl.

比較回路77は、レベルシフタ75からのシフトソース線電圧Vsls2と所定電圧Vmonとを比較し、シフトソース電圧Vsls2が所定電圧Vmonよりも高い時には、出力制御信号CTL3をHレベル(論理値“1”)に設定する。シフトソース線電圧Vsls2が、所定電圧Vmonよりも低いときには、出力制御信号CTL3は、Lレベル(論理値“0”)に設定される。所定電圧Vmonとシフトソース線電圧Vsls2が等しいときには、出力制御信号CTL3が、HレベルおよびLレベルのいずれに設定されるかは、能力判定基準に応じて適宜定められれば良い。   The comparison circuit 77 compares the shift source line voltage Vsls2 from the level shifter 75 with the predetermined voltage Vmon, and when the shift source voltage Vsls2 is higher than the predetermined voltage Vmon, the output control signal CTL3 is at the H level (logical value “1”). Set to. When the shift source line voltage Vsls2 is lower than the predetermined voltage Vmon, the output control signal CTL3 is set to L level (logic value “0”). When the predetermined voltage Vmon is equal to the shift source line voltage Vsls2, whether the output control signal CTL3 is set to the H level or the L level may be appropriately determined according to the capability determination criterion.

この図14に示す構成においては、内部電圧発生回路30のポンプ動作は、図11に示す構成と同様レベル貴低電圧Versとソース線電圧Vslとの関係に応じて制御される。一方、供給能力判定回路34の動作は、第2のレベル検知回路32Bからの出力制御信号CTL3に従って行われる。すなわち、ソース線電圧Vslが所定電圧Vmonが規定する電圧よりも低いときには、出力制御信号CTL3がLレベルとなり、供給能力判定回路34のカウンタ82がカウント動作を行い、ORゲート84からの能力判定結果指示信号DETがHレベルの活性状態に駆動される。   In the configuration shown in FIG. 14, the pumping operation of internal voltage generation circuit 30 is controlled in accordance with the relationship between level noble voltage Vers and source line voltage Vsl as in the configuration shown in FIG. On the other hand, the operation of the supply capability determination circuit 34 is performed according to the output control signal CTL3 from the second level detection circuit 32B. That is, when the source line voltage Vsl is lower than the voltage defined by the predetermined voltage Vmon, the output control signal CTL3 becomes L level, the counter 82 of the supply capability determination circuit 34 performs a count operation, and the capability determination result from the OR gate 84 Instruction signal DET is driven to an active state of H level.

以降、内部電圧発生回路30のポンプ動作の活性/非活性に係わらず、ソース電圧Vslが所定電圧Vmonが規定する電圧レベル以下に低下する毎に出力制御信号CTL3が活性/非活性化され、カウンタ82のカウント値が増分される。従って、ソース線電圧Vslが所定電圧Vmonが規定する電圧レベルよりも低下すると、能力判定結果指示信号ZDETは、リセット信号RSTが与えられるまでHレベルに維持される。   Thereafter, the output control signal CTL3 is activated / deactivated every time the source voltage Vsl drops below the voltage level defined by the predetermined voltage Vmon regardless of the activation / deactivation of the pump operation of the internal voltage generation circuit 30. A count value of 82 is incremented. Therefore, when the source line voltage Vsl falls below the voltage level defined by the predetermined voltage Vmon, the capability determination result instruction signal ZDET is maintained at the H level until the reset signal RST is supplied.

従って、この図14に示す回路構成の動作は、図12および13において、能力判定結果指示信号DETのレベル遷移タイミングが、ソース線電圧規定電圧Versに代えて所定電圧Vmonにより規定されることを除いて同じである。   Therefore, the operation of the circuit configuration shown in FIG. 14 is the same as in FIGS. 12 and 13 except that the level transition timing of the capability determination result instruction signal DET is defined by the predetermined voltage Vmon instead of the source line voltage defining voltage Vers. Are the same.

すなわち、ポンプ動作を行ってソース線電圧Vslが電圧Versが規定する電圧レベルを基準として振動する場合においても、ソース線電圧Vslが所定電圧Vmonが規定する電圧レベル以上であれば、能力判定結果指示信号ZDETがLレベルに維持され、チャージポンプ回路62のポンプ能力は、消費消去電流量を満たす条件にあると判定される。一方、ソース線電圧Vslが、一度でも所定電圧Vmonが規定する電圧レベル以下となると、能力判定結果指示信号ZDETがカウンタ82のカウント値に従ってHレベルとされ、チャージポンプ回路62のポンプ能力は、消費消去電流量を満たすことができないと判定される。   That is, even when the source line voltage Vsl oscillates based on the voltage level specified by the voltage Vers by performing the pump operation, if the source line voltage Vsl is equal to or higher than the voltage level specified by the predetermined voltage Vmon, the capability determination result instruction The signal ZDET is maintained at the L level, and it is determined that the pumping capacity of the charge pump circuit 62 is in a condition satisfying the consumed erasing current amount. On the other hand, when the source line voltage Vsl once falls below the voltage level defined by the predetermined voltage Vmon, the capability determination result instruction signal ZDET is set to H level according to the count value of the counter 82, and the pump capability of the charge pump circuit 62 is consumed. It is determined that the erase current amount cannot be satisfied.

従って、この図14に示す構成を利用しても、図11に示す構成と同様、チャージポンプ回路62の電流供給能力と消去時に消費される消去電流量との大小関係に応じて、出力制御信号CTL3に従って、カウンタ82のカウント値が初期値またはそれ以外の値に設定される。消去パルス印加期間Tにおける信号ZDETの論理レベルを制御論理部において検知、識別することにより、チャージポンプ回路62の電流供給能力が、消去電流の消費電流量よりも大きいか小さいかを識別することができる。この判定結果に従って、図11に示す構成と同様にして、ソース線電圧Vsl、すなわち貴低電圧Versの電圧レベルが調整される。   Therefore, even if the configuration shown in FIG. 14 is used, as in the configuration shown in FIG. 11, the output control signal depends on the magnitude relationship between the current supply capability of the charge pump circuit 62 and the amount of erase current consumed during erase. According to CTL3, the count value of the counter 82 is set to an initial value or other values. By detecting and identifying the logic level of the signal ZDET in the erase pulse application period T in the control logic unit, it is possible to identify whether the current supply capability of the charge pump circuit 62 is larger or smaller than the consumption current amount of the erase current. it can. According to the determination result, the source line voltage Vsl, that is, the voltage level of the noble low voltage Vers is adjusted in the same manner as the configuration shown in FIG.

図15は、図3に示す消去条件調整部36の構成の一例を概略的に示す図である。図15においては、消去パルス印加単位EPUiが、8ビットの相補アドレスa0,/a0−a7,/a7により指定される場合の構成を一例として示す。また、消去パルス印加領域の初期領域は、消去ブロックEBiの1/2倍のサイズの領域が指定される場合を示す。   FIG. 15 is a diagram schematically showing an example of the configuration of the erasing condition adjustment unit 36 shown in FIG. FIG. 15 shows an example where the erase pulse application unit EPUi is designated by 8-bit complementary addresses a0, / a0-a7, / a7. In addition, the initial region of the erase pulse application region indicates a case where a region having a size 1/2 the size of the erase block EBi is designated.

図15において、消去条件調整部36は、8ビットカウンタ90と、電源電圧VCCを伝達して7ビット情報を生成する櫛型配線92と、能力判定結果信号DETに従ってタイミング信号を生成するタイミング制御回路94と、タイミング制御回路94の出力信号に従って櫛型配線92および8ビットカウンタ90の生成値を選択して、制御パルス印加単位アドレスa0,/a0−a7,/a7を生成するシフトセレクタ96を含む。   In FIG. 15, the erasing condition adjustment unit 36 includes an 8-bit counter 90, a comb-shaped wiring 92 that transmits the power supply voltage VCC to generate 7-bit information, and a timing control circuit that generates a timing signal in accordance with the capability determination result signal DET. 94, and a shift selector 96 that generates control pulse application unit addresses a0, / a0-a7, / a7 by selecting the generated values of the comb wiring 92 and the 8-bit counter 90 according to the output signal of the timing control circuit 94. .

8ビットカウンタ90は、カウント指示信号CNTに従ってカウント動作を行ない、8ビットカウントb0−b7を生成する。このカウント指示信号は、消去パルス印加期間毎に活性化され、カウンタ90は、消去パルス印加領域更新毎にカウント値を更新する。   The 8-bit counter 90 performs a count operation according to the count instruction signal CNT, and generates 8-bit counts b0 to b7. The count instruction signal is activated every erase pulse application period, and the counter 90 updates the count value every time the erase pulse application area is updated.

櫛型配線92は、7つの分岐配線92a−92gに分岐され、これらの分岐配線92a−92gにより7ビットの“1”のデータを生成する。   The comb-shaped wiring 92 is branched into seven branch wirings 92a to 92g, and 7-bit “1” data is generated by the branch wirings 92a to 92g.

タイミング制御回路94は、能力判定結果指示信号DETがHレベルに設定されると、所定のタイミングで、シフトセレクタ96における選択経路をシフトするシフト制御信号SFTDを生成する。シフトセレクタ96は、初期状態においては、分岐配線92a−92gの生成する7ビットデータと、8ビットカウンタ90の最下位ビットb0とを選択し、分岐配線92a−92gからのビット“1”を下位側ビットとし、カウンタ90のカウント値b0を最上位ビットとして8ビットアドレスa0−a7,/a0−/a7を生成する。   The timing control circuit 94 generates a shift control signal SFTD for shifting the selection path in the shift selector 96 at a predetermined timing when the capability determination result instruction signal DET is set to H level. In the initial state, the shift selector 96 selects 7-bit data generated by the branch wirings 92a to 92g and the least significant bit b0 of the 8-bit counter 90, and lowers the bit “1” from the branch wirings 92a to 92g. 8-bit addresses a0-a7, / a0- / a7 are generated using the counter bit 90 as the most significant bit.

ここで、上記状態においては、消去パルス印加領域(EPR)の初期領域(EPR(0))は、全消去ブロックの全体の1/2倍の領域である。初期領域EPR(0)が、消去ブロック全体の場合には、分岐配線92として8分岐配線を利用することにより、8ビット全ビットが“1”のアドレスを生成して、消去ブロック全体を指定することができる。   Here, in the above state, the initial region (EPR (0)) of the erase pulse application region (EPR) is a region that is ½ times the entire erase block. When the initial area EPR (0) is the entire erase block, an 8-branch wiring is used as the branch wiring 92, thereby generating an address in which all 8 bits are “1” and designating the entire erase block. be able to.

シフトセレクタ96は、タイミング制御回路94からのシフト制御信号SFTDに従って、カウンタ90のカウントビットから選択するカウントビット数を1ビットずつ増大し、かつ分岐配線92a−92gから選択するビット数を1ビットずつ低減し、サイズが順次低減された消去パルス印加領域を指定する8ビットのアドレスを生成する。   The shift selector 96 increases the number of count bits selected from the count bits of the counter 90 by one bit according to the shift control signal SFTD from the timing control circuit 94, and the number of bits selected from the branch wirings 92a to 92g bit by bit. An 8-bit address designating an erase pulse application area that is reduced and sequentially reduced in size is generated.

図16から図19は、図15に示す消去条件調整部36の消去パルス印加領域の更新シーケンスを概略的に示す図である。以下、図16から図19を参照して、この図15に示す消去条件調整部36のサイズ更新動作について説明する。   16 to 19 are diagrams schematically showing an update sequence of the erase pulse application region of the erase condition adjusting unit 36 shown in FIG. The size update operation of the erasure condition adjustment unit 36 shown in FIG. 15 will be described below with reference to FIGS.

まず、図16(A)に示すように、初期状態として、分岐配線92a−92gからの7ビットの“1”がシフトセレクタ96により選択され、消去パルス印加単位アドレスビットa6,/a6−a0−/a0がすべて縮退状態に設定される。ここで、縮退状態は、相補ビットajおよび/ajが、ともに“1”に設定される状態を示す。一方、シフトセレクタ96は、8ビットカウンタ90の最下位カウントビットb0を選択して、消去パルス印加単位アドレスの最上位ビットa7,/a7を生成する。   First, as shown in FIG. 16A, as an initial state, 7-bit “1” from the branch wirings 92a to 92g is selected by the shift selector 96, and the erase pulse application unit address bits a6 and / a6-a0− are selected. / A0 are all set to the degenerated state. Here, the degenerate state indicates a state in which complementary bits aj and / aj are both set to “1”. On the other hand, the shift selector 96 selects the least significant count bit b0 of the 8-bit counter 90 and generates the most significant bits a7 and / a7 of the erase pulse application unit address.

この状態においては、図16(B)に示すように、消去ブロックEBiの半分の領域HRAおよびHRBが、アドレスビットa7の“1”および“0”に従って指定される。アドレスビットa6,/a6−a0−/a0が縮退状態であるため、この初期状態の消去パルス印加領域は、半分の領域HRAまたはHRBとなる。   In this state, as shown in FIG. 16B, areas HRA and HRB which are half of erase block EBi are designated according to “1” and “0” of address bit a7. Since address bits a6, / a6-a0- / a0 are in a degenerated state, the erase pulse application region in this initial state is half region HRA or HRB.

この半分の領域HRAまたはHRBの消費消去電流が、チャージポンプ回路の電流供給能力よりも大きい場合、能力判定結果指示信号DETに従って消去パルス印加領域のサイズ調整が行なわれる。この場合、図17(A)に示すように、シフトセレクタ96は、タイミング制御回路94からのシフト制御信号SFTDに従って、分離配線92g−92bからの6ビットの“1”を選択して消去パルス印加単位アドレスa5,/a5−a0,/a0を生成する。これらのアドレスビットa5,/a5−a0,/a0は縮退状態にある。また、シフトセレクタ96は、この8ビットカウンタ90の2ビット下位カウント値b0およびb1を選択し、上位消去パルス印加単位アドレスビットa7,/a7およびa6,/a6を生成する。   When the erase current consumed in half of the region HRA or HRB is larger than the current supply capability of the charge pump circuit, the size of the erase pulse application region is adjusted according to the capability determination result instruction signal DET. In this case, as shown in FIG. 17A, the shift selector 96 selects 6-bit “1” from the separation wirings 92g-92b in accordance with the shift control signal SFTD from the timing control circuit 94, and applies the erase pulse. Unit addresses a5, / a5-a0, / a0 are generated. These address bits a5, / a5-a0, / a0 are in a degenerated state. Shift selector 96 selects 2-bit lower count values b0 and b1 of 8-bit counter 90, and generates upper erase pulse application unit address bits a7, / a7 and a6, / a6.

この状態においては、図17(B)に示すように、消去ブロックEBiは、上位ビット(a7,a6)のビット値に従って4つの領域QRA−QRDに分割され、この4分割領域QRA−QRD各々を消去パルス印加領域として消去を実行する。   In this state, as shown in FIG. 17B, erase block EBi is divided into four areas QRA-QRD according to the bit values of the upper bits (a7, a6). Erase is executed as an erase pulse application region.

この4分割領域QRA−QRDに対する消去を行なう際の消去電流消費量が、内部電圧発生回路に含まれるチャージポンプ回路の電流供給能力よりも大きいときには、再び、能力判定結果指示信号DETがHレベルの活性状態とされ、図15に示すセレクタ96がタイミング制御回路94からのシフト制御信号SFTDに従って選択態様を1つシフトする。以降、この動作を繰返し実行する。これにより、縮退アドレスビットの数が順次低減され、有効アドレスビット数が順次増大され、消去パルス印加領域のサイズが1/2ずつ低減される。   When the erase current consumption when erasing the quadrant area QRA-QRD is larger than the current supply capability of the charge pump circuit included in the internal voltage generation circuit, the capability determination result instruction signal DET is again at the H level. In the active state, selector 96 shown in FIG. 15 shifts the selection mode by one according to shift control signal SFTD from timing control circuit 94. Thereafter, this operation is repeated. As a result, the number of degenerate address bits is sequentially reduced, the number of effective address bits is sequentially increased, and the size of the erase pulse application region is reduced by ½.

すなわち、図18(A)において、シフトセレクタ96は、分岐配線92gからのビット“1”を選択して、縮退消去パルス印加単位アドレスの最下位ビットa0,/a0を生成し、また、8ビットカウンタ90のカウント値b0−b6を選択して有効消去パルス印加単位アドレスビットa7,/a7−a1,/a1を生成する。この状態においては、アドレスビットa0,/a0が縮退状態であるため、図18(B)に示すように、消去ブロックEBiにおいてアドレスビットa0の“0”および“1”の2つの領域EPUAおよびEPUBが並行して選択されて、消去が実行される。すなわち、この状態においては、最小サイズの消去パルス印加単位EPUを2つ選択して消去が実行される。   That is, in FIG. 18A, the shift selector 96 selects the bit “1” from the branch wiring 92g to generate the least significant bits a0, / a0 of the degenerate erase pulse application unit address, and the 8 bits. The count value b0-b6 of the counter 90 is selected to generate valid erase pulse application unit address bits a7, / a7-a1, / a1. In this state, since address bits a0 and / a0 are in a degenerated state, as shown in FIG. 18B, two areas EPUA and EPUB of address bits a0 “0” and “1” in erase block EBi are shown. Are selected in parallel and erasure is performed. That is, in this state, two erase pulse application units EPU of the minimum size are selected and erase is executed.

1つの消去パルス印加単位EPUi毎に消去が実行される場合には、図19(A)に示すように、シフトセレクタ96は、8ビットカウンタのカウントビットb0−b7を選択して、8ビット有効消去パルス印加単位アドレスa7,/a7−a0,/a0を生成する。この場合には、ビットa7,/a7−a0,/a0はすべて有効状態であるため、図19(B)に示すように、消去ブロックEBiに含まれる消去パルス印加単位EPU1−EPUmに対し、順次消去パルス印加単位毎に消去が実行される。   When erasing is executed for each erasing pulse application unit EPUi, as shown in FIG. 19A, the shift selector 96 selects the count bits b0 to b7 of the 8-bit counter, and the 8-bit valid Erase pulse application unit addresses a7, / a7-a0, / a0 are generated. In this case, since bits a7, / a7-a0, / a0 are all valid, as shown in FIG. 19B, sequentially for erase pulse application units EPU1-EPUm included in erase block EBi. Erase is executed for each erase pulse application unit.

したがって,図15に示す消去条件調整部36の構成を利用し、供給能力判定結果信号DETに従ってシフトセレクタ96の選択態様をシフトさせることにより、消去パルス印加領域のサイズを順次低減することができる。   Therefore, by using the configuration of the erase condition adjusting unit 36 shown in FIG. 15 and shifting the selection mode of the shift selector 96 according to the supply capability determination result signal DET, the size of the erase pulse application region can be sequentially reduced.

[変更例]
図20は、この発明の実施の形態1に従う不揮発性半導体記憶装置の制御論理部に含まれる供給能力判定回路34の変更例の構成を概略的に示す図である。この図20に示す供給能力判定回路34の構成は、以下の点で、図11に示す供給能力判定回路の構成と異なる。すなわち、Nビットカウンタ82からのNビットカウント値が、能力判定結果指示信号DETNとして消去条件調整部36へ与えられる。この供給能力判定回路34の他の構成は、図11に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
[Example of change]
FIG. 20 schematically shows a configuration of a modification of supply capability determination circuit 34 included in the control logic portion of the nonvolatile semiconductor memory device according to the first embodiment of the present invention. The configuration of the supply capability determination circuit 34 shown in FIG. 20 is different from the configuration of the supply capability determination circuit shown in FIG. 11 in the following points. That is, the N-bit count value from the N-bit counter 82 is given to the erasing condition adjustment unit 36 as the capability determination result instruction signal DETN. The other configuration of the supply capability determination circuit 34 is the same as the configuration shown in FIG. 11, and corresponding portions are denoted by the same reference numerals, and detailed description thereof is omitted.

この図20に示す供給能力判定回路34の構成において、多ビット供給能力判定結果指示信号DETNの値を、消去条件調整部36が、予め定められた値と比較し、その比較結果に従って消去パルス印加領域のサイズの調整を行なう。この場合、図12に示すように、消去パルス印加期間Tにおいてソース線電圧Vslが基準電圧Versが決定する電圧レベルに対して振動する場合においても、その振動回数に基づいて、消去時の消費電流が、チャージポンプ回路(62)の電源供給能力よりもどの程度大きいか小さいかの判定を行なう。これにより、内部電圧発生回路のチャージポンプ回路62の電流供給能力を最大限に利用して、消去を行なうことができる。   In the configuration of the supply capability determination circuit 34 shown in FIG. 20, the erase condition adjustment unit 36 compares the value of the multi-bit supply capability determination result instruction signal DETN with a predetermined value, and an erase pulse is applied according to the comparison result. Adjust the size of the area. In this case, as shown in FIG. 12, even when the source line voltage Vsl oscillates with respect to the voltage level determined by the reference voltage Vers in the erasing pulse application period T, the current consumption during erasing is based on the number of oscillations. However, it is determined how much larger or smaller than the power supply capability of the charge pump circuit (62). Thereby, erasing can be performed by making the maximum use of the current supply capability of the charge pump circuit 62 of the internal voltage generating circuit.

以上のように、この発明の実施の形態1に従えば、消去動作時、その消去電流量と内部電圧発生回路(チャージポンプ回路)の電流供給能力との比較に基づいて消去パルス印加領域のサイズを調整している。したがって、この内部電圧発生回路に含まれるチャージポンプ回路の電流供給能力を最大限利用して消去を行なうことができ、消去に要する時間を短縮することができる。   As described above, according to the first embodiment of the present invention, during the erase operation, the size of the erase pulse application region is determined based on the comparison between the erase current amount and the current supply capability of the internal voltage generation circuit (charge pump circuit). Is adjusted. Therefore, erasing can be performed using the current supply capability of the charge pump circuit included in the internal voltage generating circuit to the maximum, and the time required for erasing can be shortened.

また、消去電圧レベルを検出して大小判定を行なっており、半導体記憶装置個々にメモリセルおよび消去電圧発生回路の特性に応じて、最適なサイズの消去パルス印加領域を設定して消去を行なうことができる。   The size of the erase voltage is determined by detecting the erase voltage level, and erasing is performed by setting an optimum size erase pulse application area in accordance with the characteristics of the memory cell and the erase voltage generation circuit for each semiconductor memory device. Can do.

[実施の形態2]
図21は、この発明の実施の形態2に従う不揮発性半導体記憶装置の消去時の動作を示すフロー図である。この発明の実施の形態2における不揮発性半導体記憶装置の全体の構成は、図3に示す構成と同じであり、また、メモリマット、および消去ブロックの構成も、図4および5に示す構成と同じである。以下、図21を参照して、この発明の実施の形態2に従う不揮発性半導体記憶装置の消去時の動作について説明する。
[Embodiment 2]
FIG. 21 is a flowchart representing an operation at the time of erasure of the nonvolatile semiconductor memory device according to the second embodiment of the present invention. The entire configuration of the nonvolatile semiconductor memory device according to the second embodiment of the present invention is the same as that shown in FIG. 3, and the configurations of the memory mat and erase block are also the same as those shown in FIGS. It is. The operation at the time of erasure of the nonvolatile semiconductor memory device according to the second embodiment of the present invention will be described below with reference to FIG.

まず、外部から消去を示す消去コマンドが印加されるのを待つ(ステップS20)。消去コマンドが印加されると、消去対象のブロックおよびこの消去ブロック内の消去パルス印加単位のアドレスをセットし、また、消去に必要な電圧を生成する内部電圧発生回路のセットアップを実行する(ステップS21)。   First, it waits for an erase command indicating erase from the outside to be applied (step S20). When the erase command is applied, the block to be erased and the address of the erase pulse application unit in the erase block are set, and the setup of an internal voltage generation circuit for generating a voltage necessary for erasing is executed (step S21). ).

次いで、消去電圧レベルを決定する設定値Vsetを初期値V(初期値)に設定する(ステップS22)。ここで、ステップS22における消去電圧の設定値を初期値とする構成においては、予め定められた消去電圧の設定値が、初期値V(初期値)として利用される。   Next, a set value Vset for determining the erase voltage level is set to an initial value V (initial value) (step S22). Here, in the configuration in which the set value of the erase voltage in step S22 is the initial value, the preset value of the erase voltage set in advance is used as the initial value V (initial value).

次いで、指定された消去対象のブロックに対し消去ベリファイを実行する(ステップS23)。消去ベリファイが行なわれ、この消去対象のブロック(消去ブロック)のメモリセルがすべて消去状態の場合には、消去ベリファイOK(パスPass)であり、この消去対象のブロックに対して消去を行なう必要はなく、消去動作は完了する。   Next, erase verify is executed for the designated block to be erased (step S23). When the erase verify is performed and all the memory cells of the block to be erased (erase block) are in the erased state, the erase verify is OK (pass pass), and it is necessary to erase the block to be erased. The erase operation is complete.

今、消去対象の消去ブロックは、未消去状態であり、ベリファイ不良となる。この消去ベリファイ不良(Fail)の場合には、設定値Vsetに従って消去電圧レベルを規定する電圧Versの電圧レベルを設定する(ステップS24)。図21においては、設定値Vsetが、消去電圧比較基準値Versとして設定される場合を一例として示す。   Now, the erase block to be erased is in an unerased state, resulting in a verify failure. In the case of this erase verify failure (Fail), the voltage level of the voltage Vers that defines the erase voltage level is set according to the set value Vset (step S24). FIG. 21 shows an example in which the set value Vset is set as the erase voltage comparison reference value Vers.

次いで、消去パルスを、消去ブロック内の先頭の消去パルス印加単位EPUへ印加する(ステップS25)。   Next, the erase pulse is applied to the first erase pulse application unit EPU in the erase block (step S25).

この消去パルス印加時において、1つの消去パルス印加単位EPUの消去パルス印加期間を分割する。各消去分割期間毎に、消去電流の消費電流量が、内部電圧発生回路の電流供給能力を超えているかの判定を行なう(ステップS26)。この消去時の消費電流が、内部電圧発生回路(チャージポンプ回路)の電流供給能力を超えているかの判定は、先の実施の形態1において用いた手法と同様の手法を用いて実行される。   When this erase pulse is applied, the erase pulse application period of one erase pulse application unit EPU is divided. For each erase division period, it is determined whether the consumption current amount of the erase current exceeds the current supply capability of the internal voltage generation circuit (step S26). The determination as to whether the current consumption during erasure exceeds the current supply capability of the internal voltage generation circuit (charge pump circuit) is performed using a method similar to the method used in the first embodiment.

この消去時の消費電流がチャージポンプ回路(内部電圧発生回路)の電流供給能力を超えていない場合には、消去電圧の比較基準電圧VersのレベルをΔVだけ高くする(ステップS27)。この消去電圧の基準電圧Versを所定値ΔV高くすることにより、メモリセルのしきい値電圧低下に伴うゲート−ソース間電界低下を補償して、消去速度を維持する。   If the current consumption during erasing does not exceed the current supply capability of the charge pump circuit (internal voltage generating circuit), the level of the comparison reference voltage Vers of the erasing voltage is increased by ΔV (step S27). By increasing the reference voltage Vers of the erase voltage by a predetermined value ΔV, the decrease in the electric field between the gate and the source accompanying the decrease in the threshold voltage of the memory cell is compensated, and the erase speed is maintained.

一方、消去時の消費電流が内部電圧発生回路の電流供給能力よりも大きい場合には、この消去電圧の設定値を維持するかまたはΔV低くする(ステップS28)。この消去電圧レベルの調整後、消去パルス印加期間が完了したかの判断が行なわれる(ステップS29)。   On the other hand, when the current consumption during erasure is larger than the current supply capability of the internal voltage generation circuit, the set value of this erasure voltage is maintained or lowered by ΔV (step S28). After the erase voltage level is adjusted, it is determined whether the erase pulse application period has been completed (step S29).

まだ消去パルス印加期間が完了していない場合には、再びステップS26に戻り、消去パルスを印加するとともに、この消去時の消費電流をモニタする。ここで、消去パルス印加期間中、消去パルス印加期間内の分割単位毎に消費電流の大小判定を行ない、消去パルスは連続的に、この消去パルス印加期間(T)の間印加される。   If the erase pulse application period has not yet been completed, the process returns to step S26 again to apply the erase pulse and monitor the current consumption during this erase. Here, during the erase pulse application period, the current consumption is determined for each division unit within the erase pulse application period, and the erase pulse is continuously applied during the erase pulse application period (T).

一方、ステップS29において消去パルス印加期間が完了したと判定されると、そのときの消去電圧レベルを規定する基準電圧Versが図示しないレジスタに格納される(ステップS30)。   On the other hand, if it is determined in step S29 that the erase pulse application period has been completed, the reference voltage Vers that defines the erase voltage level at that time is stored in a register (not shown) (step S30).

次いで、この消去ブロック内のすべての消去パルス印加単位の消去が完了したかの判定が行なわれる(ステップS31)。まだ消去ブロック内のすべてのパルス印加単位に対して消去パルスが印加されていない場合には、次の消去パルス印加単位EPUを指定し(ステップS32)、次いで、ステップS24へ戻る。   Next, a determination is made as to whether erasing has been completed for all erase pulse application units in the erase block (step S31). If the erase pulse has not been applied to all the pulse application units in the erase block, the next erase pulse application unit EPU is designated (step S32), and then the process returns to step S24.

この消去ブロック内のすべての消去パルス印加単位EPUに対する消去パルス印加が完了すると、設定値Vsetとして、ステップS30においてレジスタに格納された消去電圧Versで更新する(ステップS33)。この後、ステップS23に戻ってこの消去ブロックに対する消去ベリファイを実行する。   When the erase pulse application for all erase pulse application units EPU in the erase block is completed, the set value Vset is updated with the erase voltage Vers stored in the register in step S30 (step S33). Thereafter, the process returns to step S23 to execute erase verify for the erase block.

図22は、この発明の実施の形態2に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。図22においては、図11に示す構成と同様に、内部電圧発生回路30、電圧レベル検知回路32および供給能力判定回路34の構成を示す。この図22に示す構成は、以下の点で、電圧レベル検知回路32の構成が、図11に示す回路の構成と異なる。すなわち、電圧レベル検知回路32において、比較基準電圧発生回路100は、電圧選択信号VSELに従って比較基準電圧Versの電圧レベルを調整する。初期設定値は、電圧レベル指定信号LVを含む電圧選択信号VSELにより設定される。能力判定回路34において、ORゲート84から能力判定結果指示信号DETAが生成される。この図22に示す電圧レベル検知回路32の他の構成および内部電圧発生回路30、および供給能力判定回路34の構成は、図11に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。   FIG. 22 schematically shows a structure of a main portion of the nonvolatile semiconductor memory device according to the second embodiment of the present invention. 22 shows the configuration of internal voltage generation circuit 30, voltage level detection circuit 32, and supply capability determination circuit 34, similarly to the configuration shown in FIG. The configuration shown in FIG. 22 is different from the configuration of the circuit shown in FIG. 11 in the configuration of the voltage level detection circuit 32 in the following points. That is, in the voltage level detection circuit 32, the comparison reference voltage generation circuit 100 adjusts the voltage level of the comparison reference voltage Vers according to the voltage selection signal VSEL. The initial setting value is set by a voltage selection signal VSEL including a voltage level designation signal LV. In the capability determination circuit 34, a capability determination result instruction signal DETA is generated from the OR gate 84. The other configuration of voltage level detection circuit 32 shown in FIG. 22 and the configuration of internal voltage generation circuit 30 and supply capability determination circuit 34 are the same as those shown in FIG. 11, and corresponding portions are denoted by the same reference numerals. A detailed description thereof will be omitted.

図23は、図22に示す回路構成の動作を示すタイミング図である。以下、図23を参照して、この図22に示す回路構成の消去時の動作について説明する。   FIG. 23 is a timing chart showing the operation of the circuit configuration shown in FIG. Hereinafter, with reference to FIG. 23, an operation at the time of erasure of the circuit configuration shown in FIG. 22 will be described.

消去パルス印加期間Tにおいて、連続的に消去パルスEPが印加される。まず、第1の制御信号CTL1に従って内部電圧発生回路30がチャージポンプ動作により、消去時のソース線電圧Vslを生成する。電圧レベル検知回路32においては、比較基準電圧発生回路100が、電圧選択信号VSELに従ってその検出レベルが設定値Vers0(=Vset=V(初期値))に設定される。この状態で消去パルスEPが生成される。   In the erase pulse application period T, the erase pulse EP is continuously applied. First, according to the first control signal CTL1, the internal voltage generation circuit 30 generates the source line voltage Vsl at the time of erasure by the charge pump operation. In the voltage level detection circuit 32, the comparison reference voltage generation circuit 100 sets its detection level to the set value Vers0 (= Vset = V (initial value)) according to the voltage selection signal VSEL. In this state, the erase pulse EP is generated.

消去動作開始時において、チャージポンプ回路62は、ポンプ動作を停止している。消去動作に従って、消去電流が流れ、消去電圧(ソース線電圧Vsl)のレベルが低下する。このソース線電圧の低下に従って比較回路72の出力するポンプ動作制御信号CTL2が活性化され、チャージポンプ回路62がポンプ動作を行って、ソース線電圧のレベルを上昇させる。チャージポンプ回路62の電流供給能力が大きい場合には、ソース線電圧Vslの電圧レベルが比較基準電圧Versが規定する電圧レベルよりも上昇し、ポンプ動作制御信号CTL2が非活性化される。応じて、カウンタ82がカウント動作を行い、判定結果指示信号DETAが活性化される。   At the start of the erase operation, the charge pump circuit 62 stops the pump operation. In accordance with the erase operation, an erase current flows, and the level of the erase voltage (source line voltage Vsl) decreases. As the source line voltage decreases, the pump operation control signal CTL2 output from the comparison circuit 72 is activated, and the charge pump circuit 62 performs a pump operation to increase the level of the source line voltage. When the current supply capability of the charge pump circuit 62 is large, the voltage level of the source line voltage Vsl rises above the voltage level defined by the comparison reference voltage Vers, and the pump operation control signal CTL2 is inactivated. In response, counter 82 performs a counting operation, and determination result instruction signal DETA is activated.

この判定結果指示信号DETAの活性化に従って電圧選択信号VSELの状態が更新され、比較基準電圧発生回路100が生成する比較基準電圧Versの電圧レベルが、ΔV高くされ、電圧Vers1に設定される。この電圧設定後にリセット信号RSTが活性化され、カウンタ82のカウント値が初期値に設定され、判定結果指示信号DETAが、非活性化される。リセット信号RSTは、消去パルス印加期間Tにおいて期間T0ごとに生成され、この期間T0が消去電流消費量検出期間として設定される。   The state of the voltage selection signal VSEL is updated according to the activation of the determination result instruction signal DETA, and the voltage level of the comparison reference voltage Vers generated by the comparison reference voltage generation circuit 100 is increased by ΔV and set to the voltage Vers1. After this voltage setting, the reset signal RST is activated, the count value of the counter 82 is set to the initial value, and the determination result instruction signal DETA is deactivated. The reset signal RST is generated every period T0 in the erase pulse application period T, and this period T0 is set as an erase current consumption amount detection period.

ソース線電圧Vslの電圧レベルが更新後の比較基準電圧よりも高くなると、ポンプ動作制御信号CTL2が非活性化され、ポンプ動作が停止する。この制御信号CTL2の非活性化は、リセット信号RSTにより、カウントされない。再び、消去電流の消費により、ソース線電圧Vslが低下すると、ポンプ動作制御信号CTL2が活性化され、ソース線電圧Vslの電圧レベルが上昇する。   When the voltage level of the source line voltage Vsl becomes higher than the updated comparison reference voltage, the pump operation control signal CTL2 is deactivated and the pump operation is stopped. This inactivation of the control signal CTL2 is not counted by the reset signal RST. When the source line voltage Vsl decreases again due to consumption of the erase current, the pump operation control signal CTL2 is activated, and the voltage level of the source line voltage Vsl increases.

ソース線電圧Vslの電圧レベルが比較基準電圧Vers1が規定する電圧レベルを超えると,ポンプ動作制御信号CTL2が非活性化される。応じて、カウンタ82のカウント値が更新され、判定結果指示信号DETAが活性化される。この判定結果指示信号DETAの活性化に従って、電圧選択信号VSELが更新され、比較基準電圧が更新され、電圧Vers1から、さらに電圧Vers2に更新される。   When the voltage level of the source line voltage Vsl exceeds the voltage level specified by the comparison reference voltage Vers1, the pump operation control signal CTL2 is deactivated. In response, the count value of the counter 82 is updated, and the determination result instruction signal DETA is activated. In accordance with the activation of the determination result instruction signal DETA, the voltage selection signal VSEL is updated, the comparison reference voltage is updated, and the voltage Vers1 is further updated to the voltage Vers2.

この比較基準電圧Versの更新に従って、ポンプ動作制御信号CTL2が活性化され、チャージポンプ回路62がポンプ動作を行い、ソース線電圧Vslのレベルを上昇させる。ソース線電圧Vslのレベル上昇に従って、消去電流消費量が増大する。この消去電流の消費量とチャージポンプ回路62の電流供給能力(電荷供給能力)がほぼ等しいか、消費消去電流量が大きくなると、ポンプ動作制御信号CTL2は活性状態を維持し、チャージポンプ回路62が継続してポンプ動作を行って電荷を供給する。この状態においては、判定結果指示信号DETAは、非活性状態に維持される。従って、期間T0経過後にリセットパルスRSTが活性化される前には、この非活性状態の判定結果指示信号DETAに従って電圧選択信号VSELの状態は更新されないか、または、比較基準電圧Versの電圧レベルが低下される。この比較基準電圧Versの電圧レベル低化時の降下ステップは、上昇ステップと同じとされても良く、異なっても良い(電圧上昇時の電圧ステップと電圧低下時の電圧ステップとが変更されてもよい)。   In accordance with the update of the comparison reference voltage Vers, the pump operation control signal CTL2 is activated, and the charge pump circuit 62 performs the pump operation to raise the level of the source line voltage Vsl. As the source line voltage Vsl increases, the erase current consumption increases. When the consumption amount of the erase current and the current supply capability (charge supply capability) of the charge pump circuit 62 are substantially equal or the consumption erase current amount increases, the pump operation control signal CTL2 maintains the active state, and the charge pump circuit 62 The pump is continuously operated to supply charges. In this state, determination result instruction signal DETA is maintained in an inactive state. Therefore, before the reset pulse RST is activated after the period T0 has elapsed, the state of the voltage selection signal VSEL is not updated in accordance with the determination result instruction signal DETA in the inactive state, or the voltage level of the comparison reference voltage Vers is Is lowered. The drop step when the voltage level of the comparison reference voltage Vers is lowered may be the same as the rise step or may be different (even if the voltage step when the voltage is raised and the voltage step when the voltage is lowered are changed). Good).

消去パルス印加期間Tが経過すると、比較基準電圧Versが所定の初期値に変更され、ソース線電圧Vslが、比較基準電圧Versよりも高くなり、ポンプ動作制御信号CTL2が非活性化される。このときには、消去パルス印加期間Tは完了しており、このポンプ動作制御信号CTL2の非活性化は無視される。   When the erase pulse application period T elapses, the comparison reference voltage Vers is changed to a predetermined initial value, the source line voltage Vsl becomes higher than the comparison reference voltage Vers, and the pump operation control signal CTL2 is deactivated. At this time, the erase pulse application period T is completed, and the inactivation of the pump operation control signal CTL2 is ignored.

したがって、この消去パルス印加期間Tを複数のレベル判定期間T0に分割し、各分割判定期間毎に、ソース線電圧Vslの電圧レベルに従って、ソース線電圧(消去電圧)レベルを調整することにより、正確に、内部電圧発生回路の電流供給能力を十全に利用して消去動作を行なうことができ、また、チャージポンプ回路62が供給可能な消去電圧レベルの最大値を利用することができ、消去パルス印加回数およびベリファイ回数を低減でき、消去時間を短縮することができる。   Therefore, the erase pulse application period T is divided into a plurality of level determination periods T0, and the source line voltage (erase voltage) level is adjusted accurately according to the voltage level of the source line voltage Vsl for each division determination period. Furthermore, the erase operation can be performed by fully utilizing the current supply capability of the internal voltage generation circuit, and the maximum value of the erase voltage level that can be supplied by the charge pump circuit 62 can be utilized. The number of application times and the number of verification times can be reduced, and the erasing time can be shortened.

なお、図23に示す動作タイミングにおいては、連続的に消去パルスが印加されている。しかしながら、この消去パルス印加期間Tにおいて、分割消去パルスが、判定期間T0の周期で生成されても良い。この場合の判定動作は、図12に示すタイミングにおいてパルス印加期間Tを判定期間T0と読み替えることにより、示すことができる。   Note that the erase pulse is continuously applied at the operation timing shown in FIG. However, in this erase pulse application period T, the divided erase pulse may be generated in the period of the determination period T0. The determination operation in this case can be shown by replacing the pulse application period T with the determination period T0 at the timing shown in FIG.

図24は、この発明の実施の形態2に従う制御論理部に含まれる消去条件調整部36の構成の一例を概略的に示す図である。図24においては、電圧レベル検知回路に含まれる比較基準電圧発生回路100の構成をあわせて示す。   FIG. 24 schematically shows an example of a configuration of erase condition adjusting unit 36 included in the control logic unit according to the second embodiment of the present invention. FIG. 24 also shows the configuration of comparison reference voltage generation circuit 100 included in the voltage level detection circuit.

図24において、比較基準電圧発生回路100は、定電流を生成する定電流源110と、この定電流源110からの定電流を電圧に変換する可変抵抗112を含む。この可変抵抗112は、その抵抗値が電圧選択信号VSELに従って設定され、その抵抗値に従って比較基準電圧Versの電圧レベルが設定される。   24, the comparison reference voltage generation circuit 100 includes a constant current source 110 that generates a constant current, and a variable resistor 112 that converts the constant current from the constant current source 110 into a voltage. The resistance value of the variable resistor 112 is set according to the voltage selection signal VSEL, and the voltage level of the comparison reference voltage Vers is set according to the resistance value.

消去条件調整部36は、第1の制御信号CTL1の活性化時、判定結果指示信号DETAをカウントするカウンタ116と、カウンタ116のカウント値をデコードして、電圧選択信号VSELを生成するデコーダ114を含む。このデコーダ114の初期値は、比較基準電圧Versを設定値(初期設定値:Vers0)に設定するレベル指定信号LVにより規定される。   When the first control signal CTL1 is activated, the erasing condition adjustment unit 36 includes a counter 116 that counts the determination result instruction signal DETA, and a decoder 114 that decodes the count value of the counter 116 and generates the voltage selection signal VSEL. Including. The initial value of the decoder 114 is defined by a level designation signal LV that sets the comparison reference voltage Vers to a set value (initial set value: Vers0).

この図24に示す構成においては、1つの消去パルス印加単位に対する消去動作時、第1の制御信号CTL1は活性状態にあり、カウンタ116がイネーブルされる。この間、カウンタ116は、判定結果指示信号DETAの活性化に従ってそのカウント値が更新される。デコーダ114は、このカウンタ116のカウント値をデコードし、電圧選択信号VSELを生成する。したがって、消去パルス印加期間Tにおいて各判定期間T0ごとに判定結果指示信号DETAが、活性化されるかまたは非活性状態に維持される。従って、カウンタ116のカウント値は、信号DETAの活性化毎に増分される。応じて、順次、電圧選択信号VSELは、レベル指定信号LVにより指定された初期値から、カウンタ116のカウント値に従って、可変抵抗器112の抵抗値を高くするように設定される。   In the configuration shown in FIG. 24, during the erase operation for one erase pulse application unit, the first control signal CTL1 is in an active state, and the counter 116 is enabled. During this time, the count value of the counter 116 is updated according to the activation of the determination result instruction signal DETA. The decoder 114 decodes the count value of the counter 116 and generates a voltage selection signal VSEL. Therefore, in the erase pulse application period T, the determination result instruction signal DETA is activated or maintained in an inactive state for each determination period T0. Therefore, the count value of the counter 116 is incremented every time the signal DETA is activated. Accordingly, the voltage selection signal VSEL is sequentially set so as to increase the resistance value of the variable resistor 112 according to the count value of the counter 116 from the initial value specified by the level specifying signal LV.

可変抵抗器112は、複数の単位抵抗素子とこれらの単位抵抗素子と並列に接続されるスイッチング素子を含み、このスイッチング素子を選択的に電圧選択信号VSELにより導通/非導通状態に設定し、その抵抗値が調整される。これにより、比較基準電圧Versの電圧レベルを調整することができる。   The variable resistor 112 includes a plurality of unit resistance elements and switching elements connected in parallel with these unit resistance elements, and selectively sets the switching elements to a conductive / non-conductive state by a voltage selection signal VSEL. The resistance value is adjusted. Thereby, the voltage level of the comparison reference voltage Vers can be adjusted.

この比較基準電圧Versの電圧レベルを低下させる場合には、この能力判定結果信号DETAが能力判定期間T0中Lレベルに維持されている場合にカウンタ116のカウント値を逆方向に変更する(信号DETAの活性化時カウント値が増分される場合にはそのカウント値を減分する)。   When the voltage level of the comparison reference voltage Vers is decreased, the count value of the counter 116 is changed in the reverse direction when the capability determination result signal DETA is maintained at the L level during the capability determination period T0 (signal DETA). When the count value at the time of activation is incremented, the count value is decremented).

この場合、可変抵抗素子112に対し、電圧Versの上昇ステップΔVuと比較基準電圧Versの減分ステップΔVdの幅を異ならせ、減分時には、その電圧レベルステップ幅が小さくされてもよい。カウンタ116の増分時のカウント幅と減分時のカウント変化幅を異ならせてもよい。   In this case, the width of the voltage Vers increase step ΔVu and the width of the decrement step ΔVd of the comparison reference voltage Vers may be made different for the variable resistance element 112, and the voltage level step width may be reduced at the time of decrement. The count width when the counter 116 is incremented may be different from the count change width when the counter 116 is decremented.

以上のように、この発明の実施の形態2に従えば、消去パルス印加単位に対し、その消去電流は、消去電圧発生部の供給能力の大小に応じてその消去電圧レベルを調整している。したがって、このチャージポンプ回路の電流供給能力範囲内で、最大限、消去パルス電圧レベルを上昇させることができ、消去パルス印加時間を短縮することできる。   As described above, according to the second embodiment of the present invention, the erase current is adjusted for the erase pulse application unit in accordance with the supply capability of the erase voltage generator for the erase pulse application unit. Therefore, the erase pulse voltage level can be increased to the maximum within the current supply capability range of the charge pump circuit, and the erase pulse application time can be shortened.

[実施の形態3]
図25は、この発明の実施の形態3に従う不揮発性半導体記憶装置の消去時の動作を示すフロー図である。この図25に示す消去動作のフローは、以下の点で、図7に示す実施の形態1に従う不揮発性半導体記憶装置の消去動作と異なる。
[Embodiment 3]
FIG. 25 is a flowchart representing an operation at the time of erasure of the nonvolatile semiconductor memory device according to the third embodiment of the present invention. 25 is different from the erase operation of the nonvolatile semiconductor memory device according to the first embodiment shown in FIG. 7 in the following points.

すなわち、ステップS7において、電流供給能力と消費電流との大小比較判定が行なわれ、消費電流量が電流供給能力よりも大きいと判定されると、次いで、この消去パルス印加領域EPRが、最小サイズの消去パルス印加単位EPUに等しいかの判定が行なわれる(ステップS40)。このステップS40において指定されたパルス印加領域EPRが、最小サイズの消去パルス印加単位EPUに等しい場合には、この消去時の比較基準電圧Versの電圧レベルを増分する(ΔVだけ)(ステップS42)。このステップS42において消去パルス印加単位に対する消去電圧レベルを上昇させた後、再びステップS6へ戻る。   That is, in step S7, the current supply capability and the consumption current are compared in magnitude, and if it is determined that the consumption current amount is larger than the current supply capability, then this erase pulse application region EPR is set to the minimum size. It is determined whether or not the erase pulse application unit EPU is equal (step S40). If the pulse application region EPR designated in step S40 is equal to the minimum-size erase pulse application unit EPU, the voltage level of the comparison reference voltage Vers at the time of erase is incremented (by ΔV) (step S42). In step S42, the erase voltage level for the erase pulse application unit is raised, and then the process returns to step S6.

一方、ステップS40において、消去パルス印加領域EPRが最小サイズの消去パルス印加単位EPUにまで低減されていない場合には、ステップS8において、消去パルス印加領域EPRのサイズを低減した後に、ステップS6に戻る。これらのステップS40およびS42の追加のステップが、図7に示す実施の形態1に示す消去動作フローと異なる。それ以外の消去動作は、図7に示す実施の形態1に従う不揮発性半導体記憶装置の消去動作と同じであり、対応する動作ステップには同一のステップ番号を付し、その詳細説明は省略する。   On the other hand, if the erase pulse application region EPR has not been reduced to the minimum erase pulse application unit EPU in step S40, the size of the erase pulse application region EPR is reduced in step S8, and then the process returns to step S6. . These additional steps S40 and S42 differ from the erase operation flow shown in the first embodiment shown in FIG. The other erasing operations are the same as the erasing operations of the nonvolatile semiconductor memory device according to the first embodiment shown in FIG. 7, and the corresponding operation steps are denoted by the same step numbers, and detailed description thereof is omitted.

この図25に示す動作フローは、実質的に、実施の形態1および2の組合せである。したがって、消去パルスの印加時間を低減でき、また消去パルス印加単位EPUに対する消去を行なう場合においても消去電圧を高くして、消去を行なうことができ、高速で消去状態へ移行させることができ、ベリファイ回数を低減できる。   The operation flow shown in FIG. 25 is substantially a combination of the first and second embodiments. Therefore, the application time of the erase pulse can be reduced, and even when erasing the erase pulse application unit EPU, the erase voltage can be increased to perform erasure, and the erase state can be shifted to the erase state at high speed. The number of times can be reduced.

図26は、この発明の実施の形態3に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。図26においては、図24に示す比較基準電圧発生回路と制御論理部に含まれる消去条件調整部36(図3参照)に対応する部分の構成を示す。   FIG. 26 schematically shows a structure of a main portion of the nonvolatile semiconductor memory device according to the third embodiment of the present invention. 26 shows a configuration of a portion corresponding to the comparison reference voltage generation circuit shown in FIG. 24 and the erasing condition adjustment unit 36 (see FIG. 3) included in the control logic unit.

図26に示す消去条件調整部36は、以下の点で、図24に示す消去条件調整部36と、その構成が異なる。すなわち、タイミング制御信号SFTDをカウントするサイズカウント回路122が設けられる。このサイズカウント回路122からのカウントアップ信号および供給能力判定結果指示信号DETAがカウンタ120へ与えられる。カウンタ120は、サイズカウント回路122からのカウントアップ信号が発生されると、第1の制御信号CTL1に従ってカウント動作がイネーブルされる。カウンタ120のカウント値が、デコーダ114へ与えられ、そのデコード結果に従って比較基準電圧発生回路00に対する電圧選択信号VSELが生成される。   The erase condition adjusting unit 36 shown in FIG. 26 is different in configuration from the erase condition adjusting unit 36 shown in FIG. 24 in the following points. That is, a size count circuit 122 that counts the timing control signal SFTD is provided. The count-up signal from the size count circuit 122 and the supply capability determination result instruction signal DETA are applied to the counter 120. When the count-up signal from the size count circuit 122 is generated, the counter 120 is enabled to count in accordance with the first control signal CTL1. The count value of the counter 120 is supplied to the decoder 114, and the voltage selection signal VSEL for the comparison reference voltage generation circuit 00 is generated according to the decoding result.

この図26に示す比較基準電圧発生回路100の構成は、図24に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。   The configuration of comparison reference voltage generating circuit 100 shown in FIG. 26 is the same as that shown in FIG. 24, and corresponding portions are denoted by the same reference numerals, and detailed description thereof is omitted.

カウント回路122へ与えられるシフトタイミング制御信号SFTDは、図15に示すタイミング制御回路94からシフトセレクタ96へ与えられる制御信号である。したがって、このシフトタイミング制御信号SFTDの数をカウントすることにより、初期設定された消去パルス印加領域のサイズから、最小サイズの消去パルス印加単位にまで消去パルス印加領域のサイズが低減されたかの識別を行なうことができる。   Shift timing control signal SFTD applied to count circuit 122 is a control signal applied to shift selector 96 from timing control circuit 94 shown in FIG. Therefore, by counting the number of shift timing control signals SFTD, it is identified whether the size of the erase pulse application area has been reduced from the initially set erase pulse application area size to the minimum erase pulse application unit. be able to.

サイズカウント回路122は、そのカウント値が所定値に到達し、消去パルス印加領域のサイズが消去パルス印加単位と等しくなったときにカウントアップ信号を生成する。カウンタ120は、サイズカウント回路122からカウントアップ信号が与えられるまで、カウント動作は停止する。したがって、カウンタ120は、この消去パルス印加領域のサイズが最小サイズの消去パルス印加単位に到達したときに、イネーブルされ、能力判定結果指示信号DETAの数をカウントする。   The size count circuit 122 generates a count-up signal when the count value reaches a predetermined value and the size of the erase pulse application area becomes equal to the erase pulse application unit. The counter 120 stops counting until a count-up signal is given from the size count circuit 122. Accordingly, the counter 120 is enabled when the size of the erase pulse application area reaches the minimum erase pulse application unit, and counts the number of capability determination result instruction signals DETA.

デコーダ114は、レベル指定信号LVに従ってその初期値が設定され電圧選択信号VSELを生成し、消去比較基準電圧Versの電圧レベルを初期設定する。したがって、消去サイズが、消去パルス印加単位になったときに、カウンタ120のカウント値に従ってデコーダ114が電圧選択信号VSELを生成し、その消去電圧レベルを調整する。   The decoder 114 has its initial value set according to the level designation signal LV, generates the voltage selection signal VSEL, and initializes the voltage level of the erase comparison reference voltage Vers. Therefore, when the erase size is equal to the erase pulse application unit, the decoder 114 generates the voltage selection signal VSEL according to the count value of the counter 120 and adjusts the erase voltage level.

すなわち、サイズカウント回路122のカウントアップ信号に従って図25に示すステップS40における判定処理が実行される。消去パルス印加領域のサイズ更新は、信号DETに従って実施の形態1と同様の態様で実行される。   That is, the determination process in step S40 shown in FIG. 25 is executed according to the count-up signal from the size count circuit 122. The size update of the erase pulse application region is performed in the same manner as in the first embodiment in accordance with the signal DET.

[変更例1]
図27は、この発明の実施の形態3に従う不揮発性半導体記憶装置の変更例1の消去時の動作を示すフロー図である。この図27に示す消去動作のフローは、以下の点で、図7に示す実施の形態1に従う不揮発性半導体記憶装置の消去動作と異なる。
[Modification 1]
FIG. 27 is a flowchart representing an operation at the time of erasure in the first modification of the nonvolatile semiconductor memory device according to the third embodiment of the present invention. The flow of the erase operation shown in FIG. 27 is different from the erase operation of the nonvolatile semiconductor memory device according to the first embodiment shown in FIG. 7 in the following points.

すなわち、ステップS4において消去ベリファイ判定を行なった後、ステップS50において、このベリファイ回数が所定値k(≧2)に到達しているかの判定を行なう。ベリファイ回数が所定値kに到達するまでは、消去パルス印加領域EPRとして、最小ブロックサイズの消去パルス印加単位EPUの先頭単位EPU(0)を設定する(ステップS52)。次いで、この設定された消去パルス印加単位EPU(0)に対し消去パルスを印加する(ステップS54)。   That is, after performing erase verify determination in step S4, it is determined in step S50 whether the number of verify times has reached a predetermined value k (≧ 2). Until the number of verify times reaches a predetermined value k, the head unit EPU (0) of the erase pulse application unit EPU having the minimum block size is set as the erase pulse application region EPR (step S52). Next, an erase pulse is applied to the set erase pulse application unit EPU (0) (step S54).

この後、ステップS9において、すべての消去対象の領域に対し消去パルスの印加が行なわれたかの識別が行なわれる。未消去領域が残っている場合には、消去対象の消去ブロックの消去パルス印加単位について消去パルスが印加される(処理ステップS9およびS10)。消去対象のブロックの全領域に対する消去が完了すると、再びステップS3からの処理が実行される。ベリファイ回数が所定値kに到達すると、ステップS5以下の実施の形態1と同様の動作が実行される。この場合には、消去パルス印加領域EPRとして初期値EPR(0)に設定され、この消去パルス印加領域に対し消去パルスが印加される。以降、実施の形態1と同様の処理が実行される。   Thereafter, in step S9, it is determined whether or not the erase pulse has been applied to all the areas to be erased. If an unerased area remains, an erase pulse is applied for the erase pulse application unit of the erase block to be erased (processing steps S9 and S10). When erasure of all areas of the block to be erased is completed, the processing from step S3 is executed again. When the number of verification times reaches a predetermined value k, the same operation as in the first embodiment after step S5 is executed. In this case, the erase pulse application area EPR is set to the initial value EPR (0), and the erase pulse is applied to the erase pulse application area. Thereafter, the same processing as in the first embodiment is executed.

したがって、この変更例1における消去動作においては、ベリファイ回数が所定値kに到達するまでは、消去パルス印加単位毎に消去パルスを印加し、消去および消去ベリファイを実行する。ベリファイ回数が所定値kに到達すると、消去パルス印加領域サイズを更新して、チャージポンプ回路(内部電圧発生回路の消去電圧発生部)の電流供給能力に応じたサイズの消去パルス印加領域に対して消去を実行する。したがって、ベリファイ回数が所定値k到達した後の消去パルス印加期間を短くすることができ、全体としての消去時間を短縮することができる。   Therefore, in the erase operation according to the first modification example, the erase pulse is applied for each erase pulse application unit and erase and erase verify are executed until the number of verify times reaches the predetermined value k. When the number of verify times reaches a predetermined value k, the erase pulse application region size is updated, and the erase pulse application region having a size corresponding to the current supply capability of the charge pump circuit (erase voltage generation unit of the internal voltage generation circuit) is updated. Perform erasure. Therefore, the erase pulse application period after the number of verify times reaches the predetermined value k can be shortened, and the overall erase time can be shortened.

図28は、この発明の実施の形態3の変更例1に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。図28においては、図11および図15に示す回路に対応する部分の構成、すなわち、内部電圧発生回路30、電圧レベル検知回路32、供給能力判定回路34および消去条件調整部36の構成を示す。   FIG. 28 schematically shows a structure of a main portion of the nonvolatile semiconductor memory device according to the first modification of the third embodiment of the present invention. 28 shows a configuration of a portion corresponding to the circuits shown in FIGS. 11 and 15, that is, a configuration of internal voltage generation circuit 30, voltage level detection circuit 32, supply capability determination circuit 34, and erase condition adjustment unit 36.

消去条件調整部36においては、8ビットカウンタ90からのカウントアップ信号CUPをカウントするベリファイカウント回路130が設けられる。このベリファイカウント回路130からの制御信号VKが、供給能力判定回路34に含まれるカウンタ82へ与えられ、また、シフトセレクタ96へ与えられる。この図28に示す内部電圧発生回路30および電圧レベル検知回路32および供給能力判定回路34および消去条件調整部36の構成は、図11および図15にそれぞれ示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。   In the erase condition adjusting unit 36, a verify count circuit 130 that counts the count-up signal CUP from the 8-bit counter 90 is provided. Control signal VK from verify count circuit 130 is applied to counter 82 included in supply capability determination circuit 34 and also applied to shift selector 96. The configurations of internal voltage generation circuit 30, voltage level detection circuit 32, supply capability determination circuit 34, and erasure condition adjustment unit 36 shown in FIG. 28 are the same as those shown in FIGS. 11 and 15, respectively. Are denoted by the same reference numerals, and detailed description thereof is omitted.

シフトセレクタ96は、ベリファイカウント回路130からの制御信号VKが非活性状態のときには、8ビットカウンタ90からのカウントビットb0−b7を選択して相補アドレスビットa0,/a0−a7,/a7を生成する。このアドレスビットに従って消去ブロックの消去パルス印加単位毎に消去が実行される。   Shift selector 96 selects count bits b0-b7 from 8-bit counter 90 to generate complementary address bits a0, / a0-a7, / a7 when control signal VK from verify count circuit 130 is inactive. To do. Erase is executed for each erase pulse application unit of the erase block in accordance with this address bit.

この8ビットカウンタ90からのカウントアップ信号CUPが活性化されると、消去ブロック内の消去パルス印加単位にすべて消去パルスが与えられ、次いで、消去エリファイが実行される。したがって、ベリファイ回数、すなわちカウントアップ信号CUPがk回生成されるまでは、制御信号VKがカウンタ82のカウント動作を停止させ、能力判定結果指示信号DETを非活性状態に維持する。また、この制御信号VKに従って、シフトセレクタ96は、タイミング制御信号SFTDを無視し、接続経路のシフト動作は実行せず、8ビットカウンタ90のカウントビットb0−b7を選択する。   When the count-up signal CUP from the 8-bit counter 90 is activated, all erase pulses are given to erase pulse application units in the erase block, and then erase erase is executed. Therefore, the control signal VK stops the counting operation of the counter 82 and maintains the capability determination result instruction signal DET in an inactive state until the number of verifications, that is, until the count-up signal CUP is generated k times. Further, according to the control signal VK, the shift selector 96 ignores the timing control signal SFTD, does not execute the shift operation of the connection path, and selects the count bits b0 to b7 of the 8-bit counter 90.

一方、ベリファイ回数がk回に到達すると、ベリファイカウント回路130からの制御信号VKが活性化され、カウンタ82がイネーブルされ、また、シフトセレクタ96が初期状態に設定され、分岐配線92a−92fとカウントビットb0を選択する状態に設定される。ベリファイカウント回路130は、ベリファイ回数がk回に到達すると、以後、この状態を維持する。したがって、ベリファイ回数がk回に到達した後には、シフトセレクタ96からのアドレスビットに従って、消去パルス印加領域EPRが初期領域EPR(0)に指定された後、供給能力判定結果指示信号DETに従って、その選択態様を1ビットずつずらせて消去パルス印加領域のサイズを低減し、実施の形態1と同様の消去動作が実行される。   On the other hand, when the number of verify times reaches k times, the control signal VK from the verify count circuit 130 is activated, the counter 82 is enabled, the shift selector 96 is set to the initial state, and the branch lines 92a-92f are counted. It is set to select bit b0. The verify count circuit 130 maintains this state after the verify count reaches k times. Therefore, after the number of verify times reaches k times, the erase pulse application region EPR is designated as the initial region EPR (0) according to the address bit from the shift selector 96, and then according to the supply capability determination result instruction signal DET. The selection mode is shifted bit by bit to reduce the size of the erase pulse application region, and the same erase operation as in the first embodiment is executed.

これにより、ベリファイ回数がk回に到達した後に、実施の形態1と同様にして、消去パルス印加領域のサイズを調整して、チャージポンプ回路の電流供給能力を最大限利用して消去を行なって、消去時間を短縮することができる。   As a result, after the number of verify times reaches k times, the size of the erase pulse application region is adjusted in the same manner as in the first embodiment, and the current supply capability of the charge pump circuit is fully utilized to perform erase. The erasing time can be shortened.

[変更例2]
図29は、この発明の実施の形態3の変更例2に従う不揮発性半導体記憶装置の消去動作フローを示す図である。この図29に示す消去動作フローは、以下の点で、図21に示す消去動作フローと異なる。すなわち、消去ベリファイ判定完了後、ステップS24において消去電圧Versを設定値Vsetに設定した後、ベリファイ回数が所定値k回に到達しているかの判定を行なう(ステップS60)。ベリファイ回数がk回に到達していない場合には、消去パルスを、最小サイズの消去パルス印加単位EPUへ消去パルス期間Tの間印加する(ステップS62)。その後、ステップS31へ移り、消去ブロックの全領域(消去パルス印加単位)に対して、消去が行なわれたかの判定が行なわれる。この消去ブロックの全領域に対して消去が行われるまで、消去パルス印加単位毎に順次消去が行われる。
[Modification 2]
FIG. 29 shows an erase operation flow of the nonvolatile semiconductor memory device according to the second modification of the third embodiment of the present invention. The erase operation flow shown in FIG. 29 is different from the erase operation flow shown in FIG. 21 in the following points. That is, after the erase verify determination is completed, after the erase voltage Vers is set to the set value Vset in step S24, it is determined whether the number of verify times has reached the predetermined value k times (step S60). If the number of verify times has not reached k times, an erase pulse is applied to the erase pulse application unit EPU of the minimum size during the erase pulse period T (step S62). Thereafter, the process proceeds to step S31, and it is determined whether or not erasure has been performed on the entire area (erase pulse application unit) of the erase block. Erasing is sequentially performed for each erase pulse application unit until the entire area of the erase block is erased.

一方、ステップS60において、ベリファイ回数がk回に到達している場合には、図21に示す実施の形態2と同様、ステップS25からの処理が実行される。すなわち、消去パルス印加期間Tにおいて、分割所定期間T0ごとに、消去電流が、消去電圧供給用のチャージポンプ回路の供給可能電流よりも大きいか否かの判定が行なわれ、その判定結果に従って消去電圧レベルが調整される。   On the other hand, when the number of verification times has reached k times in step S60, the processing from step S25 is executed as in the second embodiment shown in FIG. That is, in the erase pulse application period T, it is determined whether the erase current is larger than the suppliable current of the charge pump circuit for supplying the erase voltage every divided predetermined period T0, and the erase voltage is determined according to the determination result. The level is adjusted.

この図29に示す消去動作フローの他のステップは、図21に示す消去動作フローと同じであり、対応する処理ステップに対しては同じステップ番号を付し、その詳細説明は省略する。   Other steps in the erase operation flow shown in FIG. 29 are the same as those in the erase operation flow shown in FIG. 21, and the corresponding processing steps are denoted by the same step numbers, and detailed description thereof is omitted.

この図29に示し消去動作時においては、ベリファイ回数が所定値のk回に到達するまでは、各消去パルス印加単位で消去を実行する。ベリファイ回数がk回に到達し、依然消去ベリファイ不良の場合には、チャージポンプ回路の供給可能電流の範囲で消去電圧レベルをできるだけ高くして消去を実行する。この消去電圧レベルの調整においては、消去電圧を発生するチャージポンプ回路の電流供給能力をモニタして消去を実行する。したがって、単に消去パルス印加回数に応じて消去パルス幅およびパルス高さを調整する消去動作制御フローに比べて、より効率的に、消去電圧発生用チャージポンプ回路の電流供給能力を利用して、消去を行なうことができる。   In the erase operation shown in FIG. 29, erase is executed in units of erase pulse application until the number of verify times reaches a predetermined value k times. If the number of verify times reaches k times and the erase verify is still defective, erase is executed with the erase voltage level as high as possible within the current supplyable range of the charge pump circuit. In the adjustment of the erase voltage level, the current supply capability of the charge pump circuit that generates the erase voltage is monitored to execute the erase. Therefore, compared to the erase operation control flow that simply adjusts the erase pulse width and pulse height according to the number of erase pulse applications, the current supply capability of the erase voltage generating charge pump circuit is utilized more efficiently. Can be performed.

図30は、図29に示す消去動作を実行するための消去条件調整部36の構成を概略的に示す図である。図30においては、また、消去比較基準電圧Versを発生する比較基準電圧発生回路100の構成を併せて示す。この図30に示す消去条件調整部36においては、図26に示す構成におけるサイズカウント回路に代えて、EPUアドレスカウント回路133と、ベリファイカウント回路135とが設けられる。EPUアドレスカウント回路133は、各消去パルス印加期間毎に、消去パルス印加単位を指定するEPUアドレスを生成する。   FIG. 30 schematically shows a configuration of erase condition adjusting unit 36 for executing the erase operation shown in FIG. FIG. 30 also shows the configuration of comparison reference voltage generation circuit 100 that generates erase comparison reference voltage Vers. In the erase condition adjusting unit 36 shown in FIG. 30, an EPU address count circuit 133 and a verify count circuit 135 are provided in place of the size count circuit in the configuration shown in FIG. The EPU address count circuit 133 generates an EPU address that designates an erase pulse application unit for each erase pulse application period.

ベリファイカウント回路135は、このEPUアドレスカウント回路133のカウントアップ信号をカウントする。すなわち、このベリファイカウント回路135は、消去ブロックの最終の消去パルス印加単位に対する消去完了後、カウント値を更新する。消去ブロックの全領域に対する消去完了後に消去ベリファイが実行されるため、ベリファイカウント回路135は、消去ベリファイ回数をカウントする。   The verify count circuit 135 counts the count up signal of the EPU address count circuit 133. That is, the verify count circuit 135 updates the count value after completion of erasure for the last erase pulse application unit of the erase block. Since erase verify is executed after the erase of all areas of the erase block is completed, the verify count circuit 135 counts the number of times of erase verify.

このベリファイカウント回路135は、そのカウント値が所定値kに到達すると、制御信号VKaを活性状態に設定する。カウンタ120は、この制御信号VKaが非活性状態であり、ベリファイ回数が所定値k回に到達していない間、第1の制御信号CTL1が活性化されても、カウント動作が停止される。したがって、比較基準電圧発生回路100からの消去比較基準電圧Versは、電圧選択信号VSELに従って、初期設定値Vsetに対応する電圧に設定される。   When the count value reaches a predetermined value k, the verify count circuit 135 sets the control signal VKa to an active state. The counter 120 stops counting even if the first control signal CTL1 is activated while the control signal VKa is inactive and the number of verifications has not reached the predetermined value k times. Therefore, erase comparison reference voltage Vers from comparison reference voltage generation circuit 100 is set to a voltage corresponding to initial setting value Vset in accordance with voltage selection signal VSEL.

ベリファイカウント回路135のカウント値が所定値(k回)に到達すると、制御信号VKaが活性化され、カウンタ120がカウント動作可能となる。このカウンタ120は、制御信号VKaの活性化に応答してカウント値が1増分される。応じて、デコーダ114の電圧選択信号VSELが更新され、電圧レベルVersが1つ調整される。以後は、能力判定結果指示信号DETAの活性化をカウントして、カウンタ120のカウント値が更新される。   When the count value of the verify count circuit 135 reaches a predetermined value (k times), the control signal VKa is activated, and the counter 120 can perform the counting operation. The counter 120 is incremented by 1 in response to the activation of the control signal VKa. In response, the voltage selection signal VSEL of the decoder 114 is updated and the voltage level Vers is adjusted by one. Thereafter, the activation of the capability determination result instruction signal DETA is counted, and the count value of the counter 120 is updated.

この図30に示す構成を利用することにより、ベリファイ回数が所定値のk回に到達すると、実施の形態2と同様にして、この能力判定結果信号DETAに従ってカウンタ120がカウント動作を行ない、電圧選択信号VSELを調整して、消去電圧レベルを規定する信号Versのレベルを調整する。ベリファイ回数が所定値に到達後、消去電圧レベルを調整することにより、チャージポンプ回路の電流供給能力を最大限利用して消去を行なうことができる。   By using the configuration shown in FIG. 30, when the number of verification times reaches a predetermined value k times, the counter 120 performs the counting operation according to the capability determination result signal DETA in the same manner as in the second embodiment, and voltage selection is performed. The signal VSEL is adjusted to adjust the level of the signal Vers that defines the erase voltage level. After the number of verify times reaches a predetermined value, the erase voltage level is adjusted, whereby erasing can be performed using the current supply capability of the charge pump circuit to the maximum.

以上のように、この発明の実施の形態3に従えば、この消去ブロックの消去列に応じて消去条件の調整を選択的に実行している。これにより、消去時間を短縮することができ、また、消去電圧を発生するチャージポンプ回路の能力を十全に利用することができる。   As described above, according to the third embodiment of the present invention, the erase condition is selectively adjusted according to the erase column of this erase block. As a result, the erase time can be shortened, and the ability of the charge pump circuit for generating the erase voltage can be fully utilized.

この発明は、ホットキャリアを用いて消去を行なう不揮発性半導体記憶装置に対して適用することにより、消去時間を短縮して、チャージポンプ回路(消去電圧発生回路)の能力を十全に利用して効率的に消去を行なうことができる。   The present invention is applied to a nonvolatile semiconductor memory device that performs erasing using hot carriers, thereby shortening the erasing time and fully utilizing the capability of the charge pump circuit (erase voltage generating circuit). Erasing can be performed efficiently.

この不揮発性半導体記憶装置としては、個別装置であってもよく、またプロセッサなどに組込まれた混載メモリであってもよい。   This non-volatile semiconductor memory device may be an individual device or a mixed memory incorporated in a processor or the like.

また、メモリセルの構造としては、図1および図2に示す構造に限定されず、ホットキャリアを用いて消去を行う不揮発性メモリセル構造であれば、本発明は適用可能である。   The structure of the memory cell is not limited to the structure shown in FIGS. 1 and 2, and the present invention can be applied to any nonvolatile memory cell structure in which erasing is performed using hot carriers.

この発明の実施の形態1において利用される不揮発性メモリセルの断面構造を概略的に示す図である。1 is a diagram schematically showing a cross-sectional structure of a nonvolatile memory cell used in Embodiment 1 of the present invention. 図1に示す不揮発性メモリセルの電気的等価回路を示す図である。It is a figure which shows the electrical equivalent circuit of the non-volatile memory cell shown in FIG. この発明の実施の形態1に従う不揮発性半導体記憶装置の全体の構成を概略的に示す図である。1 schematically shows an entire configuration of a nonvolatile semiconductor memory device according to a first embodiment of the present invention. FIG. 図1に示すメモリマットの消去ブロックの配置を概略的に示す図である。FIG. 2 schematically shows an arrangement of erase blocks in the memory mat shown in FIG. 1. 図4に示す消去ブロック内の消去単位の配置を概略的に示す図である。FIG. 5 schematically shows an arrangement of erase units in the erase block shown in FIG. 4. 1つの消去単位メモリセルおよび周辺回路の配置を概略的に示す図である。FIG. 4 schematically shows an arrangement of one erase unit memory cell and a peripheral circuit. この発明の実施の形態1に従う不揮発性半導体記憶装置の消去動作を示すフロー図である。FIG. 7 is a flowchart showing an erase operation of the nonvolatile semiconductor memory device according to the first embodiment of the present invention. この発明の実施の形態1に従う不揮発性半導体記憶装置の消去シーケンスを概略的に示す図である。FIG. 6 schematically shows an erase sequence of the nonvolatile semiconductor memory device according to the first embodiment of the present invention. この発明の実施の形態1に従う不揮発性半導体記憶装置の消去シーケンスの別の例を概略的に示す図である。FIG. 12 schematically shows another example of the erase sequence of the nonvolatile semiconductor memory device according to the first embodiment of the present invention. この発明の実施の形態1に従う不揮発性半導体記憶装置の消去シーケンスのさらに別の例を示す図である。It is a figure which shows another example of the erase sequence of the non-volatile semiconductor memory device according to Embodiment 1 of this invention. この発明の実施の形態1に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。1 schematically shows a configuration of a main part of a nonvolatile semiconductor memory device according to a first embodiment of the present invention. FIG. 図11に示す回路の動作を示すタイミング図である。FIG. 12 is a timing diagram illustrating an operation of the circuit illustrated in FIG. 11. 図11に示す回路の動作を示すタイミング図である。FIG. 12 is a timing diagram illustrating an operation of the circuit illustrated in FIG. 11. 図1に示す電圧レベル検知回路の変更例の構成を示す図である。It is a figure which shows the structure of the example of a change of the voltage level detection circuit shown in FIG. 図3に示す消去条件調整部の構成の一例を概略的に示す図である。FIG. 4 is a diagram schematically illustrating an example of a configuration of an erasing condition adjustment unit illustrated in FIG. 3. (A)および(B)は、図15に示す消去条件調整部のアドレスビットおよび消去パルス印加領域の構成を概略的に示す図である。(A) and (B) are diagrams schematically showing configurations of address bits and erase pulse application regions of the erase condition adjusting unit shown in FIG. (A)および(B)は、図15に示す消去条件調整部の生成する消去パルス印加領域アドレスおよび消去パルス印加領域の配置をそれぞれ概略的に示す図である。(A) and (B) are diagrams schematically showing the arrangement of erase pulse application region addresses and erase pulse application regions generated by the erase condition adjusting unit shown in FIG. (A)および(B)は、図15に示す消去条件調整部の生成するアドレスビットおよび消去パルス印加領域の配置を概略的に示す図である。(A) and (B) are diagrams schematically showing the arrangement of address bits and erase pulse application regions generated by the erase condition adjusting unit shown in FIG. (A)および(B)は、それぞれ、図15に示す消去条件調整部の生成する消去パルス印加領域アドレスおよび消去パルス印加領域の配置を概略的に示す図である。(A) and (B) are diagrams schematically showing the arrangement of erase pulse application area addresses and erase pulse application areas generated by the erase condition adjusting section shown in FIG. 15, respectively. この発明の実施の形態1に従う不揮発性半導体記憶装置の変更例の要部の構成を概略的に示す図である。FIG. 7 schematically shows a configuration of a main part of a modification of the nonvolatile semiconductor memory device according to the first embodiment of the present invention. この発明の実施の形態2に従う不揮発性半導体記憶装置の消去動作を示すフロー図である。FIG. 12 is a flowchart showing an erase operation of the nonvolatile semiconductor memory device according to the second embodiment of the present invention. この発明の実施の形態2に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。It is a figure which shows roughly the structure of the principal part of the non-volatile semiconductor memory device according to Embodiment 2 of this invention. 図22に示す回路の動作を示すタイミング図である。FIG. 23 is a timing chart showing an operation of the circuit shown in FIG. 22. 図22に示す比較基準電圧発生回路および消去条件調整部の構成を概略的に示す図である。FIG. 23 is a diagram schematically showing configurations of a comparison reference voltage generation circuit and an erasing condition adjustment unit shown in FIG. 22. この発明の実施の形態3に従う不揮発性半導体記憶装置の消去動作を示すフロー図である。FIG. 12 is a flowchart showing an erase operation of a nonvolatile semiconductor memory device according to a third embodiment of the present invention. この発明の実施の形態3に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。It is a figure which shows roughly the structure of the principal part of the non-volatile semiconductor memory device according to Embodiment 3 of this invention. この発明の実施の形態3の変更例1に従う不揮発性半導体記憶装置の消去動作を示すフロー図である。FIG. 16 is a flowchart showing an erase operation of a nonvolatile semiconductor memory device according to a first modification of the third embodiment of the present invention. 図27に示す消去動作を実現するために設けられる不揮発性半導体記憶装置の要部の構成を概略的に示す図である。FIG. 28 is a diagram schematically showing a configuration of a main part of a nonvolatile semiconductor memory device provided for realizing the erase operation shown in FIG. 27. この発明の実施の形態3の変更例2に従う不揮発性半導体記憶装置の消去動作を示すフロー図である。FIG. 16 is a flowchart showing an erase operation of a nonvolatile semiconductor memory device according to a second modification of the third embodiment of the present invention. この発明の実施の形態3の変更例2の不揮発性半導体記憶装置の要部の構成を概略的に示す図である。It is a figure which shows roughly the structure of the principal part of the non-volatile semiconductor memory device of the modification 2 of Embodiment 3 of this invention.

符号の説明Explanation of symbols

ST 選択トランジスタ、MT メモリトランジスタ、CG 選択ゲート線、MG メモリゲート線、BL ビット線、SL ソース線、10 メモリマット、14 Xデコーダ、16 Yデコーダ、18 Yゲート、20 制御論理部、22 ライトドライバ、24 センスアンプ、26 I/Oバッファ、30 内部電圧発生回路、32 電圧レベル検知回路、34 供給能力判定回路、36 消去条件調整部、EV1−EVn 消去ブロック、EPU1−EPUm 消去パルス印加単位、40a,40b 選択ゲートドライブ回路、42a,42b メモリゲートドライブ回路、44a ソース線ドライブ回路、60 発振回路、62 チャージポンプ回路、72 比較回路、74 比較基準電圧発生回路、80 バッファ、82 カウンタ、90 8ビットカウンタ、92 櫛型配線、92a−92g 分岐配線、94 タイミング制御回路、96 シフトセレクタ、100 比較基準電圧発生回路、102 カウンタ、114 デコーダ、116 カウンタ、110 定電流源、112 可変抵抗器、120 カウンタ、122 サイズカウント回路、130 ベリファイカウント回路、133 EPアドレスカウント回路、135 ベリファイカウント回路。   ST selection transistor, MT memory transistor, CG selection gate line, MG memory gate line, BL bit line, SL source line, 10 memory mat, 14 X decoder, 16 Y decoder, 18 Y gate, 20 control logic unit, 22 write driver , 24 sense amplifiers, 26 I / O buffer, 30 internal voltage generation circuit, 32 voltage level detection circuit, 34 supply capacity determination circuit, 36 erase condition adjustment unit, EV1-EVn erase block, EPU1-EPUm erase pulse application unit, 40a 40b selection gate drive circuit, 42a, 42b memory gate drive circuit, 44a source line drive circuit, 60 oscillation circuit, 62 charge pump circuit, 72 comparison circuit, 74 comparison reference voltage generation circuit, 80 buffer, 82 counter, 90 8-bit Counter, 92 Comb wiring, 92a-92g Branch wiring, 94 Timing control circuit, 96 Shift selector, 100 Comparison reference voltage generation circuit, 102 Counter, 114 Decoder, 116 Counter, 110 Constant current source, 112 Variable resistor, 120 Counter 122 size count circuit, 130 verify count circuit, 133 EP address count circuit, 135 verify count circuit.

Claims (8)

各々が複数の不揮発性メモリセルを有する複数の消去パルス印加単位に各々が分割される複数の消去ブロックを有するメモリアレイ、
消去動作時、消去電圧を生成する消去電圧発生回路、
消去コマンドに従って、指定された消去ブロックのメモリセルに前記消去電圧を印加し、前記指定された消去ブロックのメモリセルを消去状態にするための消去制御回路、および
前記消去電圧発生回路の出力する消去電圧の電圧レベルを前記指定された消去ブロックのメモリセルへの前記消去電圧の印加期間中に検出し、該検出結果に従って前記指定された消去ブロックの消去条件を調整する消去条件検出調整回路を備える、不揮発性半導体記憶装置。
A memory array having a plurality of erase blocks each divided into a plurality of erase pulse application units each having a plurality of nonvolatile memory cells;
Erase voltage generation circuit for generating erase voltage during erase operation,
An erase control circuit for applying the erase voltage to a memory cell of a designated erase block in accordance with an erase command to bring the memory cell of the designated erase block into an erased state, and an erase output from the erase voltage generating circuit An erasing condition detection adjustment circuit for detecting a voltage level of the voltage during application of the erasing voltage to the memory cell of the designated erase block and adjusting an erase condition of the designated erase block according to the detection result; Nonvolatile semiconductor memory device.
前記消去条件は、前記指定された消去ブロックにおいて消去が並行して実行される消去パルス印加単位の数である、請求項1に記載の不揮発性半導体記憶装置。   The nonvolatile semiconductor memory device according to claim 1, wherein the erase condition is the number of erase pulse application units in which erase is executed in parallel in the designated erase block. 前記消去条件は、前記消去電圧の電圧レベルである、請求項1に記載の不揮発性半導体記憶装置。   The nonvolatile semiconductor memory device according to claim 1, wherein the erase condition is a voltage level of the erase voltage. 前記消去条件検出調整回路は、所定回数初期設定された条件で消去を実行した後に前記消去電圧の電圧レベルに従って前記消去条件の調整を行なう、請求項1記載の不揮発性半導体記憶装置。   2. The nonvolatile semiconductor memory device according to claim 1, wherein said erasing condition detection adjusting circuit adjusts said erasing condition according to a voltage level of said erasing voltage after executing erasing under a condition initialized a predetermined number of times. 前記消去条件検出調整回路は、予め消去パルス印加単位に対して割当てられた消去時間を分割し、該分割された消去時間毎に消去電圧レベルに応じて消去条件を調整する、請求項1記載の不揮発性半導体記憶装置。   The erasing condition detection adjusting circuit divides an erasing time previously assigned to an erasing pulse application unit, and adjusts an erasing condition according to an erasing voltage level for each of the divided erasing times. Nonvolatile semiconductor memory device. 前記消去電圧発生回路は、第1の活性化信号の活性化時イネーブルされて前記消去電圧を生成し、
前記消去条件検出調整回路は、
前記消去電圧の電圧レベルを検出し、該検出結果に従って前記消去電圧発生回路の消去電圧生成動作を活性/非活性化する第2の活性化信号を生成する電圧レベル検知回路と、
前記第2の活性化信号の活性化/非活性化に従って前記消去条件を調整するか否かを示す能力判定結果指示信号を生成する能力判定回路と、
前記能力判定結果指示信号に従って前記消去条件を調整する消去条件調整部とを備える、請求項1記載の不揮発性半導体記憶装置。
The erase voltage generating circuit is enabled when the first activation signal is activated to generate the erase voltage,
The erasing condition detection adjusting circuit is
A voltage level detection circuit for detecting a voltage level of the erase voltage and generating a second activation signal for activating / deactivating the erase voltage generation operation of the erase voltage generation circuit according to the detection result;
A capability determination circuit that generates a capability determination result instruction signal indicating whether or not to adjust the erasure condition according to activation / deactivation of the second activation signal;
The nonvolatile semiconductor memory device according to claim 1, further comprising: an erasing condition adjustment unit that adjusts the erasing condition according to the capability determination result instruction signal.
前記消去条件検出調整回路は、さらに、
前記指定された消去ブロック全体に対する消去電圧印加回数をカウントし、該カウント値が所定値に到達するまで、前記能力判定結果指示信号に従う消去条件調整を停止させる回路を備える、請求項6記載の不揮発性半導体記憶装置。
The erasing condition detection adjustment circuit further includes:
The nonvolatile memory according to claim 6, further comprising a circuit that counts the number of times of erasing voltage application to the entire designated erasing block and stops erasing condition adjustment according to the capability determination result instruction signal until the count value reaches a predetermined value. Semiconductor memory device.
各前記メモリセルは、前記消去電圧の印加時に、バンド間トンネル現象により電荷を流すことにより消去状態に設定される、請求項1記載の不揮発性半導体記憶装置。2. The nonvolatile semiconductor memory device according to claim 1, wherein each of the memory cells is set to an erased state by flowing an electric charge by a band-to-band tunnel phenomenon when the erase voltage is applied.
JP2008250471A 2008-09-29 2008-09-29 Nonvolatile semiconductor memory device Expired - Fee Related JP5217848B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008250471A JP5217848B2 (en) 2008-09-29 2008-09-29 Nonvolatile semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008250471A JP5217848B2 (en) 2008-09-29 2008-09-29 Nonvolatile semiconductor memory device

Publications (2)

Publication Number Publication Date
JP2010080031A JP2010080031A (en) 2010-04-08
JP5217848B2 true JP5217848B2 (en) 2013-06-19

Family

ID=42210270

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008250471A Expired - Fee Related JP5217848B2 (en) 2008-09-29 2008-09-29 Nonvolatile semiconductor memory device

Country Status (1)

Country Link
JP (1) JP5217848B2 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103858349B (en) * 2011-10-11 2016-11-09 瑞萨电子株式会社 Semiconductor device

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61166178A (en) * 1985-01-18 1986-07-26 Mitsubishi Electric Corp Semiconductor device
JPS61166177A (en) * 1985-01-18 1986-07-26 Mitsubishi Electric Corp Semiconductor device
JPS61166159A (en) * 1985-01-18 1986-07-26 Mitsubishi Electric Corp Semiconductor device
JPS6224499A (en) * 1985-07-24 1987-02-02 Mitsubishi Electric Corp Semiconductor device
JPS6233397A (en) * 1985-08-05 1987-02-13 Mitsubishi Electric Corp Semiconductor device
JPH03181095A (en) * 1989-12-08 1991-08-07 Hitachi Ltd Non-volatile semiconductor memory device
JPH06131889A (en) * 1992-10-14 1994-05-13 Toshiba Corp Semiconductor filing device
KR0142368B1 (en) * 1994-09-09 1998-07-15 김광호 Automatic programming dircuit for nonvolatile semiconductor memory
KR0185611B1 (en) * 1995-12-11 1999-04-15 김광호 High voltage level optimization circuit of eeprom and its method
JPH10241388A (en) * 1996-12-29 1998-09-11 Sony Corp Voltage supply circuit and semiconductor nonvolatile storage device
JP3156636B2 (en) * 1997-05-30 2001-04-16 日本電気株式会社 Nonvolatile semiconductor memory device
JP3488631B2 (en) * 1998-04-24 2004-01-19 株式会社東芝 Semiconductor storage device
JP3905979B2 (en) * 1998-06-03 2007-04-18 株式会社東芝 Nonvolatile semiconductor memory
JP2000123584A (en) * 1998-10-19 2000-04-28 Hitachi Ltd Nonvolatile semiconductor memory and semiconductor integrated circuit incorporating it
JP2003199329A (en) * 2001-12-28 2003-07-11 Iwate Toshiba Electronics Co Ltd Semiconductor integrated circuit
JP4124692B2 (en) * 2003-04-25 2008-07-23 シャープ株式会社 Nonvolatile semiconductor memory device
JP4545423B2 (en) * 2003-12-09 2010-09-15 ルネサスエレクトロニクス株式会社 Semiconductor device
JP4170261B2 (en) * 2004-06-07 2008-10-22 Necエレクトロニクス株式会社 Nonvolatile semiconductor memory device and data writing or erasing method thereof
JP2006031821A (en) * 2004-07-16 2006-02-02 Sharp Corp Nonvolatile semiconductor memory
JP2006202412A (en) * 2005-01-20 2006-08-03 Sharp Corp Semiconductor storage device
JP4846314B2 (en) * 2005-09-22 2011-12-28 株式会社東芝 Semiconductor memory device

Also Published As

Publication number Publication date
JP2010080031A (en) 2010-04-08

Similar Documents

Publication Publication Date Title
KR100566848B1 (en) Non-volatile semiconductor memory device allowing efficient programming operation and erasing operation in short period of time
KR100764053B1 (en) Flash memory device and program method thereof
KR100888844B1 (en) Flash memory device capable of improving program performance and program method thereof
KR100632940B1 (en) Non-volatile semiconductor memory device capable of changing program cycle time
US7379346B2 (en) Erase inhibit in non-volatile memories
KR100673027B1 (en) Non-volatile memory device capable of compensating read margin reduced due to hot temperature stress
KR100322470B1 (en) High-density nor-type flash memory device and a programming method thereof
KR100769866B1 (en) Semiconductor memory which has reduced fluctuation of writing speed
JP4870409B2 (en) Nonvolatile memory device and program method thereof
KR100672984B1 (en) Flash memory device capable of reducing program time
JPH07249294A (en) Device having semiconductor integrated circuit
US7372747B2 (en) Flash memory device and voltage generating circuit for the same
JP2014010875A (en) Semiconductor memory device
JP3974778B2 (en) Nonvolatile semiconductor memory device and data erasing method thereof
JPH10228784A (en) Non-volatile semiconductor memory
JP5829337B2 (en) Semiconductor device
JP2004046991A (en) Method for adjusting threshold voltage of nonvolatile semiconductor memory and nonvolatile semiconductor memory
JP2005122841A (en) Nonvolatile semiconductor memory device
KR20070028656A (en) Flash memory device capable of reducing erase time
KR100645051B1 (en) Non-volatile memory device with suspend/resume functions of program execute period based on bit line voltage and program method thereof
JP5217848B2 (en) Nonvolatile semiconductor memory device
JP2007524178A (en) Nonvolatile memory source control operations
KR100572332B1 (en) Non-volatile memory device and program method thereof
KR100338549B1 (en) High-density nor-type flash memory device and a programming method thereof
JP2008130182A (en) Nonvolatile semiconductor memory device

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20100602

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110331

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20121011

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121016

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121207

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130205

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130218

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160315

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees