JPH10228784A - Non-volatile semiconductor memory - Google Patents

Non-volatile semiconductor memory

Info

Publication number
JPH10228784A
JPH10228784A JP2767097A JP2767097A JPH10228784A JP H10228784 A JPH10228784 A JP H10228784A JP 2767097 A JP2767097 A JP 2767097A JP 2767097 A JP2767097 A JP 2767097A JP H10228784 A JPH10228784 A JP H10228784A
Authority
JP
Grant status
Application
Patent type
Prior art keywords
voltage
operation
semiconductor memory
memory device
high voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2767097A
Other languages
Japanese (ja)
Inventor
Takashi Hayasaka
隆 早坂
Original Assignee
Mitsubishi Electric Corp
三菱電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date

Links

Abstract

PROBLEM TO BE SOLVED: To provide a non-volatile semiconductor memory which can control more efficiently threshold value distribution of a memory cell.
SOLUTION: In a verifying operation of a flash memory, plural different verifying levels are generated, and pulse voltage for writing or erasing operation are generated plural times until voltage exceeds a verifying level. Threshold value distribution is varied at high speed using high verifying voltage, and threshold values distribution is narrowed using low verifying voltage. For example, pulse voltage applied to a memory cell is made to have a constant voltage value, and a pulse width is generated by increasing it with a power. Also, pulse width is made constant, and a voltage value is generated by increasing it with a power. Or, the same verifying function is achieved by making the sensitivity of a sense amplifier variable.
COPYRIGHT: (C)1998,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】この発明は、電気的に書き込みや消去をおこなうフラッシュメモリなどの不揮発性半導体記憶装置に関するものである。 TECHNICAL FIELD The present invention relates to a nonvolatile semiconductor memory device such as a flash memory carries out electrically writing and erasing.

【0002】 [0002]

【従来の技術】電気的に書き込みや消去をおこなうフラッシュメモリなどの不揮発性半導体記憶装置は、高電圧をメモリセルに印加することで、フローティングゲートに電子を注入したり、注入された電子を引き抜いたりして、そのメモリセルのしきい値V thを変化させ、情報" BACKGROUND ART nonvolatile semiconductor memory device such as a flash memory carries out electrically writing and erasing, by applying a high voltage to the memory cell, or to inject electrons into the floating gate, withdrawing the injected electrons and or, to change the threshold V th of the memory cell, information "
1"、"0"を記憶する。たとえば、DINOR型フラッシュメモリにおいて、"0"状態は、フローティングゲートから電子を抜いた状態、すなわち、しきい値が低い状態であり、NOR型フラッシュメモリにおいて、"0"状態は、フローティングゲートから電子を注入した状態、 1 "," "storing. For example, in the DINOR type flash memory," 0 0 "state, the state in which remove the electrons from the floating gate, i.e., the threshold is low, the NOR type flash memory, "0" state, a state in which electrons are injected from the floating gate,
すなわち、しきい値が高い状態となっている。 In other words, it has become a high threshold value state. また、" Also,"
1"状態は、これとは逆の状態となる。このように、書き込みや消去の方法により、各状態が異なっている。しきい値は、規格に定められた値をとらねばならない。ベリファイ動作とは、内部で発生された基準電圧(ベリファイ電位)を用いて、その電圧で読み出したときに希望する期待値のデータになっているかを検証する動作をいう。ある値までメモリセルのしきい値を変化させるには、高電圧の印加と、その高電圧により発生された基準電圧を用いたベリファイ動作を、期待するデータになるまで繰り返す。 1 "state, the opposite state to this. Thus, by the method of writing or erasing, each state is different. Threshold, must take the value defined in the standard. Verify operation and uses the internally generated reference voltage (verify voltage), it means an operation for verifying whether set to the data of the expected value desired when read in its voltage. threshold of the memory cell to a certain value to change the value, and applying a high voltage is repeated until the high voltage verify operation using the generated reference voltage by becomes the data to be expected.

【0003】 [0003]

【発明が解決しようとする課題】不揮発性半導体記憶装置において、書き込みと消去の時のしきい値の分布は、 In [0007] the non-volatile semiconductor memory device, the distribution of the threshold when the programming and erasing,
高電圧の印加の方法で決まり、通常0.5〜1.0Vぐらいの幅になる。 Determined by the application of high voltage method of, and the width of about normal 0.5~1.0V. 今後、電源電圧が1.8Vなどに低下していくと、しきい値分布の下限側が. In the future, when the power supply voltage is lowered such as 1.8V, the lower limit of the threshold voltage distribution. 0.5〜1.0Vぐらいまで下がってしまい、読み出しのアクセス時間が遅くなることや、その下がり過ぎたビットにより同一ビット線上にあるメモリセルが実際よりしきい値が低く見えてしまい、それ以上下がらなくなってしまうことといった不具合が生じやすくなる。 Will be down to about 0.5~1.0V, reading and that the access time is late, will be seen lower threshold than the memory cell is actually on the same bit line by its was too low bit, more problems such as that no longer fall is likely to occur. このため、しきい値分布を狭くする必要や、分布の下限を上げる必要がある。 Therefore, and necessary to narrow the threshold distribution, it is necessary to increase the lower limit of the distribution. また、1つのメモリセルに"1"と"0"の2値だけでなく多くの情報を持たせる多値化の要求があるが、この場合も、複数のしきい値分布を設けるので、しきい値分布の狭帯化が必要になってくる。 Further, there is a demand for multilevel to have a lot of information not only two values ​​of "1" and "0" into one memory cell, in this case, since the provision of a plurality of threshold distribution, the teeth narrowing of the threshold distribution becomes necessary. しきい値分布の狭帯化のためには、1回の高電圧印加でしきい値が変化する量を小さくするような電圧または時間を設定すればよいと考えられる。 For narrowing the threshold distribution it is believed to be set to voltage or time, such as to reduce the amount the threshold is changed in one of the high voltage application. しかし、この方法は、その分よけいに印加パルス数が増えてしまうため、動作時間が大幅に増加するという問題点がある。 However, since this method would correspondingly superfluous applied pulse number is increased, there is a problem that operating time is greatly increased. また、書き込みと消去を繰り返していると、メモリセルのしきい値が分布からはずれて0. In addition, when are repeated writing and erasing, the threshold voltage of the memory cell is out of the distribution 0.
5V以下まで下がり過ぎてしまうセルが偶発的に発生する。 Cells become too low to 5V or less accidentally occur. この現象により、低電源電圧動作化していくときと同じような不具合がひきおこされる。 This phenomenon similar problem as when going to a low power supply voltage operation is caused.

【0004】本発明の目的は、メモリセルのしきい値分布をより効率的に制御できる不揮発性半導体記憶装置を提供することである。 An object of the present invention is to provide a nonvolatile semiconductor memory device and more efficiently control the threshold voltage distribution of the memory cell.

【0005】 [0005]

【課題を解決するための手段】この発明に係る不揮発性半導体記憶装置は、外部から入力されるアドレス信号をデコードして行の選択を行なう第1のデコーダと、外部から入力されるアドレス信号をデコードして列の選択を行なう第2のデコーダと、行及び列の方向に配列され上記の第1と第2のデコーダの出力に基づいて外部からの情報を電気的に書き込みまたは消去される複数のメモリセルからなるメモリアレイと、メモリセルに記憶した情報が所定の状態であるかを判定するセンスアンプと、電源電圧と異なる電圧を発生する高電圧発生回路と、第1 Means for Solving the Problems] nonvolatile semiconductor memory device according to the present invention includes a first decoder which decodes the address signal input from the outside to select a row, an address signal input from the outside a plurality of electrically writing or erasing information from the outside on the basis of decodes a second decoder for selecting a column, the output of the row and are arranged in the direction of the column first said and second decoder a memory array of memory cells, a sense amplifier determines whether information stored in the memory cell is in a predetermined state, a high voltage generating circuit for generating a supply voltage different from the voltage, the first
と第2のデコーダと高電圧発生回路の動作を制御する制御回路とを備える。 When a control circuit for controlling the operation of the second decoder and the high voltage generating circuit. この制御回路は、ベリファイ動作において、高電圧発生回路に、複数の異なるベリファイ電位を発生させ、ベリファイ電位を越えるまでメモリセルの書き込みまたは消去の動作のためのパルス電圧を複数回発生させる。 The control circuit, in the verify operation, the high voltage generating circuit, to generate a plurality of different verification potential, a plurality of times to generate a pulse voltage for the operation of writing or erasing of the memory cells to over verify potential. また、この発明に係る不揮発性半導体記憶装置において、上記の制御回路は、上記の高電圧発生回路に、第1のベリファイ電位を、第2のベリファイ電位より高く発生させる。 In the nonvolatile semiconductor memory device according to the present invention, the control circuit, the high voltage generating circuit described above, the first verify potential, higher is generated from the second verify potential. また、この発明に係る不揮発性半導体記憶装置において、上記の制御回路は、上記の高電圧発生回路に、同じベリファイ電位でのメモリセルのしきい値の変動分を変える複数回のパルス電圧を発生させる。 In the nonvolatile semiconductor memory device according to the present invention, the control circuit, the high voltage generating circuit described above, generating a plurality of pulse voltages changing the variation of the threshold voltage of the memory cell at the same verify potential make. また、この発明に係る不揮発性半導体記憶装置において、上記の制御回路は、上記の高電圧発生回路に、 In the nonvolatile semiconductor memory device according to the present invention, the control circuit, the high voltage generating circuit described above,
ベリファイ動作においてメモリセルに印加するパルス電圧を、パルス幅を一定とし、電圧値を増加させて発生させ、第1のベリファイ電位での電圧値の増加分を、第2 The pulse voltage applied to the memory cell in the verify operation, the pulse width is constant, is generated by increasing the voltage value, the increase of the voltage value at the first verify potential, the second
のベリファイ電位での増加分より大きくする。 Larger than in the verify potential increase of. また、この発明に係る不揮発性半導体記憶装置において、上記の制御回路は、上記の高電圧発生回路に、ベリファイ動作においてメモリセルに印加するパルス電圧を、電圧値を一定とし、パルス幅を増加させて発生させ、第1のベリファイ電位でのパルス幅の増加分を、第2のベリファイ電位での増加分より大きくする。 In the nonvolatile semiconductor memory device according to the present invention, the control circuit, the high voltage generating circuit described above, a pulse voltage applied to the memory cell in the verify operation, a constant voltage value, increasing the pulse width generates Te, the increase in the pulse width in the first verify potential, greater than the increase in the second verify potential. また、この発明に係る不揮発性半導体記憶装置は、外部から入力されるアドレス信号をデコードして行の選択を行なう第1のデコーダと、外部から入力されるアドレス信号をデコードして列の選択を行なう第2のデコーダと、行及び列の方向に配列され上記の第1と第2のデコーダの出力に基づいて外部からの情報を電気的に書き込みまたは消去される複数のメモリセルからなるメモリアレイと、これらのメモリセルに記憶した情報が所定の状態であるかを判定するセンスアンプと、電源電圧と異なる電圧を発生する高電圧発生回路と、第1と第2のデコーダと高電圧発生回路の動作を制御する制御回路とを備え、上記のセンスアンプは、センスアンプの感度が変更可能である。 The nonvolatile semiconductor memory device according to the present invention includes a first decoder which decodes the address signal input from the outside to select a row, the decoding the address signal input from external selection of column memory array of the second decoder and the row and column a plurality of memory cells which are electrically write or erase information from the outside on the basis of being arranged in a direction first the and the output of the second decoder performing When a sense amplifier determines whether information stored in these memory cells is in a predetermined state, a high voltage generating circuit for generating a supply voltage different from the voltage, the first and second decoders and high voltage generating circuit and a control circuit for controlling the operation, said sense amplifier, the sensitivity of the sense amplifier can be changed. また、この発明に係る不揮発性半導体記憶装置において、上記のセンスアンプは、感度の異なるトランジスタが並列に接続されてなる。 In the nonvolatile semiconductor memory device according to the present invention, the sense amplifier, transistors having different sensitivities, which are connected in parallel.

【0006】 [0006]

【発明の実施の形態】以下、添付の図面を参照して本発明の実施形態について説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, embodiments will be described the present invention with reference to the accompanying drawings. 実施の形態1 図1は、本発明に係る半導体記憶装置の1実施の形態であるフラッシュメモリの全体の構成を示す。 First Embodiment FIG. 1 shows the overall configuration of a flash memory is one embodiment of a semiconductor memory device according to the present invention. 複数のメモリセルのマトリクスからなるメモリアレイ2の周辺に、 Around the memory array 2 consisting of a matrix of a plurality of memory cells,
マトリクスの行と列を選択するためのXデコーダ4とY X decoder 4 and Y for selecting a row and column of the matrix
デコーダ6とが設けられる。 A decoder 6 is provided. また、データ入力用の書込回路8とデータ出力用のセンスアンプ10がメモリアレイ2にYデコーダ6を介して接続される。 The writing circuit 8 and sense amplifier 10 for data output for data input is connected via a Y decoder 6 to the memory array 2. 制御回路12 Control circuit 12
は、外部から各種制御信号を受けて、メモリ内部を制御するための各種の制御信号を発生する。 Receives various control signals from the outside, generates various control signals for controlling the internal memory. たとえば、制御回路12は、カウンタを備え、Xデコーダ4とYデコーダ6にアドレス信号を供給する。 For example, the control circuit 12 includes a counter supplies an address signal to the X decoder 4 and the Y-decoder 6. 高電圧発生回路14 High-voltage generation circuit 14
は、内部降圧回路であり、制御回路12から受け取った制御信号に基づき、内蔵するレジスタにデータを格納し、レジスタに与えられたデータに基づき、外部から供給された電源電圧V ccとは異なる種々の電圧を発生する。 Is an internal step-down circuit, based on the control signal received from the control circuit 12, and stores the data in a built-in register, on the basis of the data given in the register is different from the power supply voltage V cc supplied from outside various to generate a voltage. この高電圧発生回路14は、ベリファイ動作用のベリファイ電位をも発生する。 The high voltage generating circuit 14 also generates a verify voltage for the verify operation. ここで、制御回路12からレジスタに与えられたデータによりベリファイ電位の電圧値または時間を変化させる。 Here, changing the voltage value or the time of the verify potential by data supplied from the control circuit 12 to the register. 発生されたベリファイ電位はXデコーダ4とYデコーダ6に出力される。 Verify potential generated is output to the X decoder 4 and the Y-decoder 6. センスアンプ10は、ベリファイ動作のため、メモリセルから読み出した信号を制御回路12にも出力する。 The sense amplifier 10, since the verify operation, also outputs a signal read from the memory cell to the control circuit 12.

【0007】図2と図3は、DINOR型フラッシュメモリのメモリセルにおける書き込み/消去の動作における電子の動きを図式的に示す。 [0007] Figure 2 and Figure 3 shows diagrammatically the movement of electrons in the operation of the writing / erasing in the memory cell of the DINOR type flash memory. 図2と図3は、図1に示すメモリアレイ2を構成する1つのメモリセルの図式的な断面を示す。 2 and 3 show a schematic cross section of one memory cell constituting the memory array 2 shown in FIG. 各メモリセルは、半導体基板40の上に形成されたソース拡散領域42とドレーン拡散領域4 Each memory cell has a source diffusion region 42 and the drain diffusion region 4 formed on the semiconductor substrate 40
4、フローティングゲート46、コントロールゲート4 4, floating gate 46, the control gate 4
8を備える。 Equipped with a 8. メモリセルの周囲の回路との接続は従来と同様である。 Connection with the surrounding circuitry of a memory cell is the same as the conventional. コントロールゲート48はワード線に接続され、ワード線は、Xデコーダ4に接続される。 Control gate 48 is connected to a word line, the word line is connected to the X decoder 4. ドレーン領域44はビット線に接続され、ビット線は、Yデコーダ6の出力がそのゲートに入力されるYゲートトランジスタを介してI/O線に接続され、I/O線にはセンスアンプ10と書込回路8が接続される。 Drain region 44 is connected to the bit line, bit line, via the Y gate transistor output of the Y decoder 6 is input to the gate is connected to the I / O lines, a sense amplifier 10 to the I / O lines write circuit 8 is connected. ソース線はソース線スイッチに接続される。 The source line is connected to a source line switch. 図2に示すように、書き込み時には、フローティングゲート46からドレーン拡散領域44に電子(e - )が移動され、図3に示すように、消去時には、基板40からフローティングゲート4 As shown in FIG. 2, at the time of writing, electrons from the floating gate 46 to the drain diffusion region 44 (e -) are moved, as shown in FIG. 3, at the time of erasing, the floating gate 4 from the substrate 40
6に電子が移動される。 6 electrons are moved to.

【0008】図4は、DINOR型フラッシュメモリにおける制御回路12による書き込み/消去動作のプログラムの基本的なフローを示す。 [0008] Figure 4 shows a basic flow of the program of the writing / erasing operation by the control circuit 12 in the DINOR type flash memory. ここで、複数の異なるベリファイ電位を用いて、書き込みまたは消去の動作を複数回おこなう。 Here, by using a plurality of different verification potential, performed a plurality of times the operation of write or erase. 第1の動作では、高電圧発生回路14により発生される第1のベリファイ電位は、第2の動作で発生される第2のベリファイ電位より高い。 In the first operation, the first verify potential generated by the high voltage generating circuit 14 is higher than the second verify potential generated by the second operation. それぞれのベリファイ電位に対して、次に説明するように、異なる高電圧をメモリセルに順次印加する。 For each verify voltage, as described below, sequentially applying different high voltages to the memory cell. ベリファイコマンドが入力されると(ステップS10)、まず第1の動作として、従来と同様、または、従来よりも大きい変化分でしきい値が変動するような電圧および時間の設定をおこなう(ステップS12)。 If the verification command is input (step S10), and as a first operation First, similarly to the conventional, or, to set the voltage and time as a threshold fluctuates than conventional large variation (step S12 ). 次に、その設定された電圧を印加し(ステップS14)、その高電圧を印加したセルに対してベリファイ電位を従来より高くした第1ベリファイ電位をワード線電位として設定し(ステップS1 Then, by applying the set voltage (step S14), and sets the first verify potential was higher than the conventional a verify potential to the cell of applying the high voltage as the word line potential (step S1
6)、読み出しを行い、読み出されたデータが期待された値となっているかどうかを判定する(ステップS1 6) reads, the read data is judged whether it is the expected value (step S1
8)。 8). このとき、期待値になっていないセルがある場合には(ステップS20でNO)、ステップS12に戻り、再度高電圧をメモリセルに印加し、第1のベリファイ電位によるベリファイ動作を繰り返す。 At this time, if there is a cell not in the expected value (NO at step S20), the process returns to step S12, a high voltage is applied to the memory cell again, and repeats the verification operation according to the first verify potential. この一連の動作を、高電圧を印加したメモリセルすべてについてベリファイ動作による判定が期待値になるまで行い、すべてのメモリセルのしきい値が期待値になれば(ステップS This series of operations for all memory cells by applying a high voltage is performed until the determination by the verification operation is expected, the threshold value of all the memory cells if the expected value (Step S
20でYES)、次の第2の動作に移る。 In 20 YES), it proceeds to the subsequent second operation. 第2の動作として、まず、第2の動作に対応する電圧および時間の設定をおこなう(ステップS22)。 As a second operation, first, the setting of the voltage and time corresponding to the second operation (Step S22). 次に、その設定された電圧を印加し(ステップS24)、その高電圧を印加したセルに対してベリファイ電位を従来より高くした第2ベリファイ電位をワード線電位として設定し(ステップS26)、読み出しを行い、読み出されたデータが期待された値となっているかどうかを判定する(ステップS28)。 Then, by applying the set voltage (step S24), and sets the second verify potential was higher than the conventional a verify potential to the cell of applying the high voltage as the word line potential (step S26), reads It was carried out to determine whether the read data is in the expected value (step S28). 第2のベリファイ電位は、第1のベリファイ電位より低い。 Second verify potential is lower than the first verify potential. また、第2の動作では、高電圧印加用の電位と時間を、第1の動作におけるよりもしきい値の変化分を小さくして設定する。 In the second operation, the potential and time for high voltage application, is set to reduce the variation in the threshold than in the first operation. このとき、期待値になっていないセルがある場合には(ステップS30でNO)、 At this time, if there is a cell not in the expected value (NO at step S30),
ステップS22に戻り、再度高電圧をメモリセルに印加し、第2のベリファイ電位によるベリファイ動作を行なう。 Returning to step S22, a high voltage is applied to the memory cell is performed again verify operation according to the second verify potential. この一連の動作を、高電圧を印加したセルすべてがベリファイ動作による判定が期待値になる(ステップS This series of operations, all the cells of applying a high voltage is determined by the verify operation becomes the expected value (Step S
30でYES)まで行う。 Carried out in the 30 YES) to.

【0009】次に、高電圧印加における電圧と時間の設定(ステップS12,S22)についてさらに具体的に説明する。 [0009] Next, more specifically describes the configuration of the voltage and time at the high voltage application (step S12, S22). 図5は、DINOR型フラッシュメモリにおける書き込み動作での高電圧印加方法を示す。 Figure 5 shows a high-voltage application method in the write operation in the DINOR type flash memory. ここで、 here,
1回の高電圧を印加する時間は500μsと一定に設定している。 Time for applying the one of the high voltage is set constant at 500 .mu.s. メモリセルのゲートは、たとえば−11Vの負電圧を印加し、ソースとウェルをフローティングとすると、ドレーンに印加する高電圧は、第1の動作では、 Gates of the memory cells, for example by applying a negative voltage of -11 V, when floating the source and the well, high voltage applied to the drain, in a first operation,
たとえば5Vから0.4Vきざみに増加させていくようにすることで、しきい値の変化分を一定にする。 For example By so gradually increased to increment 0.4V from 5V, to a constant change in the threshold. こうして、第1の動作において、図6に示されるように、しきい値V thは、第1のベリファイ電位を上限として分布する。 Thus, in the first operation, as shown in FIG. 6, the threshold V th is distributed first verify potential as the upper limit. また、第2の動作では、印加電圧を5Vから0.2 In the second operation, the applied voltage from 5V 0.2
Vきざみに増加させていくようにすることで、しきい値の変化分を一定にする。 By so gradually increasing the increments V, it is a constant change in the threshold. これにより、しきい値の変化分は一定で、その変化分は第1の動作より小さくできる。 Thus, a constant threshold of variation, the variation can be made smaller than the first operation.
こうして、図6に示されるように、しきい値は、第2のベリファイ電位を上限として狭い範囲に分布する。 Thus, as shown in FIG. 6, the threshold is distributed in a narrow range and the second verify potential as the upper limit. このように、複数回の書き込みの動作がそれぞれ異なる電圧印加条件でおこなわれる。 Thus, carried out in a plurality of times of operation is different voltage application condition of the write.

【0010】図5と図6に示されるように、第1の動作では、高電圧の印加において、しきい値の変化分を大きくするような電圧と時間の設定をすることで、高速にしきい値を変化させる。 [0010] As shown in FIGS. 5 and 6, in the first operation, in the high voltage application, by the setting of the voltage and time so as to increase the change amount of the threshold, the threshold speed to change the value. 次の第2の動作では、第1の動作よりもしきい値の変化分を小さくするような電圧と時間の設定をする。 In the next second operation, the setting of the voltage and time, such as to reduce the variation in the threshold than the first operation. こうして、しきい値の分布を狭くすることができる。 Thus, it is possible to narrow the distribution of thresholds. これにより、高速にしきい値を変化できるとともに、メモリのしきい値分布を狭帯域化できる。 Thus, it is possible to change the threshold at a high speed, it can be narrowed threshold distributions of the memory. また、書き込みと消去を繰り返しているときに発生するしきい値が分布からはずれてしまうセルに対しても、第1 Moreover, even for the cell whose threshold that occurs when repeatedly writing and erasing deviates from the distribution, the first
の動作での高めのベリファイ電位を設定することで、分布から大きく外れることを防ぐこともできる。 By setting the verify voltage higher in operation, it can be prevented from greatly deviating from the distribution.

【0011】実施の形態2 実施の形態2の半導体記憶装置は、実施の形態1と同様に、DINOR型フラッシュメモリであり、図7は、D [0011] The semiconductor memory device of Embodiment 2 Embodiment 2, similarly to the first embodiment, a DINOR type flash memory, FIG. 7, D
INOR型フラッシュメモリにおける書き込み動作の際の高電圧印加方法を示す。 It shows a high-voltage applying method at the time of write operation in the INOR type flash memory. 実施の形態1では、メモリセルのドレーンに印加される電圧を変化させていたが、本実施形態では、メモリセルのドレーンに電圧が印加される時間を変化させる。 In the first embodiment, had varying the voltage applied to the drain of the memory cell, in the present embodiment, varying the time the voltage is applied to the drain of the memory cell. メモリセルのゲートは、図5の例と同様に、たとえば−11Vの負電圧を、ソースとウェルをフローティングに印加し、ドレーンにはたとえば1 Gates of the memory cells, as in the example of FIG. 5, for example a negative voltage of -11 V, is applied to the source and the well in the floating, the drain example 1
0Vの固定の電圧を印加する。 Applying a fixed voltage of 0V. そして、第1の動作では、印加時間をたとえば(200μs×1.5^回数) Then, in the first operation, the application time, for example (200 [mu] s × 1.5 ^ number)
とべき乗で増加させ、第2の動作では、印加時間をたとえば(200μs×1.2^回数)とべき乗で増加させる。 The power is increased, in the second operation, increasing the application time and a power for example (200 [mu] s × 1.2 ^ number). これにより、しきい値の変化分を一定にするとともに、しきい値の変化分は第2の動作のほうが第1の動作より小さくしている。 Thus, while a constant change in the threshold, the change amount of the threshold is better for the second operation to be smaller than the first operation. このように、第1と第2の動作において、複数回の書き込みの動作がそれぞれ異なる電圧印加条件でおこなわれる。 Thus, in the first and second operation are performed in a plurality of times of operation is different voltage application condition of the write. このような高電圧印加を用いることにより、実施の形態1と同様に、高速にしきい値を変化できるとともに、メモリのしきい値分布を狭帯域化できる。 By using such a high voltage is applied, similarly to the first embodiment, it is possible to change the threshold at a high speed, it can be narrowed threshold distributions of the memory.

【0012】実施の形態3 実施の形態3のフラッシュメモリは、NOR型フラッシュメモリである。 [0012] Flash memory according to the third embodiment of the third embodiment is a NOR type flash memory. 図8と図9は、図1に示すメモリアレイ2を構成する1つのメモリセルの図式的な断面図であり、NOR型フラッシュメモリにおける書き込み/消去の動作での電子の動きを図式的に示す。 8 and 9 are diagrammatic, cross-sectional view of one memory cell constituting the memory array 2 shown in FIG. 1, showing the movement of electrons in the operation of the write / erase in NOR flash memory schematically . メモリセルは、 Memory cell,
半導体基板60の上に形成されたソース拡散領域62とドレーン拡散領域64、フローティングゲート66、コントロールゲート68を備える。 The source diffusion region 62 and the drain diffusion region 64 is formed on the semiconductor substrate 60, floating gate 66, and a control gate 68. 図8に示すように、書き込み時にはドレイン領域64からフローティングゲート66に電子(e - )が移動され、図9に示すように、 As shown in FIG. 8, electrons in the floating gate 66 from the drain region 64 at the time of writing (e -) are moved, as shown in FIG. 9,
消去時にはフローティングゲート66から基板60に電子が移動される。 The erasing electrons are transferred from the floating gate 66 to the substrate 60.

【0013】図10は、NOR型フラッシュメモリにおける消去動作の際の高電圧印加方法を示す。 [0013] Figure 10 shows a high-voltage applying method at the time of erasing operation in the NOR type flash memory. メモリセルのゲート68は、たとえば0Vの電圧(または負電圧) The gate 68 of the memory cells, for example 0V voltage (or a negative voltage)
を印加し、ドレイン64をフローティングとする。 It was applied to the drain 64 and floating. 1回の高電圧を印加する時間は500μsと一定にしている。 Time for applying the single high voltage is constant at 500 .mu.s. ソース62とウェル64にはたとえば第1の動作では、第1のベリファイ電位で印加電圧を5Vから0.4 In the example the first operation to the source 62 and the well 64, the applied voltage from 5V in the first verify potential 0.4
Vきざみに増加させていくようにすることで、しきい値の変化分を一定にする。 By so gradually increasing the increments V, it is a constant change in the threshold. さらに第2の動作では、第2のベリファイ電位で印加電圧を5Vから0.2Vきざみに増加させていくようにすることで、しきい値の変化分を一定にする。 Moreover in the second operation, by the applied voltage at the second verify potential to gradually increase in increments 0.2V from 5V, to a constant change in the threshold. これにより、しきい値の変化分は一定で、 As a result, at a certain threshold of variation,
その変化分は第1の動作より小さくできる。 Its variation can be made smaller than the first operation. このように、複数回の消去の動作がそれぞれ異なる電圧印加条件でおこなわれる。 Thus, carried out in a plurality of times operation is different voltage application condition of erasing. なお、消去動作は、複数のメモリセルについて同時におこなわれる。 Incidentally, the erase operation is performed simultaneously for a plurality of memory cells. このような高電圧印加を用いることにより、実施の形態1と同様に、高速にしきい値を変化できるとともに、メモリのしきい値分布を狭帯域化できる。 By using such a high voltage is applied, similarly to the first embodiment, it is possible to change the threshold at a high speed, it can be narrowed threshold distributions of the memory.

【0014】実施の形態4 実施の形態4の半導体記憶装置は、実施の形態3と同様に、NOR型フラッシュメモリであり、図11は、NO [0014] The semiconductor memory device of the fourth embodiment of the fourth embodiment, as in the third embodiment, a NOR type flash memory, FIG. 11, NO
R型フラッシュメモリにおける消去動作の際の高電圧印加方法を示す。 It shows a high-voltage applying method at the time of erasing operation in the R-type flash memory. 第1と第2の動作において、複数回の書き込みの動作がそれぞれ異なる電圧印加条件でおこなわれる。 In the first and second operation are performed in a plurality of times of operation is different voltage application condition of the write. 実施の形態3では、メモリセルのソースに印加される電圧を変化させていたが、本実施の形態では、メモリセルのソースに電圧が印加される時間を変化させる。 In the third embodiment, had varying the voltage applied to the source of the memory cell, in the present embodiment, varying the time the voltage is applied to the source of the memory cell.
メモリセルのゲートは、たとえば0Vの電圧を印加し、 Gates of the memory cells, for example by applying a voltage of 0V,
ドレーンの電位をフローティングにし、ソースとウエルにはたとえば10.0Vの固定の電圧を印加する。 The potential of the drain to the floating, the source and the well, for example to apply a fixed voltage of 10.0V. そして、第1の動作では、印加時間をたとえば(200μs Then, in the first operation, the application time, for example (200 [mu] s
×1.5^回数)とべき乗で増加させ、第2の動作では、印加時間をたとえば(200μs×1.2^回数) × 1.5 ^ count) and increases in power, in the second operation, the application time, for example (200 [mu] s × 1.2 ^ number)
とべき乗で増加させる。 Increase in the power. これにより、しきい値の変化分を一定にするとともに、しきい値の変化分は第2の動作のほうが第1の動作より小さくしている。 Thus, while a constant change in the threshold, the change amount of the threshold is better for the second operation to be smaller than the first operation. このような高電圧印加を用いることにより、実施の形態3と同様に、 By using such a high voltage, as in the third embodiment,
高速にしきい値を変化できるとともに、メモリのしきい値分布を狭帯域化できる。 It is possible to change the threshold at a high speed, it can be narrowed threshold distributions of the memory.

【0015】実施の形態5 以上に説明した実施の形態では、高電圧発生回路で発生した複数の基準電圧(ベリファイ電位)を用いて検出レベルを変えているが、実施の形態5では、センスアンプの感度を変更することで疑似的に検出レベルを変える。 [0015] In the embodiment described fifth above embodiment, although changing the detection level using a plurality of reference voltages generated by the high voltage generating circuit (verify potential), in the fifth embodiment, the sense amplifier changing the pseudo-detection level by changing the sensitivity.
図12は、メモリセル80に接続されたセンスアンプ1 Figure 12 is a sense amplifier 1 connected to the memory cell 80
0'を示す。 It represents 0 '. メモリセル80のコントロールゲートは、 The control gate of the memory cell 80,
ワードライン信号WLに接続され、ソースは、この図では接地されている。 Is connected to the word line signal WL, source, in this view is grounded. ドレーンは、NMOSトランジスタ82を介して、センスアンプ10'に接続される。 Drain through the NMOS transistor 82 is connected to the sense amplifier 10 '. このトランジスタ82は、カラム信号(Y選択信号)により選択される。 The transistor 82 is selected by the column signal (Y selection signal). また、NMOSトランジスタ84は、バイアス回路86によりビット線の電位を1V付近に抑えるようにしている。 Further, NMOS transistor 84, thereby suppressing the potential of the bit line near 1V by the bias circuit 86. センスアンプ10'において、負荷回路は、2個のPMOSトランジスタ102、104から構成される。 In the sense amplifier 10 ', the load circuit is composed of two PMOS transistors 102 and 104. 通常の動作、すなわち読み出し動作の場合、第1PMOSトランジスタ102のゲートを0Vとし、第2PMOSトランジスタ104のゲートを電源電圧とする。 Normal operation, that is, when a read operation, the gate of the first 1PMOS transistor 102 and 0V, the gate of the second 2PMOS transistor 104 and the power supply voltage. この第1PMOSトランジスタ102は、従来のセンスアンプと同じサイズである。 The first 1PMOS transistor 102 is the same size as the conventional sense amplifier. ベリファイ動作時は、第1PMOSトランジスタ102よりも駆動能力の小さい、すなわち、サイズの小さい第2PMOSトランジスタ104をオンさせる。 The verify operation, a small driving capability than the 1PMOS transistor 102, i.e., to turn on the first 2PMOS transistor 104 smaller in size. これにより、メモリセルのゲート電圧が一定でも、ゲート電圧を見掛け上高くみせることができる。 Thus, even at a gate voltage of the memory cell is constant, it is possible to show high apparent gate voltage. 図13は、メモリセルのゲート電位WLとメモリセルに流れる電流I cellの関係を示す。 Figure 13 shows the relationship between the current I cell flowing through the gate potential WL and memory cells of the memory cell. 負荷のPMOSトランジスタ104のサイズを小さくすることにより、感度が、実線で示すノーマルな感度(PM By reducing the size of the PMOS transistor 104 of the load sensitivity, normal sensitivity shown by a solid line (PM
OSトランジスタ102の感度)から破線で示す感度に増加する。 Increases from OS sensitivity of the transistor 102) to the sensitivity shown by the broken line. こうして、ゲート電圧を変化させているかのごとく見せることができる。 Thus, it is possible to show as if by changing the gate voltage. ベリファイ動作においては、図4に示すフローが同様に用いられるが、ステップS16,S26におけるベリファイ電位設定の代わりにPMOSトランジスタが選択される。 In the verify operation, but flow shown in FIG. 4 are used as well, PMOS transistor is selected instead of the verify potential setting in step S16, S26. こうして、ベリファイ動作において、しきい値の分布を、高速に変化でき、かつ、メモリセルのしきい値を狭帯域化できる。 Thus, in the verify operation, the distribution of the threshold, high speed can be changed, and may narrowing the threshold voltage of the memory cell. また、分布から大きく離れるビットをなくすことができる。 Further, it is possible to eliminate the large leaves bits from distribution. これにより、前記のベリファイ電位を発生させる回路を内部に複数備えることなく、センスアンプの感度を変えることができ、同様の機能を果たすことができ、回路を少なくすることができる。 Accordingly, without providing a plurality of circuits for generating the verify potential of the inside, can change the sensitivity of the sense amplifier, it is possible to perform the same function, it is possible to reduce the circuit. なお、センスアンプにおいて、駆動能力の異なるPMOSトランジスタの数は3 Incidentally, in the sense amplifier, the number of different PMOS transistor driving capability is 3
個以上であってもよい。 It may be more than five.

【0016】以上に複数の高電圧印加方法を説明した。 [0016] described a plurality of high voltage application method above.
しかし、その他の、より簡単な一定電圧、一定時間での高電圧印加方法およびこれらの複合方法も考えられる。 However, other, simpler constant voltage, also conceivable high voltage application method and composite how these constant time.
また、上述の実施形態はメモリセルのしきい値を下げる動作について説明したが、当然のごとくメモリセルのしきい値を上げる動作についても適応できることは明白である。 Further, the above embodiment has been described the operation to lower the threshold of the memory cell, it is apparent that can be adapted for operation to increase the natural as the threshold voltage of the memory cell.

【0017】 [0017]

【発明の効果】この発明に係る不揮発性半導体記憶装置は、外部から入力されるアドレス信号をデコードして行の選択を行なう第1のデコーダと、外部から入力されるアドレス信号をデコードして列の選択を行なう第2のデコーダと、行及び列の方向に配列され上記の第1と第2 [Effect of the Invention] nonvolatile semiconductor memory device according to the present invention, the column decode a first decoder which decodes an address signal input from the outside to select a row, an address signal input from the outside a second decoder for the selection, are arranged in the direction of the rows and columns and the first and the second
のデコーダの出力に基づいて外部からの情報を電気的に書き込みまたは消去される複数のメモリセルからなるメモリアレイと、メモリセルに記憶した情報が所定の状態であるかを判定するセンスアンプと、電源電圧と異なる電圧を発生する高電圧発生回路と、第1と第2のデコーダと高電圧発生回路の動作を制御する制御回路とを備える。 A memory array comprising a plurality of memory cells electrically write or erase information from the outside on the basis of the output of the decoder, a sense amplifier determines whether information stored in the memory cell is in a predetermined state, It comprises a high voltage generating circuit for generating a supply voltage different from the voltage, and a control circuit for controlling the operation of the first and second decoders and high voltage generating circuit. この制御回路は、ベリファイ動作において、高電圧発生回路に、複数の異なるベリファイ電位を発生させ、 The control circuit, in the verify operation, the high voltage generating circuit, to generate a plurality of different verification potential,
ベリファイ電位を越えるまでメモリセルの書き込みまたは消去の動作のためのパルス電圧を複数回発生させるので、しきい値の分布を高速に変化でき、かつ、メモリセルのしきい値を狭帯域化できる。 Since a plurality of times to generate a pulse voltage for the operation of writing or erasing of the memory cells to over verify voltage, it can change the distribution of the threshold speed, and can narrowing the threshold voltage of the memory cell. また、分布から大きく離れるビットをなくすことができる。 Further, it is possible to eliminate the large leaves bits from distribution.

【0018】また、この発明に係る不揮発性半導体記憶装置において、上記の制御回路は、上記の高電圧発生回路に、第1のベリファイ電位を、第2のベリファイ電位より高く発生させるので、書き込みと消去を繰り返しているときに発生するしきい値が分布からはずれてしまうセルに対しても、第1の動作での高めのベリファイ電位を用いることで、分布から大きく外れることを防ぐことができ、オーバープログラムが起こりにくくなる。 [0018] In the nonvolatile semiconductor memory device according to the present invention, the control circuit, the high voltage generating circuit described above, the first verify potential, since higher is generated from the second verify potential, and writing even for cells which have thresholds that occur when you are repeatedly erased deviates from the distribution, the use of the verify potential higher in the first operation, can be prevented from greatly deviating from the distribution, over the program is less likely to occur. 第1 First
の高いベリファイ電位を用いて、しきい値を高速に変化でき、第2の低いベリファイ電位を用いて、しきい値分布を狭くできる。 Using high verify voltage of, it can change the threshold at a high speed, with a low second verify potential, can narrow the threshold distribution. また、この発明に係る不揮発性半導体記憶装置において、上記の制御回路は、上記の高電圧発生回路に、同じベリファイ電位でのメモリセルのしきい値の変動分を変える複数回のパルス電圧を発生させるので、分布の幅を狭めるとともに、プログラム時間を短縮できる。 In the nonvolatile semiconductor memory device according to the present invention, the control circuit, the high voltage generating circuit described above, generating a plurality of pulse voltages changing the variation of the threshold voltage of the memory cell at the same verify potential since thereby, with narrowing the width of the distribution can be shortened programming time. たとえば、上記の制御回路は、上記の高電圧発生回路に、ベリファイ動作においてメモリセルに印加するパルス電圧を、パルス幅を一定とし、電圧値を増加させて発生させ、第1のベリファイ電位での電圧値の増加分を、第2のベリファイ電位での増加分より大きくするので、分布の幅を狭めるとともに、プログラム時間を短縮できる。 For example, the control circuit, the high voltage generating circuit described above, a pulse voltage applied to the memory cell in the verify operation, the pulse width is constant, it is generated by increasing the voltage value, in the first verify potential the increase of the voltage value, the greater than the increase in the second verify potential, with narrowing the width of the distribution can be shortened programming time. たとえば、上記の制御回路は、メモリセルに印加するパルス電圧を、電圧値を一定とし、パルス幅を増加させて発生させ、第1のベリファイ電位でのパルス幅の増加分を、第2のベリファイ電位での増加分より大きくするので、分布の幅を狭めるとともに、プログラム時間を短縮できる。 For example, the control circuit, a pulse voltage applied to the memory cell, a constant voltage value, is generated by increasing the pulse width, the increase in the pulse width in the first verify potential, the second verification since larger than increase in potential, with narrowing the width of the distribution can be shortened programming time.

【0019】また、この発明に係る不揮発性半導体記憶装置は、外部から入力されるアドレス信号をデコードして行の選択を行なう第1のデコーダと、外部から入力されるアドレス信号をデコードして列の選択を行なう第2 [0019] The nonvolatile semiconductor memory device according to the present invention, column decode a first decoder which decodes an address signal input from the outside to select a row, an address signal input from the outside the second to carry out the selection
のデコーダと、行及び列の方向に配列され上記の第1と第2のデコーダの出力に基づいて外部からの情報を電気的に書き込みまたは消去される複数のメモリセルからなるメモリアレイと、これらのメモリセルに記憶した情報が所定の状態であるかを判定するセンスアンプと、電源電圧と異なる電圧を発生する高電圧発生回路と、第1と第2のデコーダと高電圧発生回路の動作を制御する制御回路とを備え、上記のセンスアンプは、センスアンプの感度が変更可能であるので、センスアンプの感度を変えることより、しきい値分布が高速に変化でき、また、しきい値分布を狭くできる。 And decoder, and a memory array of electrically programmable or more memory cells that are erased information from the outside on the basis of row and are arranged in the direction of the column first above and the output of the second decoder, these of a sense amplifier determines whether information stored in the memory cell is in a predetermined state, a high voltage generating circuit for generating a supply voltage different from the voltage, the first and the operation of the second decoder and the high voltage generating circuit and a control circuit for controlling said sense amplifiers, the sensitivity of the sense amplifier can be changed, from altering the sensitivity of the sense amplifier, can change the threshold distribution is fast, the threshold distribution the can be narrowed. センスアンプの感度を変更することにより、ベリファイ電位を内部で複数発生する回路を設けなくても、検出レベルを疑似的に変更できる。 By changing the sensitivity of the sense amplifier, without providing a circuit for multiple generating verification potential internally, the detection level can be artificially changed.
これにより、センスアンプの感度を変えることにより、 As a result, by changing the sensitivity of the sense amplifier,
しきい値の分布を、同様に高速に変化でき、かつ、メモリセルのしきい値を狭帯域化できる。 The distribution of the threshold, likewise be changed to a high speed, and can narrowing the threshold voltage of the memory cell. また、分布から大きく離れるビットをなくすことができる。 Further, it is possible to eliminate the large leaves bits from distribution. また、この発明に係る不揮発性半導体記憶装置において、上記のセンスアンプは、感度の異なるトランジスタが並列に接続されてなるので、いずれかのトランジスタを選択的に用いることによりセンスアンプの感度が変更可能である。 In the nonvolatile semiconductor memory device according to the present invention, the sense amplifier is different transistors sensitivity which are connected in parallel, one of the transistors selectively sensitivity of the sense amplifier can be changed by using it is.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】 本発明に係る半導体集積回路装置の1例であるフラッシュメモリの全体の構成を示すブロック図である。 1 is a block diagram showing the overall structure of a flash memory which is an example of a semiconductor integrated circuit device according to the present invention.

【図2】 DINOR型フラッシュメモリの書き込みの動作における電子の動きを示す図である。 2 is a diagram illustrating the movement of electrons in the operation of writing the DINOR type flash memory.

【図3】 DINOR型フラッシュメモリの消去の動作における電子の動きを示す図である。 3 is a diagram illustrating the movement of electrons in the operation of erasing the DINOR type flash memory.

【図4】 この発明の実施の形態1におけるフラッシュメモリにおける書き込み/消去動作の基本的なフローチャートである。 4 is a basic flow chart of a write / erase operation in the flash memory in the first embodiment of the present invention.

【図5】 DINOR型フラッシュメモリにおける書き込み動作での高電圧印加を示すタイムチャートである。 5 is a time chart showing the application of high voltage in writing operation in DINOR type flash memory.

【図6】 この発明の実施の形態1におけるフラッシュメモリにおけるしきい値の分布の図式的なグラフである。 6 is a schematic graph of the distribution of the threshold of the flash memory in the first embodiment of the present invention.

【図7】 この発明の実施の形態2のDINOR型フラッシュメモリにおける書き込みの際の高電圧印加を示すタイムチャートである。 7 is a time chart showing the application of high voltage during writing in DINOR type flash memory of the second embodiment of the present invention.

【図8】 DINOR型フラッシュメモリの書き込み動作における電子の動きを示す図である。 8 is a diagram showing the motion of electrons in the writing operation of the DINOR type flash memory.

【図9】 DINOR型フラッシュメモリの消去動作における電子の動きを示す図である。 9 is a diagram showing the motion of electrons in the erase operation of the DINOR type flash memory.

【図10】 この発明の実施の形態3のNOR型フラッシュメモリにおける消去動作の際の高電圧印加を示すタイムチャートである。 10 is a time chart illustrating a high voltage application time of the erase operation in the NOR-type flash memory of the third embodiment of the present invention.

【図11】 この発明の実施の形態4のNOR型フラッシュメモリにおける消去動作の際の高電圧印加を示すタイムチャートである。 11 is a time chart illustrating a high voltage application time of the erase operation in the NOR-type flash memory of the fourth embodiment of the present invention.

【図12】 この発明の実施の形態5のフラッシュメモリにおけるメモリセルとセンスアンプを含む回路の図である。 12 is a diagram of a circuit including a memory cell and a sense amplifier in the flash memory of the fifth embodiment of the present invention.

【図13】 この発明の実施の形態5のフラッシュメモリにおけるメモリセルのゲート電位(WL)とメモリセルに流れる電流(I cell )の関係を示すグラフである。 13 is a graph showing the relationship between the current flowing to the gate potential (WL) to the memory cells of the memory cell in the flash memory of the fifth embodiment of the present invention (I cell).

【符号の説明】 DESCRIPTION OF SYMBOLS

2 メモリアレイ、 4 Xデコーダ、 6 Yデコーダ、 10 センスアンプ、 12 制御回路、 14 2 memory array, 4 X decoder, 6 Y decoder, 10 a sense amplifier, 12 a control circuit, 14
高電圧発生回路。 High-voltage generation circuit.

Claims (7)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 外部から入力されるアドレス信号をデコードして行の選択を行なう第1のデコーダと、外部から入力されるアドレス信号をデコードして列の選択を行なう第2のデコーダと、行及び列の方向に配列され上記の第1と第2のデコーダの出力に基づいて外部からの情報を電気的に書き込みまたは消去される複数のメモリセルからなるメモリアレイと、メモリセルに記憶した情報が所定の状態であるかを判定するセンスアンプと、電源電圧と異なる電圧を発生する高電圧発生回路と、第1と第2のデコーダと高電圧発生回路の動作を制御する制御回路とを備え、この制御回路は、ベリファイ動作において、高電圧発生回路に、複数の異なるベリファイ電位を発生させ、ベリファイ電位を越えるまでメモリセルの書き込みまたは消去の動 A first decoder as claimed in claim 1] to decode the address signal input from the outside to select a row, and a second decoder for selecting a column by decoding the address signal input from the outside, the line a memory array comprising a plurality of memory cells electrically write or erase information from the outside and are arranged in the direction of the column first above and based on the output of the second decoder, information stored in the memory cell includes but a sense amplifier determines whether the predetermined state, a high voltage generating circuit for generating a supply voltage different from the voltage, and a control circuit for controlling the operation of the first and second decoders and high voltage generating circuit the control circuit, in the verify operation, the high voltage generating circuit, to generate a plurality of different verification potential, the memory cells to over verify potential writing or erasing the dynamic 作のためのパルス電圧を複数回発生させることを特徴とする不揮発性半導体記憶装置。 The nonvolatile semiconductor memory device characterized by generating a plurality of times a pulse voltage for work.
  2. 【請求項2】 請求項1に記載された不揮発性半導体記憶装置において、 上記の制御回路は、上記の高電圧発生回路に、第1のベリファイ電位を、第2のベリファイ電位より高く発生させることを特徴とする不揮発性半導体記憶装置。 2. A nonvolatile semiconductor memory device of claim 1, said control circuit, the high voltage generating circuit described above, the first verify potential to generate higher than the second verify potential the nonvolatile semiconductor memory device according to claim.
  3. 【請求項3】 請求項1に記載された不揮発性半導体記憶装置において、 上記の制御回路は、上記の高電圧発生回路に、同じベリファイ電位でのメモリセルのしきい値の変動分を変える複数回のパルス電圧を発生させることを特徴とする不揮発性半導体記憶装置。 3. A nonvolatile semiconductor memory device according to claim 1, a plurality aforementioned control circuit, the high voltage generating circuit described above, changing the variation of the threshold voltage of the memory cell at the same verify potential the nonvolatile semiconductor memory device, characterized in that for generating a rotational pulse voltage.
  4. 【請求項4】 請求項3に記載された不揮発性半導体記憶装置において、 上記の制御回路は、上記の高電圧発生回路に、ベリファイ動作においてメモリセルに印加するパルス電圧を、パルス幅を一定とし、電圧値を増加させて発生させ、第1 4. A nonvolatile semiconductor memory device of claim 3, said control circuit, the high voltage generating circuit described above, a pulse voltage applied to the memory cell in the verify operation, and the pulse width is constant , it is generated by increasing the voltage value, the first
    のベリファイ電位での電圧値の増加分を、第2のベリファイ電位での増加分より大きくすることを特徴とする不揮発性半導体記憶装置。 Of the increase of the voltage value of the verify potential, the non-volatile semiconductor memory device characterized by greater than the increase in the second verify potential.
  5. 【請求項5】 請求項3に記載された不揮発性半導体記憶装置において、 上記の制御回路は、上記の高電圧発生回路に、ベリファイ動作においてメモリセルに印加するパルス電圧を、電圧値を一定とし、パルス幅を増加させて発生させ、第1 5. The nonvolatile semiconductor memory device of claim 3, said control circuit, the high voltage generating circuit described above, a pulse voltage applied to the memory cell in the verify operation, a constant voltage value , it is generated by increasing the pulse width, first
    のベリファイ電位でのパルス幅の増加分を、第2のベリファイ電位での増加分より大きくすることを特徴とする不揮発性半導体記憶装置。 Of the increase of the pulse width of the verify potential, the non-volatile semiconductor memory device characterized by greater than the increase in the second verify potential.
  6. 【請求項6】 外部から入力されるアドレス信号をデコードして行の選択を行なう第1のデコーダと、外部から入力されるアドレス信号をデコードして列の選択を行なう第2のデコーダと、行及び列の方向に配列され上記の第1と第2のデコーダの出力に基づいて外部からの情報を電気的に書き込みまたは消去される複数のメモリセルからなるメモリアレイと、これらのメモリセルに記憶した情報が所定の状態であるかを判定するセンスアンプと、電源電圧と異なる電圧を発生する高電圧発生回路と、第1と第2のデコーダと高電圧発生回路の動作を制御する制御回路とを備え、上記のセンスアンプは、センスアンプの感度が変更可能であることを特徴とする不揮発性半導体記憶装置。 A first decoder 6. decodes an address signal input from the outside to select a row, and a second decoder for selecting a column by decoding the address signal input from the outside, the line and a memory array including a plurality of memory cells electrically write or erase information from the outside based on an output of the first and second decoders above are arranged in the direction of the rows, stored in these memory cells information sense amplifier determines whether the predetermined state in which a high voltage generating circuit for generating a supply voltage different from the voltage, and a control circuit for controlling the operation of the first and second decoders and high voltage generating circuit the provided, said sense amplifier, the non-volatile semiconductor memory device, wherein the sensitivity of the sense amplifier can be changed.
  7. 【請求項7】 請求項6に記載された不揮発性半導体記憶装置において、 上記のセンスアンプは、感度の異なるトランジスタが並列に接続されてなることを特徴とする不揮発性半導体記憶装置。 7. A nonvolatile semiconductor memory device of claim 6, said sense amplifier, the non-volatile semiconductor memory device, characterized in that transistors of different sensitivities, which are connected in parallel.
JP2767097A 1997-02-12 1997-02-12 Non-volatile semiconductor memory Pending JPH10228784A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2767097A JPH10228784A (en) 1997-02-12 1997-02-12 Non-volatile semiconductor memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2767097A JPH10228784A (en) 1997-02-12 1997-02-12 Non-volatile semiconductor memory

Publications (1)

Publication Number Publication Date
JPH10228784A true true JPH10228784A (en) 1998-08-25

Family

ID=12227395

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2767097A Pending JPH10228784A (en) 1997-02-12 1997-02-12 Non-volatile semiconductor memory

Country Status (1)

Country Link
JP (1) JPH10228784A (en)

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6191977B1 (en) 1998-03-28 2001-02-20 Hyundai Electronics Industries Co., Ltd. Sense circuit for a multi-level flash memory cell
JP2002208293A (en) * 2001-01-11 2002-07-26 Oki Electric Ind Co Ltd Semiconductor memory
US6459619B1 (en) 2000-11-08 2002-10-01 Hitachi, Ltd. Non-volatile semiconductor memory device for selectively re-checking word lines
US6487115B1 (en) 2001-05-25 2002-11-26 Mitsubishi Denki Kabushiki Kaisha Non-volatile semiconductor memory device with writing sequence enabling early-stage judgement of writing
EP1271553A2 (en) * 2001-06-27 2003-01-02 Kabushiki Kaisha Toshiba Operating techniques for reducing effects of coupling between storage elements of a non-volatile memory in multiple-data states
US6606266B2 (en) 2001-11-22 2003-08-12 Mitsubishi Denki Kabushiki Kaisha Nonvolatile semiconductor memory device capable of writing multilevel data at high rate
US6856550B2 (en) 2002-05-23 2005-02-15 Renesas Technology Corporation Nonvolatile semiconductor memory device capable of uniformly inputting/outputting data
US6870772B1 (en) 2003-09-12 2005-03-22 Renesas Technology Corp. Nonvolatile semiconductor memory device
US6934189B2 (en) 2001-11-08 2005-08-23 Oki Electric Industry Co., Ltd. Nonvolatile semiconductor memory device and method of writing data therein
JP2005235287A (en) * 2004-02-19 2005-09-02 Nec Electronics Corp Programming method and device for nonvolatile semiconductor memory, and nonvolatile semiconductor memory
US7002846B2 (en) 2003-10-17 2006-02-21 Renesas Technology Corp. Non-volatile semiconductor memory device with memory transistor
JP2007510252A (en) * 2003-10-29 2007-04-19 サイファン・セミコンダクターズ・リミテッド Method for programming a nonvolatile memory array, systems and circuits
JP2007164934A (en) * 2005-12-16 2007-06-28 Fujitsu Ltd Nonvolatile semiconductor memory device
JP2007188625A (en) * 2006-01-12 2007-07-26 Samsung Electronics Co Ltd Programming method
JP2009506472A (en) * 2005-08-23 2009-02-12 フリースケール セミコンダクター インコーポレイテッド Programming of non-volatile memory cell
JP2009518766A (en) * 2005-11-30 2009-05-07 フリースケール セミコンダクター インコーポレイテッド Programming a non-volatile memory / erasing method and apparatus
JP2010505215A (en) * 2006-09-27 2010-02-18 サンディスク コーポレイション Memory having a read margin due to the cell population distribution
JP2010225201A (en) * 2009-03-19 2010-10-07 Oki Semiconductor Co Ltd Semiconductor nonvolatile memory, charge accumulation method for semiconductor nonvolatile memory, and charge accumulation program
US8045382B2 (en) 2008-01-28 2011-10-25 Samsung Electronics Co., Ltd. Flash memory devices and erasing methods thereof

Cited By (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6191977B1 (en) 1998-03-28 2001-02-20 Hyundai Electronics Industries Co., Ltd. Sense circuit for a multi-level flash memory cell
US6711061B2 (en) 2000-11-08 2004-03-23 Hitachi, Ltd. Non-volatile semiconductor memory device for selectively re-checking word lines
US6459619B1 (en) 2000-11-08 2002-10-01 Hitachi, Ltd. Non-volatile semiconductor memory device for selectively re-checking word lines
US6842376B2 (en) 2000-11-08 2005-01-11 Renesas Technology Corporation Non-volatile semiconductor memory device for selectively re-checking word lines
JP2002208293A (en) * 2001-01-11 2002-07-26 Oki Electric Ind Co Ltd Semiconductor memory
US6487115B1 (en) 2001-05-25 2002-11-26 Mitsubishi Denki Kabushiki Kaisha Non-volatile semiconductor memory device with writing sequence enabling early-stage judgement of writing
US7061798B2 (en) 2001-06-27 2006-06-13 Sandisk Corporation Operating techniques for reducing effects of coupling between storage elements of a non-volatile memory operated in multiple data states
KR100926950B1 (en) 2001-06-27 2009-11-17 가부시끼가이샤 도시바 Operation scheme to reduce the coupling effect between the two storage elements of the volatile memory, the non-operation in which multiple data states
EP1271553A3 (en) * 2001-06-27 2004-05-06 Kabushiki Kaisha Toshiba Operating techniques for reducing effects of coupling between storage elements of a non-volatile memory in multiple-data states
US6807095B2 (en) 2001-06-27 2004-10-19 Sandisk Corporation Multi-state nonvolatile memory capable of reducing effects of coupling between storage elements
EP1271553A2 (en) * 2001-06-27 2003-01-02 Kabushiki Kaisha Toshiba Operating techniques for reducing effects of coupling between storage elements of a non-volatile memory in multiple-data states
US7224613B2 (en) 2001-06-27 2007-05-29 Sandisk Corporation Operating techniques for reducing effects of coupling between storage elements of a non-volatile memory operated in multiple data states
EP1814122A1 (en) * 2001-06-27 2007-08-01 SanDisk Corporation Operating techniques for reducing effects of coupling between storage elements of a non-volatile memory in multiple-data states
US6934189B2 (en) 2001-11-08 2005-08-23 Oki Electric Industry Co., Ltd. Nonvolatile semiconductor memory device and method of writing data therein
US6606266B2 (en) 2001-11-22 2003-08-12 Mitsubishi Denki Kabushiki Kaisha Nonvolatile semiconductor memory device capable of writing multilevel data at high rate
US6856550B2 (en) 2002-05-23 2005-02-15 Renesas Technology Corporation Nonvolatile semiconductor memory device capable of uniformly inputting/outputting data
US7173857B2 (en) 2002-05-23 2007-02-06 Renesas Technology Corp. Nonvolatile semiconductor memory device capable of uniformly inputting/outputting data
US6870772B1 (en) 2003-09-12 2005-03-22 Renesas Technology Corp. Nonvolatile semiconductor memory device
US7002846B2 (en) 2003-10-17 2006-02-21 Renesas Technology Corp. Non-volatile semiconductor memory device with memory transistor
JP2007510252A (en) * 2003-10-29 2007-04-19 サイファン・セミコンダクターズ・リミテッド Method for programming a nonvolatile memory array, systems and circuits
JP2005235287A (en) * 2004-02-19 2005-09-02 Nec Electronics Corp Programming method and device for nonvolatile semiconductor memory, and nonvolatile semiconductor memory
JP2009506472A (en) * 2005-08-23 2009-02-12 フリースケール セミコンダクター インコーポレイテッド Programming of non-volatile memory cell
JP2009518766A (en) * 2005-11-30 2009-05-07 フリースケール セミコンダクター インコーポレイテッド Programming a non-volatile memory / erasing method and apparatus
JP2007164934A (en) * 2005-12-16 2007-06-28 Fujitsu Ltd Nonvolatile semiconductor memory device
JP2007188625A (en) * 2006-01-12 2007-07-26 Samsung Electronics Co Ltd Programming method
JP2010505215A (en) * 2006-09-27 2010-02-18 サンディスク コーポレイション Memory having a read margin due to the cell population distribution
US8045382B2 (en) 2008-01-28 2011-10-25 Samsung Electronics Co., Ltd. Flash memory devices and erasing methods thereof
JP2010225201A (en) * 2009-03-19 2010-10-07 Oki Semiconductor Co Ltd Semiconductor nonvolatile memory, charge accumulation method for semiconductor nonvolatile memory, and charge accumulation program

Similar Documents

Publication Publication Date Title
US6813187B2 (en) Bit line setup and discharge circuit for programming non-volatile memory
US5768188A (en) Multi-state non-volatile semiconductor memory and method for driving the same
US6330192B1 (en) Nonvolatile semiconductor memory device and method of erasing data of nonvolatile semiconductor memory device
US6246608B1 (en) Non-volatile memory circuit
US7310271B2 (en) Program-verify method of non-volatile memory device
US7221592B2 (en) Multiple level programming in a non-volatile memory device
US20060239081A1 (en) NAND flash memory with read and verification threshold uniformity
US20050018488A1 (en) Flash memory device having multi-level cell and reading and programming method thereof
US6954380B2 (en) Programming method of nonvolatile semiconductor memory device
US7269066B2 (en) Programming memory devices
US6614683B1 (en) Ascending staircase read technique for a multilevel cell NAND flash memory device
US6307783B1 (en) Descending staircase read technique for a multilevel cell NAND flash memory device
US6515908B2 (en) Nonvolatile semiconductor memory device having reduced erase time and method of erasing data of the same
US6813214B2 (en) Non-volatile semiconductor memory device
US20090116283A1 (en) Controlling a memory device responsive to degradation
US5831905A (en) Method for controlling erasure of nonvolatile semiconductor memory
US6256702B1 (en) Nonvolatile memory device with extended storage and high reliability through writing the same data into two memory cells
US6438037B1 (en) Threshold voltage compacting for non-volatile semiconductor memory designs
US7196930B2 (en) Flash memory programming to reduce program disturb
US20090129157A1 (en) Nonvolatile semiconductor memory device and method for controlling threshold value in nonvolatile semiconductor memory device
US5801991A (en) Deselected word line that floats during MLC programming of a flash memory
US20090135656A1 (en) Non-volatile semiconductor memory device with dummy cells and method of programming the same
US6999345B1 (en) Method of sense and program verify without a reference cell for non-volatile semiconductor memory
JP2004234707A (en) Semiconductor memory device and method for writing and erasing for memory cell
US6285583B1 (en) High speed sensing to detect write protect state in a flash memory device