JP5214443B2 - 線形可変電圧ダイオードキャパシタおよび適応整合回路網 - Google Patents

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Description

本発明の分野は、電子工学および半導体回路である。本発明の一応用例は、高周波電子回路（たとえば、携帯電話回路のような無線周波数回路）への応用である。本発明の他の応用例として、チューナブルフィルタ、電力増幅器用動的チューナ、スイッチ、電圧制御発振器などへの応用がある。
ダイオードキャパシタは、様々な回路で使用されている。ダイオードキャパシタの有用性は、可変電圧条件に対する応答が非線形であるために、特定の応用において限定される。場合によっては、補助回路による非線形性への対処が必要になる可能性がある。他の場合には、回路の動作範囲が非線形性によって制限される可能性がある。
一例として、電圧可変（またはチューナブル）ダイオードキャパシタは、高周波電子設計用途に広く用いられる。たとえば、携帯電話回路では、チューニングに使用される電圧制御発振器に電圧可変ダイオードキャパシタが使用される。電圧可変ダイオードキャパシタは、これ以外の様々な回路（たとえば、チューナブルフィルタや高周波スイッチなど）でも使用される。それらの有用性および性能は、可変電圧キャパシタを構築するために使用されるダイオードのキャパシタンスが、キャパシタに印加される電圧に対して非線形に変化するにつれて、損なわれる。信号レベルが高くなると、この非線形性によって相互変調歪みや混変調歪みが生ずる。そのような歪みにより、回路の性能が制限される可能性がある。
Ｒ．Ｇ．ＭｅｙｅｒおよびＭ．Ｓｔｅｐｈｅｎｓの“Ｄｉｓｔｏｒｔｉｏｎ ｉｎ Ｖａｒｉａｂｌｅ Ｃａｐａｃｉｔａｎｃｅ Ｄｉｏｄｅｓ”（ＩＥＥＥ Ｊ．ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，ｖｏｌ．ＳＣ−１０，ｎｏ．１，１９７５年）には、可変キャパシタダイオードについての説明がある。この論文は、２つのバラクタ（電圧可変リアクタンス）ダイオードを逆並列接続して、線形性が改善された複合電圧可変キャパシタを実現することを論じている。階段接合と呼ばれる特殊なケースでは、非線形性がキャンセルされ、結果として得られる構成は、ほぼ完全に線形である。しかしながら、非線形性のキャンセルは、階段接合という特殊なケース以外では、あまり有効ではなく、技術の汎用性がほとんどない。階段接合のケースでは、大きなキャパシタンス変化を実現するために、大きな直流バイアス電圧レンジを維持することが必要である。
可変ダイオードキャパシタは、たとえば、ＲＦ回路やマイクロ波回路で使用される。そのような回路は、整合回路網も使用する。適応整合回路網を使用して損失を減らすことにより、ＲＦ回路やマイクロ波回路のさらなる進歩が見込まれる。たとえば、低損失適応整合回路網を使用し、電力増幅器に対する整合条件を調節して負荷インピーダンスを動的に最適化することにより、出力電力およびアンテナ条件が変化する状況において最良の性能を発揮させることが可能である。適応受動回路網の、他の使用例として、チューナブルフィルタ、マルチバンドラジオ、再構成可能ＲＦシステムなどがある。
典型的な可変キャパシタンス回路は、チューニングにバラクタダイオードを使用する。このような回路の応用として、電圧制御発振器、チューナブルフィルタ、スイッチ、位相シフタ、チューナブルインピーダンス整合回路網などがある。これらの回路において低歪みを達成することが、特に、電力増幅器のような大信号用途において強く望まれる。
可変キャパシタンス回路に対するいくつかの代替ストラテジが研究されている。１つの例が、微小電子機械システム（ＭＥＭＳ）に基づくキャパシタである。ＭＥＭＳキャパシタは、非常に高い線質係数（Ｑ）と、きわめて高い線形性とを提供するが、標準的でないプロセス技術およびパッケージング技術と、高い制御電圧とを必要とする。さらに、それらの信頼性およびスイッチング速度は、半導体ベースのソリューションにくらべて、いまだ貧弱である。他に提案されている、電圧可変誘電体ベースのチューニング技術も、製造性および性能に関して同様の弱点を呈する。
そうした集積化の諸問題を鑑みると、ＲＦ適応性を実現するための論理的な選択は、バラクタダイオードのようである。しかしながら、バラクタダイオードは、その本質的に非線形な動作のために、高いピーク対平均電力比で特徴づけられる現代の通信標準仕様で使用するには不適格であるとされており、バラクタダイオードに関連付けられたＱ係数は、要求が厳しいほとんどの用途にとって重要であるマイクロ波の周波数帯においては一般に低すぎる。
特に、マルチモード送受信機や「コグニティブ無線」のような次世代無線システムには、ＲＦ適応性を促進する回路技術が必要である。適応回路のいくつかの例には、チューナブルフィルタ、低雑音電力増幅器用チューナブル整合回路網、マルチバンドＶＣＯなどがある。これらの用途に理想的なチューニング素子とは、損失がきわめて低く、直流消費電力が小さく、線形性が高く、高電圧および高電流に対して耐久性があり、チューニングレンジが広く、信頼性が高く、コストが非常に低く、面積使用量が小さく、高いチューニング速度で連続的にチューニングすることが可能なチューニング素子であろう。
こうした、要求の厳しい用途に現在よく使用されるのは、ＰＩＮダイオードやＧａＡｓ擬似格子整合型高電子移動度トランジスタ（Ｐｓｅｕｄｏｍｏｒｐｈｉｃ Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）（ＰＨＥＭＴ）である。しかしながら、これらのソリューションは、コストおよび性能に敏感な用途において受け入れられる長期的なソリューションとなるには、あまりに高価であるか、あまりに多くの直流電力を消費すると考えられている。
本発明は、線形性が高い電圧可変ダイオードキャパシタを提供する。
好ましい実施形態は、複数のバラクタダイオードを含む。これには、バラクタダイオードの逆直列接続および逆並列接続が含まれる。これらのバラクタダイオードは、２次歪みおよび３次歪みが最小になるように、サイズが調整され、接続が配置されている。本発明の好ましい実施形態では、４個の非線形電圧可変リアクタンス（バラクタ）ダイオードが、たとえ、それら４個のダイオードが単体では非線形性が非常に高くても、ほぼ完全に線形である可変キャパシタを形成することが可能であるように、配置される。それら４個のバラクタダイオードに対する唯一の要件は、それらのキャパシタンスの非線形性が推測的に既知であることと、その非線形性が、印加電圧に対する特定の最小指数関係を満たすことである。本発明の実施形態は、高いチューニングレンジと、高い線質係数と、高い線形性とを有する線形電圧可変ダイオードキャパシタを提供する。
好ましい実施形態では、集積可変電圧ダイオードキャパシタトポロジが、可変キャパシタンスを制御する可変電圧負荷を提供する回路に適用される。このトポロジは、第１のペアの逆直列バラクタダイオード（１０、１２、１４、１６）を含み、この回路の第１のペアの逆直列バラクタダイオードのダイオードべき乗則指数ｎは０．５以上であり、第１のペアの逆直列バラクタダイオードは、３次歪みを制御するために設定された不等サイズ比を有する。このトポロジはさらに、第１のペアの逆直列バラクタダイオードの間に、可変電圧負荷を印加するためのセンタタップを含む。好ましい実施形態では、第２のペアの逆直列バラクタダイオードが、第１のペアの逆直列バラクタダイオードと逆並列に配置され、これによって、第１のペアの逆直列バラクタダイオードと第２のペアの逆直列バラクタダイオードとの組み合わせが、２次歪みも制御する。
本発明の実施形態では、低歪みバラクタが低損失シリコンオングラス技術に適用され、これは、たとえば、適応整合用集積チューナの実装に用いられることが可能である。理想に近い連続可変チューニング機能により、これらの回路網は、（たとえば、出力電力またはアンテナ整合条件が変化する状況にある）ＲＦ回路出力段に最適装荷条件を与えることに好適になる。
本発明は、好ましい実施形態では、２次および３次歪みがほぼない、線形可変電圧ダイオードキャパシタバラクタダイオードベースの回路を提供する。本発明の集積回路トポロジと、高性能バラクタダイオードプロセス技術とが提供される。所与のダイオードべき乗則キャパシタンス係数（ｎ≧０．５）に対し、本発明のバラクタダイオードベースの回路は、ｎが極端に低い（または、特別なケースとして、ｎ＝０．５である）可変キャパシタとして動作することが可能であり、理論的には、逆直列構成における同一でないダイオードの面積の比率が適切に設定されれば、歪みは皆無である。
本発明の超低歪みバラクタトポロジは、次世代無線応用におけるＲＦ適応性を含め、様々な応用が見込まれる。いくつかの応用回路例を組み立て、テストを行ったが、これらには、理論的には歪みを発生させない、ほぼ無歪みのバラクタスタック（ｄｉｓｔｏｒｔｉｏｎ ｆｒｅｅ ｖａｒａｃｔｏｒ ｓｔａｃｋ）（ＤＦＶＳ）と、わずかな量の非線形歪みがあるだけで、より高いチューニングレンジを提供する高チューニングレンジバラクタスタック（ｈｉｇｈ ｔｕｎｉｎｇ ｒａｎｇｅ ｖａｒａｃｔｏｒ ｓｔａｃｋ）（ＨＴＲＶＳ）とが含まれる。制御電圧回路によるセンタタップ装荷を可能にするために、十分に高いＡＣインピーダンスを与えて、トーン間隔が狭いことによる、信号に対する線形性の劣化を防ぐ。逆直列バラクタダイオード可変キャパシタの好ましい実施形態では、センタタップ接続内で逆並列ダイオードバイアスペアを使用して、線形性の劣化を最小化または阻止する。
他の実施形態では、複数のスタックされた逆直列バラクタを使用して、大きなＲＦ信号を扱う場合の耐電圧およびキャパシタンスチューニングレンジを改善する。所与のセンタタップインピーダンスに対して、線形性が向上する。
バラクタベースのトポロジの好ましい実施形態では、シリコンオングラス集積を用いる。好ましい実施形態では、真性バラクタの両側面が低抵抗の厚い金属の接点に接し、キャパシタンス値が非常に大きい場合でも、きわめて高いＱを得ることが可能である。これらの構造は、低損失、線形性、チューニングレンジ、速度、および低コストであることに関して、高い性能であることにより、様々な応用（たとえば、チューナブルフィルタ、スイッチ、および適応整合回路網の実装など）に対して好適である。
好ましい例の実施形態のチューナは、理想に近い連続可変チューニング機能を有することにより、出力電力またはアンテナ整合条件が変化する状況で電力増幅器の出力段に最適装荷条件を与えることに非常に好適である。実験的実施形態は、損失、サイズ、コスト、チューニングレンジ、耐電力、および線形性に関して、フィルタおよびチューナ回路網の高い性能を達成し、現代の通信システムの最新の要件に適合するものであった。想定される応用は、真のＲＦ適応性を提供することであり、これによって無線システムの性能を劇的に向上させることが可能である。
本発明の好ましい実施形態のダイオードベースの可変キャパシタは、シリコンで形成され、好ましい実施形態は、シリコンオングラス製造である。本発明の実施形態は、線形可変電圧ダイオードキャパシタバラクタダイオードベースの回路を提供し、この回路は、シリコンベースのプロセス技術によって形成され、２ＧＨｚで約１００から５００超の範囲の線質係数（Ｑ）を有し、キャパシタンス値が最大５０ｐＦであり、寄生キャパシタンスがきわめて低い。しかしながら、ＩＩＩ−Ｖ族材料系を含む他の材料系を使用することも可能である。
図面を参照しながら、好ましい実施形態について説明する。好ましい実施形態の動作原理および設計原理についても、実験的実施形態に関連するデータを示しながら説明する。本発明は、それらの動作原理および設計原理、あるいは実験的データに限定されないが、当業者であれば、それらの説明から、本発明のより広い態様およびさらなる実施形態について理解されよう。
図１Ａおよび１Ｂは、本発明の可変電圧バラクタダイオードキャパシタの好ましい大まかなトポロジを概略的に示す。図１Ａのトポロジは、３次歪みを最小化するための、２つのバラクタダイオード１０（ＤＡ）および１２（ＤＢ）の逆直列接続である。ＤＡおよびＤＢの面積比によって、提供されるキャパシタンスＣ２の値が決まる（ｎ≧０．５の場合はゼロに設定することが可能である）。図１Ｂのトポロジは、２次および３次歪みを最小化するための、バラクタダイオード１０、１２、１４、１６の逆直列／逆並列接続を示している。この場合は、提供されるキャパシタンスＣ１およびＣ２の両方をゼロに設定することが可能である。図２Ａおよび２Ｂは、それぞれ、図１Ａおよび１Ｂの回路トポロジにおけるバラクタダイオードに対応するキャパシタンスを示す。
キャンセルが可能になるのは、ダイオードべき乗則指数ｎが０．５より大きい場合だけである。これは、多くの組み立て手法により達成可能である。ダイオード内のドーピング分布を一定にすること（いわゆる「階段接合」ケース）により、ｎ＝０．５が得られ、結果として得られる理想的な値ｓは１である。
ｎ＞０．５の場合は、Ｃ２を最小化するために必要なダイオード面積比を直接計算する方法が提供される。一例として、ｎ＝１の場合、必要な面積比は、ちょうど２である。ｎ＝２の場合は、理想的な超階段接合ダイオードであり、必要な面積比は２．６である。これらの値は、バラクタダイオードを含む、どのような標準的な集積回路プロセスでも、高い精度で容易に実現される。
後述の式（２１）から、Ｃ２をゼロにするために値ｓ≠１を選択すると、２次相互作用により、有限値Ｃ１と、３次歪みの可能性とがもたらされることも明らかである。この相互作用は、図１Ｂに示されるように、同一ダイオードを逆並列構成で配置することによって解消されることが可能である。図１Ａおよび１Ｂの線形キャパシタンスは同一であるが、図１Ｂの回路は、Ｃ１＝０であることが可能である。
図１Ｂおよび２Ｂに関連して、０．５より大きいダイオードキャパシタンスすべき指数ｎの任意の値に対して、後述の式（２３）を用いてダイオード面積比を設定することにより、バラクタダイオード回路の非線形キャパシタンス項をゼロに設定することが可能である。以下では、動作原理、設計、および実験データについて説明することにより、本発明の好ましい実施形態を例示し、かつ、好ましい実施形態とその、本発明の範囲内での変形形態とを実践するための情報を当業者に提供する。
逆バイアスバラクタダイオード（または任意の非線形キャパシタンス）の場合、キャパシタを流れる電流は、最も一般的なかたちでは、次式のように書くことができる。
ここで、ｖは、バラクタに印加される小信号増分電圧であり、係数Ｃ０、Ｃ１、・・・、Ｃｎは、バラクタの直流動作点に依存する非線形テイラー係数であって、すなわち、次式のとおりである。
係数Ｃ１、・・・、Ｃｎは、回路内の歪み成分の発生の原因である。特に、Ｃ１によって発生する２次歪み、およびＣ２によって発生する３次歪みは、両方とも最小限に抑えられなければならない。
２つのキャパシタＣＡおよびＣＢが、図１Ａおよび２Ａに示されるように、「逆直列」構成で接続されている場合は、式（３）のように書くことができる。
ここで、（３）のマイナス符号は、ＣＢの逆接続に由来する。これらのキャパシタを電流が流れる際の電荷の増分は、次式で与えられる。
この場合、２つのキャパシタＣＡおよびＣＢにおける電荷の増分は同じであって、次式で与えられる。
これら２つの電荷が等しいことから、Ｑ（ｖＡ）＝Ｑ（ｖＢ）＝Ｑと設定し、級数の反転を行って、ｖＡおよびｖＢについて解くことが可能である。直列キャパシタの両端の総電圧ｖは、２つの個別電圧ｖＡおよびｖＢの和であり、したがって、次式のとおりである。
ｖ＝Ｓ０Ｑ＋Ｓ１Ｑ２＋Ｓ２Ｑ３＋… （６）
ここで、Ｓ０、Ｓ１、およびＳ２は次式のとおりである。
（６）〜（９）の結果を用いて、最後の１回の反転および微分を行うと、次式が得られる。
ここで、回路内の歪みを減らすためには、ｖの１次項および２次項を（理想的にはゼロまで）最小化する必要がある。この結果は、本質的には、Ｒ．Ｇ．ＭｅｙｅｒおよびＭ．Ｌ．Ｓｔｅｐｈｅｎｓの“Ｄｉｓｔｏｒｔｉｏｎ ｉｎ ｖａｒｉａｂｌｅ−ｃａｐａｃｉｔａｎｃｅ ｄｉｏｄｅｓ”（Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，ｖｏｌ．ＳＣ−１０，ｉｓｓｕｅ １，４７〜５５頁、１９７５年２月）で報告された内容と同じである。しかしながら、本発明は、歪みを減らす技術の分野で知られている問題に明確なソリューションを与える、実践的かつ一般化された低歪みバラクタトポロジを提供する。また、当業者らは、これまで、逆直列構成に同一バラクタを使用したことに基づいて、逆直列および逆並列接続には同一バラクタを使用しなければならない、と考えてきた。このことは、低歪みを達成するためのトポロジを、ｎ＝０．５という特別な場合に限定している。
電流の３次歪みの主たる原因である、（１０）のＣ２項を最小化することについては、いくつかの可能性がある。複数の非線形キャパシタを同じ半導体プロセスで組み立て、同じ直流バイアスで動作させても、それらのサイズが特定の定数ｓだけ異なる場合、それらの非線形係数は、それぞれｓだけ異なる。すなわち、ＣＢ０＝ｓＣＡ０、ＣＢ１＝ｓＣＡ１、およびＣＢ２＝ｓＣＡ２である。この場合、（１０）の２次項（Ｃ２）は、ｓが次式であるときに、ゼロに設定されることが可能である。
このことは、Ｋ．Ｂｕｉｓｍａｎらの“Ｌｏｗ−ｄｉｓｔｏｒｔｉｏｎ，ｌｏｗ ｌｏｓｓ ｖａｒａｃｔｏｒ−ｂａｓｅｄ ａｄａｐｔｉｖｅ ｍａｔｃｈｉｎｇ ｎｅｔｗｏｒｋｓ，ｉｍｐｌｅｍｅｎｔｅｄ ｉｎ ａ ｓｉｌｉｃｏｎ−ｏｎ−ｇｌａｓｓ ｔｅｃｈｎｏｌｏｇｙ”（Ｐｒｏｃ．２００５ Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ ＩＣ Ｓｙｍｐ．，Ｌｏｎｇ Ｂｅａｃｈ，Ｃａｌｉｆｏｒｎｉａ，２００５年６月、３８９〜３９２頁）、およびＱ．Ｈａｎらの“Ｐｅｒｔｕｒｂａｔｉｏｎ ａｎａｌｙｓｉｓ ａｎｄ ｅｘｐｅｒｉｍｅｎｔａｌ ｖｅｒｉｆｉｃａｔｉｏｎ ｏｎ ｉｎｔｅｒｍｏｄｕｌａｔｉｏｎ ａｎｄ ｈａｒｍｏｎｉｃ ｄｉｓｔｏｒｔｉｏｎ ｉｎ ａｎ ａｎｔｉ−ｓｅｒｉｅｓ ｖａｒａｃｔｏｒ ｐａｉｒ”（ＩＥＩＣＥ Ｔｒａｎｓ．ｏｎ Ｅｌｅｃｔｒｏｎｉｃｓ，Ｖｏｌ．Ｅ８８−Ｃ，Ｎｏ．１，８９〜９７頁、２００５年１月）で、認識されていた。
しかしながら、Ｃ２をゼロに設定しても、有限のソースインピーダンスを介してのＣ１項とＣ２項との間の２次相互作用があるために、回路応用での３次歪みは完全には除去されない。３次歪みを完全に除去するためには、（１０）のＣ１を除去することも必要であろう。（８）から、Ｃ１をゼロに設定することが可能なのは、２つのキャパシタが同じサイズを有し（ｓ＝１）、同一グレーディング係数を有する場合だけであり、これは、（１１）からすると、ほとんどの場合に、Ｃ２を除去するためのｓの要件と矛盾する。
このジレンマに対処するために、本発明では、特定のダイオード面積比が用いられた場合に、図１Ｂおよび２Ｂに示されるように、同一回路網の逆並列接続を用いることによって、有限のＣ１項の効果を独立に除去することが可能であることが認識されている。２つの非線形キャパシタを逆並列接続した場合は、
Ｃｘ（ｖ）＝Ｃｘ０＋Ｃｘ１ｖ＋Ｃｘ２ｖ２… （１２）
Ｃｙ（ｖ）＝Ｃｙ０−Ｃｙ１ｖ＋Ｃｙ２ｖ２＋… （１３）
であり、結果として得られる総キャパシタンスは、次式のように、すべての個別キャパシタンスの総和になる。
Ｃ（ｖ）＝（Ｃｘｎ＋Ｃｙｎ）＋（Ｃｘ１−Ｃｙ１）ｖ＋（Ｃｘ２＋Ｃｙ２）ｖ２＋… （１４）
図１Ｂおよび２Ｂの逆並列接続において、トポロジが、サイズの一致するダイオードを使用した場合は、次式が得られる。
Ｃ（ｖ）＝２Ｃｘ０＋２Ｃｘ２ｖ２＋… （１５）
結果として、Ｃ１項から発生するすべての２次成分が完全にキャンセルされる。（１１）の結果（３次歪みのキャンセル（したがって、Ｃｘ２＝０））を、（１５）の結果（２次（およびすべての偶数次）歪み成分のキャンセル）と組み合わせると、５未満の次数の残留歪みがないキャパシタが得られ、大幅な改善が見られる。
低歪みバラクタ構成の数学的説明を導出するために、まず、単一バラクタダイオードの古典的なキャパシタンス関係を思い出してみよう。これは、次式のように表すことができる。
Ｃ（Ｖ）＝Ｋ／（φ＋Ｖ）ｎ （１６）
ここで、φはダイオードのビルトインポテンシャルであり、Ｖは印加電圧であり、ｎはダイオードキャパシタンスのべき乗則指数であり、Ｋはキャパシタンス定数である。べき乗則指数の値は、注入接合の場合のｎ≒０．３から、均一ドープ接合の場合のｎ≒０．５、超階段接合の場合のｎ≒２など、様々な状況に応じて広く変化する可能性がある。
低歪みバラクタダイオード回路を開発するために、本願発明者らは、まず、以下のように、（１６）のテイラー係数を抽出する。
ここで、ＶＢＩは、図２のダイオードに対する直流バイアス電圧である。
次に、図１Ａで示されたダイオード構成を用いて、３次歪みが少ない電圧可変キャパシタを実現することが可能である。この場合は、ダイオード面積比ＤＢ／ＤＡを、（１１）と同様にｓに設定し、（６）〜（１１）と同じ手続きに従って、図２Ａの回路のキャパシタンスの線形項および非線形項に関して、次式を得る。
（１１）と同様に、次のように設定することにより、Ｃ２（２１）をゼロに等しくすることが可能であることに注意されたい。
これにより、キャパシタンス項Ｃ２が原因である３次歪みがゼロになる。（２３）の結果は、ダイオードべき乗則指数が０．５以上の場合のみ、キャンセルが可能であることを示している。（２３）（および（１１））の第２の根は無視できる。これは、２つの根が互いの逆数であるためであり、ダイオード面積比の値ｓおよび１／ｓの両方がＣ２＝０をもたらす。シミュレーションでは、計算された比ｓに対して２５％を超える偏差があっても、所望の歪みキャンセル効果が基本的に得られることがわかった。したがって、例示的実施形態では、偏差が２５％以下であれば装置が比ｓを満たす。
ダイオード内のドーピング分布を一定にすること（ｎ＝０．５である、いわゆる「階段接合」ケース）により、前述のように、ｓの値は１になる。このケースは特に、（１５）から、この条件セット（ｎ＝０．５、ｓ＝１）がＣ２およびＣ１の両方をゼロに等しく設定する点で、魅力あるものである。より綿密に分析すると、この特別なケースの場合は、より高い次数の歪み項はすべて消滅し、（理論的には）「無歪み」の動作になることがわかる。
この望ましい「無歪み」動作についての説明は、（１）を、ダイオードに蓄積された電荷に関して、ｎ＝０．５のケースの場合の印加電圧の関数として書き直すことにより、直観的に理解することが可能である。すなわち、次式のとおりである。
ここで、Ｑ０＝２Ｋ／φｎ−１である。
ダイオードペアに増分電圧ｖが印加されると、増分電荷ｑがダイオードに蓄積され、この増分電圧は、蓄積された電荷に関しては、次式のようになる。
したがって、ｎ＝０．５という特別なケースでは、増分電荷は、印加された増分電圧と線形関係にあり、ダイオードペアは、理想的な電圧制御線形キャパシタのように動作する。この、２つの二乗制御ソースの差から線形制御ソースを生成する原理は、長チャネルＭＯＳＦＥＴの二乗動作を利用する線形ＭＯＳトランスコンダクタの設計に広く用いられている。たとえば、Ｅ．ＳｅｅｖｉｎｃｋおよびＲ．Ｗａｓｓｅｎａａｒの“Ａ ｖｅｒｓａｔｉｌｅ ＣＭＯＳ ｌｉｎｅａｒ ｔｒａｎｓｃｏｎｄｕｃｔｏｒ／ｓｑｕａｒｅｌａｗ ｆｕｎｃｔｉｏｎ ｃｉｒｃｕｉｔ”（ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ、ｖｏｌ．ＳＣ−２２，ｎｏ．３，３６６〜３７７頁、１９８７年６月）を参照されたい。
この結果を用いて、ｎ＝０．５という特別なケースの場合の理想的なセンタタップ電圧を、次式のように計算することも可能である。
この式は、基本周波数と２次歪みだけを示している。
より高いキャパシタンスチューニングレンジ（ｎ＞０．５）を可能にするプロセス技術の場合、（２３）の解は、Ｃ２を最小化するために必要なダイオード面積比を計算する直接的な方法を提供する。たとえば、ｎ＝１の場合、必要な面積比は、ちょうど２である。理想的な超階段接合に対応するｎ＝２の場合には、必要な面積比は２．６である。これらの面積比は、バラクタダイオードを含む、どのような標準的な集積回路プロセスでも、高い精度で容易に実現される。
このアプローチはＣ２を最小化することが可能であるが、本願発明者らの以前の分析から、１でないｓの値がＣ１の有限値をもたらすことは明らかである。図１Ａに示されるように、整合バラクタスタックを逆並列構成で配置することにより、この歪み寄与分を除去することが可能である。結果として得られる、図１Ａおよび１Ｂのバラクタダイオード回路の線形キャパシタンスは同一であるが、図２Ｂのキャパシタンスで示されるように、図１Ｂの回路は、適切な面積比が設定された場合には、Ｃ１＝Ｃ２＝０となる。このトポロジでは、すべての偶数次歪み係数がゼロ（Ｃ１、Ｃ３、Ｃ５、・・・＝０）であるが、奇数次歪みを形成する、図１Ｂのより高次の係数（Ｃ４、Ｃ６、Ｃ８、・・・）はゼロでないことに注意されたい。ただし、５次以上の非線形性に起因する、（２ω２−ω１）におけるＩＭ３寄与分は非常に小さい。
図１Ａの回路トポロジは、バラクタの均一ドーピング分布に対応するｓ＝１およびｎ＝０．５の場合に、ほぼ無歪みのバラクタスタックを与える。図１Ｂの回路は、より一般化されているが、Ｃ１およびＣ２をゼロに設定する適切なダイオード面積比を設定することにより、０．５より大きい任意の値ｎに対して、ほぼ無歪みのバラクタスタックを与える。このトポロジは、様々なプロセス技術での使用に対して、より高い自由度を与え、ｎ＝０．５のケースより高いＣｍａｘ／Ｃｍｉｎ比で線形動作を促進する。
バラクタトポロジのインタセプト点は、制御電圧の関数であり、以下の表１に示されるように、解析的に表すことができる。インタセプト点の値は、従来のように利用可能電力で表すのではなく、電圧で表すのが適切である。これは、ダイオードにとっての利用可能電力が、インピーダンス整合条件に依存するためである。
表１は、異なるダイオード構成に対する理論上の電圧インタセプト点を示す。高チューニングレンジバラクタスタックについて計算されたＩＰ２、ＩＰ３、およびＩＰ４は、ｎ＝１、ｓ＝２の条件に対応する。この構成の場合は３次歪みがないので、ＩＰ３の値は、２ω２−ω１における残留５次歪みの外挿されたインタセプト点である。
ここまでは、センタタップの直流バイアス回路網のインピーダンスが、バラクタスタック構成のＲＦ動作に影響を及ぼさないよう、十分高いと仮定してきた。しかしながら、実際の状況では、線形性の劣化を防ぐために、センタ接点の分路インピーダンスを最大化しなければならない。線形性の劣化が起こるのは、ダイオードを流れる所望の交流電流に比べて、各種高調波成分としてバイアス回路網を流れる交流電流が無視できなくなる場合である。この状況では、歪みをキャンセルするための条件が満たされなくなる。このことは特に、トーン間隔が狭い場合の相互変調測定において問題になる。それは、（２６）から、センタタップ電圧が、２トーンテストの差周波数において成分を有するためである。周波数がゼロに近づくにつれて、容量性リアクタンスは無限に大きくなるため、相互変調キャンセル効果が有効になるトーン間隔には、下限の周波数が存在する。図１Ａおよび２Ａの構成を参照すると、この条件は次式のとおりである。
ＲＢＩ＞＞１／２πＣＡΔｆ （２７）
この条件は内蔵抵抗によって満たされることが可能であるが、その抵抗値は、トーン間隔がほどほどの場合であっても、途方もなく大きくなる可能性がある。（２７）を満たすことができない、トーン間隔がきわめて狭い状況では、単一ダイオードからのＩＰ３の向上（２倍強）は、各ダイオードの両端のＲＦ電圧が１／２に減ることで、ほぼ完全に説明されることが可能である。
バイアス回路に必要な面積を小さく保ちながら、センタタップに高インピーダンスを実装する、よりよい方法は、図３に描かれたトポロジで示されるような、小さな逆並列ダイオードペアを使用することであって、逆並列ダイオードのバイアスは、バラクタダイオードＣＤ（１８）およびＲＤ（２０）のペアによって提供される。これは、それらのダイオードのゼロバイアスインピーダンスが非常に高いので、ほとんどの応用にかなり有効である。
線形性に対するセンタタップインピーダンスの効果を、ＩＩＰ３の特定のシミュレーション例とともに、図４に示す。図４は、２トーンテスト下の単一バラクタおよび電圧駆動ＤＦＶＳについてシミュレートされたＩＰ３（Ｖ）を、トーン間隔およびセンタタップインピーダンスの関数として示したものである（（ｆｃ＝１ＧＨｚ、Ｃ０＝１０ｐＦ、Ｖｃｅｎｔｅｒ ｔａｐ＝５Ｖ、ｎ＝０．５、ＣＤ＝０．１ｐＦ）。この図は、はっきり分かれる３つの動作領域を示しており、それらは、非常に狭いトーン間隔において、ダイオードＲＤの分路直流もれインピーダンスが線形性を制限する動作領域と、ほどほどのトーン間隔において、逆ダイオードペアのゼロバイアスキャパシタンスＣＤがＩＩＰ３を一定値に制限する動作領域と、広いトーン間隔において、線形性が理想的な無限ＩＩＰ３に近づく動作領域とである。ほどほどのトーン間隔の領域では、逆並列バイアスダイオードキャパシタンスが線形性を制限し、ＩＩＰ３は次式で与えられる。
これは、均一にドープされたｎ＝０．５のケースの場合、およびＣＤの値が小さい場合には、近似的に、
となる。これは、ダイオード直流バイアス回路内の寄生キャパシタンスを低く保つことが重要であることを示している。
センタタップ内の逆並列ダイオードは、企図されたＲＦ信号のフローを損なってはならない。理想的には、センタタップ接続を通って出ていくＲＦ電流はない。センタタップ接続のキャパシタンスが著しく小さければ（たとえば、ＲＦパス内のダイオードのキャパシタンスの５０％より著しく小さければ）、良好な性能が得られるはずである。
図４は、無歪みバラクタスタックは、線形性に関して、単一バラクタよりすぐれた性能を有するが、最良の結果が得られるのは、直流バイアス回路網のカットオフ周波数（（１／２）πｃｅｆｆＺｓ）が差周波数より格段に低い場合であることを示している。センタタップの高インピーダンスの要件に加えて、バラクタダイオードは、ＲＦ信号サイクルの間に、順バイアスになってはならず、かつ、ダイオード電圧降伏条件を超えてはならない。可変キャパシタンスを必要とする実際のＲＦ応用では、これらの技術的制約を考慮しなければならない。
前述の解析におけるバラクタダイオードは、（１６）で与えられるキャパシタンス動作を有する理想的な回路素子と見なされている。しかしながら、現実のデバイスを考えた場合は、物理的実装およびそれに関連する制約への対応が必要になる。特に、外因的な寄生要素が損失を増やしたり、線形性を劣化させたりしないようにすることが必要である。この目的のために、均一に低濃度にドープされたＮ−領域と、格段に高濃度にドープされたＰ＋領域との間に階段接合を有する、簡略化されたバラクタダイオード構造を、例として用いる。計算では、Ｐ＋およびＮ＋＋の接触領域に起因するＲＦ性能の劣化は無視できるものと仮定する。
第１の考慮点は、この簡略化された構造の固有降伏電圧および線質係数である。その次の考慮点は、均一にドープされたバラクタの利用可能キャパシタンスの制御範囲である。
バラクタダイオードのキャパシタンスは、次式で与えられる。
Ｃ１≒εＡｊ／ｘｎ （３０）
ここで、εはシリコンの誘電率であり、Ａｊはダイオード面積であり、ｘｎは、次式で与えられる空乏幅である。
ここで、Ｎａ、Ｎｄ、およびＮｉは、それぞれ、アクセプタ、ドナー、および真性キャリアの濃度であり、ｖｉは、ｋＴ／ｑで与えられる熱電圧である。この後の計算では、２ＧＨｚで動作するシリコンベースのデバイス、Ｎａ＝１０１９ｃｍ−３、およびシリコンの臨界降伏電界Ｅｃｒｉｔ＝６×１０５Ｖ／ｃｍを前提としている。
この、ｘｎについての式を使用して、降伏電圧を求めることが可能であり、そのためには、電界の最大値Ｅｍａｘ、すなわち、（ｑＮｄＸｎ／ε）をシリコンの臨界電界に等しく設定する。これにより、次式が得られる。
図５Ａは、シリコンバラクタダイオード（実線）およびＧａＡｓバラクタダイオード（破線）の固有の線質係数および降伏電圧を、ドーピングの関数としてプロットしたものである。図５Ｂは、様々なＲＦ電圧振幅における、シリコンベース（実線）およびＧａＡｓベース（破線）のバラクタダイオードの有効単一バラクタダイオードキャパシタンスチューニング比（ｃｒａｔｉｏ）を、ドーピングの関数としてプロットしたものである。図５Ａでは、結果として得られる、均一にドープされたシリコンバラクタデバイスの降伏電圧を、ドープ濃度の関数としてプロットしている。ドーピングレベルが下がるにつれて、結果として得られる、ダイオードの降伏電圧は上がる。ただし、残念なことに、非空乏化領域の直列抵抗も上がるため、この構造物の実効Ｑは下がる。
バラクタのＱは、次式で定義される。
Ｑ＝Ｉｍ（Ｚｖａｒ）／Ｒｅ（Ｚｖａｒ） （３２）
ここで、Ｚｖａｒは、バラクタダイオードの直列インピーダンスである。ダイオードの直列抵抗は、非空乏化Ｎ領域の実効抵抗（接触抵抗を含まず）によって完全に支配されると考えられている。最悪ケースの直列抵抗が完全復旧状態に対応すると仮定すると、次式のように書くことができる。
Ｒｖａｒ＝φＳｉｌ／Ａｊ≒ｘｎ／ｑＮｄμｎＡｊ （３３）
長さｌを、低濃度にドープされたＮ領域の厚さに設定する。この厚さは、所与のドーピング濃度における最大空乏幅によって決まる。さらに、φＳｉは、ドーピングに依存する、シリコンの固有抵抗を表し、これは、ドーピング範囲が１０１５〜１０１８ｃｍ−３の場合の室温データに基づけば、近似的に次式のとおりである。
φＳｉ＝４ｘ１０１２／Ｎｄ ０．８ （３４）
（３０）〜（３４）を用い、図５Ａにおいて、バラクタダイオードのＱを、ゼロバイアス条件の場合のドーピング濃度に対して計算する。この状況は、最悪ケースの条件を表している。それは、Ｑが、キャパシタンスならびに直列抵抗の減少によってダイオードの逆バイアスが高くなる場合に向上する傾向があるためである。
この解析の結果として、シリコンデバイスにおいて１００を超えるＱを維持するためには、ダイオードのドーピングレベルが４×１０１６ｃｍ−３を超えなければならず、これによって降伏電圧が３０Ｖ未満に制限される。これは、すぐれたレベルの性能を表しているが、ＧａＡｓや他のＩＩＩ−Ｖ属材料のように、移動度と降伏電圧とのトレードオフがよりよい材料系では、さらにＱを高くすることが可能である。
図５Ｂでは、均一にドープされたケースにおいて、単一ダイオードの有効キャパシタンスチューニングレンジを、様々なＲＦ電圧に対するドーピング濃度の関数としてプロットしている。この場合も、キャパシタンスチューニングレンジとＱとの間には明確なトレードオフがあり、ダイオードのドーピングレベルを高くすると、ダイオードのＱは向上するが、達成可能なチューニングレンジは狭くなる。
均一にドープされた、２つの同一のバラクタダイオードの逆直列接続について考えると、低電力条件下での単一のダイオードの両端のＲＦ電圧は、バラクタスタック全体に印加されたＲＦ電圧のほぼ半分になる。より高い電力レベルでは、ダイオードキャパシタンスは、ＲＦ信号によって著しく変調され、２つのダイオードの間の電圧配分は均等ではなくなる。実際には、これは問題ではない。それは、最も強く逆バイアスされたダイオードによって、最も小さいキャパシタンスの両端のＲＦ電圧が最も大きくなるからである。この効果により、使用可能なキャパシタンスチューニングレンジが、図５Ａおよび５Ｂの結果に比べて若干改善されるが、実際には、かなり小さな改善である。
図６は、ダイオード当たりのＲＦ電圧を下げて、耐電圧およびチューニングレンジの性能を向上させるための、直列の複数バラクタスタック２２および２４を有する回路トポロジを示す。バラクタスタックの耐電圧性能は、図６に示されるように、バラクタダイオードを直列に結合することにより、改善可能である。このことは、所与の信号レベルに対して、より厚いエピ層を使用する単一バラクタスタックより制御電圧を低くし、Ｑを高くすることが可能である（他の接続がＱを劣化させない場合）。この動作の主な不利点は、所与のキャパシタンスに対してデバイス面積が大きいことである（バラクタダイオードの数が２倍になるごとに面積が約４倍になる）。
これらの複数バラクタスタックのチューニングレンジが、印加ＲＦ電圧を高くすると改善される様子を、図７に示す。図７は、２個、４個、および８個の逆直列ダイオード（Ｎｄ＝２×１０１６およびＮｄ＝４×１０１６）を有する、均一にドープされた複数スタックＤＦＶＳ構成について計算されたキャパシタンスチューニング比を、印加ＲＦ電圧の関数として示している。簡単のために、Ｖｓｏｕｒｃｅは、（複数）バラクタスタック全体に印加されたＲＦ電圧を表しているが、各ダイオードへは電圧が均等に分割されているものと仮定する。ＧａＡｓベースのデバイスのＱは、シリコンに比べて、移動度が高いことから優位にあるが、ＧａＡｓは、所与の均等バラクタドーピング濃度に関しては、基本的に、シリコンに対してチューニングレンジの改善が見られるわけではないことに注意されたい。これらの複数バラクタスタックの制御電圧は、単一バラクタの降伏電圧によって拘束され、〜３０Ｖ（Ｎｄ＝４×１０１６の場合）および〜６０Ｖ（Ｎｄ＝２×１０１６の場合）に制限される。
図８は、単一の逆ダイオード、ならびに、２個、４個、および８個の逆直列ダイオードを有する（複数の）ＤＦＶＳバラクタ構成についてシミュレートされたＩＰ３（Ｖ）を、トーン間隔およびセンタタップインピーダンス（ｆｃ＝１ＧＨｚ、Ｃ０ｅｆｆ＝１０ｐＦ、Ｖｃｅｎｔｅｒ ｔａｐ＝５Ｖ、ｎ＝０．５、ＣＤ＝０．１ｐＦ）の関数として示す。複数スタックＤＦＶＳ構成のダイオード当たりの電圧スイングが減少することも、線形性に対しては直接的に有利である。このことは図８に示されており、図８では、単一ダイオード、ＤＦＶＳ、４個の逆直列ダイオードを有する複数のＤＦＶＳ構成（図６で与えられたもの）、および８個の逆直列ダイオードを有する複数のＤＦＶＳ構成に対して、ＩＰ３（Ｖ）が与えられている。図８によれば、複数のＤＦＶＳ構成を利用する場合、非常に狭いトーン間隔では、ダイオード当たりのＲＦ電圧が半分になるごとに、ＩＰ３（Ｖ）がちょうど２倍になる。さらに、トーン間隔を若干広げるための、高センタタップインピーダンスに対する要件は、どちらかといえば厳しくないといえる要件であり、これによって、線形チューナブルナローバンド応用の現実的な実装が容易になる。
バラクタダイオードスタックは、センタタップ電圧で値を調節できる制御可能キャパシタとして、動作することが可能である。許容できる線形性を維持するためには、スタック内の個々のバラクタダイオードのそれぞれに対し、信号が大きい間、十分な逆バイアスを維持しなければならない。
バラクタは数十年にわたって方々に存在し、逆直列ダイオード構造物は、発振器で使用されたり、最近であれば、電子式走査可能アンテナの歪み低減にさえ使用されたりもしているが、「無歪み」動作、２ＧＨｚでＱ＞１００、ならびにキャパシタンス＞１０ｐＦという要求を満たすのに適する市販のバラクタ技術は、現時点では存在しないと考えられている。
シリコンオングラスバラクタデバイスを集積化し、テストした。図９Ａは、集積化されたシリコンオングラスバラクタデバイスの断面を示す。図９Ａでは、ガラス基板２６がシリコンウェハ２８に接着されている。ダイオードトポロジ１０および１２は、シリコンウェハ２８の均一ドーピング領域の中で組み立てられる。ウェハ２８の表面および裏面の両方にある、ウェハ２８内の酸化物および接点のパターニング３０によって、バラクタダイオードがウェハ２８の両面に直接接触することが可能であり、これは、実験用デバイスでは、銅めっきアルミニウムによってなされた。
図９Ｂは、図９Ａによる実験用デバイスのレイアウトを示す。図９Ａのデバイスは、低損失基板と、ウェハの表面および裏面の両方のパターニングとを与えるため、真性バラクタは、両面の厚い金属と直接接触することが可能である。これにより、従来の集積バラクタ実装では必要であった埋め込み層またはフィンガー構造が不要になる。実験用デバイスでは、金属損失を最小にするために、１．４μｍのアルミニウムに４μｍの銅層をめっきした。
（１×１０１７ｃｍ−３の均一ドーピングを用いて）実験用デバイスにおいて実現されたＤＦＶＳ構造の測定されたＱは、バイアス電圧が変化するにつれて、１００から６００まで変化した。これは、逆バイアス電圧が大きくなると、非空乏化領域の長さが減ることによる。
「無歪み」動作の達成レベルを調べるために、５０Ω終端２ポート構成を用い、単一バラクタおよびＤＦＶＳに対して、２トーンテスト（ｆｃ＝２．１４ＧＨｚ）を実施した。関心対象のすべての周波数成分の校正電力測定のために、Ｍ．Ｓｐｉｒｉｔｏらの“Ａ ｎｏｖｅｌ ａｃｔｉｖｅ ｈａｒｍｏｎｉｃ ｌｏａｄ−ｐｕｌｌ ｓｅｔｕｐ ｆｏｒ ｏｎ−ｗａｆｅｒ ｄｅｖｉｃｅ ｌｉｎｅａｒｉｔｙ ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ”（２００４ ＩＥＥＥ ＭＴＴ−Ｓ Ｉｎｔ．Ｍｉｃｒｏｗａｖｅ Ｓｙｍｐ．Ｄｉｇ．，Ｆｏｒｔ Ｗｏｒｔｈ，Ｔｅｘａｓ．，２００４年６月、１２１５〜１２１８頁）に記載されているシステムを使用した。
図１０は、測定およびシミュレートされたＩＭ３およびＩＭ５成分を、異なるトーン間隔（Δｆ＝１００ｋＨｚおよびΔｆ＝１０ＭＨｚ）の電力の関数としてプロットしたものである。使用したセンタタップインピーダンスは４７ｋΩ、センタタップバイアスは２Ｖである。これらの結果は、前述の理論と非常によく一致する。ＤＦＶＳ構成を用いた場合は、単一バラクタダイオードの場合に比べて、線形性がかなり改善される。この構成の場合は、ＲＦ電圧がＤＦＶＳの各ダイオードに対して分割されることから、順方向駆動条件が、６ｄＢ高い電力レベルで発生することに注意されたい。トーン間隔が広いほうがＩＭ３およびＩＭ５生成物がより抑制されることも図から明らかであり、前述の理論を裏付けている。
本発明のバラクタダイオード可変キャパシタトポロジのＲＦ適応性機能を検証するために、チューナブルバンドパスフィルタおよび低損失チューナをはじめとする、いくつかの異なる実験回路を実装した。これらの回路に対して、１μｍのエピ層を用いると、単一バラクタダイオードの降伏電圧が約３０Ｖになった。
バンドパスフィルタを実装し、テストした。このフィルタは、図１１に示される構成を有する、シンプルなチューナブル単一極／単一零点フィルタであった。図１１のフィルタは、たとえば、携帯電話におけるＳＡＷフィルタの代替として、周波数デュプレックス携帯電話システムの受信器／混合器への送信リークを最小化するように適合されることが可能である。図１１の可変キャパシタＣ１およびＣ２は、図２Ａと一致する逆直列バラクタダイオード配置で実装されており、サイズは均等である（そのケースではｎ＝０．５であるため）。
そのようなフィルタの要件は、受信帯域の損失がきわめて低いこと、送信帯域における阻止性が高いこと、ならびに、混変調歪みを防ぐために線形性が高いことである。必要なインダクタンスを与えるために、低損失オンチップマイクロストリップ伝送路とボンドワイヤとの組み合わせを利用した。
図１１に従って形成された実験用デバイスについて、周波数に対する、測定されたチューナブルフィルタ挿入損失および阻止帯域抑圧をｓ２１として、図１２に示す。通過帯域における損失は、１ＧＨｚの変動に対して２〜３ｄＢである。このフィルタの送信／受信チャネル間隔は、４００ＭＨｚである。
実験用フィルタの大信号動作を特性化するために、３次歪み／ＸＭＯＤ歪みテストを実施した。この目的のために、１．９９９および２．００１ＧＨｚの阻止帯域に、送信ブレークスルー信号を表す、電力レベル−５．６ｄＢｍの２つの信号を与えた。通過帯域には、ジャマー信号（ｆｊａｍ＝２．５ＧＨｚ、０ｄＢｍ）を与えた。結果として得られるｆｄｉｓｔ＝２．４９８および２．５０２ＧＨｚの歪み成分は、ジャマー信号に対して−９８．５ｄＢｃであった。このテスト条件の結果として得られるＩＩＰ３は、次式で近似される。
ＩＩＰ３≒１０ｌｏｇ（２）＋Ｐｔｘｔ−ΔＰｘｍｏｄ／２＝４６ｄＢｍ （３５）
さらに、チューナブルフィルタの通過帯域において、２トーンテストを実施した。この場合も＋４６ｄＢｍのＩＩＰ３が得られた。大信号性能に関するこれらの優秀な結果は、適応無線システムの設計者に広い設計マージンを与える。
図３のダイオードバイアス可変回路トポロジを含む、図１３に示された、２段ラダー整合回路網に基づく実験用集積適応整合回路網を形成した。これには、均一にドープされたバラクタが、チューニングレンジ、線質係数（２ＧＨｚでＱ＞１００）、および降伏電圧（〜３０Ｖ）の間で良好なトレードオフを得るように、４×１０１６ｃｍ−３のドーピングレベルを用いた。
図１３に従って組み立てられた実験用チューナのレイアウトは、低損失コプレーナ伝送路と、インピーダンス変換を連続的に変化させるように配置されたバラクタダイオードとからなる。このトポロジは、実装が容易であることと、高入力電力／低入力インピーダンス条件の場合にもたらすＱが低いことから選択されている。制御電圧は２つしかなく（１８Ｖ未満であり）、全体構造は非常にコンパクト（３．５ｍｍ２未満）である。ＭＥＭＳベースの適応整合回路網とはまったく異なり、バラクタベースの整合回路網のチューニング速度は、非常に高速であることが可能であり、これは、動的負荷線増幅器に使用可能な特性である。
図１４Ａは、図１３による実験用チューナにおける、２ＧＨｚでのｓ１１の測定値を示す。図１４Ａのプロットは、０．２〜４９Ωの抵抗制御範囲をカバーする、理想に近いインピーダンス点分布を示している。このデータから、最大ＶＳＷＲ＞２５０：１であることがわかる。チューナの重要なパラメータとしてＧｐ（＝Ｐｏｕｔ／Ｐｉｎ）があり、Ｇｐは、電力増幅器応用における損失の唯一の真の測定尺度である（Ｇｍａｘは、すべてのチューナ設定について、０．２ｄＢより良好であったことに注意されたい）。図１４Ｂは、すべての異なるチューニング点で測定された損失等高線（ｄＢ単位のＧｐ）をプロットしたものであり、損失の範囲は、Ｚｉｎ＝４０Ωの場合で、０．５ｄＢ（１Ω）から３．５ｄＢである。チューナの測定されたＯＩＰ３は、Ｚｉｎ＝３７Ωの場合で４１ｄＢｍ、Ｚｉｎ＝２Ωの場合で５２ｄＢｍであった（入力周波数は２ＧＨｚ、トーン間隔は２０ＭＨｚ）。
本発明の実施形態で使用される逆直列回路トポロジおよび逆直列／逆並列回路トポロジを示す図である。 本発明の実施形態で使用される逆直列回路トポロジおよび逆直列／逆並列回路トポロジを示す図である。 図１Ａの回路トポロジにおけるバラクタダイオードに対応するキャパシタンスをそれぞれ示す図である。 図１Ｂの回路トポロジにおけるバラクタダイオードに対応するキャパシタンスをそれぞれ示す図である。 図１Ａのトポロジに適応される逆並列ダイオードバイアス構成を示す図である。 ２トーンテスト下の単一バラクタおよび電圧駆動ＤＦＶＳについてシミュレートされたＩＰ３（Ｖ）を、トーン間隔およびセンタタップインピーダンスの関数として示した図である。 結果として得られる、均一にドープされたシリコンバラクタデバイスの降伏電圧を、ドープ濃度の関数としてプロットした図である。 様々なＲＦ電圧振幅における、シリコンベース（実線）およびＧａＡｓベース（破線）のバラクタダイオードの有効単一バラクタダイオードキャパシタンスチューニング比（ｃｒａｔｉｏ）を、ドーピングの関数としてプロットした図である。 ダイオード当たりのＲＦ電圧を下げて、耐電圧およびチューニングレンジの性能を向上させるための、直列の複数バラクタスタックを有する回路トポロジを示す図である。 ２個、４個、および８個の逆直列ダイオード（Ｎｄ＝２×１０１６およびＮｄ＝４×１０１６）を有する、均一にドープされた複数スタックＤＦＶＳ構成について計算されたキャパシタンスチューニング比を、印加ＲＦ電圧の関数として示す図である。 単一の逆ダイオード、ならびに、２個、４個、および８個の逆直列ダイオードを有する（複数の）ＤＦＶＳバラクタ構成についてシミュレートされたＩＰ３（Ｖ）を、トーン間隔およびセンタタップインピーダンス（ｆｃ＝１ＧＨｚ、Ｃ０ｅｆｆ＝１０ｐＦ、Ｖｃｅｎｔｅｒ ｔａｐ＝５Ｖ、ｎ＝０．５、ＣＤ＝０．１ｐＦ）の関数として示す図である。 本発明の集積化されたシリコンオングラスバラクタデバイスの断面を示す図である。 図９Ａによる実験用デバイスのレイアウトを示す図である。 ４７ｋΩのセンタタップインピーダンスおよび２Ｖのセンタタップバイアスを使用する実験用デバイスの、測定およびシミュレートされたＩＭ３およびＩＭ５成分を、異なるトーン間隔（Δｆ＝１００ｋＨｚおよびΔｆ＝１０ＭＨｚ）の電力の関数としてプロットした図である。 実験用バンドパスフィルタを示す図である。 図１１の実験用バンドパスフィルタの応答を示す図である。 ５０Ωの負荷インピーダンスに対して設計された、バラクタダイオードベースの実験用チューナの概略図である。 図１３による実験用チューナにおける、２ＧＨｚでのｓ１１の測定値を示す図である。 図１３による実験用チューナについて、すべての異なるチューニング点で測定された損失等高線（ｄＢ単位のＧｐ）をプロットした図であり、損失の範囲は、Ｚｉｎ＝４０Ωの場合で、０．５ｄＢ（１Ω）から３．５ｄＢである。

Claims (11)

  1. 可変キャパシタンスを制御する可変電圧負荷を提供する回路に適用される集積可変電圧ダイオードキャパシタトポロジであって、
    第１のペアの逆直列バラクタダイオード（１０、１２、１４、１６）を備え、前記回路内の前記第１のペアの逆直列バラクタダイオードのダイオードべき乗則指数ｎが０．５より大きく、前記第１のペアの逆直列バラクタダイオードが、３次歪みを制御するために設定された不等サイズ比を有し、
    前記第１のペアの逆直列バラクタダイオードの間に、前記可変電圧負荷を印加するためのセンタタップを備え、前記ダイオードべき乗則指数ｎが
    Ｃ（Ｖ）＝Ｋ／（φ＋Ｖ）ｎ
    で定義され、ここで、φは前記ダイオードのビルトインポテンシャルであり、Ｖは前記印加電圧であり、ｎは前記ダイオードキャパシタンスのべき乗則指数であり、Ｋはキャパシタンス定数である、集積可変電圧ダイオードキャパシタトポロジ。
  2. 前記第１のペアの逆直列バラクタダイオードと逆並列に配置された、第２のペアの逆直列バラクタダイオードをさらに備え、前記回路内の前記第２のペアの逆直列バラクタダイオードのダイオードべき乗則指数ｎが０．５以上であり、前記第２のペアの逆直列バラクタダイオードが、３次歪みを制御するために設定された不等サイズ比を有し、前記第１のペアの逆直列バラクタダイオードと前記第２のペアの逆直列バラクタダイオードとの組み合わせが２次歪みも制御する、請求項１に記載の集積可変電圧キャパシタトポロジ。
  3. 前記第１および第２のペアの逆直列バラクタダイオードペアのそれぞれに対して、スタックされたバラクタダイオードペア（２２、２４）をさらに備える、請求項２に記載の集積可変電圧キャパシタトポロジ。
  4. 前記第１のバラクタダイオードペアと直列に、スタックされたバラクタダイオードペアをさらに備える、請求項１に記載の集積可変電圧キャパシタトポロジ。
  5. 抵抗バイアスが前記センタタップに接続されたバイアス逆並列バラクタダイオードペア（１８、２０）をさらに備える、請求項１に記載の集積可変電圧キャパシタトポロジ。
  6. 前記バイアス逆並列バラクタダイオードペアのキャパシタンスが、前記第１のペアの逆直列バラクタダイオードペアの５０％未満である、請求項５に記載の集積可変電圧キャパシタトポロジ。
  7. 前記不等サイズ比がｓであって、次式で定義され、
    偏差が２５％以下であれば、前記不等サイズ比ｓが満たされる、請求項１に記載の集積可変電圧キャパシタトポロジ。
  8. 前記第１のペアの逆直列バラクタダイオードと逆並列に配置された、第２のペアの逆直列バラクタダイオードをさらに備え、前記回路内の前記第２のペアの逆直列バラクタダイオードのダイオードべき乗則指数ｎが０．５以上であり、前記第２のペアの逆直列バラクタダイオードが、偏差が２５％以下である前記不等サイズ比ｓを有する、請求項７に記載の集積可変電圧キャパシタトポロジ。
  9. バンドパスフィルタ構成のかたちで配置された、請求項８に記載の集積可変電圧キャパシタトポロジと、
    入力および出力と、を備えるチューナブルフィルタ。
  10. シリコンオングラス材料システムに実装される、請求項１に記載の集積可変電圧キャパシタトポロジであって、前記材料システムが、
    ガラス基板と、
    前記ガラス基板に接着され、中に前記トポロジが組み立てられるシリコンウェハと、
    前記ウェハ内の酸化物および接点のパターニングと、を備え、前記ウェハの表面および裏面に実施される前記パターニングが、前記バラクタダイオードペアが前記ウェハの両面に直接接触することを可能にする、集積可変電圧キャパシタトポロジ。
  11. 可変キャパシタンスを制御する可変電圧負荷を提供する回路に適用される集積可変電圧ダイオードキャパシタトポロジであって、
    歪みがない理論値、またはわずかな非線形歪みがあるがチューニングレンジが高い理論値のいずれかを可変キャパシタンスに与えるバラクタダイオード手段（１０、１２、１４、１６、１８、２２、２４）と、
    トーン間隔が狭い信号に対する線形性の劣化を防ぐために、十分に高い交流インピーダンスを与えるセンタタップ装荷手段（ＲＢ１、１８、２０）と、を備え、
    前記バラクタダイオード手段のダイオードべき乗則指数ｎが０．５より大きく、前記バラクタダイオード手段が、３次歪みを制御するために設定された不等サイズ比を有し、前記ダイオードべき乗則指数ｎが
    Ｃ（Ｖ）＝Ｋ／（φ＋Ｖ）ｎ
    で定義され、ここで、φは前記ダイオード手段のビルトインポテンシャルであり、Ｖは印加電圧であり、ｎは前記ダイオードキャパシタンスのべき乗則指数であり、Ｋはキャパシタンス定数である、集積可変電圧ダイオードキャパシタトポロジ。
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Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7548136B1 (en) * 2006-06-09 2009-06-16 Rf Magic, Inc. Distortion reduction for variable capacitance devices
US9201556B2 (en) 2006-11-08 2015-12-01 3M Innovative Properties Company Touch location sensing system and method employing sensor data fitting to a predefined curve
US8207944B2 (en) * 2006-12-19 2012-06-26 3M Innovative Properties Company Capacitance measuring circuit and method
US8243049B2 (en) 2006-12-20 2012-08-14 3M Innovative Properties Company Untethered stylus employing low current power converter
US8134542B2 (en) 2006-12-20 2012-03-13 3M Innovative Properties Company Untethered stylus employing separate communication and power channels
US20080149401A1 (en) * 2006-12-20 2008-06-26 3M Innovative Properties Company Untethered stylus employing separate communication channels
US7956851B2 (en) 2006-12-20 2011-06-07 3M Innovative Properties Company Self-tuning drive source employing input impedance phase detection
US8040329B2 (en) * 2006-12-20 2011-10-18 3M Innovative Properties Company Frequency control circuit for tuning a resonant circuit of an untethered device
US8089474B2 (en) 2006-12-28 2012-01-03 3M Innovative Properties Company Location sensing system and method employing adaptive drive signal adjustment
US8040330B2 (en) 2006-12-28 2011-10-18 3M Innovative Properties Company Untethered stylus empolying multiple reference frequency communication
US7787259B2 (en) 2006-12-28 2010-08-31 3M Innovative Properties Company Magnetic shield for use in a location sensing system
US7777369B2 (en) * 2007-12-22 2010-08-17 At&T Intellectual Property I, L.P. Apparatus, system and methods for enabling linearity improvement in voltage controlled variable capacitors
JP4705976B2 (ja) * 2008-08-20 2011-06-22 株式会社日本自動車部品総合研究所 アンテナ装置
US8067858B2 (en) * 2008-10-14 2011-11-29 Paratek Microwave, Inc. Low-distortion voltage variable capacitor assemblies
US8766400B2 (en) * 2009-08-20 2014-07-01 Ching-Yu Ni Electronic device containing passive components and fabrication method thereof
EP2522074A1 (en) 2009-11-09 2012-11-14 Epcos AG Impedance circuit and method for signal transformation
DE202011105662U1 (de) * 2011-09-14 2012-05-09 IAD Gesellschaft für Informatik, Automatisierung und Datenverarbeitung mbH Rekonfigurierbares Bandpassfilter auf Basis planarer Kammfilter mit Varaktordioden
RU2496223C2 (ru) * 2011-10-27 2013-10-20 Федеральное государственное военное образовательное учреждение высшего профессионального образования "Военный авиационный инженерный университет" (г.Воронеж) Министерства обороны Российской Федерации Способ амплитудно-фазовой модуляции высокочастотного сигнала и устройство его реализации
RU2496224C2 (ru) * 2011-10-31 2013-10-20 Федеральное государственное военное образовательное учреждение высшего профессионального образования "Военный авиационный инженерный университет" (г. Воронеж) Министерства обороны Российской Федерации Способ амплитудно-фазовой модуляции высокочастотного сигнала и устройство его реализации
RU2496225C2 (ru) * 2011-11-01 2013-10-20 Федеральное государственное военное образовательное учреждение высшего профессионального образования "Военный авиационный инженерный университет" (г. Воронеж) Министерства обороны Российской Федерации Способ амплитудно-фазовой модуляции высокочастотного сигнала и устройство его реализции
US9236846B2 (en) * 2011-12-06 2016-01-12 Futurewei Technologies, Inc. Tunable bandpass filter device and method
US9407213B2 (en) 2012-09-14 2016-08-02 Carlisle Fluid Technologies, Inc. System and method for assembling a voltage amplifier
US9634640B2 (en) * 2013-05-06 2017-04-25 Qualcomm Incorporated Tunable diplexers in three-dimensional (3D) integrated circuits (IC) (3DIC) and related components and methods
US9570222B2 (en) * 2013-05-28 2017-02-14 Tdk Corporation Vector inductor having multiple mutually coupled metalization layers providing high quality factor
US10491209B2 (en) 2013-07-17 2019-11-26 Qualcomm Incorporated Switch linearizer
US9577623B2 (en) * 2013-09-09 2017-02-21 Microchip Technology Inc. Capacitive parametric zero crossing detector device, circuit and method
US10109623B2 (en) 2014-05-08 2018-10-23 Qorvo Us, Inc. Dual-series varactor EPI
US20150325573A1 (en) 2014-05-08 2015-11-12 Triquint Semiconductor, Inc. Dual stack varactor
US9484471B2 (en) 2014-09-12 2016-11-01 Qorvo Us, Inc. Compound varactor
US9660110B2 (en) * 2014-09-26 2017-05-23 Qualcomm Incorporated Varactor device with backside contact
US10382002B2 (en) 2015-03-27 2019-08-13 Tdk Corporation Apparatus and methods for tunable phase networks
US10073482B2 (en) 2015-03-30 2018-09-11 Tdk Corporation Apparatus and methods for MOS capacitor structures for variable capacitor arrays
US10042376B2 (en) 2015-03-30 2018-08-07 Tdk Corporation MOS capacitors for variable capacitor arrays and methods of forming the same
US9590669B2 (en) * 2015-05-08 2017-03-07 Qorvo Us, Inc. Single varactor stack with low second-harmonic generation
US10199869B2 (en) * 2015-05-12 2019-02-05 The Regents Of The University Of Michigan Nonlinear resonance circuit for wireless power transmission and wireless power harvesting
US10784723B2 (en) 2015-05-12 2020-09-22 The Regents Of The University Of Michigan Nonlinear resonance circuit for wireless power transmission and wireless power harvesting
US9973155B2 (en) 2015-07-09 2018-05-15 Tdk Corporation Apparatus and methods for tunable power amplifiers
CN105322917A (zh) * 2015-11-20 2016-02-10 南京熊猫汉达科技有限公司 一种30MHz～512MHz宽频段跳频滤波器
US9847801B1 (en) * 2017-04-26 2017-12-19 Fondazione Bruno Kessler Wideband power attenuators in RF-MEMS technology
WO2019230027A1 (ja) * 2018-05-31 2019-12-05 株式会社村田製作所 インピーダンス整合素子、および通信装置
DE102018213635B4 (de) 2018-08-13 2020-11-05 Infineon Technologies Ag Halbleitervorrichtung
DE102018213633B4 (de) * 2018-08-13 2024-08-29 Infineon Technologies Ag Halbleitervorrichtung
CN110429362B (zh) * 2019-07-29 2021-04-20 上海海事大学 基于t型谐振器的可重构滤波器
CN111628831A (zh) * 2020-04-23 2020-09-04 东南大学 可模拟多条pcb信道衰减特性的串型可调谐集成电路
CN113708734A (zh) * 2021-09-06 2021-11-26 北京昂瑞微电子技术股份有限公司 网络匹配调谐保护电路以及包括其的射频功率放大器
US20230353092A1 (en) * 2022-04-29 2023-11-02 Shaoxing Yuanfang Semiconductor Co., Ltd. Semiconductor switches for analog signals with improved linear response
CN118310561B (zh) * 2024-06-07 2024-08-13 成都希盟泰克科技发展有限公司 一种基于两个反接变容二极管的无源无线传感器

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59229914A (ja) * 1983-06-11 1984-12-24 Trio Kenwood Corp 共振回路
GB2223896A (en) * 1988-10-12 1990-04-18 Philips Electronic Associated Radio receivers
JP3734642B2 (ja) * 1999-05-25 2006-01-11 パイオニア株式会社 入力トラップ回路及びイメージトラップ回路
SE521637C2 (sv) * 1999-09-13 2003-11-18 Ericsson Telefon Ab L M Staplad VCO-resonator
EP1143551A1 (de) * 2000-04-05 2001-10-10 Infineon Technologies AG Integrierte Hochfrequenzschaltung
JP3754426B2 (ja) * 2002-08-16 2006-03-15 株式会社国際電気通信基礎技術研究所 アレーアンテナの設計方法、可変リアクタンス回路及び電子回路

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