JP5194640B2 - Storage element and storage device - Google Patents
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Description
本発明は、電圧の印可により電気的特性が変化する記憶素子およびそれを備えた記憶装置に関する。 The present invention relates to a storage element whose electrical characteristics change by application of a voltage and a storage device including the storage element.
コンピュータ等の情報機器においては、高速動作の可能な高密度のDRAM(Dynamic Random Access Memory)が広く用いられている。しかし、DRAMにおいては、電子機器に用いられる一般的な論理回路や信号処理回路などと比較して製造プロセスが複雑なため、製造コストが高いという問題がある。また、DRAMは、電源を切ると情報が消えてしまう揮発性メモリであり、頻繁にリフレッシュ動作を行う必要がある。 In information devices such as computers, a high-density DRAM (Dynamic Random Access Memory) capable of high-speed operation is widely used. However, a DRAM has a problem that its manufacturing cost is high because a manufacturing process is more complicated than a general logic circuit or signal processing circuit used in an electronic device. A DRAM is a volatile memory in which information is lost when the power is turned off, and it is necessary to frequently perform a refresh operation.
そこで、電源を切っても情報の消えない不揮発性メモリとして、例えば、FeRAM(Ferroelectric Random Access Memory;強誘電体メモリ)や、MRAM(Magnetoresistive Random Access Memory;磁気記憶素子)などが提案されている。これらのメモリでは、電力を供給しなくても書き込んだ情報を長時間保持し続けることが可能であり、また、リフレッシュ動作を行う必要がないので、その分だけ消費電力を低減することができる。しかし、上記した不揮発性メモリでは、メモリセルの縮小化に伴い、メモリとしての特性を確保することが困難となっている。そこで、メモリセルの縮小化に適したメモリとして、例えば、特許文献1、非特許文献1,2に記載されているような新しいタイプの記憶素子が提案されている。
Thus, for example, FeRAM (Ferroelectric Random Access Memory) and MRAM (Magnetoresistive Random Access Memory) have been proposed as non-volatile memories whose information does not disappear even when the power is turned off. In these memories, it is possible to keep the written information for a long time without supplying power, and it is not necessary to perform a refresh operation, so that power consumption can be reduced correspondingly. However, in the above-described nonvolatile memory, it is difficult to ensure the characteristics as a memory as the memory cells are reduced. Thus, as a memory suitable for reducing the size of memory cells, for example, a new type of storage element as described in
例えば、特許文献1および非特許文献1に記載の記憶素子では、2つの電極の間に、Cu、AgおよびZnのうちいずれか一種類の金属元素と、SおよびSeのうちいずれか一種類のカルコゲン元素とを含むイオン源層が設けられており、一方の電極にイオン源層に含まれる金属元素が含まれている。このような構成の記憶素子では、2つの電極間に電圧が印加されると、一方の電極に含まれる上記金属元素がイオン源層中にイオンとして拡散し、イオン源層の抵抗値あるいは容量値などの電気特性が変化するので、その電気特性の変化を利用して、メモリ機能を発現させることができる。
For example, in the memory element described in
また、例えば、非特許文献2に記載の記憶素子では、2つの電極の間に、例えば、CrがドープされたSrZrO3からなる結晶酸化物材料層が設けられており、一方の電極がSrRuO3あるいはPtからなり、他方の電極がAuあるいはPtからなる。ただし、この記憶素子の動作原理の詳細については不明である。
For example, in the memory element described in
ところで、特許文献1および非特許文献1に記載したような記憶素子では、イオン源層そのものの特性がメモリ特性の良否を決定する。メモリ特性としては、例えば、動作速度(書込速度、消去速度)、消去特性(繰り返し動作における書込消去を行う前の抵抗と書込消去を行った後の抵抗との比、消去抵抗の戻り特性とも言う)、記録特性、データ保持特性(記録抵抗および消去抵抗の加熱加速試験前後における変化)、繰り返し動作回数、記録消去時消費電力などが挙げられるが、これらの中には、イオン源層中の一の元素の組成比調整を行う際にトレードオフの関係となるものが多い。そのため、例えば、書込速度を良くする目的でイオン源層中の一の元素の組成比調整を行うと、消去特性が悪化することがある。このように、イオン源層中の一の元素の組成比調整を行うだけでは、トレードオフの関係にある特性を同時に向上させることは容易ではないという問題があった。
By the way, in the memory elements described in
本発明はかかる問題点に鑑みてなされたものであり、その目的は、イオン源層中の一の元素の組成比調整を行う際にトレードオフの関係にある複数の特性を同時に向上させることの可能な記憶素子およびそれを備えた記憶装置を提供することにある。 The present invention has been made in view of such problems, and its purpose is to simultaneously improve a plurality of characteristics in a trade-off relationship when adjusting the composition ratio of one element in the ion source layer. An object of the present invention is to provide a possible storage element and a storage device including the same.
本発明の記憶素子は、第1電極、高抵抗層、イオン源層および第2電極をこの順に配置して形成されたものである。ここで、イオン源層は、高抵抗層側に設けられた第1イオン源層と第2電極側に設けられた第2イオン源層との2層を有している。第1イオン源層は、Cu、AgおよびZnのうち少なくとも一種類の金属元素と、Te、SおよびSeのうち少なくとも一種類のカルコゲン元素とを含み、Zrを含んでいる。第2イオン源層は、Cu、AgおよびZnのうち少なくとも一種類の金属元素と、Te、SおよびSeのうち少なくとも一種類のカルコゲン元素とを含み、Zrを含んでいない。
The memory element of the present invention is formed by arranging a first electrode, a high resistance layer, an ion source layer, and a second electrode in this order. Here, the ion source layer has two layers of a first ion source layer provided on the high resistance layer side and a second ion source layer provided on the second electrode side . The first ion source layer includes at least one metal element of Cu, Ag, and Zn and at least one chalcogen element of Te, S, and Se, and includes Zr. The second ion source layer includes at least one metal element of Cu, Ag, and Zn and at least one chalcogen element of Te, S, and Se, and does not include Zr.
本発明の記憶装置は、上記記憶素子と、第1電極および第2電極のいずれか一方の電極に電気的に接続された第1配線と、第1電極および第2電極のうち第1配線に電気的に接続された電極とは異なる電極に電気的に接続された第2配線と、第1配線に直列挿入され、かつ第1電極および第2電極の間に印加する電圧を制御するスイッチング素子とを備えたものである。 The memory device according to the present invention includes the memory element, a first wiring electrically connected to one of the first electrode and the second electrode, and a first wiring of the first electrode and the second electrode. A second wiring electrically connected to an electrode different from the electrically connected electrode, and a switching element inserted in series in the first wiring and controlling a voltage applied between the first electrode and the second electrode It is equipped with.
本発明の記憶素子および記憶装置では、イオン源層に含まれる2層のうち高抵抗層側に設けられた第1イオン源層に少なくともZrが含まれ、第2電極側に設けられた第2イオン源層にCu、AgおよびZnのうち少なくとも一種類の金属元素と、Te、SおよびSeのうち少なくとも一種類のカルコゲン元素とが含まれている。これにより、高抵抗層側に設けられた第1イオン源層によって書込速度を改善することができ、他方、第2電極側に設けられた第2イオン源層によって消去特性を改善することができる。 In the memory element and the memory device of the present invention, at least Zr is included in the first ion source layer provided on the high resistance layer side among the two layers included in the ion source layer, and the second electrode provided on the second electrode side. The ion source layer contains at least one kind of metal element of Cu, Ag, and Zn and at least one kind of chalcogen element of Te, S, and Se. Thereby, the writing speed can be improved by the first ion source layer provided on the high resistance layer side, while the erasing characteristics can be improved by the second ion source layer provided on the second electrode side. it can.
本発明の記憶素子および記憶装置によれば、高抵抗層側に設けられた第1イオン源層によって書込速度を改善すると共に、第2電極側に設けられた第2イオン源層によって戻り特性を改善するようにしたので、イオン源層中の一の元素の組成比調整を行う際にトレードオフの関係にある複数の特性を同時に向上させることができる。 According to the memory element and the memory device of the present invention, the writing speed is improved by the first ion source layer provided on the high resistance layer side, and the return characteristic is provided by the second ion source layer provided on the second electrode side. Therefore, when adjusting the composition ratio of one element in the ion source layer, it is possible to simultaneously improve a plurality of characteristics having a trade-off relationship.
以下、本発明の実施の形態について、図面を参照して詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
本発明の一実施の形態に係る記憶装置1は、メモリセルを記憶単位としてマトリクス状に配置したものである。図1は、この記憶装置1のメモリセルを拡大して表したものである。このメモリセルは、記憶素子10と、トランジスタ20(スイッチング素子)とを備えている。
A
図2は、記憶素子10の断面構成を表したものである。記憶素子10は、下部電極11(第1電極)、高抵抗層12、イオン源層13および上部電極14(第2電極)をこの順に積層して形成されたものである。下部電極11がソース線Sに電気的に接続され、上部電極14がトランジスタ20のドレイン(図示せず)に電気的に接続されている。トランジスタ20のソース(図示せず)がビット線Bに電気的に接続され、トランジスタ20のゲート(図示せず)がワード線Wに電気的に接続されている。
FIG. 2 illustrates a cross-sectional configuration of the
ここで、下部電極10および上部電極14は、例えば、アルミニウム(Al)、銅(Cu)、タングステン(W)などの金属材料により構成されている。高抵抗層12は、例えば、金属材料、希土類元素、これらの混合物の酸化物あるいは窒化物、または半導体材料からなる。
Here, the
イオン源層13は、高抵抗層12側に設けられた第1イオン源層13Aと、上部電極14側に設けられた第2イオン源層13Bとの2層を有している。
The
第1イオン源層13Aは、Zrと、Cu、AgおよびZnのうち少なくとも一種類の金属元素と、Te、SおよびSeのうち少なくとも一種類のカルコゲン元素とを含んで構成されており、例えば、CuTeSiZr、GeSbTeSiZr、CuGeTeSiZr、AgGeTeSiZr、AgTeSiZr、ZnTeSiZr、ZnGeTeSiZr、CuSSiZr、CuGeSSiZr、CuSeSiZr、CuGeSeSiZr等からなる。
The first
また、第2イオン源層13Bは、Cu、AgおよびZnのうち少なくとも一種類の金属元素と、Te、SおよびSeのうち少なくとも一種類のカルコゲン元素とを含んで構成されており、例えば、CuTeSi、GeSbTeSi、CuGeTeSi、AgGeTeSi、AgTeSi、ZnTeSi、ZnGeTeSi、CuSSi、CuGeSSi、CuSeSi、CuGeSeSi等からなる。
The second
つまり、イオン源層13は、Cu、AgおよびZnのうち少なくとも一種類の金属元素と、Te、SおよびSeのうち少なくとも一種類のカルコゲン元素とを含んで構成された層のうち高抵抗層12側にZrを含んで構成されている。
That is, the
ここで、Cu、Ag、Znは、陽イオンとなったときに、イオン源層13内や、高抵抗層12内を移動しやすい元素である。また、Teは、イオン源層13の抵抗値を、記憶素子10がオンしたときの高抵抗層12の抵抗値よりも小さくすることの可能な元素である。そのため、イオン源層13において、カルコゲン元素としてTeを用いた場合には、抵抗値が大きく変化する部分を高抵抗層12に限定することができ、メモリ動作の安定性を向上させることができる。また、イオン源層13において、陽イオンとなる元素としてCuを用い、さらに、カルコゲン元素としてTeを用いた場合には、イオン源層13の抵抗値を、記憶素子10がオンしたときの高抵抗層12の抵抗値よりも十分に小さくすることができるので、メモリ動作の安定性をより向上させることができる。
Here, Cu, Ag, and Zn are elements that easily move in the
また、Siは、イオン源層13を非晶質化し、イオン源層13の結晶化温度を上昇させることの可能な元素である。そのため、イオン源層13にSiを適当量含有させた場合には、プロセス時に受ける熱などによる結晶化等の状態変化が抑制され、メモリ動作の安定性を向上させることができる。
Si is an element that can make the
本実施の形態の記憶装置1の動作について説明する。
An operation of the
(書き込み)
上部電極14に正電位(+電位)を印加すると共に、下部電極11に負電位(−電位)またはゼロ電位を印加すると、イオン源層13から、Cu、AgおよびZnのうち少なくとも一種類の金属元素がイオン化して高抵抗層12内を拡散していき、下部電極11側で電子と結合して析出したり、あるいは、高抵抗層12の内部に拡散した状態で留まる。その結果、高抵抗層12の内部に、Cu、AgおよびZnのうち少なくとも一種類の金属元素を多量に含む電流パスが形成されたり、もしくは、高抵抗層12の内部に、Cu、AgおよびZnのうち少なくとも一種類の金属元素による欠陥が多数形成され、高抵抗層12の抵抗値が低くなる。このとき、イオン源層13の抵抗値は、高抵抗層12の記録前の抵抗値に比べて元々低いので、高抵抗層12の抵抗値が低くなることにより、記憶素子10全体の抵抗値も低くなる(つまり、記憶素子10がオンする)。なお、このときの記憶素子10全体の抵抗が書込抵抗となる。
(writing)
When a positive potential (+ potential) is applied to the
その後、上部電極14および下部電極11に印加されている電圧をゼロにして、記憶素子10にかかる電圧をゼロにすると、記憶素子10の抵抗値が低くなった状態で保持される。このようにして、情報の記録(書き込み)が行われる。
Thereafter, when the voltage applied to the
(消去)
次に、上部電極14に負電位(−電位)を印加すると共に、下部電極11に正電位(+電位)またはゼロ電位を印加すると、高抵抗層12内に形成されていた電流パス、あるいは不純物準位を構成する、Cu、AgおよびZnのうち少なくとも一種類の金属元素がイオン化して、高抵抗層1内を移動してイオン源層13側に戻る。その結果、高抵抗層12内から、電流パス、もしくは、欠陥が消滅して、高抵抗層12の抵抗値が高くなる。このとき、イオン源層13の抵抗値は元々低いので、高抵抗層12の抵抗値が高くなることにより、記憶素子10全体の抵抗値も高くなる(つまり、記憶素子10がオフする)。なお、このときの記憶素子10全体の抵抗が消去抵抗となる。
(Erase)
Next, when a negative potential (−potential) is applied to the
その後、上部電極14および下部電極11に印加されている電圧をゼロにして、記憶素子10にかかる電圧をゼロにすると、記憶素子10の抵抗値が高くなった状態で保持される。このようにして、記録された情報の消去が行われる。
Thereafter, when the voltage applied to the
そして、このような過程を繰返し行うことにより、記憶素子10に情報の記録(書き込み)と、記録された情報の消去を繰り返し行うことができる。
By repeating such a process, it is possible to repeatedly record (write) information on the
このとき、例えば、記憶素子10全体の抵抗が書込抵抗となっている状態(抵抗値の高い状態)を「1」の情報に、記憶素子10全体の抵抗が消去抵抗となっている状態(抵抗値の低い状態)を「0」の情報に、それぞれ対応させると、上部電極14に正電位(+電位)を印加することによって、記憶素子10の情報を「0」から「1」に変え、上部電極14に負電位(−電位)を印加することによって、記憶素子10の情報を「1」から「0」に変えることができる。
At this time, for example, a state in which the resistance of the
このように、本実施の形態では、下部電極11、高抵抗層12、イオン源層13および上部電極14をこの順に積層しただけの簡易な構造からなる記憶素子10を用いて、情報の記録および消去を行うようにしたので、記憶素子10を微細化していった場合であっても、情報の記録および消去を容易に行うことができる。また、電力の供給がなくても、高抵抗層12の抵抗値を保持することができるので、情報を長期に渡って保存することができる。また、読み出しによって高抵抗層12の抵抗値が変化することはなく、フレッシュ動作を行う必要がないので、その分だけ消費電力を低減することができる。
As described above, in the present embodiment, the
また、本実施の形態では、イオン源層13に含まれる2層のうち高抵抗層12側に設けられた第1イオン源層13Aに少なくともZrが含まれており、上部電極14側に設けられた第2イオン源層13BにCu、AgおよびZnのうち少なくとも一種類の金属元素と、Te、SおよびSeのうち少なくとも一種類のカルコゲン元素とが含まれている。これにより、高抵抗層12側に設けられた第1イオン源層13Aによって書込速度を改善することができ、他方、上部電極14側に設けられた第2イオン源層13Bによって戻り特性を改善することができる。従って、イオン源層13中の一の元素の組成比調整を行う際にトレードオフの関係にある複数の特性(ここでは、書込速度と戻り特性)を同時に向上させることができる。
In the present embodiment, at least Zr is included in the first
[実施例]
次に、上記実施の形態の記憶装置1の実施例について、比較例と対比しつつ説明する。
[Example]
Next, an example of the
まず、タングステン(W)からなる直径0.3μmの円板形状の下部電極11上に、ガドリニウム(Gd)酸化物からなる直径0.3μm、厚さ3nmの円板形状の高抵抗層12と、CuTeGeSiZrからなる直径0.3μm、厚さ30nmの円板形状のイオン源層130(単層)と、Wからなる直径0.3μm、厚さ200nmの円板形状の上部電極14とを形成した記憶素子30を備えた記憶装置2を比較例として作製した(図3、図4参照)。ただし、比較例としてイオン源層130のZrの添加量(原子%)を20、15、10、5、0にしたものをそれぞれ用意した(表1参照)。なお、以下の実験を行う前に、イオン源層130に対して200℃1時間の熱処理を行った。
<実験1>
比較例に係る記憶装置2において書込速度を調べるために、書き込み可能な最短パルス幅を計測した。その結果を図5に示す。なお、パルス幅を1n秒(10−9秒)から1m秒(10−5秒)へ徐々に大きくしていったときに、記憶素子30の抵抗が最初に書込抵抗となったときのパルス幅を、書き込み可能な最短パルス幅とした。また、書き込みパルスを印加したときの最大電流を300μAから30μAとした。
<
In order to check the writing speed in the
図5から、イオン源層130のZr含有量が増えるにつれて、記録可能な最短パルス幅が短くなっており、動作速度が速くなっていることがわかる。 From FIG. 5, it can be seen that as the Zr content of the ion source layer 130 increases, the shortest recordable pulse width is shortened and the operation speed is increased.
<実験2>
比較例に係る記憶装置2において消去特性(消去抵抗の戻り特性)を調べるために、一度も電圧が印加されていない記憶素子30の抵抗(初期抵抗)と、記録消去をそれぞれ一回ずつ行った記憶素子30の抵抗(消去抵抗)を計測した。その結果を図6に示す。なお、図6の縦軸を、消去抵抗を初期抵抗で除算することにより得られた値(比)で表した。したがって、比が1に近いほど、消去抵抗が初期抵抗に近いことを意味し、消去性が良好であることを表している。なお、記録時のパルス幅を10μ秒から1m秒の間とし、消去時のパルス幅を1m秒とした。また、記録時の最大電流を300μAから30μAとし、消去時の最大電流を200μAとした。
<
In the
図6から、イオン源層130のZr含有量が増えるにつれて、消去抵抗/初期抵抗の値が低くなっており、消去性能が低下していることがわかる。 As can be seen from FIG. 6, as the Zr content of the ion source layer 130 increases, the value of the erasing resistance / initial resistance decreases, and the erasing performance decreases.
<実験3>
比較例に係る記憶装置2においてデータ保持性能を調べるために、加熱加速試験の前後における、記録抵抗と消去抵抗を計測した。その結果を図7〜図11に示す。なお、図7はイオン源層130のZr含有量が20%のときの結果であり、図8はイオン源層130のZr含有量が15%のときの結果であり、図9はイオン源層130のZr含有量が10%のときの結果であり、図10はイオン源層130のZr含有量が5%のときの結果であり、図11はイオン源層130のZr含有量が0%のときの結果である。また、図7〜11の横軸を加熱加速試験前の記録抵抗および消去抵抗のそれぞれの値とし、図7〜11の縦軸を加熱加速試験後の記録抵抗および消去抵抗のそれぞれの値とした。したがって、それぞれの図中に示した傾き1の破線に近い点ほど、加熱加速試験前後の、記録抵抗および消去抵抗の変化量が少ないことを意味しており、図中の点がこの破線付近に集中しているほど、保持性能が高いことを表している。なお、合計20個のサンプルを用意し、各サンプルに対して記録消去を1000回行った。このうち10個のサンプルを記録の状態で終了し、残りの10個のサンプルを消去の状態で終了した。また、加熱加速試験の条件を130度1時間とした。また、記録消去時のパルス幅を10μ秒とした。また、記録時の最大電流を120μAとし、消去時の電流を120μAから200μAの間で変化させたので、図中には広範な抵抗値が現れる結果となった。
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In order to examine the data retention performance in the
図7〜図11から、イオン源層130のZr含有量が増えるにつれて、計測点が点線から離れる割合が小さくなっており、保持性能が向上していることがわかる。 7 to 11, it can be seen that as the Zr content of the ion source layer 130 increases, the rate at which the measurement points move away from the dotted line decreases, and the retention performance improves.
以上をまとめると、各実験結果から、比較例において、イオン源層130のZr含有量を増やすと、動作速度が速くなり、保持性能が向上するものの、消去性能が低下してしまい、その逆に、イオン源層130のZr含有量を減らすと、消去性能が高くなるものの、動作速度が遅くなり、保持性能が低下してしまうことがわかる。このことから、単層のイオン源層130のZr含有量を変化させたとしても、3つの特性を同時に向上させることができないことがわかる。 To summarize the above, from each experimental result, in the comparative example, when the Zr content of the ion source layer 130 is increased, the operation speed is increased and the retention performance is improved, but the erasure performance is decreased, and vice versa. It can be seen that when the Zr content of the ion source layer 130 is decreased, the erasing performance is improved, but the operation speed is lowered and the holding performance is lowered. This shows that even if the Zr content of the single ion source layer 130 is changed, the three characteristics cannot be improved at the same time.
次に、実施例に係る記憶装置を作製した。具体的には、まず、タングステン(W)からなる直径0.3μmの円板形状の下部電極11上に、ガドリニウム(Gd)酸化物からなる直径0.3μm、厚さ3nmの円板形状の高抵抗層12と、ZrCuTeSiGeからなる直径0.3μm、厚さD1の円板形状の第1イオン源層13Aと、CuTeSiGeからなる直径0.3μm、厚さD2の円板形状の第2イオン源層13Bと、Wからなる直径0.3μm、厚さ200nmの円板形状の上部電極14とを形成した記憶素子30を備えた記憶装置2を比較例として作製した(図1、図2参照)。ただし、実施例として、第1イオン源層13Aの厚さD1と、第2イオン源層13Bの厚さD2との合計D0が30nmとなるようにした上で、厚さD1を5nm、3nm、1nmとしたものをそれぞれ用意した。また、厚さD1を30nm、0nmとしたものを参考例として用意した。ここで、厚さD1が30nmとなっている場合には、第2イオン源層13Bが存在していないことを意味しており、厚さD1が0nmなっている場合には、第1イオン源層13Aが存在していないことを意味している。
Next, the memory device according to the example was manufactured. Specifically, first, on a disk-shaped
本実施例および本参考例に対しても、比較例と同様の実験を行った。ただし、可変パラメータをイオン源層130のZr含有量の代わりに、第1イオン源層13Aの厚さD1とした。実験1の結果を図12に、実験2の結果を図13に、実験3の結果を図14〜図18にそれぞれ示した。
An experiment similar to that of the comparative example was performed for this example and this reference example. However, the variable parameter was the thickness D 1 of the first
図12から、第1イオン源層13Aの厚さD1が厚くなるにつれて、記録可能な最短パルス幅が短くなっており、動作速度が速くなっていることがわかる。特に、厚さD1が3nm以上において、記録可能な最短パルス幅が1n秒(10−9秒)と、ほぼ一定となっていることがわかる。なお、第1イオン源層13AのZr含有量が20%を下回る場合においても、厚さD1が3nm以上において、記録可能な最短パルス幅がほぼ一定となっていた。
From Figure 12, as the thickness D 1 of the first
図13から、第1イオン源層13Aの厚さD1が1.5nm以上12.5nm以下の範囲内において、消去抵抗/初期抵抗の値が高くなっており、消去性能が向上していることがわかる。なお、図6の結果からZr含有量が減少するにつれて消去性能が向上することがわかっているので、第1イオン源層13AのZr含有量が20%を下回る場合には、第1イオン源層13AZr含有量が20%のときの結果よりも、消去性能は向上すると考えられる。
From Figure 13, within the thickness D 1 of less than 1.5 nm 12.5 nm of the first
また、図13から、第1イオン源層13Aの厚さD1が3nm以上5nm以下の範囲内において、消去抵抗/初期抵抗の値がほぼ一定となっており、消去性能が安定して高いことがわかる。つまり、この範囲内においては、消去性能がほとんど変化しないので、第1イオン源層13Aの厚さD1が個々の記憶装置1においてばらついたとしても、個々の記憶装置1の特性を一定に保つことができる。
Further, from FIG. 13, within the thickness D 1 of 3nm or 5nm following first
図14〜図18から、第1イオン源層13Aの厚さD1が厚くなるにつれて、計測点が点線から離れる割合が小さくなっており、保持性能が向上していることがわかる。
From 14 to 18, as the thickness D 1 of the first
以上をまとめると、各実験結果から、実施例において、第1イオン源層13Aの厚さD1が1.5nm以上12.5nm以下の範囲内において、動作速度が速く、保持性能が高く、さらに、消去性能も高いことがわかる。特に、第1イオン源層13Aの厚さD1が3nm以上5nm以下の範囲内においては、消去性能が安定して高いことがわかる。このように、実施例においては、第1イオン源層13Aの厚さD1を所定の範囲内に設定することにより、3つの特性を同時に向上させることができることがわかる。
In summary, from the experimental results, in the Examples, within the scope thickness D 1 of the following 1.5nm or more 12.5nm first
以上、実施の形態および実施例を挙げて本発明の記憶素子および記憶装置について説明したが、本発明は上記実施の形態等に限定されるものではなく、本発明の記憶素子および記憶装置の構成は、上記実施の形態等と同様の効果を得ることが可能な限りにおいて自由に変形可能である。 Although the memory element and the memory device of the present invention have been described with reference to the embodiment and the examples, the present invention is not limited to the above embodiment and the like, and the configuration of the memory element and the memory device of the present invention. Can be freely modified as long as the same effects as those of the above-described embodiment and the like can be obtained.
例えば、イオン源層13に含まれる層数は2つに限定されるものではなく、3つ以上であってもよい。また、第1イオン源層13Aは、Zrと、Cu、AgおよびZnのうち少なくとも一種類の金属元素と、Te、SおよびSeのうち少なくとも一種類のカルコゲン元素とを全て含んでいる必要はなく、例えば、Zr単層であってもよい。ただし、この場合には、第1イオン源層13Aの厚さは1nm程度であることが好ましい。
For example, the number of layers included in the
1,2…記憶装置、10,30…記憶素子、11…下部電極、12…高抵抗層、13,130…イオン源層、13A…第1イオン源層、13B…第2イオン源層、14…上部電極、20…トランジスタ、1A,2A…シャントFET、1B,2B…シリーズFET,10…基板、11…バッファ層、12…下部電子供給層、13…下部スペーサ層、14…チャネル層、15…上部スペーサ層、16…上部電子供給層、17,18,46…コンタクト層、18A,46A…第1コンタクト層、18B,46B…第2コンタクト層、46C…第3コンタクト層、19…素子分離絶縁膜、30,37,41…ゲート電極、31,38,42…ソース電極、32,39,43…ドレイン電極、33,44…反応領域、34,45…ゲート領域、35,36,40…リセス。
DESCRIPTION OF
Claims (5)
前記イオン源層は、
前記高抵抗層側に設けられ、Cu、AgおよびZnのうち少なくとも一種類の金属元素と、Te、SおよびSeのうち少なくとも一種類のカルコゲン元素とを含み、Zrを含む第1イオン源層と、
前記第2電極側に設けられ、Cu、AgおよびZnのうち少なくとも一種類の金属元素と、Te、SおよびSeのうち少なくとも一種類のカルコゲン元素とを含み、Zrを含まない第2イオン源層と
を有する
記憶素子。 A memory element in which a first electrode, a high resistance layer, an ion source layer, and a second electrode are arranged in this order,
The ion source layer is
A first ion source layer that is provided on the high resistance layer side, includes at least one metal element of Cu, Ag, and Zn and at least one chalcogen element of Te, S, and Se, and includes Zr ; ,
Provided on the second electrode side, Cu, viewed it contains at least one kind of metal elements of Ag and Zn, Te, and at least one kind of chalcogen elements of S and Se, a second ion source that does not contain Zr storage elements that have a and the layer.
請求項1に記載の記憶素子。 The thickness of the first ion source layer, the memory device according to claim 1 Ru der least 12.5nm or less 1.5 nm.
請求項1に記載の記憶素子。 The thickness of the first ion source layer, the memory device according to claim 1 Ru der least 3 nm.
請求項1に記載の記憶素子。 The thickness of the first ion source layer, the memory device according to claim 1 Ru der least 5nm less 3 nm.
前記第1電極および前記第2電極のいずれか一方の電極に電気的に接続された第1配線と、
前記第1電極および前記第2電極のうち前記第1配線に電気的に接続された電極とは異なる電極に電気的に接続された第2配線と、
前記第1配線に直列挿入され、かつ前記第1電極および前記第2電極の間に印加する電圧を制御するスイッチング素子と
を備え、
前記イオン源層は、
前記高抵抗層側に設けられ、Cu、AgおよびZnのうち少なくとも一種類の金属元素と、Te、SおよびSeのうち少なくとも一種類のカルコゲン元素とを含み、Zrを含む第1イオン源層と、
前記第2電極側に設けられ、Cu、AgおよびZnのうち少なくとも一種類の金属元素と、Te、SおよびSeのうち少なくとも一種類のカルコゲン元素とを含み、Zrを含まない第2イオン源層と
を有する
記憶装置。 A memory element in which a first electrode, a high resistance layer, an ion source layer, and a second electrode are arranged in this order;
A first wiring electrically connected to one of the first electrode and the second electrode;
A second wiring electrically connected to an electrode different from an electrode electrically connected to the first wiring among the first electrode and the second electrode;
A switching element that is inserted in series with the first wiring and that controls a voltage applied between the first electrode and the second electrode;
The ion source layer is
A first ion source layer that is provided on the high resistance layer side, includes at least one metal element of Cu, Ag, and Zn and at least one chalcogen element of Te, S, and Se, and includes Zr ; ,
Provided on the second electrode side, Cu, viewed it contains at least one kind of metal elements of Ag and Zn, Te, and at least one kind of chalcogen elements of S and Se, a second ion source that does not contain Zr storage devices that have a and the layer.
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