JP5193098B2 - インパルス生成回路 - Google Patents

Description

本発明は、レーダセンサーや通信などに用いられる広帯域なインパルス信号を生成するインパルス生成回路に関し、特にＵＷＢ（Ｕｌｔｒａ Ｗｉｄｅ Ｂａｎｄ）のインパルス信号を生成可能なインパルス生成回路に関するものである。

従来より、レーダー装置の測定精度を高めたり無線通信を大容量化することなどを目的に、パルス幅の狭い広帯域なインパルス信号を生成するインパルス生成回路の開発が望まれている。パルス幅の狭いインパルスを生成するインパルス生成回路として、例えば特許文献１に開示されているものがある。特許文献１では、図６のブロック図に示すように、インバータ９０３〜９０７、ステップリカバリダイオード（ＳＲＤ）９１２、インダクタ９１１、キャパシタ９０８、９１０、及び抵抗９０２、９０９，９１３を用いてインパルス生成回路９００が構成されている。

インパルス生成回路９００では、入力端子９０１から比較的幅の広い（数十ナノ秒程度）正極性（正論理）のパルス信号が入力される。入力端子９０１から入力されたパルス信号は、インバータ９０３で論理が反転されるが、並列接続されたインバータ９０４〜９０７で再び論理が反転されて正極性に戻る。また、インバータ９０４〜９０７を並列に通過することにより、パルス信号の電流値が増幅される。なお、一端が入力端子９０１とインバータ９０３との間に接続され他端が接地された抵抗９０２は、入力されたパルス信号を終端するものである。

インバータ９０４〜９０７を通過したパルス信号は、並列接続されたキャパシタ９０８及び抵抗９０９を通過するが、このとき抵抗９０９で直流成分が制御され、過渡的な変化分をキャパシタ９０８で制御される。すなわち、抵抗９０９は直流成分である平均電流の大きさを決定し、キャパシタ９０８は電圧変化の過渡的な信号を後段へ伝える役目を持っている。キャパシタ９０８及び抵抗９０９を通過した信号は、インダクタ９１１を通過した後、ＳＲＤ９１２のアノード側に至る。なお、キャパシタ９１０がインダクタ９１１の入力側と接地間に設けられることにより積分効果を有している。この積分効果により、最終的な出力信号のリンギングやオーバーシュート、アンダーシュートが低減される。

ＳＲＤ９１２のアノード側に至った信号は正極性となっており、ＳＲＤ９１２のカソード側が接地されていることから、ＳＲＤ９１２に対し順方向のバイアスを印加することになる。その結果、信号電流がＳＲＤ９１２を通過してグランドに流される。このとき、ＳＲＤ９１２には電荷が蓄積される。入力信号のレベルが０になると、抵抗９０９を通過する電流も０となるが、キャパシタ９０８の出力電圧は微分効果で負となる。キャパシタ９０８の出力電圧が負になると、インダクタ９１１を経由してＳＲＤ９１２のアノード側の電位も負になる。その結果、ＳＲＤ９１２に逆バイアスが印加されることになり、ＳＲＤ９１２の内部に蓄積された電荷が放出されてインダクタ９１１を逆方向に流れ、さらにキャパシタ９１０を流れる電流となる。

ＳＲＤ９１２に逆バイアスが印加されて内部の蓄積電荷が放出される場合、蓄積電荷がなくなる時点で電流が急速に０に落ちる。すなわち、蓄積電荷の放出による電流が０に落ちるまでの遷移時間が極めて短い。その結果、インダクタ９１１を通過する電流が急速に変化することから、この変化を打ち消す方向にインダクタ９１１の両端に起電力が発生し、抵抗９１３の出力端子９１４側に数百ピコ秒から数ナノ秒の時間だけ５〜１０Ｖの負の電位のインパルスが発生する。このインパルスが、インパルス生成回路９００の出力信号として出力端子９１４から出力される。

また、別の従来例として、特許文献２には、図７のブロック図に示すような構成の電気短パルス発生回路９２０が開示されている。ここでも、幅の狭いインパルスを生成するためにＳＲＤ９２８が用いられている。図７に示す電気短パルス発生回路９２０は、正のＤＣオフセット付加部９２２、電圧増幅部９２３、電流バッファ・ＳＲＤバイアス電流供給部９２４、及び電気短パルス生成部９２７で構成されている。正のＤＣオフセット付加部９２２は、入力端子９２１から入力した信号に正のＤＣオフセットを付加する。このＤＣオフセットの付加により、電流バッファ・ＳＲＤバイアス電流供給部９２４内に設けられたＮＰＮトランジスタ９２５の動作電圧を十分に高くすることができ、電気短パルス生成部９２７の出力パルスの振幅をできる限り大きくすることができる。

電流バッファ・ＳＲＤバイアス電流供給部９２４は、ベースが電圧増幅部９２３に接続され、コレクタが正のバイアス電圧＋Ｖｃｃに接続され、エミッタが抵抗９２６を介して負のバイアス電圧―Ｖｅｅに接続されたＮＰＮトランジスタ９２５を備えている。このＮＰＮトランジスタ９２５には、耐電圧が電圧増幅部９２３からの出力電圧のピーク・ピーク間電圧より大きく、エミッタ電流が数百ｍＡ以上流せるものを使用する。正のバイアス電圧Ｖｃｃは、電圧増幅部９２３の正の出力電圧の最大値と同程度またはそれよりやや大きな値に設定する。負のバイアス電圧―Ｖｅｅは、電圧増幅部９２３の出力電圧の負のピーク値よりもマイナス側に大きなまたは同程度の値に設定する。

電気短パルス生成部９２７は、ＳＲＤ９２８、キャパシタ９２９、及び抵抗９３０を備える。電流バッファ・ＳＲＤバイアス電流供給部９２４のＮＰＮトランジスタ９２５のエミッタは、ＳＲＤ９２８のカソード及びキャパシタ９２９の一端に接続されており、ＳＲＤ９２８のアノードは接地されている。キャパシタ９２９の他端は、出力端子９３１に接続されている。出力端子９３１は抵抗９３０を介して接地されており、この抵抗９３０とキャパシタ９２９とで微分回路を構成している。

上記のように構成された電気短パルス発生回路９２０では、入力端子９２１から入力された信号が正のＤＣオフセット付加部９２２で正のＤＣオフセットを付加され、電圧増幅部９２３において振幅が増幅されて、電流バッファ・ＳＲＤバイアス電流供給部９２４のＮＰＮトランジスタ９２５のベースに入力される。ＮＰＮトランジスタ９２５は、電圧増幅部９２３の出力信号電圧が負のときはＯＦＦ状態となり、正のときにＯＮ状態となって電流バッファ(電流増幅器)として動作する。

電圧増幅部９２３からの負の出力信号がＮＰＮトランジスタ９２５のべースに供給されると、ＮＰＮトランジスタ９２５がＯＦＦ状態になる。この時、負のバイアス電圧―Ｖｅｅから電圧が供給され、ＮＰＮトランジスタ９２５のエミッタに繋がっている抵抗９２６を介してＳＲＤ９２８に順方向電流が流れてＳＲＤ９２８がＯＮ状態になる。電圧増幅部９２３からの出力電圧が正になると、ＮＰＮトランジスタ９２５がＯＮ状態となり、電流バッファ・ＳＲＤバイアス電流供給部９２４からのバイアス電圧は、負のバイアス電圧−Ｖｅｅから供給される状態から正のバイアス電圧＋Ｖｃｃから供給される状態に切り替わる。バイアス電圧が負（―Ｖｅｅ）から正（＋Ｖｃｃ）に切り替わると、ＳＲＤ９２８が逆バイアスされて蓄積電荷の放出が起こる。その後、数百ピコ秒から数ナノ秒経過した後に、ＳＲＤ９２８が急速にＯＮ状態からＯＦＦ状態に遷移する。このとき、出力端子９３１からの出力信号が急速に立ち上がった後、再び立ち下がる。出力信号の波形は、キャパシタ９２９と抵抗９３０で構成される微分回路の時定数によって決まる。このようにして、急速な立ち上がりをもつ正のインパルス信号を得る。

さらに、別の従来例として、特許文献３には、図８のブロック図に示すような構成の電気パルス発生回路９４０が開示されている。ここでも、幅の狭いインパルスを生成するためにＳＲＤ９４４が用いられている。図８に示す電気パルス発生回路９４０は、図７に示した従来例の電気短パルス生成部９２７において、微分回路の抵抗９３０を光導電材料を用いた可変抵抗回路９４６で置き換えた構成となっている。可変抵抗回路９４６は、光導電材料にあてる光の強弱で抵抗値を変更することができ、これにより微分回路の時定数を変えて出力パルスのパルス幅を変更可能にするものである。

ＵＳ６０６７０４０号公報 特開平１１−２２５０４９号公報 特開平１１−３０７３１５号公報

しかしながら、上記の従来の技術では以下のような問題があった。特許文献１に記載の技術では、正の入力パルスに対し負のインパルスを出力しており、正の入力パルスに対し正のインパルスを出力するように構成することはできない。また、特許文献２に記載の技術では、正の入力パルスに対し正のインパルスを出力できるようにするために、ＮＰＮトランジスタに正電圧と負電圧を与える２つの電源を用いている。すなわち、特許文献２の技術では、一つの電源だけを用いて正のインパルスを出力させることができず、２つの電源を必要とする高コストな構成となっている。さらに、特許文献３に記載の技術では、出力信号のインパルスの半値幅を調整可能な構成としているが、正の入力パルスに対し正のインパルスを出力するためには、特許文献２と同様に２つの電源が必要となっている。また、出力信号のインパルスの半値幅を調整するために複雑な回路を用いており、インパルスの半値幅を容易に調整することができない、といった問題がある。

本発明は、上記課題に鑑みてなされたものであり、一つの電源を備えて入力パルスと同じ極性のインパルスを出力することが可能なインパルス生成回路を提供することを目的とする。

上記課題を解決するため、本発明のインパルス生成回路の第１の態様は、正極性のパルスを入力して正極性のインパルスを出力するインパルス生成回路であって、入力端子から正極性のパルスを入力して極性を反転させた反転パルスを出力するインバータと、前記インバータから前記反転パルスを入力し、該反転パルスの立下り／立下りに対応して負側／正側のピーク信号を出力する第１のキャパシタと、一端が前記第１のキャパシタに接続された第２のキャパシタと、アノードが前記第２のキャパシタの他端に接続されたステップリカバリダイオードと、前記第２のキャパシタの他端と前記ステップリカバリダイオードのアノードとの間に接続されて正の電位を供給する直流電圧源と、一端が前記第１のキャパシタの他端及び前記第２のキャパシタの一端に接続され、他端が前記ステップリカバリダイオードのカソードに接続されたインダクタと、一端が前記ステップリカバリダイオードのカソード及び前記インダクタの他端に接続され、他端が出力端子に接続された第３のキャパシタと、一端が前記入力端子と前記インバータとの間に接続され、他端が接地された第１の抵抗と、一端が前記第３のキャパシタと前記出力端子との間に接続され、他端が接地された第２の抵抗と、を備え、前記第３のキャパシタと前記第２の抵抗とで微分回路が形成されており、前記第１のキャパシタから前記負側のピーク信号が出力されると、前記ステップリカバリダイオードに順方向電流が流れて電荷が蓄積され、前記第１のキャパシタから前記正側のピーク信号が出力されると、前記ステップリカバリダイオードから前記電荷が放出されて逆方向電流が流れ、前記逆方向電流が急速に０になるのに伴って前記インダクタに起電力が発生して前記出力端子から正極性のインパルスが出力され、前記正極性のインパルスが所定の半値幅を有するように、前記第３のキャパシタの容量と前記第２の抵抗の抵抗値とを調整して前記微分回路の時定数が決定されていることを特徴とする。

上記構成の本発明では、正極のパルスを入力したときに第１のキャパシタから負側のピーク信号を出力させ、これによりステップリカバリダイオードに順方向のバイアスを印加して順方向の電流を流して電荷を蓄積させ、その後パルスが０に戻るときに第１のキャパシタから正側のピーク信号を出力させ、これによりステップリカバリダイオードに蓄積された電荷を放出させて逆方向電流を流す。逆方向電流が急速に０になるときにインダクタに起電力が発生し、これを微分回路で取り出して出力端子から正極のインパルスを出力することができる。

本発明のインパルス生成回路の他の態様は、前記第１のキャパシタは、前記正側のピーク信号の少なくともピーク値が前記直流電圧源から供給される前記正の電位よりも高くなるような容量を有していることを特徴とする。これにより、第１のキャパシタから正側のピーク信号を出力したときに、ステップリカバリダイオードに逆方向のバイアスを印加することが可能となる。

本発明のインパルス生成回路の他の態様は、前記第２のキャパシタは、前記ステップリカバリダイオード及び前記インダクタのインピーダンスより高いインピーダンスを有していることを特徴とする。これにより直流電圧源から第１のキャパシタに流れる電流の大部分が、ステップリカバリダイオード及びインダクタを経由して流れるようにすることができ、ステップリカバリダイオードに十分な電荷を蓄積させることができる。

本発明のインパルス生成回路の他の態様は、前記直流電圧源は、＋５Ｖの電位を前記第２のキャパシタの他端と前記ステップリカバリダイオードのアノードに供給していることを特徴とする。直流電源の電位を＋５Ｖとすることで、ステップリカバリダイオードに順方向のバイアスと逆方向のバイアスを印加するのが容易となる。

本発明のインパルス生成回路の他の態様は、正極性のパルスを入力して正極性のインパルスを出力するインパルス生成回路であって、入力端子から正極性のパルスを入力して極性を反転させた反転パルスを出力するインバータと、前記インバータから前記反転パルスを入力し、該反転パルスの立下り／立下りに対応して負側／正側のピーク信号を出力する第１のキャパシタと、一端が前記第１のキャパシタに接続された第２のキャパシタと、アノードが前記第２のキャパシタの他端に接続されたステップリカバリダイオードと、前記第２のキャパシタの他端と前記ステップリカバリダイオードのアノードとの間に接続されて正の電位を供給する直流電圧源と、一端が前記第１のキャパシタの他端及び前記第２のキャパシタの一端に接続され、他端が前記ステップリカバリダイオードのカソードに接続されたインダクタと、一端が前記ステップリカバリダイオードのカソード及び前記インダクタの他端に接続された第３のキャパシタと、前記第３のキャパシタの他端にカソードが接続された電圧可変容量ダイオードと、一端が前記電圧可変容量ダイオードのアノードに接続され、他端が出力端子に接続された第４のキャパシタと、正極側が前記電圧可変容量ダイオードのカソードに接続され、負極側が前記電圧可変容量ダイオードのアノードに接続された電圧可変電源と、一端が前記入力端子と前記インバータとの間に接続され、他端が接地された第１の抵抗と、一端が前記第４のキャパシタと前記出力端子との間に接続され、他端が接地された第２の抵抗と、を備え、前記第１のキャパシタから前記負側のピーク信号が出力されると、前記ステップリカバリダイオードに順方向電流が流れて電荷が蓄積され、前記第１のキャパシタから前記正側のピーク信号が出力されると、前記ステップリカバリダイオードから前記電荷が放出されて逆方向電流が流れ、前記逆方向電流が急速に０になるのに伴って前記インダクタに起電力が発生して前記出力端子から正極性のインパルスが出力され、前記電圧可変電源が前記電圧可変容量ダイオードに印加する逆バイアス電圧の大きさを調整することで、前記出力端子から出力される前記正極性のインパルスの半値幅を調整可能であることを特徴とする。本発明によれば、電圧可変電源で電圧可変容量ダイオードに印加する逆バイアスの大きさを容易に調整することができ、これによりインパルスの半値幅を容易に調整することが可能となる。

本発明のインパルス生成回路の他の態様は、前記第３のキャパシタ及び前記第４のキャパシタは、前記電圧可変容量ダイオードの容量より大きな容量を有していることを特徴とする。これにより、電圧可変容量ダイオードと第２の抵抗とで微分回路を構成することができ、電圧可変容量ダイオードの容量を電圧可変電源で調整することで、インパルスの半値幅を調整することができる。

本発明のインパルス生成回路の他の態様は、前記出力端子から出力される前記正極のインパルスの半値幅は、百ピコ秒以上十ナノ秒以下であることを特徴とする。

本発明によれば、一つの電源を備えて入力パルスと同じ極性のインパルスを出力することが可能なインパルス生成回路を提供することが可能となる。本発明のインパルス生成回路では、回路構成を簡素化するとともに消費電流を低減することができる。

本発明の第１の実施形態に係るインパルス生成回路の構成を示す回路図である。 第１の実施形態のインパルス生成回路において入力又は生成される信号の一例を示す信号波形図である。 第１の実施形態のインパルス生成回路における電流の流れを説明する説明図である。 本発明の第２の実施形態に係るインパルス生成回路の構成を示す回路図である。 第２の実施形態のインパルス生成回路の出力端子から出力されるインパルスのパルス幅を説明するための説明図である。 従来のインパルス生成回路の構成を示す回路図である。 従来の別のインパルス生成回路の構成を示す回路図である。 従来のさらに別のインパルス生成回路の構成を示す回路図である。

本発明の好ましい実施の形態におけるインパルス生成回路について、図面を参照して詳細に説明する。同一機能を有する各構成部については、図示及び説明簡略化のため、同一符号を付して示す。本発明のインパルス生成回路は、正極性のパルス信号を入力し、正極性のインパルスを出力するように構成されたものである。

（第１実施形態）
本発明の第１の実施形態に係るインパルス生成回路の構成を、図１を用いて説明する。図１は、本実施形態のインパルス生成回路１００の構成を示す回路図である。本実施形態のインパルス生成回路１００は、インバータ１１０、ＳＲＤ１２０、インダクタ１３０、３つのキャパシタ１４１、１４２、１４３、２つの抵抗１５１、１５２、及び直流電圧源１６０を備えており、入力端子１０１から入力されたパルス信号に対し、出力端子１０２からパルス幅の極めて短いインパルスを出力するように構成されている。

入力端子１０１はインバータ１１０に接続されており、インバータ１１０の出力側には第１のキャパシタ１４１の一端１４１ａが接続されている。また、入力端子１０１とインバータ１１０との間には、一端が接地された第１の抵抗１５１が接続されており、入力されたパルス信号が終端される。第１のキャパシタ１４１の他端１４１ｂ側には、第２のキャパシタ１４２及びＳＲＤ１２０を有する経路とインダクタ１３０を有する経路とが並列に接続されており、それぞれ第３のキャパシタ１４３の一端１４３ａ側に接続されている。第２のキャパシタ１４２の他端１４２ｂ側とＳＲＤ１２０のアノード側とが接続され、その間には直流電圧源１６０が接続されている。また、ＳＲＤ１２０のカソード側には、インダクタ１３０の他端１３０ｂと第３のキャパシタ１４３の一端１４３ａが接続されている。さらに、第３のキャパシタ１４３の他端１４３ｂは出力端１０２に接続され、出力端１０２との間には一端が接地された第２の抵抗１５２が接続されている。

上記のように構成されたインパルス生成回路１００に正極性のパルス信号を入力したときの動作を、図１及び図２を用いて説明する。図２は、インパルス生成回路１００において入力あるいは生成される信号の一例を示す信号波形図である。入力端子１０１から入力されたパルス信号はインバータ１１０に入力され、ここでパルス信号の極性が反転されて出力される。入力端子１０１に入力されるパルス信号の一例を図２（ａ）に示し、極性が反転されたインバータ１１０の出力信号を図２（ｂ）に示す（以下では、それぞれを入力パルス信号１０、反転パルス信号１１と称する）。インバータ１１０から出力される反転パルス信号１１は、第１のキャパシタ１４１に入力され、第１のキャパシタ１４１からは反転パルス信号１１を微分したピーク状の信号が出力される。第１のキャパシタ１４１の出力信号を図２（ｃ）に示す（以下ではピーク信号１２と称する）。

第１のキャパシタ１４１から出力されるピーク信号１２は、入力パルス信号１０の立ち上がり時（反転ピーク信号１１の立下り時）に負の電位側に急峻に下降する負側ピーク信号１２ａと、入力パルス信号１０の立下り時（反転ピーク信号１１の立上り時）に正の電位側に急峻に上昇する正側ピーク信号１２ｂからなっている。一方、ＳＲＤ１２０は、アノード側が直流電圧源１６０に接続され、カソード側がインダクタ１３０を経由して第１のキャパシタ１４１の他端１４１ｂに接続されている。ＳＲＤ１２０のアノード側は、直流電圧源１６０により正電位（例えば＋５Ｖ）に維持されている。これにより、第１のキャパシタ１４１から負側ピーク信号１２ａが出力されたとき、ＳＲＤ１２０は順バイアスされる。また、第１のキャパシタ１４１から直流電圧源１６０の電位を超える正側ピーク信号１２ｂが出力されたとき、ＳＲＤ１２０は逆バイアスされる。

以下では、入力パルス信号１０の入力に伴ってインパルス生成回路１００で発生する電流の流れを、図３を用いて説明する。図３は、本実施形態のインパルス生成回路１００における電流の流れを説明する説明図である。図３（ａ）は、ＳＲＤ１２０が順バイアスされたときの電流の流れを示す説明図、図３（ｂ）は、ＳＲＤ１２０が逆バイアスされたときの電流の流れを示す説明図、図３（ｃ）は、インパルス信号が出力されるときの電流の流れを示す説明図である。

第１のキャパシタ１４１から負側ピーク信号１２ａが出力されてＳＲＤ１２０に順方向のバイアスが印加されると、図３（ａ）に示すように、ＳＲＤ１２０からインダクタ１３０を通過して第１のキャパシタ１４１の方向に順方向の電流が流れる。また、第２のキャパシタ１４２においても、一端１４２ａ側が負の電位となり他端１４２ｂが直流電圧源１６０で正電位に維持されていることから、第２のキャパシタ１４２を経由する電流も発生する。本実施形態では、ＳＲＤ１２０及びインダクタ１３０のインピーダンスが第２のキャパシタ１４２のインピーダンスより十分小さくなるように形成しており、これにより直流電圧源１６０から第１のキャパシタ１４１に流れる電流の大部分が、ＳＲＤ１２０及びインダクタ１３０を経由して流れるようにしている。

上記のように、直流電圧源１６０からの電流の大部分をＳＲＤ１２０側に流すように構成することにより、ＳＲＤ１２０には図２（ｄ）に示すような電流１３ａが流れる。このとき、ＳＲＤ１２０の内部に電荷が蓄積される。ＳＲＤ１２０の内部に蓄積された電荷は、電流１３ａが流れなくなった後も保持されている。

次に、入力パルス信号１０の立下り時（反転ピーク信号１１の立上り時）に第１のキャパシタ１４１から正側ピーク信号１２ｂが出力されてＳＲＤ１２０が逆バイアスされると、図３（ｂ）に示すように、ＳＲＤ１２０に蓄積された電荷が放出されて第２のキャパシタ１４２の方向に電流が流れ、さらにインダクタ１３０を一端１３０ａから他端１３０ｂの方向に流れる。このときインダクタ１３０に流れる電流は、入力パルス信号１０の立上り時に流れた電流とは逆方向になっている。

ＳＲＤ１２０に蓄積された電荷が放出されるときには、ＳＲＤ１２０に図２（ｄ）に示すような電流１３ｂが流れる。電流１３ｂは、ＳＲＤ１２０が逆バイアスされるとほぼ一定値で流れるが、蓄積された電荷がすべて放出される瞬間に急速に０に落ちる。電流１３ｂがほぼ一定に流れている状態から０に落ちるまでの時間は、通常数百ピコ秒のオーダと極めて短いのが特徴である。このような電流の急変があると、インダクタ１３０によって、電流の変化を妨げる方向に起電力が発生して図３（ｃ）に示す方向に電流が流れる。

インダクタ１３０のインダクタンスをＬとし、電流１３ｂの大きさをｉとすると、発生する起電力は−Ｌ（ｄｉ／ｄｔ）で表される。電流１３ｂが急速に０に落ちる時点では、（ｄｉ／ｄｔ）が負で絶対値が大きな値となる。その結果、ＳＲＤ１２０のカソード側に発生する起電力は、瞬時的に数ボルトから十数ボルトの正の大きな値になる。第３のキャパシタ１４３及び第２の抵抗１５２は微分回路を形成しており、第３のキャパシタ１４３と第２の抵抗１５２との間に接続された出力端子１０２からは、ＳＲＤ１２０のカソード側に発生する起電力の変化分だけが出力される。その結果、出力端子１０２からの出力信号は、図２（ｅ）に示すようなパルス幅の極めて短い正極性のインパルス１４となる。直流電圧源１６０から印加されている＋５Ｖの直流成分は、第３のキャパシタ１４３でカットされている。

上記説明のように、本実施形態のインパルス生成回路１００は、入力端子１０１から正極性のパルス信号が入力されると、パルス信号の立上り時にＳＲＤ１２０を順バイアスして内部に電荷を蓄積させ、パルス信号の立下り時にＳＲＤ１２０を逆バイアスして蓄積された電荷を放出させ、電荷放出の最終時点でＳＲＤ１２０のカソード側に正の高い起電力を発生させるように構成されている。これにより、入力端子１０１に正極性のパルス信号を入力することで、出力端子１０２から同じく正極性のインパルスを出力させることができる。本実施形態では、正の直流電圧源のみを用いて正極性のインパルスを出力させることができ、回路構成を簡素化するとともに消費電流も低減できるといった優れた効果が得られる。

（第２実施形態）
本発明の第２の実施形態に係るインパルス生成回路の構成を、図４を用いて説明する。図４は、本実施形態のインパルス生成回路２００の構成を示す回路図である。本実施形態のインパルス生成回路２００は、第１の実施形態のインパルス生成回路１００に電圧可変容量ダイオード（ＶＣＤ）２１０と電圧可変電源（ＶＤＣＶ）２２０、及び第４のキャパシタ２３０を追加している。これにより、本実施形態のインパルス生成回路２００では、出力端子１０２から出力されるインパルスのパルス幅（半値幅）の調整を容易にしている。インパルスのパルス幅は、第１の実施形態のインパルス生成回路１００でも、第３のキャパシタ１４３及び第２の抵抗１５２からなる微分回路の時定数を変えることによって調整可能であるが、本実施形態のインパルス生成回路２００では、出力インパルスのパルス幅をさらに容易に調整できるように構成している。

入力端子１０１から第３のキャパシタ１４３までの構成は、第１の実施形態のインパルス生成回路１００と同じである。本実施形態では、第３のキャパシタ１４３の他端１４３ｂ側に電圧可変容量ダイオード２１０のカソード側を接続し、電圧可変容量ダイオード２１０のアノード側に第４のキャパシタ２３０の一端２３０ａを接続している。そして、第４のキャパシタ２３０の他端２３０ｂが出力端子１０２に接続されるとともに、一端が接地されている第２の抵抗１５２の他端にも接続されている。

電圧可変容量ダイオード２１０のカソード側とアノード側との間には電圧可変電源２２０が接続され、電圧可変容量ダイオード２１０を逆バイアスしている。すなわち、電圧可変電源２２０の正極側を電圧可変容量ダイオード２１０のカソード側に接続し、電圧可変電源２２０の負極側を電圧可変容量ダイオード２１０のアノード側に接続している。本実施形態のインパルス生成回路２００では、電圧可変電源２２０を用いて電圧可変容量ダイオード２１０に印加する逆方向バイアス電圧の大きさを容易に調整することができ、電圧可変容量ダイオード２１０に印加する逆方向バイアス電圧の大きさによって出力インパルスのパルス幅を調整することができる。以下では、電圧可変電源２２０を用いて出力インパルスのパルス幅を調整する本実施形態のインパルス生成回路２００の動作について説明する。

電圧可変容量ダイオード２１０は、電圧可変電源２２０により常に逆バイアスされており、この逆バイアス電圧の大きさによって電圧可変容量ダイオード２１０内の接合部の容量（以下では、単に電圧可変容量ダイオード２１０の容量と称する）が変化する。すなわち、逆バイアスを大きくすると電圧可変容量ダイオード２１０の容量が小さくなる一方、逆バイアスを小さくすると電圧可変容量ダイオード２１０の容量が大きくなる。これは、電圧可変容量ダイオード２１０内の接合部の空乏層の幅が逆バイアスの大きさによって変化するためである。電圧可変容量ダイオード２１０の容量をＣ、接合部の誘電率をε、接合部の対抗面積をＳ、空乏層の幅をＬ、としたとき、容量Ｃ＝ε（ｄＳ／ｄＬ）で表わされる。

第３のキャパシタ１４３及び第４のキャパシタ２３０の容量を、電圧可変容量ダイオード２１０の容量に比して十分大きな値にしておくことで、直列に接続された第３のキャパシタ１４３、電圧可変容量ダイオード２１０及び第４のキャパシタ２３０の直列容量は、電圧可変容量ダイオード２１０の容量に略等しくなるようにすることができる。これにより、電圧可変容量ダイオード２１０と第２の抵抗１５２とで微分回路を構成しているとみなすことができ、電圧可変容量ダイオード２１０の容量を電圧可変電源２２０で可変にすることによって、微分回路の時定数を容易に変更することができる。

電圧可変電源２２０で電圧可変容量ダイオード２１０の容量を変更して微分回路の時定数を変更したときの、出力端子１０２から出力されるインパルスのパルス幅の変化を図５に示す。図５は、本実施形態のインパルス生成回路２００の出力端子１０２から出力されるインパルスのパルス幅を説明するための説明図である。図５（ａ）〜（ｃ）は、電圧可変電源２２０による逆バイアスを徐々に大きくしていったときの出力インパルスを示している。図５（ａ）に示すように、逆バイアス電圧を小さくした場合には、電圧可変容量ダイオード２１０の容量が大きくなるため微分回路の時定数も大きくなり、出力インパルスのパルス幅が広くなる。電圧可変電源２２０により逆バイアス電圧を大きくすると、電圧可変容量ダイオード２１０の容量が小さくなって微分回路の時定数も小さくなる。その結果、図５（ｂ）に示すように、出力インパルスのパルス幅が狭くなる。電圧可変電源２２０による逆バイアスをさらに大きくすると、電圧可変容量ダイオード２１０の容量がさらに小さくなって微分回路の時定数もさらに小さくなる。その結果、図５（ｃ）に示すように、出力インパルスのパルス幅がさらに狭くなる。

上記説明のように、本実施形態のインパルス生成回路２００では、電圧可変容量ダイオード２１０と電圧可変電源２２０を備える構成にして出力インパルスの波形を整形する微分回路の時定数を容易に変更可能とすることで、出力端子１０２から所望のパルス幅のインパルスを出力することが可能となる。

なお、本実施の形態における記述は、本発明に係るインパルス生成回路の一例を示すものであり、これに限定されるものではない。本実施の形態におけるインパルス生成回路の細部構成及び詳細な動作などに関しては、本発明の趣旨を逸脱しない範囲で適宜変更可能である。

１０ 入力パルス信号
１１ 反転パルス信号
１２ ピーク信号
１３ 電流
１４ インパルス
１００ インパルス生成回路
１０１ 入力端子
１０２ 出力端子
１１０ インバータ
１２０ ステップリカバリーダイオード（ＳＲＤ）
１３０ インダクタ
１４１、１４２、１４３、２３０ キャパシタ
１５１、１５２ 抵抗
１６０ 直流電源
２１０ 電圧可変容量ダイオード（ＶＣＤ）
２２０ 電圧可変電源（ＶＤＣＶ）

Claims (7)

1. 正極性のパルスを入力して正極性のインパルスを出力するインパルス生成回路であって、
   入力端子から正極性のパルスを入力して極性を反転させた反転パルスを出力するインバータと、
   前記インバータから前記反転パルスを入力し、該反転パルスの立下り／立下りに対応して負側／正側のピーク信号を出力する第１のキャパシタと、
   一端が前記第１のキャパシタに接続された第２のキャパシタと、
   アノードが前記第２のキャパシタの他端に接続されたステップリカバリダイオードと、
   前記第２のキャパシタの他端と前記ステップリカバリダイオードのアノードとの間に接続されて正の電位を供給する直流電圧源と、
   一端が前記第１のキャパシタの他端及び前記第２のキャパシタの一端に接続され、他端が前記ステップリカバリダイオードのカソードに接続されたインダクタと、
   一端が前記ステップリカバリダイオードのカソード及び前記インダクタの他端に接続され、他端が出力端子に接続された第３のキャパシタと、
   一端が前記入力端子と前記インバータとの間に接続され、他端が接地された第１の抵抗と、
   一端が前記第３のキャパシタと前記出力端子との間に接続され、他端が接地された第２の抵抗と、を備え、
   前記第３のキャパシタと前記第２の抵抗とで微分回路が形成されており、
   前記第１のキャパシタから前記負側のピーク信号が出力されると、前記ステップリカバリダイオードに順方向電流が流れて電荷が蓄積され、前記第１のキャパシタから前記正側のピーク信号が出力されると、前記ステップリカバリダイオードから前記電荷が放出されて逆方向電流が流れ、前記逆方向電流が急速に０になるのに伴って前記インダクタに起電力が発生して前記出力端子から正極性のインパルスが出力され、
   前記正極性のインパルスが所定の半値幅を有するように、前記第３のキャパシタの容量と前記第２の抵抗の抵抗値とを調整して前記微分回路の時定数が決定されている
   ことを特徴とするインパルス発生回路。
2. 前記第１のキャパシタは、前記正側のピーク信号の少なくともピーク値が前記直流電圧源から供給される前記正の電位よりも高くなるような容量を有している
   ことを特徴とする請求項１に記載のインパルス発生回路。
3. 前記第２のキャパシタは、前記ステップリカバリダイオード及び前記インダクタのインピーダンスより高いインピーダンスを有している
   ことを特徴とする請求項１または２に記載のインパルス発生回路。
4. 前記直流電圧源は、＋５Ｖの電位を前記第２のキャパシタの他端と前記ステップリカバリダイオードのアノードに供給している
   ことを特徴とする請求項１乃至３のいずれか１項に記載のインパルス発生回路。
5. 正極性のパルスを入力して正極性のインパルスを出力するインパルス生成回路であって、
   入力端子から正極性のパルスを入力して極性を反転させた反転パルスを出力するインバータと、
   前記インバータから前記反転パルスを入力し、該反転パルスの立下り／立下りに対応して負側／正側のピーク信号を出力する第１のキャパシタと、
   一端が前記第１のキャパシタに接続された第２のキャパシタと、
   アノードが前記第２のキャパシタの他端に接続されたステップリカバリダイオードと、
   前記第２のキャパシタの他端と前記ステップリカバリダイオードのアノードとの間に接続されて正の電位を供給する直流電圧源と、
   一端が前記第１のキャパシタの他端及び前記第２のキャパシタの一端に接続され、他端が前記ステップリカバリダイオードのカソードに接続されたインダクタと、
   一端が前記ステップリカバリダイオードのカソード及び前記インダクタの他端に接続さた第３のキャパシタと、
   前記第３のキャパシタの他端にカソードが接続された電圧可変容量ダイオードと、
   一端が前記電圧可変容量ダイオードのアノードに接続され、他端が出力端子に接続された第４のキャパシタと、
   正極側が前記電圧可変容量ダイオードのカソードに接続され、負極側が前記電圧可変容量ダイオードのアノードに接続された電圧可変電源と、
   一端が前記入力端子と前記インバータとの間に接続され、他端が接地された第１の抵抗と、
   一端が前記第４のキャパシタと前記出力端子との間に接続され、他端が接地された第２の抵抗と、を備え、
   前記第１のキャパシタから前記負側のピーク信号が出力されると、前記ステップリカバリダイオードに順方向電流が流れて電荷が蓄積され、前記第１のキャパシタから前記正側のピーク信号が出力されると、前記ステップリカバリダイオードから前記電荷が放出されて逆方向電流が流れ、前記逆方向電流が急速に０になるのに伴って前記インダクタに起電力が発生して前記出力端子から正極性のインパルスが出力され、
   前記電圧可変電源が前記電圧可変容量ダイオードに印加する逆バイアス電圧の大きさを調整することで、前記出力端子から出力される前記正極性のインパルスの半値幅を調整可能である
   ことを特徴とするインパルス発生回路。
6. 前記第３のキャパシタ及び前記第４のキャパシタは、前記電圧可変容量ダイオードの容量より大きな容量を有している
   ことを特徴とする請求項５に記載のインパルス発生回路。
7. 前記出力端子から出力される前記正極のインパルスの半値幅は、百ピコ秒以上十ナノ秒以下である
   ことを特徴とする請求項１乃至６のいずれか１項に記載のインパルス発生回路。

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