JP5191516B2 - Semiconductor device - Google Patents
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Description
本発明は、半導体装置に関し、特に、インバータ等のパワーデバイスを駆動するパワーデバイス駆動装置に関する。 The present invention relates to a semiconductor device, and more particularly to a power device driving apparatus that drives a power device such as an inverter.
図55は、パワーデバイス及びパワーデバイス駆動装置の概略構成を示すブロック図である。また、図56は、図55に示した高圧側駆動部101の主要部の構成を示す回路図であり、図57は、高圧側駆動部101の概略レイアウトを示す上面図である。
FIG. 55 is a block diagram illustrating a schematic configuration of a power device and a power device driving apparatus. 56 is a circuit diagram showing a configuration of a main part of the high-voltage
図58及び図59は、高圧側駆動部101の従来の構造を示す断面図であり、それぞれ図57に示したラインB−B,A−Aに沿った位置に関する断面図に相当する。
58 and 59 are cross-sectional views showing a conventional structure of the high-voltage
なお、ブートストラップダイオードを備える高耐圧ICに関する技術が、例えば下記特許文献1に開示されており、ラッチアップ耐量が改善された高耐圧半導体装置に関する技術が、例えば下記特許文献2に開示されており、リサーフ構造が採用された高耐圧半導体装置に関する技術が、例えば下記特許文献3に開示されており、分割リサーフ構造が採用された高耐圧半導体装置に関する技術が、例えば下記特許文献4に開示されており、寄生サイリスタに起因するラッチアップの発生が抑制されたCMOS半導体装置に関する技術が、例えば下記特許文献5に開示されている。
A technique related to a high voltage IC including a bootstrap diode is disclosed in, for example,
図55に示したパワーデバイス及びパワーデバイス駆動装置において、回生期間(即ち、ノードN30に接続された負荷からの逆起電圧によってフリーホイールダイオードD2がオンする期間)に、高圧側浮遊オフセット電圧VSが共通接地COMよりも低い負電位に変動する可能性がある。この高圧側浮遊オフセット電圧VSの負変動は、コンデンサC1を介して高圧側浮遊供給絶対電圧VBに伝達され、高圧側浮遊供給絶対電圧VBの電位も負変動してしまう。 In the power device and the power device driving apparatus shown in FIG. 55, during the regeneration period (that is, the period during which the freewheel diode D2 is turned on by the back electromotive voltage from the load connected to the node N30), the high-voltage side floating offset voltage VS is There is a possibility of fluctuation to a negative potential lower than the common ground COM. The negative fluctuation of the high-voltage side floating offset voltage VS is transmitted to the high-voltage side floating supply absolute voltage VB via the capacitor C1, and the potential of the high-voltage side floating supply absolute voltage VB also fluctuates negatively.
高圧側浮遊供給絶対電圧VBが負変動すると、図58及び図59において、その負変動はn型不純物領域117,121及びn-型不純物領域110,143に伝達される。その結果、図58を参照して、通常はいずれも逆バイアスされているはずの、p型ウェル(以下「pウェル」と称す)111とn-型不純物領域110との間の寄生ダイオードPD1、p-型シリコン基板(以下「p-基板」と称す)200とn型不純物領域117との間の寄生ダイオードPD2、及びp-基板200とn型不純物領域121との間の寄生ダイオードPD3が、それぞれターンオンしてしまう。また、図59を参照して、通常はいずれも逆バイアスされているはずの、p+型分離領域(以下「p+分離」と称す)144とn-型不純物領域143との間の寄生ダイオードPD4、p-基板200とn-型不純物領域143との間の寄生ダイオードPD5、及びp-基板200とn型不純物領域121との間の寄生ダイオードPD6が、それぞれターンオンしてしまう。
When the high-voltage side floating supply absolute voltage VB varies negatively, the negative variation is transmitted to the n-
図59を参照して、寄生ダイオードPD4〜PD6がターンオンすると、n型不純物領域121内に電流が流れ込む。高圧側駆動信号出力用のCMOS12は、n型不純物領域121、pウェル131、及びn+型ソース領域133から成るnpn構造に起因する寄生バイポーラトランジスタPB(図60参照)と、p+型ソース領域126、n型不純物領域121、pウェル131、及びn+型ソース領域133から成るpnpn構造に起因する寄生サイリスタPS1と、p-基板200、n型不純物領域121、pウェル131、及びn+型ソース領域133から成るpnpn構造に起因する寄生サイリスタPS2とを有している。従って、寄生ダイオードPD4〜PD6のターンオンに起因してn型不純物領域121内に流れ込んだ電流は、寄生バイポーラトランジスタPBを動作させたり、寄生サイリスタPS1,PS2をラッチアップさせるための、トリガ電流として作用する。その結果、寄生バイポーラトランジスタPBの動作や寄生サイリスタPS1,PS2のラッチアップに起因してCMOS12に過大な電流が流れ、場合によっては回路や部品が損傷(以下「ラッチアップ破壊」と称す)してしまうという問題がある。
Referring to FIG. 59, when parasitic diodes PD4 to PD6 are turned on, current flows into n-
図60は、寄生ダイオードPD6のターンオンに起因して寄生バイポーラトランジスタPB及び寄生サイリスタPS2が動作する様子を解析するために作製した、CMOS部の簡易な構造を示す断面図である。図60では、説明の都合上、nMOSFETとpMOSFETとの形成箇所の関係が、図59に示した関係とは逆になっている。図60に示したVS電極及びnMOSソース電極(nS)は、いずれも図59に示した電極134に相当し、図60に示したVB電極、pMOSバックゲート電極(pBG)、及びpMOSソース電極(pS)は、いずれも図59に示した電極128に相当する。図61の(A)には、図60に示した構造を簡略化して示しており、図61の(B)には、図61の(A)に示したpMOSバックゲート電極の形成箇所に関して、n+型不純物領域127の上面からp-基板200の深さ方向に向かっての不純物濃度プロファイルを示している。
FIG. 60 is a cross-sectional view showing a simple structure of the CMOS portion, which is manufactured in order to analyze the behavior of the parasitic bipolar transistor PB and the parasitic thyristor PS2 due to the turn-on of the parasitic diode PD6. In FIG. 60, for convenience of explanation, the relationship between the nMOSFET and the pMOSFET is opposite to the relationship shown in FIG. The VS electrode and the nMOS source electrode (nS) shown in FIG. 60 correspond to the
図62は、図60に示したbulk電極に電圧を印加した場合、即ちVS電極に負電圧(以下「VS負電圧」と称す)を印加した場合に、bulk電極、pMOSソース電極、及びnMOSソース電極の各電極を流れる電流の値を示したグラフである。図62によると、VS負電圧のマイナス印加の増加とともにnMOSソース電極を流れる電流が増加し、VS負電圧が−40V程度の時に、nMOSソース電極を流れる電流は、pMOSソース電極を流れる電流と同程度となっている。 62 shows a case where a bulk electrode, a pMOS source electrode, and an nMOS source are applied when a voltage is applied to the bulk electrode shown in FIG. 60, that is, when a negative voltage (hereinafter referred to as “VS negative voltage”) is applied to the VS electrode. It is the graph which showed the value of the electric current which flows through each electrode of an electrode. According to FIG. 62, the current flowing through the nMOS source electrode increases with the negative application of the VS negative voltage, and the current flowing through the nMOS source electrode is the same as the current flowing through the pMOS source electrode when the VS negative voltage is about −40V. It is about.
図63は、図62に示したVS負電圧が−17Vの時の電流分布を示した図である。図63によると、VS負電圧が−17Vの時にはnMOSソース電極に電流は流れておらず、図60に示した寄生サイリスタPS2は動作していないことが分かる。 FIG. 63 is a diagram showing a current distribution when the VS negative voltage shown in FIG. 62 is −17V. According to FIG. 63, it can be seen that when the VS negative voltage is −17 V, no current flows through the nMOS source electrode, and the parasitic thyristor PS2 shown in FIG. 60 is not operating.
図64は、図62に示したVS負電圧が−43Vの時の電流分布を示した図である。図64によると、VS負電圧が−43Vの時にはnMOSソース電極に電流が流れており、図60に示した寄生サイリスタPS2が動作していることが分かる。 FIG. 64 is a diagram showing a current distribution when the VS negative voltage shown in FIG. 62 is −43V. As can be seen from FIG. 64, when the VS negative voltage is −43 V, a current flows through the nMOS source electrode, and the parasitic thyristor PS2 shown in FIG. 60 is operating.
図65は、リサーフ構造が採用されている従来の高耐圧半導体装置(上記特許文献3参照)に関して、図58に示した構造のうち、高耐圧MOS11が形成されている領域の構造を抜き出して示した断面図である。図65では、説明の都合上、ドレイン領域118とソース領域112との形成箇所の関係が、図58に示した関係とは逆になっている。
FIG. 65 shows a structure of a region where the high
図66は、図65に示した構造に関して、ソース電極114と、ゲート電極116aに繋がる電極116aaとを短絡して、ドレイン電極119とソース電極114との間に高電圧を印加した時の電界を示すグラフである。図66には、n-型不純物領域110の上面における電界(Si表面)と、n-型不純物領域110とp-基板200との界面における電界(n-/p-基板接合深さ)とを示している。
FIG. 66 shows an electric field when a high voltage is applied between the
図65及び図66によると、Si表面における電界のピークとしては、ドレイン電極119の右端下方に対応する箇所でのピークP1、電極116aaの左端下方に対応する箇所でのピークP2、及びゲート電極116aの左端下方に対応する箇所でのピークP3がある。このように、リサーフ構造が採用されている場合には、Si表面において複数の電界ピークが発生する。
According to FIGS. 65 and 66, the peak of the electric field on the Si surface includes a peak P1 at a position corresponding to the lower right end of the
また、図65及び図66によると、n-/p-基板接合深さにおける電界のピークとしては、n型不純物領域117の右下端部箇所でのピークP4がある。ピークP4での電界値はピークP1〜P3での各電界値よりも高いため、ドレイン電極119とソース電極114との間に電圧を印加した場合は、ピークP4に対応する箇所で最も早く降伏臨界電界に到達する。従って、リサーフ構造が採用されている場合には、n-/p-基板接合深さにおけるピークP4によって半導体装置の耐圧が決定される。
Further, according to FIGS. 65 and 66, the peak of the electric field at the n − / p − substrate junction depth includes a peak P4 at the right lower end portion of the n-
図67は、図59に示した構造のうち、高耐圧ダイオード14が形成されている領域の構造を抜き出して詳細に示した断面図である。図67では、説明の都合上、アノードとカソードとの形成箇所の関係が、図59に示した関係とは逆になっている。
FIG. 67 is a cross-sectional view showing in detail the structure of the region where the
図68は、図67に示した構造に関して、アノード電極145とカソード電極142との間に高電圧を印加した時の電界を示すグラフである。図68には、n-型不純物領域143の上面における電界(Si表面)と、n型不純物領域121とp-基板200との界面における電界(n/p-基板接合深さ)とを示している。図67及び図68によると、電界のピークは、n型不純物領域121の右下端部箇所でのピークE0である。
FIG. 68 is a graph showing an electric field when a high voltage is applied between the
図69は、図67に示した構造に関して、アノード電極145とカソード電極142との間に高電圧を印加した時の電位分布(等電位線)及び電流分布を示す図である。図69によると、ピークE0に対応する箇所では、等電位線の曲率が大きく、しかも隣接する等電位線同士の間隔が狭くなっていることが分かる。
FIG. 69 is a diagram showing a potential distribution (equipotential line) and a current distribution when a high voltage is applied between the
図70は、分割リサーフ構造(上記特許文献4参照)が採用されている図58に示した構造のうち、高耐圧MOS11が形成されている領域の構造を抜き出して示した断面図である。図70では、説明の都合上、ドレイン領域118とソース領域112との形成箇所の関係が、図58に示した関係とは逆になっている。600V以上の耐圧が要求される高耐圧MOSに関しては、作製が容易であることから、分割リサーフ構造が採用されることがある。
FIG. 70 is a cross-sectional view showing an extracted structure of a region where the high
図71は、図70に示した構造に関して、n+型不純物領域127に繋がるVB電極(図58に示した電極128に相当する)とドレイン電極119との間に15V程度の電圧を印加し、ソース電極114と電極116aaとを短絡して、VB電極とソース電極114との間に高電圧を印加した時の電界を示すグラフである。図71には、p-基板200の上面における電界(Si表面)と、n型不純物領域121,117の各底面とp-基板200との界面における電界(n/p-基板接合深さ)とを示している。
71 applies a voltage of about 15 V between the VB electrode (corresponding to the
図70及び図71によると、Si表面における電界のピークは、分割リサーフ部におけるp-基板200のほぼ中央箇所のピークE2である。また、n/p-基板接合深さにおける電界のピークとしては、n型不純物領域121の右下端部箇所でのピークE1と、n型不純物領域117の右下端部箇所でのピークE3とがある。
According to FIG. 70 and FIG. 71, the peak of the electric field on the Si surface is a peak E2 at a substantially central portion of the p − substrate 200 in the divided resurf part. In addition, the electric field peak at the n / p − substrate junction depth includes a peak E1 at the right lower end portion of the n-
図72は、図70に示した構造に関して、VB電極とドレイン電極119との間に15V程度の電圧を印加し、ソース電極114と電極116aaとを短絡して、VB電極とソース電極114との間に高電圧を印加した時の電位分布(等電位線)及び電流分布を示す図である。図72によると、ピークE1〜E3に対応する各箇所では、等電位線の曲率が大きく、しかも隣接する等電位線同士の間隔が狭くなっていることが分かる。
72, in the structure shown in FIG. 70, a voltage of about 15 V is applied between the VB electrode and the
本発明は上述の点に鑑みて成されたものであり、半導体装置の高耐圧化を図ることを目的とする。 The present invention has been made in view of the above points, and an object thereof is to increase the breakdown voltage of a semiconductor device.
本発明に係る半導体装置は、第1電極、第2電極、及び制御電極を有するスイッチングデバイスを駆動するための半導体装置であって、前記第1電極に接続された第1の端子と、容量性素子を介して前記第1電極に接続された第2の端子と、第1導電型の半導体基板と、前記半導体基板の主面内に形成された、第2導電型の第1の不純物領域と、前記第1の不純物領域の主面内に形成された、前記第1導電型の第2の不純物領域と、前記第2の不純物領域の主面内に形成され、前記第1の端子に接続された、前記第2導電型のソース・ドレイン領域を有する、第1のトランジスタと、前記第1の不純物領域の前記主面内に形成され、前記第2の端子に接続された、前記第1導電型のソース・ドレイン領域を有する、第2のトランジスタと、前記第2のトランジスタの下方には形成されず、前記第1のトランジスタの前記ソース・ドレイン領域の下方を覆いつつ、前記第1の不純物領域の底面に接して前記半導体基板内に形成され、前記第1の不純物領域が有する第1の不純物濃度よりも高い第2の不純物濃度を有する、前記第2導電型の第3の不純物領域とを備える。
A semiconductor device according to the present invention is a semiconductor device for driving a switching device having a first electrode, a second electrode, and a control electrode, and has a first terminal connected to the first electrode, and a capacitive device. A second terminal connected to the first electrode via an element; a first conductivity type semiconductor substrate; a second conductivity type first impurity region formed in a main surface of the semiconductor substrate; A second impurity region of the first conductivity type formed in the main surface of the first impurity region, and formed in the main surface of the second impurity region and connected to the first terminal. The first transistor having the source / drain region of the second conductivity type and the first transistor formed in the main surface of the first impurity region and connected to the second terminal a source-drain region of the conductivity type, a second transistor, before Not formed on the lower side of the second transistor, while covering the lower portion of the source and drain regions of said first transistor, said formed in the semiconductor substrate in contact with the bottom surface of said first impurity region, said first A third impurity region of the second conductivity type having a second impurity concentration higher than the first impurity concentration of the one impurity region.
本発明によれば、半導体装置の高耐圧化を図ることができる。 According to the present invention, the breakdown voltage of a semiconductor device can be increased.
本発明に係るパワーデバイス及びパワーデバイス駆動装置の概略構成は、図55に示した構成と同様であり、本発明に係る高圧側駆動部101の主要部の構成は、図56に示した構成と同様であり、本発明に係る高圧側駆動部101の概略レイアウトは、図57に示したレイアウトと同様である。
The schematic configuration of the power device and the power device driving apparatus according to the present invention is the same as the configuration shown in FIG. 55, and the configuration of the main part of the high-voltage
図55を参照して、パワースイッチングデバイスであるNチャネル絶縁ゲート型バイポーラトランジスタ(以下「IGBT」と称す)51,52は、主電源である高電圧HVをスイッチングする。ノードN30には負荷が接続されている。フリーホイールダイオードD1,D2は、ノードN30に接続された負荷による逆起電圧からIGBT51,52を保護する。
Referring to FIG. 55, N-channel insulated gate bipolar transistors (hereinafter referred to as “IGBT”) 51 and 52 which are power switching devices switch high voltage HV which is a main power source. A load is connected to the node N30. Freewheel diodes D1 and D2 protect
パワーデバイス駆動装置100は、IGBT51,52を駆動し、IGBT51を制御する高圧側制御入力HINと、IGBT52を制御する低圧側制御入力LINとに従って動作する。また、パワーデバイス駆動装置100は、IGBT51を駆動する高圧側駆動部101と、IGBT52を駆動する低圧側駆動部102と、制御入力処理部103とを有している。
The power
ここで、例えばIGBT51,52が同時にオン状態になった場合、IGBT51,52に貫通電流が流れ、負荷に電流が流れなくなり、好ましくない状態になる。制御入力処理部103は、制御入力HIN,LINにより、そのような状態が引き起こされることを防ぐなどの処理を高圧側駆動部101及び低圧側駆動部102に対して行っている。
Here, for example, when the
また、パワーデバイス駆動装置100は、IGBT51のエミッタ電極に接続されたVS端子と、コンデンサC1を介してIGBT51のエミッタ電極に接続されたVB端子と、IGBT51の制御電極に接続されたHO端子と、IGBT52のエミッタ電極に接続されたCOM端子と、コンデンサC2を介してIGBT52のエミッタ電極に接続されたVCC端子と、IGBT52の制御電極に接続されたLO端子と、GND端子とを備えている。ここで、VSは、高圧側駆動部101の基準電位となる高圧側浮遊オフセット電圧である。VBは、高圧側駆動部101の電源となる高圧側浮遊供給絶対電圧であり、図示しない高圧側浮遊電源から供給される。HOは、高圧側駆動部101による高圧側駆動信号出力である。COMは、共通接地である。VCCは、低圧側駆動部102の電源となる低圧側固定供給電圧であり、図示しない低圧側固定供給電源から供給される。LOは、低圧側駆動部102による低圧側駆動信号出力である。GNDは、接地電位である。
The power
コンデンサC1,C2は、高圧側駆動部101及び低圧側駆動部102に供給される電源電圧をパワーデバイスの動作に伴う電位変動に追随させるために設けられている。
Capacitors C1 and C2 are provided to cause the power supply voltage supplied to the high-voltage
以上のような構成により、制御入力HIN,LINに基づくパワーデバイスによる主電源のスイッチングが行われる。 With the above configuration, the main power source is switched by the power device based on the control inputs HIN and LIN.
ところで、高圧側駆動部101は、回路の接地電位GNDに対して電位的に浮いた状態で動作するので、高圧側回路へ駆動信号を伝達するためのレベルシフト回路を有する構成となっている。
By the way, the high-voltage
図56を参照して、スイッチング素子である高耐圧MOS11は、上記したレベルシフト回路の役割を担っている。スイッチング素子である高圧側駆動信号出力用のCMOS回路(以下「CMOS」と称す)12は、pMOSFET及びnMOSFETから成り、高圧側駆動信号HOを出力する。レベルシフト抵抗13は、CMOS12のゲート電位を設定するためのものであり、プルアップ抵抗に相当する役割を果たしている。制御ロジック回路90は、抵抗、インバータ、及びインターロック等によって構成されている。
Referring to FIG. 56, the
高耐圧MOS11は、高圧側制御入力HINに従い、CMOS12のスイッチングを行う。CMOS12は、高圧側浮遊供給絶対電圧VBと高圧側浮遊オフセット電圧VSとの間の電圧をスイッチングして高圧側駆動信号出力HOに駆動信号を出力し、外部に接続されたパワーデバイスの高圧側スイッチング素子(IGBT51)を駆動する。
The
ここで、以降の説明においては、CMOS12及びレベルシフト抵抗13を総合して、「高圧側駆動回路」と称する。
Here, in the following description, the
図57を参照して、図56に示したCMOS12及びレベルシフト抵抗13から成る高圧側駆動回路は、高圧島と称される領域R1内に形成されている。また、図56に示した高耐圧MOS11は、領域R2内に形成されている。領域R1,R2の各外周を接地電位GNDに接続されたアルミニウム配線16,17でそれぞれ取り囲むことによって、シールドがなされている。
Referring to FIG. 57, the high voltage side drive
以下、本発明に係る半導体装置の実施の形態について、詳細に説明する。 Hereinafter, embodiments of a semiconductor device according to the present invention will be described in detail.
実施の形態1.
図1は、本発明の実施の形態1に係る高圧側駆動部101の構造を示す断面図であり、図57に示したラインB−Bに沿った位置に関する断面図に相当する。図1を参照して、p-基板200の上面内には、p+分離201、n-型不純物領域110、及びn型不純物領域117,121が形成されている。n型不純物領域121の上面内には、pウェル131が形成されている。p+分離201はp-基板200に達しており、p-基板200の電位は、回路上最も低い電位(GND電位又はCOM電位)となっている。また、高耐圧MOS11のn+型ソース領域112の下部にpウェル111が形成されており、pウェル111は、ゲート絶縁膜115aを介してゲート電極116aの下部に達し、高耐圧MOS11のチャネル領域を形成している。さらに、pウェル111の上面内には、ソース電極114に接するようにp+型不純物領域113及びn+型ソース領域112が形成されている。また、n型不純物領域117の上面内には、高耐圧MOS11のドレイン電極119に接するようにn+型ドレイン領域118が形成されている。
FIG. 1 is a cross-sectional view showing the structure of the high-voltage
高耐圧MOS11のドレイン電極119は、CMOS12を構成するpMOSFET及びnMOSFETの各ゲート電極125,136に接続されており、また、レベルシフト抵抗13を介してpMOSFETのソース電極128及びVB端子に接続されている。
The
一方、CMOS12が形成されるn型不純物領域121の上面内には、pMOSFETのソース電極128に接するようにp+型ソース領域126及びn+型不純物領域127が形成されており、ドレイン電極123に接するようにp+型ドレイン領域122が形成されている。ドレイン電極123は、HO端子に接続されている。n型不純物領域121の上面上には、ゲート絶縁膜124を介してpMOSFETのゲート電極125が形成されている。
On the other hand, a p + -
また、nMOSFETはpウェル131内に形成され、pウェル131の上面内には、nMOSFETのドレイン電極138に接するようにn+型ドレイン領域137が形成され、ソース電極134に接するようにn+型ソース領域133及びp+型不純物領域132が形成されている。ソース電極134はVS端子に接続されており、ドレイン電極138はHO端子に接続されている。pウェル131の上面上には、ゲート絶縁膜135を介してnMOSFETのゲート電極136が形成されている。
Further, nMOSFET is formed in a p-well 131, in the upper surface of the p-well 131, n + -
p-基板200内には、n型不純物領域121よりも不純物濃度が高いn+型不純物領域(以下「n+埋め込み層」と称す)20が形成されている。n+埋め込み層20は、n型不純物領域121の底面に接して、n型不純物領域121よりも深く形成されている。一例として、n+埋め込み層20の不純物濃度のピーク値は、1017cm-3のオーダーである。
An n + type impurity region (hereinafter referred to as “n + buried layer”) 20 having an impurity concentration higher than that of n
図2の(A)には、従来の半導体装置に関する図61の(A)に対応させて、本実施の形態1に係るCMOS部の簡易な構造を示している。図2の(A)では、説明の都合上、nMOSFETとpMOSFETとの形成箇所の関係が、図1に示した関係とは逆になっている。図2の(A)に示したpMOSバックゲート電極(pBG)は、図1に示したソース電極128に相当する。図2の(B)には、図2の(A)に示したpMOSバックゲート電極の形成箇所に関して、n+型不純物領域127の上面からp-基板200の深さ方向に向かっての不純物濃度プロファイルを示している。図2の(B)と図61の(B)とを比較すると明らかなように、図2の(B)のn+埋め込み層20が形成されている領域では、図61の(B)のn型不純物領域121が形成されている領域よりもn型不純物の不純物濃度が高く、しかも、n+埋め込み層20を形成した場合には、p-基板200内のより深い領域にまでn型不純物が導入されている。
FIG. 2A shows a simple structure of the CMOS portion according to the first embodiment, corresponding to FIG. 61A relating to a conventional semiconductor device. In FIG. 2A, for convenience of explanation, the relationship between the nMOSFET and the pMOSFET is opposite to the relationship shown in FIG. The pMOS back gate electrode (pBG) shown in FIG. 2A corresponds to the
本実施の形態1に係る半導体装置では、n型不純物領域121の底面に接してn+埋め込み層20が形成されているため、n+埋め込み層20が形成されていない従来の半導体装置(図58参照)と比較すると、p-基板200と、n型不純物領域121及びn+埋め込み層20と、pウェル131とから成るpnp構造に起因する寄生pnpバイポーラトランジスタのベース抵抗が低減される。従って、回生期間に高圧側浮遊オフセット電圧VSの負変動が生じた場合であっても、寄生pnpバイポーラトランジスタの動作が抑制される。その結果、p-基板200と、n型不純物領域121及びn+埋め込み層20と、pウェル131と、n+型ソース領域133とから成るpnpn構造に起因する寄生サイリスタの動作開始電圧の絶対値を、従来の半導体装置よりも高めることができ、ひいてはCMOS12のラッチアップ破壊耐量を高めることができる。
In the semiconductor device according to the first embodiment, since n + buried
以下、この効果について詳細に説明する。図60では従来の半導体装置に関してCMOS部の簡易な構造を示したが、図60に示されているn型不純物領域121の下にn+埋め込み層20を追加形成したものが、本実施の形態1に係る半導体装置の構造に相当する。図3は、n+埋め込み層20が追加形成された図60の構造に関して、VS電極にVS負電圧を印加した場合に、bulk電極、pMOSソース電極、及びnMOSソース電極の各電極を流れる電流の値を示したグラフである。図3によると、VS負電圧が−80V程度の時に、nMOSソース電極を流れる電流は、pMOSソース電極を流れる電流と同程度となっている。
Hereinafter, this effect will be described in detail. In FIG. 60, a simple structure of the CMOS portion is shown with respect to the conventional semiconductor device. However, the embodiment in which the n + buried
図4は、図3に示したVS負電圧が−52Vの時の電流分布を示した図である。図4によると、VS負電圧が−52Vの時にはnMOSソース電極に電流は流れておらず、p-基板200と、n型不純物領域121及びn+埋め込み層20と、pウェル131と、n+型ソース領域133とから成るpnpn構造に起因する寄生サイリスタは動作していないことが分かる。
FIG. 4 is a diagram showing a current distribution when the VS negative voltage shown in FIG. 3 is −52V. According to FIG. 4, when the VS negative voltage is −52V, no current flows through the nMOS source electrode, and the p − substrate 200, the n-
図5は、図3に示したVS負電圧が−109Vの時の電流分布を示した図である。図5によると、VS負電圧が−109Vの時にはnMOSソース電極に電流が流れており、上記の寄生サイリスタが動作していることが分かる。 FIG. 5 is a diagram showing a current distribution when the VS negative voltage shown in FIG. 3 is −109V. According to FIG. 5, it can be seen that when the VS negative voltage is −109 V, a current flows through the nMOS source electrode, and the parasitic thyristor operates.
従来の半導体装置ではVS負電圧が−40Vの時に寄生サイリスタが動作していたのに対し(図64参照)、本実施の形態1に係る半導体装置では、VS負電圧が−52Vの時でも寄生サイリスタは動作していない(図4参照)。従って、本実施の形態1に係る半導体装置では、従来の半導体装置よりも寄生サイリスタの動作開始電圧の絶対値が高められていることになる。 In the conventional semiconductor device, the parasitic thyristor is operated when the VS negative voltage is −40V (see FIG. 64), whereas in the semiconductor device according to the first embodiment, the parasitic is achieved even when the VS negative voltage is −52V. The thyristor is not operating (see FIG. 4). Therefore, in the semiconductor device according to the first embodiment, the absolute value of the operation start voltage of the parasitic thyristor is higher than that of the conventional semiconductor device.
図6は、図1に対応させて、本実施の形態1の変形例に係る高圧側駆動部101の構造を示す断面図である。図1に示したn+埋め込み層20の代わりに、n+埋め込み層20よりも不純物濃度が低いn型不純物領域(以下「n埋め込み層」と称す)21が形成されている。一例として、n埋め込み層21の不純物濃度のピーク値は、1015cm-3のオーダーである。n埋め込み層21は、n+埋め込み層20と同様に、n型不純物領域121の底面に接してp-基板200内に形成されている。
FIG. 6 is a cross-sectional view showing the structure of the high-voltage
図7の(A)には、図2の(A)に対応させて、本実施の形態1の変形例に係るCMOS部の簡易な構造を示している。また、図7の(B)には、図2の(B)に対応させて、図7の(A)に示したpMOSバックゲート電極の形成箇所に関して、n+型不純物領域127の上面からp-基板200の深さ方向に向かっての不純物濃度プロファイルを示している。図7の(B)と図61の(B)とを比較すると、n埋め込み層21を形成した場合には、p-基板200内のより深い領域にまでn型不純物が導入されていることが分かる。
FIG. 7A shows a simple structure of the CMOS portion according to the modification of the first embodiment, corresponding to FIG. Further, the (B) in FIG. 7, in correspondence with FIG. 2 (B), with respect to the area where the pMOS back gate electrode shown in (A) in FIG. 7, p from the upper surface of the n + -
本実施の形態1の変形例に係る半導体装置によれば、n型不純物領域121の底面に接してn埋め込み層21が形成されているため、従来の半導体装置と比較すると、p-基板200と、n型不純物領域121及びn埋め込み層21と、pウェル131とから成るpnp構造に起因する寄生pnpバイポーラトランジスタのベース抵抗が低減される。その結果、上記と同様の理由により、CMOS12のラッチアップ破壊耐量を高めることができる。
According to the semiconductor device according to the modification of the first embodiment, since the n buried
実施の形態2.
図8は、図1に対応させて、本発明の実施の形態2に係る高圧側駆動部101の構造を示す断面図である。図1に示したn+埋め込み層20の代わりに、n+埋め込み層20よりも不純物濃度が高いn+型不純物領域(以下「n+埋め込み層」と称す)22が形成されている。一例として、n+埋め込み層22の不純物濃度のピーク値は、1018cm-3のオーダーである。n+埋め込み層22は、n+埋め込み層20と同様に、n型不純物領域121の底面に接してp-基板200内に形成されている。
FIG. 8 is a cross-sectional view showing the structure of high-voltage
図9の(A)には、図2の(A)に対応させて、本実施の形態2に係るCMOS部の簡易な構造を示している。また、図9の(B)には、図2の(B)に対応させて、図9の(A)に示したpMOSバックゲート電極の形成箇所に関して、n+型不純物領域127の上面からp-基板200の深さ方向に向かっての不純物濃度プロファイルを示している。図9の(B)と図2の(B)とを比較すると、n+埋め込み層22はn+埋め込み層20よりも不純物濃度のピーク値が高いことが分かる。
FIG. 9A shows a simple structure of the CMOS portion according to the second embodiment, corresponding to FIG. 9B corresponds to FIG. 2B, and the pMOS back gate electrode formation position shown in FIG. 9A is formed from the upper surface of the n + -
本実施の形態2に係る半導体装置によれば、n+埋め込み層22は上記実施の形態1に係るn+埋め込み層20よりも高濃度であるため、上記実施の形態1に係る半導体装置と比較すると、CMOS12のラッチアップ破壊耐量をさらに高めることができる。
According to the semiconductor device according to the second embodiment, since the n + buried
以下、この効果について詳細に説明する。図10は、図3に対応させて、n+埋め込み層22が追加形成された図60の構造に関して、VS電極にVS負電圧を印加した場合に、bulk電極、pMOSソース電極、及びnMOSソース電極の各電極を流れる電流の値を示したグラフである。図10によると、VS負電圧が−400V程度の時に、nMOSソース電極を流れる電流は、pMOSソース電極を流れる電流と同程度となっている。
Hereinafter, this effect will be described in detail. FIG. 10 shows a structure corresponding to FIG. 3 in which an n + buried
図11は、図10に示したVS負電圧が−269Vの時の電流分布を示した図である。図11によると、VS負電圧が−269Vの時にはnMOSソース電極に電流は流れておらず、p-基板200と、n型不純物領域121及びn+埋め込み層22と、pウェル131と、n+型ソース領域133とから成るpnpn構造に起因する寄生サイリスタは動作していないことが分かる。
FIG. 11 is a diagram showing a current distribution when the VS negative voltage shown in FIG. 10 is −269V. According to FIG. 11, when the VS negative voltage is −269 V, no current flows through the nMOS source electrode, and the p − substrate 200, the n-
図12は、図10に示したVS負電圧が−730Vの時の電流分布を示した図である。図12によると、VS負電圧が−730Vの時にはnMOSソース電極に電流が流れており、上記の寄生サイリスタが動作していることが分かる。 FIG. 12 is a diagram showing a current distribution when the VS negative voltage shown in FIG. 10 is −730V. As can be seen from FIG. 12, when the VS negative voltage is −730 V, a current flows through the nMOS source electrode, and the parasitic thyristor operates.
上記実施の形態1に係る半導体装置ではVS負電圧が−109Vの時に寄生サイリスタが動作していたのに対し(図5参照)、本実施の形態2に係る半導体装置ではVS負電圧が−269Vの時でも寄生サイリスタは動作していない(図11参照)。従って、本実施の形態2に係る半導体装置では、上記実施の形態1に係る半導体装置よりも寄生サイリスタの動作開始電圧の絶対値が高められている。 In the semiconductor device according to the first embodiment, the parasitic thyristor is operated when the VS negative voltage is −109 V (see FIG. 5), whereas in the semiconductor device according to the second embodiment, the VS negative voltage is −269 V. Even at this time, the parasitic thyristor is not operating (see FIG. 11). Therefore, in the semiconductor device according to the second embodiment, the absolute value of the operation start voltage of the parasitic thyristor is higher than that of the semiconductor device according to the first embodiment.
実施の形態3.
図13は、図1に対応させて、本発明の実施の形態3に係る高圧側駆動部101の構造を示す断面図である。図1に示したn+埋め込み層20の代わりに、n型不純物領域121よりも不純物濃度が高いn+型不純物領域(以下「n+埋め込み層」と称す)23と、n+埋め込み層23よりも不純物濃度が低いn型不純物領域(以下「n埋め込み層」と称す)24とが形成されている。一例として、n+埋め込み層23の不純物濃度のピーク値は1018cm-3のオーダーであり、n埋め込み層24の不純物濃度のピーク値は1015cm-3のオーダーである。n+埋め込み層23は、n+埋め込み層20と同様に、n型不純物領域121の底面に接してp-基板200内に形成されている。また、n埋め込み層24は、n型不純物領域121の底面に接しつつn+埋め込み層23の周囲を覆って、p-基板200内に形成されている。
FIG. 13 is a cross-sectional view corresponding to FIG. 1 and showing the structure of the high-voltage
図14の(A)には、図2の(A)に対応させて、本実施の形態3に係るCMOS部の簡易な構造を示している。また、図14の(B)には、図2の(B)に対応させて、図14の(A)に示したpMOSバックゲート電極の形成箇所に関して、n+型不純物領域127の上面からp-基板200の深さ方向に向かっての不純物濃度プロファイルを示している。図14の(B)と図9の(B)とを比較すると分かるように、本実施の形態3に係るn+埋め込み層23及びn埋め込み層24は、上記実施の形態2に係るn+埋め込み層22とほぼ同様の不純物濃度プロファイルを有している。従って、本実施の形態3に係る半導体装置は、上記実施の形態2に係る半導体装置と同程度のラッチアップ破壊耐量を有している。
FIG. 14A shows a simple structure of the CMOS portion according to the third embodiment, corresponding to FIG. 14B corresponds to FIG. 2B, and the pMOS back gate electrode formation site shown in FIG. 14A is formed from the upper surface of the n + -
本実施の形態3に係る半導体装置では、高濃度のn+埋め込み層23の周囲を覆って低濃度のn埋め込み層24が形成されており、n埋め込み層24はn型不純物領域121に接触している。また、本実施の形態3に係る半導体装置において、p-基板200とn埋め込み層24との間に逆バイアスの電圧が印加された場合にn埋め込み層24内に拡がる空乏層の幅は、上記実施の形態1において、p-基板200とn+埋め込み層20との間に逆バイアスの電圧が印加された場合にn+埋め込み層20内に拡がる空乏層の幅よりも広い。
In the semiconductor device according to the third embodiment, the low concentration n buried
従って、本実施の形態3に係る半導体装置によれば、p-基板200と、n型不純物領域121、n+埋め込み層23、及びn埋め込み層24との間に逆バイアスの電圧が印加された場合、n型不純物領域121内に拡がる空乏層と、n埋め込み層24内に拡がる空乏層とが、n埋め込み層24の曲面部において互いに繋がる。しかも、n埋め込み層24内に拡がる空乏層の幅は、n+埋め込み層20内に拡がる空乏層の幅よりも広い。その結果、上記実施の形態1に係る半導体装置よりも電界を効果的に緩和できるため、接合耐圧を高めることができる。
Therefore, in the semiconductor device according to the third embodiment, a reverse bias voltage is applied between the p − substrate 200 and the n-
図15は、上記実施の形態1に係る半導体装置におけるp-基板200とn型不純物領域121及びn+埋め込み層20との間の接合耐圧と、本実施の形態3に係る半導体装置におけるp-基板200とn型不純物領域121及びn埋め込み層24との間の接合耐圧とを比較した結果を示すグラフである。図15によると、本実施の形態3に係る半導体装置は、上記実施の形態1に係る半導体装置よりも高い接合耐圧が得られていることが分かる。
15 shows the junction breakdown voltage between the p − substrate 200 and the n-
実施の形態4.
図16は、従来の半導体装置に関する図67に対応して、本発明の実施の形態4に係る半導体装置に関し、図59に示した構造のうち高耐圧ダイオード14が形成されている領域の構造を抜き出して詳細に示した断面図である。図16では、説明の都合上、アノードとカソードとの形成箇所の関係が、図59に示した関係とは逆になっている。
FIG. 16 corresponds to FIG. 67 relating to the conventional semiconductor device, and relates to the semiconductor device according to the fourth embodiment of the present invention. The structure of the region where high
図16を参照して、p-基板200の上面内には、p+分離144と、p+分離144に繋がるpウェル144bと、pウェル144bに繋がるn-型不純物領域143と、n-型不純物領域143に繋がるn型不純物領域121とが形成されている。pウェル144bの上面内にはp+型不純物領域144aが形成されており、n型不純物領域121の上面内にはn+型不純物領域141が形成されている。高耐圧ダイオード14はアノード電極145及びカソード電極142を備えており、アノード電極145はp+型不純物領域144aに接続されており、カソード電極142はn+型不純物領域141に接続されている。pウェル144b上には絶縁膜115aを介して電極116aが形成されており、アノード電極145は電極116aにも接続されている。n型不純物領域121上には絶縁膜115bを介して電極116bが形成されており、カソード電極142は電極116bにも接続されている。
Referring to FIG. 16, p - In the upper surface of the
n型不純物領域(以下「n埋め込み層」と称す)26が、n型不純物領域121の底面に接してp-基板200内に形成されている。一例として、n埋め込み層26の不純物濃度のピーク値は、1015cm-3のオーダーである。n埋め込み層26の幅L1はn型不純物領域121の幅L2よりも小さく、その結果、n埋め込み層26は、n-型不純物領域143の側面(図16における左側面)よりもアノード電極145側に突出しないように形成されている。
An n-type impurity region (hereinafter referred to as “n buried layer”) 26 is formed in p − substrate 200 in contact with the bottom surface of n-
図16に示した構造に関して、アノード電極145とカソード電極142との間に高電圧を印加した時の電界の主なピークは、n型不純物領域121の右下端部箇所でのピークE0と、n埋め込み層26の右下端部箇所でのピークE4となる。
In the structure shown in FIG. 16, the main peak of the electric field when a high voltage is applied between the
図17は、図16に示したn埋め込み層26の幅L1とn型不純物領域121の幅L2との関係(L1−L2)を横軸にとって、L1−L2と耐圧との相関を示したグラフである。図17に示したグラフによると、L1=L2又はL1>L2の場合には従来の半導体装置(図67参照)よりも耐圧が低下し、一方、L1<L2の場合には従来の半導体装置よりも高い耐圧が得られることが分かる。
FIG. 17 is a graph showing the correlation between L1-L2 and breakdown voltage with the horizontal axis representing the relationship (L1-L2) between the width L1 of the n buried
図18の(A)には、L1>L2の条件下での、本実施の形態4に係る高耐圧ダイオード部の簡易な構造を示している。また、図18の(B)には、図18の(A)中に矢印で示した箇所に関して、n型不純物領域121の上面からp-基板200の深さ方向に向かっての不純物濃度プロファイルを示している。
FIG. 18A shows a simple structure of the high voltage diode part according to the fourth embodiment under the condition of L1> L2. 18B shows an impurity concentration profile from the upper surface of the n-
図19は、図18の(A)に示した構造に関して、アノード電極145とカソード電極142との間に高電圧を印加した時の電界を示すグラフである。図19には、n-型不純物領域143の上面における電界(Si表面)と、n型不純物領域121の底面とp-基板200との界面における電界(n/p-基板接合深さ)と、n埋め込み層26の底面とp-基板200との界面における電界(n埋め込み/p-基板接合深さ)とを示している。図19を従来の半導体装置に関する図68と比較すると、図18の(A)に示した構造では、従来の半導体装置よりもピークE0が極端に低くなっていることが分かる。しかし、図19に示したグラフによると、ピークE0での電界値よりもピークE4での電界値のほうがはるかに大きい。従って、図18の(A)に示した構造では、電界のピークはn埋め込み層26の右下端部箇所でのピークE4となる。
FIG. 19 is a graph showing an electric field when a high voltage is applied between the
図20は、図18の(A)に示した構造に関して、アノード電極145とカソード電極142との間に高電圧を印加した時の電位分布(等電位線)及び電流分布を示す図である。図20によると、ピークE4に対応する箇所では、等電位線の曲率が大きく、しかも隣接する等電位線同士の間隔が狭くなっていることが分かる。また、図20を従来の半導体装置に関する図69と比較すると、図20におけるピークE4部分での等電位線同士の間隔は、図69におけるピークE0部分での等電位線同士の間隔よりも狭くなっていることが分かる。従って、図20におけるピークE4部分での電界値は、図69におけるピークE0部分での電界値よりも高くなると推測され、結果として、図18の(A)に示した構造では、従来の半導体装置に対して耐圧の向上が図られていないこととなる。
FIG. 20 is a diagram showing a potential distribution (equipotential line) and a current distribution when a high voltage is applied between the
一方、図21の(A)には、L1<L2の条件下での、本実施の形態4に係る高耐圧ダイオード部の簡易な構造を示している。また、図21の(B)には、図21の(A)中に矢印で示した箇所に関して、n型不純物領域121の上面からp-基板200の深さ方向に向かっての不純物濃度プロファイルを示している。
On the other hand, FIG. 21A shows a simple structure of the high voltage diode part according to the fourth embodiment under the condition of L1 <L2. FIG. 21B shows an impurity concentration profile from the upper surface of the n-
図22は、図21の(A)に示した構造に関して、アノード電極145とカソード電極142との間に高電圧を印加した時の電界を示すグラフである。図22には、図19と同様に、Si表面での電界と、n/p-基板接合深さでの電界と、n埋め込み/p-基板接合深さでの電界とを示している。図22を図68と比較すると、図21の(A)に示した構造では、従来の半導体装置よりもピークE0がわずかに低くなっていることが分かる。また、図22に示したグラフから明らかなように、ピークE4での電界値はピークE0での電界値にほぼ等しい。
FIG. 22 is a graph showing an electric field when a high voltage is applied between the
図23は、図21の(A)に示した構造に関して、アノード電極145とカソード電極142との間に高電圧を印加した時の電位分布(等電位線)及び電流分布を示す図である。図23と図69とを比較すると、図21の(A)に示した構造では、従来の半導体装置に比べて、ピークE0部分での等電位線の曲率が非常に小さくなっていることが分かる。これにより、ピークE0部分での電界値が小さくなることが推測される。また、図23と図20とを比較すると、図21の(A)に示した構造では、図18の(A)に示した構造に比べて、ピークE4部分での等電位線の曲率が非常に小さくなっていることが分かる。これにより、ピークE4部分での電界値が小さくなることが推測される。
FIG. 23 is a diagram showing a potential distribution (equipotential line) and a current distribution when a high voltage is applied between the
このように本実施の形態4に係る半導体装置(図21の(A)に示した構造)によれば、図23に示したピークE0部分及びピークE4部分における電界値が、図69に示したピークE0部分における電界値よりも小さくなる。その結果、臨界電界強度に至るアノード−カソード間電圧を、従来の半導体装置よりも高めることができ、半導体装置の高耐圧化を図ることができる。 As described above, according to the semiconductor device according to the fourth embodiment (the structure shown in FIG. 21A), the electric field values in the peak E0 portion and the peak E4 portion shown in FIG. 23 are shown in FIG. It becomes smaller than the electric field value in the peak E0 portion. As a result, the anode-cathode voltage reaching the critical electric field strength can be increased as compared with the conventional semiconductor device, and the breakdown voltage of the semiconductor device can be increased.
なお、以上の説明では、高耐圧ダイオードを例にとり本実施の形態4に係る発明について説明したが、本実施の形態4に係る発明は、高耐圧ダイオードに限らず、nチャネル高耐圧MOSFET、pチャネル高耐圧MOSFET、nチャネルIGBT、又はpチャネルIGBTにも適用することが可能である。 In the above description, the invention according to the fourth embodiment has been described by taking a high voltage diode as an example. However, the invention according to the fourth embodiment is not limited to the high voltage diode, but an n-channel high voltage MOSFET, p The present invention can also be applied to a channel high voltage MOSFET, n channel IGBT, or p channel IGBT.
また、本実施の形態4に係る発明は、上記実施の形態1〜3に係る発明と組み合わせて適用することも可能である。例えば上記実施の形態1に係る発明と組み合わせる場合は、図1に示したn+埋め込み層20又は図6に示したn埋め込み層21と、図16に示したn埋め込み層26とが、n型不純物領域121の底面において互いに接続されることとなる。
The invention according to the fourth embodiment can be applied in combination with the inventions according to the first to third embodiments. For example, when combined with the invention according to the first embodiment, the n + buried
実施の形態5.
図24は、図16に対応して、本発明の実施の形態5に係る半導体装置の構造を示す断面図である。図16に示した構造を基礎として、n埋め込み層26よりも不純物濃度が高いn+型不純物領域(以下「n+埋め込み層」と称す)27が、n埋め込み層26内に形成されている。一例として、n+埋め込み層27の不純物濃度のピーク値は、1018cm-3のオーダーである。n+埋め込み層27の幅L3はn埋め込み層26の幅L1よりも小さく、その結果、n+埋め込み層27は、n埋め込み層26の側面(図24における右側面)よりもアノード電極145側に突出しないように形成されている。
FIG. 24 is a cross-sectional view corresponding to FIG. 16, showing the structure of the semiconductor device according to the fifth embodiment of the present invention. Based on the structure shown in FIG. 16, an n + type impurity region (hereinafter referred to as “n + buried layer”) 27 having an impurity concentration higher than that of the n buried
図25は、図24に示したn埋め込み層26の幅L1とn+埋め込み層27の幅L3との関係(L3−L1)を横軸にとって、L3−L1と耐圧との相関を示したグラフである。図25に示したグラフによると、L3<L1の場合には高い耐圧が確保されているが、L3が大きくなってL3−L1の値が大きくなるにつれて、耐圧が急激に低下することが分かる。
FIG. 25 is a graph showing the correlation between L3-L1 and withstand voltage with the horizontal axis representing the relationship (L3-L1) between the width L1 of the n buried
図26は、L3=L1の場合の耐圧波形と、L3<L1の場合の耐圧波形とを比較した結果を示すグラフである。図26に示したグラフからも明らかなように、L3<L1とした場合のほうが、L3=L1の場合よりも耐圧が高い。 FIG. 26 is a graph showing a result of comparing the breakdown voltage waveform when L3 = L1 and the breakdown voltage waveform when L3 <L1. As is apparent from the graph shown in FIG. 26, the breakdown voltage is higher when L3 <L1 than when L3 = L1.
図27の(A)には、L3=L1の条件下での、本実施の形態5に係る高耐圧ダイオード部の簡易な構造を示している。また、図27の(B)には、図27の(A)中に矢印で示した箇所に関して、n型不純物領域121の上面からp-基板200の深さ方向に向かっての不純物濃度プロファイルを示している。
FIG. 27A shows a simple structure of the high voltage diode part according to the fifth embodiment under the condition of L3 = L1. FIG. 27B shows an impurity concentration profile from the upper surface of the n-
図28は、図27の(A)に示した構造に関して、アノード電極145とカソード電極142との間に高電圧を印加した時の電界を示すグラフである。図28には、図19と同様に、Si表面での電界と、n/p-基板接合深さでの電界と、n埋め込み/p-基板接合深さでの電界とを示している。図28を従来の半導体装置に関する図68と比較すると、図27の(A)に示した構造では、従来の半導体装置よりもピークE0がわずかに低くなっていることが分かる。しかし、図28に示したグラフによると、ピークE0での電界値よりもピークE4での電界値のほうが大きい。従って、図27の(A)に示した構造では、電界のピークはn埋め込み層26の右下端部箇所でのピークE4となる。
FIG. 28 is a graph showing an electric field when a high voltage is applied between the
図29は、図27の(A)に示した構造に関して、アノード電極145とカソード電極142との間に高電圧を印加した時の電位分布(等電位線)及び電流分布を示す図である。図29によると、ピークE4に対応する箇所では、等電位線の曲率が大きく、しかも隣接する等電位線同士の間隔が狭くなっていることが分かる。また、図29を従来の半導体装置に関する図69と比較すると、図29におけるピークE4部分での等電位線同士の間隔は、図69におけるピークE0部分での等電位線同士の間隔よりも狭くなっていることが分かる。従って、図29におけるピークE4部分での電界値は、図69におけるピークE0部分での電界値よりも高くなると推測され、結果として、図27の(A)に示した構造では、従来の半導体装置に対して耐圧の向上が図られていないこととなる。
FIG. 29 is a diagram showing a potential distribution (equipotential line) and a current distribution when a high voltage is applied between the
一方、図30の(A)には、L3<L1の条件下での、本実施の形態5に係る高耐圧ダイオード部の簡易な構造を示している。また、図30の(B)には、図30の(A)中に矢印で示した箇所に関して、n型不純物領域121の上面からp-基板200の深さ方向に向かっての不純物濃度プロファイルを示している。
On the other hand, FIG. 30A shows a simple structure of the high voltage diode part according to the fifth embodiment under the condition of L3 <L1. 30B shows an impurity concentration profile from the upper surface of the n-
図31は、図30の(A)に示した構造に関して、アノード電極145とカソード電極142との間に高電圧を印加した時の電界を示すグラフである。図31には、図28と同様に、Si表面での電界と、n/p-基板接合深さでの電界と、n埋め込み/p-基板接合深さでの電界とを示している。図31を図68と比較すると、図30の(A)に示した構造では、従来の半導体装置よりもピークE0がわずかに低くなっていることが分かる。また、図31を図28と比較すると、図31におけるピークE4での電界値は、図28におけるピークE4での電界値よりも低くなっていることが分かる。また、図31に示したグラフにおいては、ピークE4での電界値はピークE0での電界値にほぼ等しい。
FIG. 31 is a graph showing an electric field when a high voltage is applied between the
図32は、図30の(A)に示した構造に関して、アノード電極145とカソード電極142との間に高電圧を印加した時の電位分布(等電位線)及び電流分布を示す図である。図32と図69とを比較すると、図30の(A)に示した構造では、従来の半導体装置に比べて、ピークE0部分での等電位線の曲率が大幅に小さくなっていることが分かる。これにより、ピークE0部分での電界値が小さくなることが推測される。また、図32と図29とを比較すると、図30の(A)に示した構造では、図27の(A)に示した構造に比べて、ピークE4部分での等電位線の曲率が大幅に小さくなっていることが分かる。これにより、ピークE4部分での電界値が小さくなることが推測される。
FIG. 32 is a diagram showing a potential distribution (equipotential line) and a current distribution when a high voltage is applied between the
このように本実施の形態5に係る半導体装置(図30の(A)に示した構造)によれば、図32に示したピークE0部分及びピークE4部分における電界値が、図69に示したピークE0部分における電界値よりも小さくなる。その結果、臨界電界強度に至るアノード−カソード間電圧を、従来の半導体装置よりも高めることができ、半導体装置の高耐圧化を図ることができる。 As described above, according to the semiconductor device according to the fifth embodiment (structure shown in FIG. 30A), the electric field values in the peak E0 portion and the peak E4 portion shown in FIG. 32 are shown in FIG. It becomes smaller than the electric field value in the peak E0 portion. As a result, the anode-cathode voltage reaching the critical electric field strength can be increased as compared with the conventional semiconductor device, and the breakdown voltage of the semiconductor device can be increased.
また、L3<L1の条件を満たすように、n埋め込み層26の内部にn+埋め込み層27が形成されている。従って、p-基板200と、n型不純物領域121、n+埋め込み層27、及びn埋め込み層26との間に逆バイアスの電圧が印加された場合、n型不純物領域121内に拡がる空乏層と、n埋め込み層26内に拡がる空乏層とが、n埋め込み層26の曲面部において互いに繋がる。しかも、n埋め込み層26内に拡がる空乏層の幅は、L3=L1とした場合にn+埋め込み層27内に拡がる空乏層の幅よりも広い。その結果、L3=L1とした場合よりも電界を効果的に緩和できるため、接合耐圧を高めることができる。
Further, an n + buried
さらに、本実施の形態5に係る半導体装置では、n埋め込み層26内にn+埋め込み層27が形成されている。そのため、n+埋め込み層27が形成されていない上記実施の形態4に係る半導体装置と比較すると、p-基板200と、n型不純物領域121、n埋め込み層26、及びn+埋め込み層27と、pウェル131とから成るpnp構造に起因する寄生pnpバイポーラトランジスタのベース抵抗が低減される。従って、回生期間に高圧側浮遊オフセット電圧VSの負変動が生じた場合であっても、寄生pnpバイポーラトランジスタの動作が抑制される。その結果、p-基板200と、n型不純物領域121、n埋め込み層26、及びn+埋め込み層27と、pウェル131と、n+型ソース領域133とから成るpnpn構造に起因する寄生サイリスタの動作開始電圧の絶対値を、上記実施の形態4に係る半導体装置よりも高めることができ、ひいてはCMOS12のラッチアップ破壊耐量を高めることもできる。
Furthermore, in the semiconductor device according to the fifth embodiment, an n + buried
なお、以上の説明では、高耐圧ダイオードを例にとり本実施の形態5に係る発明について説明したが、本実施の形態5に係る発明は、高耐圧ダイオードに限らず、nチャネル高耐圧MOSFET、pチャネル高耐圧MOSFET、nチャネルIGBT、又はpチャネルIGBTにも適用することが可能である。 In the above description, the invention according to the fifth embodiment has been described by taking a high voltage diode as an example. However, the invention according to the fifth embodiment is not limited to the high voltage diode, but an n-channel high voltage MOSFET, p The present invention can also be applied to a channel high voltage MOSFET, n channel IGBT, or p channel IGBT.
また、本実施の形態5に係る発明は、上記実施の形態1〜3に係る発明と組み合わせて適用することも可能である。例えば上記実施の形態1に係る発明と組み合わせる場合は、図1に示したn+埋め込み層20又は図6に示したn埋め込み層21と、図24に示したn埋め込み層26とが、n型不純物領域121の底面において互いに接続されることとなる。
The invention according to the fifth embodiment can also be applied in combination with the inventions according to the first to third embodiments. For example, when combined with the invention according to the first embodiment, the n + buried
実施の形態6.
図33は、従来の半導体装置に関する図70に対応して、本発明の実施の形態6に係る半導体装置に関し、図58に示した構造のうち高耐圧MOS11が形成されている領域の構造を抜き出して示した断面図である。図33では、説明の都合上、ドレイン領域118とソース領域112との形成箇所の関係が、図58に示した関係とは逆になっている。
FIG. 33 corresponds to FIG. 70 relating to the conventional semiconductor device, and relates to the semiconductor device according to the sixth embodiment of the present invention, in which the structure of the region where high
p-基板200の上面内には、n型不純物領域117とn型不純物領域121とが互いに離間して形成されており、分割リサーフ構造を形成している。n型不純物領域117の上面内には、高耐圧MOS11のドレイン電極119に接するように、n+型ドレイン領域118が形成されている。n型不純物領域121の上面内には、CMOS12を構成するpMOSFETのソース電極(以下「VB電極」と称す)128に接するように、n+型不純物領域127が形成されている。図1に示したように、VB電極128はVB端子に接続されている。
In the upper surface of the p − substrate 200, an n-
n型不純物領域(以下「n埋め込み層」と称す)29が、n型不純物領域121の底面に接してp-基板200内に形成されている。一例として、n埋め込み層29の不純物濃度のピーク値は、1015cm-3のオーダーである。図33において、n埋め込み層29の幅をL4とし、n型不純物領域121の左側面からn型不純物領域117の左側面までの寸法をL5とすると、L4<L5の条件を満たすように、n埋め込み層29の幅が設定される。その結果、n埋め込み層29はn型不純物領域117に接触しない。但し、幅L4が大きくなってn埋め込み層29がn型不純物領域117に近付くにつれて、VB電極128とドレイン電極119との間の耐圧(分割nウェル間耐圧)が低くなる。従って、設計仕様で定められる所望のVB−ドレイン間耐圧(本実施の形態6では一例として15V程度以上とする)を確保できるように、n埋め込み層29とn型不純物領域117との間隔を決定する必要がある。
An n-type impurity region (hereinafter referred to as “n buried layer”) 29 is formed in p − substrate 200 in contact with the bottom surface of n-
図33に示した構造に関して、VB電極128とドレイン電極119との間に15V程度の電圧を印加し、ゲート電極116aに繋がる電極116aaとソース電極114とを短絡して、VB電極128とソース電極114との間(VB−ソース間)に高電圧を印加した時の電界の主なピークは、p-基板200におけるピークE2と、n型不純物領域121の右下端部箇所でのピークE1と、n型不純物領域117の右下端部箇所でのピークE3と、n埋め込み層29の右下端部箇所でのピークE5となる。
33, a voltage of about 15 V is applied between the
図34は、図33に示した幅L4と寸法L5との関係(L4−L5)を横軸にとって、L4−L5とVB−ソース間耐圧との相関を示したグラフである。図34に示したグラフによると、L4−L5の値をゼロより小さくすることで、つまりL4<L5とすることで、従来の半導体装置よりもVB−ソース間耐圧が高まることが分かる。また、L4−L5の値が大きくなるに従ってVB−ソース間耐圧も上昇することが分かる。但し、L4−L5の値が大きくなりすぎると、15V程度の低いVB電位を印加した場合でも、n型不純物領域121から拡がる空乏層とn型不純物領域117から拡がる空乏層とが互いに繋がってしまい、VB−ドレイン間耐圧が15V程度に満たなくなる。そのため、その範囲(図34に示した破線よりも右側の範囲)でのデータはプロットしていない。
FIG. 34 is a graph showing the correlation between L4-L5 and VB-source breakdown voltage with the horizontal axis representing the relationship between width L4 and dimension L5 shown in FIG. 33 (L4-L5). According to the graph shown in FIG. 34, it can be seen that by reducing the value of L4-L5 from zero, that is, by setting L4 <L5, the breakdown voltage between the VB and the source is higher than that of the conventional semiconductor device. It can also be seen that the VB-source breakdown voltage increases as the value of L4-L5 increases. However, if the value of L4-L5 is too large, even when a low VB potential of about 15 V is applied, the depletion layer extending from the n-
図35の(A)には、L4<L5の条件下、かつVB−ドレイン間耐圧が15V程度以上の条件下での、本実施の形態6に係る高耐圧MOS部の簡易な構造を示している。また、図35の(B)には、図35の(A)中に矢印で示した箇所に関して、n型不純物領域121の上面からp-基板200の深さ方向に向かっての不純物濃度プロファイルを示している。
FIG. 35A shows a simple structure of the high breakdown voltage MOS section according to the sixth embodiment under the condition of L4 <L5 and the breakdown voltage between VB and drain is about 15V or more. Yes. FIG. 35B shows an impurity concentration profile from the upper surface of the n-
図36は、図35の(A)に示した構造に関して、VB電極128とドレイン電極119との間に15V程度の電圧を印加し、ゲート電極116aに繋がる電極116aaとソース電極114とを短絡して、VB電極128とソース電極114との間に高電圧を印加した時の電界を示すグラフである。図36には、p-基板200の上面における電界(Si表面)と、n型不純物領域121,117とp-基板200との界面における電界(n/p-基板接合深さ)と、n埋め込み層29とp-基板200との界面における電界(n埋め込み/p-基板接合深さ)とを示している。図36と図71とを参照すると、図35の(A)に示した構造では、従来の半導体装置と比較して、ピークE1,E2が大幅に低くなり、ピークE3がわずかに低くなっていることが分かる。また、図36に示したグラフから明らかなように、ピークE5での電界値は、ピークE3での電界値にほぼ等しい。図36におけるピークE3,E5での電界値は、図71におけるピークE2での電界値よりも低い。
36, in the structure shown in FIG. 35A, a voltage of about 15 V is applied between the
図37は、図35の(A)に示した構造に関して、VB電極128とソース電極114との間に高電圧を印加した時の電位分布(等電位線)及び電流分布を示す図である。図37と図72とを比較すると、図35の(A)に示した構造では、n埋め込み層29が追加して形成されていることに起因して、従来の半導体装置に比べてピークE1部分での等電位線の曲率が大幅に小さくなっていることが分かる。その結果、ピークE1部分において互いに隣接する等電位線同士の間隔が拡がり、ピークE1部分での電界値が小さくなる。また、ピークE1部分での等電位線の曲率が小さくなることにより、ピークE2部分において互いに隣接する等電位線同士の間隔が拡がり、その結果、ピークE2部分での電界値が小さくなる。さらに、ピークE2部分で等電位線同士の間隔が拡がることにより、ピークE3部分での等電位線の曲率も小さくなる。そのため、ピークE3部分においても互いに隣接する等電位線同士の間隔が拡がり、ピークE3部分での電界値も小さくなる。
FIG. 37 is a diagram showing a potential distribution (equipotential line) and a current distribution when a high voltage is applied between the
このように本実施の形態6に係る半導体装置によれば、図36に示したピークE3,E5における電界値が、図71に示したピークE2,E3における電界値よりも小さくなる。その結果、臨界電界強度に至るVB−ソース間電圧を、従来の半導体装置よりも高めることができ、半導体装置の高耐圧化を図ることができる。 As described above, according to the semiconductor device of the sixth embodiment, the electric field values at the peaks E3 and E5 shown in FIG. 36 are smaller than the electric field values at the peaks E2 and E3 shown in FIG. As a result, the VB-source voltage that reaches the critical electric field strength can be increased as compared with the conventional semiconductor device, and the breakdown voltage of the semiconductor device can be increased.
なお、以上の説明では、nチャネル高耐圧MOSFETを例にとり本実施の形態6に係る発明について説明したが、本実施の形態6に係る発明は、nチャネル高耐圧MOSFETに限らず、pチャネル高耐圧MOSFET、nチャネルIGBT、又はpチャネルIGBTにも適用することが可能である。 In the above description, the invention according to the sixth embodiment has been described by taking the n-channel high breakdown voltage MOSFET as an example. However, the invention according to the sixth embodiment is not limited to the n-channel high breakdown voltage MOSFET, but the p-channel high breakdown voltage MOSFET. The present invention can also be applied to a withstand voltage MOSFET, an n-channel IGBT, or a p-channel IGBT.
また、本実施の形態6に係る発明は、上記実施の形態1〜3に係る発明と組み合わせて適用することも可能である。例えば上記実施の形態1に係る発明と組み合わせる場合は、図1に示したn+埋め込み層20又は図6に示したn埋め込み層21と、図33に示したn埋め込み層29とが、n型不純物領域121の底面において互いに接続されることとなる。
Further, the invention according to the sixth embodiment can be applied in combination with the inventions according to the first to third embodiments. For example, when combined with the invention according to the first embodiment, the n + buried
実施の形態7.
図38は、図33に対応して、本発明の実施の形態7に係る半導体装置の構造を示す断面図である。図33に示した構造を基礎として、n埋め込み層29よりも不純物濃度が高いn+型不純物領域(以下「n+埋め込み層」と称す)30が、n埋め込み層29内に形成されている。一例として、n+埋め込み層30の不純物濃度のピーク値は、1018cm-3のオーダーである。n+埋め込み層30の幅L6は、n埋め込み層29の幅L4及びn型不純物領域121の幅L7よりも小さい。つまり、n+埋め込み層30は、n埋め込み層29の側面(図38における右側面)及びn型不純物領域121の側面(図38における右側面)よりもn型不純物領域117側に突出しないように形成されている。
FIG. 38 is a cross-sectional view corresponding to FIG. 33, showing the structure of the semiconductor device according to the seventh embodiment of the present invention. Based on the structure shown in FIG. 33, an n + -type impurity region (hereinafter referred to as “n + buried layer”) 30 having an impurity concentration higher than that of the n buried
図39は、図38に示したn+埋め込み層30の幅L6とn埋め込み層29の幅L4との関係(L6−L4)を横軸にとって、L6−L4と耐圧との相関を示したグラフである。図39に示したグラフによると、L6<L4の場合には高い耐圧が確保されているが、L6が大きくなってL6−L4の値が大きくなるにつれて、耐圧が急激に低下することが分かる。
FIG. 39 is a graph showing the correlation between L6-L4 and breakdown voltage with the horizontal axis representing the relationship (L6-L4) between the width L6 of the n + buried
図40の(A)には、L6<L4の条件下での、本実施の形態7に係る高耐圧MOS部の簡易な構造を示している。また、図40の(B)には、図40の(A)中に矢印で示した箇所に関して、n型不純物領域121の上面からp-基板200の深さ方向に向かっての不純物濃度プロファイルを示している。図40の(B)と図35の(B)とを比較すると、本実施の形態7に係る半導体装置では、n+埋め込み層30を形成したことにより、上記実施の形態6に係る半導体装置に比べて不純物濃度が高くなっていることが分かる。
FIG. 40A shows a simple structure of the high voltage MOS part according to the seventh embodiment under the condition of L6 <L4. 40B shows an impurity concentration profile from the upper surface of the n-
図41は、図40の(A)に示した構造に関して、VB電極128とドレイン電極119との間に15V程度の電圧を印加し、ゲート電極116aに繋がる電極116aaとソース電極114とを短絡して、VB電極128とソース電極114との間に高電圧を印加した時の電界を示すグラフである。図41には、図36と同様に、Si表面での電界と、n/p-基板接合深さでの電界と、n埋め込み/p-基板接合深さでの電界とを示している。図41と図36とを比較すると分かるように、本実施の形態7に係る半導体装置における電界の特性は、上記実施の形態6に係る半導体装置における電界の特性とほぼ同様である。つまり、上記実施の形態6に係る半導体装置と同様に、本実施の形態7に係る半導体装置によっても、図41に示したピークE3,E5における電界値が、図71に示したピークE2,E3における電界値よりも小さくなる。その結果、臨界電界強度に至るVB−ソース間電圧を、従来の半導体装置よりも高めることができ、半導体装置の高耐圧化を図ることができる。
41, in the structure shown in FIG. 40A, a voltage of about 15 V is applied between the
図42は、図40の(A)に示した構造に関して、VB電極128とソース電極114との間に高電圧を印加した時の電位分布(等電位線)及び電流分布を示す図である。図42と図72とを比較すると、図40の(A)に示した構造では、n埋め込み層29が追加して形成されていることに起因して、従来の半導体装置に比べてピークE1部分での等電位線の曲率が大幅に小さくなっていることが分かる。その結果、ピークE1部分において互いに隣接する等電位線同士の間隔が拡がり、ピークE1部分での電界値が小さくなる。また、ピークE1部分での等電位線の曲率が小さくなることにより、ピークE2部分において互いに隣接する等電位線同士の間隔が拡がり、その結果、ピークE2部分での電界値が小さくなる。さらに、ピークE2部分で等電位線同士の間隔が拡がることにより、ピークE3部分での等電位線の曲率も小さくなる。そのため、ピークE3部分においても互いに隣接する等電位線同士の間隔が拡がり、ピークE3部分での電界値も小さくなる。
FIG. 42 is a diagram showing a potential distribution (equipotential line) and a current distribution when a high voltage is applied between the
このように本実施の形態7に係る半導体装置によれば、L6<L4の条件を満たすように、n埋め込み層29の内部にn+埋め込み層30が形成されている。従って、p-基板200と、n型不純物領域121、n+埋め込み層30、及びn埋め込み層29との間に逆バイアスの電圧が印加された場合、n型不純物領域121内に拡がる空乏層と、n埋め込み層29内に拡がる空乏層とが、n埋め込み層29の曲面部において互いに繋がる。しかも、n埋め込み層29内に拡がる空乏層の幅は、L6=L4とした場合にn+埋め込み層30内に拡がる空乏層の幅よりも広い。その結果、L6=L4とした場合よりも電界を効果的に緩和できるため、接合耐圧を高めることができる。
As described above, in the semiconductor device according to the seventh embodiment, the n + buried
また、本実施の形態7に係る半導体装置では、n埋め込み層29内にn+埋め込み層30が形成されている。そのため、n+埋め込み層30が形成されていない上記実施の形態6に係る半導体装置と比較すると、p-基板200と、n型不純物領域121、n埋め込み層29、及びn+埋め込み層30と、pウェル131とから成るpnp構造に起因する寄生pnpバイポーラトランジスタのベース抵抗が低減される。従って、回生期間に高圧側浮遊オフセット電圧VSの負変動が生じた場合であっても、寄生pnpバイポーラトランジスタの動作が抑制される。その結果、p-基板200と、n型不純物領域121、n埋め込み層29、及びn+埋め込み層30と、pウェル131と、n+型ソース領域133とから成るpnpn構造に起因する寄生サイリスタの動作開始電圧の絶対値を、上記実施の形態6に係る半導体装置よりも高めることができ、ひいてはCMOS12のラッチアップ破壊耐量を高めることもできる。
In the semiconductor device according to the seventh embodiment, the n + buried
なお、以上の説明では、nチャネル高耐圧MOSFETを例にとり本実施の形態7に係る発明について説明したが、本実施の形態7に係る発明は、nチャネル高耐圧MOSFETに限らず、pチャネル高耐圧MOSFET、nチャネルIGBT、又はpチャネルIGBTにも適用することが可能である。 In the above description, the invention according to the seventh embodiment has been described by taking the n-channel high voltage MOSFET as an example. However, the invention according to the seventh embodiment is not limited to the n-channel high voltage MOSFET, and the p-channel high voltage MOSFET. The present invention can also be applied to a withstand voltage MOSFET, an n-channel IGBT, or a p-channel IGBT.
また、本実施の形態7に係る発明は、上記実施の形態1〜3に係る発明と組み合わせて適用することも可能である。例えば上記実施の形態1に係る発明と組み合わせる場合は、図1に示したn+埋め込み層20又は図6に示したn埋め込み層21と、図38に示したn埋め込み層29とが、n型不純物領域121の底面において互いに接続されることとなる。
The invention according to the seventh embodiment can be applied in combination with the inventions according to the first to third embodiments. For example, when combined with the invention according to the first embodiment, the n + buried
実施の形態8.
上記実施の形態1〜3に係る発明は、パワーデバイス駆動装置の低圧側駆動部に適用することも可能である。
The invention according to the first to third embodiments can also be applied to the low-voltage side drive unit of the power device drive apparatus.
図43は、本発明の実施の形態8に係る低圧側駆動部102の構造を示す断面図である。図43では、上記実施の形態3に係る発明を低圧側駆動部102に適用した例を示している。pMOSFETのp+型ドレイン領域122及びnMOSFETのn+型ドレイン領域137は、LO端子に接続されている。pMOSFETのp+型ソース領域126は、VCC端子に接続されている。nMOSFETのn+型ソース領域133は、COM端子に接続されている。n+埋め込み層23は、n型不純物領域121の底面に接してp-基板200内に形成されている。また、n埋め込み層24は、n型不純物領域121の底面に接しつつn+埋め込み層23の周囲を覆って、p-基板200内に形成されている。
FIG. 43 is a cross-sectional view showing a structure of low-voltage
低圧側駆動部102には、p+型ドレイン領域122、n型不純物領域121、pウェル131、及びn+型ソース領域133から成るpnpn構造に起因する寄生サイリスタが存在している。従って、LO端子にVCC電圧よりも高いサージ電圧が印加されると、LO端子に接続されているp+型ドレイン領域122からn型不純物領域121へホールが流れ込む。そして、そのホール電流がpウェル131内に流れ込むことによって、n型不純物領域121と、pウェル131と、n+型ソース領域133とから成る寄生npnバイポーラトランジスタ、及び、p+型ドレイン領域122と、n型不純物領域121と、pウェル131とから成る寄生pnpバイポーラトランジスタが動作し、上記の寄生サイリスタがラッチアップに至る場合がある。
The low-voltage
ところが、本実施の形態8に係る半導体装置によると、n型不純物領域121の底面に接してn+埋め込み層23及びn埋め込み層24が形成されているため、上記の寄生pnpバイポーラトランジスタのベース抵抗が低減される。従って、LO端子にVCC電圧よりも高いサージ電圧が印加された場合であっても、上記の寄生pnpバイポーラトランジスタの動作が抑制され、その結果、上記の寄生サイリスタのラッチアップを抑制することができる。
However, in the semiconductor device according to the eighth embodiment, since the n + buried
また、上記実施の形態3に係る発明を低圧側駆動部102に適用した構造(図43)によれば、上記実施の形態3で説明した理由と同様の理由により、上記実施の形態1に係る発明を低圧側駆動部102に適用した構造と比較して、接合耐圧を高めることができる。
Further, according to the structure (FIG. 43) in which the invention according to the third embodiment is applied to the low-pressure
実施の形態9.
図44には、図2の(A)に対応させて、本発明の実施の形態9に係る半導体装置におけるCMOS部の簡易な構造を示す断面図である。本実施の形態9に係る半導体装置では、上記実施の形態1に係る半導体装置におけるn+埋め込み層20の代わりに、n+埋め込み層20よりも高濃度のn+型不純物領域(以下「n+埋め込み層」と称す)31が形成されている。一例として、n+埋め込み層31の不純物濃度のピーク値は、1018cm-3のオーダーである。
FIG. 44 is a cross-sectional view showing a simple structure of the CMOS portion in the semiconductor device according to the ninth embodiment of the present invention, corresponding to FIG. In the semiconductor device according to the ninth embodiment, instead of the n + buried
n+埋め込み層31は、pウェル131の上面内に形成されているn+型ソース領域133の下方を完全に覆いつつ、n型不純物領域121の底面に接してp-基板200内に形成されている。図44に示した例では、n+埋め込み層31の幅をXとし、pウェル131の幅をYとすると、X>Yの関係が成り立っている。
The n + buried
図60では従来の半導体装置に関してCMOS部の簡易な構造を示したが、図60に示したn型不純物領域121の下にn+埋め込み層31を追加形成したものが、本実施の形態9に係る半導体装置の構造に相当する。図45は、n+埋め込み層31が追加形成された図60の構造に関して、VS電極にVS負電圧を印加した場合の、図44に示した幅Xと幅Yとの関係(X−Y)と、寄生pnpnサイリスタの動作開始電圧との相関を示したグラフである。この寄生pnpnサイリスタは、p-基板200と、n型不純物領域121及びn+埋め込み層31と、pウェル131と、n+型ソース領域133とから成るpnpn構造に起因する寄生サイリスタである。図45に示したグラフの横軸はX−Yの値であり、縦軸は、寄生pnpnサイリスタが動作を開始した時のVS負電圧の値を−1倍した値(つまりVS負電圧の絶対値)である。
In FIG. 60, a simple structure of the CMOS portion is shown with respect to the conventional semiconductor device, but an embodiment in which an n + buried
図45に示したグラフによると、X−Yの値が大きくなるほど、寄生pnpnサイリスタが動作を開始するVS負電圧の絶対値も大きくなることが分かる。つまり、n+埋め込み層31の幅Xが大きくなるほど、高圧側浮遊オフセット電圧VSの負変動に対するCMOS12のラッチアップ耐量が向上することが分かる。
According to the graph shown in FIG. 45, it can be seen that the absolute value of the VS negative voltage at which the parasitic pnpn thyristor starts operating increases as the value of XY increases. In other words, it can be seen that the larger the width X of the n + buried
図46は、n+埋め込み層31が追加形成された図60の構造に関して、VS電極にVS負電圧を印加した場合に、bulk電極、pMOSソース電極、及びnMOSソース電極の各電極を流れる電流の値を示したグラフである。図46によると、VS負電圧が−150V程度の時に、nMOSソース電極を流れる電流は、pMOSソース電極を流れる電流と同程度となっている。
FIG. 46 shows the structure of FIG. 60 in which the n + buried
図47は、図46に示したVS負電圧が−140Vの時の電流分布を示した図である。図47によると、VS負電圧が−140Vの時にはnMOSソース電極に電流は流れておらず、上記の寄生pnpnサイリスタは動作していないことが分かる。 FIG. 47 is a diagram showing a current distribution when the VS negative voltage shown in FIG. 46 is −140V. FIG. 47 shows that when the VS negative voltage is −140 V, no current flows through the nMOS source electrode, and the parasitic pnpn thyristor is not operating.
図48は、図46に示したVS負電圧が−150Vの時の電流分布を示した図である。図48によると、VS負電圧が−150Vの時にはnMOSソース電極に電流が流れており、上記の寄生pnpnサイリスタが動作していることが分かる。 FIG. 48 is a diagram showing a current distribution when the VS negative voltage shown in FIG. 46 is −150V. According to FIG. 48, it can be seen that when the VS negative voltage is −150 V, a current flows through the nMOS source electrode, and the parasitic pnpn thyristor operates.
上記の通り、n+埋め込み層31の幅Xが大きくなるほど、高圧側浮遊オフセット電圧VSの負変動に対するCMOS12のラッチアップ耐量が向上する。しかし、幅Xを大きくしすぎると、ウェハ表面にnMOS等の能動素子を形成できない領域(無効領域)が増加し、結果としてチップサイズが大きくなってコストの上昇を招く。
As described above, as the width X of the n + buried
図49に示した例では、n+埋め込み層31の幅Xが大きく、n+埋め込み層31はpウェル131の右側面よりも大きく右側に突出している。その結果、無効領域が増加し、チップサイズは大きくなる。
In the example shown in FIG. 49, large width X of the n + buried
一方、図50に示した例では、n+埋め込み層31の幅Xが比較的小さく、n+埋め込み層31は、pウェル131の下方にのみ形成され、pウェル131の右側面を越えて右側には形成されていない。この場合、図49に示した構造よりも無効領域が減少するため、チップサイズも小さくなる。しかも、pウェル131の下方にn+埋め込み層31が形成されているということは、pウェル131内に形成されるn+型ソース領域133の下方はn+埋め込み層31によって確実に覆われているため、ラッチアップ耐量の向上という効果は維持されている。
Meanwhile, in the example shown in FIG. 50, n + width X of the buried
図51には、図44に示した構造との比較のために、図44に示したn+埋め込み層31の代わりにn+埋め込み層32を形成した構造を示している。n+埋め込み層32は、n型不純物領域121の底面に接するように形成されているが、nMOSFETのn+型ソース領域133の下方を覆っておらず、pMOSFETのp+型ソース領域126やゲート領域の下方を覆っている。
For comparison with the structure shown in FIG. 44, FIG. 51 shows a structure in which an n + buried
図52は、n+埋め込み層32が追加形成された図60の構造に関して、VS電極にVS負電圧を印加した場合に、bulk電極、pMOSソース電極、及びnMOSソース電極の各電極を流れる電流の値を示したグラフである。図52によると、VS負電圧が−40V程度の時に、nMOSソース電極を流れる電流は、pMOSソース電極を流れる電流と同程度となっている。
FIG. 52 shows the current flowing through each of the bulk electrode, the pMOS source electrode, and the nMOS source electrode when a VS negative voltage is applied to the VS electrode in the structure of FIG. 60 in which the n + buried
図53は、図52に示したVS負電圧が−17Vの時の電流分布を示した図である。図53によると、VS負電圧が−17Vの時にはnMOSソース電極に電流は流れておらず、上記の寄生pnpnサイリスタは動作していないことが分かる。 FIG. 53 is a diagram showing a current distribution when the VS negative voltage shown in FIG. 52 is −17V. According to FIG. 53, it can be seen that when the VS negative voltage is -17V, no current flows through the nMOS source electrode, and the parasitic pnpn thyristor does not operate.
図54は、図52に示したVS負電圧が−40Vの時の電流分布を示した図である。図54によると、VS負電圧が−40Vの時にはnMOSソース電極に電流が流れており、上記の寄生pnpnサイリスタが動作していることが分かる。 FIG. 54 is a diagram showing a current distribution when the VS negative voltage shown in FIG. 52 is −40V. According to FIG. 54, it can be seen that when the VS negative voltage is −40 V, a current flows through the nMOS source electrode, and the parasitic pnpn thyristor operates.
図52〜54の結果を考察すると、n+埋め込み層32を追加形成した場合であっても、n+埋め込み層32が形成されていない従来の半導体装置(図61参照)と同程度のラッチアップ耐量しか得られず、n+埋め込み層32を追加形成は有効ではないことがいえる。
Considering the results of FIG. 52 to 54, n + buried
つまり、pMOSFETのp+型ソース領域126やゲート領域の下方をn+埋め込み層32によって覆うのではなく、pウェル131の上面内に形成されているn+型ソース領域133の下方をn+埋め込み層31によって覆うのが効果的であり、これにより、高圧側浮遊オフセット電圧VSの負変動に対するCMOS12のラッチアップ耐量の向上を図ることができる。
That is, the p +
31 n+埋め込み層、51 IGBT、121 n型不純物領域、126 p+型ソース領域、131 pウェル、133 n+型ソース領域。 31 n + buried layer, 51 IGBT, 121 n type impurity region, 126 p + type source region, 131 p well, 133 n + type source region.
Claims (2)
前記第1電極に接続された第1の端子と、
容量性素子を介して前記第1電極に接続された第2の端子と、
第1導電型の半導体基板と、
前記半導体基板の主面内に形成された、第2導電型の第1の不純物領域と、
前記第1の不純物領域の主面内に形成された、前記第1導電型の第2の不純物領域と、
前記第2の不純物領域の主面内に形成され、前記第1の端子に接続された、前記第2導電型のソース・ドレイン領域を有する、第1のトランジスタと、
前記第1の不純物領域の前記主面内に形成され、前記第2の端子に接続された、前記第1導電型のソース・ドレイン領域を有する、第2のトランジスタと、
前記第2のトランジスタの下方には形成されず、前記第1のトランジスタの前記ソース・ドレイン領域の下方を覆いつつ、前記第1の不純物領域の底面に接して前記半導体基板内に形成され、前記第1の不純物領域が有する第1の不純物濃度よりも高い第2の不純物濃度を有する、前記第2導電型の第3の不純物領域と
を備える、半導体装置。 A semiconductor device for driving a switching device having a first electrode, a second electrode, and a control electrode,
A first terminal connected to the first electrode;
A second terminal connected to the first electrode via a capacitive element;
A first conductivity type semiconductor substrate;
A first impurity region of a second conductivity type formed in the main surface of the semiconductor substrate;
A second impurity region of the first conductivity type formed in a main surface of the first impurity region;
A first transistor having a source / drain region of the second conductivity type formed in a main surface of the second impurity region and connected to the first terminal;
A second transistor formed in the main surface of the first impurity region and connected to the second terminal and having a source / drain region of the first conductivity type;
Formed in the semiconductor substrate in contact with the bottom surface of the first impurity region while covering the lower portion of the source / drain region of the first transistor , not formed under the second transistor , And a third impurity region of the second conductivity type having a second impurity concentration higher than the first impurity concentration of the first impurity region.
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