JP5191515B2 - Semiconductor device - Google Patents

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明は、半導体装置に関し、特に、インバータ等のパワーデバイスを駆動するパワーデバイス駆動装置に関する。   The present invention relates to a semiconductor device, and more particularly to a power device driving apparatus that drives a power device such as an inverter.

図５５は、パワーデバイス及びパワーデバイス駆動装置の概略構成を示すブロック図である。また、図５６は、図５５に示した高圧側駆動部１０１の主要部の構成を示す回路図であり、図５７は、高圧側駆動部１０１の概略レイアウトを示す上面図である。   FIG. 55 is a block diagram illustrating a schematic configuration of a power device and a power device driving apparatus. 56 is a circuit diagram showing a configuration of a main part of the high-voltage side drive unit 101 shown in FIG. 55, and FIG. 57 is a top view showing a schematic layout of the high-voltage side drive unit 101.

図５８及び図５９は、高圧側駆動部１０１の従来の構造を示す断面図であり、それぞれ図５７に示したラインＢ−Ｂ，Ａ−Ａに沿った位置に関する断面図に相当する。   58 and 59 are cross-sectional views showing a conventional structure of the high-voltage side drive unit 101, and correspond to cross-sectional views relating to positions along lines BB and AA shown in FIG. 57, respectively.

なお、ブートストラップダイオードを備える高耐圧ＩＣに関する技術が、例えば下記特許文献１に開示されており、ラッチアップ耐量が改善された高耐圧半導体装置に関する技術が、例えば下記特許文献２に開示されており、リサーフ構造が採用された高耐圧半導体装置に関する技術が、例えば下記特許文献３に開示されており、分割リサーフ構造が採用された高耐圧半導体装置に関する技術が、例えば下記特許文献４に開示されており、寄生サイリスタに起因するラッチアップの発生が抑制されたＣＭＯＳ半導体装置に関する技術が、例えば下記特許文献５に開示されている。   A technique related to a high voltage IC including a bootstrap diode is disclosed in, for example, Patent Document 1 below, and a technique related to a high voltage semiconductor device having improved latch-up resistance is disclosed in, for example, Patent Document 2 below. A technique relating to a high voltage semiconductor device employing a RESURF structure is disclosed in, for example, Patent Document 3 below, and a technique relating to a high voltage semiconductor device employing a split RESURF structure is disclosed in, for example, Patent Document 4 listed below. A technique related to a CMOS semiconductor device in which the occurrence of latch-up due to a parasitic thyristor is suppressed is disclosed, for example, in Patent Document 5 below.

特開２００２−３２４８４８号公報JP 2002-324848 A 特開平１１−２１４５３０号公報JP-A-11-214530 米国特許第４２９２６４２号明細書U.S. Pat. No. 4,292,642 特開平９−２８３７１６号公報JP-A-9-283716 特開平５−１５２５２３号公報JP-A-5-152523

図５５に示したパワーデバイス及びパワーデバイス駆動装置において、回生期間（即ち、ノードＮ３０に接続された負荷からの逆起電圧によってフリーホイールダイオードＤ２がオンする期間）に、高圧側浮遊オフセット電圧ＶＳが共通接地ＣＯＭよりも低い負電位に変動する可能性がある。この高圧側浮遊オフセット電圧ＶＳの負変動は、コンデンサＣ１を介して高圧側浮遊供給絶対電圧ＶＢに伝達され、高圧側浮遊供給絶対電圧ＶＢの電位も負変動してしまう。   In the power device and the power device driving apparatus shown in FIG. 55, during the regeneration period (that is, the period during which the freewheel diode D2 is turned on by the back electromotive voltage from the load connected to the node N30), the high-voltage side floating offset voltage VS is There is a possibility of fluctuation to a negative potential lower than the common ground COM. The negative fluctuation of the high-voltage side floating offset voltage VS is transmitted to the high-voltage side floating supply absolute voltage VB via the capacitor C1, and the potential of the high-voltage side floating supply absolute voltage VB also fluctuates negatively.

高圧側浮遊供給絶対電圧ＶＢが負変動すると、図５８及び図５９において、その負変動はｎ型不純物領域１１７，１２１及びｎ-型不純物領域１１０，１４３に伝達される。その結果、図５８を参照して、通常はいずれも逆バイアスされているはずの、ｐ型ウェル（以下「ｐウェル」と称す）１１１とｎ-型不純物領域１１０との間の寄生ダイオードＰＤ１、ｐ-型シリコン基板（以下「ｐ-基板」と称す）２００とｎ型不純物領域１１７との間の寄生ダイオードＰＤ２、及びｐ-基板２００とｎ型不純物領域１２１との間の寄生ダイオードＰＤ３が、それぞれターンオンしてしまう。また、図５９を参照して、通常はいずれも逆バイアスされているはずの、ｐ+型分離領域（以下「ｐ+分離」と称す）１４４とｎ-型不純物領域１４３との間の寄生ダイオードＰＤ４、ｐ-基板２００とｎ-型不純物領域１４３との間の寄生ダイオードＰＤ５、及びｐ-基板２００とｎ型不純物領域１２１との間の寄生ダイオードＰＤ６が、それぞれターンオンしてしまう。 When the high-voltage side floating supply absolute voltage VB varies negatively, the negative variation is transmitted to the n-type impurity regions 117 and 121 and the n − -type impurity regions 110 and 143 in FIGS. As a result, referring to FIG. 58, parasitic diode PD1 between p-type well (hereinafter referred to as “p-well”) 111 and n − -type impurity region 110, which should normally be reverse-biased, Parasitic diode PD2 between p − type silicon substrate (hereinafter referred to as “p − substrate”) 200 and n type impurity region 117 and parasitic diode PD3 between p − substrate 200 and n type impurity region 121 are Each will turn on. Referring to FIG. 59, a parasitic diode between p + type isolation region (hereinafter referred to as “p + isolation”) 144 and n − type impurity region 143, which should normally be reverse-biased. PD4, the parasitic diode PD5 between the p − substrate 200 and the n − type impurity region 143, and the parasitic diode PD6 between the p − substrate 200 and the n type impurity region 121 are turned on.

図５９を参照して、寄生ダイオードＰＤ４〜ＰＤ６がターンオンすると、ｎ型不純物領域１２１内に電流が流れ込む。高圧側駆動信号出力用のＣＭＯＳ１２は、ｎ型不純物領域１２１、ｐウェル１３１、及びｎ+型ソース領域１３３から成るｎｐｎ構造に起因する寄生バイポーラトランジスタＰＢ（図６０参照）と、ｐ+型ソース領域１２６、ｎ型不純物領域１２１、ｐウェル１３１、及びｎ+型ソース領域１３３から成るｐｎｐｎ構造に起因する寄生サイリスタＰＳ１と、ｐ-基板２００、ｎ型不純物領域１２１、ｐウェル１３１、及びｎ+型ソース領域１３３から成るｐｎｐｎ構造に起因する寄生サイリスタＰＳ２とを有している。従って、寄生ダイオードＰＤ４〜ＰＤ６のターンオンに起因してｎ型不純物領域１２１内に流れ込んだ電流は、寄生バイポーラトランジスタＰＢを動作させたり、寄生サイリスタＰＳ１，ＰＳ２をラッチアップさせるための、トリガ電流として作用する。その結果、寄生バイポーラトランジスタＰＢの動作や寄生サイリスタＰＳ１，ＰＳ２のラッチアップに起因してＣＭＯＳ１２に過大な電流が流れ、場合によっては回路や部品が損傷（以下「ラッチアップ破壊」と称す）してしまうという問題がある。 Referring to FIG. 59, when parasitic diodes PD4 to PD6 are turned on, current flows into n-type impurity region 121. The high-voltage side drive signal output CMOS 12 includes a parasitic bipolar transistor PB (see FIG. 60) resulting from an npn structure including an n-type impurity region 121, a p-well 131, and an n + -type source region 133, and a p + -type source region. 126, a parasitic thyristor PS1 resulting from a pnpn structure including an n-type impurity region 121, a p-well 131, and an n + -type source region 133, a p − substrate 200, an n-type impurity region 121, a p-well 131, and an n + -type And a parasitic thyristor PS2 caused by a pnpn structure including the source region 133. Therefore, the current flowing into the n-type impurity region 121 due to the turn-on of the parasitic diodes PD4 to PD6 acts as a trigger current for operating the parasitic bipolar transistor PB and latching up the parasitic thyristors PS1 and PS2. To do. As a result, an excessive current flows through the CMOS 12 due to the operation of the parasitic bipolar transistor PB and the latch-up of the parasitic thyristors PS1 and PS2, and in some cases, the circuit and components are damaged (hereinafter referred to as “latch-up breakdown”). There is a problem of end.

図６０は、寄生ダイオードＰＤ６のターンオンに起因して寄生バイポーラトランジスタＰＢ及び寄生サイリスタＰＳ２が動作する様子を解析するために作製した、ＣＭＯＳ部の簡易な構造を示す断面図である。図６０では、説明の都合上、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとの形成箇所の関係が、図５９に示した関係とは逆になっている。図６０に示したＶＳ電極及びｎＭＯＳソース電極（ｎＳ）は、いずれも図５９に示した電極１３４に相当し、図６０に示したＶＢ電極、ｐＭＯＳバックゲート電極（ｐＢＧ）、及びｐＭＯＳソース電極（ｐＳ）は、いずれも図５９に示した電極１２８に相当する。図６１の（Ａ）には、図６０に示した構造を簡略化して示しており、図６１の（Ｂ）には、図６１の（Ａ）に示したｐＭＯＳバックゲート電極の形成箇所に関して、ｎ+型不純物領域１２７の上面からｐ-基板２００の深さ方向に向かっての不純物濃度プロファイルを示している。 FIG. 60 is a cross-sectional view showing a simple structure of the CMOS portion, which is manufactured in order to analyze the behavior of the parasitic bipolar transistor PB and the parasitic thyristor PS2 due to the turn-on of the parasitic diode PD6. In FIG. 60, for convenience of explanation, the relationship between the nMOSFET and the pMOSFET is opposite to the relationship shown in FIG. The VS electrode and the nMOS source electrode (nS) shown in FIG. 60 correspond to the electrode 134 shown in FIG. 59, and the VB electrode, pMOS back gate electrode (pBG), and pMOS source electrode ( pS) corresponds to the electrode 128 shown in FIG. In FIG. 61A, the structure shown in FIG. 60 is simplified, and in FIG. 61B, the formation location of the pMOS back gate electrode shown in FIG. An impurity concentration profile from the upper surface of the n + -type impurity region 127 toward the depth direction of the p − substrate 200 is shown.

図６２は、図６０に示したｂｕｌｋ電極に電圧を印加した場合、即ちＶＳ電極に負電圧（以下「ＶＳ負電圧」と称す）を印加した場合に、ｂｕｌｋ電極、ｐＭＯＳソース電極、及びｎＭＯＳソース電極の各電極を流れる電流の値を示したグラフである。図６２によると、ＶＳ負電圧のマイナス印加の増加とともにｎＭＯＳソース電極を流れる電流が増加し、ＶＳ負電圧が−４０Ｖ程度の時に、ｎＭＯＳソース電極を流れる電流は、ｐＭＯＳソース電極を流れる電流と同程度となっている。   62 shows a case where a bulk electrode, a pMOS source electrode, and an nMOS source are applied when a voltage is applied to the bulk electrode shown in FIG. 60, that is, when a negative voltage (hereinafter referred to as “VS negative voltage”) is applied to the VS electrode. It is the graph which showed the value of the electric current which flows through each electrode of an electrode. According to FIG. 62, the current flowing through the nMOS source electrode increases with the negative application of the VS negative voltage, and the current flowing through the nMOS source electrode is the same as the current flowing through the pMOS source electrode when the VS negative voltage is about −40V. It is about.

図６３は、図６２に示したＶＳ負電圧が−１７Ｖの時の電流分布を示した図である。図６３によると、ＶＳ負電圧が−１７Ｖの時にはｎＭＯＳソース電極に電流は流れておらず、図６０に示した寄生サイリスタＰＳ２は動作していないことが分かる。   FIG. 63 is a diagram showing a current distribution when the VS negative voltage shown in FIG. 62 is −17V. According to FIG. 63, it can be seen that when the VS negative voltage is −17 V, no current flows through the nMOS source electrode, and the parasitic thyristor PS2 shown in FIG. 60 is not operating.

図６４は、図６２に示したＶＳ負電圧が−４３Ｖの時の電流分布を示した図である。図６４によると、ＶＳ負電圧が−４３Ｖの時にはｎＭＯＳソース電極に電流が流れており、図６０に示した寄生サイリスタＰＳ２が動作していることが分かる。   FIG. 64 is a diagram showing a current distribution when the VS negative voltage shown in FIG. 62 is −43V. As can be seen from FIG. 64, when the VS negative voltage is −43 V, a current flows through the nMOS source electrode, and the parasitic thyristor PS2 shown in FIG. 60 is operating.

図６５は、リサーフ構造が採用されている従来の高耐圧半導体装置（上記特許文献３参照）に関して、図５８に示した構造のうち、高耐圧ＭＯＳ１１が形成されている領域の構造を抜き出して示した断面図である。図６５では、説明の都合上、ドレイン領域１１８とソース領域１１２との形成箇所の関係が、図５８に示した関係とは逆になっている。   FIG. 65 shows a structure of a region where the high breakdown voltage MOS 11 is formed in the structure shown in FIG. 58 with respect to a conventional high breakdown voltage semiconductor device (see Patent Document 3 above) employing a RESURF structure. FIG. In FIG. 65, for convenience of explanation, the relationship between the locations where the drain region 118 and the source region 112 are formed is opposite to the relationship shown in FIG.

図６６は、図６５に示した構造に関して、ソース電極１１４と、ゲート電極１１６ａに繋がる電極１１６ａａとを短絡して、ドレイン電極１１９とソース電極１１４との間に高電圧を印加した時の電界を示すグラフである。図６６には、ｎ-型不純物領域１１０の上面における電界（Ｓｉ表面）と、ｎ-型不純物領域１１０とｐ-基板２００との界面における電界（ｎ-／ｐ-基板接合深さ）とを示している。 FIG. 66 shows an electric field when a high voltage is applied between the drain electrode 119 and the source electrode 114 by short-circuiting the source electrode 114 and the electrode 116aa connected to the gate electrode 116a in the structure shown in FIG. It is a graph to show. Figure 66, n - a field (Si surface) in the upper surface of the impurity region 110, n - -type impurity regions 110 and p - and (substrate junction depth n - - / p) at the interface between the substrate 200 field Show.

図６５及び図６６によると、Ｓｉ表面における電界のピークとしては、ドレイン電極１１９の右端下方に対応する箇所でのピークＰ１、電極１１６ａａの左端下方に対応する箇所でのピークＰ２、及びゲート電極１１６ａの左端下方に対応する箇所でのピークＰ３がある。このように、リサーフ構造が採用されている場合には、Ｓｉ表面において複数の電界ピークが発生する。   According to FIGS. 65 and 66, the peak of the electric field on the Si surface includes a peak P1 at a position corresponding to the lower right end of the drain electrode 119, a peak P2 at a position corresponding to the lower left end of the electrode 116aa, and the gate electrode 116a. There is a peak P3 at a location corresponding to the lower left end of the. As described above, when the RESURF structure is employed, a plurality of electric field peaks are generated on the Si surface.

また、図６５及び図６６によると、ｎ-／ｐ-基板接合深さにおける電界のピークとしては、ｎ型不純物領域１１７の右下端部箇所でのピークＰ４がある。ピークＰ４での電界値はピークＰ１〜Ｐ３での各電界値よりも高いため、ドレイン電極１１９とソース電極１１４との間に電圧を印加した場合は、ピークＰ４に対応する箇所で最も早く降伏臨界電界に到達する。従って、リサーフ構造が採用されている場合には、ｎ-／ｐ-基板接合深さにおけるピークＰ４によって半導体装置の耐圧が決定される。 Further, according to FIGS. 65 and 66, the peak of the electric field at the n − / p − substrate junction depth includes a peak P4 at the right lower end portion of the n-type impurity region 117. Since the electric field value at the peak P4 is higher than the electric field values at the peaks P1 to P3, when a voltage is applied between the drain electrode 119 and the source electrode 114, the breakdown criticality is earliest at the position corresponding to the peak P4. Reach the electric field. Therefore, when the RESURF structure is employed, the breakdown voltage of the semiconductor device is determined by the peak P4 at the n − / p − substrate junction depth.

図６７は、図５９に示した構造のうち、高耐圧ダイオード１４が形成されている領域の構造を抜き出して詳細に示した断面図である。図６７では、説明の都合上、アノードとカソードとの形成箇所の関係が、図５９に示した関係とは逆になっている。   FIG. 67 is a cross-sectional view showing in detail the structure of the region where the high voltage diode 14 is formed in the structure shown in FIG. In FIG. 67, for the convenience of explanation, the relationship between the locations where the anode and the cathode are formed is opposite to the relationship shown in FIG.

図６８は、図６７に示した構造に関して、アノード電極１４５とカソード電極１４２との間に高電圧を印加した時の電界を示すグラフである。図６８には、ｎ-型不純物領域１４３の上面における電界（Ｓｉ表面）と、ｎ型不純物領域１２１とｐ-基板２００との界面における電界（ｎ／ｐ-基板接合深さ）とを示している。図６７及び図６８によると、電界のピークは、ｎ型不純物領域１２１の右下端部箇所でのピークＥ０である。 FIG. 68 is a graph showing an electric field when a high voltage is applied between the anode electrode 145 and the cathode electrode 142 in the structure shown in FIG. Figure 68, n - a field (Si surface) in the upper surface of the impurity regions 143, n-type impurity regions 121 and p - represents a - (substrate junction depth n / p) an electric field at the interface between the substrate 200 Yes. According to FIGS. 67 and 68, the peak of the electric field is a peak E0 at the lower right end portion of the n-type impurity region 121.

図６９は、図６７に示した構造に関して、アノード電極１４５とカソード電極１４２との間に高電圧を印加した時の電位分布（等電位線）及び電流分布を示す図である。図６９によると、ピークＥ０に対応する箇所では、等電位線の曲率が大きく、しかも隣接する等電位線同士の間隔が狭くなっていることが分かる。   FIG. 69 is a diagram showing a potential distribution (equipotential line) and a current distribution when a high voltage is applied between the anode electrode 145 and the cathode electrode 142 in the structure shown in FIG. According to FIG. 69, it can be seen that the curvature of the equipotential lines is large at the portion corresponding to the peak E0, and the interval between the adjacent equipotential lines is narrow.

図７０は、分割リサーフ構造（上記特許文献４参照）が採用されている図５８に示した構造のうち、高耐圧ＭＯＳ１１が形成されている領域の構造を抜き出して示した断面図である。図７０では、説明の都合上、ドレイン領域１１８とソース領域１１２との形成箇所の関係が、図５８に示した関係とは逆になっている。６００Ｖ以上の耐圧が要求される高耐圧ＭＯＳに関しては、作製が容易であることから、分割リサーフ構造が採用されることがある。   FIG. 70 is a cross-sectional view showing an extracted structure of a region where the high breakdown voltage MOS 11 is formed in the structure shown in FIG. 58 in which the split resurf structure (see Patent Document 4 above) is adopted. In FIG. 70, for convenience of explanation, the relationship between the locations where the drain region 118 and the source region 112 are formed is opposite to the relationship shown in FIG. For a high breakdown voltage MOS that requires a breakdown voltage of 600 V or higher, a split RESURF structure may be employed because it is easy to manufacture.

図７１は、図７０に示した構造に関して、ｎ+型不純物領域１２７に繋がるＶＢ電極（図５８に示した電極１２８に相当する）とドレイン電極１１９との間に１５Ｖ程度の電圧を印加し、ソース電極１１４と電極１１６ａａとを短絡して、ＶＢ電極とソース電極１１４との間に高電圧を印加した時の電界を示すグラフである。図７１には、ｐ-基板２００の上面における電界（Ｓｉ表面）と、ｎ型不純物領域１２１，１１７の各底面とｐ-基板２００との界面における電界（ｎ／ｐ-基板接合深さ）とを示している。 71 applies a voltage of about 15 V between the VB electrode (corresponding to the electrode 128 shown in FIG. 58) connected to the n + -type impurity region 127 and the drain electrode 119 in the structure shown in FIG. It is a graph which shows an electric field when the source electrode 114 and the electrode 116aa are short-circuited and a high voltage is applied between the VB electrode and the source electrode 114. Figure 71, p - a field (Si surface) in the upper surface of the substrate 200, the bottom surface and the p of the n-type impurity regions 121,117 - an electric field at the interface between the substrate 200 (n / p - substrate junction depth) and Is shown.

図７０及び図７１によると、Ｓｉ表面における電界のピークは、分割リサーフ部におけるｐ-基板２００のほぼ中央箇所のピークＥ２である。また、ｎ／ｐ-基板接合深さにおける電界のピークとしては、ｎ型不純物領域１２１の右下端部箇所でのピークＥ１と、ｎ型不純物領域１１７の右下端部箇所でのピークＥ３とがある。 According to FIG. 70 and FIG. 71, the peak of the electric field on the Si surface is a peak E2 at a substantially central portion of the p − substrate 200 in the divided resurf part. In addition, the electric field peak at the n / p − substrate junction depth includes a peak E1 at the right lower end portion of the n-type impurity region 121 and a peak E3 at the right lower end portion of the n-type impurity region 117. .

図７２は、図７０に示した構造に関して、ＶＢ電極とドレイン電極１１９との間に１５Ｖ程度の電圧を印加し、ソース電極１１４と電極１１６ａａとを短絡して、ＶＢ電極とソース電極１１４との間に高電圧を印加した時の電位分布（等電位線）及び電流分布を示す図である。図７２によると、ピークＥ１〜Ｅ３に対応する各箇所では、等電位線の曲率が大きく、しかも隣接する等電位線同士の間隔が狭くなっていることが分かる。   72, in the structure shown in FIG. 70, a voltage of about 15 V is applied between the VB electrode and the drain electrode 119, the source electrode 114 and the electrode 116aa are short-circuited, and the VB electrode and the source electrode 114 are connected. It is a figure which shows potential distribution (equipotential line) and current distribution when a high voltage is applied between them. According to FIG. 72, it can be seen that the curvatures of the equipotential lines are large at the locations corresponding to the peaks E1 to E3, and the interval between the adjacent equipotential lines is narrow.

本発明は上述の点に鑑みて成されたものであり、半導体装置の高耐圧化を図ることを目的とする。   The present invention has been made in view of the above points, and an object thereof is to increase the breakdown voltage of a semiconductor device.

本発明に係る半導体装置は、第１電極、第２電極、及び制御電極を有するスイッチングデバイスを駆動するための半導体装置であって、前記第１電極に接続された第１の端子と、容量性素子を介して前記第１電極に接続された第２の端子と、第１導電型の第１の不純物領域と、前記第１の不純物領域の主面内に形成された、第２導電型の第２の不純物領域と、前記第２の不純物領域の主面内に形成され、前記第１の端子に接続された、前記第１導電型のソース・ドレイン領域を有する、第１のトランジスタと、前記第１の不純物領域の前記主面内に形成され、前記第２の端子に接続された、前記第２導電型のソース・ドレイン領域を有する、第２のトランジスタと、前記第１の不純物領域の底面に接して形成された、前記第１導電型の第３の不純物領域とを備え、前記第３の不純物領域は、前記第１の不純物領域の前記底面に接して形成され、前記第１の不純物領域が有する第１の不純物濃度よりも高い第２の不純物濃度を有する、前記第１導電型の高濃度不純物領域と、前記第１の不純物領域の前記底面に接し、前記高濃度不純物領域の周囲を覆って形成され、前記第２の不純物濃度よりも低い第３の不純物濃度を有する、前記第１導電型の低濃度不純物領域とを有する。

   A semiconductor device according to the present invention is a semiconductor device for driving a switching device having a first electrode, a second electrode, and a control electrode, and has a first terminal connected to the first electrode, and a capacitive device. A second terminal connected to the first electrode via an element; a first impurity region of a first conductivity type; and a second conductivity type formed in a main surface of the first impurity region. A first transistor having a second impurity region and a source / drain region of the first conductivity type formed in a main surface of the second impurity region and connected to the first terminal; A second transistor formed in the main surface of the first impurity region and connected to the second terminal and having a source / drain region of the second conductivity type; and the first impurity region The third of the first conductivity type formed in contact with the bottom surface of the first conductivity type And a net things areaThe third impurity region is formed in contact with the bottom surface of the first impurity region, and has a second impurity concentration higher than the first impurity concentration of the first impurity region. A first conductivity type high-concentration impurity region and a third impurity concentration lower than the second impurity concentration, formed in contact with the bottom surface of the first impurity region and covering the periphery of the high-concentration impurity region; A low-concentration impurity region of the first conductivity type..

本発明によれば、半導体装置の高耐圧化を図ることができる。   According to the present invention, the breakdown voltage of a semiconductor device can be increased.

本発明の実施の形態１に係る半導体装置に関して、高圧側駆動部の構造を示す断面図である。1 is a cross-sectional view showing a structure of a high-voltage side drive unit in the semiconductor device according to Embodiment 1 of the present invention. 本発明の実施の形態１に係る半導体装置に関して、ＣＭＯＳ部の構造及び不純物濃度プロファイルを示す図である。2 is a diagram showing a structure of a CMOS portion and an impurity concentration profile in the semiconductor device according to the first embodiment of the present invention. FIG. 本発明の実施の形態１に係る半導体装置に関して、ＶＳ負電圧を印加した場合に流れる電流の値を示すグラフである。5 is a graph showing the value of current flowing when a VS negative voltage is applied to the semiconductor device according to the first embodiment of the present invention. 本発明の実施の形態１に係る半導体装置に関して、ＶＳ負電圧が−５２Ｖの時の電流分布を示す図である。FIG. 6 is a diagram showing a current distribution when a VS negative voltage is −52 V in the semiconductor device according to the first embodiment of the present invention. 本発明の実施の形態１に係る半導体装置に関して、ＶＳ負電圧が−１０９Ｖの時の電流分布を示す図である。FIG. 10 is a diagram showing a current distribution when the VS negative voltage is −109 V for the semiconductor device according to the first embodiment of the present invention. 本発明の実施の形態１の変形例に係る半導体装置に関して、高圧側駆動部の構造を示す断面図である。FIG. 10 is a cross-sectional view showing a structure of a high-voltage side drive unit in a semiconductor device according to a modification of the first embodiment of the present invention. 本発明の実施の形態１の変形例に係る半導体装置に関して、ＣＭＯＳ部の構造及び不純物濃度プロファイルを示す図である。FIG. 6 is a diagram showing a structure of a CMOS portion and an impurity concentration profile in a semiconductor device according to a modification of the first embodiment of the present invention. 本発明の実施の形態２に係る半導体装置に関して、高圧側駆動部の構造を示す断面図である。FIG. 10 is a cross-sectional view showing a structure of a high-voltage side drive unit in the semiconductor device according to Embodiment 2 of the present invention. 本発明の実施の形態２に係る半導体装置に関して、ＣＭＯＳ部の構造及び不純物濃度プロファイルを示す図である。FIG. 10 is a diagram showing a structure of a CMOS portion and an impurity concentration profile in the semiconductor device according to the second embodiment of the present invention. 本発明の実施の形態２に係る半導体装置に関して、ＶＳ負電圧を印加した場合に流れる電流の値を示すグラフである。It is a graph which shows the value of the electric current which flows when a VS negative voltage is applied regarding the semiconductor device which concerns on Embodiment 2 of this invention. 本発明の実施の形態２に係る半導体装置に関して、ＶＳ負電圧が−２６９Ｖの時の電流分布を示す図である。It is a figure which shows electric current distribution in case the VS negative voltage is -269V regarding the semiconductor device which concerns on Embodiment 2 of this invention. 本発明の実施の形態２に係る半導体装置に関して、ＶＳ負電圧が−７３０Ｖの時の電流分布を示す図である。It is a figure which shows the electric current distribution in case the VS negative voltage is -730V regarding the semiconductor device which concerns on Embodiment 2 of this invention. 本発明の実施の形態３に係る半導体装置に関して、高圧側駆動部の構造を示す断面図である。FIG. 10 is a cross-sectional view showing the structure of a high-voltage side drive unit for a semiconductor device according to Embodiment 3 of the present invention. 本発明の実施の形態３に係る半導体装置に関して、ＣＭＯＳ部の構造及び不純物濃度プロファイルを示す図である。It is a figure which shows the structure and impurity concentration profile of a CMOS part regarding the semiconductor device which concerns on Embodiment 3 of this invention. 本発明の実施の形態３に係る半導体装置の接合耐圧と、本発明の実施の形態１に係る半導体装置の接合耐圧とを比較した結果を示すグラフである。It is a graph which shows the result of having compared the junction breakdown voltage of the semiconductor device which concerns on Embodiment 3 of this invention, and the junction breakdown voltage of the semiconductor device which concerns on Embodiment 1 of this invention. 本発明の実施の形態４に係る半導体装置に関して、高耐圧ダイオード部の構造を示す断面図である。It is sectional drawing which shows the structure of a high voltage | pressure-resistant diode part regarding the semiconductor device which concerns on Embodiment 4 of this invention. 本発明の実施の形態４に係る半導体装置に関して、ｎ埋め込み層の幅と耐圧との相関を示すグラフである。6 is a graph showing a correlation between the width of an n buried layer and a breakdown voltage in the semiconductor device according to the fourth embodiment of the present invention. 本発明の実施の形態４に係る半導体装置に関して、高耐圧ダイオード部の構造及び不純物濃度プロファイルを示す図である。FIG. 10 is a diagram showing a structure of a high voltage diode part and an impurity concentration profile in the semiconductor device according to the fourth embodiment of the present invention. 本発明の実施の形態４に係る半導体装置に関して、アノード−カソード間に高電圧を印加した時の電界を示すグラフである。6 is a graph showing an electric field when a high voltage is applied between an anode and a cathode in the semiconductor device according to the fourth embodiment of the present invention. 本発明の実施の形態４に係る半導体装置に関して、アノード−カソード間に高電圧を印加した時の電位分布及び電流分布を示す図である。It is a figure which shows the electric potential distribution and electric current distribution when a high voltage is applied between an anode and a cathode regarding the semiconductor device which concerns on Embodiment 4 of this invention. 本発明の実施の形態４に係る半導体装置に関して、高耐圧ダイオード部の構造及び不純物濃度プロファイルを示す図である。FIG. 10 is a diagram showing a structure of a high voltage diode part and an impurity concentration profile in the semiconductor device according to the fourth embodiment of the present invention. 本発明の実施の形態４に係る半導体装置に関して、アノード−カソード間に高電圧を印加した時の電界を示すグラフである。6 is a graph showing an electric field when a high voltage is applied between an anode and a cathode in the semiconductor device according to the fourth embodiment of the present invention. 本発明の実施の形態４に係る半導体装置に関して、アノード−カソード間に高電圧を印加した時の電位分布及び電流分布を示す図である。It is a figure which shows the electric potential distribution and electric current distribution when a high voltage is applied between an anode and a cathode regarding the semiconductor device which concerns on Embodiment 4 of this invention. 本発明の実施の形態５に係る半導体装置に関して、高耐圧ダイオード部の構造を示す断面図である。It is sectional drawing which shows the structure of a high voltage | pressure-resistant diode part regarding the semiconductor device which concerns on Embodiment 5 of this invention. 本発明の実施の形態５に係る半導体装置に関して、ｎ+埋め込み層の幅と耐圧との相関を示すグラフである。10 is a graph showing a correlation between the width of an n + buried layer and a withstand voltage in the semiconductor device according to the fifth embodiment of the present invention. 本発明の実施の形態５に係る半導体装置に関して、耐圧波形を示すグラフである。It is a graph which shows a pressure | voltage resistant waveform regarding the semiconductor device which concerns on Embodiment 5 of this invention. 本発明の実施の形態５に係る半導体装置に関して、高耐圧ダイオード部の構造及び不純物濃度プロファイルを示す図である。FIG. 11 is a diagram showing a structure of a high breakdown voltage diode part and an impurity concentration profile in the semiconductor device according to the fifth embodiment of the present invention. 本発明の実施の形態５に係る半導体装置に関して、アノード−カソード間に高電圧を印加した時の電界を示すグラフである。6 is a graph showing an electric field when a high voltage is applied between an anode and a cathode in the semiconductor device according to the fifth embodiment of the present invention. 本発明の実施の形態５に係る半導体装置に関して、アノード−カソード間に高電圧を印加した時の電位分布及び電流分布を示す図である。It is a figure which shows the electric potential distribution and electric current distribution when a high voltage is applied between an anode and a cathode regarding the semiconductor device which concerns on Embodiment 5 of this invention. 本発明の実施の形態５に係る半導体装置に関して、高耐圧ダイオード部の構造及び不純物濃度プロファイルを示す図である。FIG. 11 is a diagram showing a structure of a high breakdown voltage diode part and an impurity concentration profile in the semiconductor device according to the fifth embodiment of the present invention. 本発明の実施の形態５に係る半導体装置に関して、アノード−カソード間に高電圧を印加した時の電界を示すグラフである。6 is a graph showing an electric field when a high voltage is applied between an anode and a cathode in the semiconductor device according to the fifth embodiment of the present invention. 本発明の実施の形態５に係る半導体装置に関して、アノード−カソード間に高電圧を印加した時の電位分布及び電流分布を示す図である。It is a figure which shows the electric potential distribution and electric current distribution when a high voltage is applied between an anode and a cathode regarding the semiconductor device which concerns on Embodiment 5 of this invention. 本発明の実施の形態６に係る半導体装置に関して、高耐圧ＭＯＳ部の構造を示す断面図である。It is sectional drawing which shows the structure of a high voltage | pressure-resistant MOS part regarding the semiconductor device which concerns on Embodiment 6 of this invention. 本発明の実施の形態６に係る半導体装置に関して、ｎ埋め込み層の幅と耐圧との相関を示すグラフである。It is a graph which shows the correlation with the width | variety of n buried layer, and withstand pressure | voltage regarding the semiconductor device concerning Embodiment 6 of this invention. 本発明の実施の形態６に係る半導体装置に関して、高耐圧ＭＯＳ部の構造及び不純物濃度プロファイルを示す図である。It is a figure which shows the structure and impurity concentration profile of a high voltage | pressure-resistant MOS part regarding the semiconductor device which concerns on Embodiment 6 of this invention. 本発明の実施の形態６に係る半導体装置に関して、ＶＢ−ソース間に高電圧を印加した時の電界を示すグラフである。It is a graph which shows an electric field when a high voltage is applied between VB-sources about a semiconductor device concerning Embodiment 6 of the present invention. 本発明の実施の形態６に係る半導体装置に関して、ＶＢ−ソース間に高電圧を印加した時の電位分布及び電流分布を示す図である。It is a figure which shows the electric potential distribution and electric current distribution when a high voltage is applied between VB-source regarding the semiconductor device which concerns on Embodiment 6 of this invention. 本発明の実施の形態７に係る半導体装置に関して、高耐圧ＭＯＳ部の構造を示す断面図である。It is sectional drawing which shows the structure of a high voltage | pressure-resistant MOS part regarding the semiconductor device which concerns on Embodiment 7 of this invention. 本発明の実施の形態７に係る半導体装置に関して、ｎ+埋め込み層の幅と耐圧との相関を示すグラフである。10 is a graph showing a correlation between the width of an n + buried layer and a breakdown voltage in the semiconductor device according to the seventh embodiment of the present invention. 本発明の実施の形態７に係る半導体装置に関して、高耐圧ＭＯＳ部の構造及び不純物濃度プロファイルを示す図である。It is a figure which shows the structure and impurity concentration profile of a high voltage | pressure-resistant MOS part regarding the semiconductor device which concerns on Embodiment 7 of this invention. 本発明の実施の形態７に係る半導体装置に関して、ＶＢ−ソース間に高電圧を印加した時の電界を示すグラフである。It is a graph which shows an electric field when a high voltage is applied between VB-sources about the semiconductor device concerning Embodiment 7 of this invention. 本発明の実施の形態７に係る半導体装置に関して、ＶＢ−ソース間に高電圧を印加した時の電位分布及び電流分布を示す図である。It is a figure which shows the electric potential distribution and electric current distribution when a high voltage is applied between VB-sources regarding the semiconductor device which concerns on Embodiment 7 of this invention. 本発明の実施の形態８に係る半導体装置に関して、低圧側駆動部の構造を示す断面図である。It is sectional drawing which shows the structure of a low voltage | pressure side drive part regarding the semiconductor device which concerns on Embodiment 8 of this invention. 本発明の実施の形態９に係る半導体装置に関して、ＣＭＯＳ部の構造を示す断面図である。It is sectional drawing which shows the structure of a CMOS part regarding the semiconductor device which concerns on Embodiment 9 of this invention. 本発明の実施の形態９に係る半導体装置に関して、ｎ+埋め込み層の幅と寄生サイリスタの動作開始電圧との相関を示すグラフである。24 is a graph showing the correlation between the width of an n + buried layer and the operation start voltage of a parasitic thyristor with respect to the semiconductor device according to the ninth embodiment of the present invention. 本発明の実施の形態９に係る半導体装置に関して、ＶＳ負電圧を印加した場合に流れる電流の値を示すグラフである。It is a graph which shows the value of the electric current which flows when a VS negative voltage is applied regarding the semiconductor device which concerns on Embodiment 9 of this invention. 本発明の実施の形態９に係る半導体装置に関して、ＶＳ負電圧が−１４０Ｖの時の電流分布を示す図である。It is a figure which shows the electric current distribution in case the VS negative voltage is -140V regarding the semiconductor device which concerns on Embodiment 9 of this invention. 本発明の実施の形態９に係る半導体装置に関して、ＶＳ負電圧が−１５０Ｖの時の電流分布を示す図である。It is a figure which shows electric current distribution in case the VS negative voltage is -150V regarding the semiconductor device which concerns on Embodiment 9 of this invention. 本発明の実施の形態９に係る半導体装置に関して、ＣＭＯＳ部の構造を示す断面図である。It is sectional drawing which shows the structure of a CMOS part regarding the semiconductor device which concerns on Embodiment 9 of this invention. 本発明の実施の形態９に係る半導体装置に関して、ＣＭＯＳ部の構造を示す断面図である。It is sectional drawing which shows the structure of a CMOS part regarding the semiconductor device which concerns on Embodiment 9 of this invention. 本発明の実施の形態９に係る半導体装置に関して、ＣＭＯＳ部の構造を示す断面図である。It is sectional drawing which shows the structure of a CMOS part regarding the semiconductor device which concerns on Embodiment 9 of this invention. 本発明の実施の形態９に係る半導体装置に関して、ＶＳ負電圧を印加した場合に流れる電流の値を示すグラフである。It is a graph which shows the value of the electric current which flows when a VS negative voltage is applied regarding the semiconductor device which concerns on Embodiment 9 of this invention. 本発明の実施の形態９に係る半導体装置に関して、ＶＳ負電圧が−１７Ｖの時の電流分布を示す図である。It is a figure which shows the electric current distribution in case the VS negative voltage is -17V regarding the semiconductor device which concerns on Embodiment 9 of this invention. 本発明の実施の形態９に係る半導体装置に関して、ＶＳ負電圧が−４０Ｖの時の電流分布を示す図である。It is a figure which shows electric current distribution in case the VS negative voltage is -40V regarding the semiconductor device which concerns on Embodiment 9 of this invention. パワーデバイス及びパワーデバイス駆動装置の概略構成を示すブロック図である。It is a block diagram which shows schematic structure of a power device and a power device drive device. 高圧側駆動部の主要部の構成を示す回路図である。It is a circuit diagram which shows the structure of the principal part of a high voltage | pressure side drive part. 高圧側駆動部の概略レイアウトを示す上面図である。It is a top view which shows the schematic layout of a high voltage | pressure side drive part. 従来の半導体装置に関して、高圧側駆動部の構造を示す断面図である。It is sectional drawing which shows the structure of a high voltage | pressure side drive part regarding the conventional semiconductor device. 従来の半導体装置に関して、高圧側駆動部の構造を示す断面図である。It is sectional drawing which shows the structure of a high voltage | pressure side drive part regarding the conventional semiconductor device. 従来の半導体装置に関して、ＣＭＯＳ部の構造を示す断面図である。It is sectional drawing which shows the structure of a CMOS part regarding the conventional semiconductor device. 従来の半導体装置に関して、ＣＭＯＳ部の構造及び不純物濃度プロファイルを示す図である。It is a figure which shows the structure and impurity concentration profile of a CMOS part regarding the conventional semiconductor device. 従来の半導体装置に関して、ＶＳ負電圧を印加した場合に流れる電流の値を示すグラフである。It is a graph which shows the value of the electric current which flows when a VS negative voltage is applied regarding the conventional semiconductor device. 従来の半導体装置に関して、ＶＳ負電圧が−１７Ｖの時の電流分布を示す図である。It is a figure which shows the current distribution in case the VS negative voltage is -17V regarding the conventional semiconductor device. 従来の半導体装置に関して、ＶＳ負電圧が−４３Ｖの時の電流分布を示す図である。It is a figure which shows the electric current distribution in case the VS negative voltage is -43V regarding the conventional semiconductor device. 従来の半導体装置に関して、高耐圧ＭＯＳ部の構造を示す断面図である。It is sectional drawing which shows the structure of a high voltage | pressure-resistant MOS part regarding the conventional semiconductor device. 従来の半導体装置に関して、ドレイン−ソース間に高電圧を印加した時の電界を示すグラフである。6 is a graph showing an electric field when a high voltage is applied between a drain and a source in a conventional semiconductor device. 従来の半導体装置に関して、高耐圧ダイオード部の構造を示す断面図である。It is sectional drawing which shows the structure of a high voltage | pressure-resistant diode part regarding the conventional semiconductor device. 従来の半導体装置に関して、アノード−カソード間に高電圧を印加した時の電界を示すグラフである。6 is a graph showing an electric field when a high voltage is applied between an anode and a cathode in a conventional semiconductor device. 従来の半導体装置に関して、アノード−カソード間に高電圧を印加した時の電位分布及び電流分布を示す図である。It is a figure which shows the electrical potential distribution and electric current distribution when a high voltage is applied between an anode and a cathode regarding the conventional semiconductor device. 従来の半導体装置に関して、高耐圧ＭＯＳ部の構造を示す断面図である。It is sectional drawing which shows the structure of a high voltage | pressure-resistant MOS part regarding the conventional semiconductor device. 従来の半導体装置に関して、ＶＢ−ソース間に高電圧を印加した時の電界を示すグラフである。It is a graph which shows an electric field when a high voltage is applied between VB-sources about the conventional semiconductor device. 従来の半導体装置に関して、ＶＢ−ソース間に高電圧を印加した時の電位分布及び電流分布を示す図である。It is a figure which shows the electric potential distribution and electric current distribution when a high voltage is applied between VB-source regarding the conventional semiconductor device.

本発明に係るパワーデバイス及びパワーデバイス駆動装置の概略構成は、図５５に示した構成と同様であり、本発明に係る高圧側駆動部１０１の主要部の構成は、図５６に示した構成と同様であり、本発明に係る高圧側駆動部１０１の概略レイアウトは、図５７に示したレイアウトと同様である。   The schematic configuration of the power device and the power device driving apparatus according to the present invention is the same as the configuration shown in FIG. 55, and the configuration of the main part of the high-voltage side driving unit 101 according to the present invention is Similarly, the schematic layout of the high-voltage side drive unit 101 according to the present invention is the same as the layout shown in FIG.

図５５を参照して、パワースイッチングデバイスであるＮチャネル絶縁ゲート型バイポーラトランジスタ（以下「ＩＧＢＴ」と称す）５１，５２は、主電源である高電圧ＨＶをスイッチングする。ノードＮ３０には負荷が接続されている。フリーホイールダイオードＤ１，Ｄ２は、ノードＮ３０に接続された負荷による逆起電圧からＩＧＢＴ５１，５２を保護する。   Referring to FIG. 55, N-channel insulated gate bipolar transistors (hereinafter referred to as “IGBT”) 51 and 52 which are power switching devices switch high voltage HV which is a main power source. A load is connected to the node N30. Freewheel diodes D1 and D2 protect IGBTs 51 and 52 from a counter electromotive voltage generated by a load connected to node N30.

パワーデバイス駆動装置１００は、ＩＧＢＴ５１，５２を駆動し、ＩＧＢＴ５１を制御する高圧側制御入力ＨＩＮと、ＩＧＢＴ５２を制御する低圧側制御入力ＬＩＮとに従って動作する。また、パワーデバイス駆動装置１００は、ＩＧＢＴ５１を駆動する高圧側駆動部１０１と、ＩＧＢＴ５２を駆動する低圧側駆動部１０２と、制御入力処理部１０３とを有している。   The power device driving apparatus 100 drives the IGBTs 51 and 52 and operates according to a high voltage side control input HIN for controlling the IGBT 51 and a low voltage side control input LIN for controlling the IGBT 52. In addition, the power device driving apparatus 100 includes a high voltage side driving unit 101 that drives the IGBT 51, a low voltage side driving unit 102 that drives the IGBT 52, and a control input processing unit 103.

ここで、例えばＩＧＢＴ５１，５２が同時にオン状態になった場合、ＩＧＢＴ５１，５２に貫通電流が流れ、負荷に電流が流れなくなり、好ましくない状態になる。制御入力処理部１０３は、制御入力ＨＩＮ，ＬＩＮにより、そのような状態が引き起こされることを防ぐなどの処理を高圧側駆動部１０１及び低圧側駆動部１０２に対して行っている。   Here, for example, when the IGBTs 51 and 52 are simultaneously turned on, a through current flows through the IGBTs 51 and 52 and no current flows through the load, which is not preferable. The control input processing unit 103 performs processing such as preventing such a state from being caused by the control inputs HIN and LIN on the high-pressure side driving unit 101 and the low-pressure side driving unit 102.

また、パワーデバイス駆動装置１００は、ＩＧＢＴ５１のエミッタ電極に接続されたＶＳ端子と、コンデンサＣ１を介してＩＧＢＴ５１のエミッタ電極に接続されたＶＢ端子と、ＩＧＢＴ５１の制御電極に接続されたＨＯ端子と、ＩＧＢＴ５２のエミッタ電極に接続されたＣＯＭ端子と、コンデンサＣ２を介してＩＧＢＴ５２のエミッタ電極に接続されたＶＣＣ端子と、ＩＧＢＴ５２の制御電極に接続されたＬＯ端子と、ＧＮＤ端子とを備えている。ここで、ＶＳは、高圧側駆動部１０１の基準電位となる高圧側浮遊オフセット電圧である。ＶＢは、高圧側駆動部１０１の電源となる高圧側浮遊供給絶対電圧であり、図示しない高圧側浮遊電源から供給される。ＨＯは、高圧側駆動部１０１による高圧側駆動信号出力である。ＣＯＭは、共通接地である。ＶＣＣは、低圧側駆動部１０２の電源となる低圧側固定供給電圧であり、図示しない低圧側固定供給電源から供給される。ＬＯは、低圧側駆動部１０２による低圧側駆動信号出力である。ＧＮＤは、接地電位である。   The power device driving apparatus 100 includes a VS terminal connected to the emitter electrode of the IGBT 51, a VB terminal connected to the emitter electrode of the IGBT 51 via the capacitor C1, a HO terminal connected to the control electrode of the IGBT 51, A COM terminal connected to the emitter electrode of the IGBT 52, a VCC terminal connected to the emitter electrode of the IGBT 52 via the capacitor C2, a LO terminal connected to the control electrode of the IGBT 52, and a GND terminal are provided. Here, VS is a high-voltage side floating offset voltage that becomes a reference potential of the high-voltage side drive unit 101. VB is a high-voltage side floating supply absolute voltage serving as a power source for the high-voltage side driving unit 101, and is supplied from a high-voltage side floating power source (not shown). HO is a high voltage side drive signal output by the high voltage side drive unit 101. COM is a common ground. VCC is a low-voltage side fixed supply voltage serving as a power source for the low-voltage side drive unit 102, and is supplied from a low-voltage side fixed supply power source (not shown). LO is a low-pressure side drive signal output by the low-pressure side drive unit 102. GND is a ground potential.

コンデンサＣ１，Ｃ２は、高圧側駆動部１０１及び低圧側駆動部１０２に供給される電源電圧をパワーデバイスの動作に伴う電位変動に追随させるために設けられている。   Capacitors C1 and C2 are provided to cause the power supply voltage supplied to the high-voltage side drive unit 101 and the low-voltage side drive unit 102 to follow potential fluctuations accompanying the operation of the power device.

以上のような構成により、制御入力ＨＩＮ，ＬＩＮに基づくパワーデバイスによる主電源のスイッチングが行われる。   With the above configuration, the main power source is switched by the power device based on the control inputs HIN and LIN.

ところで、高圧側駆動部１０１は、回路の接地電位ＧＮＤに対して電位的に浮いた状態で動作するので、高圧側回路へ駆動信号を伝達するためのレベルシフト回路を有する構成となっている。   By the way, the high-voltage side drive unit 101 operates in a state where it is floating in potential with respect to the ground potential GND of the circuit, and therefore has a configuration including a level shift circuit for transmitting a drive signal to the high-voltage side circuit.

図５６を参照して、スイッチング素子である高耐圧ＭＯＳ１１は、上記したレベルシフト回路の役割を担っている。スイッチング素子である高圧側駆動信号出力用のＣＭＯＳ回路（以下「ＣＭＯＳ」と称す）１２は、ｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴから成り、高圧側駆動信号ＨＯを出力する。レベルシフト抵抗１３は、ＣＭＯＳ１２のゲート電位を設定するためのものであり、プルアップ抵抗に相当する役割を果たしている。制御ロジック回路９０は、抵抗、インバータ、及びインターロック等によって構成されている。   Referring to FIG. 56, the high voltage MOS 11 as a switching element plays the role of the level shift circuit described above. A high-voltage side drive signal output CMOS circuit (hereinafter referred to as “CMOS”) 12 serving as a switching element includes a pMOSFET and an nMOSFET and outputs a high-voltage side drive signal HO. The level shift resistor 13 is for setting the gate potential of the CMOS 12 and plays a role corresponding to a pull-up resistor. The control logic circuit 90 includes a resistor, an inverter, an interlock, and the like.

高耐圧ＭＯＳ１１は、高圧側制御入力ＨＩＮに従い、ＣＭＯＳ１２のスイッチングを行う。ＣＭＯＳ１２は、高圧側浮遊供給絶対電圧ＶＢと高圧側浮遊オフセット電圧ＶＳとの間の電圧をスイッチングして高圧側駆動信号出力ＨＯに駆動信号を出力し、外部に接続されたパワーデバイスの高圧側スイッチング素子（ＩＧＢＴ５１）を駆動する。   The high voltage MOS 11 switches the CMOS 12 in accordance with the high voltage side control input HIN. The CMOS 12 switches the voltage between the high-voltage side floating supply absolute voltage VB and the high-voltage side floating offset voltage VS, outputs a drive signal to the high-voltage side drive signal output HO, and switches the high-voltage side of the power device connected to the outside. The element (IGBT 51) is driven.

ここで、以降の説明においては、ＣＭＯＳ１２及びレベルシフト抵抗１３を総合して、「高圧側駆動回路」と称する。   Here, in the following description, the CMOS 12 and the level shift resistor 13 are collectively referred to as a “high voltage side drive circuit”.

図５７を参照して、図５６に示したＣＭＯＳ１２及びレベルシフト抵抗１３から成る高圧側駆動回路は、高圧島と称される領域Ｒ１内に形成されている。また、図５６に示した高耐圧ＭＯＳ１１は、領域Ｒ２内に形成されている。領域Ｒ１，Ｒ２の各外周を接地電位ＧＮＤに接続されたアルミニウム配線１６，１７でそれぞれ取り囲むことによって、シールドがなされている。   Referring to FIG. 57, the high voltage side drive circuit including CMOS 12 and level shift resistor 13 shown in FIG. 56 is formed in a region R1 called a high voltage island. Also, the high voltage MOS 11 shown in FIG. 56 is formed in the region R2. The outer peripheries of the regions R1 and R2 are respectively surrounded by aluminum wirings 16 and 17 connected to the ground potential GND, thereby providing a shield.

以下、本発明に係る半導体装置の実施の形態について、詳細に説明する。   Hereinafter, embodiments of a semiconductor device according to the present invention will be described in detail.

実施の形態１．
図１は、本発明の実施の形態１に係る高圧側駆動部１０１の構造を示す断面図であり、図５７に示したラインＢ−Ｂに沿った位置に関する断面図に相当する。図１を参照して、ｐ-基板２００の上面内には、ｐ+分離２０１、ｎ-型不純物領域１１０、及びｎ型不純物領域１１７，１２１が形成されている。ｎ型不純物領域１２１の上面内には、ｐウェル１３１が形成されている。ｐ+分離２０１はｐ-基板２００に達しており、ｐ-基板２００の電位は、回路上最も低い電位（ＧＮＤ電位又はＣＯＭ電位）となっている。また、高耐圧ＭＯＳ１１のｎ+型ソース領域１１２の下部にｐウェル１１１が形成されており、ｐウェル１１１は、ゲート絶縁膜１１５ａを介してゲート電極１１６ａの下部に達し、高耐圧ＭＯＳ１１のチャネル領域を形成している。さらに、ｐウェル１１１の上面内には、ソース電極１１４に接するようにｐ+型不純物領域１１３及びｎ+型ソース領域１１２が形成されている。また、ｎ型不純物領域１１７の上面内には、高耐圧ＭＯＳ１１のドレイン電極１１９に接するようにｎ+型ドレイン領域１１８が形成されている。 Embodiment 1 FIG.
FIG. 1 is a cross-sectional view showing the structure of the high-voltage side drive unit 101 according to Embodiment 1 of the present invention, and corresponds to a cross-sectional view relating to the position along line BB shown in FIG. Referring to FIG. 1, p + isolation 201, n − type impurity region 110, and n type impurity regions 117 and 121 are formed in the upper surface of p − substrate 200. A p-well 131 is formed in the upper surface of the n-type impurity region 121. p + isolation 201 p - has reached the substrate 200, p - the potential of the substrate 200, and has a lowest potential on the circuit (GND potential or COM potential). A p-well 111 is formed below the n + -type source region 112 of the high voltage MOS 11, and the p well 111 reaches the lower part of the gate electrode 116 a via the gate insulating film 115 a, and the channel region of the high voltage MOS 11. Is forming. Further, a p + type impurity region 113 and an n + type source region 112 are formed in the upper surface of the p well 111 so as to be in contact with the source electrode 114. An n + type drain region 118 is formed in the upper surface of the n type impurity region 117 so as to be in contact with the drain electrode 119 of the high voltage MOS 11.

高耐圧ＭＯＳ１１のドレイン電極１１９は、ＣＭＯＳ１２を構成するｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴの各ゲート電極１２５，１３６に接続されており、また、レベルシフト抵抗１３を介してｐＭＯＳＦＥＴのソース電極１２８及びＶＢ端子に接続されている。   The drain electrode 119 of the high breakdown voltage MOS 11 is connected to the gate electrodes 125 and 136 of the pMOSFET and nMOSFET constituting the CMOS 12, and is connected to the source electrode 128 and VB terminal of the pMOSFET via the level shift resistor 13. Yes.

一方、ＣＭＯＳ１２が形成されるｎ型不純物領域１２１の上面内には、ｐＭＯＳＦＥＴのソース電極１２８に接するようにｐ+型ソース領域１２６及びｎ+型不純物領域１２７が形成されており、ドレイン電極１２３に接するようにｐ+型ドレイン領域１２２が形成されている。ドレイン電極１２３は、ＨＯ端子に接続されている。ｎ型不純物領域１２１の上面上には、ゲート絶縁膜１２４を介してｐＭＯＳＦＥＴのゲート電極１２５が形成されている。 On the other hand, a p + -type source region 126 and an n + -type impurity region 127 are formed in contact with the source electrode 128 of the pMOSFET in the upper surface of the n-type impurity region 121 where the CMOS 12 is formed. A p + type drain region 122 is formed in contact therewith. The drain electrode 123 is connected to the HO terminal. A pMOSFET gate electrode 125 is formed on the upper surface of the n-type impurity region 121 via a gate insulating film 124.

また、ｎＭＯＳＦＥＴはｐウェル１３１内に形成され、ｐウェル１３１の上面内には、ｎＭＯＳＦＥＴのドレイン電極１３８に接するようにｎ+型ドレイン領域１３７が形成され、ソース電極１３４に接するようにｎ+型ソース領域１３３及びｐ+型不純物領域１３２が形成されている。ソース電極１３４はＶＳ端子に接続されており、ドレイン電極１３８はＨＯ端子に接続されている。ｐウェル１３１の上面上には、ゲート絶縁膜１３５を介してｎＭＯＳＦＥＴのゲート電極１３６が形成されている。 Further, nMOSFET is formed in a p-well 131, in the upper surface of the p-well 131, n + -type drain region 137 in contact with the drain electrode 138 of the nMOSFET is formed, n + -type so as to be in contact with the source electrode 134 A source region 133 and a p + -type impurity region 132 are formed. The source electrode 134 is connected to the VS terminal, and the drain electrode 138 is connected to the HO terminal. An nMOSFET gate electrode 136 is formed on the upper surface of the p-well 131 with a gate insulating film 135 interposed therebetween.

ｐ-基板２００内には、ｎ型不純物領域１２１よりも不純物濃度が高いｎ+型不純物領域（以下「ｎ+埋め込み層」と称す）２０が形成されている。ｎ+埋め込み層２０は、ｎ型不純物領域１２１の底面に接して、ｎ型不純物領域１２１よりも深く形成されている。一例として、ｎ+埋め込み層２０の不純物濃度のピーク値は、１０17ｃｍ-3のオーダーである。 An n + type impurity region (hereinafter referred to as “n + buried layer”) 20 having an impurity concentration higher than that of n type impurity region 121 is formed in p − substrate 200. The n + buried layer 20 is in contact with the bottom surface of the n-type impurity region 121 and is formed deeper than the n-type impurity region 121. As an example, the peak value of the impurity concentration of the n + buried layer 20 is on the order of 10 17 cm −3 .

図２の（Ａ）には、従来の半導体装置に関する図６１の（Ａ）に対応させて、本実施の形態１に係るＣＭＯＳ部の簡易な構造を示している。図２の（Ａ）では、説明の都合上、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとの形成箇所の関係が、図１に示した関係とは逆になっている。図２の（Ａ）に示したｐＭＯＳバックゲート電極（ｐＢＧ）は、図１に示したソース電極１２８に相当する。図２の（Ｂ）には、図２の（Ａ）に示したｐＭＯＳバックゲート電極の形成箇所に関して、ｎ+型不純物領域１２７の上面からｐ-基板２００の深さ方向に向かっての不純物濃度プロファイルを示している。図２の（Ｂ）と図６１の（Ｂ）とを比較すると明らかなように、図２の（Ｂ）のｎ+埋め込み層２０が形成されている領域では、図６１の（Ｂ）のｎ型不純物領域１２１が形成されている領域よりもｎ型不純物の不純物濃度が高く、しかも、ｎ+埋め込み層２０を形成した場合には、ｐ-基板２００内のより深い領域にまでｎ型不純物が導入されている。 FIG. 2A shows a simple structure of the CMOS portion according to the first embodiment, corresponding to FIG. 61A relating to a conventional semiconductor device. In FIG. 2A, for convenience of explanation, the relationship between the nMOSFET and the pMOSFET is opposite to the relationship shown in FIG. The pMOS back gate electrode (pBG) shown in FIG. 2A corresponds to the source electrode 128 shown in FIG. FIG. 2B shows the impurity concentration in the depth direction of the p − substrate 200 from the upper surface of the n + -type impurity region 127 with respect to the formation position of the pMOS back gate electrode shown in FIG. Shows the profile. As is clear from a comparison between FIG. 2B and FIG. 61B, in the region where the n + buried layer 20 in FIG. 2B is formed, the n in FIG. In the case where the impurity concentration of the n-type impurity is higher than that of the region where the type impurity region 121 is formed and the n + buried layer 20 is formed, the n-type impurity extends to a deeper region in the p − substrate 200. Has been introduced.

本実施の形態１に係る半導体装置では、ｎ型不純物領域１２１の底面に接してｎ+埋め込み層２０が形成されているため、ｎ+埋め込み層２０が形成されていない従来の半導体装置（図５８参照）と比較すると、ｐ-基板２００と、ｎ型不純物領域１２１及びｎ+埋め込み層２０と、ｐウェル１３１とから成るｐｎｐ構造に起因する寄生ｐｎｐバイポーラトランジスタのベース抵抗が低減される。従って、回生期間に高圧側浮遊オフセット電圧ＶＳの負変動が生じた場合であっても、寄生ｐｎｐバイポーラトランジスタの動作が抑制される。その結果、ｐ-基板２００と、ｎ型不純物領域１２１及びｎ+埋め込み層２０と、ｐウェル１３１と、ｎ+型ソース領域１３３とから成るｐｎｐｎ構造に起因する寄生サイリスタの動作開始電圧の絶対値を、従来の半導体装置よりも高めることができ、ひいてはＣＭＯＳ１２のラッチアップ破壊耐量を高めることができる。 In the semiconductor device according to the first embodiment, since n + buried layer 20 is formed in contact with the bottom surface of n-type impurity region 121, the conventional semiconductor device in which n + buried layer 20 is not formed (FIG. 58). Compared to the reference), the base resistance of the parasitic pnp bipolar transistor due to the pnp structure including the p − substrate 200, the n-type impurity region 121 and the n + buried layer 20, and the p well 131 is reduced. Therefore, even when a negative fluctuation of the high-voltage side floating offset voltage VS occurs during the regeneration period, the operation of the parasitic pnp bipolar transistor is suppressed. As a result, the absolute value of the operation start voltage of the parasitic thyristor resulting from the pnpn structure including the p − substrate 200, the n-type impurity region 121 and the n + buried layer 20, the p well 131, and the n + type source region 133. Therefore, the latch-up breakdown resistance of the CMOS 12 can be increased.

以下、この効果について詳細に説明する。図６０では従来の半導体装置に関してＣＭＯＳ部の簡易な構造を示したが、図６０に示されているｎ型不純物領域１２１の下にｎ+埋め込み層２０を追加形成したものが、本実施の形態１に係る半導体装置の構造に相当する。図３は、ｎ+埋め込み層２０が追加形成された図６０の構造に関して、ＶＳ電極にＶＳ負電圧を印加した場合に、ｂｕｌｋ電極、ｐＭＯＳソース電極、及びｎＭＯＳソース電極の各電極を流れる電流の値を示したグラフである。図３によると、ＶＳ負電圧が−８０Ｖ程度の時に、ｎＭＯＳソース電極を流れる電流は、ｐＭＯＳソース電極を流れる電流と同程度となっている。 Hereinafter, this effect will be described in detail. In FIG. 60, a simple structure of the CMOS portion is shown with respect to the conventional semiconductor device. However, the embodiment in which the n + buried layer 20 is additionally formed below the n-type impurity region 121 shown in FIG. 1 corresponds to the structure of the semiconductor device according to 1. FIG. 3 shows the current flowing through the bulk electrode, the pMOS source electrode, and the nMOS source electrode when a VS negative voltage is applied to the VS electrode in the structure of FIG. 60 in which the n + buried layer 20 is additionally formed. It is the graph which showed the value. According to FIG. 3, when the VS negative voltage is about −80V, the current flowing through the nMOS source electrode is approximately the same as the current flowing through the pMOS source electrode.

図４は、図３に示したＶＳ負電圧が−５２Ｖの時の電流分布を示した図である。図４によると、ＶＳ負電圧が−５２Ｖの時にはｎＭＯＳソース電極に電流は流れておらず、ｐ-基板２００と、ｎ型不純物領域１２１及びｎ+埋め込み層２０と、ｐウェル１３１と、ｎ+型ソース領域１３３とから成るｐｎｐｎ構造に起因する寄生サイリスタは動作していないことが分かる。 FIG. 4 is a diagram showing a current distribution when the VS negative voltage shown in FIG. 3 is −52V. According to FIG. 4, when the VS negative voltage is −52V, no current flows through the nMOS source electrode, and the p − substrate 200, the n-type impurity region 121 and the n + buried layer 20, the p well 131, the n + It can be seen that the parasitic thyristor due to the pnpn structure including the type source region 133 is not operating.

図５は、図３に示したＶＳ負電圧が−１０９Ｖの時の電流分布を示した図である。図５によると、ＶＳ負電圧が−１０９Ｖの時にはｎＭＯＳソース電極に電流が流れており、上記の寄生サイリスタが動作していることが分かる。   FIG. 5 is a diagram showing a current distribution when the VS negative voltage shown in FIG. 3 is −109V. According to FIG. 5, it can be seen that when the VS negative voltage is −109 V, a current flows through the nMOS source electrode, and the parasitic thyristor operates.

従来の半導体装置ではＶＳ負電圧が−４０Ｖの時に寄生サイリスタが動作していたのに対し（図６４参照）、本実施の形態１に係る半導体装置では、ＶＳ負電圧が−５２Ｖの時でも寄生サイリスタは動作していない（図４参照）。従って、本実施の形態１に係る半導体装置では、従来の半導体装置よりも寄生サイリスタの動作開始電圧の絶対値が高められていることになる。   In the conventional semiconductor device, the parasitic thyristor is operated when the VS negative voltage is −40V (see FIG. 64), whereas in the semiconductor device according to the first embodiment, the parasitic is achieved even when the VS negative voltage is −52V. The thyristor is not operating (see FIG. 4). Therefore, in the semiconductor device according to the first embodiment, the absolute value of the operation start voltage of the parasitic thyristor is higher than that of the conventional semiconductor device.

図６は、図１に対応させて、本実施の形態１の変形例に係る高圧側駆動部１０１の構造を示す断面図である。図１に示したｎ+埋め込み層２０の代わりに、ｎ+埋め込み層２０よりも不純物濃度が低いｎ型不純物領域（以下「ｎ埋め込み層」と称す）２１が形成されている。一例として、ｎ埋め込み層２１の不純物濃度のピーク値は、１０15ｃｍ-3のオーダーである。ｎ埋め込み層２１は、ｎ+埋め込み層２０と同様に、ｎ型不純物領域１２１の底面に接してｐ-基板２００内に形成されている。 FIG. 6 is a cross-sectional view showing the structure of the high-voltage side drive unit 101 according to the modification of the first embodiment, corresponding to FIG. Instead of the n + buried layer 20 shown in FIG. 1, n + impurity concentration than the buried layer 20 is lower n-type impurity region (hereinafter referred to as "n-buried layer") 21 is formed. As an example, the peak value of the impurity concentration of the n buried layer 21 is on the order of 10 15 cm −3 . Similar to n + buried layer 20, n buried layer 21 is formed in p − substrate 200 in contact with the bottom surface of n type impurity region 121.

図７の（Ａ）には、図２の（Ａ）に対応させて、本実施の形態１の変形例に係るＣＭＯＳ部の簡易な構造を示している。また、図７の（Ｂ）には、図２の（Ｂ）に対応させて、図７の（Ａ）に示したｐＭＯＳバックゲート電極の形成箇所に関して、ｎ+型不純物領域１２７の上面からｐ-基板２００の深さ方向に向かっての不純物濃度プロファイルを示している。図７の（Ｂ）と図６１の（Ｂ）とを比較すると、ｎ埋め込み層２１を形成した場合には、ｐ-基板２００内のより深い領域にまでｎ型不純物が導入されていることが分かる。 FIG. 7A shows a simple structure of the CMOS portion according to the modification of the first embodiment, corresponding to FIG. Further, the (B) in FIG. 7, in correspondence with FIG. 2 (B), with respect to the area where the pMOS back gate electrode shown in (A) in FIG. 7, p from the upper surface of the n + -type impurity regions 127 - shows the impurity concentration profile along the depth direction of the substrate 200. Comparing FIG. 7B and FIG. 61B, when the n buried layer 21 is formed, the n-type impurity is introduced to a deeper region in the p − substrate 200. I understand.

本実施の形態１の変形例に係る半導体装置によれば、ｎ型不純物領域１２１の底面に接してｎ埋め込み層２１が形成されているため、従来の半導体装置と比較すると、ｐ-基板２００と、ｎ型不純物領域１２１及びｎ埋め込み層２１と、ｐウェル１３１とから成るｐｎｐ構造に起因する寄生ｐｎｐバイポーラトランジスタのベース抵抗が低減される。その結果、上記と同様の理由により、ＣＭＯＳ１２のラッチアップ破壊耐量を高めることができる。 According to the semiconductor device according to the modification of the first embodiment, since the n buried layer 21 is formed in contact with the bottom surface of the n-type impurity region 121, the p − substrate 200 is compared with the conventional semiconductor device. The base resistance of the parasitic pnp bipolar transistor due to the pnp structure including the n-type impurity region 121 and the n buried layer 21 and the p well 131 is reduced. As a result, the latch-up breakdown resistance of the CMOS 12 can be increased for the same reason as described above.

実施の形態２．
図８は、図１に対応させて、本発明の実施の形態２に係る高圧側駆動部１０１の構造を示す断面図である。図１に示したｎ+埋め込み層２０の代わりに、ｎ+埋め込み層２０よりも不純物濃度が高いｎ+型不純物領域（以下「ｎ+埋め込み層」と称す）２２が形成されている。一例として、ｎ+埋め込み層２２の不純物濃度のピーク値は、１０18ｃｍ-3のオーダーである。ｎ+埋め込み層２２は、ｎ+埋め込み層２０と同様に、ｎ型不純物領域１２１の底面に接してｐ-基板２００内に形成されている。 Embodiment 2. FIG.
FIG. 8 is a cross-sectional view showing the structure of high-voltage side drive unit 101 according to Embodiment 2 of the present invention, corresponding to FIG. Instead of the n + buried layer 20 shown in FIG. 1, n + impurity concentration higher than the buried layer 20 n + -type impurity regions (hereinafter referred to as "n + buried layer") 22 is formed. As an example, the peak value of the impurity concentration of the n + buried layer 22 is on the order of 10 18 cm −3 . Similar to n + buried layer 20, n + buried layer 22 is formed in p − substrate 200 in contact with the bottom surface of n-type impurity region 121.

図９の（Ａ）には、図２の（Ａ）に対応させて、本実施の形態２に係るＣＭＯＳ部の簡易な構造を示している。また、図９の（Ｂ）には、図２の（Ｂ）に対応させて、図９の（Ａ）に示したｐＭＯＳバックゲート電極の形成箇所に関して、ｎ+型不純物領域１２７の上面からｐ-基板２００の深さ方向に向かっての不純物濃度プロファイルを示している。図９の（Ｂ）と図２の（Ｂ）とを比較すると、ｎ+埋め込み層２２はｎ+埋め込み層２０よりも不純物濃度のピーク値が高いことが分かる。 FIG. 9A shows a simple structure of the CMOS portion according to the second embodiment, corresponding to FIG. 9B corresponds to FIG. 2B, and the pMOS back gate electrode formation position shown in FIG. 9A is formed from the upper surface of the n + -type impurity region 127 with respect to the formation position. - shows the impurity concentration profile along the depth direction of the substrate 200. 9B and FIG. 2B, it can be seen that the n + buried layer 22 has a higher impurity concentration peak value than the n + buried layer 20.

本実施の形態２に係る半導体装置によれば、ｎ+埋め込み層２２は上記実施の形態１に係るｎ+埋め込み層２０よりも高濃度であるため、上記実施の形態１に係る半導体装置と比較すると、ＣＭＯＳ１２のラッチアップ破壊耐量をさらに高めることができる。 According to the semiconductor device according to the second embodiment, since the n + buried layer 22 has a higher concentration than the n + buried layer 20 according to the first embodiment, it is compared with the semiconductor device according to the first embodiment. Then, the latch-up breakdown resistance of the CMOS 12 can be further increased.

以下、この効果について詳細に説明する。図１０は、図３に対応させて、ｎ+埋め込み層２２が追加形成された図６０の構造に関して、ＶＳ電極にＶＳ負電圧を印加した場合に、ｂｕｌｋ電極、ｐＭＯＳソース電極、及びｎＭＯＳソース電極の各電極を流れる電流の値を示したグラフである。図１０によると、ＶＳ負電圧が−４００Ｖ程度の時に、ｎＭＯＳソース電極を流れる電流は、ｐＭＯＳソース電極を流れる電流と同程度となっている。 Hereinafter, this effect will be described in detail. FIG. 10 shows a structure corresponding to FIG. 3 in which an n + buried layer 22 is additionally formed, and a bulk electrode, a pMOS source electrode, and an nMOS source electrode when a VS negative voltage is applied to the VS electrode. It is the graph which showed the value of the electric current which flows through each electrode. According to FIG. 10, when the VS negative voltage is about −400 V, the current flowing through the nMOS source electrode is approximately the same as the current flowing through the pMOS source electrode.

図１１は、図１０に示したＶＳ負電圧が−２６９Ｖの時の電流分布を示した図である。図１１によると、ＶＳ負電圧が−２６９Ｖの時にはｎＭＯＳソース電極に電流は流れておらず、ｐ-基板２００と、ｎ型不純物領域１２１及びｎ+埋め込み層２２と、ｐウェル１３１と、ｎ+型ソース領域１３３とから成るｐｎｐｎ構造に起因する寄生サイリスタは動作していないことが分かる。 FIG. 11 is a diagram showing a current distribution when the VS negative voltage shown in FIG. 10 is −269V. According to FIG. 11, when the VS negative voltage is −269 V, no current flows through the nMOS source electrode, and the p − substrate 200, the n-type impurity region 121 and the n + buried layer 22, the p well 131, the n + It can be seen that the parasitic thyristor due to the pnpn structure including the type source region 133 is not operating.

図１２は、図１０に示したＶＳ負電圧が−７３０Ｖの時の電流分布を示した図である。図１２によると、ＶＳ負電圧が−７３０Ｖの時にはｎＭＯＳソース電極に電流が流れており、上記の寄生サイリスタが動作していることが分かる。   FIG. 12 is a diagram showing a current distribution when the VS negative voltage shown in FIG. 10 is −730V. As can be seen from FIG. 12, when the VS negative voltage is −730 V, a current flows through the nMOS source electrode, and the parasitic thyristor operates.

上記実施の形態１に係る半導体装置ではＶＳ負電圧が−１０９Ｖの時に寄生サイリスタが動作していたのに対し（図５参照）、本実施の形態２に係る半導体装置ではＶＳ負電圧が−２６９Ｖの時でも寄生サイリスタは動作していない（図１１参照）。従って、本実施の形態２に係る半導体装置では、上記実施の形態１に係る半導体装置よりも寄生サイリスタの動作開始電圧の絶対値が高められている。   In the semiconductor device according to the first embodiment, the parasitic thyristor is operated when the VS negative voltage is −109 V (see FIG. 5), whereas in the semiconductor device according to the second embodiment, the VS negative voltage is −269 V. Even at this time, the parasitic thyristor is not operating (see FIG. 11). Therefore, in the semiconductor device according to the second embodiment, the absolute value of the operation start voltage of the parasitic thyristor is higher than that of the semiconductor device according to the first embodiment.

実施の形態３．
図１３は、図１に対応させて、本発明の実施の形態３に係る高圧側駆動部１０１の構造を示す断面図である。図１に示したｎ+埋め込み層２０の代わりに、ｎ型不純物領域１２１よりも不純物濃度が高いｎ+型不純物領域（以下「ｎ+埋め込み層」と称す）２３と、ｎ+埋め込み層２３よりも不純物濃度が低いｎ型不純物領域（以下「ｎ埋め込み層」と称す）２４とが形成されている。一例として、ｎ+埋め込み層２３の不純物濃度のピーク値は１０18ｃｍ-3のオーダーであり、ｎ埋め込み層２４の不純物濃度のピーク値は１０15ｃｍ-3のオーダーである。ｎ+埋め込み層２３は、ｎ+埋め込み層２０と同様に、ｎ型不純物領域１２１の底面に接してｐ-基板２００内に形成されている。また、ｎ埋め込み層２４は、ｎ型不純物領域１２１の底面に接しつつｎ+埋め込み層２３の周囲を覆って、ｐ-基板２００内に形成されている。 Embodiment 3 FIG.
FIG. 13 is a cross-sectional view corresponding to FIG. 1 and showing the structure of the high-voltage side drive unit 101 according to Embodiment 3 of the present invention. Instead of the n + buried layer 20 shown in FIG. 1, the impurity concentration than the n-type impurity region 121 is high n + -type impurity regions (hereinafter referred to as "n + buried layer") 23, from the n + buried layer 23 In addition, an n-type impurity region (hereinafter referred to as “n buried layer”) 24 having a low impurity concentration is formed. As an example, the peak value of the impurity concentration of the n + buried layer 23 is on the order of 10 18 cm −3 , and the peak value of the impurity concentration of the n buried layer 24 is on the order of 10 15 cm −3 . Similar to n + buried layer 20, n + buried layer 23 is formed in p − substrate 200 in contact with the bottom surface of n-type impurity region 121. The n buried layer 24 is formed in the p − substrate 200 so as to cover the periphery of the n + buried layer 23 while being in contact with the bottom surface of the n-type impurity region 121.

図１４の（Ａ）には、図２の（Ａ）に対応させて、本実施の形態３に係るＣＭＯＳ部の簡易な構造を示している。また、図１４の（Ｂ）には、図２の（Ｂ）に対応させて、図１４の（Ａ）に示したｐＭＯＳバックゲート電極の形成箇所に関して、ｎ+型不純物領域１２７の上面からｐ-基板２００の深さ方向に向かっての不純物濃度プロファイルを示している。図１４の（Ｂ）と図９の（Ｂ）とを比較すると分かるように、本実施の形態３に係るｎ+埋め込み層２３及びｎ埋め込み層２４は、上記実施の形態２に係るｎ+埋め込み層２２とほぼ同様の不純物濃度プロファイルを有している。従って、本実施の形態３に係る半導体装置は、上記実施の形態２に係る半導体装置と同程度のラッチアップ破壊耐量を有している。 FIG. 14A shows a simple structure of the CMOS portion according to the third embodiment, corresponding to FIG. 14B corresponds to FIG. 2B, and the pMOS back gate electrode formation site shown in FIG. 14A is formed from the upper surface of the n + -type impurity region 127 with respect to the formation position. - shows the impurity concentration profile along the depth direction of the substrate 200. As can be seen by comparing FIG. 14B and FIG. 9B, the n + buried layer 23 and the n buried layer 24 according to the third embodiment are the same as the n + buried according to the second embodiment. The layer 22 has substantially the same impurity concentration profile as the layer 22. Therefore, the semiconductor device according to the third embodiment has a latch-up breakdown resistance comparable to that of the semiconductor device according to the second embodiment.

本実施の形態３に係る半導体装置では、高濃度のｎ+埋め込み層２３の周囲を覆って低濃度のｎ埋め込み層２４が形成されており、ｎ埋め込み層２４はｎ型不純物領域１２１に接触している。また、本実施の形態３に係る半導体装置において、ｐ-基板２００とｎ埋め込み層２４との間に逆バイアスの電圧が印加された場合にｎ埋め込み層２４内に拡がる空乏層の幅は、上記実施の形態１において、ｐ-基板２００とｎ+埋め込み層２０との間に逆バイアスの電圧が印加された場合にｎ+埋め込み層２０内に拡がる空乏層の幅よりも広い。 In the semiconductor device according to the third embodiment, the low concentration n buried layer 24 is formed so as to cover the periphery of the high concentration n + buried layer 23, and the n buried layer 24 is in contact with the n-type impurity region 121. ing. In the semiconductor device according to the third embodiment, the width of the depletion layer that expands in the n buried layer 24 when a reverse bias voltage is applied between the p − substrate 200 and the n buried layer 24 is as described above. In the first embodiment, when a reverse bias voltage is applied between the p − substrate 200 and the n + buried layer 20, the width is larger than the width of the depletion layer spreading in the n + buried layer 20.

従って、本実施の形態３に係る半導体装置によれば、ｐ-基板２００と、ｎ型不純物領域１２１、ｎ+埋め込み層２３、及びｎ埋め込み層２４との間に逆バイアスの電圧が印加された場合、ｎ型不純物領域１２１内に拡がる空乏層と、ｎ埋め込み層２４内に拡がる空乏層とが、ｎ埋め込み層２４の曲面部において互いに繋がる。しかも、ｎ埋め込み層２４内に拡がる空乏層の幅は、ｎ+埋め込み層２０内に拡がる空乏層の幅よりも広い。その結果、上記実施の形態１に係る半導体装置よりも電界を効果的に緩和できるため、接合耐圧を高めることができる。 Therefore, in the semiconductor device according to the third embodiment, a reverse bias voltage is applied between the p − substrate 200 and the n-type impurity region 121, the n + buried layer 23, and the n buried layer 24. In this case, the depletion layer extending in the n-type impurity region 121 and the depletion layer extending in the n buried layer 24 are connected to each other at the curved surface portion of the n buried layer 24. Moreover, the width of the depletion layer extending in the n buried layer 24 is wider than the width of the depletion layer extending in the n + buried layer 20. As a result, the electric field can be more effectively relaxed than the semiconductor device according to the first embodiment, so that the junction breakdown voltage can be increased.

図１５は、上記実施の形態１に係る半導体装置におけるｐ-基板２００とｎ型不純物領域１２１及びｎ+埋め込み層２０との間の接合耐圧と、本実施の形態３に係る半導体装置におけるｐ-基板２００とｎ型不純物領域１２１及びｎ埋め込み層２４との間の接合耐圧とを比較した結果を示すグラフである。図１５によると、本実施の形態３に係る半導体装置は、上記実施の形態１に係る半導体装置よりも高い接合耐圧が得られていることが分かる。 15 shows the junction breakdown voltage between the p − substrate 200 and the n-type impurity region 121 and the n + buried layer 20 in the semiconductor device according to the first embodiment, and the p − in the semiconductor device according to the third embodiment. 4 is a graph showing a result of comparing the junction breakdown voltage between a substrate 200 and an n-type impurity region 121 and an n buried layer 24. According to FIG. 15, it can be seen that the semiconductor device according to the third embodiment has a higher junction breakdown voltage than the semiconductor device according to the first embodiment.

実施の形態４．
図１６は、従来の半導体装置に関する図６７に対応して、本発明の実施の形態４に係る半導体装置に関し、図５９に示した構造のうち高耐圧ダイオード１４が形成されている領域の構造を抜き出して詳細に示した断面図である。図１６では、説明の都合上、アノードとカソードとの形成箇所の関係が、図５９に示した関係とは逆になっている。 Embodiment 4 FIG.
FIG. 16 corresponds to FIG. 67 relating to the conventional semiconductor device, and relates to the semiconductor device according to the fourth embodiment of the present invention. The structure of the region where high breakdown voltage diode 14 is formed in the structure shown in FIG. It is sectional drawing extracted and shown in detail. In FIG. 16, for the convenience of explanation, the relationship between the locations where the anode and the cathode are formed is opposite to the relationship shown in FIG. 59.

図１６を参照して、ｐ-基板２００の上面内には、ｐ+分離１４４と、ｐ+分離１４４に繋がるｐウェル１４４ｂと、ｐウェル１４４ｂに繋がるｎ-型不純物領域１４３と、ｎ-型不純物領域１４３に繋がるｎ型不純物領域１２１とが形成されている。ｐウェル１４４ｂの上面内にはｐ+型不純物領域１４４ａが形成されており、ｎ型不純物領域１２１の上面内にはｎ+型不純物領域１４１が形成されている。高耐圧ダイオード１４はアノード電極１４５及びカソード電極１４２を備えており、アノード電極１４５はｐ+型不純物領域１４４ａに接続されており、カソード電極１４２はｎ+型不純物領域１４１に接続されている。ｐウェル１４４ｂ上には絶縁膜１１５ａを介して電極１１６ａが形成されており、アノード電極１４５は電極１１６ａにも接続されている。ｎ型不純物領域１２１上には絶縁膜１１５ｂを介して電極１１６ｂが形成されており、カソード電極１４２は電極１１６ｂにも接続されている。 Referring to FIG. 16, p - In the upper surface of the substrate 200, the p + isolation 144, a p-well 144b connected to the p + isolation 144, n leads to p-well 144b - -type impurity regions 143, n - -type An n-type impurity region 121 connected to the impurity region 143 is formed. A p + type impurity region 144 a is formed in the upper surface of the p well 144 b, and an n + type impurity region 141 is formed in the upper surface of the n type impurity region 121. The high breakdown voltage diode 14 includes an anode electrode 145 and a cathode electrode 142, the anode electrode 145 is connected to the p + -type impurity region 144 a, and the cathode electrode 142 is connected to the n + -type impurity region 141. An electrode 116a is formed on the p-well 144b via an insulating film 115a, and the anode electrode 145 is also connected to the electrode 116a. An electrode 116b is formed on the n-type impurity region 121 through an insulating film 115b, and the cathode electrode 142 is also connected to the electrode 116b.

ｎ型不純物領域（以下「ｎ埋め込み層」と称す）２６が、ｎ型不純物領域１２１の底面に接してｐ-基板２００内に形成されている。一例として、ｎ埋め込み層２６の不純物濃度のピーク値は、１０15ｃｍ-3のオーダーである。ｎ埋め込み層２６の幅Ｌ１はｎ型不純物領域１２１の幅Ｌ２よりも小さく、その結果、ｎ埋め込み層２６は、ｎ-型不純物領域１４３の側面（図１６における左側面）よりもアノード電極１４５側に突出しないように形成されている。 An n-type impurity region (hereinafter referred to as “n buried layer”) 26 is formed in p − substrate 200 in contact with the bottom surface of n-type impurity region 121. As an example, the peak value of the impurity concentration of the n buried layer 26 is on the order of 10 15 cm −3 . The width L1 of the n buried layer 26 is smaller than the width L2 of the n type impurity region 121. As a result, the n buried layer 26 is closer to the anode electrode 145 side than the side surface (left side surface in FIG. 16) of the n − type impurity region 143. It is formed so as not to protrude.

図１６に示した構造に関して、アノード電極１４５とカソード電極１４２との間に高電圧を印加した時の電界の主なピークは、ｎ型不純物領域１２１の右下端部箇所でのピークＥ０と、ｎ埋め込み層２６の右下端部箇所でのピークＥ４となる。   In the structure shown in FIG. 16, the main peak of the electric field when a high voltage is applied between the anode electrode 145 and the cathode electrode 142 is the peak E0 at the right lower end portion of the n-type impurity region 121, n It becomes a peak E4 at the right lower end portion of the buried layer 26.

図１７は、図１６に示したｎ埋め込み層２６の幅Ｌ１とｎ型不純物領域１２１の幅Ｌ２との関係（Ｌ１−Ｌ２）を横軸にとって、Ｌ１−Ｌ２と耐圧との相関を示したグラフである。図１７に示したグラフによると、Ｌ１＝Ｌ２又はＬ１＞Ｌ２の場合には従来の半導体装置（図６７参照）よりも耐圧が低下し、一方、Ｌ１＜Ｌ２の場合には従来の半導体装置よりも高い耐圧が得られることが分かる。   FIG. 17 is a graph showing the correlation between L1-L2 and breakdown voltage with the horizontal axis representing the relationship (L1-L2) between the width L1 of the n buried layer 26 and the width L2 of the n-type impurity region 121 shown in FIG. It is. According to the graph shown in FIG. 17, when L1 = L2 or L1> L2, the breakdown voltage is lower than that of the conventional semiconductor device (see FIG. 67), whereas when L1 <L2, the breakdown voltage is lower than that of the conventional semiconductor device. It can be seen that a high breakdown voltage can be obtained.

図１８の（Ａ）には、Ｌ１＞Ｌ２の条件下での、本実施の形態４に係る高耐圧ダイオード部の簡易な構造を示している。また、図１８の（Ｂ）には、図１８の（Ａ）中に矢印で示した箇所に関して、ｎ型不純物領域１２１の上面からｐ-基板２００の深さ方向に向かっての不純物濃度プロファイルを示している。 FIG. 18A shows a simple structure of the high voltage diode part according to the fourth embodiment under the condition of L1> L2. 18B shows an impurity concentration profile from the upper surface of the n-type impurity region 121 toward the depth direction of the p − substrate 200 at the position indicated by the arrow in FIG. Show.

図１９は、図１８の（Ａ）に示した構造に関して、アノード電極１４５とカソード電極１４２との間に高電圧を印加した時の電界を示すグラフである。図１９には、ｎ-型不純物領域１４３の上面における電界（Ｓｉ表面）と、ｎ型不純物領域１２１の底面とｐ-基板２００との界面における電界（ｎ／ｐ-基板接合深さ）と、ｎ埋め込み層２６の底面とｐ-基板２００との界面における電界（ｎ埋め込み／ｐ-基板接合深さ）とを示している。図１９を従来の半導体装置に関する図６８と比較すると、図１８の（Ａ）に示した構造では、従来の半導体装置よりもピークＥ０が極端に低くなっていることが分かる。しかし、図１９に示したグラフによると、ピークＥ０での電界値よりもピークＥ４での電界値のほうがはるかに大きい。従って、図１８の（Ａ）に示した構造では、電界のピークはｎ埋め込み層２６の右下端部箇所でのピークＥ４となる。 FIG. 19 is a graph showing an electric field when a high voltage is applied between the anode electrode 145 and the cathode electrode 142 with respect to the structure shown in FIG. Figure 19 is, n - a field (Si surface) in the upper surface of the impurity region 143, a bottom surface and a p-n-type impurity regions 121 - and - (substrate junction depth n / p), an electric field at the interface between the substrate 200 The electric field (n buried / p − substrate junction depth) at the interface between the bottom surface of the n buried layer 26 and the p − substrate 200 is shown. Comparing FIG. 19 with FIG. 68 relating to the conventional semiconductor device, it can be seen that in the structure shown in FIG. 18A, the peak E0 is extremely lower than that of the conventional semiconductor device. However, according to the graph shown in FIG. 19, the electric field value at the peak E4 is much larger than the electric field value at the peak E0. Therefore, in the structure shown in FIG. 18A, the peak of the electric field is a peak E4 at the right lower end portion of the n buried layer 26.

図２０は、図１８の（Ａ）に示した構造に関して、アノード電極１４５とカソード電極１４２との間に高電圧を印加した時の電位分布（等電位線）及び電流分布を示す図である。図２０によると、ピークＥ４に対応する箇所では、等電位線の曲率が大きく、しかも隣接する等電位線同士の間隔が狭くなっていることが分かる。また、図２０を従来の半導体装置に関する図６９と比較すると、図２０におけるピークＥ４部分での等電位線同士の間隔は、図６９におけるピークＥ０部分での等電位線同士の間隔よりも狭くなっていることが分かる。従って、図２０におけるピークＥ４部分での電界値は、図６９におけるピークＥ０部分での電界値よりも高くなると推測され、結果として、図１８の（Ａ）に示した構造では、従来の半導体装置に対して耐圧の向上が図られていないこととなる。   FIG. 20 is a diagram showing a potential distribution (equipotential line) and a current distribution when a high voltage is applied between the anode electrode 145 and the cathode electrode 142 with respect to the structure shown in FIG. According to FIG. 20, it can be seen that the equipotential lines have a large curvature at the location corresponding to the peak E4, and the interval between the adjacent equipotential lines is narrow. 20 is compared with FIG. 69 relating to the conventional semiconductor device, the interval between equipotential lines at the peak E4 portion in FIG. 20 is narrower than the interval between equipotential lines at the peak E0 portion in FIG. I understand that Therefore, it is estimated that the electric field value at the peak E4 portion in FIG. 20 is higher than the electric field value at the peak E0 portion in FIG. 69. As a result, in the structure shown in FIG. However, the breakdown voltage is not improved.

一方、図２１の（Ａ）には、Ｌ１＜Ｌ２の条件下での、本実施の形態４に係る高耐圧ダイオード部の簡易な構造を示している。また、図２１の（Ｂ）には、図２１の（Ａ）中に矢印で示した箇所に関して、ｎ型不純物領域１２１の上面からｐ-基板２００の深さ方向に向かっての不純物濃度プロファイルを示している。 On the other hand, FIG. 21A shows a simple structure of the high voltage diode part according to the fourth embodiment under the condition of L1 <L2. FIG. 21B shows an impurity concentration profile from the upper surface of the n-type impurity region 121 in the depth direction of the p − substrate 200 at the location indicated by the arrow in FIG. Show.

図２２は、図２１の（Ａ）に示した構造に関して、アノード電極１４５とカソード電極１４２との間に高電圧を印加した時の電界を示すグラフである。図２２には、図１９と同様に、Ｓｉ表面での電界と、ｎ／ｐ-基板接合深さでの電界と、ｎ埋め込み／ｐ-基板接合深さでの電界とを示している。図２２を図６８と比較すると、図２１の（Ａ）に示した構造では、従来の半導体装置よりもピークＥ０がわずかに低くなっていることが分かる。また、図２２に示したグラフから明らかなように、ピークＥ４での電界値はピークＥ０での電界値にほぼ等しい。 FIG. 22 is a graph showing an electric field when a high voltage is applied between the anode electrode 145 and the cathode electrode 142 with respect to the structure shown in FIG. FIG. 22 shows the electric field at the Si surface, the electric field at the n / p − substrate junction depth, and the electric field at the n buried / p − substrate junction depth, as in FIG. Comparing FIG. 22 with FIG. 68, it can be seen that the peak E0 is slightly lower in the structure shown in FIG. 21A than in the conventional semiconductor device. Further, as apparent from the graph shown in FIG. 22, the electric field value at the peak E4 is substantially equal to the electric field value at the peak E0.

図２３は、図２１の（Ａ）に示した構造に関して、アノード電極１４５とカソード電極１４２との間に高電圧を印加した時の電位分布（等電位線）及び電流分布を示す図である。図２３と図６９とを比較すると、図２１の（Ａ）に示した構造では、従来の半導体装置に比べて、ピークＥ０部分での等電位線の曲率が非常に小さくなっていることが分かる。これにより、ピークＥ０部分での電界値が小さくなることが推測される。また、図２３と図２０とを比較すると、図２１の（Ａ）に示した構造では、図１８の（Ａ）に示した構造に比べて、ピークＥ４部分での等電位線の曲率が非常に小さくなっていることが分かる。これにより、ピークＥ４部分での電界値が小さくなることが推測される。   FIG. 23 is a diagram showing a potential distribution (equipotential line) and a current distribution when a high voltage is applied between the anode electrode 145 and the cathode electrode 142 with respect to the structure shown in FIG. Comparing FIG. 23 with FIG. 69, it can be seen that in the structure shown in FIG. 21A, the curvature of the equipotential line at the peak E0 portion is much smaller than that of the conventional semiconductor device. . Thereby, it is estimated that the electric field value in the peak E0 portion becomes small. Further, when FIG. 23 is compared with FIG. 20, the curvature of the equipotential line at the peak E4 portion is much higher in the structure shown in FIG. 21A than in the structure shown in FIG. It can be seen that it is getting smaller. Thereby, it is estimated that the electric field value in the peak E4 portion becomes small.

このように本実施の形態４に係る半導体装置（図２１の（Ａ）に示した構造）によれば、図２３に示したピークＥ０部分及びピークＥ４部分における電界値が、図６９に示したピークＥ０部分における電界値よりも小さくなる。その結果、臨界電界強度に至るアノード−カソード間電圧を、従来の半導体装置よりも高めることができ、半導体装置の高耐圧化を図ることができる。   As described above, according to the semiconductor device according to the fourth embodiment (the structure shown in FIG. 21A), the electric field values in the peak E0 portion and the peak E4 portion shown in FIG. 23 are shown in FIG. It becomes smaller than the electric field value in the peak E0 portion. As a result, the anode-cathode voltage reaching the critical electric field strength can be increased as compared with the conventional semiconductor device, and the breakdown voltage of the semiconductor device can be increased.

なお、以上の説明では、高耐圧ダイオードを例にとり本実施の形態４に係る発明について説明したが、本実施の形態４に係る発明は、高耐圧ダイオードに限らず、ｎチャネル高耐圧ＭＯＳＦＥＴ、ｐチャネル高耐圧ＭＯＳＦＥＴ、ｎチャネルＩＧＢＴ、又はｐチャネルＩＧＢＴにも適用することが可能である。   In the above description, the invention according to the fourth embodiment has been described by taking a high voltage diode as an example. However, the invention according to the fourth embodiment is not limited to the high voltage diode, but an n-channel high voltage MOSFET, p The present invention can also be applied to a channel high voltage MOSFET, n channel IGBT, or p channel IGBT.

また、本実施の形態４に係る発明は、上記実施の形態１〜３に係る発明と組み合わせて適用することも可能である。例えば上記実施の形態１に係る発明と組み合わせる場合は、図１に示したｎ+埋め込み層２０又は図６に示したｎ埋め込み層２１と、図１６に示したｎ埋め込み層２６とが、ｎ型不純物領域１２１の底面において互いに接続されることとなる。 The invention according to the fourth embodiment can be applied in combination with the inventions according to the first to third embodiments. For example, when combined with the invention according to the first embodiment, the n + buried layer 20 shown in FIG. 1 or the n buried layer 21 shown in FIG. 6 and the n buried layer 26 shown in FIG. The impurity regions 121 are connected to each other on the bottom surface.

実施の形態５．
図２４は、図１６に対応して、本発明の実施の形態５に係る半導体装置の構造を示す断面図である。図１６に示した構造を基礎として、ｎ埋め込み層２６よりも不純物濃度が高いｎ+型不純物領域（以下「ｎ+埋め込み層」と称す）２７が、ｎ埋め込み層２６内に形成されている。一例として、ｎ+埋め込み層２７の不純物濃度のピーク値は、１０18ｃｍ-3のオーダーである。ｎ+埋め込み層２７の幅Ｌ３はｎ埋め込み層２６の幅Ｌ１よりも小さく、その結果、ｎ+埋め込み層２７は、ｎ埋め込み層２６の側面（図２４における右側面）よりもアノード電極１４５側に突出しないように形成されている。 Embodiment 5 FIG.
FIG. 24 is a cross-sectional view corresponding to FIG. 16, showing the structure of the semiconductor device according to the fifth embodiment of the present invention. Based on the structure shown in FIG. 16, an n + type impurity region (hereinafter referred to as “n + buried layer”) 27 having an impurity concentration higher than that of the n buried layer 26 is formed in the n buried layer 26. As an example, the peak value of the impurity concentration of the n + buried layer 27 is on the order of 10 18 cm −3 . width L3 of the n + buried layer 27 is smaller than the width L1 of the n-buried layer 26, as a result, the n + buried layer 27, the anode electrode 145 side than the side surface of the n-buried layer 26 (the right side in FIG. 24) It is formed so as not to protrude.

図２５は、図２４に示したｎ埋め込み層２６の幅Ｌ１とｎ+埋め込み層２７の幅Ｌ３との関係（Ｌ３−Ｌ１）を横軸にとって、Ｌ３−Ｌ１と耐圧との相関を示したグラフである。図２５に示したグラフによると、Ｌ３＜Ｌ１の場合には高い耐圧が確保されているが、Ｌ３が大きくなってＬ３−Ｌ１の値が大きくなるにつれて、耐圧が急激に低下することが分かる。 FIG. 25 is a graph showing the correlation between L3-L1 and withstand voltage with the horizontal axis representing the relationship (L3-L1) between the width L1 of the n buried layer 26 and the width L3 of the n + buried layer 27 shown in FIG. It is. According to the graph shown in FIG. 25, a high breakdown voltage is secured when L3 <L1, but it can be seen that the breakdown voltage sharply decreases as L3 increases and the value of L3-L1 increases.

図２６は、Ｌ３＝Ｌ１の場合の耐圧波形と、Ｌ３＜Ｌ１の場合の耐圧波形とを比較した結果を示すグラフである。図２６に示したグラフからも明らかなように、Ｌ３＜Ｌ１とした場合のほうが、Ｌ３＝Ｌ１の場合よりも耐圧が高い。   FIG. 26 is a graph showing a result of comparing the breakdown voltage waveform when L3 = L1 and the breakdown voltage waveform when L3 <L1. As is apparent from the graph shown in FIG. 26, the breakdown voltage is higher when L3 <L1 than when L3 = L1.

図２７の（Ａ）には、Ｌ３＝Ｌ１の条件下での、本実施の形態５に係る高耐圧ダイオード部の簡易な構造を示している。また、図２７の（Ｂ）には、図２７の（Ａ）中に矢印で示した箇所に関して、ｎ型不純物領域１２１の上面からｐ-基板２００の深さ方向に向かっての不純物濃度プロファイルを示している。 FIG. 27A shows a simple structure of the high voltage diode part according to the fifth embodiment under the condition of L3 = L1. FIG. 27B shows an impurity concentration profile from the upper surface of the n-type impurity region 121 in the depth direction of the p − substrate 200 at the position indicated by the arrow in FIG. Show.

図２８は、図２７の（Ａ）に示した構造に関して、アノード電極１４５とカソード電極１４２との間に高電圧を印加した時の電界を示すグラフである。図２８には、図１９と同様に、Ｓｉ表面での電界と、ｎ／ｐ-基板接合深さでの電界と、ｎ埋め込み／ｐ-基板接合深さでの電界とを示している。図２８を従来の半導体装置に関する図６８と比較すると、図２７の（Ａ）に示した構造では、従来の半導体装置よりもピークＥ０がわずかに低くなっていることが分かる。しかし、図２８に示したグラフによると、ピークＥ０での電界値よりもピークＥ４での電界値のほうが大きい。従って、図２７の（Ａ）に示した構造では、電界のピークはｎ埋め込み層２６の右下端部箇所でのピークＥ４となる。 FIG. 28 is a graph showing an electric field when a high voltage is applied between the anode electrode 145 and the cathode electrode 142 with respect to the structure shown in FIG. FIG. 28 shows the electric field at the Si surface, the electric field at the n / p − substrate junction depth, and the electric field at the n buried / p − substrate junction depth, as in FIG. Comparison of FIG. 28 with FIG. 68 relating to the conventional semiconductor device shows that the peak E0 is slightly lower in the structure shown in FIG. 27A than in the conventional semiconductor device. However, according to the graph shown in FIG. 28, the electric field value at the peak E4 is larger than the electric field value at the peak E0. Therefore, in the structure shown in FIG. 27A, the peak of the electric field is a peak E4 at the right lower end portion of the n buried layer 26.

図２９は、図２７の（Ａ）に示した構造に関して、アノード電極１４５とカソード電極１４２との間に高電圧を印加した時の電位分布（等電位線）及び電流分布を示す図である。図２９によると、ピークＥ４に対応する箇所では、等電位線の曲率が大きく、しかも隣接する等電位線同士の間隔が狭くなっていることが分かる。また、図２９を従来の半導体装置に関する図６９と比較すると、図２９におけるピークＥ４部分での等電位線同士の間隔は、図６９におけるピークＥ０部分での等電位線同士の間隔よりも狭くなっていることが分かる。従って、図２９におけるピークＥ４部分での電界値は、図６９におけるピークＥ０部分での電界値よりも高くなると推測され、結果として、図２７の（Ａ）に示した構造では、従来の半導体装置に対して耐圧の向上が図られていないこととなる。   FIG. 29 is a diagram showing a potential distribution (equipotential line) and a current distribution when a high voltage is applied between the anode electrode 145 and the cathode electrode 142 with respect to the structure shown in FIG. According to FIG. 29, it can be seen that the curvature of the equipotential lines is large and the interval between the adjacent equipotential lines is narrow at the location corresponding to the peak E4. 29 is compared with FIG. 69 relating to the conventional semiconductor device, the interval between equipotential lines at the peak E4 portion in FIG. 29 is narrower than the interval between equipotential lines at the peak E0 portion in FIG. I understand that Therefore, it is estimated that the electric field value at the peak E4 portion in FIG. 29 is higher than the electric field value at the peak E0 portion in FIG. 69. As a result, the structure shown in FIG. However, the breakdown voltage is not improved.

一方、図３０の（Ａ）には、Ｌ３＜Ｌ１の条件下での、本実施の形態５に係る高耐圧ダイオード部の簡易な構造を示している。また、図３０の（Ｂ）には、図３０の（Ａ）中に矢印で示した箇所に関して、ｎ型不純物領域１２１の上面からｐ-基板２００の深さ方向に向かっての不純物濃度プロファイルを示している。 On the other hand, FIG. 30A shows a simple structure of the high voltage diode part according to the fifth embodiment under the condition of L3 <L1. 30B shows an impurity concentration profile from the upper surface of the n-type impurity region 121 in the depth direction of the p − substrate 200 at the position indicated by the arrow in FIG. Show.

図３１は、図３０の（Ａ）に示した構造に関して、アノード電極１４５とカソード電極１４２との間に高電圧を印加した時の電界を示すグラフである。図３１には、図２８と同様に、Ｓｉ表面での電界と、ｎ／ｐ-基板接合深さでの電界と、ｎ埋め込み／ｐ-基板接合深さでの電界とを示している。図３１を図６８と比較すると、図３０の（Ａ）に示した構造では、従来の半導体装置よりもピークＥ０がわずかに低くなっていることが分かる。また、図３１を図２８と比較すると、図３１におけるピークＥ４での電界値は、図２８におけるピークＥ４での電界値よりも低くなっていることが分かる。また、図３１に示したグラフにおいては、ピークＥ４での電界値はピークＥ０での電界値にほぼ等しい。 FIG. 31 is a graph showing an electric field when a high voltage is applied between the anode electrode 145 and the cathode electrode 142 with respect to the structure shown in FIG. FIG. 31 shows the electric field at the Si surface, the electric field at the n / p − substrate junction depth, and the electric field at the n buried / p − substrate junction depth, as in FIG. Comparing FIG. 31 with FIG. 68, it can be seen that the peak E0 is slightly lower in the structure shown in FIG. 30A than in the conventional semiconductor device. Further, comparing FIG. 31 with FIG. 28, it can be seen that the electric field value at the peak E4 in FIG. 31 is lower than the electric field value at the peak E4 in FIG. In the graph shown in FIG. 31, the electric field value at peak E4 is substantially equal to the electric field value at peak E0.

図３２は、図３０の（Ａ）に示した構造に関して、アノード電極１４５とカソード電極１４２との間に高電圧を印加した時の電位分布（等電位線）及び電流分布を示す図である。図３２と図６９とを比較すると、図３０の（Ａ）に示した構造では、従来の半導体装置に比べて、ピークＥ０部分での等電位線の曲率が大幅に小さくなっていることが分かる。これにより、ピークＥ０部分での電界値が小さくなることが推測される。また、図３２と図２９とを比較すると、図３０の（Ａ）に示した構造では、図２７の（Ａ）に示した構造に比べて、ピークＥ４部分での等電位線の曲率が大幅に小さくなっていることが分かる。これにより、ピークＥ４部分での電界値が小さくなることが推測される。   FIG. 32 is a diagram showing a potential distribution (equipotential line) and a current distribution when a high voltage is applied between the anode electrode 145 and the cathode electrode 142 with respect to the structure shown in FIG. Comparing FIG. 32 with FIG. 69, it can be seen that in the structure shown in FIG. 30A, the curvature of the equipotential line at the peak E0 portion is significantly smaller than that of the conventional semiconductor device. . Thereby, it is estimated that the electric field value in the peak E0 portion becomes small. Further, comparing FIG. 32 with FIG. 29, the structure shown in FIG. 30A has a greater curvature of the equipotential line at the peak E4 portion than the structure shown in FIG. It can be seen that it is getting smaller. Thereby, it is estimated that the electric field value in the peak E4 portion becomes small.

このように本実施の形態５に係る半導体装置（図３０の（Ａ）に示した構造）によれば、図３２に示したピークＥ０部分及びピークＥ４部分における電界値が、図６９に示したピークＥ０部分における電界値よりも小さくなる。その結果、臨界電界強度に至るアノード−カソード間電圧を、従来の半導体装置よりも高めることができ、半導体装置の高耐圧化を図ることができる。   As described above, according to the semiconductor device according to the fifth embodiment (structure shown in FIG. 30A), the electric field values in the peak E0 portion and the peak E4 portion shown in FIG. 32 are shown in FIG. It becomes smaller than the electric field value in the peak E0 portion. As a result, the anode-cathode voltage reaching the critical electric field strength can be increased as compared with the conventional semiconductor device, and the breakdown voltage of the semiconductor device can be increased.

また、Ｌ３＜Ｌ１の条件を満たすように、ｎ埋め込み層２６の内部にｎ+埋め込み層２７が形成されている。従って、ｐ-基板２００と、ｎ型不純物領域１２１、ｎ+埋め込み層２７、及びｎ埋め込み層２６との間に逆バイアスの電圧が印加された場合、ｎ型不純物領域１２１内に拡がる空乏層と、ｎ埋め込み層２６内に拡がる空乏層とが、ｎ埋め込み層２６の曲面部において互いに繋がる。しかも、ｎ埋め込み層２６内に拡がる空乏層の幅は、Ｌ３＝Ｌ１とした場合にｎ+埋め込み層２７内に拡がる空乏層の幅よりも広い。その結果、Ｌ３＝Ｌ１とした場合よりも電界を効果的に緩和できるため、接合耐圧を高めることができる。 Further, an n + buried layer 27 is formed inside the n buried layer 26 so as to satisfy the condition of L3 <L1. Therefore, when a reverse bias voltage is applied between the p − substrate 200 and the n-type impurity region 121, the n + buried layer 27, and the n buried layer 26, a depletion layer extending in the n-type impurity region 121 is obtained. The depletion layer extending in the n buried layer 26 is connected to each other at the curved surface portion of the n buried layer 26. Moreover, the width of the depletion layer extending into the n buried layer 26 is wider than the width of the depletion layer extending into the n + buried layer 27 when L3 = L1. As a result, the electric field can be relaxed more effectively than when L3 = L1, so that the junction breakdown voltage can be increased.

さらに、本実施の形態５に係る半導体装置では、ｎ埋め込み層２６内にｎ+埋め込み層２７が形成されている。そのため、ｎ+埋め込み層２７が形成されていない上記実施の形態４に係る半導体装置と比較すると、ｐ-基板２００と、ｎ型不純物領域１２１、ｎ埋め込み層２６、及びｎ+埋め込み層２７と、ｐウェル１３１とから成るｐｎｐ構造に起因する寄生ｐｎｐバイポーラトランジスタのベース抵抗が低減される。従って、回生期間に高圧側浮遊オフセット電圧ＶＳの負変動が生じた場合であっても、寄生ｐｎｐバイポーラトランジスタの動作が抑制される。その結果、ｐ-基板２００と、ｎ型不純物領域１２１、ｎ埋め込み層２６、及びｎ+埋め込み層２７と、ｐウェル１３１と、ｎ+型ソース領域１３３とから成るｐｎｐｎ構造に起因する寄生サイリスタの動作開始電圧の絶対値を、上記実施の形態４に係る半導体装置よりも高めることができ、ひいてはＣＭＯＳ１２のラッチアップ破壊耐量を高めることもできる。 Furthermore, in the semiconductor device according to the fifth embodiment, an n + buried layer 27 is formed in the n buried layer 26. Therefore, compared with the semiconductor device according to the fourth embodiment in which the n + buried layer 27 is not formed, the p − substrate 200, the n-type impurity region 121, the n buried layer 26, and the n + buried layer 27, The base resistance of the parasitic pnp bipolar transistor due to the pnp structure including the p well 131 is reduced. Therefore, even when a negative fluctuation of the high-voltage side floating offset voltage VS occurs during the regeneration period, the operation of the parasitic pnp bipolar transistor is suppressed. As a result, the parasitic thyristor caused by the pnpn structure including the p − substrate 200, the n-type impurity region 121, the n buried layer 26, the n + buried layer 27, the p well 131, and the n + type source region 133. The absolute value of the operation start voltage can be increased as compared with the semiconductor device according to the fourth embodiment, and as a result, the latch-up breakdown resistance of the CMOS 12 can be increased.

なお、以上の説明では、高耐圧ダイオードを例にとり本実施の形態５に係る発明について説明したが、本実施の形態５に係る発明は、高耐圧ダイオードに限らず、ｎチャネル高耐圧ＭＯＳＦＥＴ、ｐチャネル高耐圧ＭＯＳＦＥＴ、ｎチャネルＩＧＢＴ、又はｐチャネルＩＧＢＴにも適用することが可能である。   In the above description, the invention according to the fifth embodiment has been described by taking a high voltage diode as an example. However, the invention according to the fifth embodiment is not limited to the high voltage diode, but an n-channel high voltage MOSFET, p The present invention can also be applied to a channel high voltage MOSFET, n channel IGBT, or p channel IGBT.

また、本実施の形態５に係る発明は、上記実施の形態１〜３に係る発明と組み合わせて適用することも可能である。例えば上記実施の形態１に係る発明と組み合わせる場合は、図１に示したｎ+埋め込み層２０又は図６に示したｎ埋め込み層２１と、図２４に示したｎ埋め込み層２６とが、ｎ型不純物領域１２１の底面において互いに接続されることとなる。 The invention according to the fifth embodiment can also be applied in combination with the inventions according to the first to third embodiments. For example, when combined with the invention according to the first embodiment, the n + buried layer 20 shown in FIG. 1 or the n buried layer 21 shown in FIG. 6 and the n buried layer 26 shown in FIG. The impurity regions 121 are connected to each other on the bottom surface.

実施の形態６．
図３３は、従来の半導体装置に関する図７０に対応して、本発明の実施の形態６に係る半導体装置に関し、図５８に示した構造のうち高耐圧ＭＯＳ１１が形成されている領域の構造を抜き出して示した断面図である。図３３では、説明の都合上、ドレイン領域１１８とソース領域１１２との形成箇所の関係が、図５８に示した関係とは逆になっている。 Embodiment 6 FIG.
FIG. 33 corresponds to FIG. 70 relating to the conventional semiconductor device, and relates to the semiconductor device according to the sixth embodiment of the present invention, in which the structure of the region where high breakdown voltage MOS 11 is formed is extracted from the structure shown in FIG. It is sectional drawing shown. In FIG. 33, for convenience of explanation, the relationship between the formation positions of the drain region 118 and the source region 112 is opposite to the relationship shown in FIG.

ｐ-基板２００の上面内には、ｎ型不純物領域１１７とｎ型不純物領域１２１とが互いに離間して形成されており、分割リサーフ構造を形成している。ｎ型不純物領域１１７の上面内には、高耐圧ＭＯＳ１１のドレイン電極１１９に接するように、ｎ+型ドレイン領域１１８が形成されている。ｎ型不純物領域１２１の上面内には、ＣＭＯＳ１２を構成するｐＭＯＳＦＥＴのソース電極（以下「ＶＢ電極」と称す）１２８に接するように、ｎ+型不純物領域１２７が形成されている。図１に示したように、ＶＢ電極１２８はＶＢ端子に接続されている。 In the upper surface of the p − substrate 200, an n-type impurity region 117 and an n-type impurity region 121 are formed to be separated from each other, thereby forming a split resurf structure. An n + -type drain region 118 is formed in the upper surface of the n-type impurity region 117 so as to be in contact with the drain electrode 119 of the high voltage MOS 11. An n + -type impurity region 127 is formed in the upper surface of the n-type impurity region 121 so as to be in contact with the source electrode (hereinafter referred to as “VB electrode”) 128 of the pMOSFET constituting the CMOS 12. As shown in FIG. 1, the VB electrode 128 is connected to the VB terminal.

ｎ型不純物領域（以下「ｎ埋め込み層」と称す）２９が、ｎ型不純物領域１２１の底面に接してｐ-基板２００内に形成されている。一例として、ｎ埋め込み層２９の不純物濃度のピーク値は、１０15ｃｍ-3のオーダーである。図３３において、ｎ埋め込み層２９の幅をＬ４とし、ｎ型不純物領域１２１の左側面からｎ型不純物領域１１７の左側面までの寸法をＬ５とすると、Ｌ４＜Ｌ５の条件を満たすように、ｎ埋め込み層２９の幅が設定される。その結果、ｎ埋め込み層２９はｎ型不純物領域１１７に接触しない。但し、幅Ｌ４が大きくなってｎ埋め込み層２９がｎ型不純物領域１１７に近付くにつれて、ＶＢ電極１２８とドレイン電極１１９との間の耐圧（分割ｎウェル間耐圧）が低くなる。従って、設計仕様で定められる所望のＶＢ−ドレイン間耐圧（本実施の形態６では一例として１５Ｖ程度以上とする）を確保できるように、ｎ埋め込み層２９とｎ型不純物領域１１７との間隔を決定する必要がある。 An n-type impurity region (hereinafter referred to as “n buried layer”) 29 is formed in p − substrate 200 in contact with the bottom surface of n-type impurity region 121. As an example, the peak value of the impurity concentration of the n buried layer 29 is on the order of 10 15 cm −3 . In FIG. 33, when the width of the n buried layer 29 is L4 and the dimension from the left side surface of the n-type impurity region 121 to the left side surface of the n-type impurity region 117 is L5, n The width of the buried layer 29 is set. As a result, the n buried layer 29 does not contact the n-type impurity region 117. However, the breakdown voltage (breakdown voltage between divided n wells) between the VB electrode 128 and the drain electrode 119 decreases as the width L4 increases and the n buried layer 29 approaches the n-type impurity region 117. Accordingly, the interval between the n buried layer 29 and the n-type impurity region 117 is determined so as to ensure a desired VB-drain breakdown voltage defined in the design specifications (in the sixth embodiment, about 15 V or more as an example). There is a need to.

図３３に示した構造に関して、ＶＢ電極１２８とドレイン電極１１９との間に１５Ｖ程度の電圧を印加し、ゲート電極１１６ａに繋がる電極１１６ａａとソース電極１１４とを短絡して、ＶＢ電極１２８とソース電極１１４との間（ＶＢ−ソース間）に高電圧を印加した時の電界の主なピークは、ｐ-基板２００におけるピークＥ２と、ｎ型不純物領域１２１の右下端部箇所でのピークＥ１と、ｎ型不純物領域１１７の右下端部箇所でのピークＥ３と、ｎ埋め込み層２９の右下端部箇所でのピークＥ５となる。 33, a voltage of about 15 V is applied between the VB electrode 128 and the drain electrode 119, the electrode 116aa and the source electrode 114 connected to the gate electrode 116a are short-circuited, and the VB electrode 128 and the source electrode are connected. The main peaks of the electric field when a high voltage is applied between the P - substrate 200 and the peak E1 at the right lower end portion of the n-type impurity region 121 are as follows. A peak E3 at the right lower end portion of the n-type impurity region 117 and a peak E5 at the right lower end portion of the n buried layer 29 are obtained.

図３４は、図３３に示した幅Ｌ４と寸法Ｌ５との関係（Ｌ４−Ｌ５）を横軸にとって、Ｌ４−Ｌ５とＶＢ−ソース間耐圧との相関を示したグラフである。図３４に示したグラフによると、Ｌ４−Ｌ５の値をゼロより小さくすることで、つまりＬ４＜Ｌ５とすることで、従来の半導体装置よりもＶＢ−ソース間耐圧が高まることが分かる。また、Ｌ４−Ｌ５の値が大きくなるに従ってＶＢ−ソース間耐圧も上昇することが分かる。但し、Ｌ４−Ｌ５の値が大きくなりすぎると、１５Ｖ程度の低いＶＢ電位を印加した場合でも、ｎ型不純物領域１２１から拡がる空乏層とｎ型不純物領域１１７から拡がる空乏層とが互いに繋がってしまい、ＶＢ−ドレイン間耐圧が１５Ｖ程度に満たなくなる。そのため、その範囲（図３４に示した破線よりも右側の範囲）でのデータはプロットしていない。   FIG. 34 is a graph showing the correlation between L4-L5 and VB-source breakdown voltage with the horizontal axis representing the relationship between width L4 and dimension L5 shown in FIG. 33 (L4-L5). According to the graph shown in FIG. 34, it can be seen that by reducing the value of L4-L5 from zero, that is, by setting L4 <L5, the breakdown voltage between the VB and the source is higher than that of the conventional semiconductor device. It can also be seen that the VB-source breakdown voltage increases as the value of L4-L5 increases. However, if the value of L4-L5 is too large, even when a low VB potential of about 15 V is applied, the depletion layer extending from the n-type impurity region 121 and the depletion layer extending from the n-type impurity region 117 are connected to each other. , The breakdown voltage between VB and drain is less than about 15V. Therefore, data in that range (a range on the right side of the broken line shown in FIG. 34) is not plotted.

図３５の（Ａ）には、Ｌ４＜Ｌ５の条件下、かつＶＢ−ドレイン間耐圧が１５Ｖ程度以上の条件下での、本実施の形態６に係る高耐圧ＭＯＳ部の簡易な構造を示している。また、図３５の（Ｂ）には、図３５の（Ａ）中に矢印で示した箇所に関して、ｎ型不純物領域１２１の上面からｐ-基板２００の深さ方向に向かっての不純物濃度プロファイルを示している。 FIG. 35A shows a simple structure of the high breakdown voltage MOS section according to the sixth embodiment under the condition of L4 <L5 and the breakdown voltage between VB and drain is about 15V or more. Yes. FIG. 35B shows an impurity concentration profile from the upper surface of the n-type impurity region 121 in the depth direction of the p − substrate 200 at the location indicated by the arrow in FIG. Show.

図３６は、図３５の（Ａ）に示した構造に関して、ＶＢ電極１２８とドレイン電極１１９との間に１５Ｖ程度の電圧を印加し、ゲート電極１１６ａに繋がる電極１１６ａａとソース電極１１４とを短絡して、ＶＢ電極１２８とソース電極１１４との間に高電圧を印加した時の電界を示すグラフである。図３６には、ｐ-基板２００の上面における電界（Ｓｉ表面）と、ｎ型不純物領域１２１，１１７とｐ-基板２００との界面における電界（ｎ／ｐ-基板接合深さ）と、ｎ埋め込み層２９とｐ-基板２００との界面における電界（ｎ埋め込み／ｐ-基板接合深さ）とを示している。図３６と図７１とを参照すると、図３５の（Ａ）に示した構造では、従来の半導体装置と比較して、ピークＥ１，Ｅ２が大幅に低くなり、ピークＥ３がわずかに低くなっていることが分かる。また、図３６に示したグラフから明らかなように、ピークＥ５での電界値は、ピークＥ３での電界値にほぼ等しい。図３６におけるピークＥ３，Ｅ５での電界値は、図７１におけるピークＥ２での電界値よりも低い。 36, in the structure shown in FIG. 35A, a voltage of about 15 V is applied between the VB electrode 128 and the drain electrode 119 to short-circuit the electrode 116aa and the source electrode 114 connected to the gate electrode 116a. The graph shows the electric field when a high voltage is applied between the VB electrode 128 and the source electrode 114. FIG 36, p - a field (Si surface) in the upper surface of the substrate 200, n-type impurity regions 121,117 and p - an electric field at the interface between the substrate 200 - and (n / p substrate junction depth), buried n The electric field (n buried / p − substrate junction depth) at the interface between the layer 29 and the p − substrate 200 is shown. Referring to FIGS. 36 and 71, in the structure shown in FIG. 35A, the peaks E1 and E2 are significantly lower and the peak E3 is slightly lower than the conventional semiconductor device. I understand that. As is clear from the graph shown in FIG. 36, the electric field value at the peak E5 is substantially equal to the electric field value at the peak E3. The electric field value at peaks E3 and E5 in FIG. 36 is lower than the electric field value at peak E2 in FIG.

図３７は、図３５の（Ａ）に示した構造に関して、ＶＢ電極１２８とソース電極１１４との間に高電圧を印加した時の電位分布（等電位線）及び電流分布を示す図である。図３７と図７２とを比較すると、図３５の（Ａ）に示した構造では、ｎ埋め込み層２９が追加して形成されていることに起因して、従来の半導体装置に比べてピークＥ１部分での等電位線の曲率が大幅に小さくなっていることが分かる。その結果、ピークＥ１部分において互いに隣接する等電位線同士の間隔が拡がり、ピークＥ１部分での電界値が小さくなる。また、ピークＥ１部分での等電位線の曲率が小さくなることにより、ピークＥ２部分において互いに隣接する等電位線同士の間隔が拡がり、その結果、ピークＥ２部分での電界値が小さくなる。さらに、ピークＥ２部分で等電位線同士の間隔が拡がることにより、ピークＥ３部分での等電位線の曲率も小さくなる。そのため、ピークＥ３部分においても互いに隣接する等電位線同士の間隔が拡がり、ピークＥ３部分での電界値も小さくなる。   FIG. 37 is a diagram showing a potential distribution (equipotential line) and a current distribution when a high voltage is applied between the VB electrode 128 and the source electrode 114 with respect to the structure shown in FIG. Comparing FIG. 37 and FIG. 72, in the structure shown in FIG. 35A, the peak E1 portion is compared with the conventional semiconductor device due to the additional formation of the n buried layer 29. It can be seen that the curvature of the equipotential line is significantly reduced. As a result, the interval between equipotential lines adjacent to each other in the peak E1 portion is expanded, and the electric field value in the peak E1 portion is reduced. Further, since the curvature of the equipotential line at the peak E1 portion is reduced, the interval between the equipotential lines adjacent to each other at the peak E2 portion is expanded, and as a result, the electric field value at the peak E2 portion is reduced. Furthermore, since the interval between equipotential lines is widened at the peak E2 portion, the curvature of the equipotential lines at the peak E3 portion is also reduced. Therefore, the interval between equipotential lines adjacent to each other also increases in the peak E3 portion, and the electric field value in the peak E3 portion also decreases.

このように本実施の形態６に係る半導体装置によれば、図３６に示したピークＥ３，Ｅ５における電界値が、図７１に示したピークＥ２，Ｅ３における電界値よりも小さくなる。その結果、臨界電界強度に至るＶＢ−ソース間電圧を、従来の半導体装置よりも高めることができ、半導体装置の高耐圧化を図ることができる。   As described above, according to the semiconductor device of the sixth embodiment, the electric field values at the peaks E3 and E5 shown in FIG. 36 are smaller than the electric field values at the peaks E2 and E3 shown in FIG. As a result, the VB-source voltage that reaches the critical electric field strength can be increased as compared with the conventional semiconductor device, and the breakdown voltage of the semiconductor device can be increased.

なお、以上の説明では、ｎチャネル高耐圧ＭＯＳＦＥＴを例にとり本実施の形態６に係る発明について説明したが、本実施の形態６に係る発明は、ｎチャネル高耐圧ＭＯＳＦＥＴに限らず、ｐチャネル高耐圧ＭＯＳＦＥＴ、ｎチャネルＩＧＢＴ、又はｐチャネルＩＧＢＴにも適用することが可能である。   In the above description, the invention according to the sixth embodiment has been described by taking the n-channel high breakdown voltage MOSFET as an example. However, the invention according to the sixth embodiment is not limited to the n-channel high breakdown voltage MOSFET, but the p-channel high breakdown voltage MOSFET. The present invention can also be applied to a withstand voltage MOSFET, an n-channel IGBT, or a p-channel IGBT.

また、本実施の形態６に係る発明は、上記実施の形態１〜３に係る発明と組み合わせて適用することも可能である。例えば上記実施の形態１に係る発明と組み合わせる場合は、図１に示したｎ+埋め込み層２０又は図６に示したｎ埋め込み層２１と、図３３に示したｎ埋め込み層２９とが、ｎ型不純物領域１２１の底面において互いに接続されることとなる。 Further, the invention according to the sixth embodiment can be applied in combination with the inventions according to the first to third embodiments. For example, when combined with the invention according to the first embodiment, the n + buried layer 20 shown in FIG. 1 or the n buried layer 21 shown in FIG. 6 and the n buried layer 29 shown in FIG. The impurity regions 121 are connected to each other on the bottom surface.

実施の形態７．
図３８は、図３３に対応して、本発明の実施の形態７に係る半導体装置の構造を示す断面図である。図３３に示した構造を基礎として、ｎ埋め込み層２９よりも不純物濃度が高いｎ+型不純物領域（以下「ｎ+埋め込み層」と称す）３０が、ｎ埋め込み層２９内に形成されている。一例として、ｎ+埋め込み層３０の不純物濃度のピーク値は、１０18ｃｍ-3のオーダーである。ｎ+埋め込み層３０の幅Ｌ６は、ｎ埋め込み層２９の幅Ｌ４及びｎ型不純物領域１２１の幅Ｌ７よりも小さい。つまり、ｎ+埋め込み層３０は、ｎ埋め込み層２９の側面（図３８における右側面）及びｎ型不純物領域１２１の側面（図３８における右側面）よりもｎ型不純物領域１１７側に突出しないように形成されている。 Embodiment 7 FIG.
FIG. 38 is a cross-sectional view corresponding to FIG. 33, showing the structure of the semiconductor device according to the seventh embodiment of the present invention. Based on the structure shown in FIG. 33, an n + -type impurity region (hereinafter referred to as “n + buried layer”) 30 having an impurity concentration higher than that of the n buried layer 29 is formed in the n buried layer 29. As an example, the peak value of the impurity concentration of the n + buried layer 30 is on the order of 10 18 cm −3 . The width L 6 of the n + buried layer 30 is smaller than the width L 4 of the n buried layer 29 and the width L 7 of the n-type impurity region 121. That is, the n + buried layer 30 does not protrude to the n-type impurity region 117 side from the side surface (right side surface in FIG. 38) of the n buried layer 29 and the side surface of n-type impurity region 121 (right side surface in FIG. 38). Is formed.

図３９は、図３８に示したｎ+埋め込み層３０の幅Ｌ６とｎ埋め込み層２９の幅Ｌ４との関係（Ｌ６−Ｌ４）を横軸にとって、Ｌ６−Ｌ４と耐圧との相関を示したグラフである。図３９に示したグラフによると、Ｌ６＜Ｌ４の場合には高い耐圧が確保されているが、Ｌ６が大きくなってＬ６−Ｌ４の値が大きくなるにつれて、耐圧が急激に低下することが分かる。 FIG. 39 is a graph showing the correlation between L6-L4 and breakdown voltage with the horizontal axis representing the relationship (L6-L4) between the width L6 of the n + buried layer 30 and the width L4 of the n buried layer 29 shown in FIG. It is. According to the graph shown in FIG. 39, a high breakdown voltage is secured in the case of L6 <L4, but it can be seen that the breakdown voltage sharply decreases as L6 increases and the value of L6-L4 increases.

図４０の（Ａ）には、Ｌ６＜Ｌ４の条件下での、本実施の形態７に係る高耐圧ＭＯＳ部の簡易な構造を示している。また、図４０の（Ｂ）には、図４０の（Ａ）中に矢印で示した箇所に関して、ｎ型不純物領域１２１の上面からｐ-基板２００の深さ方向に向かっての不純物濃度プロファイルを示している。図４０の（Ｂ）と図３５の（Ｂ）とを比較すると、本実施の形態７に係る半導体装置では、ｎ+埋め込み層３０を形成したことにより、上記実施の形態６に係る半導体装置に比べて不純物濃度が高くなっていることが分かる。 FIG. 40A shows a simple structure of the high voltage MOS part according to the seventh embodiment under the condition of L6 <L4. 40B shows an impurity concentration profile from the upper surface of the n-type impurity region 121 in the depth direction of the p − substrate 200 at the position indicated by the arrow in FIG. Show. When FIG. 40B and FIG. 35B are compared, in the semiconductor device according to the seventh embodiment, since the n + buried layer 30 is formed, the semiconductor device according to the sixth embodiment described above is formed. It can be seen that the impurity concentration is higher than that.

図４１は、図４０の（Ａ）に示した構造に関して、ＶＢ電極１２８とドレイン電極１１９との間に１５Ｖ程度の電圧を印加し、ゲート電極１１６ａに繋がる電極１１６ａａとソース電極１１４とを短絡して、ＶＢ電極１２８とソース電極１１４との間に高電圧を印加した時の電界を示すグラフである。図４１には、図３６と同様に、Ｓｉ表面での電界と、ｎ／ｐ-基板接合深さでの電界と、ｎ埋め込み／ｐ-基板接合深さでの電界とを示している。図４１と図３６とを比較すると分かるように、本実施の形態７に係る半導体装置における電界の特性は、上記実施の形態６に係る半導体装置における電界の特性とほぼ同様である。つまり、上記実施の形態６に係る半導体装置と同様に、本実施の形態７に係る半導体装置によっても、図４１に示したピークＥ３，Ｅ５における電界値が、図７１に示したピークＥ２，Ｅ３における電界値よりも小さくなる。その結果、臨界電界強度に至るＶＢ−ソース間電圧を、従来の半導体装置よりも高めることができ、半導体装置の高耐圧化を図ることができる。 41, in the structure shown in FIG. 40A, a voltage of about 15 V is applied between the VB electrode 128 and the drain electrode 119 to short-circuit the electrode 116aa and the source electrode 114 connected to the gate electrode 116a. The graph shows the electric field when a high voltage is applied between the VB electrode 128 and the source electrode 114. FIG. 41 shows the electric field at the Si surface, the electric field at the n / p − substrate junction depth, and the electric field at the n buried / p − substrate junction depth, as in FIG. As can be seen by comparing FIG. 41 and FIG. 36, the electric field characteristics of the semiconductor device according to the seventh embodiment are substantially the same as the electric field characteristics of the semiconductor device according to the sixth embodiment. That is, similarly to the semiconductor device according to the sixth embodiment, the electric field values at the peaks E3 and E5 shown in FIG. 41 are the peaks E2 and E3 shown in FIG. It becomes smaller than the electric field value at. As a result, the VB-source voltage that reaches the critical electric field strength can be increased as compared with the conventional semiconductor device, and the breakdown voltage of the semiconductor device can be increased.

図４２は、図４０の（Ａ）に示した構造に関して、ＶＢ電極１２８とソース電極１１４との間に高電圧を印加した時の電位分布（等電位線）及び電流分布を示す図である。図４２と図７２とを比較すると、図４０の（Ａ）に示した構造では、ｎ埋め込み層２９が追加して形成されていることに起因して、従来の半導体装置に比べてピークＥ１部分での等電位線の曲率が大幅に小さくなっていることが分かる。その結果、ピークＥ１部分において互いに隣接する等電位線同士の間隔が拡がり、ピークＥ１部分での電界値が小さくなる。また、ピークＥ１部分での等電位線の曲率が小さくなることにより、ピークＥ２部分において互いに隣接する等電位線同士の間隔が拡がり、その結果、ピークＥ２部分での電界値が小さくなる。さらに、ピークＥ２部分で等電位線同士の間隔が拡がることにより、ピークＥ３部分での等電位線の曲率も小さくなる。そのため、ピークＥ３部分においても互いに隣接する等電位線同士の間隔が拡がり、ピークＥ３部分での電界値も小さくなる。   FIG. 42 is a diagram showing a potential distribution (equipotential line) and a current distribution when a high voltage is applied between the VB electrode 128 and the source electrode 114 with respect to the structure shown in FIG. Comparing FIG. 42 with FIG. 72, in the structure shown in FIG. 40A, the peak E1 portion is compared with the conventional semiconductor device due to the additional formation of the n buried layer 29. It can be seen that the curvature of the equipotential line is significantly reduced. As a result, the interval between equipotential lines adjacent to each other in the peak E1 portion is expanded, and the electric field value in the peak E1 portion is reduced. Further, since the curvature of the equipotential line at the peak E1 portion is reduced, the interval between the equipotential lines adjacent to each other at the peak E2 portion is expanded, and as a result, the electric field value at the peak E2 portion is reduced. Furthermore, since the interval between equipotential lines is widened at the peak E2 portion, the curvature of the equipotential lines at the peak E3 portion is also reduced. Therefore, the interval between equipotential lines adjacent to each other also increases in the peak E3 portion, and the electric field value in the peak E3 portion also decreases.

このように本実施の形態７に係る半導体装置によれば、Ｌ６＜Ｌ４の条件を満たすように、ｎ埋め込み層２９の内部にｎ+埋め込み層３０が形成されている。従って、ｐ-基板２００と、ｎ型不純物領域１２１、ｎ+埋め込み層３０、及びｎ埋め込み層２９との間に逆バイアスの電圧が印加された場合、ｎ型不純物領域１２１内に拡がる空乏層と、ｎ埋め込み層２９内に拡がる空乏層とが、ｎ埋め込み層２９の曲面部において互いに繋がる。しかも、ｎ埋め込み層２９内に拡がる空乏層の幅は、Ｌ６＝Ｌ４とした場合にｎ+埋め込み層３０内に拡がる空乏層の幅よりも広い。その結果、Ｌ６＝Ｌ４とした場合よりも電界を効果的に緩和できるため、接合耐圧を高めることができる。 As described above, in the semiconductor device according to the seventh embodiment, the n + buried layer 30 is formed inside the n buried layer 29 so as to satisfy the condition of L6 <L4. Therefore, when a reverse bias voltage is applied between the p − substrate 200 and the n-type impurity region 121, the n + buried layer 30, and the n buried layer 29, a depletion layer extending in the n-type impurity region 121 The depletion layer extending into the n buried layer 29 is connected to the curved surface portion of the n buried layer 29. Moreover, the width of the depletion layer extending into the n buried layer 29 is wider than the width of the depletion layer extending into the n + buried layer 30 when L6 = L4. As a result, the electric field can be relaxed more effectively than when L6 = L4, so that the junction breakdown voltage can be increased.

また、本実施の形態７に係る半導体装置では、ｎ埋め込み層２９内にｎ+埋め込み層３０が形成されている。そのため、ｎ+埋め込み層３０が形成されていない上記実施の形態６に係る半導体装置と比較すると、ｐ-基板２００と、ｎ型不純物領域１２１、ｎ埋め込み層２９、及びｎ+埋め込み層３０と、ｐウェル１３１とから成るｐｎｐ構造に起因する寄生ｐｎｐバイポーラトランジスタのベース抵抗が低減される。従って、回生期間に高圧側浮遊オフセット電圧ＶＳの負変動が生じた場合であっても、寄生ｐｎｐバイポーラトランジスタの動作が抑制される。その結果、ｐ-基板２００と、ｎ型不純物領域１２１、ｎ埋め込み層２９、及びｎ+埋め込み層３０と、ｐウェル１３１と、ｎ+型ソース領域１３３とから成るｐｎｐｎ構造に起因する寄生サイリスタの動作開始電圧の絶対値を、上記実施の形態６に係る半導体装置よりも高めることができ、ひいてはＣＭＯＳ１２のラッチアップ破壊耐量を高めることもできる。 In the semiconductor device according to the seventh embodiment, the n + buried layer 30 is formed in the n buried layer 29. Therefore, as compared with the semiconductor device according to the sixth embodiment in which the n + buried layer 30 is not formed, the p − substrate 200, the n-type impurity region 121, the n buried layer 29, and the n + buried layer 30, The base resistance of the parasitic pnp bipolar transistor due to the pnp structure including the p well 131 is reduced. Therefore, even when a negative fluctuation of the high-voltage side floating offset voltage VS occurs during the regeneration period, the operation of the parasitic pnp bipolar transistor is suppressed. As a result, the parasitic thyristor caused by the pnpn structure including the p − substrate 200, the n-type impurity region 121, the n buried layer 29, the n + buried layer 30, the p well 131, and the n + type source region 133. The absolute value of the operation start voltage can be increased as compared with the semiconductor device according to the sixth embodiment, and as a result, the latch-up breakdown resistance of the CMOS 12 can be increased.

なお、以上の説明では、ｎチャネル高耐圧ＭＯＳＦＥＴを例にとり本実施の形態７に係る発明について説明したが、本実施の形態７に係る発明は、ｎチャネル高耐圧ＭＯＳＦＥＴに限らず、ｐチャネル高耐圧ＭＯＳＦＥＴ、ｎチャネルＩＧＢＴ、又はｐチャネルＩＧＢＴにも適用することが可能である。   In the above description, the invention according to the seventh embodiment has been described by taking the n-channel high voltage MOSFET as an example. However, the invention according to the seventh embodiment is not limited to the n-channel high voltage MOSFET, and the p-channel high voltage MOSFET. The present invention can also be applied to a withstand voltage MOSFET, an n-channel IGBT, or a p-channel IGBT.

また、本実施の形態７に係る発明は、上記実施の形態１〜３に係る発明と組み合わせて適用することも可能である。例えば上記実施の形態１に係る発明と組み合わせる場合は、図１に示したｎ+埋め込み層２０又は図６に示したｎ埋め込み層２１と、図３８に示したｎ埋め込み層２９とが、ｎ型不純物領域１２１の底面において互いに接続されることとなる。 The invention according to the seventh embodiment can be applied in combination with the inventions according to the first to third embodiments. For example, when combined with the invention according to the first embodiment, the n + buried layer 20 shown in FIG. 1 or the n buried layer 21 shown in FIG. 6 and the n buried layer 29 shown in FIG. The impurity regions 121 are connected to each other on the bottom surface.

実施の形態８．
上記実施の形態１〜３に係る発明は、パワーデバイス駆動装置の低圧側駆動部に適用することも可能である。 Embodiment 8 FIG.
The invention according to the first to third embodiments can also be applied to the low-voltage side drive unit of the power device drive apparatus.

図４３は、本発明の実施の形態８に係る低圧側駆動部１０２の構造を示す断面図である。図４３では、上記実施の形態３に係る発明を低圧側駆動部１０２に適用した例を示している。ｐＭＯＳＦＥＴのｐ+型ドレイン領域１２２及びｎＭＯＳＦＥＴのｎ+型ドレイン領域１３７は、ＬＯ端子に接続されている。ｐＭＯＳＦＥＴのｐ+型ソース領域１２６は、ＶＣＣ端子に接続されている。ｎＭＯＳＦＥＴのｎ+型ソース領域１３３は、ＣＯＭ端子に接続されている。ｎ+埋め込み層２３は、ｎ型不純物領域１２１の底面に接してｐ-基板２００内に形成されている。また、ｎ埋め込み層２４は、ｎ型不純物領域１２１の底面に接しつつｎ+埋め込み層２３の周囲を覆って、ｐ-基板２００内に形成されている。 FIG. 43 is a cross-sectional view showing a structure of low-voltage side drive unit 102 according to Embodiment 8 of the present invention. FIG. 43 shows an example in which the invention according to the third embodiment is applied to the low-pressure side drive unit 102. The p + type drain region 122 of the pMOSFET and the n + type drain region 137 of the nMOSFET are connected to the LO terminal. The p + type source region 126 of the pMOSFET is connected to the VCC terminal. The n + type source region 133 of the nMOSFET is connected to the COM terminal. N + buried layer 23 is formed in p − substrate 200 in contact with the bottom surface of n type impurity region 121. The n buried layer 24 is formed in the p − substrate 200 so as to cover the periphery of the n + buried layer 23 while being in contact with the bottom surface of the n-type impurity region 121.

低圧側駆動部１０２には、ｐ+型ドレイン領域１２２、ｎ型不純物領域１２１、ｐウェル１３１、及びｎ+型ソース領域１３３から成るｐｎｐｎ構造に起因する寄生サイリスタが存在している。従って、ＬＯ端子にＶＣＣ電圧よりも高いサージ電圧が印加されると、ＬＯ端子に接続されているｐ+型ドレイン領域１２２からｎ型不純物領域１２１へホールが流れ込む。そして、そのホール電流がｐウェル１３１内に流れ込むことによって、ｎ型不純物領域１２１と、ｐウェル１３１と、ｎ+型ソース領域１３３とから成る寄生ｎｐｎバイポーラトランジスタ、及び、ｐ+型ドレイン領域１２２と、ｎ型不純物領域１２１と、ｐウェル１３１とから成る寄生ｐｎｐバイポーラトランジスタが動作し、上記の寄生サイリスタがラッチアップに至る場合がある。 The low-voltage side drive unit 102 includes a parasitic thyristor due to a pnpn structure including a p + type drain region 122, an n type impurity region 121, a p well 131, and an n + type source region 133. Therefore, when a surge voltage higher than the VCC voltage is applied to the LO terminal, holes flow from the p + -type drain region 122 connected to the LO terminal into the n-type impurity region 121. Then, when the hole current flows into the p well 131, the parasitic npn bipolar transistor including the n type impurity region 121, the p well 131, and the n + type source region 133, and the p + type drain region 122, In some cases, the parasitic pnp bipolar transistor including the n-type impurity region 121 and the p-well 131 operates to cause the parasitic thyristor to latch up.

ところが、本実施の形態８に係る半導体装置によると、ｎ型不純物領域１２１の底面に接してｎ+埋め込み層２３及びｎ埋め込み層２４が形成されているため、上記の寄生ｐｎｐバイポーラトランジスタのベース抵抗が低減される。従って、ＬＯ端子にＶＣＣ電圧よりも高いサージ電圧が印加された場合であっても、上記の寄生ｐｎｐバイポーラトランジスタの動作が抑制され、その結果、上記の寄生サイリスタのラッチアップを抑制することができる。 However, in the semiconductor device according to the eighth embodiment, since the n + buried layer 23 and the n buried layer 24 are formed in contact with the bottom surface of the n-type impurity region 121, the base resistance of the parasitic pnp bipolar transistor described above is formed. Is reduced. Therefore, even when a surge voltage higher than the VCC voltage is applied to the LO terminal, the operation of the parasitic pnp bipolar transistor is suppressed, and as a result, latch-up of the parasitic thyristor can be suppressed. .

また、上記実施の形態３に係る発明を低圧側駆動部１０２に適用した構造（図４３）によれば、上記実施の形態３で説明した理由と同様の理由により、上記実施の形態１に係る発明を低圧側駆動部１０２に適用した構造と比較して、接合耐圧を高めることができる。   Further, according to the structure (FIG. 43) in which the invention according to the third embodiment is applied to the low-pressure side drive unit 102, the first embodiment has the same reason as described in the third embodiment. Compared with the structure in which the invention is applied to the low-voltage side drive unit 102, the junction breakdown voltage can be increased.

実施の形態９．
図４４には、図２の（Ａ）に対応させて、本発明の実施の形態９に係る半導体装置におけるＣＭＯＳ部の簡易な構造を示す断面図である。本実施の形態９に係る半導体装置では、上記実施の形態１に係る半導体装置におけるｎ+埋め込み層２０の代わりに、ｎ+埋め込み層２０よりも高濃度のｎ+型不純物領域（以下「ｎ+埋め込み層」と称す）３１が形成されている。一例として、ｎ+埋め込み層３１の不純物濃度のピーク値は、１０18ｃｍ-3のオーダーである。 Embodiment 9 FIG.
FIG. 44 is a cross-sectional view showing a simple structure of the CMOS portion in the semiconductor device according to the ninth embodiment of the present invention, corresponding to FIG. In the semiconductor device according to the ninth embodiment, instead of the n + buried layer 20 in the semiconductor device according to the first embodiment, n + than buried layers 20 high-concentration n + -type impurity region (hereinafter "n + 31) (referred to as a “buried layer”). As an example, the peak value of the impurity concentration of the n + buried layer 31 is on the order of 10 18 cm −3 .

ｎ+埋め込み層３１は、ｐウェル１３１の上面内に形成されているｎ+型ソース領域１３３の下方を完全に覆いつつ、ｎ型不純物領域１２１の底面に接してｐ-基板２００内に形成されている。図４４に示した例では、ｎ+埋め込み層３１の幅をＸとし、ｐウェル１３１の幅をＹとすると、Ｘ＞Ｙの関係が成り立っている。 The n + buried layer 31 is formed in the p − substrate 200 in contact with the bottom surface of the n-type impurity region 121 while completely covering the lower part of the n + -type source region 133 formed in the upper surface of the p well 131. ing. In the example shown in FIG. 44, if the width of the n + buried layer 31 is X and the width of the p well 131 is Y, the relationship X> Y is established.

図６０では従来の半導体装置に関してＣＭＯＳ部の簡易な構造を示したが、図６０に示したｎ型不純物領域１２１の下にｎ+埋め込み層３１を追加形成したものが、本実施の形態９に係る半導体装置の構造に相当する。図４５は、ｎ+埋め込み層３１が追加形成された図６０の構造に関して、ＶＳ電極にＶＳ負電圧を印加した場合の、図４４に示した幅Ｘと幅Ｙとの関係（Ｘ−Ｙ）と、寄生ｐｎｐｎサイリスタの動作開始電圧との相関を示したグラフである。この寄生ｐｎｐｎサイリスタは、ｐ-基板２００と、ｎ型不純物領域１２１及びｎ+埋め込み層３１と、ｐウェル１３１と、ｎ+型ソース領域１３３とから成るｐｎｐｎ構造に起因する寄生サイリスタである。図４５に示したグラフの横軸はＸ−Ｙの値であり、縦軸は、寄生ｐｎｐｎサイリスタが動作を開始した時のＶＳ負電圧の値を−１倍した値（つまりＶＳ負電圧の絶対値）である。 In FIG. 60, a simple structure of the CMOS portion is shown with respect to the conventional semiconductor device, but an embodiment in which an n + buried layer 31 is additionally formed below the n-type impurity region 121 shown in FIG. This corresponds to the structure of the semiconductor device. FIG. 45 shows the relationship between the width X and the width Y shown in FIG. 44 (XY) when a VS negative voltage is applied to the VS electrode in the structure of FIG. 60 in which the n + buried layer 31 is additionally formed. And a graph showing a correlation between the operation start voltage of the parasitic pnpn thyristor. This parasitic pnpn thyristor is a parasitic thyristor resulting from a pnpn structure including a p − substrate 200, an n-type impurity region 121 and an n + buried layer 31, a p-well 131, and an n + -type source region 133. The horizontal axis of the graph shown in FIG. 45 is the value of XY, and the vertical axis is a value obtained by multiplying the value of the VS negative voltage when the parasitic pnpn thyristor starts its operation by -1 (that is, the absolute value of the VS negative voltage). Value).

図４５に示したグラフによると、Ｘ−Ｙの値が大きくなるほど、寄生ｐｎｐｎサイリスタが動作を開始するＶＳ負電圧の絶対値も大きくなることが分かる。つまり、ｎ+埋め込み層３１の幅Ｘが大きくなるほど、高圧側浮遊オフセット電圧ＶＳの負変動に対するＣＭＯＳ１２のラッチアップ耐量が向上することが分かる。 According to the graph shown in FIG. 45, it can be seen that the absolute value of the VS negative voltage at which the parasitic pnpn thyristor starts operating increases as the value of XY increases. In other words, it can be seen that the larger the width X of the n + buried layer 31, the more the latch-up resistance of the CMOS 12 with respect to the negative fluctuation of the high-voltage side floating offset voltage VS improves.

図４６は、ｎ+埋め込み層３１が追加形成された図６０の構造に関して、ＶＳ電極にＶＳ負電圧を印加した場合に、ｂｕｌｋ電極、ｐＭＯＳソース電極、及びｎＭＯＳソース電極の各電極を流れる電流の値を示したグラフである。図４６によると、ＶＳ負電圧が−１５０Ｖ程度の時に、ｎＭＯＳソース電極を流れる電流は、ｐＭＯＳソース電極を流れる電流と同程度となっている。 FIG. 46 shows the structure of FIG. 60 in which the n + buried layer 31 is additionally formed, and the current flowing through the bulk electrode, the pMOS source electrode, and the nMOS source electrode when the VS negative voltage is applied to the VS electrode. It is the graph which showed the value. According to FIG. 46, when the VS negative voltage is about −150 V, the current flowing through the nMOS source electrode is approximately the same as the current flowing through the pMOS source electrode.

図４７は、図４６に示したＶＳ負電圧が−１４０Ｖの時の電流分布を示した図である。図４７によると、ＶＳ負電圧が−１４０Ｖの時にはｎＭＯＳソース電極に電流は流れておらず、上記の寄生ｐｎｐｎサイリスタは動作していないことが分かる。   FIG. 47 is a diagram showing a current distribution when the VS negative voltage shown in FIG. 46 is −140V. FIG. 47 shows that when the VS negative voltage is −140 V, no current flows through the nMOS source electrode, and the parasitic pnpn thyristor is not operating.

図４８は、図４６に示したＶＳ負電圧が−１５０Ｖの時の電流分布を示した図である。図４８によると、ＶＳ負電圧が−１５０Ｖの時にはｎＭＯＳソース電極に電流が流れており、上記の寄生ｐｎｐｎサイリスタが動作していることが分かる。   FIG. 48 is a diagram showing a current distribution when the VS negative voltage shown in FIG. 46 is −150V. According to FIG. 48, it can be seen that when the VS negative voltage is −150 V, a current flows through the nMOS source electrode, and the parasitic pnpn thyristor operates.

上記の通り、ｎ+埋め込み層３１の幅Ｘが大きくなるほど、高圧側浮遊オフセット電圧ＶＳの負変動に対するＣＭＯＳ１２のラッチアップ耐量が向上する。しかし、幅Ｘを大きくしすぎると、ウェハ表面にｎＭＯＳ等の能動素子を形成できない領域（無効領域）が増加し、結果としてチップサイズが大きくなってコストの上昇を招く。 As described above, as the width X of the n + buried layer 31 increases, the latch-up resistance of the CMOS 12 against negative fluctuation of the high-voltage side floating offset voltage VS improves. However, if the width X is too large, the area (ineffective area) where an active element such as an nMOS cannot be formed increases on the wafer surface, resulting in an increase in chip size and an increase in cost.

図４９に示した例では、ｎ+埋め込み層３１の幅Ｘが大きく、ｎ+埋め込み層３１はｐウェル１３１の右側面よりも大きく右側に突出している。その結果、無効領域が増加し、チップサイズは大きくなる。 In the example shown in FIG. 49, large width X of the n + buried layer 31 is, n + buried layer 31 protrudes largely right than the right side surface of the p-well 131. As a result, the invalid area increases and the chip size increases.

一方、図５０に示した例では、ｎ+埋め込み層３１の幅Ｘが比較的小さく、ｎ+埋め込み層３１は、ｐウェル１３１の下方にのみ形成され、ｐウェル１３１の右側面を越えて右側には形成されていない。この場合、図４９に示した構造よりも無効領域が減少するため、チップサイズも小さくなる。しかも、ｐウェル１３１の下方にｎ+埋め込み層３１が形成されているということは、ｐウェル１３１内に形成されるｎ+型ソース領域１３３の下方はｎ+埋め込み層３１によって確実に覆われているため、ラッチアップ耐量の向上という効果は維持されている。 Meanwhile, in the example shown in FIG. 50, n + width X of the buried layer 31 is relatively small, n + buried layer 31 is formed only under the p-well 131, beyond the right side surface of the p-well 131 right Is not formed. In this case, since the invalid area is reduced as compared with the structure shown in FIG. 49, the chip size is also reduced. In addition, the n + buried layer 31 is formed below the p well 131. This means that the n + type source region 133 formed in the p well 131 is surely covered by the n + buried layer 31. Therefore, the effect of improving the latch-up resistance is maintained.

図５１には、図４４に示した構造との比較のために、図４４に示したｎ+埋め込み層３１の代わりにｎ+埋め込み層３２を形成した構造を示している。ｎ+埋め込み層３２は、ｎ型不純物領域１２１の底面に接するように形成されているが、ｎＭＯＳＦＥＴのｎ+型ソース領域１３３の下方を覆っておらず、ｐＭＯＳＦＥＴのｐ+型ソース領域１２６やゲート領域の下方を覆っている。 For comparison with the structure shown in FIG. 44, FIG. 51 shows a structure in which an n + buried layer 32 is formed instead of the n + buried layer 31 shown in FIG. The n + buried layer 32 is formed so as to be in contact with the bottom surface of the n-type impurity region 121, but does not cover the n + -type source region 133 of the nMOSFET and does not cover the p + -type source region 126 or gate of the pMOSFET. Covers the bottom of the area.

図５２は、ｎ+埋め込み層３２が追加形成された図６０の構造に関して、ＶＳ電極にＶＳ負電圧を印加した場合に、ｂｕｌｋ電極、ｐＭＯＳソース電極、及びｎＭＯＳソース電極の各電極を流れる電流の値を示したグラフである。図５２によると、ＶＳ負電圧が−４０Ｖ程度の時に、ｎＭＯＳソース電極を流れる電流は、ｐＭＯＳソース電極を流れる電流と同程度となっている。 FIG. 52 shows the current flowing through each of the bulk electrode, the pMOS source electrode, and the nMOS source electrode when a VS negative voltage is applied to the VS electrode in the structure of FIG. 60 in which the n + buried layer 32 is additionally formed. It is the graph which showed the value. According to FIG. 52, when the VS negative voltage is about −40 V, the current flowing through the nMOS source electrode is approximately the same as the current flowing through the pMOS source electrode.

図５３は、図５２に示したＶＳ負電圧が−１７Ｖの時の電流分布を示した図である。図５３によると、ＶＳ負電圧が−１７Ｖの時にはｎＭＯＳソース電極に電流は流れておらず、上記の寄生ｐｎｐｎサイリスタは動作していないことが分かる。   FIG. 53 is a diagram showing a current distribution when the VS negative voltage shown in FIG. 52 is −17V. According to FIG. 53, it can be seen that when the VS negative voltage is -17V, no current flows through the nMOS source electrode, and the parasitic pnpn thyristor does not operate.

図５４は、図５２に示したＶＳ負電圧が−４０Ｖの時の電流分布を示した図である。図５４によると、ＶＳ負電圧が−４０Ｖの時にはｎＭＯＳソース電極に電流が流れており、上記の寄生ｐｎｐｎサイリスタが動作していることが分かる。   FIG. 54 is a diagram showing a current distribution when the VS negative voltage shown in FIG. 52 is −40V. According to FIG. 54, it can be seen that when the VS negative voltage is −40 V, a current flows through the nMOS source electrode, and the parasitic pnpn thyristor operates.

図５２〜５４の結果を考察すると、ｎ+埋め込み層３２を追加形成した場合であっても、ｎ+埋め込み層３２が形成されていない従来の半導体装置（図６１参照）と同程度のラッチアップ耐量しか得られず、ｎ+埋め込み層３２を追加形成は有効ではないことがいえる。 Considering the results of FIG. 52 to 54, n + buried layer 32 even when the additional formation, n + buried layer 32 is a conventional semiconductor device is not formed (see FIG. 61) about the same as the latch-up It can be said that only the withstand amount is obtained, and the additional formation of the n + buried layer 32 is not effective.

つまり、ｐＭＯＳＦＥＴのｐ+型ソース領域１２６やゲート領域の下方をｎ+埋め込み層３２によって覆うのではなく、ｐウェル１３１の上面内に形成されているｎ+型ソース領域１３３の下方をｎ+埋め込み層３１によって覆うのが効果的であり、これにより、高圧側浮遊オフセット電圧ＶＳの負変動に対するＣＭＯＳ１２のラッチアップ耐量の向上を図ることができる。 That is, the p + type source region 126 and the gate region of the pMOSFET are not covered with the n + buried layer 32, but the n + type source region 133 formed in the upper surface of the p well 131 is n + buried. Covering with the layer 31 is effective, whereby the latch-up resistance of the CMOS 12 against the negative fluctuation of the high-voltage side floating offset voltage VS can be improved.

２３ ｎ+埋め込み層、２４ ｎ埋め込み層、５２ ＩＧＢＴ、１２１ ｎ型不純物領域、１２６ ｐ+型ソース領域、１３１ ｐウェル、１３３ ｎ+型ソース領域。 23 n + buried layer, 24 n buried layer, 52 IGBT, 121 n type impurity region, 126 p + type source region, 131 p well, 133 n + type source region.

Claims (1)

第１電極、第２電極、及び制御電極を有するスイッチングデバイスを駆動するための半導体装置であって、
前記第１電極に接続された第１の端子と、
容量性素子を介して前記第１電極に接続された第２の端子と、
第１導電型の第１の不純物領域と、
前記第１の不純物領域の主面内に形成された、第２導電型の第２の不純物領域と、
前記第２の不純物領域の主面内に形成され、前記第１の端子に接続された、前記第１導電型のソース・ドレイン領域を有する、第１のトランジスタと、
前記第１の不純物領域の前記主面内に形成され、前記第２の端子に接続された、前記第２導電型のソース・ドレイン領域を有する、第２のトランジスタと、
前記第１の不純物領域の底面に接して形成された、前記第１導電型の第３の不純物領域と
を備え、
前記第３の不純物領域は、
前記第１の不純物領域の前記底面に接して形成され、前記第１の不純物領域が有する第１の不純物濃度よりも高い第２の不純物濃度を有する、前記第１導電型の高濃度不純物領域と、
前記第１の不純物領域の前記底面に接し、前記高濃度不純物領域の周囲を覆って形成され、前記第２の不純物濃度よりも低い第３の不純物濃度を有する、前記第１導電型の低濃度不純物領域と
を有する、半導体装置。 A semiconductor device for driving a switching device having a first electrode, a second electrode, and a control electrode,
A first terminal connected to the first electrode;
A second terminal connected to the first electrode via a capacitive element;
A first impurity region of a first conductivity type;
A second impurity region of a second conductivity type formed in the main surface of the first impurity region;
A first transistor formed in a main surface of the second impurity region and connected to the first terminal and having a source / drain region of the first conductivity type;
A second transistor formed in the main surface of the first impurity region and connected to the second terminal and having a source / drain region of the second conductivity type;
A third impurity region of the first conductivity type formed in contact with the bottom surface of the first impurity region ;
The third impurity region is
A high-concentration impurity region of the first conductivity type formed in contact with the bottom surface of the first impurity region and having a second impurity concentration higher than the first impurity concentration of the first impurity region; ,
The low concentration of the first conductivity type formed in contact with the bottom surface of the first impurity region and covering the periphery of the high concentration impurity region and having a third impurity concentration lower than the second impurity concentration Impurity region and
A semiconductor device.
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