JP3654872B2 - High voltage semiconductor device - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、高耐圧半導体装置に関する。特に、インバ−タ制御用高耐圧半導体装置に関する。
【０００２】
【従来の技術】
従来のインバータ制御用高耐圧半導体装置を使用した例として、照明用インバータ制御システムを図１６に示す。図１６は、照明用インバ−タ制御システムの概略構成を示している。
【０００３】
図１６に示した照明用インバ−タ制御システムは、蛍光灯１００を含むＬＣ共振回路と、蛍光灯１００に電力を供給するための高耐圧パワーＮｃｈＭＯＳＦＥＴ１０１、１０２と、高耐圧パワ−ＮｃｈＭＯＳＦＥＴ１０１を駆動するための高電圧側駆動回路１０５と、高耐圧パワ−ＭＯＳＦＥＴ１０２を駆動するための低電圧側駆動回路１０６とを有している。高電圧側駆動回路１０５は、インバータ制御用高耐圧半導体装置によって構成されている。なお、高耐圧パワ−ＮｃｈＭＯＳＦＥＴ１０１、１０２は、ディスクリート型の素子である。照明用インバ−タ制御システムは、さらに、高電圧側駆動回路用電源電圧Ｖ２を与えるための高耐圧ダイオ−ド１０４およびコンデンサ１０３と、蛍光灯駆動用の高電圧電源端子１１０と、低電圧側駆動回路用電源端子１０７と、蛍光灯を駆動するための出力端子１０９とを有している。
【０００４】
蛍光灯駆動用の高電圧電源端子１１０に印加するＶ１は、交流電源を整流した直流電圧であり、最大６００Ｖ程度の高電圧である。一方、低電圧側駆動回路用電源端子１０７に印加するＶ３は、低電圧側駆動回路の電源電圧であり、通常１５Ｖ程度の低電圧である。そして、高電圧側駆動回路用の電源端子１０８に印加するＶ２は、低電圧側駆動回路電圧Ｖ３と高耐圧ダイオード１０４とコンデンサ１０３と高耐圧パワ−ＮｃｈＭＯＳ１０１、１０２とによって規定される電圧であり、高耐圧パワ−ＮｃｈＭＯＳ１０１、１０２のＯＮ・ＯＦＦ動作に従って、Ｖ３の電圧１５Ｖ程度の電圧から、（Ｖ１＋Ｖ３）の高電圧６１５Ｖ程度までの範囲を動く。
【０００５】
次に、照明用インバ−タ制御システムの動作の概要を説明する。
【０００６】
まず、Ｖ３＝１５Ｖ、Ｖ１＝６００Ｖを与えた初期状態において、通常、蛍光灯駆動用出力端子電圧Ｖ４はＧＮＤ電位に近い状態に設定される。したがって、この状態においては、高耐圧ダイオード１０４の順方向動作によってコンデンサ１０３の充電が行われ、Ｖ２は、Ｖ３＝１５Ｖから、高耐圧ダイオード１０４の順方向電圧分を引いた値に設定される。
【０００７】
次に、低電圧側制御信号によって高耐圧Ｎｃｈパワ−ＭＯＳＦＥＴ１０２がＯＦＦ状態に設定され、且つ、高電圧側制御信号により高耐圧パワ−ＭＯＳＦＥＴ１０１がＯＮ状態に設定される。これにより、蛍光灯１００を含むＬＣ共振回路のコンデンサの充電が行われる。この時、蛍光灯駆動用出力端子電圧Ｖ４は、高耐圧パワ−ＭＯＳＦＥＴ１０１がＯＮすることによって、ＧＮＤ電位付近からＶ１＝６００Ｖ程度の電位（Ｖ１から高耐圧パワ−ＮｃｈＭＯＳＦＥＴ１０１のオン電圧を引いた電圧）まで上昇する。その際、コンデンサ１０３の充電が行われるため、高電圧側駆動回路の実質的な電源電圧となるＶ２とＶ４との電位差は初期の電圧Ｖ３＝１５Ｖ程度の電位（Ｖ３から高耐圧ダイオ−ド１０４の順方向電圧を引いた電圧）を保持することができる。このようにして、Ｖ２は、Ｖ３＝１５Ｖ程度の電位から、（Ｖ１＋Ｖ３）＝６１５Ｖ程度の電位まで上昇する。
【０００８】
その後、高電圧側制御信号によって高耐圧パワ−ＮｃｈＭＯＳ１０１がＯＦＦ状態に設定され、且つ、低電圧側制御信号によって高耐圧パワ−ＮｃｈＭＯＳ１０２がＯＮ状態に設定されるため、蛍光灯１００が放電する。この時、蛍光灯駆動用出力端子電圧Ｖ４は、高耐圧パワ−ＮｃｈＭＯＳ１０２がＯＮ状態になることにより、Ｖ１＝６００Ｖ程度の電位（Ｖ１から高耐圧パワーＮｃｈＭＯＳ１０１のオン電圧を引いた電位）から、ＧＮＤ電位付近（ＧＮＤ電位から高耐圧パワ−ＮｃｈＭＯＳ１０２のオン電圧を足した電位）に下降する。その際、コンデンサ１０３が充電されているため、高電圧側駆動回路の実質的な電源電圧となるＶ２とＶ４の電位差はＶ３＝１５Ｖ程度の電位（Ｖ３から高耐圧ダイオード１０４の順方向電圧を引いた電圧）を保持することができる。このようにして、Ｖ２は（Ｖ１＋Ｖ３）＝６１５Ｖ程度の電位から Ｖ３＝１５Ｖ程度の電位に下降する。
【０００９】
上述した動作が、蛍光灯を含むＬＣ共振回路が充・放電する際の一周期の動作である。
【００１０】
近年、照明分野で用いられるインバータ制御システムの低電圧側駆動回路（図１６中の符号１０６）と高電圧側駆動回路（図１６中の符号１０５）及びその他の制御回路を集積化することが検討されている。この種の高電圧側駆動回路（図１６中の符号１０５）は一般的にフローテイングブロックと称される回路ブロックであり、電源端子１０８は固定電位にバイアスされず、フローティング状態になっている。このフローティングブロックを集積化した場合の断面構造を図１７に示す。
【００１１】
図１７に示したフローテイングブロックは、Ｐ型半導体基板１と、基板上に形成された低濃度のＮ型不純物を含む半導体領域２と、Ｎ型の埋込拡散領域３と、素子間を電気的に分離するＰ型の分離拡散領域４と、半導体領域２に電源端子１０８の電位を与えるための高濃度のコンタクト用Ｎ型拡散領域６と、半導体領域２に電位を与えるための金属電極２５と、分離拡散領域４及びＰ型半導体基板１に電位を与えるための金属電極３３とを有している。
【００１２】
分離拡散領域４とＮ型拡散領域６との間には、薄い酸化膜１５及び厚い酸化膜１６が形成されており、酸化膜１５及び１６上には、金属電極３３と同電位に設定されたポリシリコン製のプレート電極１７ｂと、電気的にフローテイングとなっているポリシリコン製のプレート電極１８ｂと金属電極２５に接続されたポリシリコン製のプレート電極１９ｂが形成されている。プレート電極１７ｂ・１８ｂ・１９ｂの上には、層間絶縁膜３４が形成されており、層間絶縁膜３４の上には、電気的にフローテイングとなっている金属電極４０及び金属電極４１が形成されている。そして、金属電極４０・４１の上には、表面保護膜３５が形成されており、さらに、封止用樹脂３６が形成されている。
【００１３】
図１７に示した構成において、コンタクト用Ｎ型拡散領域６に囲まれた領域には、高電圧側駆動回路を構成するＣＭＯＳ・容量・抵抗などの素子が形成されている。この素子が形成されている領域を「高電圧側駆動回路用素子領域」と呼ぶこととする。
【００１４】
図１７に示した高電圧側駆動回路用素子領域内には、高電圧側駆動回路の一部を構成するＮｃｈＭＯＳのＰ型ボデイ拡散領域７と、Ｐ型ボデイ拡散領域７内に形成されたＮｃｈＭＯＳのＮ型ソース及びドレイン拡散領域（８、９）と、ＮｃｈＭＯＳのポリシリコンゲート電極２２とが形成されている。Ｎ型ソース及びドレイン拡散領域（８、９）には、ＮｃｈＭＯＳのソース及びドレイン金属電極（２６、２７）が接続されている。また、高電圧側駆動回路の一部を構成するＰｃｈＭＯＳのＰ型ソース及びドレイン拡散領域（１０、１１）と、ＰｃｈＭＯＳのポリシリコンゲート電極２３と、ＰｃｈＭＯＳのソース及びドレイン金属電極（２８、２９）も形成されている。これらによって、ＣＭＯＳトランジスタ素子（ＣＭＯＳインバータ）が形成されている。
【００１５】
また、容量素子の一方の電極となるＰ型拡散領域１２と、Ｐ型拡散領域１２に接続される金属電極３０と、容量素子の他方の電極となるポリシリコン製の電極２４とが形成されており、これらによって容量素子が形成されている。さらに、高電圧側駆動回路の一部を構成するＰ型拡散抵抗１３と、Ｐ型拡散抵抗１３の金属電極３１及び３２も形成されている。これらによって、抵抗素子が形成されている。
【００１６】
図１７に示した構成において、金属電極２５には、図１６に示した高電圧側駆動回路用の電源電圧Ｖ２が与えられ、そして、分離拡散領域４に接続する金属電極３３には、ＧＮＤ電位が与えられる。また、ＣＭＯＳを構成するＮｃｈＭＯＳのＰ型ボデイ拡散領域７は、高電圧側駆動回路のＶ４の電位となる。
【００１７】
上述した照明用インバータ制御システムの動作の説明から理解できるように、Ｖ２が与えられる金属電極２５、ポリシリコン製のプレート電極１９ｂ、及びコンタクト用Ｎ型拡散領域６は、１５Ｖ程度の低電圧から６１５Ｖ程度の高電圧まで変化する。一方、図１６中のＶ４の電位は、図１７において、ＮｃｈＭＯＳのＰ型ボデイ拡散領域７の電位となるから、Ｐ型ボデイ拡散領域７の電位は、ＧＮＤ電位付近からＶ１＝６００Ｖ程度の電位まで変化する。その際、金属電極２５、ポリシリコン製のプレート電極１９ｂ、高濃度拡散領域６とＮｃｈＭＯＳのＰ型ボデイ拡散領域７の電位差は、１５Ｖ程度の電位差に保持される。
【００１８】
したがって、Ｐ型半導体基板１及びＰ型分離拡散領域４と、低濃度Ｎ型半導体領域２との間のＰＮ接合には、６１５Ｖ程度の高電圧が印加される。図１７に示した構成において、プレート電極１７ｂ、１８ｂ、１９ｂは、フィールドプレートの一種であり、その上に形成された層間絶縁膜３４の更に上に形成されるフローティング金属電極４０、４１との容量結合によって、金属電極２５からプレート電極１７ｂまでの電位を分圧して、半導体領域２表面の電位分布が局部的に集中しないようにする役割を有している。
【００１９】
図１８は、図１７に示したフローテイングブロックの平面構造を示している。図面を見やすくするため、ポリシリコン製のプレート電極１７ｂ、１８ｂ、１９ｂと、金属電極２５、３３、４０、４１及びコンタクト用Ｎ型拡散領域６だけを表記している。
【００２０】
ポリシリコン製のプレート電極１７ｂ、１８ｂ、１９ｂは、所定の幅を有し、且つ、コーナー部が円弧の形状を持った略長方形環状の形状である。プレート電極１７ｂ、１８ｂ、１９ｂの上層に位置する金属電極２５、３３、４０、４１の形状は、所定の幅を有し、且つ、コーナー部が円弧の形状を持った略長方形環状の形である。ただし、その一部は、切り取られている。切り取られた部分には、高電圧側制御信号を伝搬するための金属配線４９が配置されている。そして、金属電極２５及びコンタクト用Ｎ型拡散領域６で囲まれた領域には、高電圧側駆動回路用の素子が配置されている。
【００２１】
次に、図１７および図１８に示した構成によって、どうやって、高耐圧の半導体装置を実現しているかについて説明する。図１９は、図１７に示した構成における寄生容量を示している。一方、図２０は、図１７に示した構成の高耐圧半導体装置に、高電圧（６００Ｖ）を与えた時の電位分布を示している。図２０では、各電位毎の等電位線を破線で表している。
【００２２】
図１９に示すように、プレート電極１７ｂとフローティング金属電極４０との間には寄生容量Ｃ１が存在し、フローティング金属電極４０とプレート電極１８ｂとの間には寄生容量Ｃ２が存在し、プレート電極１８ｂとフローティング金属電極４１との間には寄生容量Ｃ３が存在し、そして、フローティング金属電極４１とプレート電極１９ｂとの間には寄生容量Ｃ４が存在する。これらの寄生容量Ｃ１〜Ｃ４による直列接続回路の分圧作用によって、プレート電極１８ｂの電位を設定して、半導体領域２に適切な電位分布を与えている。このようにして、適切な電位分布を与えることができることにより、高耐圧半導体装置が実現される。なお、図１９中の封止用樹脂３６との間に生じる寄生容量Ｃ５およびＣ６については、通常は存在しないものと考えられるものであり、そのことについては後述する。
【００２３】
次に、図２０を参照する。図２０は、常温時における従来の高耐圧半導体装置の電位分布の概念を説明するための模式図である。なお、本願発明者は、図２０に示した電位分布と、本願発明者が行ったシュミレーションの結果とが同様の傾向を示すことを確認している。
【００２４】
図２０に示した電位分布は、Ｐ型の半導体基板１、Ｐ型の分離拡散領域３、プレート電極１７ｂおよび金属電極３３に０（Ｖ）を与え、Ｎ型拡散領域６、プレート電極１９ｂ、金属電極２５に６００（Ｖ）を与えた場合のものを例示している。図２０から理解できるように、プレート電極１９ｂにＮ型拡散領域６と同じ６００（Ｖ）の高電位が与えられると、プレート電極１８ｂには、６００（Ｖ）と０（Ｖ）との中間電位が与えられることになる。これによって、半導体領域２内の電位分布を表す等電位線は垂直方向となり、且つほぼ等間隔になる。その結果、半導体領域２内の電界集中を緩和することができ、高耐圧の特性を維持することができる。
【００２５】
【発明が解決しようとする課題】
しかしながら、５００（Ｖ）以上の高電圧、例えば６００（Ｖ）を金属電極２５に印加したまま、周囲温度１５０℃の高温状態で動作させると金属電極２５と金属電極３３の間の耐圧（図１６において、Ｖ２を印加する端子１０８とＧＮＤとの間の耐圧）が劣化するという現象が生じる。この現象は、高温バイアス試験という寿命試験で再現することができ、高温バイアス試験において、金属電極２５の印加電圧を大きくするとその耐圧劣化が顕著になり、印加電圧を下げると耐圧劣化が少なくなる傾向がある。
【００２６】
高温バイアス試験における金属電極２５とＧＮＤ間の耐圧劣化については、そのメカニズムはまだ解明されておらず推論の域を出ない。しかし、次のようなことが推論できる。
【００２７】
一般的に半導体チップは、封止用樹脂で封止され、水分が樹脂パッケージの中に浸透しないように対策されている。しかし、封止用樹脂として一般的に用いられるノボラックエポキシ樹脂には０．９％〜１．６％の水酸基ＯＨが含まれており、この水酸基ＯＨが高温時に活性化して、一般的には絶縁物として考えられている封止用樹脂３６が半絶縁状態（高抵抗で導通する状態）になる。
【００２８】
通常、高耐圧半導体装置は、半導体チップを封止用樹脂３６でモールドしており、複数の外部端子（図示せず）と半導体チップ上の複数のパッド（図示せず）との間をそれぞれ金属ワイヤ（図示せず）によって接続している。それらの金属ワイヤには接地電位である０（Ｖ）、電源電圧である６００（Ｖ）、および制御信号がそれぞれ印加されるから、上述した理由で封止用樹脂３６が半絶縁状態になれば、６００（Ｖ）と０（Ｖ）との中間電位が表面保護膜３５の表面に与えられるものと推測される。半導体チップのレイアウトで左右されることであるが、例えば、半導体チップ上の絶縁ゲート型トランジスタの側に接地用パッド（図示せず）が設けられ、電源用パッド（図示せず）がそこから離れた位置に設けられている場合、絶縁ゲート型トランジスタ上の封止用樹脂３６が約１００（Ｖ）の中間電位になることがあり得る。そのようなことを考え合わせて、高温バイアス試験時に半導体チップの表面保護膜３５と封止用樹脂３６との界面が１００（Ｖ）の電位を持った場合を仮定し、その時の電位分布がどのようになるかを本願発明者は検討した。
【００２９】
以下、図２１を参照しながら、高温バイアス試験時における電位分布について説明する。図２１は、図２０で説明したのと同じバイアス条件の下、高温状態にした高温バイアス試験をしている最中の電位分布を想定した図である。図２１では、等電位線を破線で示している。
【００３０】
図２１に示した状態においては、フローティング金属電極４０には、上述した寄生容量Ｃ１、Ｃ２が付属する他に、封止用樹脂３６との間に形成される寄生容量Ｃ５が存在する（図１９参照）。また、フローティング金属電極４１についても、前述した寄生容量Ｃ３、Ｃ４が付属する他に、封止用樹脂３６との間に形成される寄生容量Ｃ６が存在する。したがって、寄生容量Ｃ５、Ｃ６が、寄生容量Ｃ１〜Ｃ４に対して同程度の容量値を持つ場合、高温バイアス試験中に封止用樹脂３６が半絶縁状態になり、封止用樹脂３６におけるフローティング金属電極４０、４１上の箇所が１００（Ｖ）になると、室温では約４５０（Ｖ）であったフローティング金属電極４１の電位が、寄生容量Ｃ６の影響によって約３００（Ｖ）に低下する。それと同様に、室温では約１５０（Ｖ）であったフローティング金属電極４０の電位は、寄生容量Ｃ５の影響で約１３０（Ｖ）に低下する。それに応じて、プレート電極１８ｂの電位は、室温で約３００（Ｖ）だったものが２００（Ｖ）程度に低下する。その結果、図２１に示すように、半導体領域２と酸化膜１６との界面を横切る等電位線のうち、２００（Ｖ）以上の部分は、Ｎ型拡散領域６の方向へと傾き、そして、その界面における酸化膜１６側の電位は、Ｎ型の半導体領域２表面に対して負電位になる。
【００３１】
なお、Ｎ型の半導体領域２と酸化膜１６との界面において、酸化膜１６側が高温雰囲気中で負電位になると、その界面のＳｉ−Ｈ、Ｓｉ−ＯＨなどの結合が破壊され、正の固定電荷が発生することが報告されている（日科技連出版社発行の著書『半導体デバイスの信頼性技術』）。このような現象が起きて、半導体領域２と酸化膜１６との界面に正の固定電荷が発生すると、酸化膜１６中に負の可動電荷も発生する。すると、酸化膜１６中の負の可動電荷は、金属電極２５の正の高電位に時間の経過と共に引き寄せられ、酸化膜１６中の金属電極２５寄りに負電荷が多く分布する領域が生じる一方、負の可動電荷が発生した元々の箇所に正の固定電荷が多く分布する領域が生じる。すなわち、金属電極２５に近い酸化膜１６中の界面には負電荷が多く存在するため、半導体領域２中の正孔が引き寄せられ、Ｎ型の半導体領域２の表面がＰ型に反転してＰ型反転層４３になる。また正の固定電荷が残存した領域では、半導体領域２中の電子が引き寄せられ、半導体領域２中の電子密度が局部的に高くなり、半導体領域２の表面近傍にＮ型蓄積層４２が生じる。
【００３２】
このようにして、図２１に示したＰ型反転層４３とＮ型蓄積層４２とが半導体領域２の表面に形成された場合、Ｐ型反転層４３の、Ｎ型拡散領域６に近い部分で電界集中が発生する。このような電界集中は、高耐圧半導体装置の耐圧を経時的に劣化させるものと考えられる。
【００３３】
次に、図２２および図２３を参照しながら、第２の従来例としての高耐圧半導体装置を説明する。図２２は、第２の従来例の高耐圧半導体装置の要部断面を示しており、図２３は、図２２に示した構成における寄生容量を示している。なお、図２２、図２３中の部位において、第１の従来例（図１７）と同じ部位には同じ符号を付与して説明を省略する。
【００３４】
図２２に示した高耐圧半導体装置は、Ｐ型のガードリング領域４４、４５を設けることによって半導体装置の高耐圧化を図ったものである。図２２に示した第２の従来例と、図１７に示した第１の従来例との違いは、第２の従来例では、フローティング金属電極（図１７中の４０、４１）を設けていない点、およびＮ型の半導体領域２内にＰ型のガードリング領域４４、４５が形成されている点である。
【００３５】
図２３に示すように、従来の半導体装置では、プレート電極１７ｂとガードリング領域４４との間に寄生容量Ｃ７が存在し、ガードリング領域４４とプレート電極１８ｂとの間に寄生容量Ｃ８が存在し、プレート電極１８ｂとガードリング領域４５との間に寄生容量Ｃ９が存在し、そして、ガードリング領域４５とプレート電極１９ｂとの間に寄生容量Ｃ１０が存在する。これらの寄生容量Ｃ７〜Ｃ１０による直列回路によって、金属電極２５と金属電極３３との間に印加される電圧を分圧し、ガードリング領域４４、４５およびプレート電極１８ｂの電位を設定している。少なくとも、室温状態ではそのように考えても支障はない。
【００３６】
この構成において、第１の従来例と同様に高温バイアス試験を行うと、封止用樹脂３６が半絶縁状態となり、その結果、表面保護膜３５表面が６００（Ｖ）と０（Ｖ）との中間電位を持つことになる。その中間電位が約１００（Ｖ）という低い電位になったとすれば、封止用樹脂３６とプレート電極１８ｂとの間に寄生容量Ｃ１１が存在するため、例えば、室温であれば約３００（Ｖ）になるプレート電極１８ｂの電位が約２００（Ｖ）まで低下するようなことが起こる。すると、図２２に示すように、ガードリング領域４４と４５との間にＰ型反転層４３が生じて、ガードリング領域４４と４５との間が導通し、高耐圧半導体装置の耐圧が低下する。
【００３７】
本発明はかかる諸点に鑑みてなされたものであり、その主な目的は、高温で使用しても耐圧の劣化が生じない優れた信頼性を有する高耐圧半導体装置を提供することにある。
【００３８】
【課題を解決するための手段】
本発明による高耐圧半導体装置は、第１導電型の半導体基板上に形成された第２導電型の半導体領域と、前記半導体領域に形成された第２導電型のコンタクト用拡散領域と、前記コンタクト用拡散領域から離間し且つ前記コンタクト用拡散領域を包囲するように前記半導体領域内に形成された第１導電型の分離拡散領域と、前記分離拡散領域と前記コンタクト用拡散領域との間に位置する前記半導体領域の上に形成されたフィールド絶縁膜と、前記コンタクト用拡散領域と電気的に接続された金属電極と、前記コンタクト用拡散領域から離間し且つ基板法線方向から見て前記コンタクト用拡散領域を包囲するように前記フィールド絶縁膜上にフローティング状態で環状に形成された複数のプレート電極と、前記フィールド絶縁膜と前記複数のプレート電極との上に形成された層間絶縁膜とを備え、前記金属電極は、前記金属電極の一部として複数の略環状金属電極と、前記複数の略環状金属電極を前記コンタクト用拡散領域に接続する連結部とを有しており、前記複数の略環状金属電極は、前記複数のプレート電極のそれぞれの直上を、それぞれに対応した１つの略環状金属電極のみで前記層間絶縁膜を介して覆っており、前記複数の略環状金属電極と前記複数のプレート電極のそれぞれとは、互いに容量結合しており、前記第２導電型のコンタクト用拡散領域に囲まれた前記第２導電型の半導体領域には、ＣＭＯＳ回路と、抵抗および容量のいずれか一つまたは両方とが設けられている。
【００３９】
ある好適な実施形態において、前記高耐圧半導体装置は、高電圧側駆動回路を含むインバータ制御用高耐圧半導体装置であり、前記高電圧側駆動回路は、前記ＣＭＯＳ回路と、前記抵抗および前記容量のいずれか一つまたは両方とを含んでいる。
【００４０】
ある好適な実施形態において、前記金属電極は、前記金属電極の一部として、複数の略環状金属電極を有しており、前記複数の略環状金属電極のうちの少なくとも１つは、当該略環状金属電極と容量結合しているプレート電極よりも狭い横幅を有する。
【００４１】
ある好適な実施形態において、前記金属電極は、前記複数のプレート電極のうちの最も前記コンタクト用拡散領域寄りに位置するプレート電極の上面の全てを前記層間絶縁膜を介して覆っている部分を有している。
【００４２】
ある好適な実施形態において、前記金属電極は、前記金属電極の一部として、複数の略環状金属電極を有しており、前記複数の略環状金属電極のそれぞれの横幅は、前記コンタクト用拡散領域から離れるほど狭くなっている。
【００４３】
ある好適な実施形態において、前記複数のプレート電極のそれぞれの下に位置する前記半導体領域の上部に、第１導電型の複数のガードリング領域が形成されている。
【００４４】
ある好適な実施形態において、前記第１導電型の半導体基板と、前記第２導電型の半導体領域との間の高電圧側駆動回路用素子領域に対応した位置に、第２導電型の埋込領域が形成されている。
【００４５】
本発明による他の高耐圧半導体装置は、第１導電型の半導体基板上に形成された絶縁層と、前記絶縁層上に配置された第２導電型の半導体領域と、前記半導体領域に形成された第２導電型のコンタクト用拡散領域と、前記コンタクト用拡散領域から離間し且つ前記コンタクト用拡散領域を包囲するように前記半導体領域内に形成された分離用絶縁領域と、前記分離用絶縁領域と前記コンタクト用拡散領域との間に位置する前記半導体領域の上に形成されたフィールド絶縁膜と、前記コンタクト用拡散領域と電気的に接続された金属電極と、前記コンタクト用拡散領域から離間し且つ基板法線方向から見て前記コンタクト用拡散領域を包囲するように前記フィールド絶縁膜上にフローティング状態で環状に形成された複数のプレート電極と、前記フィールド絶縁膜と前記複数のプレート電極との上に形成された層間絶縁膜とを備え、前記金属電極は、前記金属電極の一部として複数の略環状金属電極と、前記複数の略環状金属電極を前記コンタクト用拡散領域に接続する連結部とを有しており、前記複数の略環状金属電極は、前記複数のプレート電極のそれぞれの直上を、それぞれに対応した１つの略環状金属電極のみで前記層間絶縁膜を介して覆っており、前記複数の略環状金属電極と前記複数のプレート電極のそれぞれとは、互いに容量結合しており、前記第２導電型のコンタクト用拡散領域に囲まれた前記第２導電型半導体領域には、ＣＭＯＳ回路と、抵抗および容量のいずれか一つまたは両方とが設けられている。
【００４６】
ある好適な実施形態において、前記高耐圧半導体装置は、高電圧側駆動回路を含むインバータ制御用高耐圧半導体装置であり、前記高電圧側駆動回路は、前記ＣＭＯＳ回路と、前記抵抗および前記容量のいずれか一つまたは両方とを含んでいる。
【００４７】
ある好適な実施形態において、前記金属電極は、前記金属電極の一部として、複数の環状金属電極を有しており、前記複数の環状金属電極のうちの少なくとも１つは、当該環状金属電極と容量結合しているプレート電極よりも狭い横幅を有する。
【００４８】
ある好適な実施形態において、前記金属電極は、前記複数のプレート電極のうちの最も前記ドレイン拡散領域寄りに位置するプレート電極の上面の全てを前記層間絶縁膜を介して覆っている部分を有している。
【００４９】
ある好適な実施形態において、前記金属電極は、前記金属電極の一部として、複数の環状金属電極を有しており、前記複数の環状金属電極のそれぞれの横幅は、前記ドレイン拡散領域から離れるほど狭くなっている。
【００５０】
ある好適な実施形態において、前記複数のプレート電極のそれぞれの下に位置する前記半導体領域の上部に、第１導電型の複数のガードリング領域が形成されている。
【００５２】
ある好適な実施形態において、前記金属電極および前記層間絶縁膜の上に形成された表面保護膜と、前記表面保護膜上に形成された封止樹脂部とをさらに有する。
【００５３】
ある好適な実施形態において、前記表面保護膜は、ポリイミド系樹脂から構成された上層と、それよりも下層に、無機系材料から構成された絶縁層とを含む多層膜である。
【００５４】
本発明の高耐圧半導体装置によれば、フィールド絶縁膜上にフローティング状態で形成された複数のプレート電極のそれぞれの上に位置する層間絶縁膜上に略環状金属電極が延在しており、その略環状金属電極と複数のプレート電極のそれぞれとが互いに容量結合している。このため、この容量結合により構成される容量直列回路によって、プレート電極直下の半導体領域部分の電位とプレート電極の上に位置する層間絶縁膜上の略環状金属電極の電位とを分圧して、フローティング状態のプレート電極に適切なバイアス電圧を与えることが可能となる。その結果、半導体領域表面に発生し易いＰ型反転層を抑制することができるため、抵抗および容量のいずれか一つまたは両方とを含む高耐圧半導体装置の耐圧を高温時においても確保することができ、それにより、信頼性に優れた高耐圧半導体装置を実現することができる。
【００５５】
複数のプレート電極のうち、最も高電位側のプレート電極が、層間絶縁膜を介して金属電極により全て覆われている場合には、ストレスを受け易い表面保護膜が絶縁不良を起こしても、下層の半導体領域に対して安定な電位を与えることができる。このため、高温時の耐圧劣化を防止できるだけでなく、表面保護膜の絶縁不良に起因する耐圧不良も防止することができる。
【００５６】
【発明の実施の形態】
以下、図面を参照しながら、本発明による実施形態を説明する。以下の図面においては、説明の簡潔さのため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。以下の実施形態では、１００Ｖ以上（例えば、５００〜８００Ｖ）の耐圧を有する高耐圧半導体装置に焦点を合わせて説明する。なお、本発明は、以下の実施形態に限定されない。
（実施形態１）
図１から図３を参照しながら、実施形態１にかかる高耐圧半導体装置を説明する。図１は、本実施形態の高耐圧半導体装置の断面構成を模式的に示しており、図２は、本実施形態の高耐圧半導体装置の平面構成を模式的に示している。図２では、図面を見やすくするためにポリシリコン製のプレート電極と金属電極、及び、コンタクト用Ｎ型拡散領域のみ表示している。
【００５７】
図１に示した高耐圧半導体装置は、プレート電極１８ａ、１９ａと、それらの上に位置する層間絶縁膜３４を介して設けられた金属電極２５の一部（２５−１、２５−２）とを互いに容量結合させることによって、高温時における耐圧の劣化を防止している。高温時における耐圧の劣化を防止する機構については後述する。本実施形態の高耐圧半導体装置は、ＰＮ接合分離技術を用いて構成されており、プレート電極１８ａ、１９ａおよび金属電極２５の一部（２５−１、２５−２）の内側（中央部）に位置する高電圧側駆動回路用素子領域内に、ＣＭＯＳ回路（ＣＭＯＳトランジスタ）と、抵抗および容量のいずれか一つまたは両方とから構成された高電圧側駆動回路が形成されている。図２に示すように、高電圧側駆動回路用素子領域内の高電圧側駆動回路は、金属配線４９を介して高電圧側制御信号によって制御することができる。この高電圧側駆動回路は、インバータ制御システムの低電圧側駆動回路と組み合わせて、インバータ制御システムを構成することができる。当該高電圧側駆動回路を含むインバータ制御システムは、照明用、ＰＤＰ用、モータ用など、インバータ制御回路を用いる各種用途に使用することができる。
【００５８】
なお、本実施形態では、ＰＮ接合分離用の金属配線３３の外側の領域に、インバータ制御システムの低電圧側駆動回路（図１６中の１０６）が形成されており、高電圧側駆動回路と低電圧側駆動回路とは、１チップのＩＣ内に含まれている。ただし、この構成に限らず、高電圧側駆動回路と、低電圧側駆動回路とを別々に構成してもよい。
【００５９】
本実施形態の高耐圧半導体装置の構成をさらに詳述する。本実施形態の高耐圧半導体装置は、Ｐ型の半導体基板１と、半導体基板１に低濃度Ｎ型不純物を導入することによって形成された半導体領域２とを有している。本実施形態では、半導体領域２は、基板１の上部（基板表面を含む）に形成されている。半導体領域２の中央寄り表面には、高濃度Ｎ型不純物を導入させてなるコンタクト用拡散領域６が形成されており、半導体基板１と半導体領域２との界面の中央部には、Ｎ型埋込領域３が形成されている。また、半導体領域２には、Ｎ型拡散領域６から離間し且つＮ型拡散領域６を包囲するように、Ｐ型不純物を導入させてなる分離用拡散領域４が形成されている。高濃度Ｎ型拡散領域６に囲まれた低濃度Ｎ型半導体領域２内には、ＣＭＯＳ、容量、抵抗のような高電圧側駆動回路用素子が配置されている。
【００６０】
分離拡散領域４上には、厚さの薄い酸化膜１５が形成されており、酸化膜１５の上には、ドープドポリシリコンからなるプレート電極１７ａが形成されている。分離拡散領域４と高濃度Ｎ型拡散領域６との間に位置する半導体領域２の上には、厚さの厚い酸化膜（フィールド絶縁膜）１６が形成されている。フィールド絶縁膜１６上には、Ｎ型拡散領域６から離間し且つ基板法線方向から見てＮ型拡散領域６を包囲するように複数のプレート電極１８ａ、１９ａが形成されている。プレート電極１８ａ、１９ａは、それぞれ、電気的にフローティング状態になっており、ドープドポリシリコンから構成されている。また、酸化膜１５、１６およびプレート電極１７ａ、１８ａ、１９ａ上には、酸化膜または窒化膜などから構成された層間絶縁膜３４が形成されている。
【００６１】
分離拡散領域４には、分離用金属電極３３が接続されている。また、コンタクト用Ｎ型拡散領域６には、金属電極２５が接続されている。金属電極２５の一部（２５−１、２５−２）は、プレート電極１８ａ、１９ａのそれぞれの上に位置する層間絶縁膜３４上に延在しており、金属電極２５の一部（２５−１、２５−２）とプレート電極１８ａ、１９ａのそれぞれとは、互いに容量結合している。
【００６２】
なお、金属電極２５の一部２５−１、２５−２は、連結部２５−３および金属電極本体（２５）を介して、コンタクト用Ｎ型拡散領域６に電気的に接続されている。さらに、金属電極２５（２５−１〜２５−３）、金属電極２６〜３３を覆うように層間絶縁膜３４上に表面保護膜３５が形成されており、そして、その上をモールドする封止用樹脂３６が形成されている。
【００６３】
本実施形態の表面保護膜３５は、例えば、シリケートガラス、シリコンナイトライド、ポリイミド系樹脂から構成されている。あるいは、これらの組み合わせによって構成してもよく、表面保護膜３５は、積層膜として構成してもよい。表面保護膜３５を積層膜として構成する場合、上層には、ポリイミド系樹脂からなる絶縁層を形成するのが好ましい。その場合、下層には、無機材料からなる絶縁層（例えば、シリケートガラス層、シリコンナイトライド層）が形成される。ポリイミド系樹脂としては、ポリイミド樹脂の他、ポリアミドイミド樹脂、ポリアミド酸樹脂（ポリイミド樹脂の前駆体）などを挙げることができる。そして、本実施形態の封止用樹脂３６は、例えば、ノボラックエポキシ樹脂等から構成されている。
【００６４】
なお、ポリイミド系樹脂は、ノボラックエポキシ樹脂とは異なって高温（１５０℃）でも高い絶縁性を維持するので、信頼性の有機絶縁膜として活用することができる。また、ＣＶＤ法で形成する場合の無機系の絶縁膜と比較して、ポリイミド系樹脂は、その膜厚を制御し易いという利点もある。例えば、ポリイミド系樹脂の前駆体の粘度を高めたり、その前駆体を２度塗りすることにより、容易に膜厚を厚くすることができる。それゆえ、表面保護膜３５が、ポリイミド樹脂層から構成されている場合や、ポリイミド樹脂層を例えば最上層に有する多層膜から構成されている場合には、表面保護膜の厚さを容易に制御することができる。表面保護膜３５の厚さを厚くすると、プレート電極１８ａ、１９ａと封止用樹脂３６との容量結合を小さくすることができるため、高温時の耐圧劣化を防ぐ効果をより大きくすることができる。
【００６５】
本実施形態における半導体領域２は、低濃度Ｎ型不純物を導入して構成するものであり、そして、Ｐ型の半導体基板１とＮ型の半導体領域２との界面には、Ｎ型の埋込拡散層３が存在する。このＮ型埋込拡散領域３の存在により、局部的に設けた埋込拡散領域３と半導体基板１のＰＮ接合でブレークダウン現象を起こさせて、絶縁ゲート型トランジスタのドレインに印加される印加電圧を制限することができ、その結果、静電気、電源サージ、落雷等によるサージに対する耐圧を高めることができる。また、Ｐ型半導体基板１との接合面からＮ型半導体領域２内に拡がる空乏層が、高電圧側駆動回路を構成するＰ型拡散層（例えば、７、１２、１３）に到達すると、いわゆるパンチスルー現象により、Ｐ型拡散層（例えば、７、１２、１３）からＰ型半導体基板１に電流が漏れるという不具合が発生するのであるが、Ｎ型の埋込拡散層３は、このような不具合を防止する役割も担っている。
【００６６】
ただし、本実施形態においては、Ｎ型埋込拡散層３がある場合の構成を示したが、Ｎ型埋込拡散層３はなくてもよい。その場合、Ｐ型の半導体基板１上にＮ型のエピタキシャル層を成長させた構成にしても良いし、Ｐ型の半導体基板１に選択的にＮ型ウエルを形成し、そのＮ型ウエルを半導体領域２として活用しても良い。Ｎ型ウエルを半導体領域２として活用する場合には、分離領域（分離拡散領域）４を形成せずに、Ｎ型ウエルの半導体領域２に、ＣＭＯＳ、容量、抵抗を形成することも可能である。
【００６７】
Ｐ型の半導体基板１上にＮ型のエピタキシャル層を成長させた構成の場合には、Ｎ型のエピタキシャル層の厚さを比較的厚くして、Ｐ型半導体基板１とＮ型エピタキシャル層との接合面からＮ型エピタキシャル層内に拡がる空乏層が、高電圧側駆動回路を構成するＰ型拡散層（例えば、７、１２、１３）に達しないようにすればよい。また、Ｐ型の半導体基板１に選択的にＮ型ウエルを形成する場合には、Ｎ型ウエルを比較的深く形成して、Ｐ型半導体基板１とＮ型ウエル層との接合面からＮ型ウエル層内に拡がる空乏層が、Ｐ型拡散層（例えば、７、１２、１３）に達しないようにすればよい。
【００６８】
以上に説明した耐圧は、主に、高耐圧半導体装置の初期耐圧に関するものである。以下に、高温バイアス状態における寿命試験であってもその初期耐圧を維持することができる動作原理について説明する。
【００６９】
図３に示すように、プレート電極１８ａと半導体領域２との間には寄生容量Ｃａ１が存在し、プレート電極１９ａと半導体領域２との間には寄生容量Ｃａ２が存在している。また、プレート電極１８ａと金属電極２５−１との間には、寄生容量Ｃｂ１が存在しており、プレート電極１９ａと金属電極２５−２との間には、寄生容量Ｃｂ２が存在している。そして、金属電極２５−１と封止用樹脂３６との間には寄生容量Ｃｃ１が存在し、金属電極２５−２と封止用樹脂３６との間には寄生容量Ｃｃ２が存在している。なお、金属電極２５−１、２５−２には、金属電極２５の印加電圧Ｖ２＝６００（Ｖ）が印加されるため、寄生容量Ｃｃ１、Ｃｃ２は、プレート電極１８ａ、１９ａにまで影響を及ぼさない。したがって、寄生容量Ｃａ１、Ｃａ２、Ｃｂ１、Ｃｂ２の影響について考えれば良い。
【００７０】
プレート電極１８ａの電位は、その直下に位置する部分の半導体領域２の電位と金属電極２５の電圧Ｖ２＝６００（Ｖ）との電位差を、Ｃａ１とＣｂ１との直列回路で分圧した電位となる。また、プレート電極１９ａの電位は、その直下に位置する部分の半導体領域２の電位と金属電極２５の電圧６００（Ｖ）との電位差を、Ｃａ２とＣｂ２との直列回路で分圧した電位となる。このことを前提として、以下さらに説明を続ける。
【００７１】
本実施形態の高耐圧半導体装置では、分離拡散領域４とコンタクト用Ｎ型拡散領域６の間の領域のうち、Ｎ型埋込拡散領域３が無い部分においては、いわゆるリサーフと呼ばれる技術を活用して初期耐圧を確保する。その原理を次に説明する。
【００７２】
通常、分離拡散領域４および半導体基板１を０（Ｖ）にした状態で、金属電極２５に高電圧側駆動回路用電圧Ｖ２を与える。その印加電圧Ｖ２を０（Ｖ）から徐々に上げてゆくと、まだそのＶ２が低い時には、Ｐ型の分離拡散領域４とＮ型の半導体領域２とのＰＮ接合による空乏層は、分離拡散領域４から半導体領域２に向けてコンタクト用Ｎ型拡散領域６の方向に伸びる。それと同時に、Ｎ型半導体領域２と半導体基板１とのＰＮ接合からも空乏層が伸びてゆく。
【００７３】
さらに電圧を上げると、Ｎ型半導体領域２のＮ型埋込拡散領域３が無い部分は空乏層で埋まり、いわゆる完全空乏化の状態になる。完全空乏化の状態においては、空乏層の形状に起因して生じる電界集中が緩和されるため、ポテンシャル分布は均一になり、その結果、耐圧が向上する。このように、半導体領域内を空乏化することにより、電界を緩和し半導体装置の耐圧を確保する技術をリサーフ技術と呼んでいる。この技術によれば、横方向の距離を長くとると、単位距離あたりの電位差が小さくなり、電界強度は小さくなるため、より高耐圧特性を得ることができる。
【００７４】
図１〜図３に示した構成では、金属電極２５にＶ２＝６００（Ｖ）の電圧を与えても、図１におけるコンタクト用Ｎ型拡散領域６の近傍では空乏化されないように、分離拡散領域４とコンタクト用Ｎ型拡散領域６との距離を確保した高耐圧のデバイス設計がなされている。そして、この構成においては、空乏層内ではＰＮ接合からの距離に依存して電位が変化し、まだ空乏化されていない部分は同電位となる。
【００７５】
以上のことからわかるように、図１〜図３に示した構成においては、コンタクト用Ｎ型拡散領域６に一番近いプレート電極１９ａ直下に位置する部分の半導体領域２の電位は、ドレイン電圧よりも幾分下がる程度であり、約５００（Ｖ）程度になる。また、分離拡散領域４とコンタクト用Ｎ型拡散領域６との間の分離拡散領域４寄りのプレート電極１８ａ直下に位置する半導体領域２の部分の電位は、Ｖ２印加電圧６００（Ｖ）の半分より少なめの電位となり、約２４０（Ｖ）になる。
【００７６】
これらを基にして、前述したプレート電極１８ａの電位を検証すると、その電位は、プレート電極１８ａ直下の半導体領域２部分の電位（約２４０Ｖ）と、金属電極２５−１の電圧６００（Ｖ）との電位差を、Ｃａ１とＣｂ１の直列回路で分圧した電位となるので、約４２０（Ｖ）となる。また、プレート電極１９ａの電位を検証すると、その電位は、その直下の半導体領域２部分の電位（約５００Ｖ）と金属電極２５−２の電圧６００（Ｖ）との電位差を、Ｃａ２とＣｂ２の直列回路で分圧した電位となるので、約５５０（Ｖ）となる。これと同じ条件での電位分布の概念図を図４に示す。図４は、金属電極２５に６００Ｖを印加した場合のポテンシャル分布を示しており、０Ｖ、１００Ｖ、２００Ｖ、３００Ｖ、４００Ｖ、５００Ｖ、６００Ｖの等電位線を破線で表している。なお、図４に示した電位分布は、本願発明者が行ったシミュレーションの結果と同様の傾向を示すものである。
【００７７】
図２１に示したように、従来の構成においては、５００（Ｖ）以上の高電圧（例えば、６００Ｖ）を金属電極２５に印加したまま、周囲温度１５０℃の高温状態で動作させると金属電極２５と金属電極３３の間の耐圧（図１６において、Ｖ２を印加する端子１０８とＧＮＤとの間の耐圧）が劣化するという現象が生じる。
【００７８】
しかしながら、本実施形態の高耐圧半導体装置では、同様に、５００（Ｖ）以上の高電圧（例えば、６００Ｖ）を金属電極２５に印加したまま、周囲温度１５０℃の高温状態で動作させても、図４に示したような電位分布は維持され、金属電極２５と金属電極３３の間における耐圧の劣化は生じない。その理由は、本実施形態では、複数のプレート電極（１８ａ、１９ａ）のそれぞれの直上の層間絶縁膜３４上にまで金属電極２５を延在させて、プレート電極（１８ａ、１９ａ）と金属電極（２５−１、２５−２）とを容量結合させているため、表面保護膜３５以上の上層の影響を殆ど受けないようにすることができるからである。
【００７９】
図４から理解できるように、酸化膜１６と半導体領域２との界面では、半導体領域２のほぼ全域にわたって酸化膜１６側が高電位になる。このため、高温バイアス試験をしても、従来例のように負の可動電荷が発生しない。したがって、Ｐ型反転層の発生を防止することができ、高温バイアス試験で初期耐圧が劣化する心配を取り除くことができる。
【００８０】
つまり、本実施形態の高耐圧半導体装置では、複数のプレート電極（１８ａ、１９ａ）のそれぞれの直上の層間絶縁膜３４上にまで金属電極２５を延在させて、プレート電極（１８ａ、１９ａ）と金属電極（２５−１、２５−２）とを容量結合させているため、プレート電極（１８ａ、１９ａ）とその直上の金属電極（２５−１、２５−２）との間の寄生容量と、そのプレート電極（１８ａ、１９ａ）直下の半導体領域２との間の寄生容量との直列回路で分圧された電圧によって、そのプレート電極（１８ａ、１９ａ）の電位を決定することができ、表面保護膜３５以上の上層の影響を殆ど受けないようにすることができる。その結果、フローティング状態の各プレート電極（１８ａ、１９ａ）に半導体領域２よりも高い電位を安定して与えることができ、高温バイアス信頼性試験においても金属電極２５と金属電極３３の間の耐圧（図１６において、Ｖ２を印加する電源端子１０８とＧＮＤとの間の耐圧）が劣化しない高耐圧半導体装置を実現することができる。
【００８１】
上述した本実施形態の構成では、プレート電極１８ａ、１９ａの横幅と金属電極２５−１、２５−２の横幅とを等しくしている。この構成においては、Ｃａ１とＣｂ１の直列回路によってほぼ１／２の分圧を行うので、プレート電極１８ａの電位と、その直下に位置する部分の半導体領域２の電位との差が約１８０（Ｖ）となる。場合によっては、その差電圧が大きいために、プレート電極１７ａ寄りのプレート電極１８ａ端部の近傍で電界集中が大きくなり、初期耐圧が十分に確保できない問題が生じるおそれがある。そこで、この問題を回避すべく、プレート電極と半導体領域との電位差を小さくするように、以下の実施形態２のような改変を行ってもよい。
（実施形態２）
図５は、実施形態２にかかる高耐圧半導体装置の断面構造を模式的に示している。本実施形態では、上記実施形態１と異なり、金属電極２５−１、２５−２の横幅がプレート電極１８ａ、１９ａの１／２倍になるように構成されている。
【００８２】
実施形態２の高耐圧半導体装置を実施形態１のものと同様に検証すると、本実施形態の構成においては、プレート電極１８ａ直下に位置する部分の半導体領域２の電位（約２４０Ｖ）と、金属電極２５−１の電圧６００（Ｖ）との電位差を、Ｃａ１とＣｂ１の直列回路で分圧したものがプレート電極１８ａと半導体領域２との電位差（約１２０Ｖ）となるので、プレート電極１８ａは、約３６０（Ｖ）となる。また、プレート電極１９ａの電位を検証すると、その電位は約５３０（Ｖ）となる。それは、プレート電極１９ａの電位は、その直下の半導体領域２部分の電位（約５００Ｖ）と金属電極２５−２の電圧６００（Ｖ）との電位差を、Ｃａ２とＣｂ２の直列回路で分圧した電位となるからである。
【００８３】
これと同じ条件での電位分布の概念図も、図５にあわせて示してある。図５中の破線は、等電位線を表している。なお、図５に示した電位分布は、本願発明者が行ったシミュレーションの結果と同様の傾向を示すものである。
【００８４】
図５から理解できるように、酸化膜１６と半導体領域２との界面では、半導体領域２のほぼ全域にわたって酸化膜１６側が高電位になる。その結果、Ｐ型反転層の発生を防止して高温バイアス試験での耐圧劣化を防止することができる。しかも、金属電極２５−１、２５−２の横幅をプレート電極１８ａ、１９ａと等しくした上記実施形態１の実験結果に比べると、金属電極２５−１、２５−２の横幅を１／２倍した本実施形態の実験結果の方が、プレート電極１８ａのプレート電極１７ａ寄り端部における電界集中を緩和することができることがわかった。具体的には、上記実施形態１の例に比べて約２００（Ｖ）大きい初期耐圧が本実施形態の構成で得られ、初期耐圧は約７００（Ｖ）となった。
【００８５】
本実施形態では、プレート電極（１８ａ、１９ａ）と金属電極（２５−１、２５−２）との容量結合よりも、プレート電極（１８ａ、１９ａ）と半導体領域２との容量結合の方を大きくすることができるため、プレート電極（１８ａ、１９ａ）とその直下の半導体領域２との電位差を小さくすることができ、その結果、プレート電極１８ａのプレート電極１７ａ寄り端部での電界集中を緩和することができ、初期耐圧を十分に確保することができる。しかも、その耐圧は高温バイアス試験においても劣化しない。
【００８６】
実施形態１および２において本願発明者が行った実験で使用した条件を示すと、Ｐ型の半導体基板１は、抵抗率５０Ω・ｃｍのものを使用し、Ｎ型の半導体領域２は、抵抗率５Ω・ｃｍで厚み１５μｍとし、Ｎ型の埋込拡散領域３は、１×１０15（ｃｍ-3）の不純物濃度のピークを持ち、深さ方向に約８μmの幅を持っている。膜厚の厚い酸化膜（フィールド酸化膜）１６の厚みは、２μｍとした。層間絶縁膜３４は、１．２μｍ厚のＣＶＤ膜と、８．５ｗｔ％のリンを含んだ１．８μｍ厚のＣＶＤ膜とを積層した２層構造とした。また、表面保護膜３５は、４．０ｗｔ％のリンを含んだ０．５μｍ厚のＣＶＤ膜と、１．０μｍの窒化膜とを積層した２層構造のものを用いた。これらの条件の下での実験により、高温バイアス試験において金属電極２５と金属電極３３の間の耐圧（図１６中の端子１０８とＧＮＤとの間の耐圧）が劣化しない良好な結果が得られた。
【００８７】
なお、実施形態２においては、金属電極２５−１、２５−２は、その直下に位置するプレート電極１８ａ、１９ａの１／２の横幅としたが、半導体装置に要求される耐圧が低め（例えば、５００Ｖ程度のもの）であれば、少し太め（例えば、２／３倍）の横幅であれば良いし、逆に高めの耐圧が要求されるのであれば、少し細め（例えば、１／４倍）の横幅に設定すれば良い。
【００８８】
上述の実施形態２の構成は、如何なる状況でも表面保護膜３５の絶縁性を確保することができるという前提に立ったものであり、金属電極２５−１、２５−２の横幅をプレート電極１８ａ、１９ａの横幅に対して一律に（１／２倍と）狭くされている。しかし、この構成の場合、仮に表面保護膜３５の欠陥が生じて絶縁性が損なわれたときに、高電位側のプレート電極１９ａがその影響を受け易くなるという不都合が生じるおそれがある。そこで、この不都合を回避すべく、以下の実施形態３のような改変を行ってもよい。
（実施形態３）
図６は、実施形態３にかかる高耐圧半導体装置の要部断面構造を模式的に示している。本実施形態では、上記実施形態２と異なり、プレート電極に対する金属電極との容量結合と、半導体領域２との容量結合との割合をプレート電極毎に異ならせた構成にしている。この構成によって、表面保護膜３５の絶縁性が損なわれた場合でも、高電位側のプレート電極１９ａへの影響を小さくすることが可能となる。
【００８９】
図６に示した構成においては、環状の金属電極２５−１の横幅をプレート電極１８ａの１／２幅にした上で、環状の金属電極２５−２の横幅を広くしている。つまり、最もＮ型拡散領域６寄りに位置するプレート電極１９ａの上面の全てを層間絶縁膜３４を介して覆うように、環状の金属電極２５−２の横幅を広くした構成にしている。その他の点については、上記実施形態１および２と同じであるため、説明を省略する。
【００９０】
本実施形態のように、環状の金属電極２５−２の横幅を下層部に位置するプレート電極１９ａの横幅よりも広くしても、プレート電極１９ａと金属電極２５−２との間の寄生容量Ｃｂ２の値はほとんど変わらないため、実質的に上記実施形態と同様な作用・効果を得ることができる。
【００９１】
また、図６における金属電極２５−２の横幅を更に広げてドレイン用金属電極２５と一体化させて、図７に示すような金属電極２５−４にしても、上記実施形態と同様な作用・効果を得ることができる。なお、図７は、図６に示した構成の改変例であり、金属電極２５−４と、Ｐ型のガードリング領域４４、４５とを設けたこと以外は、図６に示した構成と同じである。Ｐ型のガードリング領域４４、４５の働きについては後述する。なお、図７においてＰ型のガードリング領域４４、４５を設けない構成にすることも可能である。
【００９２】
図７に示した構成では、フローティング状態のプレート電極１９ａの上層を金属電極２５−４で完全に覆っているため、表面保護膜３５に欠陥が生じて絶縁不良状態になったとしても、金属電極２５−４にドレイン電圧が与えられるため、絶縁不良の影響は金属電極２５−４で遮断され、下層部に位置するプレート電極１９ａやその直下に位置する半導体領域２部分に悪影響を与えない。
【００９３】
一方、分離拡散領域４寄りに形成されたフローティング状態のプレート電極１８ａは、半導体領域２との間の寄生容量Ｃａ１と、環状の金属電極２５−１との間の寄生容量Ｃｂ１との直列回路による分圧で電位が決まる。そして、金属電極２５−１の横幅がプレート電極の横幅の１／２となっているため、Ｃａ１／Ｃｂ１が約２倍の状態であり、プレート電極１８ａの電位は、その直下の半導体領域２部分の電位より少し高めに設定される。したがって、半導体領域２の表面にＰ型反転層が生じることは無く、それゆえ、高温バイアス試験のような寿命試験を行っても、耐圧の劣化は生じない。また、半導体領域２表面の電位が金属電極２５−１と２５−２（または２５−４）によって段階的に下げられるため、局部的な電界集中は避けられ、高い初期耐圧が得られる。
【００９４】
なお、表面保護膜３５に欠陥が生じた場合でも、金属電極２５−１は、金属電極２５に接続されているため、絶縁不良の影響を受けずに、印加電位を維持することができる。また、絶縁不良によって金属電極２５−１の周辺部が導電性を持つと、その導電性を持った部分が金属電極２５−１と同じ電位となり、その結果、寄生容量Ｃｂ１が等価的に大きくなって、プレート電極１８ａの電位が多少高めに設定される。すなわち、ストレスの影響を受け易い表面保護膜３５が絶縁不良を起こしても、その絶縁不良が程度の小さなものであれば、信頼性に殆ど影響しない高信頼性の高耐圧半導体装置を実現することができる。
【００９５】
上述した実施形態（図１〜図７など）では、２つのフローティング状態のプレート電極（１８ａ、１９ａ）を用いた例で説明したが、これに限定されない。例えば、プレート電極を更に増やして３つや４つとし、その上層にそれぞれの金属電極を設けることも可能である。 図８は、図７に示した実施形態の改変例であり、プレート電極を５つに増やし、且つ、Ｐ型のガードリング領域を４つに増やしたものである。この構成で実験した場合でも、高温バイアス試験において金属電極２５と金属電極３３の間の耐圧（図１６中の端子１０８とＧＮＤとの間の耐圧）が劣化しない良好な結果が得られた。
【００９６】
図８に示した構成の条件を例示すると、次のようである。Ｐ型の半導体基板１は、抵抗率５０Ω・ｃｍのものを使用し、Ｎ型の半導体領域２は、抵抗率５Ω・ｃｍで厚み２０μｍとし、Ｎ型の埋込拡散領域３は、１×１０15（ｃｍ-3）の不純物濃度のピークを持ち、深さ方向に約８μmの幅を持っている。Ｐ型のガードリング領域４４、４５、４６、４７は、５×１０16（ｃｍ-3）の不純物表面濃度を持ち、接合深さは５μｍである。ちなみに、Ｐ型のガードリング領域を配置しない構造においては、Ｎ型の半導体領域２は、抵抗率５Ω・ｃｍ、厚み１５μｍとし、厚みを薄めに設定して、半導体領域２の周縁部を空乏化し易くして、リサーフ技術を活用できるように配慮する必要がある。
【００９７】
膜厚の厚い酸化膜（フィールド酸化膜）１６の厚みは、２μｍとした。層間絶縁膜３４は、１．２μｍ厚のＣＶＤ膜と、８．５ｗｔ％のリンを含んだ１．８μｍ厚のＣＶＤ膜とを積層した２層構造とした。また、表面保護膜３５は、４．０ｗｔ％のリンを含んだ０．５μｍ厚のＣＶＤ膜と、１．０μｍの窒化膜とを積層した２層構造のものを用いた。プレート電極１７ａ、１８ａ、１９ａ、２０ａ、２１ａは、リンをドープしたＮ型のポリシリコン電極を用いた。図８に示す断面での各プレート電極の厚さは、０．５μｍであり、横幅は、１８μｍである。また、各プレート電極の間隔は、３μｍである。金属電極２５−１、２５−２、２５−４は、Ｓｉを１％添加したＡｌ電極を用いており、その厚さは、１．２μｍである。金属電極２５−１、２５−２の横幅は、７μｍであり、金属電極２５−４とプレート電極２０ａとの重なりは、６μｍである。図８に示した本実施形態の構成は、耐圧のマージを確保する上で最も好ましいと本願発明者が考えたものであり、上記の条件は、本願発明者が最良と考えたものである。なお、原理を説明する上で簡略化した図４および図５の構造の条件は、上記の寸法等と多少異なる。
【００９８】
また、次のような改変もすることができる。例えば、複数の金属電極の横幅をコンタクト用Ｎ型拡散領域６から離れるごとに段階的に狭くすれば、電界集中をより緩和することができ、高い初期耐圧を確保できる他、表面保護膜の絶縁不良に対する影響をより受けにくくすることができる。つまり、このような構成の場合、Ｎ型拡散領域６から遠ざかるほどプレート電極と半導体領域２との容量結合が大きくなるので、プレート電極と半導体領域との電位差が小さくなる。このため、半導体領域の全域に渡って電界集中を軽減することができ、その結果、初期耐圧を高くすることができる。しかも、その耐圧は高温バイアス試験においても劣化しない。
【００９９】
上記実施形態では、金属電極２５の一部（２５−１等）を略長方形環状にしたが、図９に示すように、高電圧側駆動回路用素子領域を略円形にして、基板法線方向から見て金属電極２５の一部が放射状となるように構成してもよい。すなわち、金属電極２５の一部とプレート電極１８ａ、１９ａとが交差するようにした金属電極２５にしてもよい。このような構成にしても、上記実施形態と同様に、高温バイアス試験時に負の可動電荷の発生を防止することができ、初期耐圧の劣化を抑制することができる。また、図１０に示すように、放射状に延びた金属電極２５の一部の根本を太くすれば、表面保護膜３５の絶縁性が損なわれた場合でも、高電位側のプレート電極への影響を小さくすることができる。
【０１００】
さらに、高電圧側駆動回路用素子領域が略長方形の場合でも、図１１に示すように、金属電極２５の一部を放射状に構成することもできる。この構成の場合も、表面保護膜３５の絶縁性が損なわれても、高電位側のプレート電極への影響を小さくするために、放射状に延びた金属電極２５の一部の根本を太くすることが好ましい。
（実施形態４）
次に、図１２を参照しながら、実施形態４にかかる高耐圧半導体装置を説明する。図１２は、本実施形態の高耐圧半導体装置の要部断面構造を模式的に示している。本実施形態は、誘電体分離構造を有している点において、ＰＮ接合分離構造を有する上記実施形態と異なる。同様の点については、説明の簡潔化を図るため省略する。
【０１０１】
本実施形態の高耐圧半導体装置は、誘電体分離法を用いて半導体領域２の周辺を絶縁物で完全に包囲した構造を有している。すなわち、Ｐ型の半導体基板１上に形成された張り合わせ用酸化膜３７の上に半導体領域２が形成され、半導体領域２の周辺にトレンチ溝が形成され、そのトレンチ溝内に分離用酸化膜３８とポリシリコン層３９とが埋設された構成となっている。
【０１０２】
次に、この構成の動作を説明する。通常は、プレート電極１７ａ、半導体基板１、Ｎ型半導体領域４８を接地電位とし、金属電極２５に高電圧側駆動回路用電源電圧Ｖ２を印加する。
【０１０３】
図１２に示した構成において、金属電極２５の電圧Ｖ２を徐々に上昇させると、分離用酸化膜３８からＮ型拡散領域６に向かって横方向に空乏層が広がり、一方、貼り合わせ用酸化膜３７からは上方向に空乏層が広がる。金属電極２５の電圧Ｖ２の大きさに応じて空乏層の広がりが変動する間は、高耐圧半導体装置の耐圧は維持される。その空乏層がＮ型拡散領域６のような高濃度Ｎ型不純物の領域にぶつかり電界強度が上昇すると、ブレークダウン現象が起きる。
【０１０４】
このように、半導体領域２の分離方法を変更した本実施形態の構成においても、上述した実施形態１の構成と同様にリサーフ技術を適用することができる。また、半導体領域２上の構造を上記実施形態２または３と同じようにすれば、同様に耐圧に関する信頼性（特に、高温バイアスによる寿命試験）をより向上させることができる。本実施形態のような誘電体分離構造を採用した場合、半導体領域２と半導体基板１との間の寄生容量が極めて小さくすることができるため、高周波特性または高速スイッチング特性と高耐圧特性との両方を満足する半導体装置を実現することができるため利点が大きい。
（実施形態５）
次に、図１３を参照しながら、実施形態５にかかる高耐圧半導体装置を説明する。図１３は、本実施形態の高耐圧半導体装置の要部断面構造を模式的に示している。本実施形態の高耐圧半導体装置は、図５に示した実施形態２の構成におけるプレート電極１８ａ、１９ａの直下に位置する半導体領域２に、ガードリング領域４４および４５が付加された構成を有している。他の点については、実施形態２の構成と同様であり、説明の簡潔化を図るため省略する。
【０１０５】
本実施形態の構成においては、分離拡散領域４とコンタクト用Ｎ型拡散領域６との間に位置する半導体領域２内にＰ型不純物を拡散することによって、ガードリング領域４４と４５とが形成されている。ガードリング領域４４は、プレート電極１８ａ直下に位置し、一方、ガードリング領域４５は、プレート電極１９ａ直下に位置している。
【０１０６】
分離拡散領域４とコンタクト用Ｎ型拡散領域６との間にガードリング領域４４、４５を形成した場合、Ｐ型の分離拡散領域４とＮ型の半導体領域２とのＰＮ接合で生じる空乏層が横方向に広がる時に、ガードリング領域４４や４５から広がる空乏層とくっつき合って、空乏層全体の曲率を大きくすることができ、その結果、電界集中を緩和して初期耐圧を大幅に向上することができる。
【０１０７】
本実施形態においては、プレート電極１８ａ、１９ａと金属電極２５との間の寄生容量Ｃｂ１、Ｃｂ２と、プレート電極１８ａ、１９ａとガードリング領域４４、４５表面との間の寄生容量Ｃａ１、Ｃａ２との直列回路によって、プレート電極１８ａ、１９ａの電位が決定されるため、ガードリング領域４４、４５の表面電位や半導体領域２の表面電位よりも、プレート電極１８ａ及び１９ａの電位を高電位に設定することができる。その結果、半導体領域２表面の電位よりも酸化膜１６側の電位を高くすることができ、高温バイアス試験時にＮ型の半導体領域２の表面にＰ型反転層が生じることを防止することができる。これにより、初期の耐圧が劣化しないような優れた信頼性を得ることができる。
【０１０８】
なお、図１３に示した構成に対し、次のような改変を行うことも可能である。図１４Ａは、図１３に示した構成の改変例を示しており、半導体領域２を誘電体分離した構造を有している。より詳細に説明すると、図１４Ａに示した高耐圧半導体装置では、Ｐ型の半導体基板１上に張り合わせ用酸化膜３７が形成され、且つ、その上にＮ型の半導体領域２が配置されたＳＯＩ基板を用いている。当該ＳＯＩ基板には、分離用溝が形成されており、その分離用溝には、分離用酸化膜３８及びポリシリコン層３９が埋設されている。半導体領域２が誘電体分離されている点以外は、図１１に示した構成と基本的には変わらないため、同様の点については、説明を省略する。
【０１０９】
誘電体分離構造を採用した場合にも、ＰＮ接合分離構造と同じようにリサーフ技術を活用できることは、上記実施形態４で説明した通りであり、図１４Ａに示した構成の耐圧特性は、図１３に示した構成のものとほぼ同等となる。したがって、誘電体分離構造を採用することによって、高耐圧特性の信頼性と高周波特性の両方を満足する高耐圧半導体装置を実現することができる。
【０１１０】
さらに、図１４Ａに示した構成を、図１４Ｂに示すような構成にすることも可能である。図１４Ｂに示した構成は、図１４ＡにおけるＮ型拡散領域６に一番近い金属電極２５−２を金属電極２５と一体化したものである。
【０１１１】
このような構成にすると、Ｎ型拡散領域６に一番近いプレート電極１９ａの上を金属電極２５−４で完全に覆って、プレート電極１９ａをドレイン電圧に近い電位にすることができる。その結果、表面保護膜３５が絶縁不良を起こしても、その下層部への悪影響を阻止することができる。また、分離拡散領域４に近いプレート電極１８ａの横幅に対して、プレート電極１８ａの上層に位置する環状の金属電極２５−１の横幅を１／２倍としているため、直下の半導体領域２部分との容量結合を大きくすることができる。その結果、その半導体領域２部分との電位差を余り大きくしないようにすることができ、局所的な電界集中を避けることができ、初期耐圧を高くすることができる。さらに、表面保護膜３５が絶縁不良を起こして、金属電極２５−１の周辺部が導電性を持つようになったとしても、寄生容量が等価的に大きくなり、プレート電極１８ａの電位が多少大きめに設定されるだけなので、高耐圧に関する信頼性が殆ど損なわれないという利点も得られる。
【０１１２】
上述の実施形態では、分離領域（分離拡散領域、分離用溝など）とともに、半導体領域２が形成された例を示したが、分離領域は必ずしも必要でなく、分離領域なしで半導体領域２を形成し、その半導体領域２に半導体素子（ＣＭＯＳ回路、抵抗、容量）を形成することも可能である。分離領域なしで半導体領域２を形成するには、例えば、図１５（ａ）から（ｃ）に示すようにすればよい。
【０１１３】
まず、図１５（ａ）に示すように、例えば低濃度Ｐ型の半導体基板１上にレジスト１０１を形成し、次いで、レジスト１０１をマスクとして、半導体基板１に、低エネルギーイオン注入と高エネルギーイオン注入との２段階のイオン注入を行う。図１５（ａ）中の点線１１５は高エネルギーイオン注入の注入位置を表しており、点線１１６は低エネルギーイオン注入の注入位置を表している。その後、加熱処理を行うと、図１５（ｂ）に示すような、Ｎ型ウェル領域（半導体領域）２を得ることができる。
【０１１４】
その後は、レジスト１０２をマスクとしてイオン注入を行い、加熱処理を行えば、図１５（ｃ）に示すように、拡散領域１１８（例えば、Ｐ型ウェルとしてのＰ型拡散層７など）を形成すればよい。このようにして、Ｎ型ウェル領域（半導体領域）２が形成された後は、公知の技術を利用して、Ｎ型ウェル領域（半導体領域）２に半導体素子を形成することができるので、上記実施形態で説明したようなデバイス構造を実現することができる。
【０１１５】
本実施形態のＮ型ウェル領域２を形成する場合、例えば、Ｎ型不純物としてリンを使用するとき、加速エネルギー７０ＫｅＶ〜３００ＫｅＶの低エネルギーイオン注入によって半導体基板の表面から浅い位置にリンを注入し、そして、加速エネルギー５００ＫｅＶ〜５ＭｅＶの高エネルギーイオン注入によって半導体基板の表面から深い位置にリンをイオン注入した後、加熱処理を行えばよい。
【０１１６】
図１５（ａ）から（ｃ）で説明した技術を用いると、エピタキシャル層を用いないでよいこと、および／または、半導体領域２を包囲する分離領域を形成する必要が無いため、工程数を大幅に簡略化することができ、その結果、製造コストを大幅に削減することができるというメリットが得られる。
【０１１７】
また、図１５（ａ）から（ｃ）に示した技術に基づいて、同一基板上に複数の半導体装置を作製する場合、図１５（ｄ）に示すように、隣接するＮ型ウェル領域２−１、２−２の間は、低濃度Ｐ型の半導体基板１のみで電気的分離を行うことになる。この構成を有するデバイスにおいて、半導体基板１の表面上に形成された金属配線（不図示）に高電位が印加されると、その金属配線直下に位置する半導体基板１の表面がＮ型に反転して、Ｎ型反転層が生じ易くなる。すると、Ｎ型ウェル領域２−１と２−２との間（図１５（ｄ）中のｘ）にリーク電流が流れ易くなるので、トランジスタ同士の電気的分離が不完全になりやすい。
【０１１８】
ただし、この電気的分離の問題は、Ｎ型ウェル領域２−１と２−２との離間距離ｘを十分確保すれば、解決することができる。したがって、高電位が印加される出力トランジスタについての離間距離ｘは大きくし、一方、集積比率の大きい小信号処理用のトランジスタについての離間距離ｘは小さくすれば、半導体装置（ＩＣ）の集積度を損なわずに、電気的分離を行うことができる。
【０１１９】
また、図１５（ｅ）に示すように、Ｎ型ウェル領域２−１と２−２との間の表面にＰ型の高濃度分離拡散領域１１９を形成することによっても、当該電気的分離の問題を解決することができる。このように高濃度分離拡散領域１１９（１１９−１、１１９−２）を形成すると、金属配線（不図示）の印加電圧にかかわらず、金属配線直下に位置する半導体基板１の表面にＮ型反転層が発生することを防止することができる。そのため、高電圧が印加される複数の出力トランジスタ（半導体領域２−１，２−２）同士の離間距離ｘを小さくしても、良好な電気的絶縁を得ることができ、そして、高耐圧半導体装置の集積度を高めることが可能となる。
【０１２０】
以上、本発明の好ましい例について説明したが、こうした記述は限定事項ではなく、勿論、種々の変形が可能である。
【０１２１】
【発明の効果】
本発明の高耐圧半導体装置によれば、フィールド絶縁膜上にフローティング状態で形成された複数のプレート電極のそれぞれの上に位置する層間絶縁膜上に複数の略環状金属電極が延在しており、その複数の略環状金属電極と複数のプレート電極のそれぞれとが互いに容量結合しているため、高温で使用しても耐圧が劣化しない信頼性に優れた高耐圧半導体装置を提供することができる。本発明の高耐圧半導体装置が、高電圧側駆動回路を含むインバータ制御用高耐圧半導体装置である場合には、高温で使用する場合でも優れた信頼性を有するインバータ制御システムを構成することができる。
【図面の簡単な説明】
【図１】実施形態１にかかる高耐圧半導体装置の要部断面構造を示す要部断面図である。
【図２】実施形態１にかかる高耐圧半導体装置の要部平面構造を示す要部平面図である。
【図３】実施形態１にかかる高耐圧半導体装置の寄生容量を説明するための断面図である。
【図４】実施形態１にかかる高耐圧半導体装置の電位分布を説明するための断面図である。
【図５】実施形態２にかかる高耐圧半導体装置の要部断面構造と電位分布を示す要部断面図である。
【図６】実施形態３にかかる高耐圧半導体装置の要部断面構造を示す要部断面図である。
【図７】実施形態３の改変例の要部断面構造を示す要部断面図である。
【図８】実施形態３の改変例の要部断面構造を示す要部断面図である。
【図９】実施形態３の改変例の平面構造を示す平面図である。
【図１０】実施形態３の改変例の平面構造を示す平面図である。
【図１１】実施形態３の改変例の平面構造を示す平面図である。
【図１２】実施形態４にかかる高耐圧半導体装置の要部断面構造を示す要部断面図である。
【図１３】実施形態５にかかる高耐圧半導体装置の要部断面構造を示す要部断面図である。
【図１４Ａ】実施形態５の改変例の要部断面構造を示す要部断面図である。
【図１４Ｂ】実施形態５の改変例の要部断面構造を示す要部断面図である。
【図１５】（ａ）から（ｃ）は、分離領域なしで半導体領域２を形成する方法を説明するための工程断面図である。（ｄ）は、半導体基板１のみで電気的分離を行う構成を模式的に示す断面図であり、そして、（ｅ）は、高濃度分離拡散領域１０９が形成された構成を模式的に示す断面図である。
【図１６】インバータ制御システムの一例である、照明用インバータ制御システムの概要構成図である。
【図１７】第１の従来例の要部断面構造を示す要部断面図である。
【図１８】第一の従来例の要部平面構造を示す要部平面図である。
【図１９】第一の従来例の寄生容量を説明するための断面図である。
【図２０】第１の従来例における常温時の電位分布を説明するための断面図である。
【図２１】第１の従来例における高温バイアス試験時の耐圧劣化を説明するための断面図である。
【図２２】第２の従来例である高耐圧半導体装置の耐圧劣化を説明するための断面図である。
【図２３】第２の従来例である高耐圧半導体装置の寄生容量を説明するための断面図である。
【符号の説明】
１ Ｐ型半導体基板
２ Ｎ型半導体領域
３ Ｎ型埋込拡散領域
４ Ｐ型分離拡散領域
６ Ｎ型高濃度拡散領域
７ 高電圧側駆動回路用ＮｃｈＭＯＳのボデイ拡散領域
８ 高電圧側駆動回路用ＮｃｈＭＯＳのソース拡散領域
９ 高電圧側駆動回路用ＮｃｈＭＯＳのドレイン拡散領域
１０ 高電圧側駆動回路用ＰｃｈＭＯＳのソース拡散領域
１１ 高電圧側駆動回路用ＰｃｈＭＯＳのドレイン拡散領域
１２ 高電圧側駆動回路用ＭＯＳ容量の電極用Ｐ型拡散領域
１３ 高電圧側駆動回路用Ｐ型拡散抵抗
１５ 薄い酸化膜
１６ 厚い酸化膜
１８ａ、１８ｂ、１９ａ、２０ａ、２１ａ フローティング状態のプレート電極
１７ａ、１７ｂ、１９ｂ プレート電極
２２ 高電圧側駆動回路用ＮｃｈＭＯＳのゲート電極
２３ 高電圧側駆動回路用ＰｃｈＭＯＳのゲート電極
２４ 高電圧側駆動回路用ＭＯＳ容量の電極
２５ Ｎ型半導体領域２に電位を与えるための金属電極
２５−１、２５−２ ２５に接続されている金属電極
２５−３ 金属電極２５、２５−１、２５−２を接続するための連結部
２５−４ プレート電極１９ａを覆うように延長された、半導体領域２に電位
を与えるための金属電極
２６ 高電圧側駆動回路用ＮｃｈＭＯＳのソース金属電極
２７ 高電圧側駆動回路用ＮｃｈＭＯＳのドレイン金属電極
２８ 高電圧側駆動回路用ＰｃｈＭＯＳのソース金属電極
２９ 高電圧側駆動回路用ＰｃｈＭＯＳのドレイン金属電極
３０ 高電圧側駆動回路用ＭＯＳ容量の金属電極
３１、３２ 高電圧側駆動回路用抵抗の金属電極
３３ Ｐ型分離拡散領域とＰ型基板に電位を与えるための金属電極
３４ 層間絶縁膜
３５ 表面保護膜
３６ 封止用樹脂
３７ 張り合わせ用酸化膜
３８ 分離用酸化膜
３９ ポリシリコン層
４０、４１ フローテイング金属電極
４２ Ｎ型蓄積層
４３ Ｐ型反転層
４４、４５、４６、４７ Ｐ型ガードリング拡散領域
４８ Ｎ型半導体領域
４９ 高電圧側制御信号用の金属配線
１０１、１０２ 高耐圧Ｎｃｈパワ−ＭＯＳトランジスタ
１０３ コンデンサ
１０４ 高耐圧ダイオード
１０５ 高電圧側駆動回路ブロック（フローテイングブロック）
１０６ 低電圧側駆動回路ブロック
１０７ 低電圧側駆動回路用電源端子
１０８ 高電圧側駆動回路用電源端子
１０９ 蛍光灯駆動用出力端子
１１０ 蛍光灯駆動用高電圧端子[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a high voltage semiconductor device. In particular, the present invention relates to a high voltage semiconductor device for inverter control.
[0002]
[Prior art]
FIG. 16 shows an illumination inverter control system as an example of using a conventional high-voltage semiconductor device for inverter control. FIG. 16 shows a schematic configuration of an illumination inverter control system.
[0003]
The illumination inverter control system shown in FIG. 16 drives an LC resonance circuit including a fluorescent lamp 100, high breakdown voltage power NchMOSFETs 101 and 102 for supplying power to the fluorescent lamp 100, and a high breakdown voltage power NchMOSFET 101. A high-voltage side drive circuit 105 for driving the high-voltage power MOSFET 102 and a low-voltage side drive circuit 106 for driving the high-voltage power MOSFET 102. The high voltage side drive circuit 105 is configured by a high voltage semiconductor device for inverter control. The high breakdown voltage power Nch MOSFETs 101 and 102 are discrete elements. The illumination inverter control system further includes a high voltage diode 104 and a capacitor 103 for supplying a power supply voltage V2 for a high voltage side drive circuit, a high voltage power supply terminal 110 for driving a fluorescent lamp, and a low voltage side. A drive circuit power supply terminal 107 and an output terminal 109 for driving the fluorescent lamp are provided.
[0004]
V1 applied to the high voltage power supply terminal 110 for driving the fluorescent lamp is a DC voltage obtained by rectifying the AC power supply, and is a high voltage of about 600V at the maximum. On the other hand, V3 applied to the low-voltage side drive circuit power supply terminal 107 is a power supply voltage of the low-voltage side drive circuit, and is usually a low voltage of about 15V. The voltage V2 applied to the power supply terminal 108 for the high voltage side drive circuit is a voltage defined by the low voltage side drive circuit voltage V3, the high voltage diode 104, the capacitor 103, and the high voltage power NchMOSs 101 and 102. In accordance with the ON / OFF operation of the high breakdown voltage power NchMOSs 101 and 102, the voltage range from the voltage V3 of about 15V to the high voltage (V1 + V3) of about 615V is moved.
[0005]
Next, the outline | summary of operation | movement of the inverter control system for illumination is demonstrated.
[0006]
First, in the initial state where V3 = 15V and V1 = 600V are applied, the fluorescent lamp driving output terminal voltage V4 is normally set to a state close to the GND potential. Therefore, in this state, the capacitor 103 is charged by the forward operation of the high voltage diode 104, and V2 is set to a value obtained by subtracting the forward voltage of the high voltage diode 104 from V3 = 15V.
[0007]
Next, the high voltage Nch power MOSFET 102 is set to the OFF state by the low voltage side control signal, and the high voltage power MOSFET 101 is set to the ON state by the high voltage side control signal. Thereby, the capacitor of the LC resonance circuit including the fluorescent lamp 100 is charged. At this time, the output terminal voltage V4 for driving the fluorescent lamp is a potential of about V1 = 600V from the vicinity of the GND potential (a voltage obtained by subtracting the on-voltage of the high breakdown voltage power NchMOSFET 101) from the vicinity of the GND potential when the high breakdown voltage power MOSFET 101 is turned ON. To rise. At this time, since the capacitor 103 is charged, the potential difference between V2 and V4, which is a substantial power supply voltage of the high-voltage side drive circuit, is about the initial voltage V3 = 15V (from V3 to the high withstand voltage diode 104). Voltage obtained by subtracting the forward voltage). In this way, V2 rises from a potential of about V3 = 15V to a potential of about (V1 + V3) = 615V.
[0008]
Thereafter, the high withstand voltage power NchMOS 101 is set to the OFF state by the high voltage side control signal, and the high withstand voltage power NchMOS 102 is set to the ON state by the low voltage side control signal, so that the fluorescent lamp 100 is discharged. At this time, the output terminal voltage V4 for driving the fluorescent lamp is set to GND from a potential of about V1 = 600 V (a potential obtained by subtracting the on-voltage of the high-voltage power NchMOS 101 from V1) when the high-voltage power NchMOS 102 is turned on. It drops to near the potential (the potential obtained by adding the on-voltage of the high breakdown voltage power NchMOS 102 to the GND potential). At this time, since the capacitor 103 is charged, the potential difference between V2 and V4, which is a substantial power supply voltage of the high-voltage side drive circuit, is about V3 = 15V (subtract the forward voltage of the high voltage diode 104 from V3. Voltage). In this way, V2 drops from a potential of (V1 + V3) = 615V to a potential of V3 = 15V.
[0009]
The above-described operation is a one-cycle operation when the LC resonance circuit including the fluorescent lamp is charged and discharged.
[0010]
In recent years, it has been considered to integrate a low-voltage side drive circuit (reference numeral 106 in FIG. 16), a high-voltage side drive circuit (reference numeral 105 in FIG. 16) and other control circuits of an inverter control system used in the lighting field. Has been. This type of high-voltage side drive circuit (reference numeral 105 in FIG. 16) is a circuit block generally called a floating block, and the power supply terminal 108 is not biased to a fixed potential but is in a floating state. FIG. 17 shows a cross-sectional structure when the floating blocks are integrated.
[0011]
The floating block shown in FIG. 17 includes a P-type semiconductor substrate 1, a semiconductor region 2 containing a low-concentration N-type impurity formed on the substrate, an N-type buried diffusion region 3, and an electrical connection between the elements. P-type isolation diffusion region 4 to be isolated, high-concentration contact N-type diffusion region 6 for applying a potential of power supply terminal 108 to semiconductor region 2, and metal electrode 25 for applying a potential to semiconductor region 2 And a metal electrode 33 for applying a potential to the isolation diffusion region 4 and the P-type semiconductor substrate 1.
[0012]
A thin oxide film 15 and a thick oxide film 16 are formed between the isolation diffusion region 4 and the N-type diffusion region 6, and the same potential as the metal electrode 33 is set on the oxide films 15 and 16. A plate electrode 17b made of polysilicon, a plate electrode 18b made of polysilicon that is electrically floating, and a plate electrode 19b made of polysilicon connected to the metal electrode 25 are formed. An interlayer insulating film 34 is formed on the plate electrodes 17 b, 18 b, and 19 b, and a metal electrode 40 and a metal electrode 41 that are electrically floating are formed on the interlayer insulating film 34. ing. A surface protective film 35 is formed on the metal electrodes 40 and 41, and a sealing resin 36 is further formed.
[0013]
In the configuration shown in FIG. 17, in the region surrounded by the contact N-type diffusion region 6, elements such as a CMOS, a capacitor, and a resistor that constitute the high-voltage side drive circuit are formed. A region where this element is formed is referred to as a “high voltage side drive circuit element region”.
[0014]
In the element region for the high-voltage side drive circuit shown in FIG. 17, the N-channel MOS P-type body diffusion region 7 constituting a part of the high-voltage side drive circuit and the N-channel MOS transistor formed in the P-type body diffusion region 7 N-type source and drain diffusion regions (8, 9) and an NchMOS polysilicon gate electrode 22 are formed. The N-type source and drain metal electrodes (26, 27) are connected to the N-type source and drain diffusion regions (8, 9). In addition, P-type source and drain diffusion regions (10, 11) of PchMOS, a PchMOS polysilicon gate electrode 23, and PchMOS source and drain metal electrodes (28, 29) constituting a part of the high-voltage side drive circuit. Is also formed. Thus, a CMOS transistor element (CMOS inverter) is formed.
[0015]
In addition, a P-type diffusion region 12 serving as one electrode of the capacitive element, a metal electrode 30 connected to the P-type diffusion region 12, and a polysilicon electrode 24 serving as the other electrode of the capacitive element are formed. Thus, a capacitive element is formed. Further, a P-type diffused resistor 13 constituting a part of the high-voltage side drive circuit and metal electrodes 31 and 32 of the P-type diffused resistor 13 are also formed. Thus, a resistance element is formed.
[0016]
In the configuration shown in FIG. 17, the power supply voltage V2 for the high voltage side drive circuit shown in FIG. 16 is applied to the metal electrode 25, and the GND potential is applied to the metal electrode 33 connected to the separation diffusion region 4. Is given. Further, the P-type body diffusion region 7 of the NchMOS constituting the CMOS becomes the potential V4 of the high voltage side drive circuit.
[0017]
As can be understood from the description of the operation of the inverter control system for lighting described above, the metal electrode 25 to which V2 is applied, the plate electrode 19b made of polysilicon, and the N-type diffusion region 6 for contact have a low voltage of about 15V to 615V. Vary to a high voltage of about. On the other hand, since the potential of V4 in FIG. 16 becomes the potential of the P-type body diffusion region 7 of the NchMOS in FIG. 17, the potential of the P-type body diffusion region 7 is from the vicinity of the GND potential to the potential of about V1 = 600V. Change. At that time, the potential difference among the metal electrode 25, the polysilicon plate electrode 19b, the high concentration diffusion region 6 and the P type body diffusion region 7 of NchMOS is maintained at a potential difference of about 15V.
[0018]
Therefore, a high voltage of about 615 V is applied to the PN junction between the P-type semiconductor substrate 1 and the P-type isolation diffusion region 4 and the low-concentration N-type semiconductor region 2. In the configuration shown in FIG. 17, the plate electrodes 17b, 18b, and 19b are a kind of field plate, and the capacitance with the floating metal electrodes 40 and 41 formed on the interlayer insulating film 34 formed thereon. By the coupling, the potential from the metal electrode 25 to the plate electrode 17b is divided so that the potential distribution on the surface of the semiconductor region 2 does not concentrate locally.
[0019]
FIG. 18 shows a planar structure of the floating block shown in FIG. Only the polysilicon plate electrodes 17b, 18b and 19b, the metal electrodes 25, 33, 40 and 41, and the contact N-type diffusion region 6 are shown to make the drawing easy to see.
[0020]
The plate electrodes 17b, 18b, and 19b made of polysilicon have a predetermined width and a substantially rectangular annular shape with corners having arc shapes. The shape of the metal electrodes 25, 33, 40, and 41 located on the upper layer of the plate electrodes 17b, 18b, and 19b is a substantially rectangular annular shape having a predetermined width and a corner portion having an arc shape. . However, some of them are cut off. A metal wiring 49 for propagating the high-voltage side control signal is disposed in the cut portion. In the region surrounded by the metal electrode 25 and the contact N-type diffusion region 6, an element for the high voltage side drive circuit is arranged.
[0021]
Next, how the high breakdown voltage semiconductor device is realized by the configuration shown in FIGS. 17 and 18 will be described. FIG. 19 shows the parasitic capacitance in the configuration shown in FIG. On the other hand, FIG. 20 shows a potential distribution when a high voltage (600 V) is applied to the high voltage semiconductor device having the configuration shown in FIG. In FIG. 20, equipotential lines for each potential are represented by broken lines.
[0022]
As shown in FIG. 19, a parasitic capacitance C1 exists between the plate electrode 17b and the floating metal electrode 40, a parasitic capacitance C2 exists between the floating metal electrode 40 and the plate electrode 18b, and the plate electrode 18b. There is a parasitic capacitance C3 between the floating metal electrode 41 and the floating metal electrode 41, and there is a parasitic capacitance C4 between the floating metal electrode 41 and the plate electrode 19b. The potential of the plate electrode 18b is set by the voltage dividing action of the series connection circuit by the parasitic capacitances C1 to C4, and an appropriate potential distribution is given to the semiconductor region 2. Thus, a high voltage semiconductor device can be realized by providing an appropriate potential distribution. Note that the parasitic capacitances C5 and C6 that occur between the sealing resin 36 in FIG. 19 are considered not to normally exist, and will be described later.
[0023]
Reference is now made to FIG. FIG. 20 is a schematic diagram for explaining the concept of potential distribution of a conventional high voltage semiconductor device at normal temperature. The inventor of the present application has confirmed that the potential distribution shown in FIG. 20 and the result of the simulation performed by the present inventor show the same tendency.
[0024]
The potential distribution shown in FIG. 20 gives 0 (V) to the P-type semiconductor substrate 1, the P-type isolation diffusion region 3, the plate electrode 17b, and the metal electrode 33, and the N-type diffusion region 6, the plate electrode 19b, and the metal A case where 600 (V) is applied to the electrode 25 is illustrated. As can be understood from FIG. 20, when the same high potential of 600 (V) as that of the N-type diffusion region 6 is applied to the plate electrode 19b, the intermediate potential between 600 (V) and 0 (V) is applied to the plate electrode 18b. Will be given. As a result, equipotential lines representing the potential distribution in the semiconductor region 2 are in the vertical direction and are substantially equally spaced. As a result, the electric field concentration in the semiconductor region 2 can be relaxed, and high breakdown voltage characteristics can be maintained.
[0025]
[Problems to be solved by the invention]
However, if a high voltage of 500 (V) or higher, for example, 600 (V) is applied to the metal electrode 25 and operated at a high temperature of 150 ° C., the withstand voltage between the metal electrode 25 and the metal electrode 33 (FIG. 16). In this case, the phenomenon occurs that the breakdown voltage between the terminal 108 to which V2 is applied and the GND is deteriorated. This phenomenon can be reproduced by a life test called a high-temperature bias test. In the high-temperature bias test, when the applied voltage of the metal electrode 25 is increased, the withstand voltage deterioration becomes remarkable, and when the applied voltage is lowered, the withstand voltage deterioration tends to decrease. There is.
[0026]
Regarding the breakdown voltage degradation between the metal electrode 25 and the GND in the high temperature bias test, the mechanism has not yet been elucidated and is not in the range of inference. However, the following can be inferred.
[0027]
Generally, a semiconductor chip is sealed with a sealing resin, and measures are taken so that moisture does not penetrate into the resin package. However, the novolak epoxy resin generally used as a sealing resin contains 0.9% to 1.6% hydroxyl OH, and this hydroxyl OH is activated at a high temperature and generally insulated. The sealing resin 36 that is considered as a product is in a semi-insulated state (a state that conducts with high resistance).
[0028]
Usually, in a high voltage semiconductor device, a semiconductor chip is molded with a sealing resin 36, and metal is provided between a plurality of external terminals (not shown) and a plurality of pads (not shown) on the semiconductor chip. They are connected by wires (not shown). Since the ground potential 0 (V), the power supply voltage 600 (V), and the control signal are respectively applied to these metal wires, if the sealing resin 36 is in a semi-insulated state for the reason described above. , 600 (V) and 0 (V) are presumed to be applied to the surface of the surface protective film 35. Depending on the layout of the semiconductor chip, for example, a grounding pad (not shown) is provided on the insulated gate transistor side on the semiconductor chip, and the power supply pad (not shown) is separated therefrom. In the case where the sealing resin 36 is provided at a certain position, the sealing resin 36 on the insulated gate transistor may have an intermediate potential of about 100 (V). Considering such a situation, it is assumed that the interface between the surface protection film 35 of the semiconductor chip and the sealing resin 36 has a potential of 100 (V) during the high-temperature bias test, and what is the potential distribution at that time? The inventor of the present application examined whether this would be the case.
[0029]
The potential distribution during the high temperature bias test will be described below with reference to FIG. FIG. 21 is a diagram assuming a potential distribution during a high-temperature bias test in which a high-temperature state is set under the same bias condition as described in FIG. In FIG. 21, equipotential lines are indicated by broken lines.
[0030]
In the state shown in FIG. 21, in addition to the parasitic capacitances C1 and C2 described above, the floating metal electrode 40 has a parasitic capacitance C5 formed between the sealing resin 36 (FIG. 19). reference). The floating metal electrode 41 also includes the parasitic capacitance C6 formed between the sealing metal 36 and the parasitic capacitances C3 and C4 described above. Therefore, when the parasitic capacitances C5 and C6 have the same capacitance value as the parasitic capacitances C1 to C4, the sealing resin 36 becomes a semi-insulating state during the high temperature bias test, and the floating in the sealing resin 36 is caused. When the location on the metal electrodes 40 and 41 becomes 100 (V), the potential of the floating metal electrode 41, which was about 450 (V) at room temperature, decreases to about 300 (V) due to the influence of the parasitic capacitance C6. Similarly, the potential of the floating metal electrode 40, which was about 150 (V) at room temperature, is reduced to about 130 (V) due to the influence of the parasitic capacitance C5. Correspondingly, the potential of the plate electrode 18b drops from about 300 (V) at room temperature to about 200 (V). As a result, as shown in FIG. 21, among the equipotential lines crossing the interface between the semiconductor region 2 and the oxide film 16, a portion of 200 (V) or more is inclined toward the N-type diffusion region 6, and The potential on the oxide film 16 side at the interface is a negative potential with respect to the surface of the N-type semiconductor region 2.
[0031]
When the oxide film 16 side becomes a negative potential in a high-temperature atmosphere at the interface between the N-type semiconductor region 2 and the oxide film 16, the bond of Si-H, Si-OH, etc. at the interface is broken and positive fixing is performed. It has been reported that electric charge is generated (a book published by Nikka Giren Shuppansha "Reliability Technology for Semiconductor Devices"). When such a phenomenon occurs and positive fixed charges are generated at the interface between the semiconductor region 2 and the oxide film 16, negative movable charges are also generated in the oxide film 16. Then, the negative movable charge in the oxide film 16 is attracted to the positive high potential of the metal electrode 25 over time, and a region in which a large amount of negative charge is distributed near the metal electrode 25 in the oxide film 16 is generated. A region in which a lot of positive fixed charges are distributed at the original location where the negative movable charges are generated. That is, since many negative charges are present at the interface in the oxide film 16 close to the metal electrode 25, holes in the semiconductor region 2 are attracted, and the surface of the N-type semiconductor region 2 is inverted to P-type and P-type. The mold inversion layer 43 is obtained. In the region where the positive fixed charge remains, electrons in the semiconductor region 2 are attracted, the electron density in the semiconductor region 2 is locally increased, and an N-type accumulation layer 42 is generated near the surface of the semiconductor region 2.
[0032]
In this way, when the P-type inversion layer 43 and the N-type accumulation layer 42 shown in FIG. 21 are formed on the surface of the semiconductor region 2, the portion near the N-type diffusion region 6 of the P-type inversion layer 43. Electric field concentration occurs. Such electric field concentration is considered to deteriorate the breakdown voltage of the high breakdown voltage semiconductor device over time.
[0033]
Next, a high voltage semiconductor device as a second conventional example will be described with reference to FIGS. FIG. 22 shows a cross section of the main part of the second conventional high voltage semiconductor device, and FIG. 23 shows the parasitic capacitance in the configuration shown in FIG. In addition, in the site | part in FIG. 22, FIG. 23, the same code | symbol is provided to the same site | part as a 1st prior art example (FIG. 17), and description is abbreviate | omitted.
[0034]
The high breakdown voltage semiconductor device shown in FIG. 22 is intended to increase the breakdown voltage of the semiconductor device by providing P-type guard ring regions 44 and 45. The difference between the second conventional example shown in FIG. 22 and the first conventional example shown in FIG. 17 is that the floating metal electrodes (40 and 41 in FIG. 17) are not provided in the second conventional example. And P-type guard ring regions 44 and 45 are formed in the N-type semiconductor region 2.
[0035]
As shown in FIG. 23, in the conventional semiconductor device, a parasitic capacitance C7 exists between the plate electrode 17b and the guard ring region 44, and a parasitic capacitance C8 exists between the guard ring region 44 and the plate electrode 18b. A parasitic capacitance C9 exists between the plate electrode 18b and the guard ring region 45, and a parasitic capacitance C10 exists between the guard ring region 45 and the plate electrode 19b. A voltage applied between the metal electrode 25 and the metal electrode 33 is divided by a series circuit including these parasitic capacitors C7 to C10, and the potentials of the guard ring regions 44 and 45 and the plate electrode 18b are set. There is no problem even if it is considered that way at least at room temperature.
[0036]
In this configuration, when the high temperature bias test is performed in the same manner as in the first conventional example, the sealing resin 36 is in a semi-insulating state, and as a result, the surface protective film 35 has a surface of 600 (V) and 0 (V). It will have an intermediate potential. If the intermediate potential is as low as about 100 (V), there is a parasitic capacitance C11 between the sealing resin 36 and the plate electrode 18b. For example, about 300 (V) at room temperature. As a result, the potential of the plate electrode 18b is lowered to about 200 (V). Then, as shown in FIG. 22, a P-type inversion layer 43 is formed between the guard ring regions 44 and 45, and the guard ring regions 44 and 45 are electrically connected, so that the breakdown voltage of the high breakdown voltage semiconductor device is lowered. .
[0037]
The present invention has been made in view of such various points, and a main object of the present invention is to provide a high voltage semiconductor device having excellent reliability that does not cause breakdown of breakdown voltage even when used at a high temperature.
[0038]
[Means for Solving the Problems]
A high breakdown voltage semiconductor device according to the present invention includes a second conductivity type semiconductor region formed on a first conductivity type semiconductor substrate, a second conductivity type contact diffusion region formed in the semiconductor region, and the contact. A separation diffusion region of a first conductivity type formed in the semiconductor region so as to be separated from the diffusion region for contact and surround the diffusion region for contact, and located between the separation diffusion region and the contact diffusion region A field insulating film formed on the semiconductor region, a metal electrode electrically connected to the contact diffusion region, and a contact electrode that is spaced apart from the contact diffusion region and viewed from the substrate normal direction In a floating state on the field insulating film so as to surround the diffusion region In a ring A plurality of plate electrodes formed, and an interlayer insulating film formed on the field insulating film and the plurality of plate electrodes, The metal electrode is Part of the metal electrode A plurality of substantially annular metal electrodes, and a connecting portion for connecting the plurality of substantially annular metal electrodes to the contact diffusion region. And said Multiple substantially ring Metal electric The pole , Each of the plurality of plate electrodes Covering directly above with only one substantially annular metal electrode corresponding to each through the interlayer insulating film And said Multiple substantially ring Metal electric With poles Each of the plurality of plate electrodes is capacitively coupled to each other, and the second conductivity type semiconductor region surrounded by the second conductivity type contact diffusion region includes a CMOS circuit, a resistor and a capacitor. Either one or both are provided.
[0039]
In a preferred embodiment, the high withstand voltage semiconductor device is an inverter control high withstand voltage semiconductor device including a high voltage side drive circuit, and the high voltage side drive circuit includes the CMOS circuit, the resistor and the capacitor. Including one or both.
[0040]
In a preferred embodiment, the metal electrode includes a plurality of metal electrodes as a part of the metal electrode. Almost circular A plurality of the metal electrodes, Almost circular At least one of the metal electrodes is Almost circular It has a narrower width than the plate electrode capacitively coupled to the metal electrode.
[0041]
In a preferred embodiment, the metal electrode has a portion that covers all of the upper surface of the plate electrode located closest to the diffusion region for contact among the plurality of plate electrodes through the interlayer insulating film. doing.
[0042]
In a preferred embodiment, the metal electrode includes a plurality of metal electrodes as a part of the metal electrode. Almost circular A plurality of the metal electrodes, Almost circular The lateral width of each metal electrode becomes narrower as the distance from the contact diffusion region increases.
[0043]
In a preferred embodiment, a plurality of first-conductivity-type guard ring regions are formed on top of the semiconductor region located below each of the plurality of plate electrodes.
[0044]
In a preferred embodiment, the second conductivity type buried in a position corresponding to a high-voltage side drive circuit element region between the first conductivity type semiconductor substrate and the second conductivity type semiconductor region. A region is formed.
[0045]
Another high breakdown voltage semiconductor device according to the present invention is formed in an insulating layer formed on a first conductive type semiconductor substrate, a second conductive type semiconductor region disposed on the insulating layer, and the semiconductor region. A second conductivity type contact diffusion region; an isolation insulating region formed in the semiconductor region so as to be separated from and surround the contact diffusion region; and the isolation insulating region And a field insulating film formed on the semiconductor region located between the contact diffusion region, a metal electrode electrically connected to the contact diffusion region, and a distance from the contact diffusion region And in a floating state on the field insulating film so as to surround the diffusion region for contact as viewed from the normal direction of the substrate. In a ring A plurality of plate electrodes formed, and an interlayer insulating film formed on the field insulating film and the plurality of plate electrodes, The metal electrode is Part of the metal electrode A plurality of substantially annular metal electrodes, and a connecting portion for connecting the plurality of substantially annular metal electrodes to the contact diffusion region. And said Multiple substantially ring Metal electric The pole , Each of the plurality of plate electrodes Covering directly above with only one substantially annular metal electrode corresponding to each through the interlayer insulating film And said Multiple substantially ring Metal electric With poles Each of the plurality of plate electrodes is capacitively coupled to each other, and the second conductive type semiconductor region surrounded by the second conductive type contact diffusion region includes any of a CMOS circuit, a resistor, and a capacitor. Or one or both.
[0046]
In a preferred embodiment, the high withstand voltage semiconductor device is an inverter control high withstand voltage semiconductor device including a high voltage side drive circuit, and the high voltage side drive circuit includes the CMOS circuit, the resistor and the capacitor. Including one or both.
[0047]
In a preferred embodiment, the metal electrode has a plurality of annular metal electrodes as a part of the metal electrode, and at least one of the plurality of annular metal electrodes includes the annular metal electrode and It has a narrower width than a capacitively coupled plate electrode.
[0048]
In a preferred embodiment, the metal electrode has a portion that covers all of the upper surface of the plate electrode located closest to the drain diffusion region among the plurality of plate electrodes through the interlayer insulating film. ing.
[0049]
In a preferred embodiment, the metal electrode has a plurality of annular metal electrodes as a part of the metal electrode, and each lateral width of the plurality of annular metal electrodes is separated from the drain diffusion region. It is narrower.
[0050]
In a preferred embodiment, a plurality of first-conductivity-type guard ring regions are formed on top of the semiconductor region located below each of the plurality of plate electrodes.
[0052]
In a preferred embodiment, the semiconductor device further includes a surface protective film formed on the metal electrode and the interlayer insulating film, and a sealing resin portion formed on the surface protective film.
[0053]
In a preferred embodiment, the surface protective film is a multilayer film including an upper layer made of a polyimide resin and an insulating layer made of an inorganic material in a lower layer.
[0054]
According to the high voltage semiconductor device of the present invention, on the interlayer insulating film positioned on each of the plurality of plate electrodes formed in a floating state on the field insulating film. Almost circular Metal electrode Is And that Almost circular Metal electrode When Each of the plurality of plate electrodes is capacitively coupled to each other. For this reason, the capacitance series circuit formed by this capacitive coupling causes the potential of the semiconductor region portion immediately below the plate electrode and the interlayer insulating film located above the plate electrode. Almost circular An appropriate bias voltage can be applied to the floating plate electrode by dividing the potential of the metal electrode. As a result, the P-type inversion layer that is likely to be generated on the surface of the semiconductor region can be suppressed, so that the breakdown voltage of the high breakdown voltage semiconductor device including one or both of the resistance and the capacitance can be ensured even at a high temperature. Thus, a high voltage semiconductor device with excellent reliability can be realized.
[0055]
When the plate electrode on the highest potential side among the plurality of plate electrodes is entirely covered with the metal electrode through the interlayer insulating film, the lower layer is not affected even if the surface protective film that is susceptible to stress causes an insulation failure. A stable potential can be applied to the semiconductor region. For this reason, it is possible not only to prevent deterioration of the breakdown voltage at high temperature, but also to prevent a breakdown voltage due to an insulation failure of the surface protective film.
[0056]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments according to the present invention will be described below with reference to the drawings. In the following drawings, components having substantially the same function are denoted by the same reference numerals for the sake of brevity. In the following embodiments, a description will be given focusing on a high voltage semiconductor device having a withstand voltage of 100 V or more (for example, 500 to 800 V). The present invention is not limited to the following embodiment.
(Embodiment 1)
The high voltage semiconductor device according to the first embodiment will be described with reference to FIGS. FIG. 1 schematically shows a cross-sectional configuration of the high voltage semiconductor device of the present embodiment, and FIG. 2 schematically shows a planar configuration of the high voltage semiconductor device of the present embodiment. In FIG. 2, only the polysilicon plate electrode and metal electrode, and the contact N-type diffusion region are shown for easy understanding of the drawing.
[0057]
The high withstand voltage semiconductor device shown in FIG. 1 includes plate electrodes 18a and 19a, and part of metal electrodes 25 (25-1 and 25-2) provided via an interlayer insulating film 34 located on the plate electrodes 18a and 19a. By mutually capacitively coupling the two, the deterioration of the breakdown voltage at a high temperature is prevented. A mechanism for preventing deterioration of the breakdown voltage at high temperatures will be described later. The high voltage semiconductor device according to the present embodiment is configured by using a PN junction isolation technique, and is disposed inside (center part) inside the plate electrodes 18a and 19a and part of the metal electrodes 25 (25-1 and 25-2). A high voltage side drive circuit composed of a CMOS circuit (CMOS transistor) and either one or both of a resistor and a capacitor is formed in the element region for the high voltage side drive circuit located. As shown in FIG. 2, the high voltage side drive circuit in the element region for the high voltage side drive circuit can be controlled by the high voltage side control signal via the metal wiring 49. This high voltage side drive circuit can be combined with the low voltage side drive circuit of the inverter control system to constitute an inverter control system. The inverter control system including the high-voltage side drive circuit can be used for various uses using the inverter control circuit, such as for illumination, for PDP, and for motors.
[0058]
In the present embodiment, the low voltage side drive circuit (106 in FIG. 16) of the inverter control system is formed in a region outside the metal wiring 33 for PN junction isolation. The voltage side driving circuit is included in a one-chip IC. However, the present invention is not limited to this configuration, and the high voltage side drive circuit and the low voltage side drive circuit may be configured separately.
[0059]
The configuration of the high voltage semiconductor device of this embodiment will be described in further detail. The high breakdown voltage semiconductor device of this embodiment includes a P-type semiconductor substrate 1 and a semiconductor region 2 formed by introducing a low concentration N-type impurity into the semiconductor substrate 1. In the present embodiment, the semiconductor region 2 is formed on the top of the substrate 1 (including the substrate surface). A contact diffusion region 6 into which high-concentration N-type impurities are introduced is formed on the surface near the center of the semiconductor region 2, and an N-type buried region is formed at the center of the interface between the semiconductor substrate 1 and the semiconductor region 2. A recessed area 3 is formed. Further, in the semiconductor region 2, an isolation diffusion region 4 into which a P-type impurity is introduced is formed so as to be separated from the N-type diffusion region 6 and surround the N-type diffusion region 6. In the low-concentration N-type semiconductor region 2 surrounded by the high-concentration N-type diffusion region 6, high-voltage side drive circuit elements such as a CMOS, a capacitor, and a resistor are arranged.
[0060]
A thin oxide film 15 is formed on the isolation diffusion region 4, and a plate electrode 17 a made of doped polysilicon is formed on the oxide film 15. A thick oxide film (field insulating film) 16 is formed on the semiconductor region 2 located between the isolation diffusion region 4 and the high-concentration N-type diffusion region 6. A plurality of plate electrodes 18 a and 19 a are formed on the field insulating film 16 so as to be separated from the N-type diffusion region 6 and to surround the N-type diffusion region 6 when viewed from the substrate normal direction. Each of the plate electrodes 18a and 19a is in an electrically floating state and is made of doped polysilicon. On the oxide films 15 and 16 and the plate electrodes 17a, 18a and 19a, an interlayer insulating film 34 made of an oxide film or a nitride film is formed.
[0061]
A separation metal electrode 33 is connected to the separation diffusion region 4. A metal electrode 25 is connected to the contact N-type diffusion region 6. A part (25-1, 25-2) of the metal electrode 25 extends on the interlayer insulating film 34 located on each of the plate electrodes 18a, 19a, and a part of the metal electrode 25 (25- 1, 25-2) and the plate electrodes 18a and 19a are capacitively coupled to each other.
[0062]
The portions 25-1 and 25-2 of the metal electrode 25 are electrically connected to the contact N-type diffusion region 6 via the connecting portion 25-3 and the metal electrode body (25). Further, a surface protective film 35 is formed on the interlayer insulating film 34 so as to cover the metal electrodes 25 (25-1 to 25-3) and the metal electrodes 26 to 33, and sealing is performed for molding on the surface protective film 35. Resin 36 is formed.
[0063]
The surface protective film 35 of the present embodiment is made of, for example, silicate glass, silicon nitride, or polyimide resin. Or you may comprise by these combination, and the surface protective film 35 may be comprised as a laminated film. When the surface protective film 35 is configured as a laminated film, it is preferable to form an insulating layer made of polyimide resin as an upper layer. In that case, an insulating layer (for example, a silicate glass layer or a silicon nitride layer) made of an inorganic material is formed in the lower layer. Examples of the polyimide resin include a polyimide resin, a polyamideimide resin, a polyamic acid resin (a precursor of a polyimide resin), and the like. The sealing resin 36 of the present embodiment is made of, for example, a novolac epoxy resin.
[0064]
In addition, unlike a novolac epoxy resin, a polyimide resin maintains high insulation even at a high temperature (150 ° C.), so that it can be used as a reliable organic insulating film. In addition, the polyimide resin has an advantage that the film thickness can be easily controlled as compared with the inorganic insulating film formed by the CVD method. For example, the film thickness can be easily increased by increasing the viscosity of the precursor of the polyimide resin or by coating the precursor twice. Therefore, when the surface protective film 35 is composed of a polyimide resin layer or a multilayer film having a polyimide resin layer as an uppermost layer, for example, the thickness of the surface protective film is easily controlled. can do. When the thickness of the surface protective film 35 is increased, the capacitive coupling between the plate electrodes 18a and 19a and the sealing resin 36 can be reduced, so that the effect of preventing the deterioration of pressure resistance at high temperatures can be further increased.
[0065]
The semiconductor region 2 in this embodiment is configured by introducing low-concentration N-type impurities, and an N-type buried region is formed at the interface between the P-type semiconductor substrate 1 and the N-type semiconductor region 2. A diffusion layer 3 is present. The presence of the N-type buried diffusion region 3 causes a breakdown phenomenon at the PN junction between the locally provided buried diffusion region 3 and the semiconductor substrate 1, and an applied voltage applied to the drain of the insulated gate transistor. As a result, the withstand voltage against surge due to static electricity, power supply surge, lightning strike, etc. can be increased. Further, when a depletion layer that extends into the N-type semiconductor region 2 from the junction surface with the P-type semiconductor substrate 1 reaches a P-type diffusion layer (for example, 7, 12, 13) that constitutes the high-voltage side drive circuit, so-called The punch-through phenomenon causes a problem that current leaks from the P-type diffusion layer (for example, 7, 12, 13) to the P-type semiconductor substrate 1, but the N-type buried diffusion layer 3 has such a problem. It also plays a role in preventing defects.
[0066]
However, in the present embodiment, a configuration in which the N-type buried diffusion layer 3 is present is shown, but the N-type buried diffusion layer 3 may not be provided. In this case, an N-type epitaxial layer may be grown on the P-type semiconductor substrate 1, or an N-type well is selectively formed on the P-type semiconductor substrate 1, and the N-type well is formed as a semiconductor. It may be used as region 2. When the N-type well is used as the semiconductor region 2, it is possible to form a CMOS, a capacitor, and a resistor in the N-type well semiconductor region 2 without forming the isolation region (isolation diffusion region) 4. .
[0067]
In the case of an N-type epitaxial layer grown on the P-type semiconductor substrate 1, the thickness of the N-type epitaxial layer is made relatively large so that the P-type semiconductor substrate 1 and the N-type epitaxial layer are The depletion layer extending from the junction surface into the N-type epitaxial layer may be prevented from reaching the P-type diffusion layer (for example, 7, 12, 13) constituting the high-voltage side drive circuit. In the case where an N-type well is selectively formed in a P-type semiconductor substrate 1, the N-type well is formed relatively deeply, and the N-type well is formed from the junction surface between the P-type semiconductor substrate 1 and the N-type well layer. The depletion layer extending in the well layer may be prevented from reaching the P-type diffusion layer (for example, 7, 12, 13).
[0068]
The breakdown voltage described above mainly relates to the initial breakdown voltage of the high breakdown voltage semiconductor device. Hereinafter, an operation principle capable of maintaining the initial withstand voltage even in the life test in the high temperature bias state will be described.
[0069]
As shown in FIG. 3, a parasitic capacitance Ca1 exists between the plate electrode 18a and the semiconductor region 2, and a parasitic capacitance Ca2 exists between the plate electrode 19a and the semiconductor region 2. Further, a parasitic capacitance Cb1 exists between the plate electrode 18a and the metal electrode 25-1, and a parasitic capacitance Cb2 exists between the plate electrode 19a and the metal electrode 25-2. A parasitic capacitance Cc1 exists between the metal electrode 25-1 and the sealing resin 36, and a parasitic capacitance Cc2 exists between the metal electrode 25-2 and the sealing resin 36. In addition, since the applied voltage V2 = 600 (V) of the metal electrode 25 is applied to the metal electrodes 25-1 and 25-2, the parasitic capacitances Cc1 and Cc2 do not affect the plate electrodes 18a and 19a. . Therefore, the influence of parasitic capacitances Ca1, Ca2, Cb1, and Cb2 may be considered.
[0070]
The potential of the plate electrode 18a is a potential obtained by dividing the potential difference between the potential of the semiconductor region 2 located immediately below it and the voltage V2 = 600 (V) of the metal electrode 25 by a series circuit of Ca1 and Cb1. . Further, the potential of the plate electrode 19a is a potential obtained by dividing the potential difference between the potential of the semiconductor region 2 in the portion immediately below it and the voltage 600 (V) of the metal electrode 25 by a series circuit of Ca2 and Cb2. . Based on this premise, further explanation will be continued below.
[0071]
In the high breakdown voltage semiconductor device according to the present embodiment, a so-called RESURF technique is utilized in a portion between the isolation diffusion region 4 and the contact N-type diffusion region 6 where the N-type buried diffusion region 3 is not provided. To ensure the initial breakdown voltage. The principle will be described next.
[0072]
Usually, the high-voltage side drive circuit voltage V2 is applied to the metal electrode 25 in a state where the isolation diffusion region 4 and the semiconductor substrate 1 are set to 0 (V). When the applied voltage V2 is gradually increased from 0 (V), when the V2 is still low, the depletion layer formed by the PN junction between the P-type isolation diffusion region 4 and the N-type semiconductor region 2 becomes the isolation diffusion region. 4 extends toward the semiconductor region 2 in the direction of the contact N-type diffusion region 6. At the same time, the depletion layer also extends from the PN junction between the N-type semiconductor region 2 and the semiconductor substrate 1.
[0073]
When the voltage is further increased, the portion of the N-type semiconductor region 2 that does not have the N-type buried diffusion region 3 is filled with a depletion layer, and a so-called completely depleted state is obtained. In the fully depleted state, the electric field concentration caused by the shape of the depletion layer is relaxed, so that the potential distribution becomes uniform and as a result, the breakdown voltage is improved. As described above, a technique for depleting the semiconductor region to relax the electric field and secure a breakdown voltage of the semiconductor device is called a resurf technique. According to this technique, if the distance in the lateral direction is increased, the potential difference per unit distance is reduced and the electric field strength is reduced, so that higher breakdown voltage characteristics can be obtained.
[0074]
In the configuration shown in FIGS. 1 to 3, the isolation diffusion region is not depleted in the vicinity of the contact N-type diffusion region 6 in FIG. 1 even when a voltage of V2 = 600 (V) is applied to the metal electrode 25. A high breakdown voltage device design is ensured in which the distance between the contact 4 and the contact N-type diffusion region 6 is secured. In this configuration, the potential changes in the depletion layer depending on the distance from the PN junction, and the portion that has not been depleted has the same potential.
[0075]
As can be seen from the above, in the configuration shown in FIGS. 1 to 3, the potential of the semiconductor region 2 located immediately below the plate electrode 19 a closest to the contact N-type diffusion region 6 is less than the drain voltage. Is somewhat lower, and is about 500 (V). The potential of the portion of the semiconductor region 2 located immediately below the plate electrode 18a near the isolation diffusion region 4 between the isolation diffusion region 4 and the contact N type diffusion region 6 is less than half of the V2 applied voltage 600 (V). It becomes a small potential, and becomes about 240 (V).
[0076]
When the potential of the plate electrode 18a described above is verified based on these, the potential is the potential of the semiconductor region 2 portion immediately below the plate electrode 18a (about 240V) and the voltage 600 (V) of the metal electrode 25-1. Is equal to about 420 (V) because the potential difference is divided by the series circuit of Ca1 and Cb1. Further, when the potential of the plate electrode 19a is verified, the potential is obtained by calculating the potential difference between the potential of the semiconductor region 2 immediately below it (about 500 V) and the voltage 600 (V) of the metal electrode 25-2 in series of Ca2 and Cb2. Since the potential is divided by the circuit, it is about 550 (V). A conceptual diagram of the potential distribution under the same conditions is shown in FIG. FIG. 4 shows a potential distribution when 600 V is applied to the metal electrode 25, and equipotential lines of 0 V, 100 V, 200 V, 300 V, 400 V, 500 V, and 600 V are indicated by broken lines. Note that the potential distribution shown in FIG. 4 shows the same tendency as the result of the simulation performed by the present inventors.
[0077]
As shown in FIG. 21, in the conventional configuration, when the high voltage (for example, 600 V) of 500 (V) or higher is applied to the metal electrode 25 and the metal electrode 25 is operated at a high temperature of 150 ° C., the metal electrode 25 And the metal electrode 33 (the breakdown voltage between the terminal 108 to which V2 is applied and GND) in FIG. 16 is deteriorated.
[0078]
However, in the high withstand voltage semiconductor device according to the present embodiment, similarly, even when the high voltage of 500 (V) or more (for example, 600 V) is applied to the metal electrode 25 and operated in a high temperature state of an ambient temperature of 150 ° C., The potential distribution as shown in FIG. 4 is maintained, and the breakdown voltage does not deteriorate between the metal electrode 25 and the metal electrode 33. The reason for this is that in this embodiment, the metal electrode 25 is extended to the interlayer insulating film 34 immediately above each of the plurality of plate electrodes (18a, 19a), and the plate electrode (18a, 19a) and the metal electrode ( 25-1 and 25-2) are capacitively coupled to each other, so that the influence of the upper layer over the surface protective film 35 can be hardly affected.
[0079]
As can be understood from FIG. 4, at the interface between the oxide film 16 and the semiconductor region 2, the oxide film 16 side has a high potential over almost the entire region of the semiconductor region 2. For this reason, even if a high temperature bias test is performed, negative movable charges are not generated as in the conventional example. Therefore, the generation of the P-type inversion layer can be prevented, and the fear that the initial breakdown voltage deteriorates in the high temperature bias test can be eliminated.
[0080]
That is, in the high voltage semiconductor device of this embodiment, the metal electrode 25 is extended to the interlayer insulating film 34 immediately above each of the plurality of plate electrodes (18a, 19a), and the plate electrodes (18a, 19a) Since the metal electrodes (25-1, 25-2) are capacitively coupled, the parasitic capacitance between the plate electrodes (18a, 19a) and the metal electrodes (25-1, 25-2) immediately above the plate electrodes, The potential of the plate electrode (18a, 19a) can be determined by the voltage divided by the series circuit with the parasitic capacitance between the semiconductor region 2 directly below the plate electrode (18a, 19a), and the surface protection The influence of the upper layer of the film 35 or more can be hardly affected. As a result, a potential higher than that of the semiconductor region 2 can be stably applied to the floating plate electrodes (18a, 19a), and the withstand voltage (between the metal electrode 25 and the metal electrode 33 (high temperature bias reliability test)). In FIG. 16, it is possible to realize a high breakdown voltage semiconductor device in which the breakdown voltage between the power supply terminal 108 to which V2 is applied and the GND is not deteriorated.
[0081]
In the configuration of the present embodiment described above, the lateral widths of the plate electrodes 18a and 19a are made equal to the lateral widths of the metal electrodes 25-1 and 25-2. In this configuration, since the voltage division is approximately halved by the series circuit of Ca1 and Cb1, the difference between the potential of the plate electrode 18a and the potential of the semiconductor region 2 located immediately below it is about 180 (V ) In some cases, since the difference voltage is large, electric field concentration is increased in the vicinity of the end of the plate electrode 18a near the plate electrode 17a, which may cause a problem that the initial breakdown voltage cannot be sufficiently secured. Therefore, in order to avoid this problem, the following modification as in Embodiment 2 may be performed so as to reduce the potential difference between the plate electrode and the semiconductor region.
(Embodiment 2)
FIG. 5 schematically shows a cross-sectional structure of the high voltage semiconductor device according to the second embodiment. In the present embodiment, unlike the first embodiment, the lateral widths of the metal electrodes 25-1 and 25-2 are configured to be 1/2 times that of the plate electrodes 18a and 19a.
[0082]
When the high voltage semiconductor device of the second embodiment is verified in the same manner as that of the first embodiment, in the configuration of the present embodiment, the potential (about 240 V) of the semiconductor region 2 in the portion located immediately below the plate electrode 18a and the metal electrode The voltage difference between the voltage 600 (V) of 25-1 divided by the series circuit of Ca1 and Cb1 is the potential difference (about 120 V) between the plate electrode 18a and the semiconductor region 2, so that the plate electrode 18a is about 360 (V). When the potential of the plate electrode 19a is verified, the potential is about 530 (V). The potential of the plate electrode 19a is the potential obtained by dividing the potential difference between the potential of the semiconductor region 2 immediately below (approximately 500V) and the voltage 600 (V) of the metal electrode 25-2 by a series circuit of Ca2 and Cb2. Because it becomes.
[0083]
A conceptual diagram of the potential distribution under the same conditions is also shown in FIG. A broken line in FIG. 5 represents an equipotential line. The potential distribution shown in FIG. 5 shows the same tendency as the result of the simulation performed by the inventor of the present application.
[0084]
As can be understood from FIG. 5, at the interface between the oxide film 16 and the semiconductor region 2, the oxide film 16 side has a high potential over almost the entire region of the semiconductor region 2. As a result, the generation of the P-type inversion layer can be prevented and the breakdown voltage degradation in the high temperature bias test can be prevented. In addition, the lateral width of the metal electrodes 25-1 and 25-2 is halved compared to the experimental result of the first embodiment in which the lateral width of the metal electrodes 25-1 and 25-2 is equal to that of the plate electrodes 18a and 19a. It was found that the experimental result of this embodiment can alleviate the electric field concentration at the end of the plate electrode 18a near the plate electrode 17a. Specifically, an initial withstand voltage of about 200 (V) larger than the example of the first embodiment is obtained with the configuration of this embodiment, and the initial withstand voltage is about 700 (V).
[0085]
In the present embodiment, the capacitive coupling between the plate electrode (18a, 19a) and the semiconductor region 2 is larger than the capacitive coupling between the plate electrode (18a, 19a) and the metal electrode (25-1, 25-2). Therefore, the potential difference between the plate electrodes (18a, 19a) and the semiconductor region 2 directly below the plate electrodes (18a, 19a) can be reduced. And sufficient initial breakdown voltage can be secured. Moreover, the breakdown voltage does not deteriorate even in the high temperature bias test.
[0086]
The conditions used in the experiments conducted by the inventors of the present invention in Embodiments 1 and 2 are as follows. The P-type semiconductor substrate 1 has a resistivity of 50 Ω · cm, and the N-type semiconductor region 2 has a resistivity. 5 Ω · cm and a thickness of 15 μm, and the N type buried diffusion region 3 is 1 × 10 15 (Cm -3 ) And a width of about 8 μm in the depth direction. The thickness of the thick oxide film (field oxide film) 16 was 2 μm. The interlayer insulating film 34 has a two-layer structure in which a 1.2 μm thick CVD film and a 1.8 μm thick CVD film containing 8.5 wt% phosphorus are stacked. The surface protective film 35 has a two-layer structure in which a 0.5 μm thick CVD film containing 4.0 wt% phosphorus and a 1.0 μm nitride film are stacked. As a result of experiments under these conditions, good results were obtained in which the withstand voltage between the metal electrode 25 and the metal electrode 33 (withstand voltage between the terminal 108 and GND in FIG. 16) did not deteriorate in the high-temperature bias test. .
[0087]
In the second embodiment, the metal electrodes 25-1 and 25-2 have a width that is ½ of the plate electrodes 18 a and 19 a located immediately below the metal electrodes 25-1 and 25-2. , About 500V), the width may be slightly larger (for example, 2/3 times), and conversely, if a higher withstand voltage is required, it may be slightly smaller (for example, 1/4 times). ) Width.
[0088]
The configuration of the above-described second embodiment is based on the premise that the insulating property of the surface protective film 35 can be ensured in any situation. The lateral width of the metal electrodes 25-1 and 25-2 is set to the plate electrode 18a, It is uniformly narrowed (1/2 times) with respect to the lateral width of 19a. However, in the case of this configuration, if the surface protection film 35 is defective and the insulation is impaired, there is a possibility that the plate electrode 19a on the high potential side is easily affected. Therefore, in order to avoid this inconvenience, modification as in the following Embodiment 3 may be performed.
(Embodiment 3)
FIG. 6 schematically shows a cross-sectional structure of a main part of the high voltage semiconductor device according to the third embodiment. In the present embodiment, unlike the second embodiment, the ratio of the capacitive coupling with the metal electrode to the plate electrode and the capacitive coupling with the semiconductor region 2 is different for each plate electrode. With this configuration, even when the insulating property of the surface protective film 35 is impaired, the influence on the plate electrode 19a on the high potential side can be reduced.
[0089]
In the configuration shown in FIG. 6, the lateral width of the annular metal electrode 25-1 is made half the width of the plate electrode 18 a, and the lateral width of the annular metal electrode 25-2 is increased. That is, the width of the annular metal electrode 25-2 is widened so that the entire upper surface of the plate electrode 19a located closest to the N-type diffusion region 6 is covered with the interlayer insulating film 34. Since the other points are the same as those in the first and second embodiments, description thereof is omitted.
[0090]
As in the present embodiment, even if the lateral width of the annular metal electrode 25-2 is wider than the lateral width of the plate electrode 19a located in the lower layer portion, the parasitic capacitance Cb2 between the plate electrode 19a and the metal electrode 25-2. Since the value of is almost unchanged, it is possible to obtain substantially the same operations and effects as in the above embodiment.
[0091]
Further, the width of the metal electrode 25-2 in FIG. 6 is further expanded and integrated with the drain metal electrode 25, so that the metal electrode 25-4 as shown in FIG. An effect can be obtained. FIG. 7 is a modification of the configuration shown in FIG. 6 and is the same as the configuration shown in FIG. 6 except that a metal electrode 25-4 and P-type guard ring regions 44 and 45 are provided. It is. The function of the P-type guard ring regions 44 and 45 will be described later. In addition, it is also possible to employ a configuration in which the P-type guard ring regions 44 and 45 are not provided in FIG.
[0092]
In the configuration shown in FIG. 7, since the upper layer of the plate electrode 19a in the floating state is completely covered with the metal electrode 25-4, even if a defect occurs in the surface protective film 35 and an insulation failure occurs, the metal electrode Since the drain voltage is applied to 25-4, the influence of the insulation failure is blocked by the metal electrode 25-4, and does not adversely affect the plate electrode 19a located in the lower layer part and the semiconductor region 2 part located immediately therebelow.
[0093]
On the other hand, the floating plate electrode 18a formed near the isolation diffusion region 4 is formed by a series circuit of a parasitic capacitance Ca1 between the semiconductor region 2 and a parasitic capacitance Cb1 between the annular metal electrode 25-1. The potential is determined by the partial pressure. Since the width of the metal electrode 25-1 is ½ of the width of the plate electrode, Ca1 / Cb1 is about twice as large, and the potential of the plate electrode 18a is the portion of the semiconductor region 2 immediately below it. It is set slightly higher than the potential. Therefore, a P-type inversion layer is not generated on the surface of the semiconductor region 2, and therefore, withstand voltage degradation does not occur even when a life test such as a high temperature bias test is performed. Further, since the potential of the surface of the semiconductor region 2 is lowered stepwise by the metal electrodes 25-1 and 25-2 (or 25-4), local electric field concentration is avoided and a high initial breakdown voltage is obtained.
[0094]
Even when a defect occurs in the surface protective film 35, the metal electrode 25-1 is connected to the metal electrode 25, so that the applied potential can be maintained without being affected by insulation failure. Further, if the peripheral portion of the metal electrode 25-1 has conductivity due to poor insulation, the conductive portion has the same potential as the metal electrode 25-1, and as a result, the parasitic capacitance Cb1 becomes equivalently large. Thus, the potential of the plate electrode 18a is set slightly higher. That is, even if the surface protection film 35 that is easily affected by stress causes an insulation failure, if the insulation failure is of a small degree, a highly reliable high voltage semiconductor device that hardly affects the reliability is realized. Can do.
[0095]
In the above-described embodiments (FIGS. 1 to 7 and the like), the example in which two floating plate electrodes (18a, 19a) are used has been described. However, the present invention is not limited to this. For example, the number of plate electrodes can be further increased to three or four, and each metal electrode can be provided on the upper layer. FIG. 8 shows a modified example of the embodiment shown in FIG. 7 in which the number of plate electrodes is increased to five and the number of P-type guard ring regions is increased to four. Even when the experiment was performed with this configuration, a good result was obtained in which the breakdown voltage between the metal electrode 25 and the metal electrode 33 (the breakdown voltage between the terminal 108 and GND in FIG. 16) did not deteriorate in the high-temperature bias test.
[0096]
The conditions of the configuration shown in FIG. 8 are exemplified as follows. The P-type semiconductor substrate 1 has a resistivity of 50 Ω · cm, the N-type semiconductor region 2 has a resistivity of 5 Ω · cm and a thickness of 20 μm, and the N-type buried diffusion region 3 has 1 × 10 15 (Cm -3 ) And a width of about 8 μm in the depth direction. P-type guard ring regions 44, 45, 46, 47 are 5 × 10 16 (Cm -3 ) And the junction depth is 5 μm. Incidentally, in the structure in which the P-type guard ring region is not disposed, the N-type semiconductor region 2 has a resistivity of 5 Ω · cm and a thickness of 15 μm, and the thickness is set to be thin, so that the peripheral portion of the semiconductor region 2 is depleted. It is necessary to make it easier to take advantage of RESURF technology.
[0097]
The thickness of the thick oxide film (field oxide film) 16 was 2 μm. The interlayer insulating film 34 has a two-layer structure in which a 1.2 μm thick CVD film and a 1.8 μm thick CVD film containing 8.5 wt% phosphorus are stacked. The surface protective film 35 has a two-layer structure in which a 0.5 μm thick CVD film containing 4.0 wt% phosphorus and a 1.0 μm nitride film are stacked. As the plate electrodes 17a, 18a, 19a, 20a, and 21a, N-type polysilicon electrodes doped with phosphorus were used. The thickness of each plate electrode in the cross section shown in FIG. 8 is 0.5 μm, and the lateral width is 18 μm. The interval between the plate electrodes is 3 μm. As the metal electrodes 25-1, 25-2, and 25-4, Al electrodes added with 1% of Si are used, and the thickness thereof is 1.2 μm. The horizontal width of the metal electrodes 25-1 and 25-2 is 7 μm, and the overlap between the metal electrode 25-4 and the plate electrode 20a is 6 μm. The configuration of the present embodiment shown in FIG. 8 is what the inventors of the present application considered to be most preferable in securing the merge of breakdown voltages, and the above-described conditions are the best considered by the inventors of the present application. The conditions of the structures shown in FIGS. 4 and 5 simplified for explaining the principle are slightly different from the above dimensions.
[0098]
The following modifications can also be made. For example, if the lateral width of the plurality of metal electrodes is reduced stepwise as the distance from the contact N-type diffusion region 6 increases, the electric field concentration can be more relaxed and a high initial breakdown voltage can be secured, and the surface protection film can be insulated. It can be made more difficult to be affected by defects. That is, in the case of such a configuration, since the capacitive coupling between the plate electrode and the semiconductor region 2 increases as the distance from the N-type diffusion region 6 increases, the potential difference between the plate electrode and the semiconductor region decreases. For this reason, electric field concentration can be reduced over the entire semiconductor region, and as a result, the initial breakdown voltage can be increased. Moreover, the breakdown voltage does not deteriorate even in the high temperature bias test.
[0099]
In the above embodiment, a part of the metal electrode 25 (25-1 or the like) is formed in a substantially rectangular ring shape. However, as shown in FIG. The metal electrode 25 may be configured to have a radial shape when viewed from the side. That is, the metal electrode 25 may be configured such that a part of the metal electrode 25 and the plate electrodes 18a and 19a intersect each other. Even with such a configuration, as in the above-described embodiment, it is possible to prevent the generation of negative movable charges during the high-temperature bias test, and to suppress the deterioration of the initial breakdown voltage. In addition, as shown in FIG. 10, if a part of the radially extending metal electrode 25 is thickened, even if the insulation of the surface protective film 35 is impaired, the influence on the plate electrode on the high potential side is reduced. Can be small.
[0100]
Furthermore, even if the high-voltage side drive circuit element region is substantially rectangular, as shown in FIG. 11, a part of the metal electrode 25 can be configured radially. Even in this configuration, even if the insulating property of the surface protective film 35 is impaired, the base of a part of the radially extending metal electrode 25 is thickened in order to reduce the influence on the plate electrode on the high potential side. Is preferred.
(Embodiment 4)
Next, a high voltage semiconductor device according to Embodiment 4 will be described with reference to FIG. FIG. 12 schematically shows a cross-sectional structure of the main part of the high voltage semiconductor device of this embodiment. This embodiment is different from the above embodiment having a PN junction isolation structure in that it has a dielectric isolation structure. Similar points are omitted for the sake of brevity.
[0101]
The high breakdown voltage semiconductor device of this embodiment has a structure in which the periphery of the semiconductor region 2 is completely surrounded by an insulator using a dielectric isolation method. That is, the semiconductor region 2 is formed on the bonding oxide film 37 formed on the P-type semiconductor substrate 1, a trench groove is formed around the semiconductor region 2, and the separation oxide film 38 is formed in the trench groove. And a polysilicon layer 39 are embedded.
[0102]
Next, the operation of this configuration will be described. Usually, the plate electrode 17 a, the semiconductor substrate 1, and the N-type semiconductor region 48 are set to the ground potential, and the high-voltage side drive circuit power supply voltage V <b> 2 is applied to the metal electrode 25.
[0103]
In the configuration shown in FIG. 12, when the voltage V2 of the metal electrode 25 is gradually increased, a depletion layer spreads in the lateral direction from the isolation oxide film 38 toward the N-type diffusion region 6, while the bonding oxide film From 37, a depletion layer spreads upward. The breakdown voltage of the high breakdown voltage semiconductor device is maintained while the spread of the depletion layer varies according to the magnitude of the voltage V2 of the metal electrode 25. When the depletion layer hits a region of high concentration N-type impurities such as the N-type diffusion region 6 and the electric field strength increases, a breakdown phenomenon occurs.
[0104]
As described above, the RESURF technique can be applied to the configuration of the present embodiment in which the isolation method of the semiconductor region 2 is changed, similarly to the configuration of the first embodiment described above. Further, if the structure on the semiconductor region 2 is made the same as in the second or third embodiment, the reliability with respect to the breakdown voltage (particularly, the life test by the high temperature bias) can be further improved. When the dielectric isolation structure as in the present embodiment is employed, the parasitic capacitance between the semiconductor region 2 and the semiconductor substrate 1 can be extremely reduced, so that both high-frequency characteristics or high-speed switching characteristics and high breakdown voltage characteristics are provided. Since a semiconductor device satisfying the above can be realized, the advantage is great.
(Embodiment 5)
Next, a high voltage semiconductor device according to Embodiment 5 will be described with reference to FIG. FIG. 13 schematically shows the cross-sectional structure of the main part of the high voltage semiconductor device of this embodiment. The high breakdown voltage semiconductor device of this embodiment has a configuration in which guard ring regions 44 and 45 are added to the semiconductor region 2 located immediately below the plate electrodes 18a and 19a in the configuration of the second embodiment shown in FIG. ing. Other points are the same as in the configuration of the second embodiment, and are omitted for the sake of brevity.
[0105]
In the configuration of the present embodiment, guard ring regions 44 and 45 are formed by diffusing P-type impurities in the semiconductor region 2 located between the isolation diffusion region 4 and the contact N-type diffusion region 6. ing. The guard ring region 44 is located immediately below the plate electrode 18a, while the guard ring region 45 is located directly below the plate electrode 19a.
[0106]
When the guard ring regions 44 and 45 are formed between the isolation diffusion region 4 and the contact N-type diffusion region 6, a depletion layer generated at the PN junction between the P-type isolation diffusion region 4 and the N-type semiconductor region 2 is generated. When expanding in the lateral direction, it can stick to the depletion layer extending from the guard ring regions 44 and 45, and the curvature of the entire depletion layer can be increased. As a result, the electric field concentration is reduced and the initial breakdown voltage is greatly improved. Can do.
[0107]
In the present embodiment, the parasitic capacitances Cb1 and Cb2 between the plate electrodes 18a and 19a and the metal electrode 25 and the parasitic capacitances Ca1 and Ca2 between the plate electrodes 18a and 19a and the guard ring regions 44 and 45 are provided. Since the potential of the plate electrodes 18a and 19a is determined by the series circuit, the potentials of the plate electrodes 18a and 19a are set higher than the surface potential of the guard ring regions 44 and 45 and the surface potential of the semiconductor region 2. Can do. As a result, the potential on the oxide film 16 side can be made higher than the potential on the surface of the semiconductor region 2, and a P-type inversion layer can be prevented from being generated on the surface of the N-type semiconductor region 2 during a high-temperature bias test. . Thereby, it is possible to obtain excellent reliability so that the initial breakdown voltage does not deteriorate.
[0108]
Note that the following modifications can be made to the configuration shown in FIG. FIG. 14A shows a modified example of the configuration shown in FIG. 13 and has a structure in which the semiconductor region 2 is dielectrically separated. More specifically, in the high breakdown voltage semiconductor device shown in FIG. 14A, an SOI in which a bonding oxide film 37 is formed on a P-type semiconductor substrate 1 and an N-type semiconductor region 2 is disposed thereon. A substrate is used. A separation groove is formed in the SOI substrate, and a separation oxide film 38 and a polysilicon layer 39 are embedded in the separation groove. Since the semiconductor region 2 is basically the same as the configuration shown in FIG. 11 except that the semiconductor region 2 is dielectrically separated, the description of the same points is omitted.
[0109]
Even when the dielectric isolation structure is employed, the RESURF technology can be utilized in the same manner as the PN junction isolation structure, as described in the fourth embodiment. The breakdown voltage characteristic of the configuration shown in FIG. It becomes almost the same as that of the structure shown in. Therefore, by adopting the dielectric isolation structure, it is possible to realize a high voltage semiconductor device that satisfies both the reliability of the high voltage characteristics and the high frequency characteristics.
[0110]
Furthermore, the configuration illustrated in FIG. 14A can be configured as illustrated in FIG. 14B. In the configuration shown in FIG. 14B, the metal electrode 25-2 closest to the N-type diffusion region 6 in FIG. 14A is integrated with the metal electrode 25.
[0111]
With such a configuration, the plate electrode 19a closest to the N-type diffusion region 6 is completely covered with the metal electrode 25-4, and the plate electrode 19a can be brought to a potential close to the drain voltage. As a result, even if the surface protective film 35 causes an insulation failure, adverse effects on the lower layer portion can be prevented. Further, since the lateral width of the annular metal electrode 25-1 located in the upper layer of the plate electrode 18a is halved with respect to the lateral width of the plate electrode 18a close to the separation diffusion region 4, The capacitive coupling of can be increased. As a result, the potential difference from the semiconductor region 2 portion can be prevented from becoming too large, local electric field concentration can be avoided, and the initial breakdown voltage can be increased. Furthermore, even if the surface protective film 35 causes insulation failure and the peripheral portion of the metal electrode 25-1 becomes conductive, the parasitic capacitance becomes equivalently large, and the potential of the plate electrode 18a is slightly larger. Therefore, there is an advantage that the reliability with respect to the high breakdown voltage is hardly impaired.
[0112]
In the above-described embodiment, an example in which the semiconductor region 2 is formed together with the separation region (separation diffusion region, separation groove, etc.) has been described. However, the separation region is not necessarily required, and the semiconductor region 2 is formed without the separation region. In addition, a semiconductor element (CMOS circuit, resistor, capacitor) can be formed in the semiconductor region 2. In order to form the semiconductor region 2 without the isolation region, for example, as shown in FIGS.
[0113]
First, as shown in FIG. 15A, for example, a resist 101 is formed on a low-concentration P-type semiconductor substrate 1, and then low energy ion implantation and high energy ions are performed on the semiconductor substrate 1 using the resist 101 as a mask. Two-stage ion implantation is performed. A dotted line 115 in FIG. 15A represents an implantation position for high energy ion implantation, and a dotted line 116 represents an implantation position for low energy ion implantation. Thereafter, when heat treatment is performed, an N-type well region (semiconductor region) 2 as shown in FIG. 15B can be obtained.
[0114]
Thereafter, if ion implantation is performed using the resist 102 as a mask and heat treatment is performed, a diffusion region 118 (for example, a P-type diffusion layer 7 as a P-type well) is formed as shown in FIG. That's fine. Thus, after the N-type well region (semiconductor region) 2 is formed, a semiconductor element can be formed in the N-type well region (semiconductor region) 2 using a known technique. The device structure as described in the embodiment can be realized.
[0115]
When forming the N-type well region 2 of the present embodiment, for example, when phosphorus is used as the N-type impurity, phosphorus is implanted at a shallow position from the surface of the semiconductor substrate by low energy ion implantation with acceleration energy of 70 KeV to 300 KeV, Then, after ion implantation of phosphorus into a deep position from the surface of the semiconductor substrate by high energy ion implantation with acceleration energy of 500 KeV to 5 MeV, heat treatment may be performed.
[0116]
When the techniques described in FIGS. 15A to 15C are used, the number of steps is greatly increased because the epitaxial layer may not be used and / or the isolation region surrounding the semiconductor region 2 need not be formed. As a result, the manufacturing cost can be greatly reduced.
[0117]
Further, when a plurality of semiconductor devices are manufactured on the same substrate based on the technique shown in FIGS. 15A to 15C, as shown in FIG. 15D, adjacent N-type well regions 2- Between 1 and 2-2, electrical separation is performed only with the low-concentration P-type semiconductor substrate 1. In a device having this configuration, when a high potential is applied to a metal wiring (not shown) formed on the surface of the semiconductor substrate 1, the surface of the semiconductor substrate 1 located immediately below the metal wiring is inverted to N-type. Thus, an N-type inversion layer is easily generated. Then, since a leak current easily flows between the N-type well regions 2-1 and 2-2 (x in FIG. 15D), electrical isolation between transistors tends to be incomplete.
[0118]
However, this electrical isolation problem can be solved if a sufficient separation distance x between the N-type well regions 2-1 and 2-2 is secured. Therefore, if the separation distance x for the output transistor to which the high potential is applied is increased, while the separation distance x for the small signal processing transistor having a large integration ratio is decreased, the integration degree of the semiconductor device (IC) is increased. Electrical isolation can be performed without loss.
[0119]
Also, as shown in FIG. 15 (e), by forming a P-type high-concentration separation / diffusion region 119 on the surface between the N-type well regions 2-1 and 2-2, the electrical isolation can be achieved. The problem can be solved. When the high-concentration isolation diffusion region 119 (119-1, 119-2) is formed in this way, N-type inversion is applied to the surface of the semiconductor substrate 1 located immediately below the metal wiring regardless of the voltage applied to the metal wiring (not shown). Generation of a layer can be prevented. Therefore, even if the separation distance x between the plurality of output transistors (semiconductor regions 2-1 and 2-2) to which a high voltage is applied is reduced, good electrical insulation can be obtained, and a high voltage semiconductor It is possible to increase the degree of integration of the device.
[0120]
As mentioned above, although the preferable example of this invention was demonstrated, such description is not a limitation matter and of course, a various deformation | transformation is possible.
[0121]
【The invention's effect】
According to the high voltage semiconductor device of the present invention, on the interlayer insulating film positioned on each of the plurality of plate electrodes formed in a floating state on the field insulating film. Multiple substantially ring Metal electric The pole That extends Multiple substantially annular metal electrodes And each of the plurality of plate electrodes are capacitively coupled to each other, so that it is possible to provide a high voltage semiconductor device with excellent reliability in which the breakdown voltage does not deteriorate even when used at a high temperature. When the high voltage semiconductor device of the present invention is a high voltage semiconductor device for inverter control including a high voltage side drive circuit, an inverter control system having excellent reliability can be configured even when used at high temperatures. .
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of main parts showing a cross-sectional structure of main parts of a high voltage semiconductor device according to a first embodiment.
FIG. 2 is a principal plan view showing a principal part planar structure of the high voltage semiconductor device according to the first embodiment;
FIG. 3 is a cross-sectional view for explaining the parasitic capacitance of the high voltage semiconductor device according to the first embodiment;
FIG. 4 is a cross-sectional view for explaining a potential distribution of the high voltage semiconductor device according to the first embodiment.
5 is a cross-sectional view of a main part showing a cross-sectional structure and a potential distribution of a main part of a high voltage semiconductor device according to a second embodiment.
6 is a cross-sectional view of main parts showing a cross-sectional structure of main parts of a high voltage semiconductor device according to a third embodiment.
FIG. 7 is a cross-sectional view of main parts showing a cross-sectional structure of main parts of a modified example of the third embodiment.
FIG. 8 is a cross-sectional view of main parts showing a cross-sectional structure of main parts of a modified example of the third embodiment.
FIG. 9 is a plan view showing a planar structure of a modification of the third embodiment.
FIG. 10 is a plan view showing a planar structure of a modification of the third embodiment.
FIG. 11 is a plan view showing a planar structure of a modification of the third embodiment.
FIG. 12 is a cross-sectional view of main parts showing a cross-sectional structure of main parts of a high voltage semiconductor device according to a fourth embodiment.
FIG. 13 is a cross-sectional view of main parts showing a cross-sectional structure of main parts of a high voltage semiconductor device according to a fifth embodiment.
14A is a cross-sectional view of a main part showing a cross-sectional structure of the main part of a modified example of Embodiment 5. FIG.
FIG. 14B is a cross-sectional view of the main part showing the cross-sectional structure of the main part of a modified example of Embodiment 5.
FIGS. 15A to 15C are process cross-sectional views for explaining a method of forming a semiconductor region 2 without an isolation region. FIGS. (D) is a cross-sectional view schematically showing a configuration in which electrical separation is performed only by the semiconductor substrate 1, and (e) is a cross-sectional view schematically showing a configuration in which the high-concentration isolation diffusion region 109 is formed. FIG.
FIG. 16 is a schematic configuration diagram of an inverter control system for lighting, which is an example of an inverter control system.
FIG. 17 is a cross-sectional view of the main part showing the cross-sectional structure of the main part of the first conventional example.
FIG. 18 is a plan view of relevant parts showing a plan view of relevant parts of a first conventional example.
FIG. 19 is a cross-sectional view for explaining the parasitic capacitance of the first conventional example.
FIG. 20 is a cross-sectional view for explaining a potential distribution at normal temperature in the first conventional example.
FIG. 21 is a cross-sectional view for explaining the breakdown voltage degradation during the high-temperature bias test in the first conventional example.
FIG. 22 is a cross-sectional view for explaining the breakdown voltage degradation of a high voltage semiconductor device as a second conventional example.
FIG. 23 is a cross-sectional view for explaining a parasitic capacitance of a high voltage semiconductor device as a second conventional example.
[Explanation of symbols]
1 P-type semiconductor substrate
2 N-type semiconductor region
3 N-type buried diffusion region
4 P-type separation diffusion region
6 N-type high concentration diffusion region
7 Body diffusion region of NchMOS for high voltage side drive circuit
8 Source diffusion region of NchMOS for high voltage side drive circuit
9 NchMOS drain diffusion region for high voltage side drive circuit
10 Source diffusion region of PchMOS for high voltage side drive circuit
11 Dch diffusion region of PchMOS for high voltage side drive circuit
12 P-type diffusion region for electrode of MOS capacitor for high voltage side drive circuit
13 P-type diffused resistor for high voltage side drive circuit
15 Thin oxide film
16 Thick oxide film
18a, 18b, 19a, 20a, 21a Plate electrodes in floating state
17a, 17b, 19b Plate electrode
22 NchMOS gate electrode for high voltage side drive circuit
23 PchMOS gate electrode for high voltage side drive circuit
24 MOS capacitor electrode for high voltage side drive circuit
25 Metal electrode for applying potential to N-type semiconductor region 2
25-1, 25-2 Metal electrodes connected to 25
25-3 Connecting portion for connecting metal electrodes 25, 25-1, and 25-2
25-4 Potential in the semiconductor region 2 extended so as to cover the plate electrode 19a
Metal electrode for giving
26 NchMOS source metal electrode for high voltage side drive circuit
27 NchMOS drain metal electrode for high voltage side drive circuit
28 Source metal electrode of PchMOS for high voltage side drive circuit
29 PchMOS drain metal electrode for high voltage side drive circuit
30 MOS capacitor metal electrode for high voltage side drive circuit
31, 32 High voltage side drive circuit resistor metal electrodes
33 Metal electrode for applying potential to P-type separation diffusion region and P-type substrate
34 Interlayer insulation film
35 Surface protection film
36 Resin for sealing
37 Oxide film for bonding
38 Oxide membrane for separation
39 Polysilicon layer
40, 41 Floating metal electrode
42 N-type storage layer
43 P-type inversion layer
44, 45, 46, 47 P-type guard ring diffusion region
48 N-type semiconductor region
49 Metal wiring for high voltage side control signal
101, 102 High voltage Nch power MOS transistor
103 capacitor
104 High voltage diode
105 High-voltage side drive circuit block (floating block)
106 Low-voltage side drive circuit block
107 Power supply terminal for low voltage side drive circuit
108 Power supply terminal for high voltage side drive circuit
109 Output terminal for driving a fluorescent lamp
110 High voltage terminal for driving fluorescent lamps

Claims (17)

第１導電型の半導体基板上に形成された第２導電型の半導体領域と、
前記半導体領域に形成された第２導電型のコンタクト用拡散領域と、
前記コンタクト用拡散領域から離間し且つ前記コンタクト用拡散領域を包囲するように 前記半導体領域内に形成された第１導電型の分離拡散領域と、
前記分離拡散領域と前記コンタクト用拡散領域との間に位置する前記半導体領域の上に形成されたフィールド絶縁膜と、
前記コンタクト用拡散領域と電気的に接続された金属電極と、
前記コンタクト用拡散領域から離間し且つ基板法線方向から見て前記コンタクト用拡散領域を包囲するように前記フィールド絶縁膜上にフローティング状態で環状に形成された複数のプレート電極と、
前記フィールド絶縁膜と前記複数のプレート電極との上に形成された層間絶縁膜とを備え、
前記金属電極は、前記金属電極の一部として複数の略環状金属電極と、前記複数の略環状金属電極を前記コンタクト用拡散領域に接続する連結部とを有しており、
前記複数の略環状金属電極は、前記複数のプレート電極のそれぞれの直上を、それぞれに対応した１つの略環状金属電極のみで前記層間絶縁膜を介して覆っており、前記複数の略環状金属電極と前記複数のプレート電極のそれぞれとは、互いに容量結合しており、
前記第２導電型のコンタクト用拡散領域に囲まれた前記第２導電型の半導体領域には、ＣＭＯＳ回路と、抵抗および容量のいずれか一つまたは両方とが設けられている、高耐圧半導体装置。A second conductivity type semiconductor region formed on the first conductivity type semiconductor substrate;
A second conductivity type contact diffusion region formed in the semiconductor region;
An isolation diffusion region of a first conductivity type formed in the semiconductor region so as to be separated from the contact diffusion region and surround the contact diffusion region;
A field insulating film formed on the semiconductor region located between the isolation diffusion region and the contact diffusion region;
A metal electrode electrically connected to the contact diffusion region;
A plurality of plate electrodes formed annularly in a floating state on the field insulating film so as to be separated from the contact diffusion region and surround the contact diffusion region when viewed from the substrate normal direction;
An interlayer insulating film formed on the field insulating film and the plurality of plate electrodes;
The metal electrode includes a plurality of substantially annular metal electrodes as a part of the metal electrode, the plurality of substantially annular metal electrodes and have a connecting portion to be connected to the contact impurity diffusion region,
Said plurality of substantially annular metal electrodes, the respective right above the plurality of plate electrode, and only one substantially annular metal electrodes corresponding to the respective cover through the interlayer insulating film, said plurality of substantially annular metal wherein the electrodes respectively of the plurality of plate electrodes, and capacitively coupled to each other,
A high breakdown voltage semiconductor device in which a CMOS circuit and any one or both of a resistor and a capacitor are provided in the second conductivity type semiconductor region surrounded by the second conductivity type contact diffusion region . 前記高耐圧半導体装置は、高電圧側駆動回路を含むインバータ制御用高耐圧半導体装置であり、
前記高電圧側駆動回路は、前記ＣＭＯＳ回路と、前記抵抗および前記容量のいずれか一つまたは両方とを含んでいる、請求項１に記載の高耐圧半導体装置。The high voltage semiconductor device is a high voltage semiconductor device for inverter control including a high voltage side drive circuit,
The high-voltage semiconductor device according to claim 1, wherein the high-voltage side drive circuit includes the CMOS circuit and any one or both of the resistor and the capacitor. 前記金属電極は、前記金属電極の一部として、複数の略環状金属電極を有しており、
前記複数の略環状金属電極のうちの少なくとも１つは、当該略環状金属電極と容量結合しているプレート電極よりも狭い横幅を有する、請求項１または２に記載の高耐圧半導体装置。The metal electrode has a plurality of substantially annular metal electrodes as part of the metal electrode,
Wherein the plurality of substantially at least one of the annular metal electrode is, the substantially has a narrower lateral width than the annular metal electrode is capacitively coupled to that plate electrodes, a high voltage semiconductor device according to claim 1 or 2. 前記金属電極は、前記複数のプレート電極のうちの最も前記コンタクト用拡散領域寄りに位置するプレート電極の上面の全てを前記層間絶縁膜を介して覆っている部分を有している、請求項１から３の何れか一つに記載の高耐圧半導体装置。  2. The metal electrode has a portion that covers all of the upper surface of the plate electrode located closest to the diffusion region for contact among the plurality of plate electrodes through the interlayer insulating film. 4. The high breakdown voltage semiconductor device according to any one of items 1 to 3. 前記金属電極は、前記金属電極の一部として、複数の略環状金属電極を有しており、
前記複数の略環状金属電極のそれぞれの横幅は、前記コンタクト用拡散領域から離れるほど狭くなっている、請求項１から４の何れか一つに記載の高耐圧半導体装置。The metal electrode has a plurality of substantially annular metal electrodes as part of the metal electrode,
5. The high withstand voltage semiconductor device according to claim 1, wherein a lateral width of each of the plurality of substantially annular metal electrodes becomes narrower as the distance from the contact diffusion region increases. 前記複数のプレート電極のそれぞれの下に位置する前記半導体領域の上部に、第１導電型の複数のガードリング領域が形成されている、請求項１から５の何れか一つに記載の高耐圧半導体装置。  6. The high withstand voltage according to claim 1, wherein a plurality of first conductivity type guard ring regions are formed on top of the semiconductor region located under each of the plurality of plate electrodes. 7. Semiconductor device. 前記第１導電型の半導体基板と、前記第２導電型の半導体領域との間の高電圧側駆動回路用素子領域に対応した位置に、第２導電型の埋込領域が形成されている、請求項１から６の何れか一つに記載の高耐圧半導体装置。  A second conductivity type buried region is formed at a position corresponding to the high voltage side drive circuit element region between the first conductivity type semiconductor substrate and the second conductivity type semiconductor region; The high breakdown voltage semiconductor device according to claim 1. 前記金属電極および前記層間絶縁膜の上に形成された表面保護膜と、前記表面保護膜上に形成された封止樹脂部とをさらに有する、請求項１から７の何れか一つに記載の高耐圧半導体装置。  The surface protection film formed on the metal electrode and the interlayer insulating film, and the sealing resin portion formed on the surface protection film, further comprising: High voltage semiconductor device. 前記表面保護膜は、ポリイミド系樹脂から構成された上層と、それよりも下層に、無機系材料から構成された絶縁層とを含む多層膜である、請求項８に記載の高耐圧半導体装置。  The high-voltage semiconductor device according to claim 8, wherein the surface protective film is a multilayer film including an upper layer made of a polyimide resin and an insulating layer made of an inorganic material in a lower layer. 第１導電型の半導体基板上に形成された絶縁層と、
前記絶縁層上に配置された第２導電型の半導体領域と、
前記半導体領域に形成された第２導電型のコンタクト用拡散領域と、
前記コンタクト用拡散領域から離間し且つ前記コンタクト用拡散領域を包囲するように 前記半導体領域内に形成された分離用絶縁領域と、
前記分離用絶縁領域と前記コンタクト用拡散領域との間に位置する前記半導体領域の上に形成されたフィールド絶縁膜と、
前記コンタクト用拡散領域と電気的に接続された金属電極と、
前記コンタクト用拡散領域から離間し且つ基板法線方向から見て前記コンタクト用拡散領域を包囲するように前記フィールド絶縁膜上にフローティング状態で環状に形成された複数のプレート電極と、
前記フィールド絶縁膜と前記複数のプレート電極との上に形成された層間絶縁膜とを備え、
前記金属電極は、前記金属電極の一部として複数の略環状金属電極と、前記複数の略環状金属電極を前記コンタクト用拡散領域に接続する連結部とを有しており、
前記複数の略環状金属電極は、前記複数のプレート電極のそれぞれの直上を、それぞれに対応した１つの略環状金属電極のみで前記層間絶縁膜を介して覆っており、前記複数の略環状金属電極と前記複数のプレート電極のそれぞれとは、互いに容量結合しており、
前記第２導電型のコンタクト用拡散領域に囲まれた前記第２導電型半導体領域には、ＣＭＯＳ回路と、抵抗および容量のいずれか一つまたは両方とが設けられている、高耐圧半導体装置。An insulating layer formed on the first conductivity type semiconductor substrate;
A second conductivity type semiconductor region disposed on the insulating layer;
A second conductivity type contact diffusion region formed in the semiconductor region;
An isolation insulating region formed in the semiconductor region so as to be separated from the contact diffusion region and to surround the contact diffusion region;
A field insulating film formed on the semiconductor region located between the isolation insulating region and the contact diffusion region;
A metal electrode electrically connected to the contact diffusion region;
A plurality of plate electrodes formed annularly in a floating state on the field insulating film so as to be separated from the contact diffusion region and surround the contact diffusion region when viewed from the substrate normal direction;
An interlayer insulating film formed on the field insulating film and the plurality of plate electrodes;
The metal electrode includes a plurality of substantially annular metal electrodes as a part of the metal electrode, the plurality of substantially annular metal electrodes and have a connecting portion to be connected to the contact impurity diffusion region,
Said plurality of substantially annular metal electrodes, the respective right above the plurality of plate electrode, and only one substantially annular metal electrodes corresponding to the respective cover through the interlayer insulating film, said plurality of substantially annular metal wherein the electrodes respectively of the plurality of plate electrodes, and capacitively coupled to each other,
A high withstand voltage semiconductor device, wherein a CMOS circuit and one or both of a resistor and a capacitor are provided in the second conductivity type semiconductor region surrounded by the second conductivity type contact diffusion region. 前記高耐圧半導体装置は、高電圧側駆動回路を含むインバータ制御用高耐圧半導体装置であり、
前記高電圧側駆動回路は、前記ＣＭＯＳ回路と、前記抵抗および前記容量のいずれか一つまたは両方とを含んでいる、請求項１０に記載の高耐圧半導体装置。The high voltage semiconductor device is a high voltage semiconductor device for inverter control including a high voltage side drive circuit,
The high-voltage semiconductor device according to claim 10, wherein the high-voltage side drive circuit includes the CMOS circuit and any one or both of the resistor and the capacitor. 前記金属電極は、前記金属電極の一部として、複数の略環状金属電極を有しており、
前記複数の略環状金属電極のうちの少なくとも１つは、当該略環状金属電極と容量結合しているプレート電極よりも狭い横幅を有する、請求項１０または１１に記載の高耐圧半導体装置。The metal electrode has a plurality of substantially annular metal electrodes as part of the metal electrode,
Wherein the plurality of substantially at least one of the annular metal electrode is, the substantially has a narrower lateral width than the annular metal electrode is capacitively coupled to that plate electrodes, a high voltage semiconductor device according to claim 10 or 11. 前記金属電極は、前記複数のプレート電極のうちの最も前記ドレイン拡散領域寄りに位置するプレート電極の上面の全てを前記層間絶縁膜を介して覆っている部分を有している、請求項１０から１２の何れか一つに記載の高耐圧半導体装置。  The metal electrode has a portion that covers all of the upper surface of the plate electrode located closest to the drain diffusion region among the plurality of plate electrodes through the interlayer insulating film. 12. The high breakdown voltage semiconductor device according to any one of 12 above. 前記金属電極は、前記金属電極の一部として、複数の略環状金属電極を有しており、
前記複数の略環状金属電極のそれぞれの横幅は、前記ドレイン拡散領域から離れるほど狭くなっている、請求項１０から１３の何れか一つに記載の高耐圧半導体装置。The metal electrode has a plurality of substantially annular metal electrodes as part of the metal electrode,
14. The high breakdown voltage semiconductor device according to claim 10, wherein a lateral width of each of the plurality of substantially annular metal electrodes becomes narrower as the distance from the drain diffusion region increases. 前記複数のプレート電極のそれぞれの下に位置する前記半導体領域の上部に、第１導電型の複数のガードリング領域が形成されている、請求項１０から１４の何れか一つに記載の高耐圧半導体装置。  The high breakdown voltage according to any one of claims 10 to 14, wherein a plurality of first conductivity type guard ring regions are formed on top of the semiconductor region located under each of the plurality of plate electrodes. Semiconductor device. 前記金属電極および前記層間絶縁膜の上に形成された表面保護膜と、前記表面保護膜上に形成された封止樹脂部とをさらに有する、請求項１０から１５の何れか一つに記載の高耐圧半導体装置。  The surface protection film formed on the metal electrode and the interlayer insulating film, and the sealing resin portion formed on the surface protection film, further comprising: High voltage semiconductor device. 前記表面保護膜は、ポリイミド系樹脂から構成された上層と、それよりも下層に、無機系材料から構成された絶縁層とを含む多層膜である、請求項１６に記載の高耐圧半導体装置。  The high-voltage semiconductor device according to claim 16, wherein the surface protective film is a multilayer film including an upper layer made of a polyimide-based resin and an insulating layer made of an inorganic material in a lower layer.
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