JP5180209B2 - 連想メモリ内の電力消費を減少させるための方法と装置 - Google Patents
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Description
本発明は一般に連想メモリ(CAM;Content Addressable Memory)に関し、そしてより詳しくはCAM性能に悪影響を与えること無しにCAM電力消費を減少させることに関する。
ランダムアクセスメモリ(RAM)がこのRAMに供給されたアドレスに蓄積されたデータワードを戻すのと違って、連想メモリ(CAM)はこのCAMへのサーチワード入力にマッチするデータパターンについてその全体のメモリを調べる。もしこのデータパターンが見つかると、CAMはこのワードが見つけられた1つまたはそれ以上の蓄積アドレスのリストを戻す。いくつかのCAMでは、データワードまたは他の関連データも戻される。したがって、CAMはしばしば連想配列(associative array)を使用される。
この中で教えられた方法および装置によれば、マルチ−レベル階層的連想メモリ(CAM)回路はCAM動作に悪影響を及ぼすこと無しに電力消費を減少させるためのマッチライン連結回路(match line coupling circuitry)を含む。マッチライン連結回路は前評価状態に興味のないCAMマッチラインの回復(restoration)を防ぐことによって、例えば、マッチラインプリチャージング(match line pre-charging)を防ぐことによって電力消費を減少させる。したがって、CAMアクセスサイクルの前評価期間中は、興味のあるそれらのマッチラインのみがそれらの前評価状態に戻される。
図1は連想メモリ(CAM)動作の間中電力消費を減少させるマルチ−レベル階層的CAM回路10の1実施形態を部分的に示す。CAM回路10はデータを蓄積するためのバイナリまたはターナリCAMセルのような複数のメモリセル12を有する。CAMセル12はグループ14内に配列される。グループ14内の各CAMセル12はローカルマッチライン(LML)に連結される。CAM回路10内に含まれた回路16は関連のLMLを高レベルマッチラインに連結し、例えば、図1ではLML0乃至LMLnはグローバルマッチライン(GML0)に連結される。1つの実施形態では、関連のLMLはマッチライン連結回路16によりGMLに直接に連結される。この実施形態によれば、CAM回路10は2つの階層的なレベルのマッチライン(ローカルおよびグローバルマッチライン)を具備する。もう1つの実施形態では、関連のLMLは中間マッチライン(IML;Intermediary Match Line)に連結される。関連のIMLはその後対応するGMLに直接または間接に連結される。この実施形態によれば、CAM回路10は2つ以上の階層的なレベルのマッチライン(複数LML、少なくとも1つのIML、および複数GML)を具備する。
Claims (26)
- マルチ−レベル階層的連想メモリ(CAM)回路における、電力消費を減少させる方法において、
該マルチ−レベル階層的CAM回路内に含まれた複数のCAMマッチラインに関連するイネーブル情報を取得し、該複数のCAMマッチラインは高レベルCAMマッチラインから個々に切り離されるように構成されており、
該CAMマッチラインの個々のものが該イネーブル情報に応答して前評価状態に戻されることを防止することを含む方法。 - 該前評価に戻されることを防止された該CAMマッチラインの個々のものは、ローカルCAMマッチラインおよび中間CAMマッチラインを含む、請求項1記載の方法。
- 該CAMマッチラインの個々のものが該イネーブル情報に応答して該前評価状態に戻されることを防止することは、マッチラインプリチャージングを防止することを含む、請求項1記載の方法。
- 該CAMマッチラインの個々のものが該イネーブル情報に応答して該前評価状態に戻されることを防止することは、マッチラインプリディスチャージングを防止することを含む、請求項1記載の方法。
- 該CAMマッチラインの個々のものが該イネーブル情報に応答して該前評価状態に戻されることを防止することは、該CAMマッチラインの該個々のものをそれらのそれぞれの前評価状態に戻すように構成された回路をディスエーブリングすることを含む、請求項1記載の方法。
- 該CAMマッチラインの個々のものが該イネーブル情報に応答して対応する高レベルCAMマッチラインの前評価状態に影響を及ぼすのを防止することをさらに含む、請求項1記載の方法。
- 該CAMマッチラインの個々のものが該イネーブル情報に応答して対応する高レベルCAMマッチラインの該前評価状態に影響を及ぼすのを防止することは、それらの対応する高レベルCAMマッチラインから該CAMマッチラインの個々のものを切り離すように構成された回路をイネーブリングすることを含む、請求項6記載の方法。
- 該対応する高レベルCAMマッチラインは、中間CAMマッチラインおよびグローバルCAMマッチラインの少なくとも1つの含む、請求項6記載の方法。
- 該イネーブル情報は、該CAMマッチラインの個々のものに関連するサーチ結果が使用されるべきかどうかを示す1つまたはそれ以上のビットを含む、請求項6記載の方法。
- マルチ−レベル階層的連想メモリ(CAM)回路において、
前評価期間中に前評価状態に戻されるように構成された複数の低レベルマッチラインと、
高レベルマッチラインであって、該複数の低レベルマッチラインの各々は該高レベルマッチラインから個々に切り離されるように構成されており、該高レベルマッチラインは評価期間中に該複数の低レベルマッチラインの各々の評価状態を獲得するように、および該前評価期間中は前評価状態に戻されるように構成されている、高レベルマッチラインと、
該複数の低レベルマッチラインのうちの少なくとも1つの低レベルマッチラインがイネーブル情報に応答して該前評価状態に戻されるのを防止するように構成されたマッチライン回復回路と、
を含むマルチ−レベル階層的CAM回路。 - 該マッチライン回復回路は、マッチラインプリチャージングを防止することによって、該イネーブル情報に反応して該複数の低レベルマッチラインのうちの少なくとも1つの低レベルマッチラインが該前評価状態に戻されるのを防止するように構成される、請求項10記載のマルチ−レベル階層的CAM回路。
- 該マッチライン回復回路は、マッチラインプリディスチャージングを防止することによって、該イネーブル情報に反応して該複数の低レベルマッチラインのうちの少なくとも1つの低レベルマッチラインが該前評価状態に戻されるのを防止するように構成される、請求項10記載のマルチ−レベル階層的CAM回路。
- 該マッチライン回復回路は、1つまたはそれ以上の中間マッチラインが該イネーブル情報に反応して前評価状態に戻されるのを防止するようにさらに構成される請求項10記載のマルチ−レベル階層的CAM回路。
- 該マルチ−レベル階層的CAM回路は、該複数の低レベルマッチラインのうちの1つまたはそれ以上の低レベルマッチラインを、該イネーブル情報に応じて、該高レベルマッチラインから切り離すように構成されたマッチライン切離し回路をさらに含む、請求項10記載のマルチ−レベル階層的CAM回路。
- 該マッチライン切離し回路は、該複数の低レベルマッチラインのうちの1つまたはそれ以上の低レベルマッチラインを、該イネーブル情報に応じて、該低レベルマッチラインの個々のものが該高レベルマッチラインの該前評価状態に影響を及ぼすのを防止することによって、該高レベルマッチラインから切り離すように構成される、請求項14記載のマルチ−レベル階層的CAM回路。
- 該マッチライン切離し回路は、該複数の低レベルマッチラインの個々のものが該高レベルマッチラインをディスチャージするのを防ぐことによって、該低レベルマッチラインの個々のものが該高レベルマッチラインの該前評価状態に影響を及ぼすのを防止するように構成される、請求項15記載のマルチ−レベル階層的CAM回路。
- 該マッチライン切離し回路は、1つまたはそれ以上の中間マッチラインを該高レベルマッチラインから切り離すことによって、該複数の低レベルマッチラインのうちの1つまたはそれ以上の低レベルマッチラインを、該イネーブル情報に応じて、該高レベルマッチラインから切り離すように構成される、請求項14記載のマルチ−レベル階層的CAM回路。
- 該イネーブル情報は、該複数の低レベルマッチラインの個々のものに関連するサーチ結果が使用されるべきであるかどうかを示す1つまたはそれ以上のビットを含む、請求項14記載のマルチ−レベル階層的CAM回路。
- 該複数の低レベルマッチラインはローカルマッチラインを含み、そして該高レベルマッチラインはグローバルマッチラインである、請求項10記載のマルチ−レベル階層的CAM回路。
- 請求項10に記載の該マルチ−レベル階層的CAM回路を含むマイクロプロセッサ。
- トランスレーションルックアサイドバッファ(TLB)回路において、
複数のエントリおよび該複数のエントリに対応する複数の低レベルマッチラインを有するマルチ−レベルの階層的連想メモリ(CAM)回路を含み、
該低レベルマッチラインの各々は、高レベルマッチラインから個々に切り離されるように構成されており、該高レベルマッチラインは、評価期間中に該低レベルマッチラインの各々の評価状態を獲得するように、および前評価期間中は前評価状態に戻されるように構成されており、
該マルチ−レベルの階層的CAM回路は、該エントリに関連するイネーブル情報を蓄積するよう、バーチャルメモリアドレスを対応する物理メモリアドレスに変換するように、および該低レベルマッチラインの個々のものが該イネーブル情報に反応して前評価状態に戻されるのを防止するように構成されている、TLB回路。 - 該マルチ−レベル階層的CAM回路は、該低レベルマッチラインを戻すように構成された該マルチ−レベル階層的CAM回路内に含まれた回路をディスエーブリングすることによって該低レベルマッチラインの個々のものが該イネーブル情報に反応して前評価状態に戻されるのを防止するように構成される、請求項21記載のTLB回路。
- 該マルチ−レベル階層的CAM回路は、該低レベルマッチラインの個々のものを、該イネーブル情報に応じて、該高レベルマッチラインから切り離すようにさらに構成される、請求項21記載のTLB回路。
- 該マルチ−レベル階層的CAM回路は、該低レベルマッチラインの個々のものを、該イネーブル情報に応じて、該低レベルマッチラインの個々のものが、該高レベルマッチラインの前評価状態に影響を及ぼすのを防止するように構成された該マルチ−レベル階層的CAM回路内に含まれた回路をイネーブリングすることによって、該高レベルマッチラインから切り離すように構成される、請求項23記載のTLB回路。
- 該マルチ−レベル階層的CAM回路は、該低レベルマッチラインの個々のものを、該イネーブル情報に応じて、該高レベルマッチラインを該低レベルマッチラインの状態に関係なくディスチャージすることによって、該高レベルマッチラインから切り離すように構成される、請求項23記載のTLB回路。
- 請求項21に記載の該TLB回路を含むマイクロプロセッサ。
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