JP5167593B2 - Semiconductor device - Google Patents
Semiconductor device Download PDFInfo
- Publication number
- JP5167593B2 JP5167593B2 JP2006081267A JP2006081267A JP5167593B2 JP 5167593 B2 JP5167593 B2 JP 5167593B2 JP 2006081267 A JP2006081267 A JP 2006081267A JP 2006081267 A JP2006081267 A JP 2006081267A JP 5167593 B2 JP5167593 B2 JP 5167593B2
- Authority
- JP
- Japan
- Prior art keywords
- plane
- oxide film
- trench
- semiconductor device
- side walls
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 123
- 230000003647 oxidation Effects 0.000 claims description 32
- 238000007254 oxidation reaction Methods 0.000 claims description 32
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 28
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 23
- 239000000758 substrate Substances 0.000 claims description 22
- 239000010408 film Substances 0.000 description 223
- 230000015556 catabolic process Effects 0.000 description 25
- 239000013078 crystal Substances 0.000 description 24
- 239000010410 layer Substances 0.000 description 19
- 238000004519 manufacturing process Methods 0.000 description 16
- 230000015572 biosynthetic process Effects 0.000 description 15
- 238000010586 diagram Methods 0.000 description 14
- 230000007423 decrease Effects 0.000 description 13
- 238000005530 etching Methods 0.000 description 10
- 238000010438 heat treatment Methods 0.000 description 9
- 239000012535 impurity Substances 0.000 description 9
- 238000009792 diffusion process Methods 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 5
- 238000010301 surface-oxidation reaction Methods 0.000 description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 239000010432 diamond Substances 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000002050 diffraction method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/1608—Silicon carbide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
- H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Description
この発明は、炭化珪素を主材料とし、熱酸化膜をゲート絶縁膜とするトレンチゲート型MOS構造を有する半導体装置に関する。 The present invention relates to a semiconductor device having a trench gate type MOS structure having silicon carbide as a main material and a thermal oxide film as a gate insulating film.
近年、炭化珪素(SiC)を用いたMOSFET開発が進められている。2004年度末には、三菱電機株式会社、ローム株式会社からSiC−MOSFETに関する発表が相次いでなされている。発表されたMOSFETは、DIMOSFET(二重注入MOSFET)である。このDIMOSFETよりもオン抵抗を低下させるためには、トレンチゲート型MOSFETの方が好ましい。 In recent years, MOSFET development using silicon carbide (SiC) has been advanced. At the end of fiscal 2004, Mitsubishi Electric Corporation and ROHM Co., Ltd. made a series of announcements regarding SiC-MOSFETs. The announced MOSFET is a DIMOSFET (double injection MOSFET). In order to lower the on-resistance than this DIMOSFET, a trench gate type MOSFET is preferable.
このトレンチゲート型MOSFETは、4H−SiC基板の表面層にトレンチを形成し、ゲート酸化によりトレンチ内の酸化膜をゲート酸化膜とするトレンチゲート型MOS構造となっている。 This trench gate type MOSFET has a trench gate type MOS structure in which a trench is formed in a surface layer of a 4H-SiC substrate, and an oxide film in the trench is formed as a gate oxide film by gate oxidation.
このトレンチは、当該トレンチの形状により、トレンチの内側壁(あるいは外側壁)には、様々な結晶面が表出される。ここで、結晶面の記号について説明する。負の指数については、結晶学上、“−”(バー)を数字の上に付けることになっているが、明細書の作成の都合上、数字の前に負号を付けることにする。ここで、4H−SiCの結晶面について説明する。図21は、4H−SiCの結晶面の関係について示す説明図である。図21(a)は、{11−20}面を太線で表しており、図21(b)は、(03−38)面を太線で表している。 Depending on the shape of the trench, various crystal planes are exposed on the inner wall (or outer wall) of the trench. Here, the crystal plane symbols will be described. As for the negative index, “−” (bar) is added above the number in crystallography, but a negative sign is added before the number for the convenience of the description. Here, the crystal plane of 4H—SiC will be described. FIG. 21 is an explanatory diagram showing a relationship of crystal planes of 4H—SiC. FIG. 21A shows the {11-20} plane with a thick line, and FIG. 21B shows the (03-38) plane with a thick line.
図21(a)に示すように、(0001)Si面およびそれと反対側の(000−1)C面(不図示)を主面とする4H−SiC基板の場合には、六方晶の長軸方向にトレンチを形成する。この場合、トレンチの内側壁の{1−100}面を基準(0°)としたとき、側壁が30°傾くと{11−20}面が表出され、側壁が60°傾くと再び{1−100}面が表出され、側壁が90°傾くと{11−20}面が表出される。 As shown in FIG. 21A, in the case of a 4H—SiC substrate having a (0001) Si surface and a (000-1) C surface (not shown) opposite to the (0001) Si surface as a main surface, a long axis of hexagonal crystal A trench is formed in the direction. In this case, when the {1-100} plane of the inner side wall of the trench is set as a reference (0 °), the {11-20} plane is exposed when the side wall is tilted by 30 °, and when the side wall is tilted by 60 °, {1 When the −100} plane is exposed and the side wall is inclined 90 °, the {11-20} plane is exposed.
(0001)Si面あるいは(000−1)C面を主面とした場合、たとえば、トレンチ側壁のすべての面が{11−20}面となる六角形状、トレンチ側壁のすべての面が{1−100}面となる六角形状のトレンチを形成できる。また、たとえば、トレンチ側壁の長辺が{11−20}面、短辺が{1−100}面となるストライプ形状、あるいはトレンチの側壁の長辺が{1−100}面、短辺が{11−20}面となるストライプ状のトレンチを形成できる。 When the (0001) Si surface or the (000-1) C surface is the main surface, for example, the hexagonal shape in which all the surfaces of the trench sidewalls are {11-20} surfaces, and all the surfaces of the trench sidewalls are {1- A hexagonal trench that becomes a 100} plane can be formed. Further, for example, a stripe shape in which the long side of the trench sidewall is the {11-20} plane and the short side is the {1-100} plane, or the long side of the trench sidewall is the {1-100} plane and the short side is { A stripe-shaped trench to be an 11-20} plane can be formed.
このようなトレンチを形成した場合、トレンチのコーナー部には、{11−20}面と{1−100}面の間の結晶面が表出される。この表出される結晶面については、{11−20}面と{1−100}面に酸化膜を形成する際の酸化速度がほぼ等しいため、酸化膜の膜厚が異なるという問題は生じない。 When such a trench is formed, a crystal plane between the {11-20} plane and the {1-100} plane is exposed at the corner of the trench. With respect to the crystal planes to be expressed, the oxidation rate at the time of forming the oxide film on the {11-20} plane and the {1-100} plane is almost equal, so that there is no problem that the thicknesses of the oxide films are different.
また、{11−20}面を主面とする4H−SiC基板の場合には、六方晶の短軸方向にトレンチを形成する。このとき、トレンチの側壁には、様々な結晶面が表出される。図22は、トレンチの側壁に表出される結晶面について示す説明図である。図22では、トレンチの側壁の(0001)Si面を基準(0°)として説明する。 Further, in the case of a 4H—SiC substrate having a {11-20} plane as a main surface, trenches are formed in the hexagonal minor axis direction. At this time, various crystal planes are exposed on the sidewalls of the trench. FIG. 22 is an explanatory diagram showing the crystal planes exposed on the sidewalls of the trench. In FIG. 22, the description will be made with the (0001) Si surface of the sidewall of the trench as a reference (0 °).
図22において、トレンチの側壁が54.7°傾くと(03−38)面が表出され、90°傾くと{1−100}面が表出される。また、トレンチの側壁が125.3°傾くと(03−3−8)面が表出され、180°傾くと(000−1)C面が表出される。 In FIG. 22, the (03-38) plane is exposed when the side wall of the trench is tilted by 54.7 °, and the {1-100} plane is exposed when the trench is tilted by 90 °. Further, when the side wall of the trench is tilted by 125.3 °, the (03-3-8) plane is exposed, and when the trench is tilted by 180 °, the (000-1) C plane is exposed.
ここで、炭化珪素基板の結晶面の酸化速度について示す。図23は、酸化速度と(0001)Si面からのオフ角の関係を示すグラフである。図22において、縦軸は、酸化速度(μm/h)を示しており、横軸は、Si面からの角度(°)を示している。図23に示すように、炭化珪素基板では、結晶面が(0001)Si面で酸化速度が最小となり、(000−1)C面で酸化速度が最大となる。 Here, the oxidation rate of the crystal plane of the silicon carbide substrate is shown. FIG. 23 is a graph showing the relationship between the oxidation rate and the off angle from the (0001) Si plane. In FIG. 22, the vertical axis indicates the oxidation rate (μm / h), and the horizontal axis indicates the angle (°) from the Si surface. As shown in FIG. 23, in the silicon carbide substrate, the oxidation rate is minimum when the crystal plane is the (0001) Si plane, and the oxidation rate is maximum at the (000-1) C plane.
炭化珪素基板では、{11−20}面を主面とした場合、トレンチ側壁の長辺が{1−100}面、短辺が(0001)Si面および(000−1)C面となるストライプ状のトレンチを形成する場合がある。 In a silicon carbide substrate, when the {11-20} plane is the main surface, the long side of the trench sidewall is a {1-100} plane, and the short side is a (0001) Si plane and a (000-1) C plane. A shaped trench may be formed.
上述したようなトレンチを形成した場合、(0001)Si面の酸化速度が、他の結晶面に比べて小さいため、(0001)Si面が表出される短辺部分において、ゲート酸化膜厚が薄くなり、耐圧が低くなる。このため(0001)Si面の短辺部分ではゲート電極を除去することが必要となる。 When forming the trench as described above, (0001) the oxidation rate of the Si surface, smaller than the other crystal planes, (0001) in the shorter side portion which Si surface is exposed, the gate oxide film thickness is thin Thus, the breakdown voltage is lowered. For this reason, it is necessary to remove the gate electrode in the short side portion of the (0001) Si surface.
図24および図25は、トレンチコーナー部に表出される結晶面について示す説明図である。具体的には、図24は、各側壁の内側にトレンチが形成されており、図25は、各側壁の外側にトレンチが形成されている。ここでは、図24を参照して、トレンチコーナー部に表出される結晶面について説明する。 24 and 25 are explanatory diagrams showing the crystal planes exposed at the trench corners. Specifically, in FIG. 24, a trench is formed inside each side wall, and in FIG. 25, a trench is formed outside each side wall. Here, with reference to FIG. 24, the crystal plane exposed at the trench corner will be described.
図24(a)において、(03−38)面、(03−3−8)面、(0−33−8)面、(0−338)面を4辺とする菱形のトレンチを形成する場合は、(03−3−8)面と(0−33−8)面のコーナー部では(000−1)C面が、(0−338)面と(03−38)面のコーナー101では、図24(b)に示すように(0001)Si面が表出される。
In FIG. 24A, a diamond-shaped trench having four sides of (03-38) plane, (03-3-8) plane, (0-33-8) plane, and (0-338) plane is formed. Is the (000-1) C plane at the corners of the (03-3-8) plane and the (0-33-8) plane, and the
図24(c)に酸化膜形成後の図を示す。図24(c)において、点線102は、酸化膜を形成する前のトレンチと半導体領域との境目であり、符号103は、形成された酸化膜を示している。この(0001)Si面の酸化速度は、他の結晶面に比べて小さいため、(0001)Si面のコーナー部において、ゲート酸化膜厚が薄くなり、耐圧が低下する。このため(0001)Si面コーナーではゲート電極を除去することが必要である。反対側の(03−3−8)面と(0−33−8)面のコーナー部では(000−1)C面が表出されるが、この(000−1)C面の酸化速度は他の結晶面に比べて大きいため(000―1)C面のコーナー部において、ゲート酸化膜厚が厚くなり、耐圧の低下の問題は生じない。
FIG. 24C shows a view after the oxide film is formed. In FIG. 24C, a
炭化珪素(SiC)を用いた半導体装置としては、基板表面が(11−20)面であるSiCウェハを用い、n-チャネル層のうち、トレンチ底面の上の部分の不純物濃度をトレンチ側壁の部分よりも高くすることにより、ゲート電圧印加時にn-型チャネル層のトレンチ底面側の部分に、電流を多く流すことができる技術が知られている(たとえば、下記特許文献1参照。)。 As a semiconductor device using silicon carbide (SiC), a SiC wafer whose substrate surface is the (11-20) plane is used, and the impurity concentration of the portion above the bottom of the trench in the n − channel layer is changed to the portion on the trench sidewall. A technique is known in which a larger amount of current is allowed to flow in the trench bottom side portion of the n − -type channel layer when the gate voltage is applied (for example, see Patent Document 1 below).
また、4H型SiC基板の主面を{03−38}面、あるいは{03−38}面に対して10°以内のオフ角αを有する面とし、この主面に酸化膜を堆積し、当該酸化膜の上に金属電極を設け、チャネルの移動度を上昇させる技術が知られている(たとえば、下記特許文献2参照。)。
Further, the main surface of the 4H type SiC substrate is a {03-38} surface or a surface having an off angle α of 10 ° or less with respect to the {03-38} surface, and an oxide film is deposited on the main surface. A technique is known in which a metal electrode is provided on an oxide film to increase channel mobility (see, for example,
しかしながら、上述した特許文献1または2に記載の従来技術では、トレンチ側壁に形成されるゲート酸化膜の厚みの差を考慮していない。そのため、トレンチ側壁に表出される結晶方位によりゲート酸化膜厚が異なり、ゲート酸化膜が薄い部分では、耐圧が低下するという問題点があった。
However, in the conventional technique described in
一方、ゲート酸化膜を厚くすると、当該ゲート酸化膜が厚い部分において、電界強度が弱くなり、チャネル形成が不十分となる。そのため、チャネル抵抗が増大し、オン電流が低くなり、半導体装置の動作速度が低下するという問題があった。また、熱酸化膜の代わりに堆積酸化膜を用いることにより、酸化膜厚の結晶方位依存性の問題はなくなるが、一般に堆積酸化膜の耐圧は熱酸化膜より低い。 On the other hand, when the gate oxide film is thickened, the electric field strength is weakened in the thick gate oxide film, and channel formation becomes insufficient. Therefore, there is a problem that the channel resistance increases, the on-current decreases, and the operation speed of the semiconductor device decreases. Further, by using a deposited oxide film instead of the thermal oxide film, the problem of the crystal orientation dependence of the oxide film thickness is eliminated, but generally the breakdown voltage of the deposited oxide film is lower than that of the thermal oxide film.
この発明は、上述した従来技術による問題点を解消するため、半導体装置の高耐圧化および高速動作を同時に実現できる半導体装置を提供することを目的とする。 An object of the present invention is to provide a semiconductor device capable of simultaneously realizing a high breakdown voltage and a high-speed operation of the semiconductor device in order to solve the above-described problems caused by the prior art.
上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置は、炭化珪素からなる{11−20}面を主面とする半導体基板と、前記半導体基板の上に形成された半導体領域と、前記半導体領域の表面から形成されたトレンチと、酸化速度が異なる前記トレンチの複数の側壁に形成された酸化膜と、を備え、前記複数の側壁によって形成される複数のコーナー部のうち、前記複数の側壁よりも酸化速度の遅い面を有するコーナー部から前記トレンチの中心までの距離が、前記コーナー部につながる2つの側壁の延長線の交点から前記トレンチの中心までの距離よりも長いことを特徴とする。 To solve the above problems and achieve an object, a semiconductor device according to this invention includes a semiconductor substrate of a {11-20} plane of silicon carbide as a principal, formed on said semiconductor substrate A semiconductor region; a trench formed from the surface of the semiconductor region; and an oxide film formed on a plurality of sidewalls of the trench having different oxidation rates; and a plurality of corner portions formed by the plurality of sidewalls. Among these, the distance from the corner portion having a surface with a slower oxidation rate than the plurality of side walls to the center of the trench is larger than the distance from the intersection of the extension lines of the two side walls connected to the corner portion to the center of the trench. Characterized by its long length.
また、この発明にかかる半導体装置は、上述した発明において、前記酸化膜のうち、前記複数の側壁よりも酸化速度の遅い面を有するコーナー部の酸化膜の、トレンチ中心から外側方向の酸化膜厚は、前記複数の側壁に形成された酸化膜厚よりも厚いことを特徴とする。 The semiconductor device according to this invention is the invention described above, among the oxide film, the oxide film of the corner portion having a plurality of slow surface oxidation rate than the sidewall oxide films of outward from the trench center thickness, wherein said that plural thicker than the oxide film thickness formed on the side wall.
また、この発明にかかる半導体装置は、炭化珪素からなる{11−20}面を主面とする半導体基板と、前記半導体基板の上に形成された半導体領域と、前記半導体領域の表面から形成されたトレンチと、前記半導体領域のうち当該トレンチに囲まれている半導体領域の酸化速度が異なる複数の側壁に形成された酸化膜と、を備え、前記複数の側壁によって形成される複数のコーナー部のうち、前記複数の側壁よりも酸化速度の遅い面を有するコーナー部から前記トレンチの囲まれている半導体領域の中心までの距離が、前記コーナー部につながる2つの側壁の延長線の交点から前記トレンチに囲まれている半導体領域の中心までの距離よりも長いことを特徴とする。 The semiconductor device according to this invention includes a semiconductor substrate of a {11-20} plane of silicon carbide as a principal, and a semiconductor region formed on said semiconductor substrate, formed from a surface of said semiconductor region And a plurality of corner portions formed by the plurality of sidewalls, and the oxide film formed on the plurality of sidewalls having different oxidation rates of the semiconductor region surrounded by the trench among the semiconductor regions. The distance from the corner portion having a surface with a slower oxidation rate than the plurality of sidewalls to the center of the semiconductor region surrounded by the trench is determined from the intersection of the extension lines of the two sidewalls connected to the corner portion. It is characterized by being longer than the distance to the center of the semiconductor region surrounded by the trench.
また、この発明にかかる半導体装置は、上述した発明において、前記酸化膜のうち、前記複数の側壁よりも酸化速度の遅い面を有するコーナー部の酸化膜の、前記トレンチに囲まれている半導体領域の中心から外側方向の酸化膜厚は、前記複数の側壁に形成された酸化膜厚よりも厚いことを特徴とする。 Further, the semiconductor device according to this invention, in the invention described above, among the oxide film, the oxide film of the corner portion having a plurality of slow surface oxidation rate than the side wall, is surrounded by the trench semiconductor The oxide film thickness in the outward direction from the center of the region is larger than the oxide film thickness formed on the plurality of side walls.
また、この発明にかかる半導体装置は、上述した発明において、前記側壁は、(03−38)面と、(03−3−8)面と、(0−33−8)面と、(0−338)面とであり、前記側壁よりも酸化速度が遅い面は、(0001)面であることを特徴とする。 Further, the semiconductor device according to this invention, in the invention described above, the side wall has a (03-38) plane, and (03-3-8) plane, and (0-33-8) plane, (0 -338) plane, and the plane having a slower oxidation rate than the side wall is a (0001) plane.
また、この発明にかかる半導体装置は、上述した発明において、前記複数の側壁よりも酸化速度の遅い面を有するコーナー部は、[000−1]方向に長さL、<1−100>方向に幅Wの矩形状であり、前記側壁に形成された酸化膜の厚さをtとしたとき、L≧t≧Wの関係が成り立つことを特徴とする。 The semiconductor device according to this invention is the invention described above, the corner portion having a plurality of slow surface oxidation rate than the sidewall, [000] direction to the length L, <1-100> direction The relationship is L ≧ t ≧ W, where t is the thickness of the oxide film formed on the side wall.
また、この発明にかかる半導体装置は、上述した発明において、前記複数の側壁よりも酸化速度の遅い面を有するコーナー部は、[000−1]方向に長さL、<1−100>方向に幅W、さらに前記コーナー部の端部が半径rの半円形状となっており、前記側壁に形成された酸化膜の厚さがtのとき、L+r≧t≧W≧2×rの関係が成り立つことを特徴とする。 The semiconductor device according to this invention is the invention described above, the corner portion having a plurality of slow surface oxidation rate than the sidewall, [000] direction to the length L, <1-100> direction When the thickness of the oxide film formed on the side wall is t, and the width W and the end of the corner portion are semicircular, the relationship of L + r ≧ t ≧ W ≧ 2 × r a feature that is true.
また、この発明にかかる半導体装置は、上述した発明において、前記複数の側壁よりも酸化速度の遅い面を有するコーナー部は[0001]方向に長さL、<1−100>方向に幅W、の矩形状であり、前記側壁に形成された酸化膜の厚さをtとしたとき、L≧t≧Wの関係が成り立つことを特徴とする。 The semiconductor device according to this invention is the invention described above, the corners than a plurality of side walls having a slower oxidation rate surfaces [0001] direction to the length L, <1-100> direction to the width W The relationship of L ≧ t ≧ W is established, where t is the thickness of the oxide film formed on the side wall.
また、この発明にかかる半導体装置は、上述した発明において、前記複数の側壁よりも酸化速度の遅い面を有するコーナー部は、[0001]方向に長さL、<1−100>方向に幅W、さらに前記コーナー部の端部が半径rの半円形状となっており、前記側壁に形成された酸化膜の厚さがtのとき、L+r≧t≧W≧2×rの関係が成り立つことを特徴とする。 The semiconductor device according to this invention is the invention described above, a corner portion with slow surface oxidation rate than the plurality of side walls, [0001] direction to the length L, <1-100> direction to the width W, and the end of the corner portion has a semicircular shape with a radius r, and the relationship of L + r ≧ t ≧ W ≧ 2 × r is established when the thickness of the oxide film formed on the side wall is t. It is characterized by that.
上述した発明によれば、ゲート耐圧の低下を抑制することができる。また、チャネル幅の減少を抑制することができる。 According to inventions described above, it is possible to suppress a decrease in gate breakdown voltage. In addition, a decrease in channel width can be suppressed.
また、上述した発明によれば、(0001)Si面を有するコーナー部のゲート電極を除去することなく、ゲート耐圧の低下を抑制することができる。 Further, according to the above-described invention, it is possible to suppress a decrease in gate breakdown voltage without removing the gate electrode at the corner portion having the (0001) Si surface.
本発明にかかる半導体装置によれば、半導体装置の高耐圧化および高速動作を同時に実現できるという効果を奏する。 According to the semiconductor device of the present invention, there is an effect that a high breakdown voltage and a high speed operation of the semiconductor device can be realized at the same time.
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。 Hereinafter, preferred embodiments of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
(実施の形態1)
(半導体装置の製造方法)
まず、この発明の実施の形態1にかかる半導体装置の製造方法について図1〜図10を参照して説明する。図1〜図10は、この発明の実施の形態1にかかる半導体装置の製造途中の構成について示す断面図である。以下では、半導体装置の一例として、nチャネル型のMOSFETを一例として説明するが、n型とp型を入れ換えてpチャネル型MOSFETとして実施することも可能である。また、以下では、特に断りがない限り、炭化珪素の四層周期六方晶(4H−SiC)とする。
(Embodiment 1)
(Method for manufacturing semiconductor device)
First, the manufacturing method of the semiconductor device concerning Embodiment 1 of this invention is demonstrated with reference to FIGS. FIGS. 1-10 is sectional drawing shown about the structure in the middle of manufacture of the semiconductor device concerning Embodiment 1 of this invention. In the following description, an n-channel MOSFET is described as an example of a semiconductor device. However, an n-channel MOSFET and a p-channel MOSFET may be interchanged. Further, hereinafter, unless otherwise specified, a silicon carbide four-layer periodic hexagonal crystal (4H—SiC) is used.
まず、図1に示すように、表面の面方位が{11−20}面を主表面とする低抵抗のn+型炭化珪素基板1を用意する。このn+型炭化珪素基板1の表面領域に、たとえば不純物濃度が1×1018cm-3、膜厚0.5μm程度のn+型バッファ領域2をエピタキシャル成膜により形成する。そして、n+型バッファ領域2の表面層に、n+型炭化珪素基板1よりも高抵抗のn-型ドリフト領域3となる、n-型炭化珪素薄膜をエピタキシャル成膜により形成する。このとき、n-型ドリフト領域3の不純物濃度は、たとえば1×1016cm-3程度であり、その膜厚は、たとえば10μm程度とする。
First, as shown in FIG. 1, a low resistance n + -type silicon carbide substrate 1 having a surface orientation of {11-20} as the main surface is prepared. An n +
ついで、エピタキシャル成膜により、n型電流拡散領域4となる炭化珪素薄膜を、たとえば不純物濃度1×1017cm-3、厚さ0.4μmで形成する。つづいて、p型ベース領域5となるp型炭化珪素薄膜を、たとえば不純物濃度2×1017cm-3、厚さ1μmで形成する。そして、n+型ソース領域6となるn+型炭化珪素薄膜を、たとえば1×1018cm-3、厚さ0.5μmで形成する。
Next, a silicon carbide thin film to be the n-type current diffusion region 4 is formed by epitaxial film formation with an impurity concentration of 1 × 10 17 cm −3 and a thickness of 0.4 μm, for example. Subsequently, a p-type silicon carbide thin film to be the p-
そして、図2に示すように、n+型ソース領域6の表面をたとえば堆積酸化膜(不図示)を形成し、レジストパターン(不図示)により酸化膜をパターニングし(不図示)この酸化膜をマスクとして、たとえばRIE(Reactive Ion Etching)により選択的にエッチングして、p型ベース領域5の一部を表出させる。つぎに、前記酸化膜(不図示)をマスクとして図3に示すように、表出されたp型ベース領域5の表面にアルミニウム(Al)イオンをイオン注入し、p+型コンタクト層7を形成する。
Then, as shown in FIG. 2, for example, a deposited oxide film (not shown) is formed on the surface of the n +
ついで、たとえば、1700℃でアニールして、p+型コンタクト層7を活性化させる。つぎに、たとえば堆積酸化膜(不図示)を形成し、レジストパターン(不図示)により酸化膜をパターニングし(不図示)、この酸化膜をマスクとして図4に示すように、たとえばICPプラズマエッチングにより、n型電流拡散領域4の表面に達するトレンチ8を形成する。トレンチ8の内側壁は、(03−38)面、(03−3−8)面、(0−33−8)面、(0−338)面によって構成される。トレンチ8の詳細については、後述する。
Next, for example, annealing is performed at 1700 ° C. to activate the p + -type contact layer 7. Next, for example, a deposited oxide film (not shown) is formed, and the oxide film is patterned by a resist pattern (not shown) (not shown). Using this oxide film as a mask, as shown in FIG. 4, for example, by ICP plasma etching. A
ついで、図5に示すように、熱処理によるゲート酸化をおこなって、トレンチ8の側壁および底面にゲート酸化膜9を形成する。ゲート酸化膜9は、トレンチ8の底部が曲率を有し、電界集中が起こりやすくなっている場合には、ゲート酸化膜9をやや厚めに形成することにより、ゲートの耐圧を維持することができる。
Next, as shown in FIG. 5, gate oxidation is performed by heat treatment to form a
そして、図6に示すように、たとえばレジストパターン(不図示)を用いて、ゲート酸化膜9の表面をパターニングし、ゲート酸化膜9を一部除去する。続いて、図7に示すように、トレンチ8の内部に、ゲート酸化膜9を介してゲート電極10となるポリシリコンゲートを埋め込む。
Then, as shown in FIG. 6, the surface of the
そして、図8に示すように、半導体装置の上に層間絶縁膜11を成膜し、当該層間絶縁膜11をパターニングする。その後、たとえば、スパッタリングによりニッケル(Ni)膜を成膜し、図9に示すように、n+型ソース領域6およびp+型コンタクト層7上のNi膜12をパターニングする。ついで、1000℃で5分間アニールしてソースおよびベースオーミックコンタクト12を形成する。そして、図10に示すように、配線電極13を形成して、半導体装置(トレンチMOSFET)を作製する。
Then, as shown in FIG. 8, an
上述した製造方法では、トレンチ8を形成した後に、当該トレンチ8の側壁にゲート酸化膜9を形成する例について説明した。その他の例として、たとえば、トレンチ8を形成した後に、エッチングによるダメージ層を除去するため、トレンチ8の側壁に犠牲酸化膜を形成し、当該犠牲酸化膜を除去した後に、ゲート酸化膜9を形成することとしてもよい。
In the manufacturing method described above, the example in which the
(半導体装置の構成)
つぎに、この発明の実施の形態1にかかる半導体装置の構成について説明する。図10は、この発明の実施の形態1にかかる半導体装置の構成について示す説明図である。図10において、{11−20}面を主面とするn+型炭化珪素基板1の表面には、たとえば、不純物濃度が1×1018cm-3、膜厚0.5μm程度のn+バッファ領域2が形成されている。
(Configuration of semiconductor device)
Next, the configuration of the semiconductor device according to the first embodiment of the present invention will be described. FIG. 10 is an explanatory diagram showing the configuration of the semiconductor device according to the first embodiment of the present invention. In FIG. 10, an n + buffer having an impurity concentration of 1 × 10 18 cm −3 and a film thickness of about 0.5 μm is formed on the surface of an n + type silicon carbide substrate 1 having a {11-20} plane as a main surface.
n+型バッファ領域2の表面には、たとえば、不純物濃度が1×1016cm-3、膜厚10μm程度のn-ドリフト領域3が形成されている。n-ドリフト領域3の表面には、たとえば、不純物濃度が1×1017cm-3、膜厚0.4μm程度のn型電流拡散領域4が形成されている。また、n型電流拡散領域4の表面には、たとえば、不純物濃度2×1017cm-3、膜厚1μm程度のp型ベース領域5が形成されている。
On the surface of the n + -
p型ベース領域5の表面には、p+型コンタクト層7が形成されている。また、p型ベース領域5の上には、n+型ソース領域6が形成されている。また、n+型ソース領域6およびp+型コンタクト層7を覆うようにソースおよびベースオーミックコンタクト12が形成されている。
A p + -type contact layer 7 is formed on the surface of the p-
また、n+型ソース領域6の表面から、n型電流拡散領域4に達するトレンチ8が選択的に形成されている。このトレンチ8の底面、内側壁、およびn+型ソース領域6の上の一部を覆うようにゲート酸化膜9が形成されている。このトレンチ8には、ゲート酸化膜9を介してポリシリコンよりなるゲート電極10が形成されている。
A
さらにゲート電極10の上には、層間絶縁膜11が形成されており、当該層間絶縁膜11およびソースおよびベースオーミックコンタクト12の上には、配線電極13が形成されている。
Further, an
また、図10には、半導体装置の各部分の長さを記述している。具体的には、トレンチ8の幅は5μm、n+型ソース領域6上に形成されているゲート酸化膜9の幅は5μm、n+型ソース領域6の幅は15μm(前記5μmを含む)、p+型コンタクト層7の幅は2.5μmである(隣のユニットセルとあわせて5μm)。以上より、単位セルピッチは40μmである。
FIG. 10 shows the length of each part of the semiconductor device. Specifically, (including the 5 [mu] m) width of the
ここで、上述した半導体装置の活性領域について説明する。図11は、半導体装置の活性領域について示す説明図である。図11において、活性領域15は、縦1mm程度、横1mm程度となっており、各コーナーは、曲率半径r=100μm程度の曲面を有している。
Here, the active region of the semiconductor device described above will be described. FIG. 11 is an explanatory diagram showing an active region of a semiconductor device. In FIG. 11, the
(トレンチの形状)
つぎに、上述した半導体装置のトレンチについて説明する。炭化珪素型MOSFETでは、結晶面ごとにチャネルを流れる電子の移動度が変わることが知られている。T.Hiraoらは、Material Science Forum Vols,389−393(2002)p1065において、(03−38)面で高い電子(チャネル)の移動度が得られることを報告している。
(Trench shape)
Next, the trench of the semiconductor device described above will be described. In silicon carbide MOSFETs, it is known that the mobility of electrons flowing through a channel changes for each crystal plane. T.A. Hirao et al. Report that high electron (channel) mobility can be obtained in the (03-38) plane in Material Science Forum Vols, 389-393 (2002) p1065.
このため、本実施の形態1〜8では、トレンチ側壁に(03−38)面、(03−3−8)面、(0−33−8)面、(0−338)面の4つの面が表出されるようにトレンチ8を形成した。まず、実施の形態1の半導体装置のトレンチについて説明する。図12は、実施の形態1の半導体装置のトレンチについて示す説明図である。
For this reason, in the first to eighth embodiments, the trench sidewall has four surfaces: (03-38) plane, (03-3-8) plane, (0-33-8) plane, and (0-338) plane.
図12(a)において、(03−38)面、(0−338)面、(0−33−8)面、(03−3−8)面の4つの面に囲まれている領域はトレンチ8であり、これらの4つの面の外側がn+型ソース領域6(不図示)となっている。 In FIG. 12A, a region surrounded by four planes (03-38) plane, (0-338) plane, (0-33-8) plane, and (03-3-8) plane is a trench. The outside of these four surfaces is an n + type source region 6 (not shown).
また、(0−338)面と(03−38)面とのコーナー部21の拡大図を図12(b)に示す。本明細書では、トレンチ8の4つのコーナー部のうち、(0−338)面と(03―38)面とによって挟まれるコーナー部を凹部22と称する。また、トレンチ8の中心Oとは、図12(a)に示すトレンチ8(菱形)の対角線が交わる点である。図12(b)に示すように、トレンチ8には、(0−338)面と(03−38)面とによって挟まれるコーナー部において、凹部22が形成されている。
An enlarged view of the
この凹部22は、[000−1]方向に長さL1=0.2μm、<1−100>方向に幅W1=0.1μmのマスクパターンを用いて形成した。また、この凹部22を形成することにより、{1−100}面と(0001)Si面が表出されている。具体的には、凹部22のL1=0.2μmとなっている側面は、{1−100}面であり、W1=0.1μmとなっている側面は、(0001)Si面である。
The
このトレンチ8および凹部22の形成後、熱処理により、トレンチ8および凹部22の側壁の{1−100}面、(03−38)面に、厚さt1=0.1μmとなるように酸化膜を形成した。このときの酸化膜形成後の図を図12(c)に示す。
After the
図12(c)において、点線23は、酸化膜24が形成される前のn+型ソース領域とトレンチ8の境目である。具体的には、たとえば、点線23の外側は、n+型ソース領域であり、点線23の内側はトレンチ8の凹部22である。酸化膜24を点線23の両側の側壁に形成したところ、それぞれの側壁に対してn+型ソース領域側に約0.05μm程度、凹部22側に約0.05μm程度形成された。
In FIG. 12C, the dotted
これにより、側壁(点線23)の両側から形成された酸化膜24が、凹部22内で接触し、当該凹部22全体に酸化膜24が形成された。このように、凹部22の形成された酸化膜24のトレンチ中心から外側方向の酸化膜厚は、他の側壁に形成された酸化膜厚よりも厚くなる。
As a result, the
この凹部22は、半導体装置の単位セルピッチ(約40μm)に比べて十分に小さいため、半導体装置のセルピッチを変更することなく、トレンチ8のコーナー部の(0001)Si面の問題を解決することができる。
Since the
なお、凹部22の[000−1]方向の長さL1を0.1μm未満とした場合、(0001)Si面のコーナー部に形成される酸化膜のトレンチ中心から外側方向の酸化膜厚が0.1μm未満となり、ゲート耐圧が低下した。また、凹部22の<1−100>方向の幅W1が、{1−100}面の酸化膜厚よりも広い場合は、凹部22の一部が酸化膜24とならず、ゲート耐圧が低下した。
When the length L1 in the [000-1] direction of the
一方、凹部の<1−100>方向の幅が{1−100}面の熱酸化膜厚より極端に狭い場合、凹部の<1−100>方向への熱酸化膜の形成が不十分となるので、凹部22の<1−100>方向の幅Wと酸化膜厚t1はほぼ同じ程度が望ましい。具体的には、下記式(1)を満たすことが望ましい。
On the other hand, when the width of the recess in the <1-100> direction is extremely narrower than the thermal oxide film thickness of the {1-100} plane, the formation of the thermal oxide film in the <1-100> direction of the recess becomes insufficient. Therefore, it is desirable that the width W of the
L1≧t1≧W1・・・・(1) L1 ≧ t1 ≧ W1 (1)
以上説明したように、実施の形態1によれば、トレンチ側壁の(0001)Si面を有するコーナー部の酸化膜のトレンチ中心から外側方向の酸化膜厚を、他の側壁の酸化膜の厚さよりも厚く形成することができる。これにより、ゲート耐圧の低下を抑制することができる。 As described above, according to the first embodiment, the oxide film thickness in the outward direction from the trench center of the oxide film at the corner portion having the (0001) Si surface on the trench side wall is set to be larger than the oxide film thickness on the other side wall. Can also be formed thick. Thereby, it is possible to suppress a decrease in gate breakdown voltage.
(実施の形態2)
つぎに、この発明の実施の形態2にかかる半導体装置について説明する。実施の形態1では、(03−38)面、(0−338)面、(0−33−8)面、(03−3−8)面の4つの面の内側にトレンチが形成されている場合の例について説明したが、実施の形態2では、(03−38)面、(0−338)面、(0−33−8)面、(03−3−8)面の4つの面の外側にトレンチが形成されている場合の例について説明する。
(Embodiment 2)
Next, a semiconductor device according to a second embodiment of the present invention will be described. In the first embodiment, trenches are formed inside four surfaces of the (03-38) plane, (0-338) plane, (0-33-8) plane, and (03-3-8) plane. Although an example of the case has been described, in the second embodiment, four planes of (03-38) plane, (0-338) plane, (0-33-8) plane, and (03-3-8) plane are included. An example in which a trench is formed outside will be described.
また、半導体装置の製造方法および半導体装置の構成については、実施の形態1と内容が重複するため、説明を省略する。実施の形態2では、トレンチの形状について説明する。図13は、実施の形態2の半導体装置のトレンチについて示す説明図である。図13(a)において、(03−38)面、(0−338)面、(0−33−8)面、(03−3−8)面の4つの面に囲まれている領域は、n+型ソース領域であり、これらの4つの面の外側がトレンチ8(不図示)となっている。
Further, the description of the method for manufacturing a semiconductor device and the configuration of the semiconductor device is omitted because the contents overlap with those in the first embodiment. In
また、(03−38)面と(0−338)面とのコーナー部31の拡大図を図13(b)に示す。本明細書では、半導体領域6の4つのコーナー部のうち、(03−38)面と(0−338)面とによって挟まれるコーナー部を凸部32と称する。また、半導体領域6の中心Oとは、図13(a)に示す半導体領域6(菱形)の対角線が交わる点である。
Moreover, the enlarged view of the
図13(b)において、凸部32は、[0001]方向に長さL2=0.2μm、<1−100>方向に幅W2=0.1μmとなっている。凸部32のL2=0.2μmとなっている側壁は、{1−100}面であり、W2=0.1μmとなっている側壁は、(0001)Si面である。
In FIG. 13B, the
このトレンチ8および凸部32の形成後、熱処理により、トレンチ8および凸部32の側壁の{1−100}面、(03−38)面に、厚さt2=0.1μmとなるように酸化膜を形成した。このときの酸化膜形成後の図を図13(c)に示す。
After the formation of the
図13(c)において、点線33は、酸化膜34が形成される前のn+型ソース領域6とトレンチ8の境目である。具体的には、たとえば、点線33の内側は、n+型ソース領域6であり、点線33の外側はトレンチ8である。酸化膜34を点線33の両側の側壁に形成したところ、それぞれの側壁に対してn+型ソース領域6(凸部32)側に約0.05μm程度、トレンチ8側に約0.05μm程度で形成された。
In FIG. 13C, a dotted
これにより、側壁(点線33)の両側から形成された酸化膜34が、凸部32内で接触し、当該凸部32全体に酸化膜34が形成された。このように、凸部32の形成された酸化膜34の部分半導体領域(トレンチに囲まれている半導体領域)の中心から外側方向の酸化膜厚は、他の複数の側壁に形成された酸化膜34よりも厚くなる。
As a result, the
この凸部32は、半導体装置の単位セルピッチ(約40μm)に比べて十分に小さいため、半導体装置のセルピッチを変更することなく、n+型ソース領域6のコーナー部の(0001)Si面の問題を解決することができる。
Since the
なお、凸部32の[0001]方向の長さL2を0.1μm未満とした場合、(0001)Si面のコーナー部に形成される酸化膜の厚さが0.1μm未満となり、ゲート耐圧が低下した。また、凸部32の<1−100>方向の幅W2が、{1−100}面の酸化膜厚よりも広い場合は、凸部32の一部が酸化膜34とならず、ゲート耐圧が低下した。
When the length L2 of the
一方、凸部32の<1−100>方向の幅が{1−100}面の熱酸化膜厚より極端に狭い場合、凸部32の<1−100>方向への酸化膜の形成が不十分となるので、凸部32の<1−100>方向の幅と酸化膜厚はほぼ同じ程度が望ましい。具体的には、下記式(2)を満たすことが望ましい。
On the other hand, when the width of the
L2≧t2≧W2・・・・(2) L2 ≧ t2 ≧ W2 (2)
以上説明したように、実施の形態2によれば、トレンチ側壁の(0001)Si面を有するコーナー部の酸化膜の厚さを、他の複数の側壁の酸化膜の厚さよりも厚く形成することができる。これにより、ゲート耐圧の低下を抑制することができる。 As described above, according to the second embodiment, the thickness of the oxide film at the corner portion having the (0001) Si surface of the trench side wall is made thicker than the thickness of the oxide films on the other side walls. Can do. Thereby, it is possible to suppress a decrease in gate breakdown voltage.
(実施の形態3)
つぎに、この発明の実施の形態3にかかる半導体装置について説明する。実施の形態1では、凹部が矩形状に形成されていたが、実施の形態3では、凹部の端部が曲面となっている。
(Embodiment 3)
Next, a semiconductor device according to a third embodiment of the present invention will be described. In the first embodiment, the concave portion is formed in a rectangular shape, but in the third embodiment, the end of the concave portion is a curved surface.
図14は、この発明の実施の形態3の半導体装置のトレンチについて示す説明図である。図14(a)において、(03−38)面、(0−338)面、(0−33−8)面、(03−3−8)面の4つの面に囲まれている領域はトレンチ8であり、これらの4つの面の外側がn+型ソース領域6(不図示)となっている。また、(0−338)面と(03−38)面とのコーナー部41の拡大図を図14(b)に示す。図14(b)において、トレンチ8には、(0−338)面と(03−38)面とによって挟まれるコーナー部において、凹部42が形成されている。
FIG. 14 is an explanatory diagram showing the trench of the semiconductor device according to the third embodiment of the present invention. In FIG. 14A, a region surrounded by four planes of (03-38) plane, (0-338) plane, (0-33-8) plane, and (03-3-8) plane is a trench. The outside of these four surfaces is an n + type source region 6 (not shown). Moreover, the enlarged view of the
この凹部42は、[000−1]方向に長さL3=0.1μm、<1−100>方向に幅W3=0.1μm、および凹部42の端部に半径r3=0.05μmの半円を有するマスクパターンを用いて形成した。また、この凹部42を形成することにより、{1−100}面と(0001)Si面が表出されている。具体的には、凹部42のL3=0.1μmとなっている側面は、{1−100}面であり、W3=0.1μmとなっている側面の中央は、(0001)Si面である。
The
このトレンチ8および凹部42の形成後、熱処理により、トレンチ8および凹部42の側壁の{1−100}面、(03−38)面に、厚さt3=0.1μmとなるように酸化膜を形成した。このときの酸化膜形成後の図を図14(c)に示す。
After the
図14(c)において、点線43は、酸化膜44が形成される前のn+型ソース領域6とトレンチ8の境目である。具体的には、たとえば、点線43の外側は、n+型ソース領域6であり、点線43の内側はトレンチ8の凹部42である。酸化膜44を点線43の両側の側壁に形成したところ、それぞれの側壁に対してn+型ソース領域6側に約0.05μm程度、凹部42側に約0.05μm程度で形成された。
In FIG. 14C, a dotted
これにより、側壁(点線43)の両側から形成された酸化膜44が、凹部42内で接触し、当該凹部42全体に酸化膜44が形成された。このように、凹部42の形成された酸化膜44のトレンチ中心から外側方向の酸化膜厚は、他の側壁に形成された酸化膜44よりも厚くなる。実施の形態3では、下記式(3)を満たすことが望ましい。
As a result, the
L3+r3≧t3≧W3≧2×r3・・・・(3) L3 + r3 ≧ t3 ≧ W3 ≧ 2 × r3 (3)
つぎに、トレンチ8の曲率について説明する。図15は、トレンチ端部の曲率について示す説明図である。図15(a)の点線部分を拡大図は、図15(b)のようになっている。図15(b)において、たとえば、トレンチの凹部のコーナー部は、r=0.01μmの曲率半径を持っている。実施の形態3では、この曲率半径が0.01μmから0.05μmの範囲で同等の耐圧が得られることがわかった。
Next, the curvature of the
以上説明したように、実施の形態3によれば、トレンチ側壁の(0001)Si面を有するコーナー部の酸化膜の厚さを、他の酸化膜の厚さよりも厚く形成することができる。これにより、ゲート耐圧の低下を抑制することができる。 As described above, according to the third embodiment, the thickness of the oxide film at the corner portion having the (0001) Si surface of the trench side wall can be made thicker than the thickness of other oxide films. Thereby, it is possible to suppress a decrease in gate breakdown voltage.
(実施の形態4)
つぎに、この発明の実施の形態4にかかる半導体装置のトレンチについて説明する。実施の形態4では、(03−38)面、(0−338)面、(0−33−8)面、(03−3−8)面の4つの面の外側にトレンチ8(不図示)が形成されており、半導体領域の凸部の端部が曲面となっている例について説明する。
(Embodiment 4)
Next, a trench of a semiconductor device according to Embodiment 4 of the present invention will be described. In the fourth embodiment, a trench 8 (not shown) is formed outside the four surfaces of (03-38) plane, (0-338) plane, (0-33-8) plane, and (03-3-8) plane. An example in which the end of the convex portion of the semiconductor region is a curved surface will be described.
図16は、この発明の実施の形態4の半導体装置のトレンチについて示す説明図である。図16(a)に示すように、(03−38)面、(0−338)面、(0−33−8)面、(03−3−8)面の4つの面に囲まれている領域は、n+型ソース領域6であり、これらの4つの面の外側がトレンチ8(不図示)となっている。また、(03−38)面と(0−338)面とのコーナー部51の拡大図を図16(b)に示す。図16(b)において、n+型ソース領域6には、(0−338)面と(03−38)面とによって挟まれるコーナー部において、凸部52が形成されている。
FIG. 16 is an explanatory view showing a trench of the semiconductor device according to the fourth embodiment of the present invention. As shown to Fig.16 (a), it is surrounded by four surfaces, (03-38) plane, (0-338) plane, (0-33-8) plane, and (03-3-8) plane. The region is an n + -
この凸部52は、[0001]方向に長さL4=0.1μm、<1−100>方向に幅W4=0.1μm、および凸部52の端部に半径r4=0.05μmの半円を有するマスクパターンを用いて形成した。また、この凸部52を形成することにより、{1−100}面と(0001)Si面が表出されている。具体的には、凸部52のL4=0.1μmとなっている側面は、{1−100}面であり、W4=0.1μmとなっている側面の中央は、(0001)Si面である。
The
このトレンチ8および凸部52の形成後、熱処理により、トレンチ8および凸部52の側壁の{1−100}面、(03−38)面に、厚さt4=0.1μmとなるように酸化膜54を形成した。このときの酸化膜形成後の図を図16(c)に示す。
After the formation of the
図16(c)において、点線53は、酸化膜54が形成される前のn+型ソース領域6とトレンチ8の境目である。具体的には、たとえば、点線53の内側は、n+型ソース領域6であり、点線53の内側はトレンチ8の凸部52である。酸化膜54を点線53の両側の側壁に形成したところ、それぞれの側壁に対してn+型ソース領域6側に約0.05μm程度、凸部52側に約0.05μm程度で形成された。このように、凸部52の形成された酸化膜54のトレンチ中心から外側方向の酸化膜厚は、他の複数の側壁に形成された酸化膜54よりも厚くなる。
In FIG. 16C, a dotted
これにより、側壁(点線53)の両側から形成された酸化膜54が、凸部52内で接触し、当該凸部52全体に酸化膜54が形成された。実施の形態4では、下記式(4)を満たすことが望ましい。
As a result, the
L4+r4≧t4≧W4≧2×r4・・・・(4) L4 + r4 ≧ t4 ≧ W4 ≧ 2 × r4 (4)
実施の形態4では、凸部のコーナー部(不図示)が、たとえば0.01μmの曲率半径を持っているが、この曲率半径が0.01μmから0.05μmの範囲で同等の耐圧が得られることがわかった。 In the fourth embodiment, the corner portion (not shown) of the convex portion has a radius of curvature of, for example, 0.01 μm, and an equivalent breakdown voltage is obtained when the radius of curvature is in the range of 0.01 μm to 0.05 μm. I understood it.
以上説明したように、実施の形態4によれば、トレンチ側壁の(0001)Si面を有するコーナー部の酸化膜の部分半導体領域の中心から外側方向への厚さを、他の複数の側壁に形成された酸化膜の厚さよりも厚く形成することができる。これにより、ゲート耐圧の低下を抑制することができる。 As described above, according to the fourth embodiment, the thickness from the center of the partial semiconductor region of the oxide film in the corner portion having the (0001) Si surface of the trench sidewall to the outer side is set to the other plurality of sidewalls. It can be formed thicker than the thickness of the formed oxide film. Thereby, it is possible to suppress a decrease in gate breakdown voltage.
(実施の形態5)
つぎに、この発明の実施の形態5にかかる半導体装置について説明する。実施の形態5では、トレンチ側壁に犠牲酸化膜を形成し、形成した犠牲酸化膜を除去した後に酸化膜を形成する例について説明する。
(Embodiment 5)
Next, a semiconductor device according to
図17は、この発明の実施の形態5の半導体装置のトレンチについて示す説明図である。図17(a)に示すように、(03−38)面、(0−338)面、(0−33−8)面、(03−3−8)面の4つの面に囲まれている領域はトレンチ8であり、これらの4つの面の外側がn+型ソース領域6(不図示)となっている。
FIG. 17 is an explanatory diagram showing the trench of the semiconductor device according to the fifth embodiment of the present invention. As shown to Fig.17 (a), it is surrounded by four surfaces, (03-38) plane, (0-338) plane, (0-33-8) plane, and (03-3-8) plane. The region is a
また、(0−338)面と(03−38)面とのコーナー部61の拡大図を図17(b)に示す。図17(b)において、トレンチ8には、(0−338)面と(03−38)面とによって挟まれるコーナー部において、凹部62が形成されている。
Moreover, the enlarged view of the
この凹部62は、[000−1]方向に長さL5=0.2μm、<1−100>方向に幅W5=0.06μm、のマスクパターンを用いて形成した。また、この凹部62を形成することにより、{1−100}面と(0001)Si面が表出されている。具体的には、凹部62のL5=0.2μmとなっている側面は、{1−100}面であり、W5=0.06μmとなっている側面は、(0001)Si面である。
The
このトレンチ8および凹部62の形成後、熱処理により、トレンチ8および凹部62の側壁の{1−100}面、(03−38)面に、厚さt5=0.04μmとなるように犠牲酸化膜を形成した。このときの犠牲酸化膜形成後の図を図17(c)に示す。
After the formation of
図17(c)において、点線63は、犠牲酸化膜64が形成される前のn+型ソース領域6とトレンチ8の境目である。具体的には、たとえば、点線63の外側は、n+型ソース領域6であり、点線63の内側はトレンチ8の凹部62である。犠牲酸化膜64を点線63の両側の側壁に形成したところ、それぞれの側壁に対してn+型ソース領域6側に約0.02μm程度、凹部62側に約0.02μm程度で形成された。また、犠牲酸化膜64を形成した後、凹部62の<1−100>方向の空隙は0.02μmとなった。
In FIG. 17C, a dotted
その後、形成された犠牲酸化膜64を除去し、n+ソース領域6のエッチングダメージ層を除去した。犠牲酸化膜64を除去した後の図を図17(d)に示す。犠牲酸化膜64を除去した後の凹部66の<1−100>方向の幅は、0.1μm程度となった。犠牲酸化膜64を除去した後、{1−100}面、(03−38)面に、厚さt6=0.1μmとなるように酸化膜を形成した。このときの酸化膜形成後の図を図17(e)に示す。
Thereafter, the formed
図17(e)において、点線67は、酸化膜68が形成される前のn+型ソース領域6とトレンチ8の境目である。具体的には、たとえば、点線67の外側は、n+型ソース領域6であり、点線67の内側はトレンチ8の凹部66である。酸化膜64を点線63の両側の側壁に形成したところ、それぞれの側壁に対してn+型ソース領域6側に約0.05μm程度、凹部66側に約0.05μm程度で形成された。
In FIG. 17E, a dotted
これにより、側壁(点線67)の両側から形成された酸化膜68が、凹部66内で接触し、当該凹部66全体に酸化膜68が形成された。このように、凹部66の形成された酸化膜68のトレンチ中心から外側方向の厚さは、他の複数の側壁に形成された酸化膜68の厚さよりも厚くなる。実施の形態5は、下記式(5)および式(6)を満たすことが望ましい。
As a result, the
L5≧t6≧W5+t5・・・・(5)
W5≧t5・・・・(6)
L5 ≧ t6 ≧ W5 + t5 (5)
W5 ≧ t5 (6)
以上説明したように、実施の形態5によれば、トレンチ側壁の(0001)Si面を有するコーナー部の酸化膜のトレンチ中心から外側方向の厚さを、他の複数の側壁に形成された酸化膜の厚さよりも厚く形成することができる。これにより、ゲート耐圧の低下を抑制することができる。また、トレンチ側壁に形成した犠牲酸化膜を除去することにより、エッチングダメージ層を除去することができる。 As described above, according to the fifth embodiment, the thickness of the corner oxide film having the (0001) Si surface of the trench side wall in the outward direction from the trench center is oxidized on the other side walls. It can be formed thicker than the thickness of the film. Thereby, it is possible to suppress a decrease in gate breakdown voltage. Also, the etching damage layer can be removed by removing the sacrificial oxide film formed on the trench sidewall.
(実施の形態6)
つぎに、この発明の実施の形態6にかかる半導体装置について説明する。実施の形態5では、(03−38)面、(0−338)面、(0−33−8)面、(03−3−8)面の4つの面の内側にトレンチが形成されている場合の例について説明したが、実施の形態6では、(03−38)面、(0−338)面、(0−33−8)面、(03−3−8)面の4つの面の外側にトレンチが形成されている場合の例について説明する。
(Embodiment 6)
Next, a semiconductor device according to
図18は、この発明の実施の形態6の半導体装置のトレンチについて示す説明図である。図18(a)に示すように、(03−38)面、(0−338)面、(0−33−8)面、(03−3−8)面の4つの面に囲まれている領域は、n+型ソース領域6であり、これらの4つの面の外側がトレンチ8(不図示)となっている。
FIG. 18 is an explanatory diagram showing the trench of the semiconductor device according to the sixth embodiment of the present invention. As shown in FIG. 18 (a), it is surrounded by four planes: (03-38) plane, (0-338) plane, (0-33-8) plane, and (03-3-8) plane. The region is an n + -
また、(03−38)面と(0−338)面とのコーナー部71の拡大図を図18(b)に示す。図18(b)において、n+型ソース領域6には、(0−338)面と(03−38)面とによって挟まれるコーナー部において、凸部72が形成されている。
Moreover, the enlarged view of the
この凸部72は、[0001]方向に長さL6=0.2μm、<1−100>方向に幅W6=0.14μmのマスクパターンを用いて形成した。また、この凸部72を形成することにより、{1−100}面と(0001)Si面が表出されている。具体的には、凸部72のL6=0.2μmとなっている側面は、{1−100}面であり、W6=0.14μmとなっている側面は、(0001)Si面である。
The
このトレンチ8および凸部72の形成後、熱処理により、トレンチ8および凸部72の側壁の{1−100}面、(03−38)面に、厚さt7=0.04μmとなるように犠牲酸化膜を形成した。このときの犠牲酸化膜形成後の図を図18(c)に示す。
After the formation of the
図18(c)において、点線73は、犠牲酸化膜74が形成される前のn+型ソース領域6とトレンチ8の境目である。具体的には、たとえば、点線73の内側は、n+型ソース領域6であり、点線73の内側はトレンチ8の凸部72である。犠牲酸化膜74を点線73の両側の側壁に形成したところ、それぞれの側壁に対してn+型ソース領域6側に約0.02μm程度、凸部72側に約0.02μm程度で形成された。また、犠牲酸化膜74を形成した後、凸部72の<1−100>方向の幅は0.18μmとなった。
In FIG. 18C, a dotted
その後、形成された犠牲酸化膜74を除去し、n+型ソース領域6のエッチングダメージ層を除去した。犠牲酸化膜74を除去した後の図を図18(d)に示す。犠牲酸化膜74を除去した後の凸部76の<1−100>方向の幅は、0.1μm程度となった。この凸部76に{1−100}面、(03−38)面に、厚さt8=0.1μmとなるように酸化膜を形成した。このときの酸化膜形成後の図を図17(e)に示す。
Thereafter, the formed
図17(e)において、点線77は、酸化膜78が形成される前のn+型ソース領域6とトレンチ8の境目である。具体的には、たとえば、点線77の内側は、n+型ソース領域6であり、点線77の外側はトレンチ8の凸部76である。酸化膜76を点線77の両側の側壁に形成したところ、それぞれの側壁に対してn+型ソース領域6側に約0.05μm程度、凸部76側に約0.05μm程度で形成された。
In FIG. 17E, a dotted
これにより、側壁(点線77)の両側から形成された酸化膜78が、凸部76内で接触し、当該凸部76全体に酸化膜78が形成された。このように、凸部76の形成された酸化膜78の部分半導体領域の中心から外側方向の酸化膜厚は、他の複数の側壁に形成された酸化膜78の厚さよりも厚くなる。実施の形態6では、下記式(7)および式(8)を満たすことが望ましい。
As a result, the oxide film 78 formed from both sides of the side wall (dotted line 77) is in contact with the
L6≧t8≧W6−t7・・・・(7)
W6≧t7・・・・(8)
L6 ≧ t8 ≧ W6-t7 (7)
W6 ≧ t7 (8)
以上説明したように、実施の形態6によれば、トレンチ側壁の(0001)Si面を有するコーナー部の酸化膜の厚さを、他の複数の側壁の酸化膜の厚さよりも厚く形成することができる。これにより、ゲート耐圧の低下を抑制することができる。また、トレンチ側壁に形成した犠牲酸化膜を除去することにより、エッチングダメージ層を除去することができる。 As described above, according to the sixth embodiment, the thickness of the oxide film in the corner portion having the (0001) Si surface of the trench side wall is made thicker than the thickness of the oxide films on the other side walls. Can do. Thereby, it is possible to suppress a decrease in gate breakdown voltage. Also, the etching damage layer can be removed by removing the sacrificial oxide film formed on the trench sidewall.
(実施の形態7)
つぎに、この発明の実施の形態7にかかる半導体装置について説明する。実施の形態7では、凹部の端部が曲面を有する例について説明する。図19は、この発明の実施の形態7の半導体装置のトレンチについて示す説明図である。図19(a)に示すように、(03−38)面、(0−338)面、(0−33−8)面、(03−3−8)面の4つの面に囲まれている領域はトレンチ8であり、これらの4つの面の外側がn+型ソース領域6(不図示)となっている。
(Embodiment 7)
Next, a semiconductor device according to Embodiment 7 of the present invention will be described. In the seventh embodiment, an example in which the end of the recess has a curved surface will be described. FIG. 19 is an explanatory diagram showing the trench of the semiconductor device according to the seventh embodiment of the present invention. As shown to Fig.19 (a), it is surrounded by four surfaces, (03-38) plane, (0-338) plane, (0-33-8) plane, and (03-3-8) plane. The region is a
また、(0−338)面と(03−38)面とのコーナー部81の拡大図を図19(b)に示す。図19(b)において、トレンチ8には、(0−338)面と(03−38)面とによって挟まれるコーナー部において、凹部82が形成されている。
Moreover, the enlarged view of the
この凹部82は、[000−1]方向に長さL7=0.1μm、<1−100>方向に幅W7=0.06μm、および凹部の端部に半径r7=0.03μmの半円を有するマスクパターンを用いて形成した。また、この凹部82を形成することにより、{1−100}面と(0001)Si面が表出されている。具体的には、凹部82のL7=0.1μmとなっている側面は、{1−100}面であり、W7=0.06μmとなっている側面は、(0001)Si面である。
The
このトレンチ8および凹部82の形成後、熱処理により、トレンチ8および凹部82の側壁の{1−100}面、(03−38)面に、厚さt9=0.04μmとなるように犠牲酸化膜を形成した。このときの犠牲酸化膜形成後の図を図19(c)に示す。
After the formation of
図19(c)において、点線83は、犠牲酸化膜84が形成される前のn+型ソース領域6とトレンチ8の境目である。具体的には、たとえば、点線83の外側は、n+型ソース領域6であり、点線83の内側はトレンチ8の凹部82である。犠牲酸化膜84を点線83の両側の側壁に形成したところ、それぞれの側壁に対してn+型ソース領域6側に約0.02μm程度、凹部82側に約0.02μm程度で形成された。また、犠牲酸化膜84を形成した後、凹部82の<1−100>方向の空隙は0.02μmとなった。
In FIG. 19C, a dotted
その後、形成された犠牲酸化膜84を除去し、n+型ソース領域6のエッチングダメージ層を除去した。犠牲酸化膜84を除去した後の図を図19(d)に示す。犠牲酸化膜84を除去した後の凹部86の<1−100>方向の幅は、0.1μm程度となった。犠牲酸化膜84を除去した後、{1−100}面、(03−38)面に、厚さt10=0.1μmとなるように酸化膜を形成した。このときの酸化膜形成後の図を図19(e)に示す。
Thereafter, the formed
図19(e)において、点線87は、酸化膜88が形成される前のn+型ソース領域6とトレンチ8の境目である。具体的には、たとえば、点線87の外側は、n+型ソース領域6であり、点線87の内側はトレンチ8の凹部86である。酸化膜88を点線87の両側の側壁に形成したところ、それぞれの側壁に対してn+型ソース領域6側に約0.05μm程度、凹部86側に約0.05μm程度で形成された。
In FIG. 19 (e), a dotted
これにより、側壁(点線87)の両側から形成された酸化膜88が、凹部86内で接触し、当該凹部86全体に酸化膜88が形成された。このように、凹部86の形成された酸化膜88のトレンチ中心から外側方向の酸化膜厚は、他の複数の側壁に形成された酸化膜88の厚さよりも厚くなる。。
As a result, the
以上説明したように、実施の形態7によれば、トレンチ側壁の(0001)Si面を有するコーナー部の酸化膜の厚さを、他の複数の側壁の酸化膜の厚さよりも厚く形成することができる。これにより、ゲート耐圧の低下を抑制することができる。また、トレンチ側壁に形成した犠牲酸化膜を除去することにより、エッチングダメージ層を除去することができる。 As described above, according to the seventh embodiment, the thickness of the oxide film at the corner portion having the (0001) Si surface of the trench side wall is made thicker than the thickness of the oxide films on the other side walls. Can do. Thereby, it is possible to suppress a decrease in gate breakdown voltage. Also, the etching damage layer can be removed by removing the sacrificial oxide film formed on the trench sidewall.
(実施の形態8)
つぎに、この発明の実施の形態8にかかる半導体装置について説明する。実施の形態7では、(03−38)面、(0−338)面、(0−33−8)面、(03−3−8)面の4つの面の内側にトレンチが形成されている場合の例について説明したが、実施の形態8では、(03−38)面、(0−338)面、(0−33−8)面、(03−3−8)面の4つの面の外側にトレンチが形成されている場合の例について説明する。
(Embodiment 8)
Next, a semiconductor device according to
図20は、この発明の実施の形態8の半導体装置のトレンチについて示す説明図である。図20(a)に示すように、(03−38)面、(0−338)面、(0−33−8)面、(03−3−8)面の4つの面に囲まれている領域は、n+型ソース領域6であり、これらの4つの面の外側がトレンチ8(不図示)となっている。また、(03−38)面と(0−338)面とのコーナー部91の拡大図を図20(b)に示す。図20(b)において、n+型ソース領域6には、(0−338)面と(03−38)面とによって挟まれるコーナー部において、凸部92が形成されている。
FIG. 20 is an explanatory diagram showing the trench of the semiconductor device according to the eighth embodiment of the present invention. As shown in FIG. 20 (a), it is surrounded by four planes: (03-38) plane, (0-338) plane, (0-33-8) plane, and (03-3-8) plane. The region is an n + -
この凸部92は、[0001]方向に長さL8=0.1μm、<1−100>方向に幅W8=0.14μm、および凸部92の端部に半径r8=0.07μmの半円を有するマスクパターンを用いて形成した。また、この凸部92を形成することにより、{1−100}面と(0001)Si面が表出されている。具体的には、凸部92のL8=0.1μmとなっている側面は、{1−100}面であり、W8=0.14μmとなっている側面は、(0001)Si面である。
The
このトレンチ8および凸部92の形成後、熱処理により、トレンチ8および凸部92の側壁の{1−100}面、(03−38)面に、厚さt11=0.04μmとなるように犠牲酸化膜を形成した。このときの犠牲酸化膜形成後の図を図20(c)に示す。
After the formation of the
図20(c)において、点線93は、犠牲酸化膜94が形成される前のn+型ソース領域6とトレンチ8の境目である。具体的には、たとえば、点線73の内側は、n+型ソース領域6であり、点線93の内側はトレンチ8である。犠牲酸化膜94を点線93の両側の側壁に形成したところ、それぞれの側壁に対してn+型ソース領域6側に約0.02μm程度、凸部92側に約0.02μm程度で形成された。また、犠牲酸化膜94を形成した後、凸部92の<1−100>方向の幅は0.18μmとなった。
In FIG. 20C, a dotted
その後、形成された酸化膜94を除去し、n+型ソース領域6のエッチングダメージ層を除去した。犠牲酸化膜94を除去した後の図を図20(d)に示す。犠牲酸化膜94を除去した後の凸部96の<1−100>方向の幅は、0.1μm程度となった。そして、{1−100}面、(03−38)面に、厚さt12=0.1μmとなるように酸化膜を形成した。このときの酸化膜形成後の図を図20(e)に示す。
Thereafter, the formed
図20(e)において、点線97は、酸化膜98が形成される前のn+型ソース領域6とトレンチ8の境目である。具体的には、たとえば、点線97の内側は、n+型ソース領域6であり、点線97の内側はトレンチ8である。酸化膜98を点線97の両側の側壁に形成したところ、それぞれの側壁に対してn+型ソース領域6側に約0.05μm程度、凸部96側に約0.05μm程度で形成された。
In FIG. 20E, a dotted
これにより、側壁(点線97)の両側から形成された酸化膜98が、凸部96内で接触し、当該凸部96全体に酸化膜98が形成された。このように、凸部96の形成された酸化膜98の部分半導体領域の中心から外側方向の酸化膜の厚さは、他の複数の側壁に形成された酸化膜98の厚さよりも厚くなる。
As a result, the
以上説明したように、実施の形態8によれば、トレンチ側壁の(0001)Si面を有するコーナー部の酸化膜の厚さを、他の複数の側壁の酸化膜の厚さよりも厚く形成することができる。これにより、ゲート耐圧の低下を抑制することができる。また、トレンチ側壁に形成した犠牲酸化膜を除去することにより、エッチングダメージ層を除去することができる。 As described above, according to the eighth embodiment, the thickness of the oxide film at the corner portion having the (0001) Si surface of the trench side wall is made thicker than the thickness of the oxide films on the other side walls. Can do. Thereby, it is possible to suppress a decrease in gate breakdown voltage. Also, the etching damage layer can be removed by removing the sacrificial oxide film formed on the trench sidewall.
以上説明したように、本発明の半導体装置によれば、トレンチ側壁の(0001)Si面を有するコーナー部の酸化膜の厚さを、他の複数の側壁の酸化膜の厚さよりも厚く形成することができる。そのため、半導体装置の高耐圧化および高速動作を実現することができる。 As described above, according to the semiconductor device of the present invention, the thickness of the oxide film in the corner portion having the (0001) Si surface of the trench side wall is made thicker than the thickness of the oxide films on the other side walls. be able to. Therefore, high breakdown voltage and high speed operation of the semiconductor device can be realized.
以上のように、本発明にかかる半導体装置は、MOSFET、IGBT用いられるインバータ装置などの電力変換装置に有用であり、特に、自動車用電装品のスイッチング素子に適している。 As described above, the semiconductor device according to the present invention is useful for a power conversion device such as an inverter device using a MOSFET or IGBT, and is particularly suitable for a switching element of an automobile electrical component.
1 n+型炭化珪素基板
2 n+型バッファ領域
3 n-型ドリフト領域
4 n型電流拡散領域
5 p型ベース領域
6 n+ソース領域
7 p+型コンタクト層
8 トレンチ
9 ゲート酸化膜
10 ゲート電極
11 層間絶縁膜
12 ソースおよびベースオーミックコンタクト
13 配線電極
1 n + type silicon carbide substrate 2 n + type buffer region 3 n − type drift region 4 n type current diffusion region 5 p type base region 6 n + source region 7 p +
Claims (10)
前記半導体基板の上に形成された半導体領域と、
前記半導体領域の表面から形成されたトレンチと、
酸化速度が異なる前記トレンチの複数の側壁に形成された酸化膜と、を備え、
前記複数の側壁によって形成される複数のコーナー部のうち、前記複数の側壁よりも酸化速度の遅い面を有するコーナー部から前記トレンチの中心までの距離が、前記コーナー部につながる2つの側壁の延長線の交点から前記トレンチの中心までの距離よりも長いことを特徴とする半導体装置。 A semiconductor substrate having a {11-20} plane made of silicon carbide as a main surface;
A semiconductor region formed on the semiconductor substrate;
A trench formed from the surface of the semiconductor region;
An oxide film formed on a plurality of sidewalls of the trench having different oxidation rates,
Of the plurality of corner portions formed by the plurality of side walls, the distance from the corner portion having a surface with a slower oxidation rate than the plurality of side walls to the center of the trench is an extension of the two side walls connected to the corner portion. A semiconductor device characterized by being longer than the distance from the intersection of the lines to the center of the trench.
前記半導体基板の上に形成された半導体領域と、
前記半導体領域の表面から形成されたトレンチと、
前記半導体領域のうち当該トレンチに囲まれている半導体領域の酸化速度が異なる複数の側壁に形成された酸化膜と、を備え、
前記複数の側壁によって形成される複数のコーナー部のうち、前記複数の側壁よりも酸化速度の遅い面を有するコーナー部から前記トレンチの囲まれている半導体領域の中心までの距離が、前記コーナー部につながる2つの側壁の延長線の交点から前記トレンチに囲まれている半導体領域の中心までの距離よりも長いことを特徴とする半導体装置。 A semiconductor substrate having a {11-20} plane made of silicon carbide as a main surface;
A semiconductor region formed on the semiconductor substrate;
A trench formed from the surface of the semiconductor region;
An oxide film formed on a plurality of sidewalls having different oxidation rates of the semiconductor region surrounded by the trench among the semiconductor regions, and
Of the plurality of corner portions formed by the plurality of side walls, a distance from a corner portion having a surface with a slower oxidation rate than the plurality of side walls to the center of the semiconductor region surrounded by the trench is the corner portion. A semiconductor device characterized in that it is longer than the distance from the intersection of the extension lines of the two side walls connected to the center of the semiconductor region surrounded by the trench.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006081267A JP5167593B2 (en) | 2006-03-23 | 2006-03-23 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006081267A JP5167593B2 (en) | 2006-03-23 | 2006-03-23 | Semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007258465A JP2007258465A (en) | 2007-10-04 |
JP5167593B2 true JP5167593B2 (en) | 2013-03-21 |
Family
ID=38632397
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006081267A Active JP5167593B2 (en) | 2006-03-23 | 2006-03-23 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5167593B2 (en) |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5298691B2 (en) * | 2008-07-31 | 2013-09-25 | 住友電気工業株式会社 | Silicon carbide semiconductor device and manufacturing method thereof |
JP5588671B2 (en) | 2008-12-25 | 2014-09-10 | ローム株式会社 | Manufacturing method of semiconductor device |
US8188484B2 (en) | 2008-12-25 | 2012-05-29 | Rohm Co., Ltd. | Semiconductor device |
JP5402220B2 (en) * | 2009-04-28 | 2014-01-29 | 富士電機株式会社 | Silicon carbide semiconductor device manufacturing method and silicon carbide semiconductor device |
JP5525940B2 (en) | 2009-07-21 | 2014-06-18 | ローム株式会社 | Semiconductor device and manufacturing method of semiconductor device |
JP2011134910A (en) | 2009-12-24 | 2011-07-07 | Rohm Co Ltd | Sic field effect transistor |
CN102725849B (en) | 2010-01-27 | 2015-09-09 | 住友电气工业株式会社 | Sic semiconductor device and manufacture method thereof |
WO2012105609A1 (en) | 2011-02-02 | 2012-08-09 | ローム株式会社 | Semiconductor device |
JP5806600B2 (en) * | 2011-11-21 | 2015-11-10 | 住友電気工業株式会社 | Method for manufacturing silicon carbide semiconductor device |
JP5870672B2 (en) * | 2011-12-19 | 2016-03-01 | 住友電気工業株式会社 | Semiconductor device |
JP2013131512A (en) * | 2011-12-20 | 2013-07-04 | Sumitomo Electric Ind Ltd | Semiconductor device and method of manufacturing the same |
JP2013145770A (en) | 2012-01-13 | 2013-07-25 | Sumitomo Electric Ind Ltd | Semiconductor device and manufacturing method of the same |
JP6064366B2 (en) | 2012-05-18 | 2017-01-25 | 住友電気工業株式会社 | Semiconductor device |
JP5920010B2 (en) * | 2012-05-18 | 2016-05-18 | 住友電気工業株式会社 | Semiconductor device |
JP6065303B2 (en) | 2012-06-15 | 2017-01-25 | ローム株式会社 | Switching device |
JP5954140B2 (en) * | 2012-11-29 | 2016-07-20 | 住友電気工業株式会社 | Silicon carbide semiconductor device |
JP6112600B2 (en) * | 2012-12-10 | 2017-04-12 | ローム株式会社 | Semiconductor device and manufacturing method of semiconductor device |
JP6070155B2 (en) | 2012-12-18 | 2017-02-01 | 住友電気工業株式会社 | Silicon carbide semiconductor device |
CN113496883A (en) * | 2020-04-01 | 2021-10-12 | 成都蓉矽半导体有限公司 | Method for thickening bottom oxide layer of silicon carbide substrate |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2910573B2 (en) * | 1993-09-10 | 1999-06-23 | 株式会社日立製作所 | Field effect transistor and method of manufacturing the same |
JP3419163B2 (en) * | 1995-09-06 | 2003-06-23 | 株式会社デンソー | Method for manufacturing silicon carbide semiconductor device |
JP3471509B2 (en) * | 1996-01-23 | 2003-12-02 | 株式会社デンソー | Silicon carbide semiconductor device |
JPH10270689A (en) * | 1997-03-28 | 1998-10-09 | Hitachi Ltd | Semiconductor device |
JP2001102576A (en) * | 1999-09-29 | 2001-04-13 | Sanyo Electric Co Ltd | Semiconductor device |
US6150670A (en) * | 1999-11-30 | 2000-11-21 | International Business Machines Corporation | Process for fabricating a uniform gate oxide of a vertical transistor |
JP4843854B2 (en) * | 2001-03-05 | 2011-12-21 | 住友電気工業株式会社 | MOS device |
JP4114390B2 (en) * | 2002-04-23 | 2008-07-09 | 株式会社デンソー | Semiconductor device and manufacturing method thereof |
JP5017768B2 (en) * | 2004-05-31 | 2012-09-05 | 富士電機株式会社 | Silicon carbide semiconductor element |
-
2006
- 2006-03-23 JP JP2006081267A patent/JP5167593B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2007258465A (en) | 2007-10-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5167593B2 (en) | Semiconductor device | |
US20220149167A1 (en) | Semiconductor device and power converter | |
JP7241848B2 (en) | Insulated gate type silicon carbide semiconductor device | |
JP6667893B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
JP5017855B2 (en) | Manufacturing method of semiconductor device | |
US10263082B2 (en) | Semiconductor device having a gate electrode formed inside a trench | |
US11798993B2 (en) | Insulated-gate semiconductor device and method of manufacturing the same | |
JP5984282B2 (en) | Vertical trench insulated gate MOS semiconductor device | |
JP5761533B2 (en) | SiC semiconductor device | |
CN109427906B (en) | Semiconductor device with a plurality of semiconductor chips | |
JPWO2013042333A1 (en) | Silicon carbide semiconductor device and manufacturing method thereof | |
JP5656608B2 (en) | Semiconductor device | |
JP2014053595A (en) | Silicon carbide semiconductor device and manufacturing method of the same | |
JP5463725B2 (en) | Silicon carbide semiconductor device and manufacturing method thereof | |
JP5769818B2 (en) | Semiconductor device | |
JP2008078175A (en) | Process for fabricating trench mos type silicon carbide semiconductor device | |
JP2019114585A (en) | Semiconductor device, inverter circuit, driving device, vehicle, and lift | |
WO2015076020A1 (en) | Semiconductor device | |
JP5407182B2 (en) | High voltage vertical MOSFET | |
WO2019077878A1 (en) | Silicon carbide semiconductor device, and manufacturing method of silicon carbide semiconductor device | |
US20230326972A1 (en) | Silicon carbide semiconductor power transistor and method of manufacturing the same | |
US20230215945A1 (en) | Transistor device having a source region segments and body region segments |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20080204 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20080204 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080205 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090217 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20091112 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20091112 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20091112 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20110422 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120502 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120515 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120713 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20121127 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20121210 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5167593 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |