JP4114390B2 - Semiconductor device and manufacturing method thereof - Google Patents

Semiconductor device and manufacturing method thereof Download PDF

Info

Publication number
JP4114390B2
JP4114390B2 JP2002120688A JP2002120688A JP4114390B2 JP 4114390 B2 JP4114390 B2 JP 4114390B2 JP 2002120688 A JP2002120688 A JP 2002120688A JP 2002120688 A JP2002120688 A JP 2002120688A JP 4114390 B2 JP4114390 B2 JP 4114390B2
Authority
JP
Japan
Prior art keywords
trench
channel layer
layer
semiconductor
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2002120688A
Other languages
Japanese (ja)
Other versions
JP2003318409A (en
Inventor
光浩 片岡
淳 小島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2002120688A priority Critical patent/JP4114390B2/en
Publication of JP2003318409A publication Critical patent/JP2003318409A/en
Application granted granted Critical
Publication of JP4114390B2 publication Critical patent/JP4114390B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H01L29/7832—Field effect transistors with field effect produced by an insulated gate with multiple gate structure the structure comprising a MOS gate and at least one non-MOS gate, e.g. JFET or MESFET gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、トレンチゲートを有する炭化珪素半導体装置に関し、特にトレンチの内壁にチャネル層を有するものに関する。
【０００２】
【従来の技術】
トレンチゲートを有し、且つ、トレンチの内壁にチャネル層を有する炭化珪素半導体装置として、例えば、先に出願したトレンチゲート型のＪ−ＦＥＴ構造を有する炭化珪素半導体装置（特願２００１−２６０２１６号）がある。この半導体装置の断面構成を図１１に示す。
【０００３】
この半導体装置には、Ｎ+型基板Ｊ１と、Ｎ-型ドリフト層Ｊ２と、Ｐ+型層Ｊ３と、Ｎ+型層Ｊ５とが備えられている。これらＮ+型基板Ｊ１、Ｎ-型ドリフト層Ｊ２、Ｐ+型層Ｊ３およびＮ+型層Ｊ５は、六方晶系炭化珪素によって構成されており、これらによって半導体基板Ｊ６が構成されている。なお、以下では、六方晶系炭化珪素をＳｉＣと呼ぶ。
【０００４】
また、半導体基板Ｊ６の主表面側には、半導体基板Ｊ６表面からＮ+型層Ｊ５およびＰ+型層Ｊ３を貫通してＮ-型ドリフト層Ｊ２まで達するトレンチＪ７が形成されている。このトレンチＪ７の内壁面には、ＳｉＣからなるＮ-型チャネル層Ｊ８と、Ｐ+型層Ｊ９とが順に成膜されている。このＮ-型チャネル層Ｊ８は、結晶性の良い膜となるように、エピタキシャル成長にて形成される。
【０００５】
この半導体装置では、Ｐ+型層Ｊ３、Ｊ９によって第１ゲート領域Ｊ３ａと第２ゲート領域Ｊ９ａが構成され、Ｎ+型層Ｊ５によってＮ+型ソース領域Ｊ５ａが構成されている。
【０００６】
また、第１、第２ゲート領域Ｊ３ａ、Ｊ９ａの各表面には、第１ゲート電極Ｊ１３および第２ゲート電極Ｊ１１が形成されている。また、Ｎ+型ソース領域Ｊ５ａの表面にはソース電極Ｊ１４が形成されている。そして、これら第１、第２ゲート電極Ｊ１３、Ｊ１１とソース電極Ｊ１４とが層間絶縁膜Ｊ１５を介して電気的に分離された構成となっている。
【０００７】
また、半導体基板Ｊ６の裏面側にはＮ+型基板Ｊ１と電気的に接続されたドレイン電極Ｊ１６が形成されている。
【０００８】
このように構成された半導体装置において、Ｎ-型チャネル層Ｊ８の不純物濃度を高く設定することで、この半導体装置をノーマリーオンで作動させることができ、また、低く設定することで、ノーマリーオフで作動させることができる。
【０００９】
【発明が解決しようとする課題】
上記した構造の半導体装置において、ゲート電圧印加時において、Ｎ-型チャネル層Ｊ８のうち、トレンチの側面側における部分Ｊ８ａに電流が流れる。このときの抵抗（以下では、オン抵抗と呼ぶ）が低い構造とするためには、Ｎ-型チャネル層Ｊ８の底面側の部分Ｊ８ｂにより多くの電流が流れる構造であることが望ましい。
【００１０】
しかしながら、表面が（０００１）面であるＳｉＣウェハを用いた場合では、トレンチ側面Ｊ７ａは（１１−２０）面となり、トレンチ底面Ｊ７ｂは（０００１）面となる。このため、トレンチ側面側のＮ-型チャネル層Ｊ８ａは、（１１−２０）面方向にエピタキシャル成長にて形成され、トレンチ底面側のＮ-型チャネル層Ｊ８ｂは、（０００１）面方向にエピタキシャル成長にて形成される。
【００１１】
このとき、Ｎ-型チャネル層Ｊ８の不純物濃度はトレンチ底面側で（０００１）面方向に形成された部分の方が、トレンチ側面側で（１１−２０）方向に形成された部分よりも低くなるという現象が起きる。なお、結晶学的面方位を示す場合、本来ならば所望の数字の上にバー（−）を付すべきであるが、表現の制約上、所望の数字の前にバーを付して示すこととする。
【００１２】
上記した現象により、上記した構造の半導体装置では、ノーマリーオンで作動する場合、Ｎ-型チャネル層Ｊ８のうち、トレンチ底面側の部分Ｊ８ｂは、トレンチの側面側の部分Ｊ８ａよりも流れる電流が少なかった。
【００１３】
また、ノーマリーオフとするために、トレンチ側面側のＮ-型チャネル層Ｊ８ａの濃度を低く設定すると、トレンチ底面側のＮ-型チャネル層Ｊ８ｂの濃度がより低くなってしまう。このことから、トレンチ底面側のＮ-型チャネル層Ｊ８ｂに電流を流すことができず、オン抵抗を低減させることができない。
【００１４】
このような問題は、上記したＪ−ＦＥＴを備える半導体装置に限らず、例えば、上記したＪ−ＦＥＴのチャネル層Ｊ８上に形成されたＰ+型層Ｊ９の代わりに、ゲート絶縁膜が形成された構造であるＭＯＳＦＥＴにおいても、同様にみられる問題である。
【００１５】
本発明は、上記点に鑑み、低オン抵抗であるトレンチゲート型の炭化珪素半導体装置とその製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、半導体基板（６、３６）と半導体基板（６、３６）表面から所定深さとなるように形成されたトレンチ（７、３７）と、トレンチ（７、３７）の内壁に形成されたチャネル層（８、３８）とを備える炭化珪素半導体装置であって、チャネル層は六方晶系炭化珪素にて構成されており、トレンチ側面（７ａ、３７ａ）上に形成されたチャネル層（８ａ、３８ａ）の表面は、結晶学的面指数（０００１）面であると共に、トレンチ底面（７ｂ、３７ｂ）上に形成されたチャネル層（８ｂ、３８ｂ）表面は結晶学的面指数（１１−２０）面であり、チャネル層（８、３８）のうち、トレンチ底面（７ｂ、３７ｂ）上に形成されている部分（８ｂ、３８ｂ）はトレンチ側面（７ａ、３７ａ）上に形成されている部分（８ａ、３８ａ）よりも不純物濃度が高いことを特徴としている。
【００１７】
これにより、ゲート電圧を印加し、チャネル層（８、３８）に電流を流したとき、トレンチ底面側のチャネル層（８ｂ、３８ｂ）に、電流を従来の半導体装置より多く流すことができる。このため、チャネル層のトレンチ底面側の部分が、トレンチ側面側の部分よりも不純物濃度が低い構造のものと比較して、オン抵抗を低減させることができる。
【００１８】
さらに、請求項１の構造に加えて、請求項２に示すように、チャネル層（８、３８）のうち、トレンチ側面（７ａ、３７ａ）上に形成されている部分（８ａ、３８ａ）は、ノーマリーオフとなる濃度とすることもできる。
【００１９】
これにより、ゲート電圧を印加し、チャネル層（８、３８）に電流を流したとき、トレンチ底面側のチャネル層（８ｂ、３８ｂ）においても電流を流すことができる。このため、チャネル層のトレンチ底面側の部分が、トレンチ側面側の部分よりも不純物濃度が低い構造のものと比較して、オン抵抗を低減させることができる。このことから、ノーマリーオフ型で低オン抵抗であるトレンチゲート型の炭化珪素半導体装置を提供することができる。
【００２０】
また、請求項３に記載の発明では、第１導電型の炭化珪素からなり、主表面と裏面とを有する基板（１）と、基板（１）の主表面上に形成され、基板（１）よりも低濃度とされた第１導電型の第１半導体層（２）と、第１半導体層（２）上に形成された第２導電型の第２半導体層（３）と、第２半導体層（３）上に形成され、第１半導体層よりも高濃度とされた第１導電型の第３半導体層（５）と、第３半導体層（５）表面から、第３、第２半導体層（５、３）を貫通し、第１半導体層（２）に到達する深さにて形成されたトレンチ（７）と、トレンチ（７）の内壁面上に形成された第１導電型のチャネル層（８）と、チャネル層（８）の上に形成された第２導電型の第４半導体層（９）と、第２半導体層（３）を第１ゲート領域（３ａ）とし、第１ゲート領域（３ａ）に電気的に接続された第１ゲート電極（１２、１３）と、第４半導体層（９）を第２ゲート領域（９ａ）とし、第２ゲート領域（９ａ）に電気的に接続された第２ゲート電極（１０、１１）と、第３半導体層（５）をソース領域（５ａ）とし、ソース領域（５ａ）に電気的に接続されたソース電極（１４）と、基板（１）の裏面側に形成されたドレイン電極（１６）とを備え、チャネル層（８）は六方晶系炭化珪素にて構成されており、トレンチ側面（７ａ）上に形成されたチャネル層（８ａ）の表面は、結晶学的面指数（０００１）面であると共に、トレンチ底面（７ｂ）上に形成されたチャネル層（８ｂ）表面は結晶学的面指数（１１−２０）面であり、チャネル層（８）のうち、トレンチ側面（７ａ）上に形成されている部分（８ａ）の不純物濃度は、ノーマリーオフ型となる不純物濃度であり、かつ、トレンチ底面（７ｂ）上に形成されている部分（８ｂ）の不純物濃度は、トレンチ側面（７ａ）上に形成されている部分（８ａ）よりも不純物濃度が高いことを特徴としている。
【００２１】
本発明では、このようなトレンチゲートを有する構造のＪ−ＦＥＴを備える炭化珪素半導体装置にて、ノーマリーオフ型であって、トレンチ底面側のチャネル層（８ｂ）は、トレンチ側面側のチャネル層（８ａ）よりも不純物濃度が高い構造としている。
【００２２】
このことから、ゲート電圧を印加し、チャネル層（８）に電流を流したとき、トレンチ底面側のチャネル層（８ｂ）においても電流を流すことができる。したがって、トレンチ底面側のチャネル層（８ｂ）がトレンチ側面側のチャネル層（８ａ）よりも不純物濃度が低い構造のものと比較して、オン抵抗を低減させることができる。
【００２３】
また、請求項４に記載の発明では、炭化珪素からなり主表面と裏面とを有する基板（３１）と、基板（３１）主表面上に形成され、基板（３１）よりも低濃度とされた第１導電型の第１半導体層（３２）と、第１半導体層（３２）上に形成された第２導電型の第２半導体層（３３）と、第２半導体層（３３）の表層に形成された第１導電型のソース領域（３５）と、第２半導体層（３３）表面から、第１導電型のソース領域（３５）及び第２半導体層（３３）を貫通し、第１半導体層（３２）に到達する深さにて形成されたトレンチ（３７）と、トレンチ（３７）の内壁面上に形成された第１導電型のチャネル層（３８）と、チャネル層（３８）上に形成されたゲート絶縁膜（３９）と、ゲート絶縁膜（３９）上に形成されたゲート電極（４０）と、ソース領域（３５）に電気的に接続されたソース電極（４２）とを備え、チャネル層（３８）は六方晶系炭化珪素にて構成されており、トレンチ側面（３７ａ）上に形成されたチャネル層（３８ａ）の表面は、結晶学的面指数（０００１）面であると共に、トレンチ底面（３７ｂ）上に形成されたチャネル層（３８ｂ）表面は結晶学的面指数（１１−２０）面であり、チャネル層（３８）のうち、トレンチ側面（３７ａ）上に形成されている部分（３８ａ）の不純物濃度は、ノーマリーオフ型となる不純物濃度であり、かつ、トレンチ底面（３７ｂ）上に形成されている部分（３８ｂ）の不純物濃度は、トレンチ側面（３７ａ）上に形成されている部分（３８ａ）よりも不純物濃度が高いことを特徴とする炭化珪素半導体装置。
【００２４】
本発明では、このようなトレンチゲートを有する構造の炭化珪素半導体装置にて、ノーマリーオフ型であって、トレンチ底面側のチャネル層（３８ｂ）は、トレンチ側面側のチャネル層（３８ａ）よりも不純物濃度が高い構造としている。
【００２５】
このことから、ゲート電圧を印加し、チャネル層（３８）に電流を流したとき、トレンチ底面側のチャネル層（３８ｂ）においても電流を流すことができる。したがって、トレンチ底面側のチャネル層（３８ｂ）がトレンチ側面側のチャネル層（３８ａ）よりも不純物濃度が低い構造のものと比較して、オン抵抗を低減させることができる。
【００２６】
ここで、請求項１〜４に記載の発明においては、トレンチ側面（７ａ、３７ａ）上に形成されたチャネル層（８ａ、３８ａ）の表面は、六方晶系炭化珪素の結晶学的面指数（０００１）面であると共に、トレンチ底面（７ｂ、３７ｂ）上に形成されたチャネル層（８ｂ、３８ｂ）表面は六方晶系炭化珪素の結晶学的面指数（１１−２０）面である。
【００２７】
一般的に（０００１）面方向にエピタキシャル成長したエピタキシャル膜は、（１１−２０）面方向にエピタキシャル成長したエピタキシャル膜よりも不純物濃度が低くなる。したがって、トレンチ側面側のチャネル層（８ａ、３８ａ）はトレンチ底面側のチャネル層（８ｂ、３８ｂ）よりも不純物濃度が低い。
【００２８】
これにより、トレンチ側面側のチャネル層（８ａ、３８ａ）の不純物濃度を、ノーマリーオン型にするために低濃度に設定しても、トレンチ底面側のチャネル層（８ｂ、３８ｂ）は、トレンチ側面側のチャネル層（８ａ、３８ａ）よりも不純物濃度が高い。
【００２９】
このため、ゲート電圧印加時において、トレンチ底面側のチャネル層（８ｂ、３８ｂ）にも電流を流すことができる。これにより、オン抵抗を低減させることができる。
【００３０】
また、側面上に形成されているチャネル層（８ａ、３８ａ）の結晶面は（０００１）面であることから、トレンチ側面側のチャネル層が（１１−２０）面のときよりもチャネル抵抗を低減することができる。
【００３１】
さらに、請求項５に示すように、チャネル層（８、３８）のうち、トレンチ底面（７ｂ、３７ｂ）上に形成されている部分（８ｂ、３８ｂ）の下側に接して形成された第２導電型の半導体領域（２０、６０）を有し、この半導体領域（２０、６０）が第１半導体層（２、３２）とｐｎ接合を形成している構造とすることができる。
【００３２】
トレンチ底面（７ｂ、３７ｂ）の下側に、半導体領域と第１半導体層とのｐｎ接合を有することから、このｐｎ接合面から延びる空乏層により、トレンチ（７、３７）の底面側のコーナーにおける電界集中を緩和することができる。このため、オフ時におけるソース・ドレイン間の耐圧を向上させることができる。
【００３３】
請求項６に記載の発明では、六方晶系炭化珪素からなり、基板主表面が結晶学的面指数（１１−２０）面である半導体基板（６、３６）を用意し、半導体基板（６、３６）上に側面と底面とを有するトレンチ（７、３７）を形成する工程と、トレンチ（７、３７）の内壁面にエピタキシャル成長させることでチャネル層（８、３８）を形成する工程とを有し、チャネル層（８、３８）を形成する工程では、トレンチ底面（７ｂ、３７ｂ）側のチャネル層（８ｂ、３８ｂ）の不純物濃度がトレンチ側面（７ａ、３７ａ）側のチャネル層（８ａ、３８ａ）よりも高くなるように形成することを特徴としている。
【００３４】
これにより、請求項１に記載の半導体装置を形成することができる。
【００３５】
請求項７に記載の発明では、基板主表面が（１１−２０）面である第１導電型の炭化珪素からなる基板（１）を用意し、基板（１）の上に、この基板（１）よりも低濃度な第１導電型の第１半導体層（２）をエピタキシャル成長させ、この第１半導体層（２）上に、第２導電型の第２半導体層（３）、第１導電型の第３半導体層（５）を順にエピタキシャル成長させることで、基板（１）と第１〜第３半導体層（２、３、５）とを有してなる半導体基板（６）を形成する工程と、第３半導体層（５）から、第３、第２半導体層（５、３）を貫通して第１半導体層（２）まで達する第１トレンチ（７）を形成する工程と、トレンチ（７）の内壁面にエピタキシャル成長させることで第１導電型のチャネル層（８）を形成する工程と、チャネル層（８）の上に第２導電型の第４半導体層（９）を形成する工程と、第２半導体層（３）を第１ゲート領域（３ａ）とし、第１ゲート領域（３ａ）に電気的に接続される第１ゲート電極（１２、１３）を形成する工程と、第４半導体層（９）を第２ゲート領域（９ａ）とし、第２ゲート領域（９ａ）に電気的に接続される第２ゲート電極（１０、１１）を形成する工程と、第３半導体層（５）をソース領域（５ａ）とし、ソース領域（５ａ）に電気的に接続されるソース電極（１４）を形成する工程と、基板（１）の裏面側に、ドレイン電極（１４）を形成する工程とを有し、チャネル層（８）を形成する工程では、トレンチ側面（７ａ）側のチャネル層（８ａ）がノーマリーオフ型となる不純物濃度であり、トレンチ底面（７ｂ）側のチャネル層（８ｂ）の不純物濃度がトレンチ側面（７ａ）側のチャネル層（８ａ）よりも高くなるように形成することを特徴としている。
【００３６】
これにより、請求項２に記載の炭化珪素半導体装置を製造することができる。
【００３７】
また、請求項８に記載の発明では、基板主表面が（１１−２０）面である第１導電型の炭化珪素からなる基板（３１）を用意し、この基板（３１）の上に、基板（３１）よりも低濃度な第１導電型の第１半導体層（３２）をエピタキシャル成長させ、第１半導体層（３２）上に第２導電型の第２半導体層（３３）を形成することで、基板（３１）と第１、第２半導体層（３２、３３）とを有する半導体基板（６）を形成する工程と、第２半導体層（３３）の表層に第１導電型のソース領域（３５）を形成する工程と、第２半導体層（３３）表面から、ソース領域（３５）及び第２半導体層（３３）を貫通して第１半導体層（３２）まで達するトレンチ（３７）を形成する工程と、トレンチ（３７）の内壁面にエピタキシャル成長によって第１導電型のチャネル層（３８）を形成する工程と、チャネル層（３８）の上にゲート絶縁膜（３９）を形成する工程と、ゲート絶縁膜（３９）の上にゲート電極（４０）を形成する工程と、ソース領域（３５）に電気的に接続されるソース電極（４２）を形成する工程と、基板（３１）の裏面側に、ドレイン電極（４６）を形成する工程とを有し、チャネル層（３８）を形成する工程では、トレンチ側面（３７ａ）側のチャネル層（３８ａ）はノーマリーオフ型となる不純物濃度であり、トレンチ底面（３７ｂ）側のチャネル層（３８ｂ）の不純物濃度はトレンチ側面側のチャネル層（３８ａ）よりも高くなるように、チャネル層（３８）を形成することを特徴としている。
【００３８】
これにより、請求項３に記載の炭化珪素半導体装置を製造することができる。
【００３９】
また、請求項９に記載の発明では、トレンチ（７、３７）を形成する工程では、トレンチ側面（７ａ、３７ａ）の六方晶系炭化珪素の結晶学的面指数が（０００１）面となり、トレンチ底面（７ｂ、３７ｂ）の六方晶系炭化珪素の結晶学的面指数が（１１−２０）面となるようにトレンチ（７、３７）を形成すると共に、チャネル層を形成する工程では、トレンチ側面（７ａ、３７ａ）上のチャネル層（８ａ、３８ａ）表面の六方晶系炭化珪素の結晶学的面指数が（０００１）面となり、トレンチ底面（７ｂ、３７ｂ）上のチャネル層（８ｂ、３８ｂ）表面の結晶学的面指数が（１１−２０）面となるようにチャネル層（８、３８）を形成することを特徴としている。
【００４０】
例えば、このように製造することで、トレンチ底面（７ｂ、３７ｂ）側のチャネル層（８ｂ、３８ｂ）の不純物濃度がトレンチ側面（７ａ、３７ａ）側のチャネル層（８ａ、３８ａ）よりも高濃度となるように、形成することができる。
【００４１】
これにより、ノーマリーオフ型の構造で、オン抵抗を低減させることができる。
【００４２】
また、請求項１０に記載の発明では、トレンチ（７、３７）を形成する工程と、チャネル層（８、３８）を形成する工程との間にて、トレンチ底面（７ｂ、３７ｂ）を形成した後に、トレンチ底面（７ｂ、３７ｂ）の下側に、トレンチ底面（７ｂ、３７ｂ）と接し、かつ、第１半導体層（２、３２）とｐｎ接合を構成するように、第２導電型の半導体領域（２０、６０）を形成する工程を有することを特徴としている。
【００４３】
これにより、トレンチコーナーでの電界集中を緩和することができる。
【００４４】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００４５】
【発明の実施の形態】
（第１実施形態）
図１に本発明を適用した第１実施形態における炭化珪素半導体装置の断面構造を示す。
【００４６】
この半導体装置は、Ｎチャネル型のＪ−ＦＥＴを備えるものである。この半導体装置は、トレンチ及びＮ-型チャネル層表面の結晶面が、図１１での構造と異なる。なお、本実施形態では、結晶面が異なる以外のその他の構造は図１１と同様である。
【００４７】
具体的には、基板としてのＮ+型基板１と、第１半導体層としてのＮ-型ドリフト層２と、第２半導体層としてのＰ+型層３と、第３半導体層としてのＮ+型層５とからなる半導体基板６が備えられている。この半導体基板６はＳｉＣによって構成されており、基板表面は（１１−２０）面である。
【００４８】
なお、半導体基板６を構成する各層の不純物濃度は、例えば、Ｎ+型基板１が１．０×１０20ｃｍ-3、Ｎ-型ドリフト層２が１．０×１０16ｃｍ-3、Ｐ+型層３が１．０×１０18ｃｍ-3、Ｎ+型層５が１．０×１０19ｃｍ-3である。
【００４９】
また、半導体基板６の主表面側には、半導体基板６表面からＮ+型層５およびＰ+型層３を貫通してＮ-型ドリフト層２まで達するトレンチ７が形成されている。このとき、トレンチ側面７ａは（０００１）面であり、トレンチ底面７ｂは（１１−２０）面である。
【００５０】
そして、このトレンチ７の内壁面には、膜厚が例えば０．５μｍであるＮ-型チャネル層８が成膜されている。
このＮ-型チャネル層８のうち、トレンチ側面７ａ側に形成されている部分８ａの表面は（０００１）面であり、トレンチ底面７ｂ側に形成されている部分８ｂの表面は（１１−２０）面である。また、このＮ-型チャネル層８の不純物濃度は、トレンチ側面７ａ側の部分８ａが、例えば１．０×１０16ｃｍ-3であり、トレンチ底面７ｂ側の部分８ｂが、例えば１．０×１０17ｃｍ-3となっている。
【００５１】
さらに、このＮ-型チャネル層８表面上には、例えば１．０×１０18ｃｍ-3とされた不純物濃度の第４半導体層としてのＰ+型層９が成膜されている。
【００５２】
この半導体装置では、図１１の構造と同様に、Ｐ+型層３、９によって第１ゲート領域３ａと第２ゲート領域９ａが構成され、Ｎ+型層５によってＮ+型ソース領域５ａが構成されている。
【００５３】
第１ゲート領域３ａ表面には、例えばＰ+型層とオーミック接触が可能な材質であるＡｌ層１２と、その上に積層されたＮｉ層１３とから構成された第１ゲート電極Ｇ１が形成されている。また、第２ゲート領域９ａの表面においても、例えば、Ａｌ層１０と、その上に積層されたＮｉ層１１とから構成された第２ゲート電極Ｇ２が形成されている。
【００５４】
Ｎ+型ソース領域５ａの表面には、例えばＮｉ層から構成されたソース電極１４が形成されている。そして、これら第１、第２ゲート電極Ｇ１、Ｇ２とソース電極１４とが層間絶縁膜１５を介して電気的に分離された構成となっている。
【００５５】
また、半導体基板６の裏面側にはＮ+型基板１と電気的に接続されたドレイン電極１６が形成されている。
【００５６】
このように構成されたＪ−ＦＥＴはノーマリオフで作動する。例えば、第１ゲート電極Ｇ１と第２ゲート電極Ｇ２との電位が独立して制御可能な場合では、 第１、第２ゲート電極Ｇ１、Ｇ２の電位に基づいて第１、第２ゲート領域３ａ、９ａの双方からＮ-型チャネル層８ａ側に延びる空乏層の延び量を制御するダブルゲート駆動が行われる。
【００５７】
つまり、第１、第２ゲート電極Ｇ１、Ｇ２に電圧を印加していない時には、Ｎ-型チャネル層８が第１、第２ゲート領域３ａ、９ａの双方から延びる空乏層によってピンチオフされる。これにより、ソース−ドレイン間の電流がオフされる。そして、第１、第２ゲート領域３ａ、９ａとＮ-型チャネル層８ａとの間に順バイアスをかけると、Ｎ-型チャネル層８ａに延びる空乏層の延び量が縮小される。これにより、チャネル領域が設定されて、ソース−ドレイン間に電流が流される。
【００５８】
本実施形態では、トレンチ底面７ｂ側のＮ-型チャネル層８ｂの不純物濃度は、トレンチ側面７ａ側のＮ-型チャネル層８ａよりも不純物濃度が高い構造となっている。このため、Ｎ-型チャネル層８ａに電流が流れたとき、トレンチ底面側のＮ-型チャネル層８ｂにおいても電流が流れるようになる。
【００５９】
したがって、図１１に示す構造のように、チャネル層Ｊ８のトレンチ底面側の部分Ｊ８ｂがトレンチ側面側の部分Ｊ８ａよりも不純物濃度が低い構造のものと比較して、オン抵抗を低減させることができる。
【００６０】
さらに、本実施形態では、トレンチ側面７ａ側のチャネル層８ａの結晶面が（０００１）面となっている。したがって、電流は（０００１）面と平行に流れる。一般的に、六方晶の炭化珪素結晶において、（０００１）面に平行な方向の方が、（１１−２０）面に平行な方向よりも結晶の内部にて電子が流れやすいことが知られている。
【００６１】
このことから、図１１に示すように、トレンチ側面Ｊ７ａ側のＮ-型チャネル層Ｊ８ａの表面が（１１−２０）面であり、Ｎ-型チャネル層８ａの不純物濃度が同じ場合の構造と比較して、チャネル抵抗を低下させることができる。
【００６２】
次に本実施形態を適用した半導体装置の製造方法を図２、３に示す。
【００６３】
〔図２（ａ）に示す工程〕
まず、図２（ａ）に示すように、上記不純物濃度で構成され、かつ、表面が（１１−２０）面であるＮ+型基板１を用意する。そして、Ｎ+型基板１の表面に、Ｎ-型ドリフト層２、Ｐ+型層３およびＮ+型層５を順にエピタキシャル成長させる。これにより、表面が（１１−２０）面である半導体基板６を形成する。
【００６４】
〔図２（ｂ）に示す工程〕
そして、図示しないが、半導体基板６表面に酸化膜を形成する。続いて、フォトリソグラフィ工程を行い、その後、この酸化膜をマスクとして、ＲＩＥ（反応性イオンエッチング）を行う。このとき、深さが例えば３μｍであり、側面が（０００１）面、底面が（１１−２０）面となるようにトレンチ７を形成する。その後、酸化膜を除去する。
【００６５】
これにより、図２（ｂ）に示すように、Ｎ+型層５およびＰ+型層３を貫通してＮ-型ドリフト層２に達する深さであり、側面７ａが（０００１）面、底面が（１１−２０）面であるトレンチ７が形成される。
【００６６】
〔図２（ｃ）に示す工程〕
次に、図２（ｃ）に示すように、トレンチ７を含む半導体基板６の表面にＮ-型チャネル層８をエピタキシャル成長させる。これにより、Ｎ-型チャネル層８が形成される。このとき、トレンチ７の内壁上にＮ-型チャネル層８をエピタキシャル成長させるようにしているため、トレンチ側面７ａ上では、（０００１）面方向にＮ-型チャネル層８ａが形成される。また、同様に、トレンチ底面７ｂ上では、（１１−２０）面方向にＮ-型チャネル層８ｂが形成される。
【００６７】
一般的に、同一条件にてＳｉＣをエピタキシャル成長させたとき、（１１−２０）面方向にエピタキシャル成長させたときの方が、（０００１）面方向にエピタキシャル成長させたときよりも、不純物濃度が高くなる。このため、本実施形態では、Ｎ-型チャネル層８のうち、トレンチ底面７ｂ側の部分の不純物濃度をトレンチ側面７ａ側の部分よりも高くすることができる。
【００６８】
〔図３（ａ）に示す工程〕
その後、Ｎ-型チャネル層８の表面上にＰ+型層９を形成する。続いて、フォトリソグラフィによる選択的エッチングを行い、Ｐ+型層９の所定領域をエッチングし、Ｎ+型層５の表面を露出させる。さらに、フォトリソグラフィによる選択的エッチングを行い、Ｎ+型層５の所定領域をエッチングし、Ｐ+型層３の表面を露出させる。
【００６９】
〔図３（ｂ）に示す工程〕
半導体基板６の表面全面に層間絶縁膜１５を成膜したのち、層間絶縁膜１５にコンタクトホールを形成する。
【００７０】
この後の工程は図示しないが、コンタクトホールにソース電極１４、第１ゲート電極１２、１３、第２ゲート電極１０、１１を形成する。そして、半導体基板６の裏面側にドレイン電極１６を形成することで、図１に示す炭化珪素半導体装置が完成する。
【００７１】
以上説明したように、本実施形態に示す炭化珪素半導体装置においては、（１１−２０）面を有するＮ+型基板１を用い、その上にＮ-型ドリフト層２、Ｐ+型層３およびＮ+型層５をエピタキシャル成長によって形成することで、表面が（１１−２０）面となるように半導体基板６を形成している。
【００７２】
この半導体基板６表層に、側面７ａが（０００１）面、底面７ｂが（１１−２０）面となるようにトレンチ７を形成している。そして、このトレンチ７の内壁面上にエピタキシャル成長にて、Ｎ-型チャネル層８を形成している。このため、Ｎ-型チャネル層８のうち、トレンチ側面７ａ上の部分８ａは（０００１）面方向に成長し、また、トレンチ底面７ｂ上の部分８ｂは（１１−２０）面方向に成長する。
【００７３】
これにより、Ｎ-型チャネル層８のうち、トレンチ側面７ａ上の部分８ａの不純物濃度をノーマリーオフとなるように低い濃度に設定しても、トレンチ底面７ｂ上の部分８ｂの不純物濃度をトレンチ側面７ａ上の部分８ａよりも高くすることができる。
【００７４】
このことから、ゲート電圧を印加し、チャネル層８ａに電流を流したとき、トレンチ底面７ｂ側のチャネル層８ｂにおいても電流を流すことができる。したがって、ノーマリーオフ型で低オン抵抗であるトレンチゲート型のＪ−ＦＥＴを製造することができる。
【００７５】
また、図１の構造にて、さらにトレンチ底面７ｂの下側にＰ型領域を有する構造とすることもできる。図４にこの場合における半導体装置の断面構造を示す。
【００７６】
図４に示す構造は、不純物濃度が例えば１×１０17ｃｍ-3とされたＰ型領域２０を、チャネル層８のうちトレンチ底面７ｂ側に形成された部分８ｂの下側に有しており、それ以外の構造は、図１と同じである。なお、このＰ型領域が特許請求の範囲に記載している第２導電型の半導体領域に相当する。
【００７７】
このＰ型領域２０はＮ-型ドリフト層２とｐｎ接合をしていることから、このｐｎ接合から延びる空乏層によって、トレンチコーナーでの電界集中を緩和することができる。これにより、オフ時のソース・ドレイン間の耐圧を向上させることができる。
【００７８】
図５にこの場合における半導体装置の製造工程の一例を示す。図４の構造の半導体装置を製造するためには、図２、図３に示す製造工程において、図２（ｂ）に示す工程と、図２（ｃ）に示す工程の間に、図５（ａ）に示す工程を行う。
【００７９】
図２（ａ）、（ｂ）に示す工程にて、表面が（１１−２０）面である半導体基板６にトレンチ７を形成した後、図５（ａ）に示すように、酸化膜２１を形成する。その後、酸化膜２１をマスクとし、Ａｌを不純物としたイオン注入を行う。続いて、例えば１５００℃にてアニール処理を行うことで、Ｐ型領域２０が形成される。
【００８０】
そして、図５（ｂ）に示すように、Ｐ型領域２０を形成した後、図２（ｃ）と同様の工程を行い、Ｎ-型チャネル層８を形成する。その後、図３（ａ）、（ｂ）に示す工程を経ることで、図４に示す構造の半導体装置が形成される。
【００８１】
この場合、図５（ａ）に示す工程において、Ｐ型領域２０をイオン注入とアニール処理とにて形成している。通常、表面にオフ角を有する半導体基板を用いた場合では、イオン注入とアニール処理を行うと、その基板表面に凹凸が生じる。
【００８２】
これに対して、本実施形態では、トレンチ底面７ｂは（１１−２０）面であり、オフ角のないジャスト面である。このため、イオン注入及びアニール処理をした後の基板表面における凹凸を低減することができる。したがって、その上に良質なＮ-型チャネル層８をエピタキシャル成長させることができる。
【００８３】
なお、本実施形態では、Ｐ+型層３と、Ｎ+型層５とをそれぞれエピタキシャル成長にて形成していたが、Ｐ+型層３と、Ｎ+型層５とをそれぞれイオン注入法にて形成することもできる。
【００８４】
また、図５（ａ）に示す工程にて、トレンチ底面７ｂの下側にイオン注入することで、Ｐ型領域２０を形成していたが、トレンチ底面７ｂの表面上に堆積させることで、Ｐ型領域２０を形成しても良い。
【００８５】
（第２実施形態）
図６に第２実施形態における半導体装置の断面構造を示す。本実施形態での半導体装置は、トレンチゲート構造を有する蓄積型のＮチャネルＭＯＳＦＥＴを備えるものである。
【００８６】
本実施形態におけるＭＯＳＦＥＴには、基板としてのＮ+型基板３１と、第１半導体層としてのＮ-型ドリフト層３２と、第２半導体層としてのＰ+型層３３とからなる半導体基板３６が備えられている。この半導体基板３６は炭化珪素によって構成されており、基板表面は（１１−２０）面である。
【００８７】
なお、半導体基板６を構成する各層の不純物濃度は、例えば、Ｎ+型基板３１が１．０×１０20ｃｍ-3であり、Ｎ-型ドリフト層３２が１．０×１０16ｃｍ-3であり、Ｐ+型層３３が１．０×１０18ｃｍ-3である。
【００８８】
また、Ｐ+型層３３の表層には、例えば１．０×１０19ｃｍ-3とされた不純物濃度のＮ+型ソース領域３５が形成されている。
【００８９】
そして、半導体基板３６の主表面側には、半導体基板３６表面から、Ｎ+型ソース領域３５及びＰ+型層３３を貫通してＮ-型ドリフト層３２まで達するトレンチ３７が形成されている。なお、本実施形態においても、トレンチ側面３７ａは（０００１）面であり、トレンチ底面３７ｂは（１１−２０）面である。
【００９０】
そして、このトレンチ３７の内壁面には、膜厚が例えば０．５μｍであるＮ-型チャネル層３８が成膜されている。このＮ-型チャネル層３８のうち、トレンチ側面３７ａ側に形成されている部分３８ａの表面は（０００１）面であり、トレンチ底面３７ｂ側に形成されている部分３８ｂの表面は（１１−２０）面である。
【００９１】
なお、このＮ-型チャネル層３８の不純物濃度は、トレンチ側面３７ａ側の部分３８ａが、例えば１．０×１０16ｃｍ-3であり、トレンチ底面３７ｂ側の部分３８ｂが、例えば１．０×１０17ｃｍ-3となっている。
【００９２】
さらに、このＮ-型チャネル層３８表面上には、厚さが例えば、４０μｍであるゲート酸化膜３９が形成されている。このゲート酸化膜３９上には、ｐｏｌｙ−Ｓｉにて構成されたゲート電極４０が形成されている。
【００９３】
Ｐ+型層３３表層には、Ｎ+型ソース領域３５に隣接して、５．０×１０18ｃｍ-3とされた不純物濃度のコンタクト領域としてのＰ+型領域３４が形成されている。そして、Ｐ+型層３３表面には、例えばＰ+型領域３４とオーミック接触となるようにＡｌ層４１が形成されている。また、Ａｌ層４１と、Ｎ+型ソース領域３５と接続するように、例えばＮｉにより構成されたソース電極４２が形成されている。
【００９４】
そして、ゲート電極４０とソース電極４２とが層間絶縁膜４３を介して電気的に分離された構成となっている。
【００９５】
また、半導体基板３６の裏面側にはＮ+型基板３１と電気的に接続されたドレイン電極４６が形成されている。
【００９６】
このように構成されたＭＯＳＦＥＴはノーマリオフで作動する。ゲート電圧が印加されると、Ｎ-型チャネル層３８に電子が蓄積されることで、ソース・ドレイン間に電流が流れる。
【００９７】
本実施形態では、Ｎ-型チャネル層３８ｂのうち、トレンチ底面３７ｂ側に形成された部分３８ｂの不純物濃度は、トレンチ側面３７ａ側に形成された部分３８ａよりも不純物濃度が高い構造となっている。このため、ゲート電圧が印加されたとき、トレンチ側面３７ａ側のＮ-型チャネル層３８ａだけでなく、さらにトレンチ底面側のＮ-型チャネル層３８ｂにおいても電流が流れるようになる。
【００９８】
したがって、チャネル層３８のトレンチ底面側の部分３８ｂがトレンチ側面側の部分３８ａよりも不純物濃度が低い構造のものと比較して、オン抵抗を低減させることができる。
【００９９】
さらに、本実施形態においても、トレンチ側面３７ａ側のチャネル層３８ａの結晶面が（０００１）面となっている。したがって、第１実施形態と同様に、トレンチ側面側のＮ-型チャネル層の表面が（１１−２０）面であり、Ｎ-型チャネル層の不純物濃度が同じ場合の構造と比較して、チャネル抵抗を低下させることができる。
【０１００】
図７、８に本実施形態を適用した半導体装置の製造方法を示す。
【０１０１】
〔図７（ａ）に示す工程〕
まず上記不純物濃度で構成され、かつ、表面が（１１−２０）面であるＮ+型基板３１を用意する。そして、Ｎ+型基板３１の表面に、Ｎ-型ドリフト層３２をエピタキシャル成長させることで、表面が（１１−２０）面である半導体基板３６を形成する。
【０１０２】
次に、図７（ａ）に示すように、Ｎ-型ドリフト層３２表面から所定深さとなるように、Ｂ（ボロン）を用いたイオン注入を行う。その後、例えば１４００〜１６００℃にてアニール処理をする。これにより、Ｎ-型ドリフト層３２の表層に、Ｐ型層３３が形成される。
【０１０３】
〔図７（ｂ）に示す工程〕
続いて、半導体基板３６表面にマスク５１を形成する。このマスク５１を用いて、Ｐ型層３３表層にＡｌ（アルミニウム）を不純物としたイオン注入を行う。その後、例えば１４００〜１６００℃にてアニール処理をする。これにより、Ｐ+型領域３４が形成される。
【０１０４】
〔図７（ｃ）に示す工程〕
そして、半導体基板３６表面にマスク５２を形成する。このマスク５２を用いて、Ｐ型層３３表層にＮ（窒素）を不純物としたイオン注入を行う。その後、例えば１４００〜１６００℃にてアニール処理をする。これにより、Ｐ+型領域３４表層にて、Ｐ+型領域３４に隣接して、Ｎ+型ソース領域３５が形成される。
【０１０５】
〔図８（ａ）に示す工程〕
次に、図示しないが、半導体基板３６表面上に酸化膜を形成する。そして、フォトリソグラフィ工程を行い、この酸化膜をマスクとしたＲＩＥを行う。このとき、深さが例えば３μｍとなり、側面が（０００１）面、底面が（１１−２０）面となるようにトレンチ７を形成する。その後、この酸化膜を除去する。
【０１０６】
これにより、図８（ａ）に示すように、Ｎ+型ソース領域３５およびＰ+型層３３を貫通してＮ-型ドリフト層３２に達し、側面３７ａが（０００１）面であり、底面３７ｂが（１１−２０）面であるトレンチ３７が形成される。
【０１０７】
〔図８（ｂ）に示す工程〕
次に、図８（ｂ）に示すように、トレンチ３７を含む半導体基板３６の表面上にＮ-型チャネル層３８をエピタキシャル成長させる。このとき、トレンチ３７の内壁上にＮ-型チャネル層３８をエピタキシャル成長させるようにしているため、トレンチ側面３７ａ上では、（０００１）面方向にＮ-型チャネル層３８ａが形成される。また、同様に、トレンチ底面３７ｂ上では、（１１−２０）面方向にＮ-型チャネル層３８ｂが形成される。
【０１０８】
このようにＮ-型チャネル層３８を形成することで、本実施形態においても、Ｎ-型チャネル層３８のうち、トレンチ底面３７ｂ側の部分の不純物濃度をトレンチ側面３７ａ側の部分よりも高くすることができる。
【０１０９】
〔図８（ｃ）に示す工程〕
続いて、Ｎ-型チャネル層３８の表面上に、熱酸化にて膜厚が例えば４０ｎｍであるゲート酸化膜３９を形成する。
【０１１０】
その後の工程は図示しないが、Ｎ-型チャネル層３８及びゲート酸化膜３９の所定領域をエッチングし、Ｎ+型ソース領域３５及びＰ+型領域３４の表面を露出させる。
【０１１１】
さらに、ゲート酸化膜３９上にＰｏｌｙ−Ｓｉを成膜し、パターニングすることで、ゲート電極４０を形成する。続いて、ゲート電極４０上を含む半導体基板３６表面に層間絶縁膜４３を形成する。そして、この層間絶縁膜４３にコンタクトホールを形成し、Ｎ+型ソース領域３５及びＰ+型領域３４の表面を露出させる。この露出した表面のうち、Ｐ+型領域３４の表面上にＡｌ層４１を形成する。続いて、このＡｌ層４１上を含むＮ+型ソース領域３５及びＰ+型領域３４の表面上にＮｉより構成されたソース電極４２を形成する。
【０１１２】
そして、半導体基板３６の裏面側にドレイン電極４６を形成することで、図６に示す炭化珪素半導体装置が完成する。
【０１１３】
以上説明したように、本実施形態に示す炭化珪素半導体装置においても、（１１−２０）面を有するＮ+型基板３１を用い、その上にＮ-型ドリフト層３２をエピタキシャル成長によって形成することで、表面が（１１−２０）面である半導体基板３６を形成している。
【０１１４】
そして、この半導体基板３６表層に、側面３７ａが（０００１）面、底面３７ｂが（１１−２０）面となるようにトレンチ７を形成している。そして、このトレンチ３７の内壁面上にエピタキシャル成長にて、Ｎ-型チャネル層３８を形成している。このため、Ｎ-型チャネル層３８のうち、トレンチ側面３７ａ上の部分３８ａは（０００１）面方向に成長し、また、トレンチ底面３７ｂ上の部分３８ｂは（１１−２０）面方向に成長する。
【０１１５】
これにより、Ｎ-型チャネル層３８のうち、トレンチ側面３７ａ上の部分３８ａの不純物濃度をノーマリーオフとなるように低い濃度に設定しても、トレンチ底面３７ｂ上の部分３８ｂの不純物濃度をトレンチ側面３７ａ上の部分３８ａよりも高くすることができる。
【０１１６】
このことから、ゲート電圧を印加し、チャネル層３８に電流を流したとき、トレンチ底面３７ｂ側のチャネル層３８ｂにおいても電流を流すことができる。したがって、ノーマリーオフ型で低オン抵抗であるトレンチゲート型のＭＯＳＦＥＴを製造することができる。
【０１１７】
また、本実施形態においては、Ｐ型層３３、Ｎ+型ソース領域３５、及びＰ+型領域３４をイオン注入とアニール処理にて形成している。このとき、半導体基板３６の主表面は（１１−２０）面であり、オフ角の無いジャスト面である。このため、主表面がオフ角を有する半導体基板を用いた場合と比較して、半導体基板３６表面における凹凸を低減することができる。したがって、Ｎ+型ソース領域３５及びＰ+型領域３４と、ソース電極４２とにおいて、コンタクト抵抗を低減することができる。
【０１１８】
また、本実施形態においても、第１実施形態と同様に、図６の構造にて、さらにトレンチ底面３７ｂの下側にＰ型領域を有する構造とすることもできる。図９にこの場合における半導体装置の断面構造を示す。
【０１１９】
図９に示す構造は、不純物濃度が例えば１×１０17ｃｍ-3とされたＰ型領域６０をトレンチ底面３７ｂの下側に有しており、それ以外の構造は、図６と同じである。
【０１２０】
このＰ型領域６０とＮ-型ドリフト層２とのｐｎ接合から延びる空乏層によって、トレンチコーナーでの電界集中を緩和することができる。これにより、オフ時のソース・ドレイン間の耐圧を向上させることができる。
【０１２１】
図１０にこの場合における半導体装置の製造工程を示す。図６の構造の半導体装置を製造するには、図７、図８に示す製造工程において、図８（ａ）に示す工程と、図８（ｂ）に示す工程の間にて、図１０（ａ）に示す工程を行う。
【０１２２】
図７（ａ）、（ｂ）、（ｃ）に示す工程にて、表面が（１１−２０）面である半導体基板３６にトレンチ３７を形成した後、図１０（ａ）に示すように、酸化膜６１を形成する。その後、酸化膜６１をマスクとし、Ａｌを不純物としたイオン注入を行う。続いて、例えば１５００℃にてアニール処理を行うことで、Ｐ型領域６０が形成される。
【０１２３】
そして、図１０（ｂ）に示すように、Ｐ型領域６０を形成した後、図８（ｂ）と同様の工程を行い、Ｎ-型チャネル層３８を形成する。その後、図８（ｃ）に示す工程を経ることで、図６に示す構造の半導体装置が形成される。
【０１２４】
本実施形態においても、図１０（ａ）に示す工程にて、Ｐ型領域６０をイオン注入とアニール処理とにて形成している。トレンチ底面３７ｂは（１１−２０）面であり、オフ角のないジャスト面であることから、表面にオフ角を有する半導体基板を用いた場合と比較して、イオン注入及びアニール処理をした後の基板表面における凹凸を低減することができる。したがって、その上に良質なＮ-型チャネル層３８をエピタキシャル成長させることができる。
【０１２５】
なお、本実施形態では、Ｐ型層３３、Ｎ+型ソース領域３５をそれぞれイオン注入法にて形成していたが、Ｐ型層３３、Ｎ+型ソース領域３５をそれぞれエピタキシャル成長にて形成することもできる。
【０１２６】
また、図１０（ａ）に示す工程にて、トレンチ底面３７ｂの下側にイオン注入することで、Ｐ型領域６０を形成していたが、トレンチ底面３７ｂの表面上に堆積させることで、Ｐ型領域６０を形成しても良い。
【０１２７】
（他の実施形態）
なお、上記した各実施形態では、ノーマリーオフ型の半導体装置について、説明してきたが、ノーマリーオフ型の半導体装置においても、本発明を適用することが可能である。
【０１２８】
また、上記した各実施形態では、Ｎ-型チャネル層８、３８というＮ型不純物層がチャネルとなるＪ−ＦＥＴ及びＭＯＳＦＥＴを備えた炭化珪素半導体装置について説明したが、炭化珪素半導体装置の各構成要素の導電型を反転させたＰ型不純物層がチャネルとなるＪ−ＦＥＴ及びＭＯＳＦＥＴを備えた炭化珪素半導体装置についても本発明を適用することが可能である。
【０１２９】
また、第２実施形態において、Ｎ+型基板３１とＮ-型ドリフト層３２というように、基板がドリフト層と同一の導電型であるＭＯＳＦＥＴを備えた炭化珪素半導体装置について説明したが、基板がドリフト層と異なる導電型となるＩＧＢＴを備えた炭化珪素半導体装置についても本発明を適用することが可能である。
【図面の簡単な説明】
【図１】本発明の第１実施形態におけるトレンチゲート型炭化珪素半導体装置の断面構成を示す図である。
【図２】本発明の第１実施形態におけるトレンチゲート型炭化珪素半導体装置の製造工程を示す図である。
【図３】図２に続く製造工程を示す図である。
【図４】図１の断面構成を一部変更したときのトレンチゲート型炭化珪素半導体装置の断面構成を示す図である。
【図５】図４の断面構成を有するトレンチゲート型炭化珪素半導体装置製造工程を示す図である。
【図６】本発明の第２実施形態におけるトレンチゲート型炭化珪素半導体装置の断面構成を示す図である。
【図７】本発明の第２実施形態におけるトレンチゲート型炭化珪素半導体装置の製造工程を示す図である。
【図８】図７に続く製造工程を示す図である。
【図９】図６の断面構成を一部変更したときのトレンチゲート型炭化珪素半導体装置の断面構成を示す図である。
【図１０】図９の断面構成を有するトレンチゲート型炭化珪素半導体装置製造工程を示す図である。
【図１１】従来におけるトレンチゲート型炭化珪素半導体装置の断面構成を示す図である。
【符号の説明】
１、３１…Ｎ+型基板、２、３２…Ｎ-型ドリフト層、３、３３…Ｐ+型層、
５…Ｎ+型層、７、３７…トレンチ、８、３８…Ｎ-型チャネル層、
９…Ｐ+型層、１０、１２、４１…Ａｌ層、
１１、１３、１４、４２…Ｎｉ層、
１５…層間絶縁膜、１６、４６…ドレイン電極、２０、６０…Ｐ型領域、
３４…Ｐ+型領域、３５…Ｎ+型ソース領域、３９…ゲート酸化膜、
４０…ゲート電極（ｐｏｌｙ−Ｓｉ層）。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a silicon carbide semiconductor device having a trench gate, and more particularly to a device having a channel layer on the inner wall of a trench.
[0002]
[Prior art]
As a silicon carbide semiconductor device having a trench gate and having a channel layer on the inner wall of the trench, for example, a silicon carbide semiconductor device having a trench gate type J-FET structure filed earlier (Japanese Patent Application No. 2001-260216) There is. A cross-sectional structure of this semiconductor device is shown in FIG.
[0003]
This semiconductor device includes N+Mold substrate J1 and N-Type drift layer J2 and P+Mold layer J3 and N+A mold layer J5 is provided. These N+Mold substrate J1, N-Type drift layer J2, P+Mold layer J3 and N+The mold layer J5 is composed of hexagonal silicon carbide, and the semiconductor substrate J6 is composed of these. Hereinafter, hexagonal silicon carbide is referred to as SiC.
[0004]
Further, the main surface side of the semiconductor substrate J6 is N-side from the surface of the semiconductor substrate J6.+Mold layer J5 and P+N through the mold layer J3-A trench J7 reaching the type drift layer J2 is formed. The inner wall surface of the trench J7 has N-Type channel layer J8 and P+The mold layer J9 is sequentially formed. This N-The type channel layer J8 is formed by epitaxial growth so as to be a film having good crystallinity.
[0005]
In this semiconductor device, P+The mold layers J3 and J9 constitute a first gate region J3a and a second gate region J9a, and N+N by mold layer J5+A mold source region J5a is formed.
[0006]
A first gate electrode J13 and a second gate electrode J11 are formed on the surfaces of the first and second gate regions J3a and J9a. N+A source electrode J14 is formed on the surface of the mold source region J5a. The first and second gate electrodes J13 and J11 and the source electrode J14 are electrically separated through an interlayer insulating film J15.
[0007]
Further, N on the back side of the semiconductor substrate J6+A drain electrode J16 electrically connected to the mold substrate J1 is formed.
[0008]
In the semiconductor device thus configured, N-The semiconductor device can be operated normally on by setting the impurity concentration of the type channel layer J8 high, and can be operated normally off by setting the impurity concentration low.
[0009]
[Problems to be solved by the invention]
In the semiconductor device having the above-described structure, when a gate voltage is applied, N-In the mold channel layer J8, a current flows through the portion J8a on the side surface side of the trench. In order to obtain a structure having a low resistance (hereinafter referred to as on-resistance) at this time, N-A structure in which a large amount of current flows through the bottom portion J8b of the mold channel layer J8 is desirable.
[0010]
However, when an SiC wafer having a (0001) surface is used, the trench side surface J7a is the (11-20) surface and the trench bottom surface J7b is the (0001) surface. For this reason, N on the side surface of the trench-The type channel layer J8a is formed by epitaxial growth in the (11-20) plane direction.-The type channel layer J8b is formed by epitaxial growth in the (0001) plane direction.
[0011]
At this time, N-The impurity concentration of the type channel layer J8 occurs such that the portion formed in the (0001) plane direction on the bottom side of the trench is lower than the portion formed in the (11-20) direction on the side surface of the trench. In addition, when indicating the crystallographic plane orientation, a bar (-) should be attached above the desired number, but due to restrictions on expression, a bar should be attached before the desired number. To do.
[0012]
Due to the phenomenon described above, in the semiconductor device having the above-described structure, when operating normally on, N-In the mold channel layer J8, the portion J8b on the trench bottom side has less current flowing than the portion J8a on the side surface of the trench.
[0013]
Moreover, in order to be normally off, N on the trench side surface side-When the concentration of the type channel layer J8a is set low, N on the trench bottom side-The concentration of the mold channel layer J8b becomes lower. From this, N on the trench bottom side-The current cannot flow through the type channel layer J8b, and the on-resistance cannot be reduced.
[0014]
Such a problem is not limited to the semiconductor device including the above-described J-FET. For example, the P formed on the channel layer J8 of the above-described J-FET+The same problem is seen in a MOSFET having a structure in which a gate insulating film is formed instead of the mold layer J9.
[0015]
In view of the above points, an object of the present invention is to provide a trench gate type silicon carbide semiconductor device having a low on-resistance and a method for manufacturing the same.
[0016]
[Means for Solving the Problems]
  In order to achieve the above object, according to the first aspect of the present invention, the semiconductor substrate (6, 36) and the trench (7, 37) formed to have a predetermined depth from the surface of the semiconductor substrate (6, 36), A silicon carbide semiconductor device comprising a channel layer (8, 38) formed on an inner wall of a trench (7, 37),The channel layer is composed of hexagonal silicon carbide, and the surface of the channel layer (8a, 38a) formed on the trench side surface (7a, 37a) is a crystallographic plane index (0001) plane. The surface of the channel layer (8b, 38b) formed on the bottom surface of the trench (7b, 37b) is a crystallographic plane index (11-20) plane,Of the channel layer (8, 38), the portion (8b, 38b) formed on the trench bottom surface (7b, 37b) is more than the portion (8a, 38a) formed on the trench side surface (7a, 37a). Is characterized by a high impurity concentration.
[0017]
Thereby, when a gate voltage is applied and a current is passed through the channel layers (8, 38), a larger amount of current can be passed through the channel layers (8b, 38b) on the trench bottom side than in the conventional semiconductor device. For this reason, the on-resistance can be reduced as compared with a structure in which the channel layer has a lower impurity concentration in the trench bottom side portion than in the trench side surface portion.
[0018]
Further, in addition to the structure of claim 1, as shown in claim 2, the portion (8a, 38a) of the channel layer (8, 38) formed on the trench side surface (7a, 37a) is It is also possible to set the concentration to be normally off.
[0019]
Thereby, when a gate voltage is applied and a current is passed through the channel layers (8, 38), a current can also be passed through the channel layers (8b, 38b) on the trench bottom side. For this reason, the on-resistance can be reduced as compared with a structure in which the channel layer has a lower impurity concentration in the trench bottom side portion than in the trench side surface portion. Accordingly, a normally-off type and low on-resistance trench gate type silicon carbide semiconductor device can be provided.
[0020]
  According to a third aspect of the present invention, a substrate (1) made of silicon carbide of the first conductivity type and having a main surface and a back surface is formed on the main surface of the substrate (1), and the substrate (1) A first conductivity type first semiconductor layer (2) having a lower concentration, a second conductivity type second semiconductor layer (3) formed on the first semiconductor layer (2), and a second semiconductor A third semiconductor layer (5) of the first conductivity type formed on the layer (3) and having a higher concentration than the first semiconductor layer, and the third and second semiconductors from the surface of the third semiconductor layer (5) A trench (7) formed at a depth penetrating the layers (5, 3) and reaching the first semiconductor layer (2); and a first conductivity type formed on the inner wall surface of the trench (7) The channel layer (8), the second conductivity type fourth semiconductor layer (9) formed on the channel layer (8), the second semiconductor layer (3) as the first gate region (3a) The first gate electrode (12, 13) electrically connected to the first gate region (3a) and the fourth semiconductor layer (9) serve as the second gate region (9a), and the second gate region (9a) The second gate electrode (10, 11) electrically connected to the source region and the third semiconductor layer (5) as the source region (5a), and the source electrode (14) electrically connected to the source region (5a) And a drain electrode (16) formed on the back side of the substrate (1),The channel layer (8) is made of hexagonal silicon carbide, and the surface of the channel layer (8a) formed on the trench side surface (7a) is a crystallographic plane index (0001) plane, The surface of the channel layer (8b) formed on the bottom surface of the trench (7b) is a crystallographic plane index (11-20) plane,Of the channel layer (8), the impurity concentration of the portion (8a) formed on the trench side surface (7a) is a normally-off impurity concentration and is formed on the trench bottom surface (7b). The impurity concentration of the portion (8b) is higher than that of the portion (8a) formed on the trench side surface (7a).
[0021]
In the present invention, in the silicon carbide semiconductor device including the J-FET having such a trench gate structure, the channel layer (8b) on the bottom side of the trench is the channel layer on the side surface of the trench. The structure has a higher impurity concentration than (8a).
[0022]
Therefore, when a gate voltage is applied and a current is passed through the channel layer (8), a current can also be passed through the channel layer (8b) on the trench bottom side. Therefore, the on-resistance can be reduced as compared with the structure in which the channel layer (8b) on the trench bottom side has a lower impurity concentration than the channel layer (8a) on the trench side surface.
[0023]
  In the invention according to claim 4, the substrate (31) made of silicon carbide and having a main surface and a back surface is formed on the main surface of the substrate (31) and has a lower concentration than the substrate (31). On the surface layer of the first semiconductor layer (32) of the first conductivity type, the second semiconductor layer (33) of the second conductivity type formed on the first semiconductor layer (32), and the second semiconductor layer (33). The first conductive type source region (35) and the surface of the second semiconductor layer (33) are penetrated through the first conductive type source region (35) and the second semiconductor layer (33), and the first semiconductor A trench (37) formed at a depth reaching the layer (32); a channel layer (38) of a first conductivity type formed on the inner wall surface of the trench (37); and a channel layer (38) And a gate electrode (4) formed on the gate insulating film (39). ) And, a source electrode electrically connected to the source region (35) (42),The channel layer (38) is composed of hexagonal silicon carbide, and the surface of the channel layer (38a) formed on the trench side surface (37a) is a crystallographic plane index (0001) plane, The surface of the channel layer (38b) formed on the bottom surface of the trench (37b) is a crystallographic plane index (11-20) plane,Of the channel layer (38), the impurity concentration of the portion (38a) formed on the trench side surface (37a) is a normally-off impurity concentration and is formed on the trench bottom surface (37b). The impurity concentration of the portion (38b) that is present is higher than that of the portion (38a) formed on the trench side surface (37a).
[0024]
In the present invention, in the silicon carbide semiconductor device having such a trench gate structure, the channel layer (38b) on the bottom side of the trench is more normally off than the channel layer (38a) on the side surface of the trench. The structure has a high impurity concentration.
[0025]
Therefore, when a gate voltage is applied and a current is passed through the channel layer (38), a current can also be passed through the channel layer (38b) on the bottom side of the trench. Therefore, the on-resistance can be reduced as compared with the structure in which the channel layer (38b) on the trench bottom side has a lower impurity concentration than the channel layer (38a) on the trench side surface.
[0026]
  Here, in the inventions according to claims 1 to 4,The surface of the channel layer (8a, 38a) formed on the trench side surface (7a, 37a) is a crystallographic plane index (0001) plane of hexagonal silicon carbide and on the trench bottom surface (7b, 37b). The surface of the channel layer (8b, 38b) formed on the crystallographic plane index (11-20) plane of hexagonal silicon carbideIt is.
[0027]
In general, an epitaxial film epitaxially grown in the (0001) plane direction has a lower impurity concentration than an epitaxial film epitaxially grown in the (11-20) plane direction. Therefore, the channel layer (8a, 38a) on the side surface side of the trench has a lower impurity concentration than the channel layer (8b, 38b) on the bottom surface side of the trench.
[0028]
Thereby, even if the impurity concentration of the channel layer (8a, 38a) on the trench side surface is set to a low concentration so as to be a normally-on type, the channel layer (8b, 38b) on the trench bottom surface side The impurity concentration is higher than that of the side channel layers (8a, 38a).
[0029]
For this reason, when a gate voltage is applied, a current can also flow through the channel layers (8b, 38b) on the trench bottom side. Thereby, the on-resistance can be reduced.
[0030]
Further, since the crystal plane of the channel layer (8a, 38a) formed on the side surface is the (0001) plane, the channel resistance is reduced as compared with the case where the channel layer on the side surface of the trench is the (11-20) plane. can do.
[0031]
  And claims5As shown in FIG. 2, the second conductivity type semiconductor region formed in contact with the lower side of the portion (8b, 38b) formed on the bottom surface (7b, 37b) of the channel layer (8, 38). (20, 60), and the semiconductor region (20, 60) can form a pn junction with the first semiconductor layer (2, 32).
[0032]
Since the pn junction between the semiconductor region and the first semiconductor layer is provided below the bottom surface of the trench (7b, 37b), the depletion layer extending from the pn junction surface causes a corner on the bottom surface side of the trench (7, 37). Electric field concentration can be reduced. For this reason, the withstand voltage between the source and the drain at the time of OFF can be improved.
[0033]
  Claim6The semiconductor substrate (6, 36) made of hexagonal silicon carbide and having a main surface of the crystallographic plane index (11-20) is prepared on the semiconductor substrate (6, 36). Forming a trench (7, 37) having a side surface and a bottom surface, and forming a channel layer (8, 38) by epitaxial growth on the inner wall surface of the trench (7, 37). In the step of forming the layer (8, 38), the impurity concentration of the channel layer (8b, 38b) on the trench bottom surface (7b, 37b) side is higher than that of the channel layer (8a, 38a) on the trench side surface (7a, 37a) side. It is characterized by being formed to be high.
[0034]
Thereby, the semiconductor device according to claim 1 can be formed.
[0035]
  Claim7In the invention described in (1), a substrate (1) made of silicon carbide of the first conductivity type whose substrate main surface is the (11-20) plane is prepared, and on the substrate (1), more than this substrate (1). A low-concentration first conductivity type first semiconductor layer (2) is epitaxially grown, and on the first semiconductor layer (2), a second conductivity type second semiconductor layer (3), a first conductivity type third semiconductor layer (2) is formed. Forming a semiconductor substrate (6) having a substrate (1) and first to third semiconductor layers (2, 3, 5) by sequentially epitaxially growing the semiconductor layer (5); Forming a first trench (7) extending from the semiconductor layer (5) to the first semiconductor layer (2) through the third and second semiconductor layers (5, 3); Forming a channel layer (8) of the first conductivity type by epitaxial growth on the wall surface; Forming a second semiconductor layer of the second conductivity type (9) and the second semiconductor layer (3) as the first gate region (3a) and electrically connected to the first gate region (3a). The step of forming the first gate electrode (12, 13) and the fourth semiconductor layer (9) as the second gate region (9a), the second gate electrode electrically connected to the second gate region (9a) A step of forming (10, 11), a step of forming a source electrode (14) electrically connected to the source region (5a) using the third semiconductor layer (5) as a source region (5a), and a substrate Forming a drain electrode (14) on the back surface side of (1), and in the step of forming the channel layer (8), the channel layer (8a) on the trench side surface (7a) side is normally-off type. And the channel layer (8 on the trench bottom surface (7b) side). Impurity concentration is characterized by forming to be higher than the channel layer side of the trench (7a) side (8a) of).
[0036]
Thereby, the silicon carbide semiconductor device according to claim 2 can be manufactured.
[0037]
  Claims8In the invention described in (1), a substrate (31) made of silicon carbide of the first conductivity type whose substrate main surface is the (11-20) plane is prepared, and on the substrate (31), more than the substrate (31). The substrate (31) is formed by epitaxially growing the first semiconductor layer (32) of the first conductivity type having a low concentration and forming the second semiconductor layer (33) of the second conductivity type on the first semiconductor layer (32). And forming a semiconductor substrate (6) having first and second semiconductor layers (32, 33), and forming a first conductivity type source region (35) in a surface layer of the second semiconductor layer (33). Forming a trench (37) extending from the surface of the second semiconductor layer (33) to the first semiconductor layer (32) through the source region (35) and the second semiconductor layer (33); The channel of the first conductivity type is epitaxially grown on the inner wall surface of (37). A step of forming a layer (38), a step of forming a gate insulating film (39) on the channel layer (38), a step of forming a gate electrode (40) on the gate insulating film (39), A channel layer (38) having a step of forming a source electrode (42) electrically connected to the source region (35) and a step of forming a drain electrode (46) on the back side of the substrate (31). ), The channel layer (38a) on the trench side surface (37a) side has a normally-off impurity concentration, and the impurity concentration of the channel layer (38b) on the trench bottom surface (37b) side is the trench side surface side. The channel layer (38) is formed so as to be higher than the channel layer (38a).
[0038]
Thereby, the silicon carbide semiconductor device according to claim 3 can be manufactured.
[0039]
  Claims9In the invention described in the above, in the step of forming the trench (7, 37), the crystallographic plane index of the hexagonal silicon carbide on the side surface of the trench (7a, 37a) becomes the (0001) plane, and the bottom surface of the trench (7b, 37b) In the step of forming the trench (7, 37) so that the crystallographic plane index of the hexagonal silicon carbide of (1) becomes the (11-20) plane and forming the channel layer, the trench side surface (7a, 37a) The crystallographic plane index of hexagonal silicon carbide on the surface of the upper channel layer (8a, 38a) becomes the (0001) plane, and the crystallographic surface of the channel layer (8b, 38b) on the trench bottom (7b, 37b). The channel layer (8, 38) is formed so that the plane index is the (11-20) plane.
[0040]
For example, by manufacturing in this way, the impurity concentration of the channel layer (8b, 38b) on the trench bottom surface (7b, 37b) side is higher than the channel layer (8a, 38a) on the trench side surface (7a, 37a) side. Can be formed.
[0041]
Accordingly, the on-resistance can be reduced with a normally-off structure.
[0042]
  Claims10In the invention described in (1), after forming the trench bottom surface (7b, 37b) between the step of forming the trench (7, 37) and the step of forming the channel layer (8, 38), 7b, 37b), the second conductivity type semiconductor region (20, 60) so as to be in contact with the trench bottom (7b, 37b) and to form a pn junction with the first semiconductor layer (2, 32). ) Is formed.
[0043]
Thereby, the electric field concentration at the trench corner can be relaxed.
[0044]
In addition, the code | symbol in the bracket | parenthesis of each said means shows the correspondence with the specific means as described in embodiment mentioned later.
[0045]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
FIG. 1 shows a cross-sectional structure of a silicon carbide semiconductor device in a first embodiment to which the present invention is applied.
[0046]
This semiconductor device includes an N-channel J-FET. This semiconductor device includes a trench and N-The crystal plane of the surface of the mold channel layer is different from the structure in FIG. In the present embodiment, the other structures other than the crystal planes are the same as those in FIG.
[0047]
Specifically, N as a substrate+Mold substrate 1 and N as the first semiconductor layer-Type drift layer 2 and P as the second semiconductor layer+Mold layer 3 and N as the third semiconductor layer+A semiconductor substrate 6 comprising a mold layer 5 is provided. The semiconductor substrate 6 is made of SiC, and the substrate surface is a (11-20) plane.
[0048]
The impurity concentration of each layer constituting the semiconductor substrate 6 is, for example, N+Mold substrate 1 is 1.0 × 1020cm-3, N-Type drift layer 2 is 1.0 × 1016cm-3, P+Mold layer 3 is 1.0 × 1018cm-3, N+Mold layer 5 is 1.0 × 1019cm-3It is.
[0049]
Further, the main surface side of the semiconductor substrate 6 has N surface from the surface of the semiconductor substrate 6+Mold layer 5 and P+N through the mold layer 3-A trench 7 reaching the type drift layer 2 is formed. At this time, the trench side surface 7a is a (0001) plane, and the trench bottom surface 7b is a (11-20) plane.
[0050]
The inner wall surface of the trench 7 has an N thickness of 0.5 μm, for example.-A mold channel layer 8 is formed.
This N-In the mold channel layer 8, the surface of the portion 8a formed on the trench side surface 7a side is the (0001) plane, and the surface of the portion 8b formed on the trench bottom surface 7b side is the (11-20) plane. . This N-The impurity concentration of the type channel layer 8 is such that the portion 8a on the trench side surface 7a side is, for example, 1.0 × 1016cm-3The portion 8b on the trench bottom surface 7b side is, for example, 1.0 × 1017cm-3It has become.
[0051]
Furthermore, this N-On the surface of the mold channel layer 8, for example, 1.0 × 1018cm-3P as a fourth semiconductor layer having an impurity concentration of+A mold layer 9 is formed.
[0052]
In this semiconductor device, as in the structure of FIG.+The mold layers 3 and 9 constitute a first gate region 3a and a second gate region 9a, and N+N by mold layer 5+A mold source region 5a is formed.
[0053]
On the surface of the first gate region 3a, for example, P+A first gate electrode G1 composed of an Al layer 12, which is a material capable of ohmic contact with the mold layer, and a Ni layer 13 stacked thereon is formed. Also on the surface of the second gate region 9a, for example, a second gate electrode G2 composed of an Al layer 10 and a Ni layer 11 stacked thereon is formed.
[0054]
N+On the surface of the mold source region 5a, a source electrode 14 made of, for example, a Ni layer is formed. The first and second gate electrodes G 1 and G 2 and the source electrode 14 are electrically separated through an interlayer insulating film 15.
[0055]
Further, N on the back side of the semiconductor substrate 6+A drain electrode 16 electrically connected to the mold substrate 1 is formed.
[0056]
The J-FET configured in this way operates normally off. For example, in the case where the potentials of the first gate electrode G1 and the second gate electrode G2 can be controlled independently, the first and second gate regions 3a, 3a based on the potentials of the first and second gate electrodes G1 and G2, N from both sides of 9a-Double gate driving is performed to control the amount of extension of the depletion layer extending toward the type channel layer 8a.
[0057]
That is, when no voltage is applied to the first and second gate electrodes G1 and G2, N-The type channel layer 8 is pinched off by a depletion layer extending from both the first and second gate regions 3a and 9a. Thereby, the source-drain current is turned off. The first and second gate regions 3a, 9a and N-When a forward bias is applied to the type channel layer 8a, N-The extension amount of the depletion layer extending to the type channel layer 8a is reduced. As a result, a channel region is set and a current flows between the source and the drain.
[0058]
In this embodiment, N on the trench bottom surface 7b side.-The impurity concentration of the type channel layer 8b is N on the trench side surface 7a side.-The impurity concentration is higher than that of the type channel layer 8a. For this reason, N-When current flows through the channel layer 8a, N on the trench bottom side-A current also flows in the type channel layer 8b.
[0059]
Therefore, as in the structure shown in FIG. 11, the on-resistance can be reduced as compared with the structure in which the portion J8b on the trench bottom surface side of the channel layer J8 has a lower impurity concentration than the portion J8a on the trench side surface side. .
[0060]
Furthermore, in the present embodiment, the crystal plane of the channel layer 8a on the trench side surface 7a side is the (0001) plane. Therefore, the current flows parallel to the (0001) plane. In general, it is known that in a hexagonal silicon carbide crystal, electrons flow more easily in the crystal in the direction parallel to the (0001) plane than in the direction parallel to the (11-20) plane. Yes.
[0061]
From this, as shown in FIG. 11, N on the trench side surface J7a side-The surface of the mold channel layer J8a is the (11-20) plane, and N-Compared with the structure in which the impurity concentration of the type channel layer 8a is the same, the channel resistance can be reduced.
[0062]
Next, a method for manufacturing a semiconductor device to which this embodiment is applied is shown in FIGS.
[0063]
[Step shown in FIG. 2 (a)]
First, as shown in FIG. 2A, an N having the impurity concentration and having a (11-20) plane on the surface.+A mold substrate 1 is prepared. And N+N on the surface of the mold substrate 1-Type drift layer 2, P+Mold layer 3 and N+The mold layer 5 is epitaxially grown in order. Thereby, the semiconductor substrate 6 whose surface is the (11-20) plane is formed.
[0064]
[Step shown in FIG. 2 (b)]
Although not shown, an oxide film is formed on the surface of the semiconductor substrate 6. Subsequently, a photolithography process is performed, and then RIE (reactive ion etching) is performed using the oxide film as a mask. At this time, the trench 7 is formed so that the depth is, for example, 3 μm, the side surface is the (0001) plane, and the bottom surface is the (11-20) plane. Thereafter, the oxide film is removed.
[0065]
As a result, as shown in FIG.+Mold layer 5 and P+N through the mold layer 3-A trench 7 having a depth reaching the type drift layer 2, a side surface 7a being a (0001) plane, and a bottom surface being a (11-20) plane is formed.
[0066]
[Step shown in FIG. 2 (c)]
Next, as shown in FIG. 2C, N is formed on the surface of the semiconductor substrate 6 including the trench 7.-The type channel layer 8 is epitaxially grown. As a result, N-A mold channel layer 8 is formed. At this time, N on the inner wall of the trench 7-Since the type channel layer 8 is epitaxially grown, on the trench side surface 7a, N-type is formed in the (0001) plane direction.-A mold channel layer 8a is formed. Similarly, N on the trench bottom surface 7b in the (11-20) plane direction.-A mold channel layer 8b is formed.
[0067]
In general, when SiC is epitaxially grown under the same conditions, the impurity concentration is higher when epitaxially grown in the (11-20) plane direction than when epitaxially grown in the (0001) plane direction. Therefore, in this embodiment, N-In the mold channel layer 8, the impurity concentration in the portion on the trench bottom surface 7b side can be made higher than that in the portion on the trench side surface 7a side.
[0068]
[Step shown in FIG. 3 (a)]
Then N-P on the surface of the mold channel layer 8+A mold layer 9 is formed. Subsequently, selective etching by photolithography is performed, and P+A predetermined region of the mold layer 9 is etched and N+The surface of the mold layer 5 is exposed. Further, selective etching by photolithography is performed, and N+A predetermined region of the mold layer 5 is etched and P+The surface of the mold layer 3 is exposed.
[0069]
[Step shown in FIG. 3B]
After forming the interlayer insulating film 15 on the entire surface of the semiconductor substrate 6, contact holes are formed in the interlayer insulating film 15.
[0070]
Although the subsequent steps are not shown, the source electrode 14, the first gate electrodes 12, 13, and the second gate electrodes 10, 11 are formed in the contact hole. Then, by forming drain electrode 16 on the back surface side of semiconductor substrate 6, the silicon carbide semiconductor device shown in FIG. 1 is completed.
[0071]
As described above, in the silicon carbide semiconductor device shown in this embodiment, N having a (11-20) plane is used.+Use mold substrate 1 and N on it-Type drift layer 2, P+Mold layer 3 and N+By forming the mold layer 5 by epitaxial growth, the semiconductor substrate 6 is formed so that the surface becomes the (11-20) plane.
[0072]
The trench 7 is formed in the surface layer of the semiconductor substrate 6 so that the side surface 7a is the (0001) plane and the bottom surface 7b is the (11-20) plane. Then, N is formed by epitaxial growth on the inner wall surface of the trench 7.-A mold channel layer 8 is formed. For this reason, N-In the mold channel layer 8, the portion 8a on the trench side surface 7a grows in the (0001) plane direction, and the portion 8b on the trench bottom surface 7b grows in the (11-20) plane direction.
[0073]
As a result, N-Even if the impurity concentration of the portion 8a on the trench side surface 7a in the type channel layer 8 is set to a low concentration so as to be normally off, the impurity concentration of the portion 8b on the trench bottom surface 7b is set to a portion on the trench side surface 7a. It can be higher than 8a.
[0074]
From this, when a gate voltage is applied and a current is passed through the channel layer 8a, a current can also be passed through the channel layer 8b on the trench bottom surface 7b side. Therefore, a normally-off type and low on-resistance trench-gate J-FET can be manufactured.
[0075]
Further, in the structure of FIG. 1, a structure having a P-type region on the lower side of the trench bottom surface 7b can also be used. FIG. 4 shows a cross-sectional structure of the semiconductor device in this case.
[0076]
The structure shown in FIG. 4 has an impurity concentration of, for example, 1 × 10.17cm-3The P-type region 20 is formed below the portion 8b of the channel layer 8 formed on the trench bottom surface 7b side, and the other structure is the same as FIG. This P-type region corresponds to the second conductivity type semiconductor region described in the claims.
[0077]
This P-type region 20 is N-Since the pn junction is formed with the type drift layer 2, the electric field concentration at the trench corner can be reduced by the depletion layer extending from the pn junction. Thereby, the withstand voltage between the source and the drain at the time of OFF can be improved.
[0078]
FIG. 5 shows an example of the manufacturing process of the semiconductor device in this case. In order to manufacture the semiconductor device having the structure of FIG. 4, in the manufacturing process shown in FIGS. 2 and 3, between the process shown in FIG. 2B and the process shown in FIG. The process shown in a) is performed.
[0079]
2A and 2B, after forming the trench 7 in the semiconductor substrate 6 whose surface is the (11-20) plane, as shown in FIG. 5A, the oxide film 21 is formed. Form. Thereafter, ion implantation using Al as an impurity is performed using the oxide film 21 as a mask. Subsequently, the P-type region 20 is formed by performing an annealing process at 1500 ° C., for example.
[0080]
Then, as shown in FIG. 5B, after forming the P-type region 20, the same process as in FIG.-A mold channel layer 8 is formed. Thereafter, through the steps shown in FIGS. 3A and 3B, the semiconductor device having the structure shown in FIG. 4 is formed.
[0081]
In this case, in the step shown in FIG. 5A, the P-type region 20 is formed by ion implantation and annealing treatment. Usually, when a semiconductor substrate having an off-angle on the surface is used, the surface of the substrate is uneven when ion implantation and annealing are performed.
[0082]
On the other hand, in this embodiment, the trench bottom surface 7b is a (11-20) plane, which is a just surface having no off-angle. For this reason, the unevenness | corrugation in the board | substrate surface after performing ion implantation and annealing treatment can be reduced. Therefore, good quality N on it-The type channel layer 8 can be epitaxially grown.
[0083]
In this embodiment, P+Mold layer 3 and N+Each of the mold layers 5 was formed by epitaxial growth.+Mold layer 3 and N+The mold layer 5 can also be formed by ion implantation.
[0084]
Further, in the step shown in FIG. 5A, the P-type region 20 is formed by ion implantation under the trench bottom surface 7b. However, by depositing on the surface of the trench bottom surface 7b, P The mold region 20 may be formed.
[0085]
(Second Embodiment)
FIG. 6 shows a cross-sectional structure of the semiconductor device according to the second embodiment. The semiconductor device according to the present embodiment includes an accumulation type N-channel MOSFET having a trench gate structure.
[0086]
The MOSFET in this embodiment includes N as a substrate.+Mold substrate 31 and N as the first semiconductor layer-Type drift layer 32 and P as the second semiconductor layer+A semiconductor substrate 36 comprising a mold layer 33 is provided. The semiconductor substrate 36 is made of silicon carbide, and the substrate surface is a (11-20) plane.
[0087]
The impurity concentration of each layer constituting the semiconductor substrate 6 is, for example, N+The mold substrate 31 is 1.0 × 1020cm-3And N-Type drift layer 32 is 1.0 × 1016cm-3And P+Mold layer 33 is 1.0 × 1018cm-3It is.
[0088]
P+On the surface layer of the mold layer 33, for example, 1.0 × 1019cm-3Impurity concentration of N+A mold source region 35 is formed.
[0089]
Then, the main surface side of the semiconductor substrate 36 has N surface from the semiconductor substrate 36 surface.+Type source region 35 and P+N through the mold layer 33-A trench 37 reaching the mold drift layer 32 is formed. Also in this embodiment, the trench side surface 37a is the (0001) plane, and the trench bottom surface 37b is the (11-20) plane.
[0090]
The inner wall surface of the trench 37 has a film thickness of 0.5 μm, for example.-A mold channel layer 38 is formed. This N-Of the mold channel layer 38, the surface of the portion 38a formed on the trench side surface 37a side is the (0001) plane, and the surface of the portion 38b formed on the trench bottom surface 37b side is the (11-20) plane. .
[0091]
This N-The impurity concentration of the type channel layer 38 is, for example, 1.0 × 10 6 at the portion 38 a on the trench side surface 37 a side.16cm-3The portion 38b on the trench bottom surface 37b side is, for example, 1.0 × 1017cm-3It has become.
[0092]
Furthermore, this N-A gate oxide film 39 having a thickness of, for example, 40 μm is formed on the surface of the mold channel layer 38. On the gate oxide film 39, a gate electrode 40 made of poly-Si is formed.
[0093]
P+On the surface layer of the mold layer 33, N+Adjacent to the mold source region 35, 5.0 × 1018cm-3P as a contact region with a given impurity concentration+A mold region 34 is formed. And P+On the surface of the mold layer 33, for example, P+An Al layer 41 is formed so as to be in ohmic contact with the mold region 34. Also, the Al layer 41 and N+A source electrode 42 made of, for example, Ni is formed so as to be connected to the mold source region 35.
[0094]
In addition, the gate electrode 40 and the source electrode 42 are electrically separated through the interlayer insulating film 43.
[0095]
Further, N on the back side of the semiconductor substrate 36+A drain electrode 46 electrically connected to the mold substrate 31 is formed.
[0096]
The MOSFET configured in this way operates normally off. When a gate voltage is applied, N-By accumulating electrons in the type channel layer 38, a current flows between the source and the drain.
[0097]
In this embodiment, N-In the mold channel layer 38b, the portion 38b formed on the trench bottom surface 37b side has a higher impurity concentration than the portion 38a formed on the trench side surface 37a side. Therefore, when a gate voltage is applied, N on the trench side surface 37a side-In addition to the channel layer 38a, N on the trench bottom side-A current also flows in the type channel layer 38b.
[0098]
Therefore, the on-resistance can be reduced as compared with the structure in which the portion 38b on the trench bottom surface side of the channel layer 38 has a lower impurity concentration than the portion 38a on the trench side surface side.
[0099]
Furthermore, also in this embodiment, the crystal plane of the channel layer 38a on the trench side surface 37a side is the (0001) plane. Therefore, as in the first embodiment, N on the trench side surface side-The surface of the mold channel layer is the (11-20) plane, and N-Compared with the structure in which the impurity concentration of the type channel layer is the same, the channel resistance can be reduced.
[0100]
7 and 8 show a method for manufacturing a semiconductor device to which this embodiment is applied.
[0101]
[Step shown in FIG. 7A]
First, N is composed of the above-described impurity concentration and the surface is a (11-20) plane.+A mold substrate 31 is prepared. And N+N on the surface of the mold substrate 31-The semiconductor substrate 36 whose surface is the (11-20) plane is formed by epitaxially growing the type drift layer 32.
[0102]
Next, as shown in FIG.-Ion implantation using B (boron) is performed so as to have a predetermined depth from the surface of the type drift layer 32. Thereafter, annealing is performed at 1400 to 1600 ° C., for example. As a result, N-A P-type layer 33 is formed on the surface layer of the type drift layer 32.
[0103]
[Step shown in FIG. 7B]
Subsequently, a mask 51 is formed on the surface of the semiconductor substrate 36. Using this mask 51, ion implantation using Al (aluminum) as an impurity is performed on the surface layer of the P-type layer 33. Thereafter, annealing is performed at 1400 to 1600 ° C., for example. As a result, P+A mold region 34 is formed.
[0104]
[Step shown in FIG. 7C]
Then, a mask 52 is formed on the surface of the semiconductor substrate 36. Using this mask 52, ion implantation using N (nitrogen) as an impurity is performed on the surface layer of the P-type layer 33. Thereafter, annealing is performed at 1400 to 1600 ° C., for example. As a result, P+At the surface of the mold region 34, P+Adjacent to mold area 34, N+A mold source region 35 is formed.
[0105]
[Step shown in FIG. 8 (a)]
Next, although not shown, an oxide film is formed on the surface of the semiconductor substrate 36. Then, a photolithography process is performed, and RIE using the oxide film as a mask is performed. At this time, the trench 7 is formed so that the depth is, for example, 3 μm, the side surface is the (0001) plane, and the bottom surface is the (11-20) plane. Thereafter, the oxide film is removed.
[0106]
As a result, as shown in FIG.+Type source region 35 and P+N through the mold layer 33-A trench 37 is formed which reaches the mold drift layer 32 and has a side surface 37a of the (0001) plane and a bottom surface 37b of the (11-20) plane.
[0107]
[Step shown in FIG. 8B]
Next, as shown in FIG. 8B, N is formed on the surface of the semiconductor substrate 36 including the trench 37.-The type channel layer 38 is epitaxially grown. At this time, N on the inner wall of the trench 37-Since the type channel layer 38 is epitaxially grown, the N channel is formed in the (0001) plane direction on the trench side surface 37a.-A mold channel layer 38a is formed. Similarly, on the trench bottom surface 37b, N in the (11-20) plane direction.-A mold channel layer 38b is formed.
[0108]
N like this-By forming the type channel layer 38, N in this embodiment also-In the channel channel layer 38, the impurity concentration in the portion on the trench bottom surface 37b side can be made higher than that in the portion on the trench side surface 37a side.
[0109]
[Step shown in FIG. 8C]
Followed by N-A gate oxide film 39 having a thickness of, for example, 40 nm is formed on the surface of the mold channel layer 38 by thermal oxidation.
[0110]
The subsequent steps are not shown, but N-A predetermined region of the channel layer 38 and the gate oxide film 39 is etched, and N+Type source region 35 and P+The surface of the mold region 34 is exposed.
[0111]
Furthermore, Poly-Si is formed on the gate oxide film 39 and patterned to form the gate electrode 40. Subsequently, an interlayer insulating film 43 is formed on the surface of the semiconductor substrate 36 including on the gate electrode 40. Then, a contact hole is formed in the interlayer insulating film 43, and N+Type source region 35 and P+The surface of the mold region 34 is exposed. Of this exposed surface, P+An Al layer 41 is formed on the surface of the mold region 34. Subsequently, N including the Al layer 41 is included.+Type source region 35 and P+A source electrode 42 made of Ni is formed on the surface of the mold region 34.
[0112]
Then, by forming drain electrode 46 on the back side of semiconductor substrate 36, the silicon carbide semiconductor device shown in FIG. 6 is completed.
[0113]
As explained above, also in the silicon carbide semiconductor device shown in this embodiment, N having (11-20) plane is also present.+A mold substrate 31 is used, and N is formed thereon.-By forming the type drift layer 32 by epitaxial growth, the semiconductor substrate 36 whose surface is the (11-20) plane is formed.
[0114]
The trench 7 is formed in the surface layer of the semiconductor substrate 36 so that the side surface 37a is the (0001) plane and the bottom surface 37b is the (11-20) plane. Then, N is formed on the inner wall surface of the trench 37 by epitaxial growth.-A mold channel layer 38 is formed. For this reason, N-Of the mold channel layer 38, the portion 38a on the trench side surface 37a grows in the (0001) plane direction, and the portion 38b on the trench bottom surface 37b grows in the (11-20) plane direction.
[0115]
As a result, N-Even if the impurity concentration of the portion 38a on the trench side surface 37a of the type channel layer 38 is set to a low concentration so as to be normally off, the impurity concentration of the portion 38b on the trench bottom surface 37b is set to a portion on the trench side surface 37a. It can be higher than 38a.
[0116]
Therefore, when a gate voltage is applied and a current is passed through the channel layer 38, a current can also be passed through the channel layer 38b on the trench bottom surface 37b side. Accordingly, a normally-off type and low on-resistance trench gate type MOSFET can be manufactured.
[0117]
In the present embodiment, the P-type layer 33, N+Type source region 35 and P+The mold region 34 is formed by ion implantation and annealing. At this time, the main surface of the semiconductor substrate 36 is a (11-20) plane, which is a just surface having no off-angle. For this reason, the unevenness | corrugation in the surface of the semiconductor substrate 36 can be reduced compared with the case where the semiconductor substrate whose main surface has an off angle is used. Therefore, N+Type source region 35 and P+Contact resistance can be reduced in the mold region 34 and the source electrode 42.
[0118]
Also in the present embodiment, similarly to the first embodiment, a structure having a P-type region on the lower side of the trench bottom surface 37b in the structure of FIG. FIG. 9 shows a cross-sectional structure of the semiconductor device in this case.
[0119]
The structure shown in FIG. 9 has an impurity concentration of, for example, 1 × 10.17cm-3The P-type region 60 is formed below the trench bottom surface 37b, and the other structure is the same as that of FIG.
[0120]
This P-type region 60 and N-The depletion layer extending from the pn junction with the type drift layer 2 can alleviate electric field concentration at the trench corner. Thereby, the withstand voltage between the source and the drain at the time of OFF can be improved.
[0121]
FIG. 10 shows a manufacturing process of the semiconductor device in this case. In order to manufacture the semiconductor device having the structure shown in FIG. 6, in the manufacturing process shown in FIGS. 7 and 8, between the process shown in FIG. 8A and the process shown in FIG. The process shown in a) is performed.
[0122]
After forming the trench 37 in the semiconductor substrate 36 whose surface is the (11-20) plane in the steps shown in FIGS. 7A, 7B, and 7C, as shown in FIG. An oxide film 61 is formed. Thereafter, ion implantation using Al as an impurity is performed using the oxide film 61 as a mask. Subsequently, the P-type region 60 is formed by performing an annealing process at 1500 ° C., for example.
[0123]
Then, as shown in FIG. 10B, after forming the P-type region 60, the same process as in FIG.-A mold channel layer 38 is formed. Thereafter, through the process shown in FIG. 8C, the semiconductor device having the structure shown in FIG. 6 is formed.
[0124]
Also in this embodiment, the P-type region 60 is formed by ion implantation and annealing in the step shown in FIG. The trench bottom surface 37b is a (11-20) plane and is a just surface having no off-angle, and therefore, after the ion implantation and annealing treatment, compared with the case where a semiconductor substrate having an off-angle is used on the surface. Unevenness on the substrate surface can be reduced. Therefore, good quality N on it-The type channel layer 38 can be epitaxially grown.
[0125]
In the present embodiment, the P-type layer 33, N+The type source regions 35 are formed by ion implantation, but the P type layer 33, N+The mold source regions 35 can also be formed by epitaxial growth.
[0126]
Further, in the step shown in FIG. 10A, the P-type region 60 is formed by ion implantation under the trench bottom surface 37b. However, by depositing on the surface of the trench bottom surface 37b, P A mold region 60 may be formed.
[0127]
(Other embodiments)
In each of the above embodiments, a normally-off type semiconductor device has been described. However, the present invention can also be applied to a normally-off type semiconductor device.
[0128]
In each of the above embodiments, N-The silicon carbide semiconductor device provided with the J-FET and the MOSFET in which the N-type impurity layers of the type channel layers 8 and 38 serve as channels has been described. The present invention can also be applied to a silicon carbide semiconductor device including a J-FET and a MOSFET whose layer is a channel.
[0129]
In the second embodiment, N+Mold substrate 31 and N-Although the silicon carbide semiconductor device provided with the MOSFET whose substrate has the same conductivity type as the drift layer has been described as the type drift layer 32, the silicon carbide semiconductor device provided with the IGBT whose substrate has a different conductivity type from the drift layer The present invention can also be applied to the above.
[Brief description of the drawings]
FIG. 1 is a diagram showing a cross-sectional configuration of a trench gate type silicon carbide semiconductor device in a first embodiment of the present invention.
FIG. 2 is a diagram showing a manufacturing process of the trench gate type silicon carbide semiconductor device in the first embodiment of the present invention.
FIG. 3 is a diagram showing a manufacturing process subsequent to FIG. 2;
4 is a diagram showing a cross-sectional configuration of a trench gate type silicon carbide semiconductor device when the cross-sectional configuration of FIG. 1 is partially changed.
5 is a diagram showing a manufacturing process of a trench gate type silicon carbide semiconductor device having the cross-sectional configuration of FIG. 4;
FIG. 6 is a diagram showing a cross-sectional configuration of a trench gate type silicon carbide semiconductor device in a second embodiment of the present invention.
FIG. 7 is a diagram showing a manufacturing process of a trench gate type silicon carbide semiconductor device in a second embodiment of the present invention.
8 is a diagram showing manufacturing steps subsequent to FIG. 7. FIG.
9 is a diagram showing a cross-sectional configuration of a trench gate type silicon carbide semiconductor device when the cross-sectional configuration of FIG. 6 is partially changed.
10 is a diagram showing a manufacturing process of a trench gate type silicon carbide semiconductor device having the cross-sectional configuration of FIG. 9;
FIG. 11 is a diagram showing a cross-sectional configuration of a conventional trench gate type silicon carbide semiconductor device.
[Explanation of symbols]
1, 31 ... N+Mold substrate, 2, 32 ... N-Drift layer, 3, 33 ... P+Mold layer,
5 ... N+Mold layer, 7, 37 ... trench, 8, 38 ... N-Type channel layer,
9 ... P+Mold layer 10, 12, 41 ... Al layer,
11, 13, 14, 42 ... Ni layer,
15 ... interlayer insulating film, 16, 46 ... drain electrode, 20, 60 ... P-type region,
34 ... P+Mold region, 35 ... N+Type source region, 39... Gate oxide,
40: Gate electrode (poly-Si layer).

Claims (10)

主表面と裏面とを有する半導体基板（６、３６）と、
前記半導体基板（６、３６）主表面から所定深さにて形成され、側面と底面とを有するトレンチ（７、３７）と、
前記トレンチ（７、３７）の内壁面上に形成されたチャネル層（８、３８）とを備える炭化珪素半導体装置であって、
前記チャネル層（８、３８）は六方晶系炭化珪素にて構成されており、
前記トレンチ側面（７ａ、３７ａ）上に形成された前記チャネル層（８ａ、３８ａ）の表面は、結晶学的面指数（０００１）面であると共に、前記トレンチ底面（７ｂ、３７ｂ）上に形成された前記チャネル層（８ｂ、３８ｂ）表面は結晶学的面指数（１１−２０）面であり、
前記チャネル層（８、３８）のうち、前記トレンチ底面（７ｂ、３７ｂ）上に形成されている部分（８ｂ、３８ｂ）は、前記トレンチ側面（７ａ、３７ａ）上に形成されている部分（８ａ、３８ａ）よりも不純物濃度が高いことを特徴とする炭化珪素半導体装置。A semiconductor substrate (6, 36) having a main surface and a back surface;
Trenches (7, 37) formed at a predetermined depth from the main surface of the semiconductor substrate (6, 36) and having side and bottom surfaces;
A silicon carbide semiconductor device comprising a channel layer (8, 38) formed on an inner wall surface of the trench (7, 37),
The channel layer (8, 38) is composed of hexagonal silicon carbide,
The surface of the channel layer (8a, 38a) formed on the trench side surface (7a, 37a) is a crystallographic plane index (0001) plane and formed on the trench bottom surface (7b, 37b). The surface of the channel layer (8b, 38b) is a crystallographic plane index (11-20) plane,
Of the channel layer (8, 38), the portion (8b, 38b) formed on the trench bottom surface (7b, 37b) is the portion (8a) formed on the trench side surface (7a, 37a). , 38a), a silicon carbide semiconductor device characterized by having a higher impurity concentration. 主表面と裏面とを有する半導体基板（６、３６）と、
前記半導体基板（６、３６）主表面から所定深さにて形成され、側面と底面とを有するトレンチ（７、３７）と、
前記トレンチ（７、３７）の内壁面上に形成されたチャネル層（８、３８）とを備える炭化珪素半導体装置であって、
前記チャネル層（８、３８）は六方晶系炭化珪素にて構成されており、
前記トレンチ側面（７ａ、３７ａ）上に形成された前記チャネル層（８ａ、３８ａ）の表面は、結晶学的面指数（０００１）面であると共に、前記トレンチ底面（７ｂ、３７ｂ）上に形成された前記チャネル層（８ｂ、３８ｂ）表面は結晶学的面指数（１１−２０）面であり、
前記チャネル層（８、３８）のうち、前記トレンチ側面（７ａ、３７ａ）上に形成されている部分（８ａ、３８ａ）は、ノーマリーオフとなる濃度であり、かつ、前記トレンチ底面（７ｂ、３７ｂ）上に形成されている部分（８ｂ、３８ｂ）は、前記トレンチ側面（７ａ、３７ａ）上に形成されている部分（８ａ、３８ａ）よりも不純物濃度が高いことを特徴とする炭化珪素半導体装置。A semiconductor substrate (6, 36) having a main surface and a back surface;
Trenches (7, 37) formed at a predetermined depth from the main surface of the semiconductor substrate (6, 36) and having side and bottom surfaces;
A silicon carbide semiconductor device comprising a channel layer (8, 38) formed on an inner wall surface of the trench (7, 37),
The channel layer (8, 38) is composed of hexagonal silicon carbide,
The surface of the channel layer (8a, 38a) formed on the trench side surface (7a, 37a) is a crystallographic plane index (0001) plane and formed on the trench bottom surface (7b, 37b). The surface of the channel layer (8b, 38b) is a crystallographic plane index (11-20) plane,
Of the channel layer (8, 38), portions (8a, 38a) formed on the trench side surfaces (7a, 37a) have a concentration that is normally off, and the trench bottom (7b, 37b) The portion (8b, 38b) formed on the silicon carbide semiconductor has a higher impurity concentration than the portion (8a, 38a) formed on the trench side surface (7a, 37a). apparatus. 主表面と裏面とを有し、第１導電型の炭化珪素からなる基板（１）と、
前記基板（１）の主表面上に形成され、前記基板（１）よりも低濃度とされた第１導電型の第１半導体層（２）と、
前記第１半導体層（２）上に形成された第２導電型の第２半導体層（３）と、
前記第２半導体層（３）上に形成され、前記第１半導体層（２）よりも高濃度とされた第１導電型の第３半導体層（５）と、
前記第３半導体層（５）表面から、前記第３、第２半導体層（５、３）を貫通し、前記第１半導体層（２）に到達する深さにて形成され、側面と底面とを有するトレンチ（７）と、
前記トレンチ（７）の内壁面上に形成された第１導電型のチャネル層（８）と、
前記チャネル層（８）の上に形成された第２導電型の第４半導体層（９）と、
前記第２半導体層（３）を第１ゲート領域（３ａ）とし、該第１ゲート領域（３ａ）に電気的に接続された第１ゲート電極（１２、１３）と、
前記第４半導体層（９）を第２ゲート領域（９ａ）とし、該第２ゲート領域（９ａ）に電気的に接続された第２ゲート電極（１０、１１）と、
前記第３半導体層（５）をソース領域（５ａ）とし、該ソース領域（５ａ）に電気的に接続されたソース電極（１４）と、
前記基板（１）の裏面側に形成されたドレイン電極（１６）とを備え、
前記チャネル層（８）は六方晶系炭化珪素にて構成されており、
前記トレンチ側面（７ａ）上に形成された前記チャネル層（８ａ）の表面は、結晶学的 面指数（０００１）面であると共に、前記トレンチ底面（７ｂ）上に形成された前記チャネル層（８ｂ）表面は結晶学的面指数（１１−２０）面であり、
前記チャネル層（８）のうち、前記トレンチ側面（７ａ）上に形成されている部分（８ａ）の不純物濃度は、ノーマリーオフ型となる不純物濃度であり、かつ、前記トレンチ底面（７ｂ）上に形成されている部分（８ｂ）の不純物濃度は、前記トレンチ側面（７ａ）上に形成されている部分（８ａ）よりも不純物濃度が高いことを特徴とする炭化珪素半導体装置。A substrate (1) having a main surface and a back surface and made of silicon carbide of the first conductivity type;
A first semiconductor layer (2) of a first conductivity type formed on the main surface of the substrate (1) and having a lower concentration than the substrate (1);
A second semiconductor layer (3) of a second conductivity type formed on the first semiconductor layer (2);
A third semiconductor layer (5) of a first conductivity type formed on the second semiconductor layer (3) and having a higher concentration than the first semiconductor layer (2);
The third semiconductor layer (5) is formed to have a depth that penetrates the third and second semiconductor layers (5, 3) from the surface and reaches the first semiconductor layer (2). A trench (7) having
A first conductivity type channel layer (8) formed on the inner wall surface of the trench (7);
A fourth semiconductor layer (9) of the second conductivity type formed on the channel layer (8);
The second semiconductor layer (3) as a first gate region (3a), and a first gate electrode (12, 13) electrically connected to the first gate region (3a);
The fourth semiconductor layer (9) as a second gate region (9a), a second gate electrode (10, 11) electrically connected to the second gate region (9a);
The third semiconductor layer (5) as a source region (5a), and a source electrode (14) electrically connected to the source region (5a);
A drain electrode (16) formed on the back side of the substrate (1),
The channel layer (8) is composed of hexagonal silicon carbide,
The surface of the channel layer (8a) formed on the trench side surface (7a) is a crystallographic plane index (0001) plane and the channel layer (8b) formed on the trench bottom surface (7b). ) The surface is a crystallographic plane index (11-20) plane,
Of the channel layer (8), the impurity concentration of the portion (8a) formed on the trench side surface (7a) is a normally-off impurity concentration and on the trench bottom surface (7b). The silicon carbide semiconductor device characterized in that the impurity concentration of the portion (8b) formed in the substrate is higher than that of the portion (8a) formed on the trench side surface (7a). 主表面と裏面とを有し、炭化珪素からなる基板（３１）と、
前記基板（３１）主表面上に形成され、前記基板（３１）よりも低濃度とされた第１導電型の第１半導体層（３２）と、
前記第１半導体層（３２）上に形成された第２導電型の第２半導体層（３３）と、
前記第２半導体層（３３）の表層に形成された第１導電型のソース領域（３５）と、
前記第２半導体層（３３）表面から、第１導電型のソース領域（３５）及び前記第２半導体層（３３）を貫通し、前記第１半導体層（３２）に到達する深さにて形成され、側面と底面とを有するトレンチ（３７）と、
前記トレンチ（３７）の内壁面上に形成された第１導電型のチャネル層（３８）と、
前記チャネル層（３８）上に形成されたゲート絶縁膜（３９）と、
前記ゲート絶縁膜（３９）上に形成されたゲート電極（４０）と、
前記ソース領域（３５）に電気的に接続されたソース電極（４２）とを備え、
前記チャネル層（３８）は六方晶系炭化珪素にて構成されており、
前記トレンチ側面（３７ａ）上に形成された前記チャネル層（３８ａ）の表面は、結晶学的面指数（０００１）面であると共に、前記トレンチ底面（３７ｂ）上に形成された前記チャネル層（３８ｂ）表面は結晶学的面指数（１１−２０）面であり、
前記チャネル層（３８）のうち、前記トレンチ側面（３７ａ）上に形成されている部分（３８ａ）の不純物濃度は、ノーマリーオフ型となる不純物濃度であり、かつ、前記トレンチ底面（３７ｂ）上に形成された部分（３８ｂ）の不純物濃度は、前記トレンチ側面（３７ａ）上に形成された部分（３８ａ）よりも不純物濃度が高いことを特徴とする炭化珪素半導体装置。A substrate (31) having a main surface and a back surface and made of silicon carbide;
A first semiconductor layer (32) of a first conductivity type formed on the main surface of the substrate (31) and having a lower concentration than the substrate (31);
A second semiconductor layer (33) of a second conductivity type formed on the first semiconductor layer (32);
A first conductivity type source region (35) formed in a surface layer of the second semiconductor layer (33);
Formed from the surface of the second semiconductor layer (33) through the first conductivity type source region (35) and the second semiconductor layer (33) to reach the first semiconductor layer (32). A trench (37) having side and bottom surfaces;
A first conductivity type channel layer (38) formed on the inner wall surface of the trench (37);
A gate insulating film (39) formed on the channel layer (38);
A gate electrode (40) formed on the gate insulating film (39);
A source electrode (42) electrically connected to the source region (35),
The channel layer (38) is composed of hexagonal silicon carbide,
The surface of the channel layer (38a) formed on the trench side surface (37a) is a crystallographic plane index (0001) plane and the channel layer (38b) formed on the trench bottom surface (37b). ) The surface is a crystallographic plane index (11-20) plane,
Of the channel layer (38), the impurity concentration of the portion (38a) formed on the trench side surface (37a) is an impurity concentration of a normally-off type, and on the trench bottom surface (37b). The silicon carbide semiconductor device characterized in that the impurity concentration in the portion (38b) formed in the substrate is higher than that in the portion (38a) formed on the trench side surface (37a). 前記チャネル層（８、３８）のうち、前記トレンチ底面（７ｂ、３７ｂ）上に形成されている部分（８ｂ、３８ｂ）の下側に接している第２導電型の半導体領域（２０、６０）を有し、
前記半導体領域（２０、６０）は前記第１半導体層（２、３２）とｐｎ接合を形成していることを特徴とする請求項１乃至４のいずれか１つに記載の炭化珪素半導体装置。Second conductivity type semiconductor region (20, 60) in contact with the lower side (8b, 38b) of the channel layer (8, 38) formed on the trench bottom surface (7b, 37b). Have
The silicon carbide semiconductor device according to any one of claims 1 to 4 , wherein the semiconductor region (20, 60) forms a pn junction with the first semiconductor layer (2, 32). トレンチゲートを有する炭化珪素半導体装置の製造方法において、
六方晶系炭化珪素からなり、基板主表面が結晶学的面指数（１１−２０）面である半導体基板（６、３６）を用意し、前記半導体基板（６、３６）上に側面と底面とを有するトレンチ（７、３７）を形成する工程と、
前記トレンチ（７、３７）の内壁面にエピタキシャル成長させることでチャネル層（８、３８）を形成する工程とを有し、
前記チャネル層（８、３８）を形成する工程では、前記トレンチ底面（７ｂ、３７ｂ）側の前記チャネル層（８ｂ、３８ｂ）の不純物濃度が前記トレンチ側面（７ａ、３７ａ）側の前記チャネル層（８ａ、３８ａ）よりも高くなるように形成することを特徴とする炭化珪素半導体装置の製造方法。In a method for manufacturing a silicon carbide semiconductor device having a trench gate,
A semiconductor substrate (6, 36) made of hexagonal silicon carbide and having a crystallographic plane index (11-20) plane as a substrate main surface is prepared, and a side surface and a bottom surface are formed on the semiconductor substrate (6, 36). Forming trenches (7, 37) having:
Forming a channel layer (8, 38) by epitaxial growth on the inner wall surface of the trench (7, 37),
In the step of forming the channel layer (8, 38), the impurity concentration of the channel layer (8b, 38b) on the trench bottom surface (7b, 37b) side is the channel layer (7a, 37a) side on the trench side surface (7a, 37a) side. 8a, 38a). A method for manufacturing a silicon carbide semiconductor device, wherein the silicon carbide semiconductor device is formed to be higher than 8a, 38a). 六方晶系炭化珪素からなり、基板主表面が結晶学的面指数（１１−２０）面である第１導電型の基板（１）を用意し、該基板（１）の上に、該基板（１）よりも低濃度な第１導電型の第１半導体層（２）をエピタキシャル成長させ、該第１半導体層（２）上に第２導電型の第２半導体層（３）、第１導電型の第３半導体層（５）を順に形成することで、前記基板（１）と前記第１〜第３半導体層（２、３、５）とを有してなる半導体基板（６）を形成する工程と、
前記第３半導体層（５）表面から、前記第３、第２半導体層（５、３）を貫通して前記第１半導体層（２）まで達し、側面と底面とを有するトレンチ（７）を形成する工程と、
前記トレンチ（７）の内壁面にエピタキシャル成長させることで第１導電型のチャネル層（８）を形成する工程と、
前記チャネル層（８）の上に第２導電型の第４半導体層（９）を形成する工程と、
前記第２半導体層（３）を第１ゲート領域（３ａ）とし、該第１ゲート領域（３ａ）に電気的に接続される第１ゲート電極（１２、１３）を形成する工程と、
前記第４半導体層（９）を第２ゲート領域（９ａ）とし、該第２ゲート領域（９ａ）に電気的に接続される第２ゲート電極（１０、１１）を形成する工程と、
前記第３半導体層（５）をソース領域（５ａ）とし、該ソース領域（５ａ）に電気的に接続されるソース電極（１４）を形成する工程と、
前記基板（１）の裏面側に、ドレイン電極（１４）を形成する工程とを有し、
前記チャネル層（８）を形成する工程では、前記トレンチ側面（７ａ）側の前記チャネル層（８ａ）がノーマリーオフ型となる不純物濃度であり、前記トレンチ底面（７ｂ）側の前記チャネル層（８ｂ）の不純物濃度が前記トレンチ側面（７ａ）側の前記チャネル層（８ａ）よりも高くなるように形成することを特徴とする炭化珪素半導体装置の製造方法。A first conductivity type substrate (1) made of hexagonal silicon carbide and having a main surface of the crystallographic plane index (11-20) plane is prepared, and on the substrate (1), the substrate ( 1) The first conductivity type first semiconductor layer (2) having a lower concentration than that of 1) is epitaxially grown, and the second conductivity type second semiconductor layer (3), the first conductivity type is formed on the first semiconductor layer (2). By sequentially forming the third semiconductor layer (5), a semiconductor substrate (6) having the substrate (1) and the first to third semiconductor layers (2, 3, 5) is formed. Process,
A trench (7) having a side surface and a bottom surface is formed from the surface of the third semiconductor layer (5) to the first semiconductor layer (2) through the third and second semiconductor layers (5, 3). Forming, and
Forming a first conductivity type channel layer (8) by epitaxial growth on the inner wall surface of the trench (7);
Forming a second conductive type fourth semiconductor layer (9) on the channel layer (8);
Forming the second semiconductor layer (3) as a first gate region (3a) and forming a first gate electrode (12, 13) electrically connected to the first gate region (3a);
Forming the second semiconductor layer (9) as a second gate region (9a) and forming a second gate electrode (10, 11) electrically connected to the second gate region (9a);
Forming the third semiconductor layer (5) as a source region (5a) and forming a source electrode (14) electrically connected to the source region (5a);
Forming a drain electrode (14) on the back side of the substrate (1),
In the step of forming the channel layer (8), the channel layer (8a) on the trench side surface (7a) side has an impurity concentration that is a normally-off type, and the channel layer (8b) on the trench bottom surface (7b) side ( 8. A method of manufacturing a silicon carbide semiconductor device, wherein the impurity concentration of 8b) is formed to be higher than that of the channel layer (8a) on the trench side surface (7a) side. 六方晶系炭化珪素からなり、基板主表面の結晶学的面指数が（１１−２０）面である基板（３１）を用意し、前記基板（３１）の上に、該基板（３１）よりも低濃度な第１導電型の第１半導体層（３２）をエピタキシャル成長させ、前記第１半導体層（３２）上に第２導電型の第２半導体層（３３）を形成することで、前記基板（３１）と前記第１、第２半導体層（３２、３３）とを有する半導体基板（６）を形成する工程と、
前記第２半導体層（３３）の表層に第１導電型のソース領域（３５）を形成する工程と、
前記ソース領域（３５）表面から、前記ソース領域（３５）及び前記第２半導体層（３３）を貫通して前記第１半導体層（３２）まで達するトレンチ（３７）を形成する工程と、
前記トレンチ（３７）の内壁面にエピタキシャル成長によって第１導電型のチャネル層（３８）を形成する工程と、
前記チャネル層（３８）の上にゲート絶縁膜（３９）を形成する工程と、
前記ゲート絶縁膜（３９）の上にゲート電極（４０）を形成する工程と、
前記ソース領域（３５）に電気的に接続されるソース電極（４２）を形成する工程と、
前記基板（３１）の裏面側に、ドレイン電極（４６）を形成する工程とを有し、
前記チャネル層（３８）を形成する工程では、前記トレンチ側面（３７ａ）側の前記チャネル層（３８ａ）はノーマリーオフ型となる不純物濃度であり、前記トレンチ底面（３７ｂ）側の前記チャネル層（３８ｂ）の不純物濃度は前記トレンチ側面側の前記チャネル層（３８ａ）よりも高くなるように、前記チャネル層（３８）を形成することを特徴とする炭化珪素半導体装置の製造方法。A substrate (31) made of hexagonal silicon carbide and having a crystallographic plane index of the main surface of the substrate of (11-20) plane is prepared, and the substrate (31) is disposed above the substrate (31). A low-concentration first conductive type first semiconductor layer (32) is epitaxially grown to form a second conductive type second semiconductor layer (33) on the first semiconductor layer (32), whereby the substrate ( 31) and forming a semiconductor substrate (6) having the first and second semiconductor layers (32, 33);
Forming a first conductivity type source region (35) on a surface layer of the second semiconductor layer (33);
Forming a trench (37) from the surface of the source region (35) to reach the first semiconductor layer (32) through the source region (35) and the second semiconductor layer (33);
Forming a first conductivity type channel layer (38) on the inner wall surface of the trench (37) by epitaxial growth;
Forming a gate insulating film (39) on the channel layer (38);
Forming a gate electrode (40) on the gate insulating film (39);
Forming a source electrode (42) electrically connected to the source region (35);
Forming a drain electrode (46) on the back side of the substrate (31),
In the step of forming the channel layer (38), the channel layer (38a) on the trench side surface (37a) side has an impurity concentration that is normally off, and the channel layer (37b) side has the channel layer (37b) side. 38. The method for manufacturing a silicon carbide semiconductor device, wherein the channel layer (38) is formed so that an impurity concentration of 38b) is higher than the channel layer (38a) on the side surface of the trench. 前記トレンチ（７、３７）を形成する工程では、前記トレンチ側面（７ａ、３７ａ）の結晶学的面指数が（０００１）面となり、前記トレンチ底面（７ｂ、３７ｂ）の結晶学的面指数が（１１−２０）面となるようにトレンチ（７、３７）を形成すると共に、
前記チャネル層を形成する工程では、前記トレンチ側面（７ａ、３７ａ）上の前記チャネル層（８ａ、３８ａ）表面の六方晶系炭化珪素の結晶学的面指数が（０００１）面となり、前記トレンチ底面（７ｂ、３７ｂ）上の前記チャネル層（８ｂ、３８ｂ）表面の結晶学的面指数が（１１−２０）面となるように前記チャネル層（８、３８）を形成することを特徴とする請求項６乃至８のいずれか１つに記載の炭化珪素型半導体装置の製造方法。In the step of forming the trench (7, 37), the crystallographic plane index of the trench side surface (7a, 37a) is the (0001) plane, and the crystallographic plane index of the trench bottom surface (7b, 37b) is ( 11-20) forming trenches (7, 37) to be the plane,
In the step of forming the channel layer, the crystallographic plane index of hexagonal silicon carbide on the surface of the channel layer (8a, 38a) on the side surface (7a, 37a) of the trench becomes a (0001) plane, and the bottom surface of the trench The channel layer (8, 38) is formed so that the crystallographic plane index of the surface of the channel layer (8b, 38b) on (7b, 37b) is a (11-20) plane. Item 9. A method for manufacturing a silicon carbide semiconductor device according to any one of Items 6 to 8 . 前記トレンチ（７、３７）を形成する工程と、前記チャネル層（８、３８）を形成する工程との間にて、
前記トレンチ底面（７ｂ、３７ｂ）を形成した後に、前記トレンチ底面（７ｂ、３７ｂ）と接し、かつ、前記第１半導体層（２、３２）とｐｎ接合を構成するように、第２導電型の半導体領域（２０、６０）を形成する工程を有することを特徴とする請求項６乃至９のいずれか１つに記載の炭化珪素型半導体装置の製造方法。Between the step of forming the trench (7, 37) and the step of forming the channel layer (8, 38),
After forming the trench bottom surface (7b, 37b), the second conductivity type is formed so as to be in contact with the trench bottom surface (7b, 37b) and to form a pn junction with the first semiconductor layer (2, 32). The method for manufacturing a silicon carbide type semiconductor device according to any one of claims 6 to 9 , further comprising a step of forming a semiconductor region (20, 60).
JP2002120688A 2002-04-23 2002-04-23 Semiconductor device and manufacturing method thereof Expired - Fee Related JP4114390B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2002120688A JP4114390B2 (en) 2002-04-23 2002-04-23 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002120688A JP4114390B2 (en) 2002-04-23 2002-04-23 Semiconductor device and manufacturing method thereof

Publications (2)

Publication Number Publication Date
JP2003318409A JP2003318409A (en) 2003-11-07
JP4114390B2 true JP4114390B2 (en) 2008-07-09

Family

ID=29536840

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002120688A Expired - Fee Related JP4114390B2 (en) 2002-04-23 2002-04-23 Semiconductor device and manufacturing method thereof

Country Status (1)

Country Link
JP (1) JP4114390B2 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2012060206A1 (en) * 2010-11-04 2014-05-12 住友電気工業株式会社 Semiconductor device and manufacturing method thereof

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4696444B2 (en) 2003-11-14 2011-06-08 株式会社デンソー Silicon carbide semiconductor device and manufacturing method thereof
JP4572541B2 (en) * 2004-01-26 2010-11-04 富士電機システムズ株式会社 Manufacturing method of semiconductor device
US8193612B2 (en) * 2004-02-12 2012-06-05 International Rectifier Corporation Complimentary nitride transistors vertical and common drain
JP4830285B2 (en) * 2004-11-08 2011-12-07 株式会社デンソー Method for manufacturing silicon carbide semiconductor device
JP4899405B2 (en) * 2004-11-08 2012-03-21 株式会社デンソー Silicon carbide semiconductor device and manufacturing method thereof
JP2011181949A (en) * 2005-05-09 2011-09-15 Sumitomo Electric Ind Ltd Method of manufacturing semiconductor device
JP4775102B2 (en) * 2005-05-09 2011-09-21 住友電気工業株式会社 Manufacturing method of semiconductor device
JP2007013058A (en) 2005-07-04 2007-01-18 Toshiba Corp Semiconductor device
JP5087834B2 (en) * 2005-11-15 2012-12-05 日産自動車株式会社 Manufacturing method of semiconductor device
JP5167593B2 (en) * 2006-03-23 2013-03-21 富士電機株式会社 Semiconductor device
WO2008020911A2 (en) 2006-08-17 2008-02-21 Cree, Inc. High power insulated gate bipolar transistors
JP4450241B2 (en) * 2007-03-20 2010-04-14 株式会社デンソー Method for manufacturing silicon carbide semiconductor device
JP2009033036A (en) * 2007-07-30 2009-02-12 Hitachi Ltd Semiconductor device, and electric circuit device using same
JP2009038200A (en) * 2007-08-01 2009-02-19 Toyota Central R&D Labs Inc Semiconductor device
JP4577355B2 (en) * 2007-12-26 2010-11-10 株式会社デンソー Silicon carbide semiconductor device and manufacturing method thereof
JP5499449B2 (en) * 2008-07-29 2014-05-21 株式会社デンソー Silicon carbide semiconductor device and manufacturing method thereof
JP5402220B2 (en) * 2009-04-28 2014-01-29 富士電機株式会社 Silicon carbide semiconductor device manufacturing method and silicon carbide semiconductor device
JP5783796B2 (en) * 2010-05-26 2015-09-24 株式会社半導体エネルギー研究所 Photoelectric conversion device
WO2012131768A1 (en) * 2011-03-30 2012-10-04 株式会社日立製作所 Silicon carbide semiconductor device and method for producing same
CN104241340B (en) * 2014-10-11 2019-12-10 深圳市威兆半导体有限公司 Groove MOS unit and preparation method thereof
JP6711100B2 (en) * 2016-04-15 2020-06-17 富士電機株式会社 Silicon carbide semiconductor device, method for manufacturing silicon carbide semiconductor device, and method for controlling silicon carbide semiconductor device
JP6640691B2 (en) 2016-09-21 2020-02-05 株式会社東芝 Semiconductor device and manufacturing method thereof
JP7061953B2 (en) * 2018-11-07 2022-05-02 三菱電機株式会社 Silicon carbide semiconductor device and power conversion device
JP7320910B2 (en) 2020-09-18 2023-08-04 株式会社東芝 Semiconductor device and its control method
CN115148826B (en) * 2022-09-06 2023-01-06 深圳平创半导体有限公司 Manufacturing method of deep-groove silicon carbide JFET structure

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2012060206A1 (en) * 2010-11-04 2014-05-12 住友電気工業株式会社 Semiconductor device and manufacturing method thereof

Also Published As

Publication number Publication date
JP2003318409A (en) 2003-11-07

Similar Documents

Publication Publication Date Title
JP4114390B2 (en) Semiconductor device and manufacturing method thereof
US6303947B1 (en) Silicon carbide vertical FET and method for manufacturing the same
JP3620513B2 (en) Silicon carbide semiconductor device
JP6996082B2 (en) Semiconductor devices and methods for manufacturing semiconductor devices
JP6855700B2 (en) Semiconductor devices and their manufacturing methods
JP2017092368A (en) Semiconductor device and semiconductor device manufacturing method
JP7176239B2 (en) semiconductor equipment
JP6109444B1 (en) Semiconductor device
JP7052245B2 (en) Silicon Carbide Semiconductor Device and Method for Manufacturing Silicon Carbide Semiconductor Device
JP6802454B2 (en) Semiconductor devices and their manufacturing methods
US8222107B2 (en) Method for producing semiconductor element
JP2012160485A (en) Semiconductor device and manufacturing method of the same
JP5636752B2 (en) Semiconductor device and manufacturing method thereof
WO2017187856A1 (en) Semiconductor device
JP4956776B2 (en) Manufacturing method of semiconductor device
JP6946824B2 (en) Semiconductor devices and manufacturing methods for semiconductor devices
JP3759145B2 (en) Silicon carbide semiconductor device and manufacturing method thereof
JP3921862B2 (en) Method for manufacturing vertical silicon carbide FET
CN112005379B (en) Semiconductor device and method for manufacturing the same
JP6922535B2 (en) Semiconductor devices and methods for manufacturing semiconductor devices
JP7056707B2 (en) Semiconductor device
JP4956771B2 (en) Semiconductor device
JP2003069043A (en) Silicon carbide semiconductor device and manufacturing method thereof
CA3025767A1 (en) Semiconductor device
JP2008103392A (en) Semiconductor device and manufacturing method of the semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040709

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060711

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070911

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071024

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080325

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080407

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110425

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110425

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120425

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120425

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130425

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130425

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140425

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees