JP5499449B2 - Silicon carbide semiconductor device and manufacturing method thereof - Google Patents

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Description

本発明は、炭化珪素半導体装置およびその製造方法に関する。   The present invention relates to a silicon carbide semiconductor device and a method for manufacturing the same.

従来より、炭化珪素半導体装置としてMOSFETやJ−FETが、例えば特許文献1、2で提案されている。このうち、特許文献1では、炭化珪素半導体装置の上に形成された層間絶縁膜のコンタクトホールを介して、p型ベース領域に接続される電極がAl膜で構成され、このAl膜がコンタクトホールの側面から離間した位置にのみ形成されたMOSFET構造が示されている。これによると、Al膜がゲート絶縁膜に接触することを防止してゲート/ソース間のリーク防止が図られている。また、n型ソース領域に接続されるNi膜がAl膜をオーバーラップするように形成されている。これにより、コンタクト領域とのコンタクト抵抗が低減されている。   Conventionally, for example, Patent Documents 1 and 2 propose MOSFETs and J-FETs as silicon carbide semiconductor devices. Among these, in Patent Document 1, an electrode connected to the p-type base region is formed of an Al film through a contact hole of an interlayer insulating film formed on the silicon carbide semiconductor device, and the Al film is formed as a contact hole. A MOSFET structure formed only at a position spaced from the side surface is shown. This prevents the Al film from coming into contact with the gate insulating film and prevents leakage between the gate and the source. Further, the Ni film connected to the n-type source region is formed so as to overlap the Al film. Thereby, the contact resistance with the contact region is reduced.

一方、特許文献2では、p型領域およびn型領域が形成された炭化珪素半導体基板において、該基板の上に形成された層間絶縁膜に、p型領域およびn型領域がそれぞれ露出するようにコンタクトホールが形成されたJ−FET構造が示されている。そして、各コンタクトホールを介して、p型領域の上にゲート配線としてNi膜とその上に積層されたNiおよびAlの合金膜が形成され、n型領域の上にソース配線としてNiおよびAlの合金層が形成されている。
特開2000−12846号公報 特開2005−166724号公報
On the other hand, in Patent Document 2, in a silicon carbide semiconductor substrate in which a p-type region and an n-type region are formed, the p-type region and the n-type region are exposed to the interlayer insulating film formed on the substrate, respectively. A J-FET structure with contact holes is shown. Then, a Ni film as a gate wiring and an alloy film of Ni and Al laminated thereon are formed on the p-type region through each contact hole, and Ni and Al as a source wiring are formed on the n-type region. An alloy layer is formed.
JP 2000-12846 A JP 2005-166724 A

しかしながら、上記特許文献1では、層間絶縁膜のコンタクトホール側面からp型オーミック電極となるAl膜を離間して配置する必要性から微細化(セルサイズ縮小)が難しく、オン抵抗の低いMOSFETを得ることができないという問題がある。   However, in the above-mentioned Patent Document 1, it is difficult to miniaturize (cell size reduction) due to the necessity of disposing an Al film that becomes a p-type ohmic electrode from the side surface of the contact hole of the interlayer insulating film, and a MOSFET with low on-resistance is obtained. There is a problem that can not be.

また、特許文献2では、微細化したコンタクトホール内での、Alパターニングが不可能であるため、Al膜の形成を省略している。すなわち、p型領域の上にNi膜を形成している。その結果、Ni膜とp型領域とのコンタクト抵抗が高くなり、ゲート抵抗に起因してスイッチング速度が遅くなり、スイッチング損失が増大する問題がある。   Further, in Patent Document 2, since Al patterning in a miniaturized contact hole is impossible, the formation of an Al film is omitted. That is, a Ni film is formed on the p-type region. As a result, there is a problem that the contact resistance between the Ni film and the p-type region is increased, the switching speed is lowered due to the gate resistance, and the switching loss is increased.

本発明は、上記点に鑑み、p型コンタクト抵抗を低減でき、素子のスイッチングスピードを下げないようにすることができ、かつ、微細化によるオン抵抗の低減が可能な炭化珪素半導体装置およびその製造方法を提供することを目的とする。   In view of the above, the present invention can reduce a p-type contact resistance, prevent the switching speed of an element from being lowered, and reduce the on-resistance by miniaturization, and its manufacture It aims to provide a method.

上記目的を達成するため、請求項1に記載の発明では、第1導電型の炭化珪素からなる基板(1)に、該基板(1)よりも低濃度な炭化珪素からなる第1導電型の第1半導体層(2)、炭化珪素からなる第2導電型の第2半導体層(3)、炭化珪素からなる第1導電型の第3半導体層(4、5)が順に形成されてなる半導体基板(6)と、半導体基板(6)のセル部に形成され、第3、第2半導体層(3〜5)を貫通して第1半導体層(2)まで達する溝(7)と、溝(7)の内壁面に形成された第1導電型のチャネル層(8)と、チャネル層(8)の上に形成された炭化珪素からなる第2導電型半導体領域(9)と、半導体基板(6)の上に形成されたSiOよりなる層間絶縁膜(11)と、第2導電型半導体領域(9)が露出するように層間絶縁膜(11)が開口された第1コンタクトホール(12)と、第3半導体層(4、5)が露出するように層間絶縁膜(11)が開口された第2コンタクトホール(13)と、半導体基板(6)のうち第1コンタクトホール(12)から露出した第2導電型半導体領域(9)、および第2コンタクトホール(13)から露出した第3半導体層(4、5)に、炭化珪素とAlとNiとが反応してそれぞれ形成された同一材料からなる合金層(15)と、第2導電型半導体領域(9)の上に形成された合金層(15)の上に形成され、第2導電型半導体領域(9)をゲート層として、該ゲート層と電気的に接続されたゲート配線(16)と、第3半導体層(4、5)の上に形成された合金層(15)の上に形成され、第3半導体層(4、5)をソース層として、該ソース層と電気的に接続されたソース配線(17)と、基板(1)の裏面に形成されたドレイン電極(19)とを備え、合金層(15)におけるAlとNiとの元素組成比は1:4.6〜1:10.6であり、合金層(15)の厚さは20nm以上100nm以下であることを特徴とする。 In order to achieve the above object, according to the first aspect of the present invention, the first conductivity type silicon carbide having a lower concentration than the substrate (1) is provided on the substrate (1) made of the first conductivity type silicon carbide. A semiconductor in which a first semiconductor layer (2), a second conductivity type second semiconductor layer (3) made of silicon carbide, and a first conductivity type third semiconductor layer (4, 5) made of silicon carbide are sequentially formed. A substrate (6), a groove (7) formed in the cell portion of the semiconductor substrate (6), passing through the third and second semiconductor layers (3-5) and reaching the first semiconductor layer (2), and a groove A first conductivity type channel layer (8) formed on the inner wall surface of (7), a second conductivity type semiconductor region (9) made of silicon carbide formed on the channel layer (8), and a semiconductor substrate; (6) The interlayer insulating film (11) made of SiO 2 formed on the second conductive type semiconductor region (9) is exposed. A first contact hole (12) having an interlayer insulating film (11) opened therein and a second contact hole (13) having an interlayer insulating film (11) opened so that the third semiconductor layers (4, 5) are exposed. ), A second conductivity type semiconductor region (9) exposed from the first contact hole (12) in the semiconductor substrate (6), and a third semiconductor layer (4, 5) exposed from the second contact hole (13). Further, an alloy layer (15) made of the same material formed by reaction of silicon carbide, Al, and Ni, respectively, and an alloy layer (15) formed on the second conductivity type semiconductor region (9) The second conductive type semiconductor region (9) is used as a gate layer, and is formed on the gate wiring (16) electrically connected to the gate layer and the third semiconductor layer (4, 5). The third semiconductor layer (4, 5) is formed on the alloy layer (15). As a source layer, a source wiring (17) electrically connected to the source layer, and a drain electrode (19) formed on the back surface of the substrate (1), and Al and Ni in the alloy layer (15) And the elemental composition ratio is 1: 4.6 to 1: 10.6, and the thickness of the alloy layer (15) is 20 nm or more and 100 nm or less.

これによると、炭化珪素、Al、Niが反応して形成されたAlとNiとの元素組成比が1:4.6〜1:10.6である20nm以上の合金層(15)であるため、合金層(15)を第2導電型半導体領域(9)にも第3半導体層(4、5)にもオーミック接触させることができる。したがって、コンタクト抵抗を低減できる。これに伴い、ゲート抵抗を低減できるので、素子のスイッチングスピードが低下しないようにすることができる。   According to this, since the element composition ratio of Al and Ni formed by reaction of silicon carbide, Al, and Ni is an alloy layer (15) of 20 nm or more having a ratio of 1: 4.6 to 1: 10.6. The alloy layer (15) can be brought into ohmic contact with the second conductive semiconductor region (9) and the third semiconductor layer (4, 5). Therefore, contact resistance can be reduced. Accordingly, the gate resistance can be reduced, so that the switching speed of the element can be prevented from decreasing.

更に、合金層(15)の厚さが100nm以下であるので、第1、第2コンタクトホール(12、13)内の電気抵抗が極力低減された素子とすることができる。したがって、従来に比べて、第1、第2コンタクトホール(12、13)内の炭化珪素表面全域にコンタクト領域を設定することができる。このため、セルサイズが縮小された低抵抗な素子を実現することができる。   Furthermore, since the thickness of the alloy layer (15) is 100 nm or less, it is possible to obtain an element in which the electrical resistance in the first and second contact holes (12, 13) is reduced as much as possible. Therefore, a contact region can be set over the entire surface of the silicon carbide in the first and second contact holes (12, 13) as compared with the conventional case. Therefore, it is possible to realize a low resistance element with a reduced cell size.

請求項2に記載の発明では、第1導電型の炭化珪素からなる基板(30)の表面側に、該基板(30)よりも低濃度な炭化珪素からなる第1導電型の半導体層(31)と、炭化珪素からなる第2導電型のベース領域(32)とが順に形成されてなる半導体基板(33)と、ベース領域(32)の所定領域に形成された第1導電型のソース領域(34)と、ベース領域(32)の所定領域に形成された第2導電型のコンタクト領域(35)と、ベース領域(32)とソース領域(34)とを共に貫通し、半導体層(31)に達する溝(36)と、溝(36)の内壁面に形成されたゲート絶縁膜(40)と、溝(36)内におけるゲート絶縁膜(40)の内側に形成されたゲート電極層(41)と、ゲート電極層(41)上に形成され、ソース領域(34)およびコンタクト領域(35)に連通するコンタクトホール(43)を備えたSiOよりなる層間絶縁膜(42)と、半導体基板(33)のうちコンタクトホール(43)から露出するソース領域(34)およびコンタクト領域(35)に、炭化珪素とAlとNiとが反応して形成された同一材料からなる合金層(44)と、合金層(44)の上に形成されたソース電極層(45)と、基板(30)の裏面に形成された裏面電極層(47)とを備え、合金層(44)におけるAlとNiとの元素組成比は1:4.6〜1:10.6であり、合金層(44)の厚さは20nm以上100nm以下であることを特徴とする。 According to the second aspect of the present invention, the first conductivity type semiconductor layer (31 made of silicon carbide having a lower concentration than the substrate (30) is formed on the surface side of the substrate (30) made of silicon carbide of the first conductivity type. ) And a second conductivity type base region (32) made of silicon carbide, and a first conductivity type source region formed in a predetermined region of the base region (32). (34), the second conductivity type contact region (35) formed in a predetermined region of the base region (32), the base region (32), and the source region (34) are both penetrated, and the semiconductor layer (31 ), The gate insulating film (40) formed on the inner wall surface of the groove (36), and the gate electrode layer (40) formed inside the gate insulating film (40) in the groove (36). 41) and a source region formed on the gate electrode layer (41) (34) and the contact region and of SiO 2 interlayer insulating film having a contact hole (43) communicating with (35) (42), the source region exposed from the contact hole (43) in the semiconductor substrate (33) ( 34) and the contact region (35), an alloy layer (44) made of the same material formed by reaction of silicon carbide, Al and Ni, and a source electrode layer (44) formed on the alloy layer (44). 45) and a back electrode layer (47) formed on the back surface of the substrate (30), and the elemental composition ratio of Al and Ni in the alloy layer (44) is 1: 4.6 to 1: 10.6. The thickness of the alloy layer (44) is not less than 20 nm and not more than 100 nm.

これによると、第2導電型のコンタクト領域(35)と第1導電型のソース領域(34)とのオーミック接触を同一の合金層(44)によって確保することができる。したがって、ソース領域(34)およびコンタクト領域(35)とソース電極層(45)とのコンタクト抵抗を低減できる。これに伴い、素子のスイッチングスピードの低下を防止できる。   According to this, ohmic contact between the second conductivity type contact region (35) and the first conductivity type source region (34) can be ensured by the same alloy layer (44). Therefore, the contact resistance between the source region (34) and the contact region (35) and the source electrode layer (45) can be reduced. Along with this, it is possible to prevent a decrease in switching speed of the element.

また、Alがゲート絶縁膜(40)と反応することがないため、ゲート電極層(41)とソース電極層(45)との絶縁性を容易に確保できる。したがって、コンタクトホール(43)の面積を効果的に低減でき、セルサイズが縮小された低抵抗な素子を実現することができる。なお、合金層(44)の元素組成比および厚さの規定による効果は、請求項1と同様である。   Moreover, since Al does not react with the gate insulating film (40), the insulation between the gate electrode layer (41) and the source electrode layer (45) can be easily secured. Therefore, the area of the contact hole (43) can be effectively reduced, and a low resistance element with a reduced cell size can be realized. In addition, the effect by the definition of the elemental composition ratio and the thickness of the alloy layer (44) is the same as that of the first aspect.

請求項3に記載の発明では、合金層におけるAlとNiとの元素組成比は1:7.6であることを特徴とする。   The invention according to claim 3 is characterized in that the elemental composition ratio of Al and Ni in the alloy layer is 1: 7.6.

これによると、AlとNiとの元素組成比が1:7.6の場合、第1導電型のものに対するコンタクト抵抗率が2×10−4Ωcm以下となり、第2導電型のものに対するコンタクト抵抗率が5×10−3Ωcm以下となる。このため、耐圧劣化のない、低抵抗な素子を実現することができる。 According to this, when the elemental composition ratio of Al and Ni is 1: 7.6, the contact resistivity with respect to the first conductivity type is 2 × 10 −4 Ωcm 2 or less, and the contact with respect to the second conductivity type. The resistivity is 5 × 10 −3 Ωcm 2 or less. For this reason, it is possible to realize a low-resistance element with no deterioration in breakdown voltage.

請求項4に記載の発明では、第1導電型の炭化珪素からなる基板(1)に、該基板(1)よりも低濃度な炭化珪素からなる第1導電型の第1半導体層(2)、炭化珪素からなる第2導電型の第2半導体層(3)、炭化珪素からなる第1導電型の第3半導体層(4、5)が順に形成されてなる半導体基板(6)を用意する工程と、半導体基板(6)のセル部に、第3、第2半導体層(3〜5)を貫通して第1半導体層(2)まで達する溝(7)を形成し、溝(7)の内壁面に第1導電型のチャネル層(8)を形成し、チャネル層(8)の上に炭化珪素からなる第2導電型半導体領域(9)を形成する工程と、半導体基板(6)の上にSiOよりなる層間絶縁膜(11)を形成する工程と、第2導電型半導体領域(9)が露出するように層間絶縁膜(11)を開口させた第1コンタクトホール(12)、および第3半導体層(4、5)が露出するように層間絶縁膜(11)を開口させた第2コンタクトホール(13)を形成する工程と、層間絶縁膜(11)の上、および第1、第2コンタクトホール(12、13)から露出した第2導電型半導体領域(9)および第3半導体層(4、5)の上に、10nm以上20nm以下のNi膜(20)と2nm以上4nm以下のAl膜(21)とをNi膜(20)から順に積層する工程と、無酸素雰囲気において1000℃以下の熱処理により、炭化珪素とAlとNiとを反応させて第1、第2コンタクトホール(12、13)内に合金層(15)を形成する工程と、層間絶縁膜(11)の上に形成されたNiおよびAlによる化合物層(22)を酸洗浄で除去する工程と、第2導電型半導体領域(9)の上に形成された合金層(15)の上に、第2導電型半導体領域(9)をゲート層として該ゲート層と電気的に接続されたゲート配線(16)を形成すると共に、第3半導体層(4、5)の上に形成された合金層(15)の上に、第3半導体層(4、5)をソース層として該ソース層と電気的に接続されたソース配線(17)とを形成する工程と、基板(1)の裏面にドレイン電極(19)を形成する工程とを含んでいることを特徴とする。 According to a fourth aspect of the present invention, a first conductive type first semiconductor layer (2) made of silicon carbide having a lower concentration than the substrate (1) is formed on a substrate (1) made of silicon carbide of the first conductive type. A semiconductor substrate (6) in which a second conductivity type second semiconductor layer (3) made of silicon carbide and a first conductivity type third semiconductor layer (4, 5) made of silicon carbide are sequentially formed is prepared. Forming a groove (7) that penetrates the third and second semiconductor layers (3-5) to reach the first semiconductor layer (2) in the cell portion of the semiconductor substrate (6); Forming a first conductivity type channel layer (8) on the inner wall surface, forming a second conductivity type semiconductor region (9) made of silicon carbide on the channel layer (8), and a semiconductor substrate (6) A step of forming an interlayer insulating film (11) made of SiO 2 and a second conductive type semiconductor region (9) so that the second conductive semiconductor region (9) is exposed; A first contact hole (12) having an opening of an edge film (11) and a second contact hole (13) having an interlayer insulating film (11) opened so that the third semiconductor layers (4, 5) are exposed. Forming the second conductive type semiconductor region (9) and the third semiconductor layer (4, 5) exposed on the interlayer insulating film (11) and exposed from the first and second contact holes (12, 13); On top of that, a Ni film (20) of 10 nm or more and 20 nm or less and an Al film (21) of 2 nm or more and 4 nm or less are laminated in order from the Ni film (20), and heat treatment at 1000 ° C. or less in an oxygen free atmosphere Reacting silicon, Al, and Ni to form an alloy layer (15) in the first and second contact holes (12, 13); and Ni and Al formed on the interlayer insulating film (11) Compound layer (22 Removing the substrate by acid cleaning, and on the alloy layer (15) formed on the second conductive type semiconductor region (9), the second conductive type semiconductor region (9) as a gate layer and the gate layer The electrically connected gate wiring (16) is formed, and the third semiconductor layer (4, 5) is formed on the alloy layer (15) formed on the third semiconductor layer (4, 5). The method includes a step of forming a source wiring (17) electrically connected to the source layer as a source layer, and a step of forming a drain electrode (19) on the back surface of the substrate (1). To do.

これによると、前記層間絶縁膜(11)の上、および前記第1、第2コンタクトホール(12、13)から露出した前記第2導電型半導体領域(9)および前記第3半導体層(4、5)全体に10nm以上20nm以下のNi膜(20)および2nm以上4nm以下のAl膜(21)を順番に積層し、熱処理している。このため、第1、第2コンタクトホール(12、13)内の前記第2導電型半導体領域(9)および前記第3半導体層(4、5)では、合金層(15)はオーミック接触となる。したがって、コンタクト抵抗が低減した炭化珪素半導体装置を得ることができる。これに伴い、素子のスイッチングスピードの低下を防止した炭化珪素半導体装置を得ることができる。   According to this, the second conductive semiconductor region (9) and the third semiconductor layer (4, 4) exposed on the interlayer insulating film (11) and exposed from the first and second contact holes (12, 13). 5) A Ni film (20) of 10 nm or more and 20 nm or less and an Al film (21) of 2 nm or more and 4 nm or less are sequentially laminated on the whole and heat-treated. Therefore, the alloy layer (15) is in ohmic contact with the second conductive semiconductor region (9) and the third semiconductor layer (4, 5) in the first and second contact holes (12, 13). . Therefore, a silicon carbide semiconductor device with reduced contact resistance can be obtained. Along with this, a silicon carbide semiconductor device in which the switching speed of the element is prevented from being reduced can be obtained.

また、層間絶縁膜(11)上では、下地のNiによりAlの拡散が抑制され、層間絶縁膜(11)とAlとの反応層の形成がない。これにより、酸洗浄で層間絶縁膜(11)上の余分なNiとAlとの化合物層(22)を除去することができる。   On the interlayer insulating film (11), the diffusion of Al is suppressed by the underlying Ni, and no reaction layer is formed between the interlayer insulating film (11) and Al. As a result, the excess Ni and Al compound layer (22) on the interlayer insulating film (11) can be removed by acid cleaning.

請求項5に記載の発明では、第1導電型の炭化珪素からなる基板(30)の表面側に、該基板(30)よりも低濃度な炭化珪素からなる第1導電型の半導体層(31)と、炭化珪素からなる第2導電型のベース領域(32)とが順に形成されてなる半導体基板(33)を用意する工程と、ベース領域(32)の所定領域に第1導電型のソース領域(34)と第2導電型のコンタクト領域(35)とを形成する工程と、ベース領域(32)とソース領域(34)とを共に貫通し、半導体層(31)に達する溝(36)を形成し、溝(36)の内壁面にゲート絶縁膜(40)を形成し、溝(36)内におけるゲート絶縁膜(40)の内側にゲート電極層(41)を形成する工程と、ゲート電極層(41)上にSiOよりなる層間絶縁膜(42)を形成する工程と、層間絶縁膜(42)において、ソース領域(34)およびコンタクト領域(35)に連通するコンタクトホール(43)を形成する工程と、層間絶縁膜(42)の上、およびコンタクトホール(43)から露出したソース領域(34)およびコンタクト領域(35)の上に、10nm以上20nm以下のNi膜(20)と2nm以上4nm以下のAl膜(21)とをNi膜(20)から順に積層する工程と、無酸素雰囲気において1000℃以下の熱処理により、炭化珪素とAlとNiとを反応させてコンタクトホール(43)内に合金層(44)を形成する工程と、層間絶縁膜(42)の上に形成されたNiおよびAlによる化合物層(22)を酸洗浄で除去する工程と、合金層(44)の上にソース電極層(45)を形成する工程と、基板(30)の裏面に裏面電極層(47)を形成する工程とを含んでいることを特徴とする。 According to the fifth aspect of the present invention, on the surface side of the substrate (30) made of the first conductivity type silicon carbide, the first conductivity type semiconductor layer (31) made of silicon carbide having a lower concentration than the substrate (30). ) And a second conductive type base region (32) made of silicon carbide, and a first conductive type source in a predetermined region of the base region (32). Forming a region (34) and a second conductivity type contact region (35), and a groove (36) penetrating both the base region (32) and the source region (34) and reaching the semiconductor layer (31) Forming a gate insulating film (40) on the inner wall surface of the trench (36), and forming a gate electrode layer (41) inside the gate insulating film (40) in the trench (36); Interlayer insulating film (42) made of SiO 2 on the electrode layer (41) Forming a contact hole (43) communicating with the source region (34) and the contact region (35) in the interlayer insulating film (42), and on the interlayer insulating film (42). On the source region (34) and the contact region (35) exposed from the hole (43), an Ni film (20) of 10 nm to 20 nm and an Al film (21) of 2 nm to 4 nm are formed on the Ni film (20). A step of sequentially stacking layers, a step of reacting silicon carbide, Al, and Ni by heat treatment at 1000 ° C. or less in an oxygen-free atmosphere to form an alloy layer (44) in the contact hole (43), an interlayer insulating film A step of removing the Ni and Al compound layer (22) formed on (42) by acid cleaning, and a source electrode layer (45) on the alloy layer (44). A step of forming, characterized in that it contains a step of forming a substrate (30) back electrode layer on the back surface (47).

これによると、上記と同様に、コンタクトホール(43)内のソース領域(34)およびコンタクト領域(35)では、合金層(44)はオーミック接触となる。したがって、コンタクト抵抗を低減することができ、素子のスイッチングスピードの低下を防止した炭化珪素半導体装置を製造することができる。   According to this, like the above, the alloy layer (44) is in ohmic contact in the source region (34) and the contact region (35) in the contact hole (43). Therefore, the contact resistance can be reduced, and a silicon carbide semiconductor device in which the switching speed of the element is prevented from being reduced can be manufactured.

また、層間絶縁膜(42)とAlとの反応層が形成されないため、ゲート電極層(41)とソース電極層(45)との絶縁性を容易に確保できる。すなわち、ゲートリークの無い素子を形成することができる。   In addition, since the reaction layer between the interlayer insulating film (42) and Al is not formed, the insulation between the gate electrode layer (41) and the source electrode layer (45) can be easily secured. That is, an element without gate leakage can be formed.

さらに、Al膜(21)に対する特別なパターニングも必要ないため、ホト工程を削減できる。このため、作製コストも低減できる。   Further, since no special patterning is required for the Al film (21), the photo process can be reduced. For this reason, manufacturing cost can also be reduced.

請求項6に記載の発明では、第1導電型の炭化珪素からなる基板(1)に、該基板(1)よりも低濃度な炭化珪素からなる第1導電型の第1半導体層(2)、炭化珪素からなる第2導電型の第2半導体層(3)、炭化珪素からなる第1導電型の第3半導体層(4、5)が順に形成されてなる半導体基板(6)を用意する工程と、半導体基板(6)のセル部に、第3、第2半導体層(3〜5)を貫通して第1半導体層(2)まで達する溝(7)を形成し、溝(7)の内壁面に第1導電型のチャネル層(8)を形成し、チャネル層(8)の上に炭化珪素からなる第2導電型半導体領域(9)を形成する工程と、半導体基板(6)の上にSiOよりなる層間絶縁膜(11)を形成する工程と、第2導電型半導体領域(9)が露出するように層間絶縁膜(11)を開口させた第1コンタクトホール(12)、および第3半導体層(4、5)が露出するように層間絶縁膜(11)を開口させた第2コンタクトホール(13)を形成する工程と、層間絶縁膜(11)の上、および第1、第2コンタクトホール(12、13)から露出した第2導電型半導体領域(9)および第3半導体層(4、5)の上に、20nm以上50nm以下のNi膜(20)と、Al膜(21)とNi膜(20)との膜厚比が1:3〜1:7であるAl膜(21)とを積層する工程と、無酸素雰囲気において1000℃以下の熱処理により、炭化珪素とAlとNiとを反応させて前記第1、第2コンタクトホール(12、13)内に合金層(15)を形成する工程と、第2導電型半導体領域(9)の上に形成された合金層(15)の上に、第2導電型半導体領域(9)をゲート層として該ゲート層と電気的に接続されたゲート配線(16)を形成すると共に、第3半導体層(4、5)の上に形成された合金層(15)の上に、第3半導体層(4、5)をソース層として該ソース層と電気的に接続されたソース配線(17)とを形成する工程と、基板(1)の裏面にドレイン電極(19)を形成する工程とを含んでいることを特徴とする。 According to the sixth aspect of the present invention, the first conductive type first semiconductor layer (2) made of silicon carbide having a lower concentration than the substrate (1) is formed on the first conductive type silicon carbide substrate (1). A semiconductor substrate (6) in which a second conductivity type second semiconductor layer (3) made of silicon carbide and a first conductivity type third semiconductor layer (4, 5) made of silicon carbide are sequentially formed is prepared. Forming a groove (7) that penetrates the third and second semiconductor layers (3-5) to reach the first semiconductor layer (2) in the cell portion of the semiconductor substrate (6); Forming a first conductivity type channel layer (8) on the inner wall surface, forming a second conductivity type semiconductor region (9) made of silicon carbide on the channel layer (8), and a semiconductor substrate (6) A step of forming an interlayer insulating film (11) made of SiO 2 and a second conductive type semiconductor region (9) so that the second conductive semiconductor region (9) is exposed; A first contact hole (12) having an opening of an edge film (11) and a second contact hole (13) having an interlayer insulating film (11) opened so that the third semiconductor layers (4, 5) are exposed. Forming the second conductive type semiconductor region (9) and the third semiconductor layer (4, 5) exposed on the interlayer insulating film (11) and exposed from the first and second contact holes (12, 13); On top of this, a Ni film (20) of 20 nm or more and 50 nm or less and an Al film (21) in which the film thickness ratio of the Al film (21) and the Ni film (20) is 1: 3 to 1: 7 are laminated. Forming an alloy layer (15) in the first and second contact holes (12, 13) by reacting silicon carbide with Al and Ni by a heat treatment at 1000 ° C. or less in an oxygen-free atmosphere; Formed on the second conductive type semiconductor region (9). On the layer (15), a gate wiring (16) electrically connected to the gate layer is formed using the second conductivity type semiconductor region (9) as a gate layer, and a third semiconductor layer (4, 5) is formed. Forming a source wiring (17) electrically connected to the source layer on the alloy layer (15) formed on the third semiconductor layer (4, 5) as a source layer; Forming a drain electrode (19) on the back surface of the substrate (1).

これによると、Ni膜(20)およびAl膜(21)の膜厚に多少のバラツキが発生しても、合金層(15)の膜厚を確保できる。このため、合金層(15)は、第2導電型半導体領域(9)および第3半導体層(4、5)に対して確実なオーミック接触を得ることができる。したがって、コンタクト抵抗を低減することができ、素子のスイッチングスピードが下がらない炭化珪素半導体装置を得ることができる。   According to this, even if the film thickness of the Ni film (20) and the Al film (21) slightly varies, the film thickness of the alloy layer (15) can be secured. For this reason, the alloy layer (15) can obtain a reliable ohmic contact with respect to the 2nd conductivity type semiconductor region (9) and the 3rd semiconductor layer (4, 5). Therefore, the contact resistance can be reduced, and a silicon carbide semiconductor device in which the switching speed of the element does not decrease can be obtained.

請求項7に記載の発明では、ゲート配線(16)およびソース配線(17)を形成する工程では、ゲート配線(16)およびソース配線(17)を形成した後、ゲート配線(16)およびソース配線(17)をマスクとして、層間絶縁膜(11)上に形成されたNi、Al、およびSiOによる化合膜(23)をドライエッチングによって除去する工程が含まれていることを特徴とする。 According to the seventh aspect of the present invention, in the step of forming the gate wiring (16) and the source wiring (17), after forming the gate wiring (16) and the source wiring (17), the gate wiring (16) and the source wiring (17) are formed. Using (17) as a mask, a step of removing the compound film (23) made of Ni, Al, and SiO 2 formed on the interlayer insulating film (11) by dry etching is included.

このように、ゲート配線(16)およびソース配線(17)をマスクとして、層間絶縁膜(11)上の化合膜(23)をドライエッチングにより除去するため、余分なパターニングを必要とすることなく、層間絶縁膜(11)上の化合膜(23)を除去できる。これにより、ゲート/ソース間の短絡を防止することができる。   Thus, since the compound film (23) on the interlayer insulating film (11) is removed by dry etching using the gate wiring (16) and the source wiring (17) as a mask, no extra patterning is required. The compound film (23) on the interlayer insulating film (11) can be removed. Thereby, a short circuit between the gate and the source can be prevented.

請求項8に記載の発明では、ゲート配線(16)およびソース配線(17)を形成する工程では、合金層(15)および層間絶縁膜(11)上に形成されたNi、Al、およびSiOによる化合膜(23)の上に金属膜を形成する工程と、金属膜の上にレジストを形成してパターニングする工程と、パターニングされたレジストをマスクとして、金属膜および化合膜(23)を連続してドライエッチングして除去することにより、ゲート配線(16)およびソース配線(17)を形成する工程と含んでいることを特徴とする。 In the invention according to claim 8, in the step of forming the gate wiring (16) and the source wiring (17), Ni, Al, and SiO 2 formed on the alloy layer (15) and the interlayer insulating film (11). The step of forming a metal film on the compound film (23) by the step, the step of forming a resist on the metal film and patterning, and the metal film and the compound film (23) are continuously formed using the patterned resist as a mask. Then, it is characterized by including a step of forming a gate wiring (16) and a source wiring (17) by removing by dry etching.

このように、金属膜と化合膜(23)とを連続してドライエッチングするため、余分な工程を経ることなくゲート配線(16)およびソース配線(17)を形成することができる。また、製造コストを低減することができる。   Thus, since the metal film and the compound film (23) are continuously dry-etched, the gate wiring (16) and the source wiring (17) can be formed without extra steps. In addition, the manufacturing cost can be reduced.

請求項9に記載の発明では、第1導電型の炭化珪素からなる基板(30)の表面側に、該基板(30)よりも低濃度な炭化珪素からなる第1導電型の半導体層(31)と、炭化珪素からなる第2導電型のベース領域(32)とが順に形成されてなる半導体基板(33)を用意する工程と、ベース領域(32)の所定領域に第1導電型のソース領域(34)と第2導電型のコンタクト領域(35)とを形成する工程と、ベース領域(32)とソース領域(34)とを共に貫通し、半導体層(31)に達する溝(36)を形成し、溝(36)の内壁面にゲート絶縁膜(40)を形成し、溝(36)内におけるゲート絶縁膜(40)の内側にゲート電極層(41)を形成する工程と、ゲート電極層(41)上にSiOよりなる層間絶縁膜(42)を形成する工程と、層間絶縁膜(42)において、ソース領域(34)およびコンタクト領域(35)に連通するコンタクトホール(43)を形成する工程と、層間絶縁膜(42)の上、およびコンタクトホール(43)から露出したソース領域(34)およびコンタクト領域(35)の上に、20nm以上50nm以下のNi膜(20)と、Al膜(21)とNi膜(20)との膜厚比が1:3〜1:7であるAl膜(21)とを積層する工程と、無酸素雰囲気において1000℃以下の熱処理により、炭化珪素とAlとNiとを反応させてコンタクトホール(43)内に合金層(46)を形成する工程と、合金層(46)の上にソース電極層(45)を形成する工程と、基板(30)の裏面に裏面電極層(47)を形成する工程とを含んでいることを特徴とする。 According to the ninth aspect of the present invention, the first conductivity type semiconductor layer (31 made of silicon carbide having a lower concentration than the substrate (30) is formed on the surface side of the substrate (30) made of silicon carbide of the first conductivity type. ) And a second conductive type base region (32) made of silicon carbide, and a first conductive type source in a predetermined region of the base region (32). Forming a region (34) and a second conductivity type contact region (35), and a groove (36) penetrating both the base region (32) and the source region (34) and reaching the semiconductor layer (31) Forming a gate insulating film (40) on the inner wall surface of the trench (36), and forming a gate electrode layer (41) inside the gate insulating film (40) in the trench (36); Interlayer insulating film (42) made of SiO 2 on the electrode layer (41) Forming a contact hole (43) communicating with the source region (34) and the contact region (35) in the interlayer insulating film (42), and on the interlayer insulating film (42). On the source region (34) and contact region (35) exposed from the hole (43), the film thickness ratio of the Ni film (20) of 20 nm to 50 nm, the Al film (21), and the Ni film (20) In a contact hole (43) by reacting silicon carbide, Al and Ni by a step of laminating an Al film (21) having a ratio of 1: 3 to 1: 7 and a heat treatment at 1000 ° C. or less in an oxygen-free atmosphere. Forming an alloy layer (46) on the substrate, forming a source electrode layer (45) on the alloy layer (46), and forming a back electrode layer (47) on the back surface of the substrate (30). Including And said that you are.

これにより、MOSFETについて、請求項5と同様の効果を得ることができる。   Thus, the same effect as in the fifth aspect can be obtained for the MOSFET.

請求項10に記載の発明では、第1導電型の炭化珪素からなる基板(30)の表面側に、該基板(30)よりも低濃度な炭化珪素からなる第1導電型の半導体層(31)と、炭化珪素からなる第2導電型のベース領域(32)とが順に形成されてなる半導体基板(33)を用意する工程と、ベース領域(32)の所定領域に第1導電型のソース領域(34)と第2導電型のコンタクト領域(35)とを形成する工程と、ベース領域(32)とソース領域(34)とを共に貫通し、半導体層(31)に達する溝(36)を形成し、溝(36)の内壁面にゲート絶縁膜(40)を形成し、溝(36)内におけるゲート絶縁膜(40)の内側にゲート電極層(41)を形成する工程と、ゲート電極層(41)上にSiOよりなる層間絶縁膜(42)を形成する工程と、層間絶縁膜(42)において、ソース領域(34)およびコンタクト領域(35)に連通するコンタクトホール(43)と、ゲート電極層(41)に連通するゲートコンタクトホール(48)とを形成する工程と、層間絶縁膜(42)の上、コンタクトホール(43)から露出したソース領域(34)およびコンタクト領域(35)の上、およびゲートコンタクトホール(48)から露出したゲート電極層(41)の上に、20nm以上50nm以下のNi膜(20)と、Al膜(21)とNi膜(20)との膜厚比が1:3〜1:7であるAl膜(21)とを積層する工程と、無酸素雰囲気において1000℃以下の熱処理により、炭化珪素とAlとNiとを反応させてコンタクトホール(43)内およびゲートコンタクトホール(48)内に合金層(46)を形成する工程と、ゲート電極層(45)の上に形成された合金層(46)の上にゲート配線(49)を形成すると共に、ソース領域(34)およびコンタクト領域(35)の上に形成された合金層(46)の上にソース電極層(45)を形成する工程と、基板(30)の裏面に裏面電極層(47)を形成する工程とを含んでいることを特徴とする。 In a tenth aspect of the present invention, a first conductive type semiconductor layer (31 made of silicon carbide having a lower concentration than the substrate (30) is formed on the surface side of the substrate (30) made of silicon carbide of the first conductive type. ) And a second conductive type base region (32) made of silicon carbide, and a first conductive type source in a predetermined region of the base region (32). Forming a region (34) and a second conductivity type contact region (35), and a groove (36) penetrating both the base region (32) and the source region (34) and reaching the semiconductor layer (31) Forming a gate insulating film (40) on the inner wall surface of the trench (36), and forming a gate electrode layer (41) inside the gate insulating film (40) in the trench (36); On the electrode layer (41), an interlayer insulating film made of SiO 2 (42 ) In the interlayer insulating film (42), a contact hole (43) communicating with the source region (34) and the contact region (35), and a gate contact hole (48 communicating with the gate electrode layer (41)). And a gate exposed on the interlayer insulating film (42), on the source region (34) and the contact region (35) exposed from the contact hole (43), and on the gate contact hole (48). On the electrode layer (41), an Ni film (20) having a thickness of 20 nm or more and 50 nm or less, and an Al film having a thickness ratio of the Al film (21) to the Ni film (20) of 1: 3 to 1: 7 ( 21) and a heat treatment at 1000 ° C. or less in an oxygen-free atmosphere to cause silicon carbide, Al, and Ni to react with each other in the contact hole (43) and the gate contact. A step of forming an alloy layer (46) in the cut hole (48), a gate wiring (49) on the alloy layer (46) formed on the gate electrode layer (45), and a source region ( 34) and a step of forming a source electrode layer (45) on the alloy layer (46) formed on the contact region (35), and a back electrode layer (47) on the back surface of the substrate (30). And a process.

これにより、請求項6と同様に、Ni膜(20)およびAl膜(21)の膜厚に多少のバラツキが発生しても、合金層(46)の膜厚を確保できる。このため、合金層(46)は、ソース領域(34)、コンタクト領域(35)、およびゲート電極層(45)に対して確実なオーミック接触を得ることができ、コンタクト抵抗を低減することができる。   Thereby, similarly to the sixth aspect, even if the film thickness of the Ni film (20) and the Al film (21) is somewhat varied, the film thickness of the alloy layer (46) can be ensured. For this reason, the alloy layer (46) can obtain a reliable ohmic contact with the source region (34), the contact region (35), and the gate electrode layer (45), and can reduce the contact resistance. .

請求項11に記載の発明では、ゲート配線(49)およびソース電極層(45)を形成する工程では、ゲート配線(49)およびソース電極層(45)を形成した後、ゲート配線(49)およびソース電極層(45)をマスクとして、層間絶縁膜(42)上に形成されたNi、Al、およびSiOによる化合膜をドライエッチングによって除去する工程が含まれていることを特徴とする。 In the invention according to claim 11, in the step of forming the gate wiring (49) and the source electrode layer (45), after forming the gate wiring (49) and the source electrode layer (45), the gate wiring (49) and Using the source electrode layer (45) as a mask, a step of removing the compound film made of Ni, Al, and SiO 2 formed on the interlayer insulating film (42) by dry etching is included.

これにより、請求項7と同様に、余分なパターニングを必要とすることなく、層間絶縁膜(42)上の化合膜を除去できる。これにより、ゲート/ソース間の短絡を防止することができる。   Thus, the compound film on the interlayer insulating film (42) can be removed without requiring extra patterning as in the seventh aspect. Thereby, a short circuit between the gate and the source can be prevented.

請求項12に記載の発明では、Ni膜(20)とAl膜(21)とを積層する工程では、Al膜(21)とNi膜(20)との膜厚比を1:5とすることを特徴とする。   In the invention described in claim 12, in the step of laminating the Ni film (20) and the Al film (21), the film thickness ratio of the Al film (21) and the Ni film (20) is 1: 5. It is characterized by.

これにより、合金層において、第1導電型のものに対するコンタクト抵抗率が2×10−4Ωcm以下となり、第2導電型のものに対するコンタクト抵抗率が5×10−3Ωcm以下となる。このため、耐圧劣化のない、低抵抗な素子を実現することができる。 Thereby, in the alloy layer, the contact resistivity for the first conductivity type is 2 × 10 −4 Ωcm 2 or less, and the contact resistivity for the second conductivity type is 5 × 10 −3 Ωcm 2 or less. For this reason, it is possible to realize a low-resistance element with no deterioration in breakdown voltage.

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。   In addition, the code | symbol in the bracket | parenthesis of each said means shows the correspondence with the specific means as described in embodiment mentioned later.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。また、以下の各実施形態で示されるn−型、n+型は本発明の第1導電型に対応し、p型、p+型は本発明の第2導電型に対応している。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, the same or equivalent parts are denoted by the same reference numerals in the drawings. Further, the n− type and n + type shown in the following embodiments correspond to the first conductivity type of the present invention, and the p type and p + type correspond to the second conductivity type of the present invention.

(第1実施形態)
本発明の一実施形態を適用した炭化珪素半導体装置について説明する。図1は、本実施形態における炭化珪素半導体装置の断面図である。以下、この図に基づいて炭化珪素半導体装置の構成について説明する。
(First embodiment)
A silicon carbide semiconductor device to which an embodiment of the present invention is applied will be described. FIG. 1 is a cross-sectional view of the silicon carbide semiconductor device in the present embodiment. Hereinafter, the structure of the silicon carbide semiconductor device will be described with reference to FIG.

図1に示されるように、炭化珪素半導体装置には、例えば1×1019cm−3以上の不純物濃度とされたn+型基板1と、例えば1×1015〜5×1016cm−3の不純物濃度とされたn−型ドリフト層2と、例えば1×1018〜5×1019cm−3の不純物濃度とされたp+型層3と、例えば5×10−15cm−3の不純物濃度とされたn−型層4と、例えば1×1019cm−3の不純物濃度とされたn+型層5とが備えられている。これらn+型基板1、n−型ドリフト層2、p+型層3、n−型層4、およびn+型層5は、炭化珪素(SiC)によって構成されており、これらによって半導体基板6が構成されている。 As shown in FIG. 1, the silicon carbide semiconductor device includes an n + type substrate 1 having an impurity concentration of, for example, 1 × 10 19 cm −3 or more and, for example, 1 × 10 15 to 5 × 10 16 cm −3 . An n − type drift layer 2 having an impurity concentration, a p + type layer 3 having an impurity concentration of 1 × 10 18 to 5 × 10 19 cm −3, and an impurity concentration of 5 × 10 −15 cm −3 , for example. The n − type layer 4 and the n + type layer 5 having an impurity concentration of 1 × 10 19 cm −3 , for example, are provided. These n + type substrate 1, n − type drift layer 2, p + type layer 3, n − type layer 4, and n + type layer 5 are made of silicon carbide (SiC), and thereby semiconductor substrate 6 is formed. ing.

半導体基板6の内部側には、多数のJ−FETが備えられたセル部が形成される。図1は、そのセル部の一部を示した断面図に相当している。   A cell portion having a large number of J-FETs is formed on the inner side of the semiconductor substrate 6. FIG. 1 corresponds to a cross-sectional view showing a part of the cell portion.

セル部(J−FET形成領域)における半導体基板6の主表面側には、n−型層4、n+型層5、およびp+型層3を貫通してn−型ドリフト層2まで達する第1の溝7が形成されている。この第1の溝7は、図1中ではすべて図示されていないが、実際には複数個所定間隔に並べられた状態で形成されている。この複数の第1の溝7それぞれの内壁面には、例えば1μm以下の厚さ、5×1015〜1×1017cm−3の不純物濃度とされたチャネル層となるn−型エピタキシャル層(以下、n−型エピ層という)8と、1×1018〜5×1020cm−3の不純物濃度とされたp+型層9とが順に成膜されている。 On the main surface side of the semiconductor substrate 6 in the cell portion (J-FET formation region), the first reaches the n − type drift layer 2 through the n − type layer 4, the n + type layer 5, and the p + type layer 3. The groove 7 is formed. Although not shown in FIG. 1, all the first grooves 7 are actually formed in a state of being arranged at a predetermined interval. On the inner wall surface of each of the plurality of first grooves 7, for example, an n − type epitaxial layer serving as a channel layer having a thickness of 1 μm or less and an impurity concentration of 5 × 10 15 to 1 × 10 17 cm −3 ( (Hereinafter referred to as an n− type epi layer) 8 and a p + type layer 9 having an impurity concentration of 1 × 10 18 to 5 × 10 20 cm −3 are sequentially formed.

J−FETにおいては、p+型層3、9によって第1ゲート層と第2ゲート層が構成され、n−型層4およびn+型層5によってソース層が構成される。   In the J-FET, the first gate layer and the second gate layer are constituted by the p + -type layers 3 and 9, and the source layer is constituted by the n − -type layer 4 and the n + -type layer 5.

また、半導体基板6の所定の位置に、n−型層4およびn+型層5を貫通してp+型層3まで達する第2の溝10が形成されている。   Further, a second groove 10 is formed at a predetermined position of the semiconductor substrate 6 so as to penetrate the n− type layer 4 and the n + type layer 5 to reach the p + type layer 3.

そして、半導体基板6の表面および第2の溝10の側壁にシリコン酸化膜(SiO)よりなる層間絶縁膜11が形成されている。この層間絶縁膜11には、p+型層3、n+型層5、p+型層9がそれぞれ露出するように第1〜第3コンタクトホール12〜14が形成されている。半導体基板6のうち各コンタクトホール12〜14から露出した部位に、Ni、Al、およびSiCが反応して形成された合金層15がそれぞれ設けられている。 An interlayer insulating film 11 made of a silicon oxide film (SiO 2 ) is formed on the surface of the semiconductor substrate 6 and the side wall of the second groove 10. In the interlayer insulating film 11, first to third contact holes 12 to 14 are formed so that the p + -type layer 3, the n + -type layer 5, and the p + -type layer 9 are exposed. An alloy layer 15 formed by reaction of Ni, Al, and SiC is provided at a portion of the semiconductor substrate 6 exposed from the contact holes 12 to 14.

この合金層15および層間絶縁膜11の上部にゲート配線16、ソース配線17、およびゲート電極18が形成されている。これにより、ゲート配線16は、第1ゲート層を成すp+型層9と電気的に接続されている。一方、ソース層を成すn−型層4およびn+型層5には、ソース配線17が電気的に接続されている。このソース配線17は、層間絶縁膜11を介して、ゲート配線16から電気的に分離された構成となっている。他方、ゲート電極18は、第2ゲート層を成すp+型層3と電気的に接続されている。   A gate wiring 16, a source wiring 17, and a gate electrode 18 are formed on the alloy layer 15 and the interlayer insulating film 11. Thereby, the gate wiring 16 is electrically connected to the p + -type layer 9 constituting the first gate layer. On the other hand, a source wiring 17 is electrically connected to the n− type layer 4 and the n + type layer 5 constituting the source layer. The source wiring 17 is electrically isolated from the gate wiring 16 via the interlayer insulating film 11. On the other hand, the gate electrode 18 is electrically connected to the p + type layer 3 constituting the second gate layer.

なお、ゲート配線16はトップゲートとして機能し、ゲート電極18はバリッドゲートとして機能する。ゲート配線16およびゲート電極18には、素子の制御方法に応じて、同じ電圧が印加される場合や異なる電圧が印加される場合がある。   Note that the gate wiring 16 functions as a top gate, and the gate electrode 18 functions as a valid gate. Depending on the element control method, the same voltage or different voltages may be applied to the gate wiring 16 and the gate electrode 18.

そして、半導体基板6の裏面側にはn+型基板1と電気的に接続された裏面電極としてのドレイン電極19が形成され、このような構成によって複数のJ−FETによるセル部が構成されている。以上のように、J−FETによるセル部が備えられた炭化珪素半導体装置が構成されている。   A drain electrode 19 as a back surface electrode electrically connected to the n + type substrate 1 is formed on the back surface side of the semiconductor substrate 6, and a cell portion composed of a plurality of J-FETs is configured by such a configuration. . As described above, the silicon carbide semiconductor device provided with the cell portion by J-FET is configured.

次に、上記の炭化珪素半導体装置の合金層15について詳しく説明する。上述のように、合金層15は、Ni、Al、およびSiCが反応して形成されたものである。AlとNiとの元素組成比は1:4.6〜1:10.6であり、合金層15の厚さは20nm以上、100nm以下である。特に、本実施形態では、AlとNiとの元素組成比は1:7.6であり、合金層15の厚さは20nmである。   Next, alloy layer 15 of the silicon carbide semiconductor device will be described in detail. As described above, the alloy layer 15 is formed by reaction of Ni, Al, and SiC. The elemental composition ratio of Al and Ni is 1: 4.6 to 1: 10.6, and the thickness of the alloy layer 15 is 20 nm or more and 100 nm or less. In particular, in this embodiment, the elemental composition ratio between Al and Ni is 1: 7.6, and the thickness of the alloy layer 15 is 20 nm.

発明者らは、上記の各数値を導くため、n型オーミックのNi膜厚依存性と、コンタクト抵抗率のNi膜厚/Al膜厚比依存性をそれぞれ調べた。   In order to derive each of the above numerical values, the inventors examined the dependence of n-type ohmic on the Ni film thickness and the dependence of the contact resistivity on the Ni film thickness / Al film thickness ratio.

まず、発明者らは、不純物濃度が1×1018cm−3のn型エピ層の上にNi蒸着膜を形成してn型オーミックのNi膜厚依存性を確認する実験を行った。その実験手順を図2に示すと共に、実験結果を図3に示す。 First, the inventors conducted an experiment in which a Ni vapor deposition film was formed on an n-type epilayer having an impurity concentration of 1 × 10 18 cm −3 to confirm the dependence of n-type ohmic on the Ni film thickness. The experimental procedure is shown in FIG. 2 and the experimental results are shown in FIG.

まず、n+型SiC基板(図2中、n+SiC基板)の上にn型エピ層(図2中、nエピ層)を形成し(図2(a))、該n型エピ層の上に厚さが0.4〜100nmのNiの蒸着膜を形成した(図2(b))。この後、Niの蒸着膜の通電チェックを行った(図2(c))。続いて、1000℃、無酸素雰囲気中で熱処理を行って合金層を形成し(図2(d))、再び通電チェックを行った(図2(e))。   First, an n-type epi layer (n epi layer in FIG. 2) is formed on an n + type SiC substrate (n + SiC substrate in FIG. 2) (FIG. 2A), and a thickness is formed on the n type epi layer. A deposited film of Ni having a thickness of 0.4 to 100 nm was formed (FIG. 2B). Thereafter, a current check of the deposited film of Ni was performed (FIG. 2C). Subsequently, a heat treatment was performed at 1000 ° C. in an oxygen-free atmosphere to form an alloy layer (FIG. 2D), and an energization check was performed again (FIG. 2E).

Niの蒸着膜については、Ni膜厚を0.4nm、0.6nm、1nm、2nm、10nm、100nmとしたものをそれぞれ作成した。   Regarding the Ni vapor deposition film, Ni film thicknesses of 0.4 nm, 0.6 nm, 1 nm, 2 nm, 10 nm, and 100 nm were prepared, respectively.

そして、図3に示されるように、Ni膜がオーミック接触となる最小Ni膜厚は2nmであった。熱処理前では通電しておらず、Niがn型エピ層の上に点状に分布していたことが推察される。図示しないが、Ni膜厚が2nmの場合に熱処理の前後でそれぞれTEM観察を行ったところ、NiがSiC基板上に点状に形成されていた。熱処理後では、Niが点状でもオーミック接触であった。すなわち、1000℃の熱処理でオーミック特性を示す最低Ni膜厚は2nmであった。   As shown in FIG. 3, the minimum Ni film thickness at which the Ni film is in ohmic contact was 2 nm. It is presumed that the current was not energized before the heat treatment, and Ni was distributed in the form of dots on the n-type epilayer. Although not shown, when TEM observation was performed before and after the heat treatment when the Ni film thickness was 2 nm, Ni was formed in a dot shape on the SiC substrate. After the heat treatment, ohmic contact was observed even when Ni was punctiform. That is, the minimum Ni film thickness showing ohmic characteristics by heat treatment at 1000 ° C. was 2 nm.

また、Ni蒸着では、膜厚が10nmから点状から膜状に変わると推察される。これにより、Niによる蒸着膜を形成する際には、10nmを下限値とすることで膜状のNi蒸着膜が得られることがわかった。   In addition, in Ni vapor deposition, the film thickness is assumed to change from 10 nm to a film shape from 10 nm. Thereby, when forming the vapor deposition film by Ni, it turned out that a film-like Ni vapor deposition film is obtained by making 10 nm into a lower limit.

次に、発明者らは、コンタクト抵抗率のNi膜厚/Al膜厚比依存性を調べた。SiC基板として1×1018cm−3の濃度のn型エピ基板と1×1018cm−3の濃度のp型エピ基板とを用意し、各エピ基板上に、Ni膜、Al膜(4nmで固定)を順に積層して無酸素雰囲気で1000℃の熱処理を実施して合金層を形成した。この後、合金層に係る電気的測定を行い、コンタクト抵抗率を得た。その結果を図4に示す。 Next, the inventors examined the dependency of the contact resistivity on the Ni film thickness / Al film thickness ratio. Prepared and p-type epitaxial substrate concentration of the SiC substrate as a 1 × 10 18 cm n-type epitaxial substrate concentrations -3 and 1 × 10 18 cm -3, on each epitaxial substrate, Ni film, Al film (4 nm And then heat-treated at 1000 ° C. in an oxygen-free atmosphere to form an alloy layer. Thereafter, electrical measurements related to the alloy layer were performed to obtain contact resistivity. The result is shown in FIG.

図4に示されるように、Al膜厚を基準としたNi膜厚/Al膜厚比が1〜9の範囲でp型エピ基板およびn型エピ基板ともオーミック接触となった。また、Ni膜厚/Al膜厚比が3〜7の範囲でp型コンタクト抵抗率として1×10−2Ωcm以下が得られ、n型コンタクト抵抗率1×10−3Ωcm以下が得られた。さらに、Ni膜厚/Al膜厚比が5のとき、p型コンタクト抵抗率が最も低くなり、5×10−3Ωcmを示した。 しかも、n型コンタクト抵抗率でも2×10−4Ωcmで低いコンタクト抵抗率を示した。 As shown in FIG. 4, the p-type epi substrate and the n-type epi substrate were in ohmic contact when the Ni film thickness / Al film thickness ratio in the range of 1 to 9 based on the Al film thickness. Further, when the Ni film thickness / Al film thickness ratio is in the range of 3 to 7, a p-type contact resistivity of 1 × 10 −2 Ωcm 2 or less is obtained, and an n-type contact resistivity of 1 × 10 −3 Ωcm 2 or less is obtained. It was. Furthermore, when the Ni film thickness / Al film thickness ratio was 5, the p-type contact resistivity was the lowest, indicating 5 × 10 −3 Ωcm 2 . Moreover, even with n-type contact resistivity, 2 × 10 −4 Ωcm 2 showed a low contact resistivity.

この他、p型エピ基板の表面にNi、Alの順にNiを10nm、Alを2nm積層し、1000℃で熱処理するとオーミック特性が得られた(ρ=5×10−3Ωcm)。また、n型エピ基板の表面にNi、Alの順にNiを10nm、Alを2nm積層し、1000℃で熱処理した場合にもオーミック特性が得られた(ρ=2×10−4Ωcm)。 In addition, ohmic characteristics were obtained when Ni and Al were deposited in the order of Ni and Al on the surface of the p-type epitaxial substrate and heat-treated at 1000 ° C. (ρ = 5 × 10 −3 Ωcm 2 ). In addition, ohmic characteristics were obtained even when Ni and Al were deposited in the order of Ni and Al on the surface of the n-type epitaxial substrate and heat-treated at 1000 ° C. (ρ = 2 × 10 −4 Ωcm 2 ).

以上により、Al膜とNi膜との膜厚比を1:3〜1:7として合金層15を形成することで良好なコンタクト抵抗率が得られ、特に、膜厚比を1:5とすることがさらに好ましいことがわかった。   As described above, a good contact resistivity can be obtained by forming the alloy layer 15 by setting the film thickness ratio of the Al film and the Ni film to 1: 3 to 1: 7. In particular, the film thickness ratio is set to 1: 5. It turned out to be more preferable.

上記では、合金層15を製造する際のAl膜とNi膜との膜厚比について調べたが、該膜厚比によって形成された合金層15に含まれるAlとNiとの比については元素組成比として表すことができる。   In the above, the film thickness ratio between the Al film and the Ni film at the time of manufacturing the alloy layer 15 was examined. The ratio of Al to Ni contained in the alloy layer 15 formed by the film thickness ratio is elemental composition. It can be expressed as a ratio.

Niについて膜厚比をX、密度D1を8908kg/m、原子量M1を58.7とする。また、Alについて膜厚比を1、密度D2を2700kg/m、原子量M2を27.0とする。 For Ni, the film thickness ratio is X, the density D1 is 8908 kg / m 3 , and the atomic weight M1 is 58.7. For Al, the film thickness ratio is 1, the density D2 is 2700 kg / m 3 , and the atomic weight M2 is 27.0.

この場合、Niの重量組成比(wt%)はD1・X/(D1・X+D2)によって表され、さらに元素組成比(原子%)は(D1・X/M1)/(D1・X/M1+D2/M2)によって表される。同様に、Alの重量組成比(wt%)はD2/(D1・X+D2)によって表され、さらに元素組成比(原子%)は(D2/M2)/(D1・X/M1+D2/M2)によって表される。   In this case, the weight composition ratio (wt%) of Ni is represented by D1 · X / (D1 · X + D2), and the element composition ratio (atomic%) is (D1 · X / M1) / (D1 · X / M1 + D2 / M2). Similarly, the weight composition ratio (wt%) of Al is represented by D2 / (D1 · X + D2), and the element composition ratio (atomic%) is represented by (D2 / M2) / (D1 · X / M1 + D2 / M2). Is done.

この換算により、Al膜とNi膜との膜厚比を元素組成比に変換すると、膜厚比が1:3〜1:7というのは、元素組成比が1:4.6〜1:10.6ということと同じである。さらに、膜厚比が1:5というのは元素組成比が1:7.6ということと同じである。   When the film thickness ratio of the Al film and the Ni film is converted into the element composition ratio by this conversion, the film thickness ratio of 1: 3 to 1: 7 is the element composition ratio of 1: 4.6 to 1:10. Is the same as .6. Furthermore, the film thickness ratio of 1: 5 is the same as the elemental composition ratio of 1: 7.6.

すなわち、図4のグラフの横軸において、Ni膜厚/Al膜厚比が「3」というのは、元素組成比では4.6に相当する。同様に、Ni膜厚/Al膜厚比が「5」というのは、元素組成比では7.6に相当し、Ni膜厚/Al膜厚比が「7」というのは、元素組成比では10.6に相当する。   That is, in the horizontal axis of the graph of FIG. 4, the Ni film thickness / Al film thickness ratio of “3” corresponds to an element composition ratio of 4.6. Similarly, the Ni film thickness / Al film thickness ratio of “5” corresponds to the element composition ratio of 7.6, and the Ni film thickness / Al film thickness ratio of “7” is the element composition ratio. Corresponds to 10.6.

この他、SiO表面に10nmNi、2nmAlを順に積層し、1000℃で熱処理したところ、AlとSiOとが反応した合金層は形成されず、Ni/Al膜が剥離するということがわかった。一方、SiO表面に50nmの厚さのNi、10nmの厚さのAlを順に積層し、1000℃で熱処理したところ、AlとSiOとが反応した合金層は形成されたが、深さは100nm程度であることがわかった。 In addition, it was found that when 10 nm Ni and 2 nm Al were sequentially laminated on the SiO 2 surface and heat-treated at 1000 ° C., an alloy layer in which Al and SiO 2 reacted was not formed, and the Ni / Al film was peeled off. On the other hand, when Ni of 50 nm thickness and Al of 10 nm thickness were sequentially laminated on the SiO 2 surface and heat-treated at 1000 ° C., an alloy layer in which Al and SiO 2 reacted was formed, but the depth was It was found to be about 100 nm.

発明者らは、SiC上では合金層15が形成され、SiO上では合金層15が形成されない理由について検討した。これについて、図5を参照して説明する。 The inventors examined the reason why the alloy layer 15 is formed on SiC and the alloy layer 15 is not formed on SiO 2 . This will be described with reference to FIG.

まず、図5(a)に示されるように、SiCの上に膜厚が10nmのNi、膜厚が2nmのAlが順に形成されたものを1000℃以下で熱処理するとする。この場合、NiとSiCとでは相互拡散が激しく、容易にNiシリサイド層が形成され、Alもシリサイド内および表面に存在し、p型エピ層、n型エピ層にもオーミック接触となる。   First, as shown in FIG. 5 (a), it is assumed that a Ni film having a thickness of 10 nm and an Al film having a thickness of 2 nm are sequentially formed on SiC and heat-treated at 1000 ° C. or lower. In this case, Ni and SiC have strong interdiffusion, an Ni silicide layer is easily formed, Al is also present in the silicide and on the surface, and is in ohmic contact with the p-type epi layer and the n-type epi layer.

しかし、図5(b)に示されるように、SiOの上に膜厚が10nmのNi、膜厚が2nmのAlが順に形成されたものを1000℃以下で熱処理するとする。この場合、Niは、特開2004−327601号公報に示されるように、元来SiOと反応しない性質がある。Alは、SiOと相互拡散するが、Ni層がバリア層として作用する。このため、2nmの厚さのAlではAlとSiOの反応層は形成されなかったと思われる。 However, as shown in FIG. 5 (b), it is assumed that Ni having a thickness of 10 nm and Al having a thickness of 2 nm are sequentially formed on SiO 2 at a temperature of 1000 ° C. or lower. In this case, Ni has the property of not reacting with SiO 2 originally as disclosed in JP-A-2004-327601. Al interdiffuses with SiO 2 , but the Ni layer acts as a barrier layer. For this reason, it is considered that a reaction layer of Al and SiO 2 was not formed with Al having a thickness of 2 nm.

ただし、Al膜厚が10nm(Niは50nm)の厚さになると、AlとNiとの化合物がSiOを侵食する。その深さは上述のように約100nmとなる。 However, when the Al film thickness is 10 nm (Ni is 50 nm), the compound of Al and Ni erodes SiO 2 . The depth is about 100 nm as described above.

ここで、合金層15の厚さの下限値を20nm以上としたのは、Niが膜状に形成される最低の膜厚は10nmであり、10nmの膜厚のNiを合金化すると合金層15の厚さが20nmになることを根拠としている。   Here, the reason why the lower limit of the thickness of the alloy layer 15 is set to 20 nm or more is that the minimum film thickness at which Ni is formed in a film shape is 10 nm. This is based on a thickness of 20 nm.

また、合金層15の厚さの上限値を100nm以下としたのは、合金層15が層間絶縁膜11を侵食して形成されることを考慮している。すなわち、層間絶縁膜11の厚さを500nm程度としたときに合金層15によって層間絶縁膜11すべてが侵食されないようにすることができる合金層15の最大厚さが100nm以下になることを根拠としている。   The upper limit of the thickness of the alloy layer 15 is set to 100 nm or less in consideration of the fact that the alloy layer 15 is formed by eroding the interlayer insulating film 11. That is, based on the fact that when the thickness of the interlayer insulating film 11 is about 500 nm, the maximum thickness of the alloy layer 15 that can prevent all of the interlayer insulating film 11 from being eroded by the alloy layer 15 is 100 nm or less. Yes.

次に、上記の炭化珪素半導体装置の製造方法について、図6および図7を参照して説明する。   Next, a method for manufacturing the silicon carbide semiconductor device will be described with reference to FIGS.

図6(a)に示す工程では、SiCで構成されたn+型基板1を用意し、このn+型基板1の上に、n−型ドリフト層2、p+型層3、n−型層4、およびn+型層5を順にエピタキシャル成長させる。これにより、半導体基板6を得る。   6A, an n + type substrate 1 made of SiC is prepared, and an n− type drift layer 2, a p + type layer 3, an n− type layer 4, on the n + type substrate 1, And the n + type layer 5 is epitaxially grown in order. Thereby, the semiconductor substrate 6 is obtained.

図6(b)に示す工程では、半導体基板6の所定の位置に第1の溝7を形成する。そして、n−型エピ層8、p+型層9の順に該第1の溝7内にn−型エピ層8およびp+型層9を埋め込み、半導体基板6上の余分なエピ膜を研磨除去する。   In the step shown in FIG. 6B, the first groove 7 is formed at a predetermined position of the semiconductor substrate 6. Then, the n − type epi layer 8 and the p + type layer 9 are buried in the first trench 7 in the order of the n − type epi layer 8 and the p + type layer 9, and an excess epi film on the semiconductor substrate 6 is polished and removed. .

図6(c)に示す工程では、半導体基板6の所定の位置に第2の溝10を形成する。この後、第2の溝10の側壁および半導体基板6の表面に層間絶縁膜11を形成する。そして、層間絶縁膜11からp+型層3、n+型層5、p+型層9がそれぞれ露出するように層間絶縁膜11に第1〜第3コンタクトホール12〜14を形成する。   In the step shown in FIG. 6C, the second groove 10 is formed at a predetermined position of the semiconductor substrate 6. Thereafter, an interlayer insulating film 11 is formed on the side wall of the second groove 10 and the surface of the semiconductor substrate 6. Then, first to third contact holes 12 to 14 are formed in the interlayer insulating film 11 so that the p + type layer 3, the n + type layer 5, and the p + type layer 9 are exposed from the interlayer insulating film 11.

図7(a)に示す工程では、第1〜第3コンタクトホール12〜14から露出した半導体基板6および層間絶縁膜11の上に10nm以上20nm以下の厚さのNi膜20、2nm以上4nm以下の厚さのAl膜21を順に形成する。本実施形態では、10nmの厚さのNi膜20、2nmの厚さのAl膜21を順に形成する。   7A, the Ni film 20 having a thickness of 10 nm to 20 nm on the semiconductor substrate 6 and the interlayer insulating film 11 exposed from the first to third contact holes 12 to 14, and 2 nm to 4 nm. Are sequentially formed. In this embodiment, a Ni film 20 having a thickness of 10 nm and an Al film 21 having a thickness of 2 nm are sequentially formed.

図7(b)に示す工程では、Ni膜20およびAl膜21が形成されたものを無酸素雰囲気において1000℃で熱処理する。これにより、半導体基板6であるSiC上のNi膜20/Al膜21は、SiCとAlとNiとが反応して形成されたシリサイド層(オーミック電極層)となる。このシリサイド層が合金層15である。一方、層間絶縁膜11上のNi膜20/Al膜21は、層間絶縁膜11とはほとんど反応せず、Ni膜20のNiとAl膜21のAlとが化合した化合物層22として残る。   In the step shown in FIG. 7B, the Ni film 20 and the Al film 21 formed are heat-treated at 1000 ° C. in an oxygen-free atmosphere. Thereby, the Ni film 20 / Al film 21 on SiC, which is the semiconductor substrate 6, becomes a silicide layer (ohmic electrode layer) formed by reaction of SiC, Al, and Ni. This silicide layer is the alloy layer 15. On the other hand, the Ni film 20 / Al film 21 on the interlayer insulating film 11 hardly reacts with the interlayer insulating film 11, and remains as a compound layer 22 in which Ni of the Ni film 20 and Al of the Al film 21 are combined.

合金層15の厚さは、Ni膜20のおよそ2倍の厚さとなる。Ni膜20が10nm以上20nm以下であれば、合金層15の厚さは20nm〜40nmの厚さとなる。本実施形態では、Ni膜20の厚さを10nmとしているので、合金層15の厚さは20nmとなる。   The alloy layer 15 is approximately twice as thick as the Ni film 20. If the Ni film 20 is 10 nm or more and 20 nm or less, the thickness of the alloy layer 15 is 20 nm to 40 nm. In this embodiment, since the thickness of the Ni film 20 is 10 nm, the thickness of the alloy layer 15 is 20 nm.

図7(c)に示す工程では、酸洗浄により、層間絶縁膜11上の化合物層22をエッチングにより除去し、第1〜第3コンタクトホール12〜14内の合金層15を残す。これにより、各合金層15はそれぞれ電気的に独立した状態となる。   In the step shown in FIG. 7C, the compound layer 22 on the interlayer insulating film 11 is removed by etching by acid cleaning, and the alloy layer 15 in the first to third contact holes 12 to 14 is left. Thereby, each alloy layer 15 will be in an electrically independent state.

この後、各コンタクトホール12〜14を埋めるようにゲート配線16、ソース配線17、およびゲート電極18をそれぞれ形成し、半導体基板6の裏面にドレイン電極19を形成することで、図1に示される微細J−FETを備えた炭化珪素半導体装置が完成する。   Thereafter, the gate wiring 16, the source wiring 17, and the gate electrode 18 are formed so as to fill the contact holes 12 to 14, respectively, and the drain electrode 19 is formed on the back surface of the semiconductor substrate 6, as shown in FIG. A silicon carbide semiconductor device provided with a fine J-FET is completed.

以上説明したように、本実施形態では、半導体基板6において、p+型層3、n+型層5、p+型層9の上に形成された合金層15の材料が同じであるため、製造工程を簡略化することができる。この場合、Φ1μm程度の微細なコンタクトホールにも適用でき、低オン抵抗化が可能となる。   As described above, in this embodiment, since the material of the alloy layer 15 formed on the p + type layer 3, the n + type layer 5, and the p + type layer 9 in the semiconductor substrate 6 is the same, the manufacturing process is performed. It can be simplified. In this case, it can be applied to a fine contact hole of about Φ1 μm, and a low on-resistance can be achieved.

また、第1〜第3コンタクトホール12〜14に対してセルフアラインでp型、n型共にオーミック電極である合金層15を形成できるため、工程が簡略化できるという利点もある。   Further, since the alloy layer 15 that is an ohmic electrode for both the p-type and n-type can be formed by self-alignment with respect to the first to third contact holes 12 to 14, there is an advantage that the process can be simplified.

そして、AlとNiとの元素組成比が1:4.6〜1:10.6である合金層15を形成しているため、合金層15をp+型層3、n+型層5、およびp+型層9にそれぞれオーミック接触させることができる。したがって、コンタクト抵抗を低減でき、ひいては素子のスイッチングスピードが低下しないようにすることが可能である。   Since the alloy layer 15 having an element composition ratio of Al to Ni of 1: 4.6 to 1: 10.6 is formed, the alloy layer 15 is formed of the p + type layer 3, the n + type layer 5, and the p +. Each of the mold layers 9 can be brought into ohmic contact. Therefore, it is possible to reduce the contact resistance, and consequently to prevent the switching speed of the element from decreasing.

なお、本実施形態の記載と特許請求の範囲の記載との対応関係については、n+型基板1が特許請求の範囲の基板に対応し、n−型ドリフト層2が特許請求の範囲の第1半導体層に相当する。また、p+型層3が特許請求の範囲の第2半導体層に相当し、n−型層4およびn+型層5が特許請求の範囲の第3半導体層に相当する。さらに、第1の溝7が特許請求の範囲の溝に相当し、n−型エピ層が特許請求の範囲のチャネル層に相当する。また、p+型層9が特許請求の範囲の第2導電型半導体領域に相当する。   As for the correspondence between the description of the present embodiment and the description of the claims, the n + type substrate 1 corresponds to the substrate of the claims, and the n − type drift layer 2 is the first of the claims. It corresponds to a semiconductor layer. The p + type layer 3 corresponds to the second semiconductor layer in the claims, and the n− type layer 4 and the n + type layer 5 correspond to the third semiconductor layer in the claims. Further, the first groove 7 corresponds to a groove in the claims, and the n− type epi layer corresponds to a channel layer in the claims. The p + type layer 9 corresponds to the second conductivity type semiconductor region in the claims.

(第2実施形態)
本実施形態では、第1実施形態と異なる部分についてのみ説明する。図8は、本実施形態における炭化珪素半導体装置の断面図である。この図に示されるように、本実施形態に係る炭化珪素半導体装置では、図1に示される構造に対して、層間絶縁膜11上に化合膜23が形成された構造になっている。そして、合金層15および化合膜23の上にゲート配線16、ソース配線17、およびゲート電極18が形成されている。
(Second Embodiment)
In the present embodiment, only different parts from the first embodiment will be described. FIG. 8 is a cross-sectional view of the silicon carbide semiconductor device in the present embodiment. As shown in this figure, the silicon carbide semiconductor device according to the present embodiment has a structure in which a compound film 23 is formed on the interlayer insulating film 11 with respect to the structure shown in FIG. A gate wiring 16, a source wiring 17, and a gate electrode 18 are formed on the alloy layer 15 and the compound film 23.

次に、図8に示される炭化珪素半導体装置の製造方法について、図9を参照して説明する。まず、図7(a)〜図7(c)に示す工程を行い、半導体基板6上に層間絶縁膜11を形成したものを用意する。   Next, a method for manufacturing the silicon carbide semiconductor device shown in FIG. 8 will be described with reference to FIG. First, the steps shown in FIGS. 7A to 7C are performed to prepare a semiconductor substrate 6 having an interlayer insulating film 11 formed thereon.

続いて、図9(a)に示す工程では、第1〜第3コンタクトホール12〜14から露出した半導体基板6および層間絶縁膜11の上に20nm以上50nm以下のNi膜20、Al膜21とNi膜20との膜厚比が1:3〜1:7であるAl膜21を順に形成する。特に、Al膜21とNi膜20との膜厚比が1:5であることが好ましい。したがって、本実施形態では、50nmの厚さのNi膜20、10nmの厚さのAl膜21を順に形成する。なお、Al膜21、Ni膜20の順に形成しても良い。   Subsequently, in the process shown in FIG. 9A, the Ni film 20 and the Al film 21 having a thickness of 20 nm to 50 nm are formed on the semiconductor substrate 6 and the interlayer insulating film 11 exposed from the first to third contact holes 12 to 14. An Al film 21 having a film thickness ratio with the Ni film 20 of 1: 3 to 1: 7 is sequentially formed. In particular, the film thickness ratio between the Al film 21 and the Ni film 20 is preferably 1: 5. Therefore, in this embodiment, the Ni film 20 having a thickness of 50 nm and the Al film 21 having a thickness of 10 nm are sequentially formed. Note that the Al film 21 and the Ni film 20 may be formed in this order.

図9(b)に示す工程では、Ni膜20およびAl膜21が形成されたものを無酸素雰囲気において1000℃で熱処理する。これにより、SiC上のNi膜20/Al膜21は、100nm程度のシリサイド層(オーミック電極層)すなわち合金層15となる。また、層間絶縁膜11上のNi膜20/Al膜21は、層間絶縁膜11であるSiOと反応して100nm程度の導電層すなわち化合膜23となる。 In the step shown in FIG. 9B, the Ni film 20 and the Al film 21 formed are heat-treated at 1000 ° C. in an oxygen-free atmosphere. Thereby, the Ni film 20 / Al film 21 on SiC becomes a silicide layer (ohmic electrode layer), that is, an alloy layer 15 of about 100 nm. Further, the Ni film 20 / Al film 21 on the interlayer insulating film 11 reacts with SiO 2 which is the interlayer insulating film 11 to become a conductive layer of about 100 nm, that is, a compound film 23.

図9(c)に示す工程では、SiCと共に形成された合金層15を覆うように、合金層15および化合膜23の上にAl膜を形成してパターニングする。これにより、ゲート配線16、ソース配線17、およびゲート電極18を形成する。   In the step shown in FIG. 9C, an Al film is formed and patterned on the alloy layer 15 and the compound film 23 so as to cover the alloy layer 15 formed together with SiC. Thereby, the gate wiring 16, the source wiring 17, and the gate electrode 18 are formed.

図9(d)に示す工程では、ゲート配線16、ソース配線17、およびゲート電極18をマスクとして、該マスクから露出した化合膜23をドライエッチングで除去する。これにより、電極間の不要な接続を遮断する。   In the step shown in FIG. 9D, using the gate wiring 16, the source wiring 17, and the gate electrode 18 as a mask, the compound film 23 exposed from the mask is removed by dry etching. Thereby, the unnecessary connection between electrodes is interrupted.

最後に、半導体基板6の裏面に裏面電極であるドレイン電極19を形成する。こうして、図8に示される微細J−FETを備えた炭化珪素半導体装置が完成する。   Finally, the drain electrode 19 which is a back electrode is formed on the back surface of the semiconductor substrate 6. Thus, a silicon carbide semiconductor device provided with the fine J-FET shown in FIG. 8 is completed.

以上説明したように、Ni膜20およびAl膜21を第1実施形態よりも厚く形成することにより、工程の安定性を確保できる。すなわち、Ni膜20およびAl膜21の膜厚に多少のバラツキが発生しても、合金層15の膜厚を確保できる。もちろん、合金層15はp+型層3、n+型層5、およびp+型層9に対してそれぞれオーミック接触となるため、コンタクト抵抗を低減することが可能である。   As described above, the stability of the process can be ensured by forming the Ni film 20 and the Al film 21 thicker than in the first embodiment. That is, the film thickness of the alloy layer 15 can be ensured even if the film thicknesses of the Ni film 20 and the Al film 21 slightly vary. Of course, since the alloy layer 15 is in ohmic contact with the p + type layer 3, the n + type layer 5, and the p + type layer 9, contact resistance can be reduced.

(第3実施形態)
上記各実施形態ではJ−FETを備えた炭化珪素半導体装置について説明したが、1つのコンタクトホール内に、p型とn型とのオーミック電極が配置されているMOSFETにも適用可能である。このことについて、図10を参照して説明する。
(Third embodiment)
In each of the above embodiments, a silicon carbide semiconductor device provided with a J-FET has been described. However, the present invention can also be applied to a MOSFET in which p-type and n-type ohmic electrodes are arranged in one contact hole. This will be described with reference to FIG.

図10に示されるMOSFETでは、n+型半導体基板30、n−型エピ層31、p型ベース領域32が順次積層された半導体基板33において、p型ベース領域32の表層部の所定領域にn+型ソース領域34、p型コンタクト領域35が形成されている。   In the MOSFET shown in FIG. 10, in a semiconductor substrate 33 in which an n + type semiconductor substrate 30, an n − type epi layer 31, and a p type base region 32 are sequentially stacked, an n + type is formed in a predetermined region of the surface layer portion of the p type base region 32. A source region 34 and a p-type contact region 35 are formed.

また、n+型ソース領域34の所定領域に溝36が形成され、この溝36はn+型ソース領域34とp型ベース領域32とを貫通しn−型エピ層31に達している。溝36は、半導体基板30の表面に略垂直な側面37および半導体基板30に平行な底面38を有している。   Further, a groove 36 is formed in a predetermined region of the n + type source region 34, and this groove 36 penetrates the n + type source region 34 and the p type base region 32 and reaches the n − type epi layer 31. The groove 36 has a side surface 37 substantially perpendicular to the surface of the semiconductor substrate 30 and a bottom surface 38 parallel to the semiconductor substrate 30.

溝36の側面37におけるn+型ソース領域34とp型ベース領域32とn−型エピ層31の表面には、n型半導体薄膜層39が延設されている。さらに、溝36内でのn型半導体薄膜層39の表面と溝36の底面38には、ゲート絶縁膜40が形成されている。溝36内におけるゲート絶縁膜40の内側には、ゲート電極層41が充填されている。ゲート電極層41は層間絶縁膜42にて覆われている。   An n-type semiconductor thin film layer 39 is extended on the surface of the n + -type source region 34, the p-type base region 32, and the n − -type epi layer 31 on the side surface 37 of the groove 36. Further, a gate insulating film 40 is formed on the surface of the n-type semiconductor thin film layer 39 and the bottom surface 38 of the groove 36 in the groove 36. A gate electrode layer 41 is filled inside the gate insulating film 40 in the trench 36. The gate electrode layer 41 is covered with an interlayer insulating film 42.

そして、層間絶縁膜42に形成されたコンタクトホール43を介して、n+型ソース領域34の表面とp型コンタクト領域35の表面とに10nmの厚さのNi膜と2nmの厚さのAlによってできた20nm程度の合金層44が形成されている。また、合金層44と層間絶縁膜42との上にソース電極層45が形成されている。そして、半導体基板30の裏面にドレイン電極47が形成された構造になっている。   Then, via the contact hole 43 formed in the interlayer insulating film 42, the surface of the n + -type source region 34 and the surface of the p-type contact region 35 can be made of a 10 nm thick Ni film and a 2 nm thick Al film. An alloy layer 44 of about 20 nm is formed. A source electrode layer 45 is formed on the alloy layer 44 and the interlayer insulating film 42. The drain electrode 47 is formed on the back surface of the semiconductor substrate 30.

本実施形態に係る合金層44についても、第1実施形態と同様に、AlとNiとの元素組成比は1:4.6〜1:10.6であり、合金層44の厚さは20nm以上100nm以下である。特に、AlとNiとの元素組成比は1:7.6であることが好ましい。   Also in the alloy layer 44 according to the present embodiment, the element composition ratio of Al and Ni is 1: 4.6 to 1: 10.6 as in the first embodiment, and the thickness of the alloy layer 44 is 20 nm. It is 100 nm or less. In particular, the elemental composition ratio between Al and Ni is preferably 1: 7.6.

次に、図10に示される炭化珪素半導体装置の製造方法について説明する。まず、n+型半導体基板30の表面側に、該基板30よりも低濃度な炭化珪素からなるn−型エピ層31と、炭化珪素からなるp型ベース領域32とが順に形成された半導体基板33を用意する。   Next, a method for manufacturing the silicon carbide semiconductor device shown in FIG. 10 will be described. First, a semiconductor substrate 33 in which an n− type epi layer 31 made of silicon carbide having a lower concentration than the substrate 30 and a p type base region 32 made of silicon carbide are sequentially formed on the surface side of the n + type semiconductor substrate 30. Prepare.

次に、p型ベース領域32の所定領域にn+型ソース領域34とp+型のコンタクト領域35とを形成する。また、ベース領域32とソース領域34とを共に貫通し、n−型エピ層31に達する溝36を形成する。この溝36の内壁面にn型半導体薄膜層39を延設すると共にn型半導体薄膜層39の表面と溝36の底面38にゲート絶縁膜40を形成する。そして、溝36内におけるゲート絶縁膜40の内側にゲート電極層41を形成する。   Next, an n + type source region 34 and a p + type contact region 35 are formed in a predetermined region of the p type base region 32. In addition, a trench 36 that penetrates both the base region 32 and the source region 34 and reaches the n − -type epi layer 31 is formed. An n-type semiconductor thin film layer 39 is extended on the inner wall surface of the groove 36, and a gate insulating film 40 is formed on the surface of the n-type semiconductor thin film layer 39 and the bottom surface 38 of the groove 36. Then, the gate electrode layer 41 is formed inside the gate insulating film 40 in the trench 36.

この後、ゲート電極層41上にSiOよりなる層間絶縁膜42を形成し、この層間絶縁膜42においてソース領域34およびコンタクト領域35に連通するコンタクトホール43を形成する。これにより、コンタクトホール43を介してソース領域34およびコンタクト領域35が露出する。 Thereafter, an interlayer insulating film 42 made of SiO 2 is formed on the gate electrode layer 41, and a contact hole 43 communicating with the source region 34 and the contact region 35 is formed in the interlayer insulating film 42. As a result, the source region 34 and the contact region 35 are exposed through the contact hole 43.

続いて、層間絶縁膜42の上、およびコンタクトホール43から露出したソース領域34およびコンタクト領域35の上に、10nm以上20nm以下のNi膜20と2nm以上4nm以下のAl膜21とをNi膜20から順に積層する。Ni膜20とAl膜21との膜厚比は、上述のように1:3〜1:7が好ましく、本実施形態でも該範囲内となるように膜厚比を調整している。特に、Al膜21とNi膜20との膜厚比は1:5であることが好ましい。   Subsequently, the Ni film 20 having a thickness of 10 nm to 20 nm and the Al film 21 having a thickness of 2 nm to 4 nm are formed on the interlayer insulating film 42 and the source region 34 and the contact region 35 exposed from the contact hole 43. Laminate sequentially. As described above, the film thickness ratio between the Ni film 20 and the Al film 21 is preferably 1: 3 to 1: 7, and the film thickness ratio is adjusted so as to be within the range in this embodiment. In particular, the film thickness ratio between the Al film 21 and the Ni film 20 is preferably 1: 5.

次に、無酸素雰囲気において1000℃以下の熱処理により、炭化珪素とAlとNiとを反応させてコンタクトホール43内に合金層44を形成する。こうして形成された合金層44の元素組成比は、上述のように、1:4.6〜1:10.6になっている。   Next, an alloy layer 44 is formed in the contact hole 43 by reacting silicon carbide, Al, and Ni by heat treatment at 1000 ° C. or less in an oxygen-free atmosphere. The elemental composition ratio of the alloy layer 44 thus formed is 1: 4.6 to 1: 10.6 as described above.

一方、層間絶縁膜42の上にNiおよびAlによる化合物層22が形成されるため、これを酸洗浄で除去する。この後、合金層44の上にソース電極層45を形成すると共に、半導体基板30の裏面に裏面電極層47を形成することで図10に示される炭化珪素半導体装置が完成する。   On the other hand, since the compound layer 22 of Ni and Al is formed on the interlayer insulating film 42, it is removed by acid cleaning. Thereafter, source electrode layer 45 is formed on alloy layer 44 and back electrode layer 47 is formed on the back surface of semiconductor substrate 30 to complete the silicon carbide semiconductor device shown in FIG.

以上のように、炭化珪素半導体装置がMOSFETの場合もJ−FETと同様に合金層44を形成することができ、コンタクト抵抗率やゲート−ソース間のリークの防止等について同様の効果を得ることができる。   As described above, even when the silicon carbide semiconductor device is a MOSFET, the alloy layer 44 can be formed similarly to the J-FET, and the same effects can be obtained in terms of contact resistivity and prevention of gate-source leakage. Can do.

なお、本実施形態の記載と特許請求の範囲の記載との対応関係については、n+型半導体基板30が特許請求の範囲の第1導電型の炭化珪素からなる基板に対応し、n−型エピ層31が特許請求の範囲の炭化珪素からなる第1導電型の半導体層に相当する。   As for the correspondence between the description of the present embodiment and the description of the claims, the n + -type semiconductor substrate 30 corresponds to the substrate made of silicon carbide of the first conductivity type in the claims, and the n − -type epitaxy. The layer 31 corresponds to a semiconductor layer of the first conductivity type made of silicon carbide in the claims.

(第4実施形態)
本実施形態では、第3実施形態と異なる部分についてのみ説明する。図11は、本実施形態に係る炭化珪素半導体装置の断面図である。図11に示されるMOSFETについては、層間絶縁膜42からゲート電極層41が露出するようにゲートコンタクトホール48が設けられている。そして、n+型ソース領域34の表面、p型コンタクト領域35の表面、ゲート電極層41の表面、および層間絶縁膜42の上に50nmの厚さのNi膜と10nmの厚さのAlによってできた100nm程度の合金層46が形成されている。
(Fourth embodiment)
In the present embodiment, only different parts from the third embodiment will be described. FIG. 11 is a cross-sectional view of the silicon carbide semiconductor device according to the present embodiment. In the MOSFET shown in FIG. 11, a gate contact hole 48 is provided so that the gate electrode layer 41 is exposed from the interlayer insulating film 42. Then, the surface of the n + type source region 34, the surface of the p type contact region 35, the surface of the gate electrode layer 41, and the interlayer insulating film 42 are made of a Ni film having a thickness of 50 nm and an Al having a thickness of 10 nm. An alloy layer 46 of about 100 nm is formed.

また、層間絶縁膜42のコンタクトホール43から露出したソース領域34およびコンタクト領域35の上の合金層46の上にソース電極層45が形成されている。さらに、層間絶縁膜42のゲートコンタクトホール48から露出したゲート電極層41の上の合金層46の上にゲート配線49が形成されている。   A source electrode layer 45 is formed on the source region 34 exposed from the contact hole 43 of the interlayer insulating film 42 and the alloy layer 46 on the contact region 35. Further, a gate wiring 49 is formed on the alloy layer 46 on the gate electrode layer 41 exposed from the gate contact hole 48 of the interlayer insulating film 42.

このような構造のMOSFETを製造する場合、第3実施形態と同様に、層間絶縁膜42を形成する。そして、層間絶縁膜42にコンタクトホール43およびゲートコンタクトホール48を形成する。この後、層間絶縁膜42の上、およびコンタクトホール43から露出したソース領域34およびコンタクト領域35の上、およびゲートコンタクトホール48から露出したゲート電極層41の上に、20nm以上50nm以下のNi膜20と、Al膜21とNi膜20との膜厚比が1:3〜1:7であるAl膜21とを積層する。Al膜21とNi膜20との膜厚比は1:5であることが好ましい。   When manufacturing a MOSFET having such a structure, an interlayer insulating film 42 is formed as in the third embodiment. Then, a contact hole 43 and a gate contact hole 48 are formed in the interlayer insulating film 42. Thereafter, a Ni film having a thickness of 20 nm or more and 50 nm or less is formed on the interlayer insulating film 42, the source region 34 and the contact region 35 exposed from the contact hole 43, and the gate electrode layer 41 exposed from the gate contact hole 48. 20 and an Al film 21 in which the film thickness ratio of the Al film 21 and the Ni film 20 is 1: 3 to 1: 7. The film thickness ratio between the Al film 21 and the Ni film 20 is preferably 1: 5.

この後、無酸素雰囲気において1000℃以下の熱処理により、炭化珪素とAlとNiとを反応させてコンタクトホール43内、ゲートコンタクトホール48内に合金層46を形成する。もちろん、層間絶縁膜42の上にはNiおよびAlによる化合膜が形成される。   Thereafter, silicon carbide, Al, and Ni are reacted by heat treatment at 1000 ° C. or less in an oxygen-free atmosphere to form alloy layer 46 in contact hole 43 and gate contact hole 48. Of course, a compound film made of Ni and Al is formed on the interlayer insulating film 42.

続いて、合金層46および化合膜の上にAl層を形成してパターニングする。これにより、ソース電極層45およびゲート配線49を形成する。   Subsequently, an Al layer is formed on the alloy layer 46 and the compound film and patterned. Thereby, the source electrode layer 45 and the gate wiring 49 are formed.

そして、ソース電極層45およびゲート配線49をマスクとして、該マスクから露出した化合膜をドライエッチングで除去する。これにより、層間絶縁膜42上における電極間の不要な接続を遮断する。こうして、図11に示されるMOSFETが完成する。以上のように、第3実施形態に示された合金層44よりも厚い合金層46を形成することもできる。   Then, using the source electrode layer 45 and the gate wiring 49 as a mask, the compound film exposed from the mask is removed by dry etching. Thereby, unnecessary connection between the electrodes on the interlayer insulating film 42 is cut off. Thus, the MOSFET shown in FIG. 11 is completed. As described above, the alloy layer 46 thicker than the alloy layer 44 shown in the third embodiment can also be formed.

(他の実施形態)
上記第1、第2実施形態では、J−FETが形成された炭化珪素半導体装置において、バリッドゲートとして機能するゲート電極18が形成されたものが示されているが、該ゲート電極18が形成されていない構造を採用しても良い。
(Other embodiments)
In the first and second embodiments, the silicon carbide semiconductor device in which the J-FET is formed is shown in which the gate electrode 18 functioning as a valid gate is formed. However, the gate electrode 18 is formed. An unstructured structure may be employed.

n−型エピ層8やp+型層9はエピタキシャル成長によって形成されるのではなく、イオン注入によって形成されても良い。   The n− type epi layer 8 and the p + type layer 9 may be formed not by epitaxial growth but by ion implantation.

図1等のJ−FETにおいて、半導体基板6にn−型層4が設けられている例について示されているが、該n−型層4が設けられていない構造の半導体基板6を用いることもできる。この場合、p+型層3の上にn+型層5が形成された構造となる。   In the J-FET of FIG. 1 and the like, an example in which the n − type layer 4 is provided on the semiconductor substrate 6 is shown, but the semiconductor substrate 6 having a structure in which the n − type layer 4 is not provided is used. You can also. In this case, the n + type layer 5 is formed on the p + type layer 3.

第2実施形態では、ゲート配線16、ソース配線17、およびゲート電極18をマスクとして、該マスクから露出した化合膜23をドライエッチングで除去していた。しかし、合金層15および化合膜23を形成した後にこれらの上に配線や電極となるAl膜を形成し、Al膜の上にレジストを形成してパターニングし、このレジストをマスクとしてAl膜および化合膜23を連続してドライエッチングするようにしても良い。これにより、工程数の削減や製造コストの削減が可能となる。   In the second embodiment, using the gate wiring 16, the source wiring 17, and the gate electrode 18 as a mask, the compound film 23 exposed from the mask is removed by dry etching. However, after forming the alloy layer 15 and the compound film 23, an Al film serving as a wiring or an electrode is formed thereon, a resist is formed on the Al film, and patterning is performed. Using this resist as a mask, the Al film and the compound film are formed. The film 23 may be continuously dry etched. This makes it possible to reduce the number of processes and manufacturing costs.

図10や図11に示されるMOSFETでは、溝36の内壁面にn型半導体薄膜層39が延設されると共にn型半導体薄膜層39の表面と溝36の底面38にゲート絶縁膜40が形成されたものが示されているが、これは構造の一例を示したものである。すなわち、溝36の内壁面にn型半導体薄膜層39が延設されておらず、該内壁面にゲート絶縁膜40が直接形成されていても良い。   In the MOSFET shown in FIGS. 10 and 11, an n-type semiconductor thin film layer 39 is extended on the inner wall surface of the groove 36, and a gate insulating film 40 is formed on the surface of the n-type semiconductor thin film layer 39 and the bottom surface 38 of the groove 36. This is an example of the structure. That is, the n-type semiconductor thin film layer 39 may not be extended on the inner wall surface of the trench 36, and the gate insulating film 40 may be directly formed on the inner wall surface.

第4実施形態では、ソース電極層45およびゲート配線49をマスクとして化合膜をドライエッチングしたが、合金層46および化合膜を形成した後にこれらをパターニングし、パターニングした合金層46の上にソース電極層45やゲート配線49を形成しても良い。   In the fourth embodiment, the compound film is dry-etched using the source electrode layer 45 and the gate wiring 49 as a mask. However, after forming the alloy layer 46 and the compound film, they are patterned, and the source electrode is formed on the patterned alloy layer 46. The layer 45 and the gate wiring 49 may be formed.

本発明の第1実施形態における炭化珪素半導体装置の断面図である。It is sectional drawing of the silicon carbide semiconductor device in 1st Embodiment of this invention. n型エピ層の上のNi膜厚依存性を確認する実験手順を示した図である。It is the figure which showed the experimental procedure which confirms Ni film thickness dependence on an n-type epilayer. 図2に示される実験による結果を表で示した図である。It is the figure which showed the result by the experiment shown by FIG. 2 with the table | surface. コンタクト抵抗率のNi膜厚/Al膜厚比依存性を示した図である。It is the figure which showed the Ni film thickness / Al film thickness ratio dependence of contact resistivity. 合金層が形成される場合とされない場合との各理由を説明するための図である。It is a figure for demonstrating each reason with the case where an alloy layer is formed and the case where it is not formed. 図1に示される炭化珪素半導体装置の製造工程を示した図である。FIG. 2 is a diagram showing a manufacturing process of the silicon carbide semiconductor device shown in FIG. 1. 図6に続く製造工程を示した図である。It is the figure which showed the manufacturing process following FIG. 本発明の第2実施形態における炭化珪素半導体装置の断面図である。It is sectional drawing of the silicon carbide semiconductor device in 2nd Embodiment of this invention. 図8に示される炭化珪素半導体装置の製造工程を示した図である。FIG. 9 is a diagram showing a manufacturing process of the silicon carbide semiconductor device shown in FIG. 8. 本発明の第3実施形態における炭化珪素半導体装置の断面図である。It is sectional drawing of the silicon carbide semiconductor device in 3rd Embodiment of this invention. 本発明の第4実施形態における炭化珪素半導体装置の断面図である。It is sectional drawing of the silicon carbide semiconductor device in 4th Embodiment of this invention.

符号の説明Explanation of symbols

1 n+型基板
2 n−型ドリフト層
3 p+型層
4 n−型層
5 n+型層
6 半導体基板
7 第1の溝
8 n−型エピ層
9 p+型層
11 層間絶縁膜
12 第1コンタクトホール
13 第2コンタクトホール
15 合金層
16 ゲート配線
17 ソース配線
19 ドレイン電極
1 n + type substrate 2 n− type drift layer 3 p + type layer 4 n− type layer 5 n + type layer 6 semiconductor substrate 7 first groove 8 n− type epi layer 9 p + type layer 11 interlayer insulating film 12 first contact hole 13 Second contact hole 15 Alloy layer 16 Gate wiring 17 Source wiring 19 Drain electrode

Claims (12)

第1導電型の炭化珪素からなる基板(1)に、該基板(1)よりも低濃度な炭化珪素からなる第1導電型の第1半導体層(2)、炭化珪素からなる第2導電型の第2半導体層(3)、炭化珪素からなる第1導電型の第3半導体層(4、5)が順に形成されてなる半導体基板(6)と、
前記半導体基板(6)のセル部に形成され、前記第3、第2半導体層(3〜5)を貫通して前記第1半導体層(2)まで達する溝(7)と、
前記溝(7)の内壁面に形成された第1導電型のチャネル層(8)と、
前記チャネル層(8)の上に形成された炭化珪素からなる第2導電型半導体領域(9)と、
前記半導体基板(6)の上に形成されたSiOよりなる層間絶縁膜(11)と、
前記第2導電型半導体領域(9)が露出するように前記層間絶縁膜(11)が開口された第1コンタクトホール(12)と、
前記第3半導体層(4、5)が露出するように前記層間絶縁膜(11)が開口された第2コンタクトホール(13)と、
前記半導体基板(6)のうち前記第1コンタクトホール(12)から露出した前記第2導電型半導体領域(9)、および前記第2コンタクトホール(13)から露出した前記第3半導体層(4、5)に、前記炭化珪素とAlとNiとが反応してそれぞれ形成された同一材料からなる合金層(15)と、
前記第2導電型半導体領域(9)の上に形成された前記合金層(15)の上に形成され、前記第2導電型半導体領域(9)をゲート層として、該ゲート層と電気的に接続されたゲート配線(16)と、
前記第3半導体層(4、5)の上に形成された前記合金層(15)の上に形成され、前記第3半導体層(4、5)をソース層として、該ソース層と電気的に接続されたソース配線(17)と、
前記基板(1)の裏面に形成されたドレイン電極(19)とを備え、
前記合金層(15)におけるAlとNiとの元素組成比は1:4.6〜1:10.6であり、前記合金層(15)の厚さは20nm以上100nm以下であることを特徴とする炭化珪素半導体装置。
The first conductivity type first semiconductor layer (2) made of silicon carbide having a lower concentration than the substrate (1), the second conductivity type made of silicon carbide, and the substrate (1) made of silicon carbide of the first conductivity type. A second semiconductor layer (3), a first conductive type third semiconductor layer (4, 5) made of silicon carbide, and a semiconductor substrate (6) formed in order,
A groove (7) formed in a cell portion of the semiconductor substrate (6) and reaching the first semiconductor layer (2) through the third and second semiconductor layers (3-5);
A channel layer (8) of the first conductivity type formed on the inner wall surface of the groove (7);
A second conductivity type semiconductor region (9) made of silicon carbide formed on the channel layer (8);
An interlayer insulating film (11) made of SiO 2 formed on the semiconductor substrate (6);
A first contact hole (12) in which the interlayer insulating film (11) is opened so that the second conductive semiconductor region (9) is exposed;
A second contact hole (13) in which the interlayer insulating film (11) is opened so that the third semiconductor layer (4, 5) is exposed;
Of the semiconductor substrate (6), the second conductive semiconductor region (9) exposed from the first contact hole (12), and the third semiconductor layer (4, exposed from the second contact hole (13)). 5) and an alloy layer (15) made of the same material formed by the reaction of silicon carbide, Al, and Ni, respectively,
It is formed on the alloy layer (15) formed on the second conductivity type semiconductor region (9), and is electrically connected to the gate layer using the second conductivity type semiconductor region (9) as a gate layer. Connected gate wiring (16);
It is formed on the alloy layer (15) formed on the third semiconductor layer (4, 5), and is electrically connected to the source layer using the third semiconductor layer (4, 5) as a source layer. Connected source wiring (17);
A drain electrode (19) formed on the back surface of the substrate (1),
In the alloy layer (15), the elemental composition ratio between Al and Ni is 1: 4.6 to 1: 10.6, and the thickness of the alloy layer (15) is 20 nm to 100 nm. A silicon carbide semiconductor device.
第1導電型の炭化珪素からなる基板(30)の表面側に、該基板(30)よりも低濃度な炭化珪素からなる第1導電型の半導体層(31)と、炭化珪素からなる第2導電型のベース領域(32)とが順に形成されてなる半導体基板(33)と、
前記ベース領域(32)の所定領域に形成された第1導電型のソース領域(34)と、
前記ベース領域(32)の所定領域に形成された第2導電型のコンタクト領域(35)と、
前記ベース領域(32)と前記ソース領域(34)とを共に貫通し、前記半導体層(31)に達する溝(36)と、
前記溝(36)の内壁面に形成されたゲート絶縁膜(40)と、
前記溝(36)内における前記ゲート絶縁膜(40)の内側に形成されたゲート電極層(41)と、
前記ゲート電極層(41)上に形成され、前記ソース領域(34)および前記コンタクト領域(35)に連通するコンタクトホール(43)を備えたSiOよりなる層間絶縁膜(42)と、
前記半導体基板(33)のうち前記コンタクトホール(43)から露出する前記ソース領域(34)および前記コンタクト領域(35)に、前記炭化珪素とAlとNiとが反応して形成された同一材料からなる合金層(44)と、
前記合金層(44)の上に形成されたソース電極層(45)と、
前記基板(30)の裏面に形成された裏面電極層(47)とを備え、
前記合金層(44)におけるAlとNiとの元素組成比は1:4.6〜1:10.6であり、前記合金層(44)の厚さは20nm以上100nm以下であることを特徴とする炭化珪素半導体装置。
On the surface side of the substrate (30) made of silicon carbide of the first conductivity type, a first conductivity type semiconductor layer (31) made of silicon carbide having a lower concentration than the substrate (30) and a second layer made of silicon carbide. A semiconductor substrate (33) in which a conductive type base region (32) is sequentially formed;
A first conductivity type source region (34) formed in a predetermined region of the base region (32);
A second conductivity type contact region (35) formed in a predetermined region of the base region (32);
A groove (36) penetrating both the base region (32) and the source region (34) and reaching the semiconductor layer (31);
A gate insulating film (40) formed on the inner wall surface of the groove (36);
A gate electrode layer (41) formed inside the gate insulating film (40) in the trench (36);
An interlayer insulating film (42) made of SiO 2 formed on the gate electrode layer (41) and having a contact hole (43) communicating with the source region (34) and the contact region (35);
Of the semiconductor substrate (33), the source region (34) exposed from the contact hole (43) and the contact region (35) are made of the same material formed by the reaction of silicon carbide, Al, and Ni. An alloy layer (44) comprising:
A source electrode layer (45) formed on the alloy layer (44);
A back electrode layer (47) formed on the back surface of the substrate (30),
In the alloy layer (44), the elemental composition ratio between Al and Ni is 1: 4.6 to 1: 10.6, and the thickness of the alloy layer (44) is 20 nm to 100 nm. A silicon carbide semiconductor device.
前記合金層におけるAlとNiとの元素組成比は1:7.6であることを特徴とする請求項1または2に記載の炭化珪素半導体装置。   3. The silicon carbide semiconductor device according to claim 1, wherein an element composition ratio of Al and Ni in the alloy layer is 1: 7.6. 第1導電型の炭化珪素からなる基板(1)に、該基板(1)よりも低濃度な炭化珪素からなる第1導電型の第1半導体層(2)、炭化珪素からなる第2導電型の第2半導体層(3)、炭化珪素からなる第1導電型の第3半導体層(4、5)が順に形成されてなる半導体基板(6)を用意する工程と、
前記半導体基板(6)のセル部に、前記第3、第2半導体層(3〜5)を貫通して前記第1半導体層(2)まで達する溝(7)を形成し、前記溝(7)の内壁面に第1導電型のチャネル層(8)を形成し、前記チャネル層(8)の上に炭化珪素からなる第2導電型半導体領域(9)を形成する工程と、
前記半導体基板(6)の上にSiOよりなる層間絶縁膜(11)を形成する工程と、
前記第2導電型半導体領域(9)が露出するように前記層間絶縁膜(11)を開口させた第1コンタクトホール(12)、および前記第3半導体層(4、5)が露出するように前記層間絶縁膜(11)を開口させた第2コンタクトホール(13)を形成する工程と、
前記層間絶縁膜(11)の上、および前記第1、第2コンタクトホール(12、13)から露出した前記第2導電型半導体領域(9)および前記第3半導体層(4、5)の上に、10nm以上20nm以下のNi膜(20)と2nm以上4nm以下のAl膜(21)とを前記Ni膜(20)から順に積層する工程と、
無酸素雰囲気において1000℃以下の熱処理により、前記炭化珪素とAlとNiとを反応させて前記第1、第2コンタクトホール(12、13)内に合金層(15)を形成する工程と、
前記層間絶縁膜(11)の上に形成されたNiおよびAlによる化合物層(22)を酸洗浄で除去する工程と、
前記第2導電型半導体領域(9)の上に形成された前記合金層(15)の上に、前記第2導電型半導体領域(9)をゲート層として該ゲート層と電気的に接続されたゲート配線(16)を形成すると共に、前記第3半導体層(4、5)の上に形成された前記合金層(15)の上に、前記第3半導体層(4、5)をソース層として該ソース層と電気的に接続されたソース配線(17)とを形成する工程と、
前記基板(1)の裏面にドレイン電極(19)を形成する工程とを含んでいることを特徴とする炭化珪素半導体装置の製造方法。
The first conductivity type first semiconductor layer (2) made of silicon carbide having a lower concentration than the substrate (1), the second conductivity type made of silicon carbide, and the substrate (1) made of silicon carbide of the first conductivity type. Preparing a semiconductor substrate (6) in which the second semiconductor layer (3) and the third semiconductor layer (4, 5) of the first conductivity type made of silicon carbide are sequentially formed;
Grooves (7) reaching the first semiconductor layer (2) through the third and second semiconductor layers (3-5) are formed in the cell portion of the semiconductor substrate (6), and the grooves (7 ) Forming a first conductivity type channel layer (8) on the inner wall surface, and forming a second conductivity type semiconductor region (9) made of silicon carbide on the channel layer (8);
Forming an interlayer insulating film (11) made of SiO 2 on the semiconductor substrate (6);
The first contact hole (12) having the interlayer insulating film (11) opened so that the second conductive type semiconductor region (9) is exposed, and the third semiconductor layer (4, 5) are exposed. Forming a second contact hole (13) having an opening in the interlayer insulating film (11);
On the interlayer insulating film (11) and on the second conductive semiconductor region (9) and the third semiconductor layer (4, 5) exposed from the first and second contact holes (12, 13). A step of laminating a Ni film (20) of 10 nm to 20 nm and an Al film (21) of 2 nm to 4 nm in order from the Ni film (20);
Forming an alloy layer (15) in the first and second contact holes (12, 13) by reacting the silicon carbide with Al and Ni by a heat treatment at 1000 ° C. or less in an oxygen-free atmosphere;
Removing the Ni and Al compound layer (22) formed on the interlayer insulating film (11) by acid cleaning;
On the alloy layer (15) formed on the second conductive type semiconductor region (9), the second conductive type semiconductor region (9) is electrically connected to the gate layer as a gate layer. A gate wiring (16) is formed, and the third semiconductor layer (4, 5) is used as a source layer on the alloy layer (15) formed on the third semiconductor layer (4, 5). Forming a source wiring (17) electrically connected to the source layer;
Forming a drain electrode (19) on the back surface of the substrate (1). A method for manufacturing a silicon carbide semiconductor device, comprising:
第1導電型の炭化珪素からなる基板(30)の表面側に、該基板(30)よりも低濃度な炭化珪素からなる第1導電型の半導体層(31)と、炭化珪素からなる第2導電型のベース領域(32)とが順に形成されてなる半導体基板(33)を用意する工程と、
前記ベース領域(32)の所定領域に第1導電型のソース領域(34)と第2導電型のコンタクト領域(35)とを形成する工程と、
前記ベース領域(32)と前記ソース領域(34)とを共に貫通し、前記半導体層(31)に達する溝(36)を形成し、前記溝(36)の内壁面にゲート絶縁膜(40)を形成し、前記溝(36)内における前記ゲート絶縁膜(40)の内側にゲート電極層(41)を形成する工程と、
前記ゲート電極層(41)上にSiOよりなる層間絶縁膜(42)を形成する工程と、
前記層間絶縁膜(42)において、前記ソース領域(34)および前記コンタクト領域(35)に連通するコンタクトホール(43)を形成する工程と、
前記層間絶縁膜(42)の上、および前記コンタクトホール(43)から露出した前記ソース領域(34)および前記コンタクト領域(35)の上に、10nm以上20nm以下のNi膜(20)と2nm以上4nm以下のAl膜(21)とを前記Ni膜(20)から順に積層する工程と、
無酸素雰囲気において1000℃以下の熱処理により、前記炭化珪素とAlとNiとを反応させて前記コンタクトホール(43)内に合金層(44)を形成する工程と、
前記層間絶縁膜(42)の上に形成されたNiおよびAlによる化合物層(22)を酸洗浄で除去する工程と、
前記合金層(44)の上にソース電極層(45)を形成する工程と、
前記基板(30)の裏面に裏面電極層(47)を形成する工程とを含んでいることを特徴とする炭化珪素半導体装置の製造方法。
On the surface side of the substrate (30) made of silicon carbide of the first conductivity type, a first conductivity type semiconductor layer (31) made of silicon carbide having a lower concentration than the substrate (30) and a second layer made of silicon carbide. Preparing a semiconductor substrate (33) in which a conductive type base region (32) is sequentially formed;
Forming a first conductivity type source region (34) and a second conductivity type contact region (35) in a predetermined region of the base region (32);
A trench (36) that penetrates both the base region (32) and the source region (34) and reaches the semiconductor layer (31) is formed, and a gate insulating film (40) is formed on the inner wall surface of the trench (36). Forming a gate electrode layer (41) inside the gate insulating film (40) in the trench (36);
Forming an interlayer insulating film (42) made of SiO 2 on the gate electrode layer (41);
Forming a contact hole (43) communicating with the source region (34) and the contact region (35) in the interlayer insulating film (42);
On the interlayer insulating film (42) and on the source region (34) and the contact region (35) exposed from the contact hole (43), a Ni film (20) of 10 nm to 20 nm and 2 nm or more A step of laminating an Al film (21) of 4 nm or less in order from the Ni film (20);
Forming an alloy layer (44) in the contact hole (43) by reacting the silicon carbide with Al and Ni by heat treatment at 1000 ° C. or less in an oxygen-free atmosphere;
Removing the Ni and Al compound layer (22) formed on the interlayer insulating film (42) by acid cleaning;
Forming a source electrode layer (45) on the alloy layer (44);
Forming a back electrode layer (47) on the back surface of the substrate (30). A method for manufacturing a silicon carbide semiconductor device, comprising:
第1導電型の炭化珪素からなる基板(1)に、該基板(1)よりも低濃度な炭化珪素からなる第1導電型の第1半導体層(2)、炭化珪素からなる第2導電型の第2半導体層(3)、炭化珪素からなる第1導電型の第3半導体層(4、5)が順に形成されてなる半導体基板(6)を用意する工程と、
前記半導体基板(6)のセル部に、前記第3、第2半導体層(3〜5)を貫通して前記第1半導体層(2)まで達する溝(7)を形成し、前記溝(7)の内壁面に第1導電型のチャネル層(8)を形成し、前記チャネル層(8)の上に炭化珪素からなる第2導電型半導体領域(9)を形成する工程と、
前記半導体基板(6)の上にSiOよりなる層間絶縁膜(11)を形成する工程と、
前記第2導電型半導体領域(9)が露出するように前記層間絶縁膜(11)を開口させた第1コンタクトホール(12)、および前記第3半導体層(4、5)が露出するように前記層間絶縁膜(11)を開口させた第2コンタクトホール(13)を形成する工程と、
前記層間絶縁膜(11)の上、および前記第1、第2コンタクトホール(12、13)から露出した前記第2導電型半導体領域(9)および前記第3半導体層(4、5)の上に、20nm以上50nm以下のNi膜(20)と、Al膜(21)と前記Ni膜(20)との膜厚比が1:3〜1:7であるAl膜(21)とを積層する工程と、
無酸素雰囲気において1000℃以下の熱処理により、前記炭化珪素とAlとNiとを反応させて前記第1、第2コンタクトホール(12、13)内に合金層(15)を形成する工程と、
前記第2導電型半導体領域(9)の上に形成された前記合金層(15)の上に、前記第2導電型半導体領域(9)をゲート層として該ゲート層と電気的に接続されたゲート配線(16)を形成すると共に、前記第3半導体層(4、5)の上に形成された前記合金層(15)の上に、前記第3半導体層(4、5)をソース層として該ソース層と電気的に接続されたソース配線(17)とを形成する工程と、
前記基板(1)の裏面にドレイン電極(19)を形成する工程とを含んでいることを特徴とする炭化珪素半導体装置の製造方法。
The first conductivity type first semiconductor layer (2) made of silicon carbide having a lower concentration than the substrate (1), the second conductivity type made of silicon carbide, and the substrate (1) made of silicon carbide of the first conductivity type. Preparing a semiconductor substrate (6) in which the second semiconductor layer (3) and the third semiconductor layer (4, 5) of the first conductivity type made of silicon carbide are sequentially formed;
Grooves (7) reaching the first semiconductor layer (2) through the third and second semiconductor layers (3-5) are formed in the cell portion of the semiconductor substrate (6), and the grooves (7 ) Forming a first conductivity type channel layer (8) on the inner wall surface, and forming a second conductivity type semiconductor region (9) made of silicon carbide on the channel layer (8);
Forming an interlayer insulating film (11) made of SiO 2 on the semiconductor substrate (6);
The first contact hole (12) having the interlayer insulating film (11) opened so that the second conductive type semiconductor region (9) is exposed, and the third semiconductor layer (4, 5) are exposed. Forming a second contact hole (13) having an opening in the interlayer insulating film (11);
On the interlayer insulating film (11) and on the second conductive semiconductor region (9) and the third semiconductor layer (4, 5) exposed from the first and second contact holes (12, 13). Further, a Ni film (20) having a thickness of 20 nm to 50 nm and an Al film (21) having a film thickness ratio of 1: 3 to 1: 7 between the Al film (21) and the Ni film (20) are laminated. Process,
Forming an alloy layer (15) in the first and second contact holes (12, 13) by reacting the silicon carbide with Al and Ni by a heat treatment at 1000 ° C. or less in an oxygen-free atmosphere;
On the alloy layer (15) formed on the second conductive type semiconductor region (9), the second conductive type semiconductor region (9) is electrically connected to the gate layer as a gate layer. A gate wiring (16) is formed, and the third semiconductor layer (4, 5) is used as a source layer on the alloy layer (15) formed on the third semiconductor layer (4, 5). Forming a source wiring (17) electrically connected to the source layer;
Forming a drain electrode (19) on the back surface of the substrate (1). A method for manufacturing a silicon carbide semiconductor device, comprising:
前記ゲート配線(16)および前記ソース配線(17)を形成する工程では、前記ゲート配線(16)および前記ソース配線(17)を形成した後、前記ゲート配線(16)および前記ソース配線(17)をマスクとして、前記層間絶縁膜(11)上に形成されたNi、Al、およびSiOによる化合膜(23)をドライエッチングによって除去する工程が含まれていることを特徴とする請求項6に記載の炭化珪素半導体装置の製造方法。 In the step of forming the gate wiring (16) and the source wiring (17), after forming the gate wiring (16) and the source wiring (17), the gate wiring (16) and the source wiring (17) are formed. The step of removing the compound film (23) made of Ni, Al, and SiO 2 formed on the interlayer insulating film (11) by dry etching, using as a mask, is included in claim 6. The manufacturing method of the silicon carbide semiconductor device of description. 前記ゲート配線(16)および前記ソース配線(17)を形成する工程では、
前記合金層(15)および前記層間絶縁膜(11)上に形成されたNi、Al、およびSiOによる化合膜(23)の上に金属膜を形成する工程と、
前記金属膜の上にレジストを形成してパターニングする工程と、
前記パターニングされたレジストをマスクとして、前記金属膜および前記化合膜(23)を連続してドライエッチングして除去することにより、前記ゲート配線(16)および前記ソース配線(17)を形成する工程と含んでいることを特徴とする請求項6に記載の炭化珪素半導体装置の製造方法。
In the step of forming the gate wiring (16) and the source wiring (17),
Forming a metal film on the alloy film (23) made of Ni, Al, and SiO 2 formed on the alloy layer (15) and the interlayer insulating film (11);
Forming and patterning a resist on the metal film; and
Forming the gate wiring (16) and the source wiring (17) by continuously removing the metal film and the compound film (23) by dry etching using the patterned resist as a mask; and The method for manufacturing a silicon carbide semiconductor device according to claim 6, comprising:
第1導電型の炭化珪素からなる基板(30)の表面側に、該基板(30)よりも低濃度な炭化珪素からなる第1導電型の半導体層(31)と、炭化珪素からなる第2導電型のベース領域(32)とが順に形成されてなる半導体基板(33)を用意する工程と、
前記ベース領域(32)の所定領域に第1導電型のソース領域(34)と第2導電型のコンタクト領域(35)とを形成する工程と、
前記ベース領域(32)と前記ソース領域(34)とを共に貫通し、前記半導体層(31)に達する溝(36)を形成し、前記溝(36)の内壁面にゲート絶縁膜(40)を形成し、前記溝(36)内における前記ゲート絶縁膜(40)の内側にゲート電極層(41)を形成する工程と、
前記ゲート電極層(41)上にSiOよりなる層間絶縁膜(42)を形成する工程と、
前記層間絶縁膜(42)において、前記ソース領域(34)および前記コンタクト領域(35)に連通するコンタクトホール(43)を形成する工程と、
前記層間絶縁膜(42)の上、および前記コンタクトホール(43)から露出した前記ソース領域(34)および前記コンタクト領域(35)の上に、20nm以上50nm以下のNi膜(20)と、Al膜(21)と前記Ni膜(20)との膜厚比が1:3〜1:7であるAl膜(21)とを積層する工程と、
無酸素雰囲気において1000℃以下の熱処理により、前記炭化珪素とAlとNiとを反応させて前記コンタクトホール(43)内に合金層(46)を形成する工程と、
前記合金層(46)の上にソース電極層(45)を形成する工程と、
前記基板(30)の裏面に裏面電極層(47)を形成する工程とを含んでいることを特徴とする炭化珪素半導体装置の製造方法。
On the surface side of the substrate (30) made of silicon carbide of the first conductivity type, a first conductivity type semiconductor layer (31) made of silicon carbide having a lower concentration than the substrate (30) and a second layer made of silicon carbide. Preparing a semiconductor substrate (33) in which a conductive type base region (32) is sequentially formed;
Forming a first conductivity type source region (34) and a second conductivity type contact region (35) in a predetermined region of the base region (32);
A trench (36) that penetrates both the base region (32) and the source region (34) and reaches the semiconductor layer (31) is formed, and a gate insulating film (40) is formed on the inner wall surface of the trench (36). Forming a gate electrode layer (41) inside the gate insulating film (40) in the trench (36);
Forming an interlayer insulating film (42) made of SiO 2 on the gate electrode layer (41);
Forming a contact hole (43) communicating with the source region (34) and the contact region (35) in the interlayer insulating film (42);
On the interlayer insulating film (42) and on the source region (34) and the contact region (35) exposed from the contact hole (43), a Ni film (20) of 20 nm to 50 nm and Al Stacking an Al film (21) having a film thickness ratio of the film (21) and the Ni film (20) of 1: 3 to 1: 7;
Forming an alloy layer (46) in the contact hole (43) by reacting the silicon carbide with Al and Ni by heat treatment at 1000 ° C. or less in an oxygen-free atmosphere;
Forming a source electrode layer (45) on the alloy layer (46);
Forming a back electrode layer (47) on the back surface of the substrate (30). A method for manufacturing a silicon carbide semiconductor device, comprising:
第1導電型の炭化珪素からなる基板(30)の表面側に、該基板(30)よりも低濃度な炭化珪素からなる第1導電型の半導体層(31)と、炭化珪素からなる第2導電型のベース領域(32)とが順に形成されてなる半導体基板(33)を用意する工程と、
前記ベース領域(32)の所定領域に第1導電型のソース領域(34)と第2導電型のコンタクト領域(35)とを形成する工程と、
前記ベース領域(32)と前記ソース領域(34)とを共に貫通し、前記半導体層(31)に達する溝(36)を形成し、前記溝(36)の内壁面にゲート絶縁膜(40)を形成し、前記溝(36)内における前記ゲート絶縁膜(40)の内側にゲート電極層(41)を形成する工程と、
前記ゲート電極層(41)上にSiOよりなる層間絶縁膜(42)を形成する工程と、
前記層間絶縁膜(42)において、前記ソース領域(34)および前記コンタクト領域(35)に連通するコンタクトホール(43)と、前記ゲート電極層(41)に連通するゲートコンタクトホール(48)とを形成する工程と、
前記層間絶縁膜(42)の上、前記コンタクトホール(43)から露出した前記ソース領域(34)および前記コンタクト領域(35)の上、および前記ゲートコンタクトホール(48)から露出した前記ゲート電極層(41)の上に、20nm以上50nm以下のNi膜(20)と、Al膜(21)と前記Ni膜(20)との膜厚比が1:3〜1:7であるAl膜(21)とを積層する工程と、
無酸素雰囲気において1000℃以下の熱処理により、前記炭化珪素とAlとNiとを反応させて前記コンタクトホール(43)内および前記ゲートコンタクトホール(48)内に合金層(46)を形成する工程と、
前記ゲート電極層(45)の上に形成された前記合金層(46)の上にゲート配線(49)を形成すると共に、前記ソース領域(34)および前記コンタクト領域(35)の上に形成された前記合金層(46)の上にソース電極層(45)を形成する工程と、
前記基板(30)の裏面に裏面電極層(47)を形成する工程とを含んでいることを特徴とする炭化珪素半導体装置の製造方法。
On the surface side of the substrate (30) made of silicon carbide of the first conductivity type, a first conductivity type semiconductor layer (31) made of silicon carbide having a lower concentration than the substrate (30) and a second layer made of silicon carbide. Preparing a semiconductor substrate (33) in which a conductive type base region (32) is sequentially formed;
Forming a first conductivity type source region (34) and a second conductivity type contact region (35) in a predetermined region of the base region (32);
A trench (36) that penetrates both the base region (32) and the source region (34) and reaches the semiconductor layer (31) is formed, and a gate insulating film (40) is formed on the inner wall surface of the trench (36). Forming a gate electrode layer (41) inside the gate insulating film (40) in the trench (36);
Forming an interlayer insulating film (42) made of SiO 2 on the gate electrode layer (41);
In the interlayer insulating film (42), a contact hole (43) communicating with the source region (34) and the contact region (35) and a gate contact hole (48) communicating with the gate electrode layer (41) are formed. Forming, and
The gate electrode layer exposed on the interlayer insulating film (42), on the source region (34) and the contact region (35) exposed from the contact hole (43), and exposed from the gate contact hole (48). On the (41), the Ni film (20) of 20 nm or more and 50 nm or less, and the Al film (21) in which the film thickness ratio of the Al film (21) and the Ni film (20) is 1: 3 to 1: 7 And a step of laminating
Forming an alloy layer (46) in the contact hole (43) and the gate contact hole (48) by reacting the silicon carbide, Al, and Ni by heat treatment at 1000 ° C. or less in an oxygen-free atmosphere; ,
A gate wiring (49) is formed on the alloy layer (46) formed on the gate electrode layer (45), and is formed on the source region (34) and the contact region (35). Forming a source electrode layer (45) on the alloy layer (46);
Forming a back electrode layer (47) on the back surface of the substrate (30). A method for manufacturing a silicon carbide semiconductor device, comprising:
前記ゲート配線(49)および前記ソース電極層(45)を形成する工程では、前記ゲート配線(49)および前記ソース電極層(45)を形成した後、前記ゲート配線(49)および前記ソース電極層(45)をマスクとして、前記層間絶縁膜(42)上に形成されたNi、Al、およびSiOによる化合膜をドライエッチングによって除去する工程が含まれていることを特徴とする請求項10に記載の炭化珪素半導体装置の製造方法。 In the step of forming the gate wiring (49) and the source electrode layer (45), after the gate wiring (49) and the source electrode layer (45) are formed, the gate wiring (49) and the source electrode layer are formed. The step of removing a compound film of Ni, Al, and SiO 2 formed on the interlayer insulating film (42) by dry etching using (45) as a mask is included in claim 10. The manufacturing method of the silicon carbide semiconductor device of description. 前記Ni膜(20)と前記Al膜(21)とを積層する工程では、前記Al膜(21)と前記Ni膜(20)との膜厚比を1:5とすることを特徴とする請求項4ないし11のいずれか1つに記載の炭化珪素半導体装置の製造方法。   In the step of laminating the Ni film (20) and the Al film (21), the film thickness ratio of the Al film (21) and the Ni film (20) is 1: 5. Item 12. A method for manufacturing a silicon carbide semiconductor device according to any one of Items 4 to 11.
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