JP2023091426A - Semiconductor device and method for manufacturing the same - Google Patents

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Abstract

To provide a semiconductor device in which inexpensive and high quality drift layers can be obtained.SOLUTION: A semiconductor device 1 includes a Si substrate 2 having a first main surface 2a and a second main surface 2b on the opposite side and made mainly of Si, a SiC buffer layer 3 disposed on the first main surface 2a and made mainly of SiC, and a drift layer 4 disposed on the surface opposite the Si substrate 2 side in the SiC buffer layer 3 and consisting of an oxide semiconductor layer.SELECTED DRAWING: Figure 2

Description

本開示は、半導体装置およびその製造方法に関する。 The present disclosure relates to a semiconductor device and its manufacturing method.

特許文献１には、酸化ガリウム（Ｇａ２Ｏ３）を用いたショットキーバリアダイオード（Schottky Barrier Diode）が開示されている。特許文献１に記載のショットキーバリアダイオードは、酸化ガリウムからなる半導体基板と、半導体基板上に形成された酸化ガリウム（Ｇａ２Ｏ３）からなるドリフト層と、ドリフト層とショットキー接触するアノード電極と、半導体基板とオーミック接触するカソード電極とを備えている。 Patent document 1 discloses a Schottky barrier diode using gallium oxide (Ga 2 O 3 ). The Schottky barrier diode described in Patent Document 1 includes a semiconductor substrate made of gallium oxide, a drift layer made of gallium oxide (Ga 2 O 3 ) formed on the semiconductor substrate, and an anode electrode in Schottky contact with the drift layer. and a cathode electrode in ohmic contact with the semiconductor substrate.

特開２０１９－１７９８１５号公報JP 2019-179815 A

特許文献１に記載のショットキーバリアダイオードは、半導体基板として、比較的高価な酸化ガリウム基板が用いられているため、高価であるとともに熱伝導率が低いという問題がある。 Since the Schottky barrier diode described in Patent Document 1 uses a relatively expensive gallium oxide substrate as a semiconductor substrate, it is expensive and has low thermal conductivity.

そこで、安価でかつ熱伝導率の高いＳｉ基板を、酸化ガリウム基板に代えて用いようとすると、ドリフト層のＧａ２Ｏ３とＳｉ基板のＳｉとの界面反応によって膜組成の変化等が起こるため、高品質のドリフト層が得られないという問題がある。 Therefore, if a Si substrate, which is inexpensive and has high thermal conductivity, is used in place of the gallium oxide substrate, interfacial reaction between Ga 2 O 3 in the drift layer and Si in the Si substrate causes a change in film composition. , there is a problem that a high-quality drift layer cannot be obtained.

本開示の目的は、安価でかつ高品質のドリフト層が得られる半導体装置およびその製造方法を提供することである。 An object of the present disclosure is to provide a semiconductor device and a method of manufacturing the same that can provide an inexpensive and high-quality drift layer.

本開示の一実施形態は、 One embodiment of the present disclosure provides:

図１は、本開示の第１実施形態に係る半導体装置の構成を説明するための図解的な平面図である。1 is an illustrative plan view for explaining the configuration of a semiconductor device according to a first embodiment of the present disclosure; FIG. 図２は、図２のII-II線に沿う図解的な断面図である。2 is a schematic cross-sectional view taken along line II-II of FIG. 2. FIG. 図３Ａは、図２および図３に示す半導体装置の製造工程の一部を示す断面図であって、図２の切断面に対応する断面図である。3A is a cross-sectional view showing a part of the manufacturing process of the semiconductor device shown in FIGS. 2 and 3, corresponding to the cross-sectional view of FIG. 2. FIG. 図３Ｂは、図３Ａの次の工程を示す断面図である。FIG. 3B is a cross-sectional view showing the next step of FIG. 3A. 図３Ｃは、図３Ｂの次の工程を示す断面図である。FIG. 3C is a cross-sectional view showing the next step of FIG. 3B. 図３Ｄは、図３Ｃの次の工程を示す断面図である。FIG. 3D is a cross-sectional view showing the next step of FIG. 3C. 図３Ｅは、図３Ｄの次の工程を示す断面図である。FIG. 3E is a cross-sectional view showing the next step of FIG. 3D. 図３Ｆは、図３Ｅの次の工程を示す断面図である。FIG. 3F is a cross-sectional view showing the next step of FIG. 3E. 図３Ｇは、図３Ｆの次の工程を示す断面図である。FIG. 3G is a cross-sectional view showing the next step of FIG. 3F. 図４は、Ｇａ２Ｏ３、３Ｃ－ＳｉＣおよびＳｉの特性を示す表である。FIG. 4 is a table showing properties of Ga 2 O 3 , 3C—SiC and Si. 図５は、Ｓｉ基板のエネルギー分布と、ＳｉＣバッファ層のエネルギー分布と、ドリフト層（β－Ｇａ２Ｏ３ドリフト層）のエネルギー分布とを示すエネルギーバンド図である。FIG. 5 is an energy band diagram showing the energy distribution of the Si substrate, the energy distribution of the SiC buffer layer, and the energy distribution of the drift layer (β-Ga 2 O 3 drift layer). 図６は、本開示の第２実施形態に係る半導体装置の構成を説明するための図解的な断面図であり、図２の切断面に対応する断面図である。FIG. 6 is an illustrative cross-sectional view for explaining the configuration of the semiconductor device according to the second embodiment of the present disclosure, and is a cross-sectional view corresponding to the cross-sectional view of FIG. 2 . 図７Ａは、図６に示す半導体装置の製造工程の一部を示す断面図であって、図２の切断面に対応する断面図である。7A is a cross-sectional view showing part of the manufacturing process of the semiconductor device shown in FIG. 6, and is a cross-sectional view corresponding to the cross-sectional view of FIG. 2. FIG. 図７Ｂは、図７Ａの次の工程を示す断面図である。FIG. 7B is a cross-sectional view showing the next step of FIG. 7A. 図８は、本開示の第３実施形態に係る半導体装置の構成を説明するための図解的な平面図である。FIG. 8 is an illustrative plan view for explaining the configuration of the semiconductor device according to the third embodiment of the present disclosure; 図９は、図８のIX-IX線に沿う断面図である。9 is a cross-sectional view taken along line IX-IX in FIG. 8. FIG. 図１０Ａは、図８および図９に示す半導体装置の製造工程の一部を示す断面図であって、図９の切断面に対応する断面図である。10A is a cross-sectional view showing part of the manufacturing process of the semiconductor device shown in FIGS. 8 and 9, and is a cross-sectional view corresponding to the cross-sectional view of FIG. 9. FIG. 図１０Ｂは、図１０Ａの次の工程を示す断面図である。FIG. 10B is a cross-sectional view showing the next step of FIG. 10A. 図１１は、本開示の第４実施形態に係る半導体装置の構成を説明するための図解的な断面図であり、図９の切断面に対応する断面図である。FIG. 11 is an illustrative cross-sectional view for explaining the configuration of the semiconductor device according to the fourth embodiment of the present disclosure, and is a cross-sectional view corresponding to the cross-sectional view of FIG. 9 . 図１２Ａは、図１１に示す半導体装置の製造工程の一部を示す断面図であって、図９の切断面に対応する断面図である。12A is a cross-sectional view showing part of the manufacturing process of the semiconductor device shown in FIG. 11, and is a cross-sectional view corresponding to the cross-sectional view of FIG. 図１２Ｂは、図１２Ａの次の工程を示す断面図である。FIG. 12B is a cross-sectional view showing the next step of FIG. 12A. 図１３は、本開示の第５実施形態に係る半導体装置の構成を説明するための図解的な断面図であり、図９の切断面に対応する断面図である。FIG. 13 is an illustrative cross-sectional view for explaining the configuration of the semiconductor device according to the fifth embodiment of the present disclosure, and is a cross-sectional view corresponding to the cross-sectional view of FIG. 9 . 図１４Ａは、図１３に示す半導体装置の製造工程の一部を示す断面図であって、図９の切断面に対応する断面図である。14A is a cross-sectional view showing part of the manufacturing process of the semiconductor device shown in FIG. 13, and is a cross-sectional view corresponding to the cross-sectional view of FIG. 図１４Ｂは、図１３Ａの次の工程を示す断面図である。FIG. 14B is a cross-sectional view showing the next step of FIG. 13A. 図１５は、本開示の第６実施形態に係る半導体装置の構成を説明するための図解的な断面図であり、図２の切断面に対応する断面図である。FIG. 15 is an illustrative cross-sectional view for explaining the configuration of the semiconductor device according to the sixth embodiment of the present disclosure, and is a cross-sectional view corresponding to the cross-sectional view of FIG.

［本開示の実施形態の説明］
本開示の実施形態は、第１主面とその反対側の第２主面とを有しかつＳｉを主材料とするＳｉ基板と、前記第１主面上に配置されかつＳｉＣを主材料とするＳｉＣバッファ層と、前記ＳｉＣバッファ層における前記Ｓｉ基板側とは反対側の表面上に配置されかつ酸化物半導体層からなるドリフト層とを含む、半導体装置を提供する。 [Description of Embodiments of the Present Disclosure]
An embodiment of the present disclosure includes a Si substrate having a first main surface and a second main surface on the opposite side thereof and having Si as a main material; and a drift layer formed on a surface of the SiC buffer layer opposite to the Si substrate and made of an oxide semiconductor layer.

この構成では、安価でかつ高品質のドリフト層が得られる半導体装置を実現できる。 With this configuration, it is possible to realize a semiconductor device that is inexpensive and provides a high-quality drift layer.

本開示の実施形態では、前記第１主面は、前記Ｓｉ基板の（１１１）面である。 In an embodiment of the present disclosure, the first main surface is the (111) plane of the Si substrate.

本開示の実施形態では、前記ＳｉＣバッファ層は、３Ｃ－ＳｉＣを主材料としており、前記ＳｉＣバッファ層の前記表面は、前記ＳｉＣバッファ層の（１１１）面である。 In an embodiment of the present disclosure, the SiC buffer layer is mainly made of 3C-SiC, and the surface of the SiC buffer layer is the (111) plane of the SiC buffer layer.

本開示の実施形態では、前記酸化物半導体層が酸化ガリウム系半導体層である。 In an embodiment of the present disclosure, the oxide semiconductor layer is a gallium oxide-based semiconductor layer.

本開示の実施形態では、前記酸化ガリウム系半導体層が、（Ｉｎｘ１Ｇａ１－ｘ１）２Ｏ３（０≦ｘ１＜１）層または（Ａｌｘ２Ｇａ１－ｘ２）２Ｏ３（０≦ｘ２＜１）層からなる。 In an embodiment of the present disclosure, the gallium oxide-based semiconductor layer is an (In x1 Ga 1-x1 ) 2 O 3 (0≦x1<1) layer or an (Al x2 Ga 1-x2 ) 2 O 3 (0≦x2 <1) It consists of layers.

本開示の実施形態では、前記Ｓｉ基板には、第１のｎ型不純物がドープされており、前記第１のｎ型不純物の濃度が１×１０１６ｃｍ－３以上１×１０２０ｃｍ－３以下であり、前記ＳｉＣバッファ層には、第２のｎ型不純物がドープされており、前記第２のｎ型不純物の濃度が１×１０１７ｃｍ－３以上１×１０２０ｃｍ－３以下である。 In an embodiment of the present disclosure, the Si substrate is doped with a first n-type impurity, and the concentration of the first n-type impurity is 1×10 16 cm −3 or more and 1×10 20 cm −3 . and the SiC buffer layer is doped with a second n-type impurity, and the concentration of the second n-type impurity is 1×10 17 cm −3 or more and 1×10 20 cm −3 or less. be.

本開示の実施形態では、前記第１のｎ型不純物が、リン（Ｐ）であり、前記第２のｎ型不純物が、窒素（Ｎ）である。 In an embodiment of the present disclosure, the first n-type impurity is phosphorus (P) and the second n-type impurity is nitrogen (N).

本開示の実施形態では、前記Ｓｉ基板の膜厚が５０μｍ以上１０００μｍ以下であり、前記ＳｉＣバッファ層の膜厚が０．１μｍ以上１０μｍ以下であり、前記ドリフト層の膜厚が１μｍ以上１００μｍ以下である。 In an embodiment of the present disclosure, the Si substrate has a thickness of 50 μm or more and 1000 μm or less, the SiC buffer layer has a thickness of 0.1 μm or more and 10 μm or less, and the drift layer has a thickness of 1 μm or more and 100 μm or less. be.

本開示の実施形態では、前記ドリフト層における前記ＳｉＣバッファ層側とは反対側の表面にショットキー接触するショットキーメタルを含む。 In an embodiment of the present disclosure, the surface of the drift layer opposite to the SiC buffer layer side includes a Schottky metal that makes Schottky contact.

本開示の実施形態では、前記第２主面にオーミック接触するオーミックメタルを含む。 An embodiment of the present disclosure includes an ohmic metal that makes ohmic contact with the second main surface.

本開示の実施形態では、前記第２主面から前記第１主面に向かって掘り下げられることによって形成され、前記第２主面から前記Ｓｉ基板の厚さ中間部まで掘り下げられたトレンチを含み、前記オーミックメタルが、前記トレンチの内面に形成されたオーミックメタルを含む。 In an embodiment of the present disclosure, a trench is formed by digging down from the second main surface toward the first main surface and is dug down from the second main surface to an intermediate portion of the thickness of the Si substrate, The ohmic metal includes ohmic metal formed on an inner surface of the trench.

本開示の実施形態では、前記第２主面から前記ＳｉＣバッファ層に向かって掘り下げられることによって形成され、前記Ｓｉ基板を貫通して前記ＳｉＣバッファ層に達するトレンチと、前記トレンチの内面に形成され、前記ＳｉＣバッファ層とオーミック接触するオーミックメタルとを含む。 In an embodiment of the present disclosure, a trench is formed by digging from the second main surface toward the SiC buffer layer, penetrating the Si substrate to reach the SiC buffer layer, and a trench formed on the inner surface of the trench. and an ohmic metal in ohmic contact with the SiC buffer layer.

本開示の実施形態では、前記第２主面から前記ドリフト層に向かって掘り下げられることによって形成され、前記Ｓｉ基板および前記ＳｉＣバッファ層を貫通して前記ドリフト層に達するトレンチと、前記トレンチの内面に形成され、前記ドリフト層とオーミック接触するオーミックメタルとを含む。 In an embodiment of the present disclosure, a trench formed by digging down from the second main surface toward the drift layer, penetrating the Si substrate and the SiC buffer layer to reach the drift layer, and an inner surface of the trench and an ohmic metal in ohmic contact with the drift layer.

本開示の実施形態では、前記ショットキーメタルに積層された第１電極メタルと、前記オーミックメタルに接触するように形成された第２電極メタルとをさらに含む。 Embodiments of the present disclosure further include a first electrode metal laminated on the Schottky metal and a second electrode metal formed to contact the ohmic metal.

本開示の実施形態では、前記ショットキーメタルに積層された第１電極メタルと、前記オーミックメタルに接触するように前記トレンチ内に形成された第２電極メタルとを含む。 Embodiments of the present disclosure include a first electrode metal stacked on the Schottky metal and a second electrode metal formed within the trench to contact the ohmic metal.

本開示の実施形態は、第１主面およびその反対側の第２主面を有しかつＳｉを主材料とするＳｉ基板の前記第１主面に、ＳｉＣを主材料とするＳｉＣバッファ層を形成する工程と、前記ＳｉＣバッファ層における前記Ｓｉ基板側とは反対側の表面に、酸化物半導体層からなるドリフト層を形成する工程とを含む、半導体装置の製造方法を提供する。 In an embodiment of the present disclosure, a SiC buffer layer containing SiC as a main material is provided on the first main surface of a Si substrate having a first main surface and a second main surface on the opposite side thereof and containing Si as a main material. and forming a drift layer made of an oxide semiconductor layer on the surface of the SiC buffer layer opposite to the Si substrate side.

この製造方法では、安価でかつ高品質のドリフト層が得られる半導体装置を製造できる。 With this manufacturing method, it is possible to manufacture a semiconductor device that is inexpensive and provides a high-quality drift layer.

本開示の実施形態では、前記ドリフト層における前記ＳｉＣバッファ層側とは反対側の表面にショットキー接触するショットキーメタルを形成する工程と、前記第２主面に、前記第２主面にオーミック接触するオーミックメタルを形成する工程とをさらに含む。 In an embodiment of the present disclosure, forming a Schottky metal in Schottky contact on the surface of the drift layer opposite to the SiC buffer layer side; forming a contacting ohmic metal.

本開示の実施形態では、前記ドリフト層の表面にショットキー接触するショットキーメタルを形成する工程と、前記第２主面から前記第１主面に向かって掘り下げることによって、前記Ｓｉ基板に前記Ｓｉ基板の厚さ中間部に達するトレンチを形成する工程と、前記トレンチの内面および前記第２主面に、前記Ｓｉ基板にオーミック接触するオーミックメタルを形成する工程とをさらに含む。 In an embodiment of the present disclosure, the step of forming a Schottky metal in Schottky contact with the surface of the drift layer, and digging down from the second main surface toward the first main surface to form the Si substrate on the Si substrate. The method further includes the steps of: forming a trench reaching a thickness intermediate portion of the substrate; and forming an ohmic metal in ohmic contact with the Si substrate on the inner surface of the trench and the second main surface.

本開示の実施形態では、前記ドリフト層の表面にショットキー接触するショットキーメタルを形成する工程と、前記第２主面から前記ＳｉＣバッファ層に向かって掘り下げることによって、前記Ｓｉ基板を貫通して前記ＳｉＣバッファ層に達するトレンチを形成する工程と、前記トレンチの内面および前記第２主面に、前記ＳｉＣバッファ層にオーミック接触するオーミックメタルを形成する工程とをさらに含む。 In an embodiment of the present disclosure, the step of forming a Schottky metal in Schottky contact with the surface of the drift layer and digging down from the second main surface toward the SiC buffer layer penetrates the Si substrate. The method further includes forming a trench reaching the SiC buffer layer, and forming an ohmic metal in ohmic contact with the SiC buffer layer on the inner surface of the trench and the second main surface.

本開示の実施形態では、前記ドリフト層の表面にショットキー接触するショットキーメタルを形成する工程と、前記第２主面から前記ドリフト層に向かって掘り下げることによって、前記Ｓｉ基板および前記ＳｉＣバッファ層を貫通して前記ドリフト層に達するトレンチを形成する工程と、前記トレンチの内面および前記第２主面に、前記ドリフト層にオーミック接触するオーミックメタルを形成する工程とをさらに含む。 In an embodiment of the present disclosure, the Si substrate and the SiC buffer layer are formed by forming a Schottky metal in Schottky contact with the surface of the drift layer and digging from the second main surface toward the drift layer. and forming an ohmic metal in ohmic contact with the drift layer on the inner surface of the trench and the second main surface.

［本開示の実施形態の詳細な説明］
以下では、本開示の実施の形態を、添付図面を参照して詳細に説明する。 [Detailed Description of Embodiments of the Present Disclosure]
Embodiments of the present disclosure are described in detail below with reference to the accompanying drawings.

図１は、本開示の第１実施形態に係る半導体装置の構成を説明するための図解的な平面図である。図２は、図１のII-II線に沿う図解的な断面図である。ただし、図２においては、説明の便宜上、半導体装置の幅に対するトレンチの直径の比を、実際の比よりも大きく描かれている。このため、図２では、トレンチの数は実際よりも極端に少なく描かれている。 1 is an illustrative plan view for explaining the configuration of a semiconductor device according to a first embodiment of the present disclosure; FIG. 2 is a schematic cross-sectional view taken along line II-II of FIG. 1. FIG. However, in FIG. 2, for convenience of explanation, the ratio of the diameter of the trench to the width of the semiconductor device is drawn larger than the actual ratio. Therefore, in FIG. 2, the number of trenches is drawn much smaller than the actual number.

半導体装置１は、ショットキーバリアダイオードである。半導体装置１は、例えば、図１に示すように、平面視四角形のチップ状に形成されている。平面視における半導体装置１の四辺のそれぞれの長さは、たとえば、数ｍｍ程度である。この実施形態では、平面視における半導体装置１の四辺のそれぞれの長さは、１ｍｍ（１０００μｍ）程度である。 The semiconductor device 1 is a Schottky barrier diode. For example, as shown in FIG. 1, the semiconductor device 1 is formed in a chip shape that is rectangular in plan view. The length of each of the four sides of semiconductor device 1 in plan view is, for example, about several millimeters. In this embodiment, the length of each of the four sides of the semiconductor device 1 in plan view is approximately 1 mm (1000 μm).

半導体装置１は、第１主面（表面）２ａおよび第２主面（裏面）２ｂを有しかつＳｉを主材料とするＳｉ基板（シリコン基板）２を含む。また、半導体装置１は、Ｓｉ基板２の第１主面２ａに形成され、ＳｉＣを主材料とするＳｉＣバッファ層３を含む。ＳｉＣバッファ層３は、第１主面（表面）３ａおよび第２主面（裏面）３ｂを有する。さらに、半導体装置１は、ＳｉＣバッファ層３の第１主面３ａに形成され、酸化ガリウム（Ｇａ２Ｏ３）系半導体層からなるドリフト層４を含む。ドリフト層４は、第１主面（表面）４ａおよび第２主面（裏面）４ｂを有する。 A semiconductor device 1 includes a Si substrate (silicon substrate) 2 having a first main surface (front surface) 2a and a second main surface (back surface) 2b and made mainly of Si. Semiconductor device 1 also includes SiC buffer layer 3 formed on first main surface 2a of Si substrate 2 and having SiC as a main material. SiC buffer layer 3 has a first main surface (front surface) 3a and a second main surface (back surface) 3b. Further, semiconductor device 1 includes drift layer 4 formed on first main surface 3a of SiC buffer layer 3 and made of a gallium oxide (Ga 2 O 3 ) based semiconductor layer. Drift layer 4 has a first main surface (front surface) 4a and a second main surface (back surface) 4b.

Ｓｉ基板２には、ｎ型不純物がドープされている。ｎ型不純物としては、リン（Ｐ）等が用いられる。Ｓｉ基板２内のｎ型不純物濃度は、例えば、１×１０１６ｃｍ－３～１×１０２０ｃｍ－３程度であってもよい。Ｓｉ基板２の第１主面２ａおよび第２主面２ｂは、（１１１）面である。Ｓｉ基板２の厚さは、例えば、５０μｍ～１０００μｍ程度である。 The Si substrate 2 is doped with n-type impurities. Phosphorus (P) or the like is used as the n-type impurity. The n-type impurity concentration in the Si substrate 2 may be, for example, approximately 1×10 16 cm −3 to 1×10 20 cm −3 . The first main surface 2a and the second main surface 2b of the Si substrate 2 are (111) planes. The thickness of the Si substrate 2 is, for example, about 50 μm to 1000 μm.

Ｓｉ基板２には、Ｓｉ基板２の第２主面２ｂからＳｉＣバッファ層３の第２主面３ｂに向かって掘り下げられることによって形成され、Ｓｉ基板２を貫通してＳｉＣバッファ層３の第２主面３ｂに達する複数のトレンチ５が形成されている。トレンチ５は、Ｓｉ基板２の第１主面２ａからＳｉ基板２の第２主面２ｂまでの抵抗率を低減するために形成されている。Ｓｉ基板２の抵抗率を低減できる理由については後述する。この実施形態では、トレンチ５の底面は、ＳｉＣバッファ層３の第２主面３ｂによって形成されている。この実施形態では、各トレンチ５の横断面形状は、円形状である。また、この実施形態では、トレンチ５の直径は１０μｍ程度である。 The Si substrate 2 is formed by digging from the second main surface 2b of the Si substrate 2 toward the second main surface 3b of the SiC buffer layer 3, and penetrating the Si substrate 2 to form the second main surface 3b of the SiC buffer layer 3. A plurality of trenches 5 are formed to reach main surface 3b. Trench 5 is formed to reduce the resistivity from first main surface 2 a of Si substrate 2 to second main surface 2 b of Si substrate 2 . The reason why the resistivity of the Si substrate 2 can be reduced will be described later. In this embodiment, the bottom surface of trench 5 is formed by second main surface 3 b of SiC buffer layer 3 . In this embodiment, the cross-sectional shape of each trench 5 is circular. Moreover, in this embodiment, the diameter of the trench 5 is about 10 μm.

複数のトレンチ５は、平面視において、格子状に配置されている。この実施形態では、複数のトレンチ５は、平面視において、行列状に配置されている。行方向または列方向に隣り合う２つのトレンチ５の間隔は、１０μｍ程度である。なお、複数のトレンチ５は、平面視において、千鳥状に配置されてもよい。 The plurality of trenches 5 are arranged in a grid pattern in plan view. In this embodiment, the plurality of trenches 5 are arranged in a matrix in plan view. The interval between two trenches 5 adjacent to each other in the row or column direction is about 10 μm. Note that the plurality of trenches 5 may be arranged in a zigzag pattern in plan view.

トレンチ５の横断面の形状は任意であり、楕円形状、多角形状であってもよい。また、トレンチ５の横断面の大きさ（横断面の面積）および隣り合う２つのトレンチ５の間隔は、任意に設定することができる。 The shape of the cross section of trench 5 is arbitrary, and may be elliptical or polygonal. Moreover, the size of the cross section of the trench 5 (the area of the cross section) and the interval between two adjacent trenches 5 can be set arbitrarily.

トレンチ５の内面（底面および側面）の全域およびＳｉ基板２の第２主面２ｂの全域には、ＳｉＣバッファ層３の第２主面３ｂとオーミック接触するオーミックメタル７が形成されている。オーミックメタル７は、ＳｉＣバッファ層３とオーミック接触する金属（例えば、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）など）からなる。この実施形態では、オーミックメタル７は、ニッケル（Ｎｉ）からなる。オーミックメタル７の厚さは、例えば、０．３ｎｍ～３００ｎｍ程度である。 An ohmic metal 7 that makes ohmic contact with the second main surface 3 b of the SiC buffer layer 3 is formed over the entire inner surface (bottom and side surfaces) of the trench 5 and the entire second main surface 2 b of the Si substrate 2 . Ohmic metal 7 is made of a metal (for example, nickel (Ni), aluminum (Al), etc.) that makes ohmic contact with SiC buffer layer 3 . In this embodiment, the ohmic metal 7 is made of nickel (Ni). The thickness of the ohmic metal 7 is, for example, approximately 0.3 nm to 300 nm.

また、トレンチ５内には、オーミックメタル７に包囲された状態で電極メタル８が埋め込まれている。電極メタル８は、銅（Ｃｕ）、金（Ａｕ）等からなる。この実施形態では、電極メタル８は、銅（Ｃｕ）からなる。電極メタル８は、トレンチ５内の埋め込み部８Ａと、トレンチ５外においてトレンチ５の開口端からＳｉ基板２の第２主面２ｂに沿って引き出された引出し部８Ｂとを含む。引出し部８Ｂは、各トレンチ５から一様に引き出されており、Ｓｉ基板２の第２主面２ｂ全体を覆っている。電極メタル８の裏面（引出し部８Ｂの裏面）は、全体にわたって平坦状に形成されている。 An electrode metal 8 is embedded in the trench 5 while being surrounded by an ohmic metal 7 . The electrode metal 8 is made of copper (Cu), gold (Au), or the like. In this embodiment, the electrode metal 8 is made of copper (Cu). The electrode metal 8 includes a buried portion 8A inside the trench 5 and a lead portion 8B led out along the second main surface 2b of the Si substrate 2 from the opening end of the trench 5 outside the trench 5 . The lead portion 8B is uniformly led out from each trench 5 and covers the entire second main surface 2b of the Si substrate 2. As shown in FIG. The rear surface of the electrode metal 8 (the rear surface of the lead portion 8B) is formed flat over the entire surface.

なお、電極メタル８はトレンチ５内に完全に埋め込まれていなくてもよい。その場合には、電極メタル８の裏面は、平坦になっていなくてもよい。 Note that the electrode metal 8 does not have to be completely embedded in the trench 5 . In that case, the back surface of the electrode metal 8 may not be flat.

オーミックメタル７と電極メタル８とによって、カソード電極６が構成されている。つまり、カソード電極６は、この実施形態では、Ｓｉ基板２に接合されたオーミックメタル７と、このオーミックメタル７に積層された電極メタル８との多層構造（この実施形態では２層構造）を有している。 The cathode electrode 6 is composed of the ohmic metal 7 and the electrode metal 8 . That is, in this embodiment, the cathode electrode 6 has a multilayer structure (two-layer structure in this embodiment) of the ohmic metal 7 bonded to the Si substrate 2 and the electrode metal 8 laminated on the ohmic metal 7. are doing.

ＳｉＣバッファ層３の第２主面３ｂにおけるトレンチ５の底面に相当する領域は、カソード電極６のオーミックメタル７によって覆われている。言い換えれば、ＳｉＣバッファ層３の第２主面３ｂにおけるトレンチ５の底面に相当する領域は、オーミックメタル７（カソード電極６）に接触している。ＳｉＣバッファ層３の第２主面３ｂにおけるそれ以外の領域（平面視でトレンチ５が形成されていない領域）は、Ｓｉ基板２の第１主面２ａに接触している。 A region of second main surface 3 b of SiC buffer layer 3 corresponding to the bottom surface of trench 5 is covered with ohmic metal 7 of cathode electrode 6 . In other words, a region corresponding to the bottom surface of trench 5 in second main surface 3b of SiC buffer layer 3 is in contact with ohmic metal 7 (cathode electrode 6). The rest of second main surface 3 b of SiC buffer layer 3 (the area in which trenches 5 are not formed in plan view) is in contact with first main surface 2 a of Si substrate 2 .

ＳｉＣバッファ層３は、この実施形態では、３Ｃ－ＳｉＣを主材料とする３Ｃ－ＳｉＣバッファ層からなる。ＳｉＣバッファ層３には、ｎ型不純物がドープされている。ｎ型不純物としては、窒素（Ｎ）等が用いられる。ＳｉＣバッファ層３内のｎ型不純物濃度は、例えば、１×１０１７ｃｍ－３～１×１０２０ｃｍ－３程度であってもよい。ＳｉＣバッファ層３の第１主面３ａおよび第２主面３ｂは、（１１１）面である。ＳｉＣバッファ層３の厚さは、例えば、０．１μｍ～１０μｍ程度である。 The SiC buffer layer 3 is made of a 3C--SiC buffer layer containing 3C--SiC as a main material in this embodiment. SiC buffer layer 3 is doped with an n-type impurity. Nitrogen (N) or the like is used as the n-type impurity. The n-type impurity concentration in the SiC buffer layer 3 may be, for example, approximately 1×10 17 cm −3 to 1×10 20 cm −3 . The first main surface 3a and the second main surface 3b of SiC buffer layer 3 are (111) planes. The thickness of the SiC buffer layer 3 is, for example, approximately 0.1 μm to 10 μm.

ＳｉＣバッファ層３が設けられている理由は次の通りである。すなわち、Ｓｉ基板２上に酸化ガリウム（Ｇａ２Ｏ３）系半導体層からなるドリフト層４を直接形成した場合、Ｓｉ基板２のＳｉとドリフト層４のＧａ２Ｏ３との界面反応によって膜組成の変化等が起こるため、高品質のドリフト層４が得られない。そこで、Ｓｉ基板２のＳｉとドリフト層４のＧａ２Ｏ３の界面反応を抑制するために、Ｓｉ基板２とドリフト層４との間にＳｉＣバッファ層３が設けられている。 The reason why the SiC buffer layer 3 is provided is as follows. That is, when the drift layer 4 made of a gallium oxide (Ga 2 O 3 ) based semiconductor layer is directly formed on the Si substrate 2, the interfacial reaction between the Si of the Si substrate 2 and the Ga 2 O 3 of the drift layer 4 changes the film composition. and the like, a high-quality drift layer 4 cannot be obtained. Therefore, the SiC buffer layer 3 is provided between the Si substrate 2 and the drift layer 4 in order to suppress the interfacial reaction between the Si of the Si substrate 2 and the Ga 2 O 3 of the drift layer 4 .

ドリフト層４は、（Ｉｎｘ１Ｇａ１－ｘ）２Ｏ３（０≦ｘ１＜１）層、（Ａｌｘ２Ｇａ１－ｘ２）２Ｏ３（０≦ｘ２＜１）層等の酸化ガリウム系半導体層からなる。この実施形態では、ドリフト層４は、ｎ型不純物を含む酸化ガリウム（Ｇａ２Ｏ３）層からなる。この実施形態では、Ｇａ２Ｏ３は、β－Ｇａ２Ｏ３である。ドリフト層４には、ｎ型不純物がドープされている。ｎ型不純物としては、シリコン（Ｓｉ）、スズ（Ｓｎ）等が用いられる。この実施形態では、ｎ型不純物は、シリコン（Ｓｉ）である。 The drift layer 4 is a gallium oxide-based semiconductor such as an (In x1 Ga 1-x ) 2 O 3 (0≦x1<1) layer or an (Al x2 Ga 1-x2 ) 2 O 3 (0≦x2<1) layer. consists of layers. In this embodiment, the drift layer 4 consists of a gallium oxide (Ga 2 O 3 ) layer containing n-type impurities. In this embodiment the Ga 2 O 3 is β-Ga 2 O 3 . The drift layer 4 is doped with an n-type impurity. Silicon (Si), tin (Sn), or the like is used as the n-type impurity. In this embodiment, the n-type impurity is silicon (Si).

ドリフト層４の厚さは、例えば、１μｍ～１００ｎｍ程度である。ドリフト層４は、ノンドープの酸化ガリウム（Ｇａ２Ｏ３）層から構成されてもよい。 The thickness of the drift layer 4 is, for example, about 1 μm to 100 nm. The drift layer 4 may be composed of a non-doped gallium oxide (Ga 2 O 3 ) layer.

ドリフト層４の第１主面４ａには、シリコンナイトライド（ＳｉＮ）からなるフィールド絶縁膜１１が積層されている。フィールド絶縁膜１１の厚さは、例えば、１００ｎｍ以上、好ましくは、７００ｎｍ～４０００ｎｍ程度である。フィールド絶縁膜１１は、酸化シリコン（ＳｉＯ２）など、他の絶縁物からなってもよい。 A field insulating film 11 made of silicon nitride (SiN) is laminated on the first main surface 4 a of the drift layer 4 . The thickness of the field insulating film 11 is, for example, 100 nm or more, preferably about 700 nm to 4000 nm. Field insulating film 11 may be made of other insulators such as silicon oxide (SiO 2 ).

フィールド絶縁膜１１には、ドリフト層４の中央部を露出させる開口１２が形成されている。この実施形態では、開口１２は、平面視で円形状である。また、この実施形態では、開口１２の直径は、４００μｍ程度である。フィールド絶縁膜１１上には、アノード電極１４が形成されている。 An opening 12 is formed in the field insulating film 11 to expose the central portion of the drift layer 4 . In this embodiment, opening 12 is circular in plan view. Also, in this embodiment, the diameter of the opening 12 is about 400 μm. An anode electrode 14 is formed on the field insulating film 11 .

アノード電極１４は、フィールド絶縁膜１１の開口１２内を埋め尽くし、フィールド絶縁膜１１における開口１２の周縁部１３を上から覆うように、当該開口１２の外方へフランジ状に張り出している。すなわち、フィールド絶縁膜１１における開口１２の周縁部１３は、ドリフト層４およびアノード電極１４により、全周にわたってその上下両側から挟まれている。この実施形態では、アノード電極１４は、平面視で円形状である。また、この実施形態では、アノード電極１４の直径は、８００μｍ程度である。 The anode electrode 14 fills the inside of the opening 12 of the field insulating film 11 and protrudes outward from the opening 12 in a flange shape so as to cover the peripheral portion 13 of the opening 12 in the field insulating film 11 from above. That is, the peripheral edge portion 13 of the opening 12 in the field insulating film 11 is sandwiched by the drift layer 4 and the anode electrode 14 from both upper and lower sides over the entire circumference. In this embodiment, the anode electrode 14 is circular in plan view. Also, in this embodiment, the diameter of the anode electrode 14 is about 800 μm.

アノード電極１４は、この実施形態では、フィールド絶縁膜１１の開口１２内でドリフト層４に接合されたショットキーメタル１５と、このショットキーメタル１５に積層された電極メタル１６との多層構造（この実施形態では２層構造）を有している。 In this embodiment, the anode electrode 14 has a multilayer structure (this In the embodiment, it has a two-layer structure).

ショットキーメタル１５は、酸化ガリウム系半導体層との接合によりショットキー接合を形成する金属からなる。この実施形態では、ショットキーメタル１５は、ニッケル（Ｎｉ）からなる。ドリフト層４に接合されるショットキーメタル１５は、ドリフト層４を構成する酸化ガリウム系半導体層との間に、ショットキーバリア（電位障壁）を形成する。ショットキーメタル１５の厚さは、この実施形態では、例えば、０．０２μｍ～０．２０μｍ程度である。 The Schottky metal 15 is made of a metal that forms a Schottky junction by bonding with the gallium oxide-based semiconductor layer. In this embodiment, Schottky metal 15 is made of nickel (Ni). The Schottky metal 15 joined to the drift layer 4 forms a Schottky barrier (potential barrier) with the gallium oxide-based semiconductor layer forming the drift layer 4 . The thickness of the Schottky metal 15 is, for example, about 0.02 μm to 0.20 μm in this embodiment.

電極メタル１６は、アノード電極１４において、半導体装置１の最表面に露出して、ボンディングワイヤなどが接合される部分である。電極メタル１６は、銅（Ｃｕ）、金（Ａｕ）等からなる。この実施形態では、電極メタル１６は、銅（Ｃｕ）からなる。電極メタル１６の厚さは、この実施形態では、ショットキーメタル１５よりも大きく、例えば、０．５μｍ～５．０μｍ程度である。 The electrode metal 16 is a portion of the anode electrode 14 that is exposed on the outermost surface of the semiconductor device 1 and to which a bonding wire or the like is joined. The electrode metal 16 is made of copper (Cu), gold (Au), or the like. In this embodiment, the electrode metal 16 is made of copper (Cu). The thickness of the electrode metal 16 is larger than that of the Schottky metal 15 in this embodiment, and is, for example, about 0.5 μm to 5.0 μm.

なお、ドリフト層４の表面のうち、ドリフト層４の表面にショットキーメタル１５がショットキー接触している領域は活性領域と呼ばれ、活性領域を取り囲んでいる領域は外周領域と呼ばれることがある。 A region of the surface of the drift layer 4 where the Schottky metal 15 is in Schottky contact with the surface of the drift layer 4 is called an active region, and a region surrounding the active region is sometimes called a peripheral region. .

図３Ａ～図３Ｇは、半導体装置１の製造工程の一例を示す断面図であって、図３の切断面に対応する断面図である。 3A to 3G are cross-sectional views showing an example of the manufacturing process of the semiconductor device 1, corresponding to the cross-sectional view of FIG.

Ｓｉ基板２の元基板としてのｎ型シリコンウエハ（図示略）が用意される。シリコンウエハの表面には、複数の半導体装置（ショットキーバリアダイオード）１に対応した複数の素子（ショットキーバリアダイオード）領域が、マトリクス状に配列されて設定されている。隣接する素子領域の間には、境界領域（スクライブライン）が設けられている。境界領域は、ほぼ一定の幅を有する帯状の領域であり、直交する二方向に延びて格子状に形成されている。シリコンウエハに対して必要な工程を行った後に、境界領域に沿ってシリコンウエハを切り離すことにより、複数の半導体装置１が得られる。このように、ｎ型シリコンウエハから複数の半導体装置が得られることは、後述する他の実施形態においても同様である。 An n-type silicon wafer (not shown) is prepared as the original substrate of the Si substrate 2 . A plurality of element (Schottky barrier diode) regions corresponding to a plurality of semiconductor devices (Schottky barrier diodes) 1 are arranged in a matrix on the surface of the silicon wafer. A boundary region (scribe line) is provided between adjacent element regions. The boundary area is a belt-like area having a substantially constant width, and is formed in a lattice shape extending in two orthogonal directions. A plurality of semiconductor devices 1 are obtained by separating the silicon wafer along the boundary region after performing necessary processes on the silicon wafer. The fact that a plurality of semiconductor devices can be obtained from an n-type silicon wafer in this way also applies to other embodiments described later.

まず、図３Ａに示すように、例えばＣＶＤ(chemical vapor deposition)法によって、ｎ型Ｓｉ基板（ｎ型シリコンウエハ）２の第１主面２ａに、ＳｉＣバッファ層３が成長される。そして、ＳｉＣバッファ層３の第１主面３ａに、例えばハイドライド気相成長法（HVPE: Hydride Vapor Epitaxy)によって、ｎ型不純物がドープされた酸化ガリウム（Ｇａ２Ｏ３）からなるドリフト層４が形成される。 First, as shown in FIG. 3A, a SiC buffer layer 3 is grown on a first main surface 2a of an n-type Si substrate (n-type silicon wafer) 2 by, for example, CVD (chemical vapor deposition). A drift layer 4 made of gallium oxide (Ga 2 O 3 ) doped with n-type impurities is formed on the first main surface 3 a of the SiC buffer layer 3 by, for example, Hydride Vapor Epitaxy (HVPE). It is formed.

次に、図３Ｂに示すように、ドリフト層４の第１主面４ａにシリコンナイトライド（ＳｉＮ）からなるフィールド絶縁膜１１が形成される。 Next, as shown in FIG. 3B, field insulating film 11 made of silicon nitride (SiN) is formed on first main surface 4a of drift layer 4 .

次に、図３Ｃに示すように、フォトリソグラフィによって作成された図示しないレジストパターンをマスクとしてフィールド絶縁膜１１がエッチングされることにより、ドリフト層４の中央部（活性領域）を露出させる開口１２が形成される。 Next, as shown in FIG. 3C, the field insulating film 11 is etched using a resist pattern (not shown) formed by photolithography as a mask, thereby forming an opening 12 exposing the central portion (active region) of the drift layer 4. As shown in FIG. It is formed.

次に、図３Ｄに示すように、例えばスパッタ法により、ドリフト層４およびフィールド絶縁膜１１の表面にショットキーメタル１５の材料膜２１が形成される。材料膜２１は、例えばニッケル（Ｎｉ）層である。この後、例えば蒸着法により材料膜２１上に銅メッキシード層が形成された後、メッキ法により銅メッキシード層上に銅（Ｃｕ）が成膜される。これにより、材料膜２１上に、電極メタル１６の材料膜２２が形成される。 Next, as shown in FIG. 3D, a material film 21 of the Schottky metal 15 is formed on the surfaces of the drift layer 4 and the field insulating film 11 by, eg, sputtering. The material film 21 is, for example, a nickel (Ni) layer. After that, a copper plating seed layer is formed on the material film 21 by, for example, vapor deposition, and then copper (Cu) is formed on the copper plating seed layer by plating. Thereby, the material film 22 of the electrode metal 16 is formed on the material film 21 .

次に、図３Ｅに示すように、フォトリソグラフィおよびエッチングによって材料膜２２がパターニングされることにより、電極メタル１６が形成される。続いて、材料膜２１がパターニングされることにより、ショットキーメタル１５が形成される。ショットキーメタル１５は、開口１２内のドリフト層４の第１主面４ａの全域を覆うように形成される。これにより、ショットキーメタル１５および電極メタル１６からなるアノード電極１４が形成される。 Next, as shown in FIG. 3E, the electrode metal 16 is formed by patterning the material film 22 by photolithography and etching. Subsequently, the Schottky metal 15 is formed by patterning the material film 21 . Schottky metal 15 is formed to cover the entire first main surface 4 a of drift layer 4 within opening 12 . Thereby, the anode electrode 14 composed of the Schottky metal 15 and the electrode metal 16 is formed.

次に、図３Ｆに示すように、フォトリソグラフィおよびエッチングによって、Ｓｉ基板２に、Ｓｉ基板２の第２主面２ｂからＳｉＣバッファ層３の第２主面３ｂに達する複数のトレンチ５が形成される。 Next, as shown in FIG. 3F, a plurality of trenches 5 extending from the second main surface 2b of the Si substrate 2 to the second main surface 3b of the SiC buffer layer 3 are formed in the Si substrate 2 by photolithography and etching. be.

次に、図３Ｇに示すように、例えばスパッタ法によってトレンチ５の内面およびＳｉ基板２の第２主面２ｂにニッケル（Ｎｉ）層が形成されることにより、オーミックメタル７が形成される。 Next, as shown in FIG. 3G, an ohmic metal 7 is formed by forming a nickel (Ni) layer on the inner surface of the trench 5 and the second main surface 2b of the Si substrate 2 by, for example, sputtering.

最後に、例えば蒸着法によりオーミックメタル７上に銅メッキシード層が形成された後、メッキ法により銅メッキシード層上に銅（Ｃｕ）が成膜される。これにより、トレンチ５内に電極メタル８の材料である銅（Ｃｕ）が埋め込まれる。これにより、埋め込み部８Ａおよび引出し部８Ｂからなる電極メタル８が形成される。これにより、オーミックメタル７と電極メタル８とからなるカソード電極６が形成され、図２および図３に示されるような半導体装置１が得られる。 Finally, after a copper plating seed layer is formed on the ohmic metal 7 by vapor deposition, for example, a copper (Cu) film is formed on the copper plating seed layer by plating. As a result, the trench 5 is filled with copper (Cu), which is the material of the electrode metal 8 . As a result, the electrode metal 8 consisting of the buried portion 8A and the lead portion 8B is formed. Thereby, the cathode electrode 6 consisting of the ohmic metal 7 and the electrode metal 8 is formed, and the semiconductor device 1 as shown in FIGS. 2 and 3 is obtained.

第１実施形態に係る半導体装置１では、Ｓｉ基板２の第１主面２ａに、ＳｉＣバッファ層３を介して酸化ガリウム系のドリフト層４を形成しているので、Ｓｉ基板２上に高品質の酸化ガリウム系のドリフト層４を積層することができる。Ｓｉ基板２は、酸化ガリウム基板に比べて、安価で熱伝導率が高いため、安価で熱伝導率が高い半導体装置（ショットキーバリアダイオード）１を得ることができる。 In the semiconductor device 1 according to the first embodiment, the gallium oxide-based drift layer 4 is formed on the first main surface 2a of the Si substrate 2 with the SiC buffer layer 3 interposed therebetween. gallium oxide-based drift layer 4 can be laminated. Since the Si substrate 2 is less expensive and has higher thermal conductivity than a gallium oxide substrate, it is possible to obtain a semiconductor device (Schottky barrier diode) 1 that is inexpensive and has a high thermal conductivity.

また、第１実施形態に係る半導体装置１では、Ｓｉ基板２を貫通する複数のトレンチ５が形成されており、トレンチ５内に、Ｓｉ基板２よりも低抵抗の金属（オーミックメタル７および電極メタル８）が設けられている。これにより、Ｓｉ基板２の第１主面２ａからＳｉ基板２の第２主面２ｂまでの抵抗率を低減することができる。言い換えれば、第１実施形態に係る半導体装置１では、Ｓｉ基板２の一部が除去され、その除去部にＳｉよりも低抵抗の金属が設けられているので、Ｓｉ基板２の第１主面２ａからＳｉ基板２の第２主面２ｂまでの抵抗率を低減することができる。そのため、半導体装置１の低抵抗化を達成することができる。 In addition, in the semiconductor device 1 according to the first embodiment, a plurality of trenches 5 are formed through the Si substrate 2 , and metals (ohmic metal 7 and electrode metal 7 ) having a resistance lower than that of the Si substrate 2 are contained in the trenches 5 . 8) is provided. Thereby, the resistivity from the first main surface 2a of the Si substrate 2 to the second main surface 2b of the Si substrate 2 can be reduced. In other words, in the semiconductor device 1 according to the first embodiment, a portion of the Si substrate 2 is removed, and the removed portion is provided with a metal having a resistance lower than that of Si. The resistivity from 2a to the second main surface 2b of the Si substrate 2 can be reduced. Therefore, the resistance of the semiconductor device 1 can be reduced.

図４は、Ｇａ２Ｏ３、３Ｃ－ＳｉＣおよびＳｉの特性を示す表である。 FIG. 4 is a table showing properties of Ga 2 O 3 , 3C—SiC and Si.

ＳｉＣバッファ層３の主材料である３Ｃ－ＳｉＣは、図４に示すように、ドリフト層４の主材料であるＧａ２Ｏ３およびＳｉ基板２の主材料であるＳｉに比べて、熱伝導率が高い。したがって、放熱性の高い半導体装置１が得られる。 As shown in FIG. 4, 3C—SiC, which is the main material of the SiC buffer layer 3, has a higher thermal conductivity than Ga 2 O 3 , which is the main material of the drift layer 4, and Si, which is the main material of the Si substrate 2. is high. Therefore, the semiconductor device 1 with high heat dissipation can be obtained.

図５は、Ｓｉ基板２のエネルギー分布と、ＳｉＣバッファ層３のエネルギー分布と、ドリフト層４（β－Ｇａ２Ｏ３ドリフト層）のエネルギー分布とを示すエネルギーバンド図である。図５において、Ｅｖａｃは真空順位を、Ｅｃは伝導帯下端エネルギーを、Ｅｖは価電子帯上端エネルギーをそれぞれ示している。 FIG. 5 is an energy band diagram showing the energy distribution of the Si substrate 2, the energy distribution of the SiC buffer layer 3, and the energy distribution of the drift layer 4 (β-Ga 2 O 3 drift layer). In FIG. 5, Evac indicates the vacuum level, Ec indicates the conduction band bottom energy, and Ev indicates the valence band top energy.

図５に示すように、Ｓｉ基板２の伝導帯下端エネルギーＥｃと、ＳｉＣバッファ層３の伝導帯下端エネルギーＥｃとの差は小さいため、それらの間で電子が移動しやすい。また、ＳｉＣバッファ層３の伝導帯下端エネルギーＥｃと、ドリフト層４の伝導帯下端エネルギーＥｃとの差は小さいため、それらの間で電子が移動しやすい。このため、本実施形態のようにＳｉ基板２上にＳｉＣバッファ層３が設けられていても、電気的特性への影響はほとんどない。 As shown in FIG. 5, since the difference between the conduction band bottom energy Ec of the Si substrate 2 and the conduction band bottom energy Ec of the SiC buffer layer 3 is small, electrons easily move between them. Further, since the difference between the conduction band bottom energy Ec of the SiC buffer layer 3 and the conduction band bottom energy Ec of the drift layer 4 is small, electrons easily move between them. Therefore, even if the SiC buffer layer 3 is provided on the Si substrate 2 as in the present embodiment, the electrical characteristics are hardly affected.

図６は、本開示の第２実施形態に係る半導体装置の構成を説明するための図解的な断面図であり、図２の切断面に対応する断面図である。図６において、図２の各部に対応する部分には図２と同じ符号を付して示す。なお、第２実施形態に係る半導体装置１Ａの平面図は、第１実施形態に係る半導体装置１の平面図（図１）と同様である。 FIG. 6 is an illustrative cross-sectional view for explaining the configuration of the semiconductor device according to the second embodiment of the present disclosure, and is a cross-sectional view corresponding to the cross-sectional view of FIG. 2 . In FIG. 6, the parts corresponding to the parts in FIG. 2 are denoted by the same reference numerals as in FIG. The plan view of the semiconductor device 1A according to the second embodiment is the same as the plan view (FIG. 1) of the semiconductor device 1 according to the first embodiment.

第２実施形態に係る半導体装置１Ａでは、トレンチ５の深さが、第１実施形態に係る半導体装置１と異なっている。 In the semiconductor device 1A according to the second embodiment, the depth of the trench 5 is different from that of the semiconductor device 1 according to the first embodiment.

第２実施形態に係る半導体装置１Ａでは、トレンチ５は、Ｓｉ基板２およびＳｉＣバッファ層３を貫通してドリフト層４の第２主面４ｂに達している。つまり、第２実施形態に係る半導体装置１Ａでは、Ｓｉ基板２とＳｉＣバッファ層３との積層体に、Ｓｉ基板２の第２主面２ｂからドリフト層４の第２主面４ｂに向かって掘り下げられることによって形成され、Ｓｉ基板２およびＳｉＣバッファ層３を貫通してドリフト層４の第２主面４ｂに達する複数のトレンチ５が形成されている。この実施形態では、トレンチ５の底面は、ドリフト層４の第２主面４ｂによって形成されている。 In semiconductor device 1A according to the second embodiment, trench 5 penetrates Si substrate 2 and SiC buffer layer 3 and reaches second main surface 4b of drift layer 4 . That is, in the semiconductor device 1A according to the second embodiment, the layered body of the Si substrate 2 and the SiC buffer layer 3 is dug down from the second main surface 2b of the Si substrate 2 toward the second main surface 4b of the drift layer 4. A plurality of trenches 5 are formed through the Si substrate 2 and the SiC buffer layer 3 to reach the second main surface 4 b of the drift layer 4 . In this embodiment, the bottom surface of trench 5 is formed by second main surface 4b of drift layer 4 .

第１実施形態と同様に、トレンチ５の内面およびＳｉ基板２の第２主面２ｂには、オーミックメタル７が形成されている。ただし、第２実施形態に係る半導体装置１Ｂでは、オーミックメタル７は、ドリフト層４の第２主面４ｂにオーミック接触している。オーミックメタル７は、ドリフト層（酸化ガリウム）４とオーミック接触する金属（例えば、チタン（Ｔｉ）、インジウム（Ｉｎ）など）からなる。この実施形態では、オーミックメタル７は、チタン（Ｔｉ）からなる。 An ohmic metal 7 is formed on the inner surface of the trench 5 and the second main surface 2b of the Si substrate 2, as in the first embodiment. However, in the semiconductor device 1</b>B according to the second embodiment, the ohmic metal 7 is in ohmic contact with the second main surface 4 b of the drift layer 4 . The ohmic metal 7 is made of a metal (eg, titanium (Ti), indium (In), etc.) that makes ohmic contact with the drift layer (gallium oxide) 4 . In this embodiment, the ohmic metal 7 is made of titanium (Ti).

また、第１実施形態と同様に、トレンチ５内には、オーミックメタル７に包囲された状態で電極メタル８が埋め込まれている。電極メタル８は、トレンチ５内の埋め込み部８Ａと、トレンチ５外においてトレンチ５の開口端からＳｉ基板２の第２主面２ｂに沿って引き出された引出し部８Ｂとを含む。これにより、オーミックメタル７および電極メタル８からなるカソード電極６が形成されている。 Further, similarly to the first embodiment, the electrode metal 8 is embedded in the trench 5 while being surrounded by the ohmic metal 7 . The electrode metal 8 includes a buried portion 8A inside the trench 5 and a lead portion 8B led out along the second main surface 2b of the Si substrate 2 from the opening end of the trench 5 outside the trench 5 . Thus, a cathode electrode 6 composed of the ohmic metal 7 and the electrode metal 8 is formed.

第２実施形態に係る半導体装置１Ａでは、ドリフト層４の第２主面４ｂにおけるトレンチ５の底面に相当する領域は、カソード電極６のオーミックメタル７によって覆われている。言い換えれば、ドリフト層４の第２主面４ｂにおけるトレンチ５の底面に相当する領域は、オーミックメタル７に接触している。ドリフト層４の第２主面４ｂにおけるそれ以外の領域は、ＳｉＣバッファ層３の第１主面３ａに接触している。 In the semiconductor device 1A according to the second embodiment, the region corresponding to the bottom surface of the trench 5 in the second main surface 4b of the drift layer 4 is covered with the ohmic metal 7 of the cathode electrode 6. As shown in FIG. In other words, the region corresponding to the bottom surface of trench 5 in second main surface 4 b of drift layer 4 is in contact with ohmic metal 7 . The rest of second main surface 4 b of drift layer 4 is in contact with first main surface 3 a of SiC buffer layer 3 .

第２実施形態に係る半導体装置１Ａにおいても、第１実施形態に係る半導体装置１と同様な効果が得られる。 The same effect as the semiconductor device 1 according to the first embodiment can be obtained in the semiconductor device 1A according to the second embodiment.

図７Ａおよび図７Ｂは、半導体装置１Ａの製造工程の一部を示す断面図であって、図３の切断面に対応する断面図である。 7A and 7B are cross-sectional views showing part of the manufacturing process of the semiconductor device 1A, corresponding to the cross-sectional view of FIG.

半導体装置１Ａを製造する場合、まず、前述の図３Ａ～図３Ｅの工程と同様な工程が行われる。図３Ｅの工程によってアノード電極１４が形成されると、図７Ａに示すように、フォトリソグラフィおよびエッチングによって、Ｓｉ基板２とＳｉＣバッファ層３との積層体に、Ｓｉ基板２の第２主面２ｂからドリフト層４の第２主面４ｂに達する複数のトレンチ５が形成される。 When manufacturing the semiconductor device 1A, first, steps similar to the steps shown in FIGS. 3A to 3E are performed. After the anode electrode 14 is formed by the process of FIG. 3E, the second main surface 2b of the Si substrate 2 is formed on the laminate of the Si substrate 2 and the SiC buffer layer 3 by photolithography and etching, as shown in FIG. 7A. A plurality of trenches 5 reaching the second main surface 4b of the drift layer 4 are formed.

次に、図７Ｂに示すように、例えばスパッタ法によってトレンチ５の内面およびＳｉ基板２の第２主面２ｂにチタン（Ｔｉ）層が形成されることにより、オーミックメタル７が形成される。 Next, as shown in FIG. 7B, the ohmic metal 7 is formed by forming a titanium (Ti) layer on the inner surface of the trench 5 and the second main surface 2b of the Si substrate 2 by, for example, sputtering.

最後に、例えば蒸着法によりオーミックメタル７上に銅メッキシード層が形成された後、メッキ法により銅メッキシード層上に銅が成膜される。これにより、トレンチ５内に電極メタル８の材料である銅（Ｃｕ）が埋め込まれる。これにより、埋め込み部８Ａおよび引出し部８Ｂからなる電極メタル８が形成される。これにより、オーミックメタル７と電極メタル８とからなるカソード電極６が形成され、図６に示されるような半導体装置１Ａが得られる。 Finally, after a copper plating seed layer is formed on the ohmic metal 7 by vapor deposition, for example, a copper film is formed on the copper plating seed layer by plating. As a result, the trench 5 is filled with copper (Cu), which is the material of the electrode metal 8 . As a result, the electrode metal 8 consisting of the buried portion 8A and the lead portion 8B is formed. As a result, the cathode electrode 6 composed of the ohmic metal 7 and the electrode metal 8 is formed, and the semiconductor device 1A as shown in FIG. 6 is obtained.

図８は、本開示の第３実施形態に係る半導体装置の構成を説明するための図解的な平面図である。図９は、図８のIX-IX線に沿う図解的な断面図である。図８において、図１の各部に対応する部分には図１と同じ符号を付して示す。また、図９において、図２の各部に対応する部分には図２と同じ符号を付して示す。 FIG. 8 is an illustrative plan view for explaining the configuration of the semiconductor device according to the third embodiment of the present disclosure; 9 is a schematic cross-sectional view along line IX-IX of FIG. 8. FIG. In FIG. 8, parts corresponding to the parts in FIG. 1 are denoted by the same reference numerals as in FIG. In FIG. 9, parts corresponding to those in FIG. 2 are denoted by the same reference numerals as those in FIG.

第３実施形態に係る半導体装置１Ｂでは、第１実施形態に係る半導体装置１に比べて、トレンチ５の形態が異なっている。 In the semiconductor device 1B according to the third embodiment, the shape of the trench 5 is different from that of the semiconductor device 1 according to the first embodiment.

具体的には、トレンチ５は、１つのみ形成されている。この単一のトレンチ５は、Ｓｉ基板２の第２主面２ｂの中央部からＳｉＣバッファ層３の第２主面３ｂに向かって掘り下げられることによって、Ｓｉ基板２に形成されている。そして、トレンチ５は、Ｓｉ基板２を貫通してＳｉＣバッファ層３の第２主面３ｂに達している。この実施形態では、トレンチ５の底面は、ＳｉＣバッファ層３の第２主面３ｂによって形成されている。 Specifically, only one trench 5 is formed. The single trench 5 is formed in the Si substrate 2 by digging from the central portion of the second main surface 2 b of the Si substrate 2 toward the second main surface 3 b of the SiC buffer layer 3 . Trench 5 penetrates Si substrate 2 and reaches second main surface 3 b of SiC buffer layer 3 . In this embodiment, the bottom surface of trench 5 is formed by second main surface 3 b of SiC buffer layer 3 .

トレンチ５は、平面視で、開口１２と同心の円形状である。この実施形態では、トレンチ５の直径は開口１２の直径よりも小さい。この実施形態では、開口１２の直径が４００μｍ程度であり、アノード電極１４の直径が８００μｍ程度であり、トレンチ５の直径が３８０μｍ程度である。 The trench 5 has a circular shape concentric with the opening 12 in plan view. In this embodiment, the diameter of trench 5 is smaller than the diameter of opening 12 . In this embodiment, the diameter of the opening 12 is approximately 400 μm, the diameter of the anode electrode 14 is approximately 800 μm, and the diameter of the trench 5 is approximately 380 μm.

第１実施形態と同様に、トレンチ５の内面（底面および側面）の全域およびＳｉ基板２の第２主面２ｂの全域には、ＳｉＣバッファ層３の第２主面３ｂとオーミック接触するオーミックメタル７が形成されている。オーミックメタル７は、ＳｉＣバッファ層３とオーミック接触する金属（例えば、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）など）からなる。この実施形態では、オーミックメタル７は、ニッケル（Ｎｉ）からなる。 As in the first embodiment, the entire inner surface (bottom and side surfaces) of the trench 5 and the entire second main surface 2b of the Si substrate 2 are covered with an ohmic metal that makes ohmic contact with the second main surface 3b of the SiC buffer layer 3. 7 is formed. Ohmic metal 7 is made of a metal (for example, nickel (Ni), aluminum (Al), etc.) that makes ohmic contact with SiC buffer layer 3 . In this embodiment, the ohmic metal 7 is made of nickel (Ni).

また、第１実施形態と同様に、トレンチ５内には、オーミックメタル７に包囲された状態で電極メタル８が埋め込まれている。電極メタル８は、トレンチ５内の埋め込み部８Ａと、トレンチ５外においてトレンチ５の開口端からＳｉ基板２の第２主面２ｂに沿って引き出された引出し部８Ｂとを含む。引出し部８Ｂは、トレンチ５から引き出されており、Ｓｉ基板２の第２主面２ｂ全体を覆っている。電極メタル８の裏面（引出し部８Ｂの裏面）は、全体にわたって平坦状に形成されている。これにより、オーミックメタル７および電極メタル８からなるカソード電極６が形成されている。 Further, similarly to the first embodiment, the electrode metal 8 is embedded in the trench 5 while being surrounded by the ohmic metal 7 . The electrode metal 8 includes a buried portion 8A inside the trench 5 and a lead portion 8B led out along the second main surface 2b of the Si substrate 2 from the opening end of the trench 5 outside the trench 5 . The lead portion 8B is led out from the trench 5 and covers the entire second main surface 2b of the Si substrate 2. As shown in FIG. The rear surface of the electrode metal 8 (the rear surface of the lead portion 8B) is formed flat over the entire surface. Thus, a cathode electrode 6 composed of the ohmic metal 7 and the electrode metal 8 is formed.

なお、電極メタル８はトレンチ５内に完全に埋め込まれていなくてもよい。その場合には、電極メタル８の裏面は、平坦になっていなくてもよい。 Note that the electrode metal 8 does not have to be completely embedded in the trench 5 . In that case, the back surface of the electrode metal 8 may not be flat.

ＳｉＣバッファ層３の第２主面３ｂにおけるトレンチ５の底面に相当する領域は、カソード電極６のオーミックメタル７によって覆われている。言い換えれば、ＳｉＣバッファ層３の第２主面３ｂにおけるトレンチ５の底面に相当する領域は、オーミックメタル７に接触している。ＳｉＣバッファ層３の第２主面３ｂにおけるそれ以外の領域（平面視においてトレンチ５の周縁よりも外側の領域）は、Ｓｉ基板２の第１主面２ａに接触している。 A region of second main surface 3 b of SiC buffer layer 3 corresponding to the bottom surface of trench 5 is covered with ohmic metal 7 of cathode electrode 6 . In other words, a region corresponding to the bottom surface of trench 5 in second main surface 3 b of SiC buffer layer 3 is in contact with ohmic metal 7 . The rest of second main surface 3 b of SiC buffer layer 3 (the area outside the periphery of trench 5 in plan view) is in contact with first main surface 2 a of Si substrate 2 .

図１０Ａおよび図１０Ｂは、半導体装置１Ｂの製造工程の一部を示す断面図であって、図８の切断面に対応する断面図である。 10A and 10B are cross-sectional views showing part of the manufacturing process of the semiconductor device 1B, corresponding to the cross-sectional view of FIG.

半導体装置１Ｂを製造する場合、まず、前述の図３Ａ～図３Ｅの工程と同様な工程が行われる。図３Ｅの工程によってアノード電極１４が形成されると、図１０Ａに示すように、フォトリソグラフィおよびエッチングによって、Ｓｉ基板２に、Ｓｉ基板２の第２主面２ｂの中央部からＳｉＣバッファ層３の第２主面３ｂに達する１つのトレンチ５が形成される。 When manufacturing the semiconductor device 1B, first, steps similar to the steps shown in FIGS. 3A to 3E are performed. After the anode electrode 14 is formed by the process of FIG. 3E, as shown in FIG. 10A, the SiC buffer layer 3 is formed on the Si substrate 2 from the central portion of the second main surface 2b of the Si substrate 2 by photolithography and etching. One trench 5 is formed reaching the second main surface 3b.

次に、図１０Ｂに示すように、例えばスパッタ法によってトレンチ５の内面およびＳｉ基板２の第２主面２ｂにニッケル（Ｎｉ）層が形成されることにより、オーミックメタル７が形成される。 Next, as shown in FIG. 10B, the ohmic metal 7 is formed by forming a nickel (Ni) layer on the inner surface of the trench 5 and the second main surface 2b of the Si substrate 2 by, for example, sputtering.

最後に、例えば蒸着法によりオーミックメタル７上に銅メッキシード層が形成された後、メッキ法により銅メッキシード層上に銅が成膜される。これにより、トレンチ５内に電極メタル８の材料である銅（Ｃｕ）が埋め込まれる。これにより、埋め込み部８Ａおよび引出し部８Ｂからなる電極メタル８が形成される。これにより、オーミックメタル７と電極メタル８とからなるカソード電極６が形成され、図８および図９に示されるような半導体装置Ｃが得られる。 Finally, after a copper plating seed layer is formed on the ohmic metal 7 by vapor deposition, for example, a copper film is formed on the copper plating seed layer by plating. As a result, the trench 5 is filled with copper (Cu), which is the material of the electrode metal 8 . As a result, the electrode metal 8 consisting of the buried portion 8A and the lead portion 8B is formed. Thereby, the cathode electrode 6 composed of the ohmic metal 7 and the electrode metal 8 is formed, and the semiconductor device C as shown in FIGS. 8 and 9 is obtained.

第３実施形態に係る半導体装置１Ｂにおいても、第１実施形態に係る半導体装置１と同様な効果が得られる。 The same effect as the semiconductor device 1 according to the first embodiment can be obtained in the semiconductor device 1B according to the third embodiment.

図１１は、本開示の第４実施形態に係る半導体装置の構成を説明するための図解的な断面図であり、図９の切断面に対応する断面図である。図１１において、図９の各部に対応する部分には図９と同じ符号を付して示す。なお、第４実施形態に係る半導体装置１Ｃの平面図は、第３実施形態に係る半導体装置１Ｂの平面図（図８）と同様である。 FIG. 11 is an illustrative cross-sectional view for explaining the configuration of the semiconductor device according to the fourth embodiment of the present disclosure, and is a cross-sectional view corresponding to the cross-sectional view of FIG. 9 . In FIG. 11, parts corresponding to those in FIG. 9 are denoted by the same reference numerals as in FIG. The plan view of the semiconductor device 1C according to the fourth embodiment is the same as the plan view (FIG. 8) of the semiconductor device 1B according to the third embodiment.

第４実施形態に係る半導体装置１Ｃでは、トレンチ５の深さが、第３実施形態に係る半導体装置１Ｂと異なっている。 In the semiconductor device 1C according to the fourth embodiment, the depth of the trench 5 is different from that of the semiconductor device 1B according to the third embodiment.

第４実施形態に係る半導体装置１Ｃでは、トレンチ５は、Ｓｉ基板２およびＳｉＣバッファ層３を貫通してドリフト層４の第２主面４ｂに達している。言い換えれば、第４実施形態に係る半導体装置１Ｃでは、Ｓｉ基板２とＳｉＣバッファ層３との積層体に、Ｓｉ基板２の第２主面２ｂからドリフト層４の第２主面４ｂに向かって掘り下げられることによって形成され、Ｓｉ基板２およびＳｉＣバッファ層３を貫通してドリフト層４の第２主面４ｂに達する１つのトレンチ５が形成されている。この実施形態では、トレンチ５の底面は、ドリフト層４の第２主面４ｂによって形成されている。 In the semiconductor device 1</b>C according to the fourth embodiment, trench 5 penetrates Si substrate 2 and SiC buffer layer 3 and reaches second main surface 4 b of drift layer 4 . In other words, in the semiconductor device 1</b>C according to the fourth embodiment, the laminate of the Si substrate 2 and the SiC buffer layer 3 is provided with the second main surface 2 b of the Si substrate 2 toward the second main surface 4 b of the drift layer 4 . A single trench 5 is formed by digging down to penetrate Si substrate 2 and SiC buffer layer 3 and reach second main surface 4 b of drift layer 4 . In this embodiment, the bottom surface of trench 5 is formed by second main surface 4b of drift layer 4 .

第３実施形態と同様に、トレンチ５の内面およびＳｉ基板２の第２主面２ｂには、オーミックメタル７が形成されている。ただし、第４実施形態に係る半導体装置１Ｃでは、オーミックメタル７は、ドリフト層４の第２主面４ｂにオーミック接触している。オーミックメタル７は、ドリフト層（酸化ガリウム）４とオーミック接触する金属（例えば、チタン（Ｔｉ）、インジウム（Ｉｎ）など）からなる。この実施形態では、オーミックメタル７は、チタン（Ｔｉ）からなる。 An ohmic metal 7 is formed on the inner surface of the trench 5 and the second main surface 2b of the Si substrate 2, as in the third embodiment. However, in the semiconductor device 1</b>C according to the fourth embodiment, the ohmic metal 7 is in ohmic contact with the second main surface 4 b of the drift layer 4 . The ohmic metal 7 is made of metal (eg, titanium (Ti), indium (In), etc.) that makes ohmic contact with the drift layer (gallium oxide) 4 . In this embodiment, the ohmic metal 7 is made of titanium (Ti).

また、第３実施形態と同様に、トレンチ５内には、オーミックメタル７に包囲された状態で電極メタル８が埋め込まれている。電極メタル８は、トレンチ５内の埋め込み部８Ａと、トレンチ５外においてトレンチ５の開口端からＳｉ基板２の第２主面２ｂに沿って引き出された引出し部８Ｂとを含む。これにより、オーミックメタル７および電極メタル８からなるカソード電極６が形成されている。 Further, similarly to the third embodiment, the electrode metal 8 is embedded in the trench 5 while being surrounded by the ohmic metal 7 . The electrode metal 8 includes a buried portion 8A inside the trench 5 and a lead portion 8B led out along the second main surface 2b of the Si substrate 2 from the opening end of the trench 5 outside the trench 5 . Thus, a cathode electrode 6 composed of the ohmic metal 7 and the electrode metal 8 is formed.

第４実施形態に係る半導体装置１Ｃでは、ドリフト層４の第２主面４ｂにおけるトレンチ５の底面に相当する領域は、カソード電極６のオーミックメタル７によって覆われている。言い換えれば、ドリフト層４の第２主面４ｂにおけるトレンチ５の底面に相当する領域は、オーミックメタル７に接触している。ドリフト層４の第２主面４ｂにおけるそれ以外の領域は、ＳｉＣバッファ層３の第１主面３ａに接触している。 In the semiconductor device 1</b>C according to the fourth embodiment, the region corresponding to the bottom surface of the trench 5 on the second main surface 4 b of the drift layer 4 is covered with the ohmic metal 7 of the cathode electrode 6 . In other words, the region corresponding to the bottom surface of trench 5 in second main surface 4 b of drift layer 4 is in contact with ohmic metal 7 . The rest of second main surface 4 b of drift layer 4 is in contact with first main surface 3 a of SiC buffer layer 3 .

第４実施形態に係る半導体装置１Ｃにおいても、第１実施形態に係る半導体装置１と同様な効果が得られる。 Also in the semiconductor device 1C according to the fourth embodiment, the same effects as those of the semiconductor device 1 according to the first embodiment can be obtained.

図１２Ａおよび図１２Ｂは、半導体装置１Ｃの製造工程の一部を示す断面図であって、図９の切断面に対応する断面図である。 12A and 12B are cross-sectional views showing part of the manufacturing process of the semiconductor device 1C, corresponding to the cross-sectional view of FIG.

半導体装置１Ｃを製造する場合、まず、前述の図３Ａ～図３Ｅの工程と同様な工程が行われる。図３Ｅの工程によってアノード電極１４が形成されると、図１２Ａに示すように、フォトリソグラフィおよびエッチングによって、Ｓｉ基板２とＳｉＣバッファ層３との積層体に、Ｓｉ基板２の第２主面２ｂの中央部からドリフト層４の第２主面４ｂに達する１つのトレンチ５が形成される。 When manufacturing the semiconductor device 1C, first, steps similar to the steps shown in FIGS. 3A to 3E are performed. After the anode electrode 14 is formed by the process of FIG. 3E, as shown in FIG. 12A, the second main surface 2b of the Si substrate 2 is formed on the laminate of the Si substrate 2 and the SiC buffer layer 3 by photolithography and etching. A single trench 5 is formed extending from the central portion of the drift layer 4 to the second main surface 4b of the drift layer 4 .

次に、図１２Ｂに示すように、例えばスパッタ法によってトレンチ５の内面およびＳｉ基板２の第２主面２ｂにチタン（Ｔｉ）層が形成されることにより、オーミックメタル７が形成される。 Next, as shown in FIG. 12B, an ohmic metal 7 is formed by forming a titanium (Ti) layer on the inner surface of the trench 5 and the second main surface 2b of the Si substrate 2 by, for example, sputtering.

最後に、例えば蒸着法によりオーミックメタル７上に銅メッキシード層が形成された後、メッキ法により銅メッキシード層上に銅が成膜される。これにより、トレンチ５内に電極メタル８の材料である銅（Ｃｕ）が埋め込まれる。これにより、埋め込み部８Ａおよび引出し部８Ｂからなる電極メタル８が形成される。これにより、オーミックメタル７と電極メタル８とからなるカソード電極６が形成され、図１１に示されるような半導体装置１Ｃが得られる。 Finally, after a copper plating seed layer is formed on the ohmic metal 7 by vapor deposition, for example, a copper film is formed on the copper plating seed layer by plating. As a result, the trench 5 is filled with copper (Cu), which is the material of the electrode metal 8 . As a result, the electrode metal 8 consisting of the buried portion 8A and the lead portion 8B is formed. Thus, a cathode electrode 6 composed of the ohmic metal 7 and the electrode metal 8 is formed, and a semiconductor device 1C as shown in FIG. 11 is obtained.

図１３は、本開示の第５実施形態に係る半導体装置の構成を説明するための図解的な断面図であり、図９の切断面に対応する断面図である。図１３において、図９の各部に対応する部分には図９と同じ符号を付して示す。なお、第５実施形態に係る半導体装置１Ｄの平面図は、第３実施形態に係る半導体装置１Ｂの平面図（図８）と同様である。 FIG. 13 is an illustrative cross-sectional view for explaining the configuration of the semiconductor device according to the fifth embodiment of the present disclosure, and is a cross-sectional view corresponding to the cross-sectional view of FIG. 9 . In FIG. 13, parts corresponding to those in FIG. 9 are indicated by the same reference numerals as in FIG. The plan view of the semiconductor device 1D according to the fifth embodiment is the same as the plan view (FIG. 8) of the semiconductor device 1B according to the third embodiment.

第５実施形態に係る半導体装置１Ｄでは、トレンチ５の深さが、第３実施形態に係る半導体装置１Ｂと異なっている。 In the semiconductor device 1D according to the fifth embodiment, the depth of the trench 5 is different from that of the semiconductor device 1B according to the third embodiment.

第５実施形態に係る半導体装置１Ｄでは、トレンチ５は、Ｓｉ基板２を貫通していない。具体的には、トレンチ５は、Ｓｉ基板２の第２主面２ｂからＳｉ基板２の厚さ途中まで延びている。 The trench 5 does not penetrate the Si substrate 2 in the semiconductor device 1</b>D according to the fifth embodiment. Specifically, the trench 5 extends from the second main surface 2 b of the Si substrate 2 halfway through the thickness of the Si substrate 2 .

言い換えれば、第５実施形態に係る半導体装置１Ｄでは、Ｓｉ基板２に、Ｓｉ基板２の第２主面２ｂからＳｉ基板２の第１主面２ａに向かって掘り下げられることによって形成され、Ｓｉ基板２の厚さ途中に達する１つのトレンチ５が形成されている。 In other words, in the semiconductor device 1D according to the fifth embodiment, the Si substrate 2 is formed by digging down from the second main surface 2b of the Si substrate 2 toward the first main surface 2a of the Si substrate 2. A trench 5 reaching halfway through the thickness of 2 is formed.

第３実施形態と同様に、トレンチ５の内面およびＳｉ基板２の第２主面２ｂには、オーミックメタル７が形成されている。ただし、第５実施形態に係る半導体装置１Ｄでは、オーミックメタル７は、Ｓｉ基板２にオーミック接触している。オーミックメタル７は、Ｓｉ基板２とオーミック接触する金属（例えば、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）など）からなる。この実施形態では、オーミックメタル７は、ニッケル（Ｎｉ）からなる。 An ohmic metal 7 is formed on the inner surface of the trench 5 and the second main surface 2b of the Si substrate 2, as in the third embodiment. However, in the semiconductor device 1</b>D according to the fifth embodiment, the ohmic metal 7 is in ohmic contact with the Si substrate 2 . The ohmic metal 7 is made of metal (for example, nickel (Ni), aluminum (Al), etc.) that makes ohmic contact with the Si substrate 2 . In this embodiment, the ohmic metal 7 is made of nickel (Ni).

また、第３実施形態と同様に、トレンチ５内には、オーミックメタル７に包囲された状態で電極メタル８が埋め込まれている。電極メタル８は、トレンチ５内の埋め込み部８Ａと、トレンチ５外においてトレンチ５の開口端からＳｉ基板２の第２主面２ｂに沿って引き出された引出し部８Ｂとを含む。これにより、オーミックメタル７および電極メタル８からなるカソード電極６が形成されている。 Further, similarly to the third embodiment, the electrode metal 8 is embedded in the trench 5 while being surrounded by the ohmic metal 7 . The electrode metal 8 includes a buried portion 8A inside the trench 5 and a lead portion 8B led out along the second main surface 2b of the Si substrate 2 from the opening end of the trench 5 outside the trench 5 . Thus, a cathode electrode 6 composed of the ohmic metal 7 and the electrode metal 8 is formed.

第５実施形態に係る半導体装置１Ｄにおいても、第１実施形態に係る半導体装置１と同様な効果が得られる。 The same effect as the semiconductor device 1 according to the first embodiment can be obtained in the semiconductor device 1D according to the fifth embodiment.

図１４Ａおよび図１４Ｂは、半導体装置１Ｄの製造工程の一部を示す断面図であって、図９切断面に対応する断面図である。 14A and 14B are cross-sectional views showing part of the manufacturing process of the semiconductor device 1D, corresponding to the cross-sectional view of FIG.

半導体装置１Ｄを製造する場合、まず、前述の図３Ａ～図３Ｅの工程と同様な工程が行われる。図３Ｅの工程によってアノード電極１４が形成されると、図１４Ａに示すように、フォトリソグラフィおよびエッチングによって、Ｓｉ基板２に、Ｓｉ基板２の第２主面２ｂの中央部からＳｉ基板２の厚さ途中に達する１つのトレンチ５が形成される。 When manufacturing the semiconductor device 1D, first, the same processes as those shown in FIGS. 3A to 3E are performed. After the anode electrode 14 is formed by the process of FIG. 3E, as shown in FIG. 14A, photolithography and etching are applied to the Si substrate 2 from the central portion of the second main surface 2b of the Si substrate 2 to the thickness of the Si substrate 2. A trench 5 reaching halfway is formed.

次に、図１４Ｂに示すように、例えばスパッタ法によってトレンチ５の内面およびＳｉ基板２の第２主面２ｂにニッケル（Ｎｉ）層が形成されることにより、オーミックメタル７が形成される。 Next, as shown in FIG. 14B, the ohmic metal 7 is formed by forming a nickel (Ni) layer on the inner surface of the trench 5 and the second main surface 2b of the Si substrate 2 by, for example, sputtering.

最後に、例えば蒸着法によりオーミックメタル７上に銅メッキシード層が形成された後、メッキ法により銅メッキシード層上に銅が成膜される。これにより、トレンチ５内に電極メタル８の材料である銅（Ｃｕ）が埋め込まれる。これにより、埋め込み部８Ａおよび引出し部８Ｂからなる電極メタル８が形成される。これにより、オーミックメタル７と電極メタル８とからなるカソード電極６が形成され、図１３に示されるような半導体装置１Ｃが得られる。 Finally, after a copper plating seed layer is formed on the ohmic metal 7 by vapor deposition, for example, a copper film is formed on the copper plating seed layer by plating. As a result, the trench 5 is filled with copper (Cu), which is the material of the electrode metal 8 . As a result, the electrode metal 8 consisting of the buried portion 8A and the lead portion 8B is formed. Thus, a cathode electrode 6 composed of the ohmic metal 7 and the electrode metal 8 is formed, and a semiconductor device 1C as shown in FIG. 13 is obtained.

図１５は、本開示の第６実施形態に係る半導体装置の構成を説明するための図解的な断面図であり、図２の切断面に対応する断面図である。図１５において、図２の各部に対応する部分には図２と同じ符号を付して示す。 FIG. 15 is an illustrative cross-sectional view for explaining the configuration of the semiconductor device according to the sixth embodiment of the present disclosure, and is a cross-sectional view corresponding to the cross-sectional view of FIG. In FIG. 15, the parts corresponding to the parts in FIG. 2 are given the same reference numerals as in FIG.

第６実施形態に係る半導体装置１Ｅでは、トレンチ５は、形成されていない。Ｓｉ基板２の第２主面２ｂの全域にオーミックメタル７が形成されている。オーミックメタル７は、Ｓｉ基板２とオーミック接触する金属（例えば、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）など）からなる。この実施形態では、オーミックメタル７は、ニッケル（Ｎｉ）からなる。オーミックメタル７におけるＳｉ基板２側とは反対側の表面の全域に電極メタル８が形成されている。これにより、オーミックメタル７および電極メタル８からなるカソード電極６が形成されている。 The trench 5 is not formed in the semiconductor device 1E according to the sixth embodiment. An ohmic metal 7 is formed over the entire second main surface 2 b of the Si substrate 2 . The ohmic metal 7 is made of metal (for example, nickel (Ni), aluminum (Al), etc.) that makes ohmic contact with the Si substrate 2 . In this embodiment, the ohmic metal 7 is made of nickel (Ni). An electrode metal 8 is formed over the entire surface of the ohmic metal 7 opposite to the Si substrate 2 side. Thus, a cathode electrode 6 composed of the ohmic metal 7 and the electrode metal 8 is formed.

第６実施形態に係る半導体装置１Ｅにおいても、第１実施形態に係る半導体装置１と同様な効果が得られる。 Also in the semiconductor device 1E according to the sixth embodiment, effects similar to those of the semiconductor device 1 according to the first embodiment can be obtained.

第６実施形態に係る半導体装置１Ｅは、以下のようにして製造される。すなわち、まず、前述の図３Ａ～図３Ｅの工程と同様な工程が行われる。図３Ｅの工程によってアノード電極１４が形成されると、例えばスパッタ法によってＳｉ基板２の第２主面２ｂにニッケル（Ｎｉ）層が形成されることにより、オーミックメタル７が形成される。 A semiconductor device 1E according to the sixth embodiment is manufactured as follows. That is, first, steps similar to the steps shown in FIGS. 3A to 3E are performed. After the anode electrode 14 is formed by the process of FIG. 3E, the ohmic metal 7 is formed by forming a nickel (Ni) layer on the second main surface 2b of the Si substrate 2 by, for example, sputtering.

最後に、例えば蒸着法によりオーミックメタル７上に銅メッキシード層が形成された後、メッキ法により銅メッキシード層上に銅が成膜される。これにより、オーミックメタル７上に電極メタル８が形成される。これにより、オーミックメタル７と電極メタル８とからなるカソード電極６が形成され、図１５に示されるような半導体装置１Ｅが得られる。 Finally, after a copper plating seed layer is formed on the ohmic metal 7 by vapor deposition, for example, a copper film is formed on the copper plating seed layer by plating. Thereby, the electrode metal 8 is formed on the ohmic metal 7 . As a result, the cathode electrode 6 composed of the ohmic metal 7 and the electrode metal 8 is formed, and the semiconductor device 1E as shown in FIG. 15 is obtained.

以上、本開示の第１～第６実施形態について説明したが、本開示はさらに他の形態で実施することもできる。例えば、前述の第１実施形態または第２実施形態において、複数のトレンチ５は、平面視で行列状、千鳥状等の格子状に配置されているが、格子状に配置されていなくてもよい。また、トレンチ５の断面形状および大きさは、任意に設定することができる。 Although the first to sixth embodiments of the present disclosure have been described above, the present disclosure can also be implemented in other forms. For example, in the first embodiment or the second embodiment described above, the plurality of trenches 5 are arranged in a grid pattern such as a matrix or a staggered pattern in a plan view, but the trenches 5 may not be arranged in a grid pattern. . Moreover, the cross-sectional shape and size of the trench 5 can be set arbitrarily.

また、前述の第１実施形態または第２実施形態において、複数のトレンチ５は、平面視において、半導体装置１，１Ａのほぼ全域に形成されているが、複数のトレンチ５が形成される領域に任意に設定することができる。例えば、複数のトレンチ５は、平面視において、半導体装置１，１Ａの中央部の領域のみに形成されてもよいし、周縁部の領域のみに形成されてもよい。 In addition, in the first embodiment or the second embodiment described above, the plurality of trenches 5 are formed in substantially the entire area of the semiconductor device 1, 1A in a plan view. Can be set arbitrarily. For example, the plurality of trenches 5 may be formed only in the central regions of the semiconductor devices 1 and 1A, or may be formed only in the peripheral regions in plan view.

また、前述の第１～第６実施形態において、トレンチ５は、平面視において、円形状に形成されているが、楕円形状、多角形状等の円形状以外の形状に形成されていてもよい。また、トレンチ５の大きさも、任意の大きさに設定することができる。 Further, in the first to sixth embodiments described above, the trench 5 is formed in a circular shape in plan view, but may be formed in a shape other than a circular shape such as an elliptical shape or a polygonal shape. Also, the size of the trench 5 can be set to any size.

また、前述の第１の実施形態および第３の実施形態では、トレンチ５は、Ｓｉ基板２の第２主面２ｂからＳｉＣバッファ層３の第２主面２ｂまで掘り下げられているが、トレンチ５は、Ｓｉ基板２の第２主面２ｂからＳｉＣバッファ層３の厚さ途中まで掘り下げられていてもよい。 In the first and third embodiments described above, the trench 5 is dug down from the second main surface 2b of the Si substrate 2 to the second main surface 2b of the SiC buffer layer 3. may be dug down from the second main surface 2 b of the Si substrate 2 to halfway through the thickness of the SiC buffer layer 3 .

また、前述の第２の実施形態および第４の実施形態では、トレンチ５は、Ｓｉ基板２の第２主面２ｂからドリフト層４の第２主面４ｂまで掘り下げられているが、トレンチ５は、Ｓｉ基板２の第２主面２ｂからドリフト層４の厚さ途中まで掘り下げられていてもよい。 Further, in the second and fourth embodiments described above, the trench 5 is dug down from the second main surface 2b of the Si substrate 2 to the second main surface 4b of the drift layer 4, but the trench 5 is , from the second main surface 2 b of the Si substrate 2 to the middle of the thickness of the drift layer 4 .

また、例えば、前述の第１～第６実施形態では、アノード電極１４は、ショットキーメタル１５と電極メタル１６との２層構造であるが、１層構造または３層以上の構造であってもよい。ショットキーメタル１５および電極メタル１６の材料は、適宜適切な材料を選択して用いることができる。ショットキーメタル１５および電極メタル１６の厚さは、一例であり、適宜適切な値を選択して用いることができる。また、アノード電極１４の平面形状は、円形状であるが、楕円形状、多角形状等の円形状以外の形状であってもよい。 Further, for example, in the above-described first to sixth embodiments, the anode electrode 14 has a two-layer structure of the Schottky metal 15 and the electrode metal 16, but it may have a one-layer structure or a structure of three or more layers. good. Appropriate materials can be appropriately selected and used as materials for the Schottky metal 15 and the electrode metal 16 . The thicknesses of the Schottky metal 15 and the electrode metal 16 are examples, and appropriate values can be selected and used. Moreover, although the planar shape of the anode electrode 14 is circular, it may be an elliptical shape, a polygonal shape, or other shape other than a circular shape.

また、前述の第１～第６実施形態において、カソード電極６は、オーミックメタル７と電極メタル８との２層構造であるが、１層構造または３層以上の構造であってもよい。オーミックメタル７および電極メタル８の材料は、適宜適切な材料を選択して用いることができる。オーミックメタル７および電極メタル８の厚さは、一例であり、適宜適切な値を選択して用いることができる。 Further, in the first to sixth embodiments described above, the cathode electrode 6 has a two-layer structure of the ohmic metal 7 and the electrode metal 8, but may have a one-layer structure or a structure of three or more layers. As for the materials of the ohmic metal 7 and the electrode metal 8, suitable materials can be appropriately selected and used. The thicknesses of the ohmic metal 7 and the electrode metal 8 are examples, and suitable values can be selected and used.

以上、本開示の実施形態について詳細に説明してきたが、これらは本開示の技術的内容を明らかにするために用いられた具体例に過ぎず、本開示はこれらの具体例に限定して解釈されるべきではなく、本開示の範囲は添付の請求の範囲によってのみ限定される。 Although the embodiments of the present disclosure have been described in detail above, these are only specific examples used to clarify the technical content of the present disclosure, and the present disclosure is limited to these specific examples and interpreted. should not be taken as such, the scope of the present disclosure is limited only by the appended claims.

１，１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ 半導体装置
２ Ｓｉ基板
２ａ 第１主面
２ｂ 第２主面
３ ＳｉＣバッファ層
３ａ 第１主面
３ｂ 第２主面
４ ドリフト層
４Ａ 第１主面
４Ｂ 第２主面
５ トレンチ
６ カソード電極
７ オーミックメタル
８ 電極メタル
８Ａ 埋め込み部
８Ｂ 引出し部
１１ フィールド絶縁膜
１２ 開口
１３ 周縁部
１４ アノード電極
１５ ショットキーメタル
１６ 電極メタル 1, 1A, 1B, 1C, 1D, 1E semiconductor device 2 Si substrate 2a first main surface 2b second main surface 3 SiC buffer layer 3a first main surface 3b second main surface 4 drift layer 4A first main surface 4B th 2 Main Surface 5 Trench 6 Cathode Electrode 7 Ohmic Metal 8 Electrode Metal 8A Embedded Portion 8B Extraction Portion 11 Field Insulating Film 12 Opening 13 Peripheral Portion 14 Anode Electrode 15 Schottky Metal 16 Electrode Metal

Claims (20)

第１主面とその反対側の第２主面とを有しかつＳｉを主材料とするＳｉ基板と、
前記第１主面上に配置されかつＳｉＣを主材料とするＳｉＣバッファ層と、
前記ＳｉＣバッファ層における前記Ｓｉ基板側とは反対側の表面上に配置されかつ酸化物半導体層からなるドリフト層とを含む、半導体装置。 a Si substrate having a first main surface and a second main surface opposite to the first main surface and made mainly of Si;
a SiC buffer layer disposed on the first main surface and containing SiC as a main material;
and a drift layer formed on a surface of the SiC buffer layer opposite to the Si substrate and formed of an oxide semiconductor layer. 前記第１主面は、前記Ｓｉ基板の（１１１）面である、請求項１に記載の半導体装置。 2. The semiconductor device according to claim 1, wherein said first main surface is the (111) plane of said Si substrate. 前記ＳｉＣバッファ層は、３Ｃ－ＳｉＣを主材料としており、
前記ＳｉＣバッファ層の前記表面は、前記ＳｉＣバッファ層の（１１１）面である、請求項１または２に記載の半導体装置。 The SiC buffer layer is mainly made of 3C-SiC,
3. The semiconductor device according to claim 1, wherein said surface of said SiC buffer layer is a (111) plane of said SiC buffer layer. 前記酸化物半導体層が酸化ガリウム系半導体層である、請求項１～３のいずれか一項に記載の半導体装置。 4. The semiconductor device according to claim 1, wherein said oxide semiconductor layer is a gallium oxide-based semiconductor layer. 前記酸化ガリウム系半導体層が、（Ｉｎｘ１Ｇａ１－ｘ１）２Ｏ３（０≦ｘ１＜１）層または（Ａｌｘ２Ｇａ１－ｘ２）２Ｏ３（０≦ｘ２＜１）層からなる、請求項４に記載の半導体装置。 wherein the gallium oxide-based semiconductor layer comprises an (In x1 Ga 1-x1 ) 2 O 3 (0≦x1<1) layer or an (Al x2 Ga 1-x2 ) 2 O 3 (0≦x2<1) layer, 5. The semiconductor device according to claim 4. 前記Ｓｉ基板には、第１のｎ型不純物がドープされており、前記第１のｎ型不純物の濃度が１×１０１６ｃｍ－３以上１×１０２０ｃｍ－３以下であり、
前記ＳｉＣバッファ層には、第２のｎ型不純物がドープされており、前記第２のｎ型不純物の濃度が１×１０１７ｃｍ－３以上１×１０２０ｃｍ－３以下である、請求項１～５のいずれか一項に記載の半導体装置。 the Si substrate is doped with a first n-type impurity, and the concentration of the first n-type impurity is 1×10 16 cm −3 or more and 1×10 20 cm −3 or less;
The SiC buffer layer is doped with a second n-type impurity, and the concentration of the second n-type impurity is 1×10 17 cm −3 or more and 1×10 20 cm −3 or less. 6. The semiconductor device according to any one of 1 to 5. 前記第１のｎ型不純物が、リン（Ｐ）であり、
前記第２のｎ型不純物が、窒素（Ｎ）である、請求項６に記載の半導体装置。 the first n-type impurity is phosphorus (P),
7. The semiconductor device according to claim 6, wherein said second n-type impurity is nitrogen (N). 前記Ｓｉ基板の膜厚が５０μｍ以上１０００μｍ以下であり、
前記ＳｉＣバッファ層の膜厚が０．１μｍ以上１０μｍ以下であり、
前記ドリフト層の膜厚が１μｍ以上１００μｍ以下である、請求項１～７のいずれか一項に記載の半導体装置。 The film thickness of the Si substrate is 50 μm or more and 1000 μm or less,
The thickness of the SiC buffer layer is 0.1 μm or more and 10 μm or less,
8. The semiconductor device according to claim 1, wherein said drift layer has a film thickness of 1 μm or more and 100 μm or less. 前記ドリフト層における前記ＳｉＣバッファ層側とは反対側の表面にショットキー接触するショットキーメタルを含む、請求項１～８のいずれか一項に記載の半導体装置。 9. The semiconductor device according to claim 1, wherein a surface of said drift layer opposite to said SiC buffer layer includes Schottky metal in Schottky contact. 前記第２主面にオーミック接触するオーミックメタルを含む、請求項９に記載の半導体装置。 10. The semiconductor device according to claim 9, comprising an ohmic metal that makes ohmic contact with said second main surface. 前記第２主面から前記第１主面に向かって掘り下げられることによって形成され、前記第２主面から前記Ｓｉ基板の厚さ中間部まで掘り下げられたトレンチを含み、
前記オーミックメタルが、前記トレンチの内面に形成されたオーミックメタルを含む、請求項１０に記載の半導体装置。 a trench formed by digging down from the second main surface toward the first main surface and digging down from the second main surface to an intermediate thickness portion of the Si substrate;
11. The semiconductor device according to claim 10, wherein said ohmic metal includes ohmic metal formed on the inner surface of said trench. 前記第２主面から前記ＳｉＣバッファ層に向かって掘り下げられることによって形成され、前記Ｓｉ基板を貫通して前記ＳｉＣバッファ層に達するトレンチと、
前記トレンチの内面に形成され、前記ＳｉＣバッファ層とオーミック接触するオーミックメタルとを含む、請求項９に記載の半導体装置。 a trench formed by digging from the second main surface toward the SiC buffer layer, penetrating the Si substrate and reaching the SiC buffer layer;
10. The semiconductor device according to claim 9, comprising an ohmic metal formed on the inner surface of said trench and in ohmic contact with said SiC buffer layer. 前記第２主面から前記ドリフト層に向かって掘り下げられることによって形成され、前記Ｓｉ基板および前記ＳｉＣバッファ層を貫通して前記ドリフト層に達するトレンチと、
前記トレンチの内面に形成され、前記ドリフト層とオーミック接触するオーミックメタルとを含む、請求項９に記載の半導体装置。 a trench formed by digging from the second main surface toward the drift layer, penetrating the Si substrate and the SiC buffer layer and reaching the drift layer;
10. The semiconductor device according to claim 9, further comprising an ohmic metal formed on the inner surface of said trench and in ohmic contact with said drift layer. 前記ショットキーメタルに積層された第１電極メタルと、
前記オーミックメタルに接触するように形成された第２電極メタルとをさらに含む、請求項１０または１１に記載の半導体装置。 a first electrode metal laminated on the Schottky metal;
12. The semiconductor device according to claim 10, further comprising a second electrode metal formed to contact said ohmic metal. 前記ショットキーメタルに積層された第１電極メタルと、
前記オーミックメタルに接触するように前記トレンチ内に形成された第２電極メタルとを含む、請求項１２または１３に記載の半導体装置。 a first electrode metal laminated on the Schottky metal;
14. The semiconductor device according to claim 12, comprising a second electrode metal formed in said trench so as to be in contact with said ohmic metal. 第１主面およびその反対側の第２主面を有しかつＳｉを主材料とするＳｉ基板の前記第１主面に、ＳｉＣを主材料とするＳｉＣバッファ層を形成する工程と、
前記ＳｉＣバッファ層における前記Ｓｉ基板側とは反対側の表面に、酸化物半導体層からなるドリフト層を形成する工程とを含む、半導体装置の製造方法。 forming a SiC buffer layer containing SiC as a main material on the first main surface of a Si substrate having a first main surface and a second main surface on the opposite side thereof and containing Si as a main material;
forming a drift layer made of an oxide semiconductor layer on a surface of the SiC buffer layer opposite to the Si substrate side. 前記ドリフト層における前記ＳｉＣバッファ層側とは反対側の表面にショットキー接触するショットキーメタルを形成する工程と、
前記第２主面に、前記第２主面にオーミック接触するオーミックメタルを形成する工程とをさらに含む、請求項１６に記載の半導体装置の製造方法。 forming a Schottky metal in Schottky contact with the surface of the drift layer opposite to the SiC buffer layer;
17. The method of manufacturing a semiconductor device according to claim 16, further comprising forming an ohmic metal on said second main surface to make ohmic contact with said second main surface. 前記ドリフト層の表面にショットキー接触するショットキーメタルを形成する工程と、
前記第２主面から前記第１主面に向かって掘り下げることによって、前記Ｓｉ基板に前記Ｓｉ基板の厚さ中間部に達するトレンチを形成する工程と、
前記トレンチの内面および前記第２主面に、前記Ｓｉ基板にオーミック接触するオーミックメタルを形成する工程とをさらに含む、請求項１６に記載の半導体装置の製造方法。 forming a Schottky metal in Schottky contact with the surface of the drift layer;
forming a trench in the Si substrate reaching an intermediate portion of the thickness of the Si substrate by digging from the second main surface toward the first main surface;
17. The method of manufacturing a semiconductor device according to claim 16, further comprising forming an ohmic metal in ohmic contact with said Si substrate on the inner surface of said trench and said second main surface. 前記ドリフト層の表面にショットキー接触するショットキーメタルを形成する工程と、
前記第２主面から前記ＳｉＣバッファ層に向かって掘り下げることによって、前記Ｓｉ基板を貫通して前記ＳｉＣバッファ層に達するトレンチを形成する工程と、
前記トレンチの内面および前記第２主面に、前記ＳｉＣバッファ層にオーミック接触するオーミックメタルを形成する工程とをさらに含む、請求項１６に記載の半導体装置の製造方法。 forming a Schottky metal in Schottky contact with the surface of the drift layer;
forming a trench penetrating the Si substrate and reaching the SiC buffer layer by digging from the second main surface toward the SiC buffer layer;
17. The method of manufacturing a semiconductor device according to claim 16, further comprising forming an ohmic metal in ohmic contact with said SiC buffer layer on the inner surface of said trench and said second main surface. 前記ドリフト層の表面にショットキー接触するショットキーメタルを形成する工程と、
前記第２主面から前記ドリフト層に向かって掘り下げることによって、前記Ｓｉ基板および前記ＳｉＣバッファ層を貫通して前記ドリフト層に達するトレンチを形成する工程と、
前記トレンチの内面および前記第２主面に、前記ドリフト層にオーミック接触するオーミックメタルを形成する工程とをさらに含む、請求項１６に記載の半導体装置の製造方法。 forming a Schottky metal in Schottky contact with the surface of the drift layer;
forming a trench penetrating through the Si substrate and the SiC buffer layer to reach the drift layer by digging from the second main surface toward the drift layer;
17. The method of manufacturing a semiconductor device according to claim 16, further comprising forming an ohmic metal in ohmic contact with said drift layer on the inner surface of said trench and said second main surface.
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